JP4671187B2 - Active matrix substrate and display device using the same - Google Patents

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Description

本発明は、表示装置、および表示装置等に用いられるアクティブマトリクス基板に関し、特にアクティブマトリクス基板上に形成される走査信号線駆動回路に関する。   The present invention relates to a display device and an active matrix substrate used for the display device and the like, and more particularly to a scanning signal line driving circuit formed on the active matrix substrate.

図１４は、従来のアクティブマトリクス型液晶表示装置の全体構成図である。この液晶表示装置は、表示制御回路２００とソースドライバ３００とゲートドライバ７００と表示部６００とを有している。表示部６００には、互いに交差（直交）する複数（ｎ本）のソースバスラインＳＬ１〜ＳＬｎと複数（ｍ本）のゲートバスラインＧＬ１〜ＧＬｍとが設けられている。ソースバスラインＳＬ１〜ＳＬｎとゲートバスラインＧＬ１〜ＧＬｍとの交差点には、それぞれ画素形成部６０が設けられている。ソースバスラインＳＬ１〜ＳＬｎはソースドライバ３００と接続され、ゲートバスラインＧＬ１〜ＧＬｍはゲートドライバ７００と接続されている。なお、ソースドライバ３００とゲートドライバ７００と表示部６００とは、アクティブマトリクス基板１００上に設けられている。   FIG. 14 is an overall configuration diagram of a conventional active matrix liquid crystal display device. This liquid crystal display device includes a display control circuit 200, a source driver 300, a gate driver 700, and a display unit 600. The display unit 600 includes a plurality (n) of source bus lines SL1 to SLn and a plurality (m) of gate bus lines GL1 to GLm that intersect (orthogonally) each other. Pixel forming portions 60 are provided at the intersections of the source bus lines SL1 to SLn and the gate bus lines GL1 to GLm, respectively. Source bus lines SL1 to SLn are connected to source driver 300, and gate bus lines GL1 to GLm are connected to gate driver 700. Note that the source driver 300, the gate driver 700, and the display unit 600 are provided on the active matrix substrate 100.

表示制御回路２００は、画像信号ＤＡＴと、表示部６００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＰＳ、ソースクロック信号ＳＣＫ、ソースクロック反転信号ＳＣＫＢ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、ゲートクロック反転信号ＧＣＫＢ、およびパルス幅制御信号ＰＷＣとを出力する。ソースドライバ３００は、ソーススタートパルス信号ＳＰＳ、ソースクロック信号ＳＣＫ、ソースクロック反転信号ＳＣＫＢ、および画像信号ＤＡＴを受け取り、表示部６００を駆動するために、駆動用の映像信号を映像信号線ＳＬ１〜ＳＬｎに印加する。ゲートドライバ７００は、各ゲートバスラインＧＬ１〜ＧＬｍを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、ゲートクロック反転信号ＧＣＫＢ、およびパルス幅制御信号ＰＷＣに基づいて、アクティブな走査信号の各ゲートバスラインＧＬ１〜ＧＬｍへの印加を１垂直走査期間を周期として繰り返す。   The display control circuit 200 includes an image signal DAT, a source start pulse signal SPS, a source clock signal SCK, a source clock inversion signal SCKB, a gate start pulse signal GSP, and a gate clock for controlling the timing of displaying an image on the display unit 600. A signal GCK, a gate clock inversion signal GCKB, and a pulse width control signal PWC are output. The source driver 300 receives the source start pulse signal SPS, the source clock signal SCK, the source clock inversion signal SCKB, and the image signal DAT, and supplies the driving video signal to the video signal lines SL1 to SLn in order to drive the display unit 600. Apply to. The gate driver 700 sequentially selects each of the gate bus lines GL1 to GLm by one horizontal scanning period, and outputs a gate start pulse signal GSP, a gate clock signal GCK, a gate clock inversion signal GCKB output from the display control circuit 200, Based on the pulse width control signal PWC, the application of the active scanning signal to the gate bus lines GL1 to GLm is repeated with one vertical scanning period as a cycle.

図１５は、このようなアクティブマトリクス型液晶表示装置のゲートドライバ７００の詳細な構成を示すブロック図である。このゲートドライバ７００には、シフトレジスタ７０とバッファ回路群７１とが含まれている。シフトレジスタ７０には、Ｄ型フリップフロップ回路７２とＮＡＮＤ回路７３とＮＯＲ回路７４とが、それぞれ（ｍ＋１）個ずつ設けられている。これにより、（ｍ＋１）段のシフトレジスタが形成されている。その（ｍ＋１）段のシフトレジスタのうちの２段目以降は、それぞれゲートバスラインＧＬ１〜ＧＬｍと対応づけられるようにして設けられている。   FIG. 15 is a block diagram showing a detailed configuration of the gate driver 700 of such an active matrix liquid crystal display device. The gate driver 700 includes a shift register 70 and a buffer circuit group 71. The shift register 70 includes (m + 1) D-type flip-flop circuits 72, NAND circuits 73, and NOR circuits 74, respectively. As a result, (m + 1) stages of shift registers are formed. The second and subsequent stages of the (m + 1) stage shift registers are provided so as to be associated with the gate bus lines GL1 to GLm, respectively.

ここで、シフトレジスタ７０のｘ段目に含まれるＤ型フリップフロップ回路７２、ＮＡＮＤ回路７３、およびＮＯＲ回路７４の動作について説明する。Ｄ型フリップフロップ回路７２は、ゲートクロック信号ＧＣＫとゲートクロック反転信号ＧＣＫＢと（ｘ−１）段目のＤ型フリップフロップ回路７２からの出力信号Ｑｘ−２とを受け取り、出力信号Ｑｘ−１を出力する。なお、１段目のＤ型フリップフロップ回路７２については、前段のＤ型フリップフロップ回路７２からの出力信号Ｑｘ−２に代えて、ゲートスタートパルス信号ＧＳＰを受け取る。ＮＡＮＤ回路７３は、（ｘ−１）段目のＤ型フリップフロップ回路７２からの出力信号Ｑｘ−２とｘ段目のＤ型フリップフロップ回路７２からの出力信号Ｑｘ−１とを受け取り、それらの否定論理積を示す信号ＮＯＵＴ＿ｘ−１を出力する。ＮＯＲ回路７４は、ｘ段目のＮＡＮＤ回路７３からの出力信号ＮＯＵＴ＿ｘ−１とパルス幅制御信号ＰＷＣとを受け取り、それらの否定論理和を示す信号を出力する。   Here, operations of the D-type flip-flop circuit 72, the NAND circuit 73, and the NOR circuit 74 included in the x-th stage of the shift register 70 will be described. The D-type flip-flop circuit 72 receives the gate clock signal GCK, the gate clock inverted signal GCKB, and the output signal Qx-2 from the (x−1) -th stage D-type flip-flop circuit 72, and receives the output signal Qx−1. Output. The first stage D-type flip-flop circuit 72 receives the gate start pulse signal GSP instead of the output signal Qx-2 from the previous-stage D-type flip-flop circuit 72. The NAND circuit 73 receives the output signal Qx-2 from the (x-1) -th stage D-type flip-flop circuit 72 and the output signal Qx-1 from the x-th stage D-type flip-flop circuit 72, and outputs them. A signal NOUT_x−1 indicating a negative logical product is output. The NOR circuit 74 receives the output signal NOUT_x−1 from the x-th NAND circuit 73 and the pulse width control signal PWC, and outputs a signal indicating their negative logical sum.

バッファ回路群７１には、ゲートバスラインＧＬ１〜ＧＬｍに対応するようにして、ｍ個のバッファ回路７５が設けられている。各バッファ回路７５には、直列に接続された２個のインバータ回路７６、７７が含まれている。これらのインバータ回路７６、７７は、入力された信号の論理レベルを反転させつつ、その信号の電流を増幅させる。   The buffer circuit group 71 is provided with m buffer circuits 75 so as to correspond to the gate bus lines GL1 to GLm. Each buffer circuit 75 includes two inverter circuits 76 and 77 connected in series. These inverter circuits 76 and 77 amplify the current of the signal while inverting the logic level of the input signal.

図１６は、この液晶表示装置における信号波形図である。図１６に示すように、表示制御回路２００からゲートドライバ７００に、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、ゲートクロック反転信号ＧＣＫＢ、およびパルス幅制御信号ＰＷＣが与えられる。これにより、ゲートバスラインＧＬ１〜ＧＬｍが１水平走査期間ずつ順次に選択される。なお、本説明においては、１行目からｍ行目のゲートバスラインとそれらの走査信号とは、同じ参照符号「ＧＬ１〜ＧＬｍ」を用いる。   FIG. 16 is a signal waveform diagram in this liquid crystal display device. As shown in FIG. 16, a gate start pulse signal GSP, a gate clock signal GCK, a gate clock inversion signal GCKB, and a pulse width control signal PWC are supplied from the display control circuit 200 to the gate driver 700. Thereby, the gate bus lines GL1 to GLm are sequentially selected by one horizontal scanning period. In the present description, the same reference numerals “GL1 to GLm” are used for the first to m-th gate bus lines and their scanning signals.

このような液晶表示装置において、従来、バッファ回路７５のレイアウトは、図１７に示すようなものであった。上述のとおり、各バッファ回路７５には、それぞれ２個のインバータ回路７６、７７が含まれている。それら２個のインバータ回路７６、７７は、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に直列に接続されている。ところで、バッファ回路７５は走査信号の駆動能力を高めるために設けられているが、バッファ回路７５を構成するインバータ回路内のトランジスタのチャネル幅を大きくするほど走査信号の駆動能力は高められる。ところが、トランジスタのチャネル幅を大きくすると、ゲート容量が増大するため、走査信号に遅延が生じる。このため、バッファ回路７５内に複数個のインバータ回路を直列に接続する場合には、シフトレジスタ７０に最も近い位置に配置されているインバータ回路から順に約３倍程度ずつチャネル幅が大きくなるように構成されることがある。上述のような液晶表示装置においては、例えば、インバータ回路７７内のトランジスタのチャネル幅Ｗ２は、インバータ回路７６内のトランジスタのチャネル幅Ｗ１の約３倍となっている。   Conventionally, in such a liquid crystal display device, the layout of the buffer circuit 75 is as shown in FIG. As described above, each buffer circuit 75 includes two inverter circuits 76 and 77, respectively. The two inverter circuits 76 and 77 are connected in series in the extending direction of the source bus lines SL1 to SLn. By the way, the buffer circuit 75 is provided in order to increase the driving capability of the scanning signal. However, the driving capability of the scanning signal is increased as the channel width of the transistor in the inverter circuit constituting the buffer circuit 75 is increased. However, when the channel width of the transistor is increased, the gate capacitance increases, so that the scanning signal is delayed. For this reason, when a plurality of inverter circuits are connected in series in the buffer circuit 75, the channel width is increased by about three times in order from the inverter circuit disposed closest to the shift register 70. May be configured. In the liquid crystal display device as described above, for example, the channel width W2 of the transistor in the inverter circuit 77 is about three times the channel width W1 of the transistor in the inverter circuit 76.

このような液晶表示装置に関して、近年、表示画像の高精細化が強く要求されている。そのため、表示部６００内により多くの画素を形成する必要性が高まっている。しかしながら、バッファ回路７５の構成を図１７に示すようなものにした場合、ゲートバスライン間の距離ＷＰが大きくなるため、容易に高精細化を実現することができない。   In recent years, there has been a strong demand for high-definition display images for such liquid crystal display devices. Therefore, the need to form more pixels in the display unit 600 is increasing. However, when the configuration of the buffer circuit 75 is as shown in FIG. 17, the distance WP between the gate bus lines becomes large, so that high definition cannot be easily realized.

そこで、図１８に示すように、バッファ回路７５内の２個のインバータ回路７６ａ、７７ａをゲートバスラインＧＬ１〜ＧＬｍの延びる方向に直列に接続する構成が提案されている。この構成によれば、図１７に示す構成と比べて、ゲートバスライン間の距離ＷＰを小さくすることができる。ところが、液晶表示装置を携帯電話等の電子機器に適用する場合、ユーザの要望等により、ゲートバスラインＧＬ１〜ＧＬｍの延びる方向については、一般的に電子機器の中心位置と表示部６００の中心位置とが一致するような構成とされる。図１８に示すような構成の場合、ゲートバスラインＧＬ１〜ＧＬｍの延びる方向についてのバッファ回路７５の幅ＷＢが大きくなる。このため、図１９に示すように、参照符号７で示す領域のような無駄な領域が大きくなる。   Therefore, as shown in FIG. 18, a configuration has been proposed in which two inverter circuits 76a and 77a in the buffer circuit 75 are connected in series in the extending direction of the gate bus lines GL1 to GLm. According to this configuration, the distance WP between the gate bus lines can be reduced as compared with the configuration shown in FIG. However, when the liquid crystal display device is applied to an electronic device such as a mobile phone, the center position of the electronic device and the center position of the display unit 600 are generally set in the extending direction of the gate bus lines GL1 to GLm according to the user's request. Is configured to match. In the configuration as shown in FIG. 18, the width WB of the buffer circuit 75 in the extending direction of the gate bus lines GL1 to GLm is increased. For this reason, as shown in FIG. 19, a useless area such as the area indicated by reference numeral 7 becomes large.

そこで、図２０に示すように、表示部６００の左右両側にゲートドライバを備える構成の液晶表示装置が提案されている。この液晶表示装置は、表示制御回路２００とソースドライバ３００と第１のゲートドライバ８００と第２のゲートドライバ９００と表示部６００とを備えている。第１のゲートドライバ８００には、第１のシフトレジスタ８０と第１のバッファ回路群８１とが含まれている。第２のゲートドライバ９００には、第２のシフトレジスタ９０と第２のバッファ回路群９１とが含まれている。   Therefore, as shown in FIG. 20, a liquid crystal display device having a configuration in which gate drivers are provided on both the left and right sides of the display unit 600 has been proposed. The liquid crystal display device includes a display control circuit 200, a source driver 300, a first gate driver 800, a second gate driver 900, and a display unit 600. The first gate driver 800 includes a first shift register 80 and a first buffer circuit group 81. The second gate driver 900 includes a second shift register 90 and a second buffer circuit group 91.

表示制御回路２００は、画像信号ＤＡＴと、表示部６００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＰＳ、ソースクロック信号ＳＣＫ、ソースクロック反転信号ＳＣＫＢ、第１のゲートスタートパルス信号ＧＳＰ１、第１のゲートクロック信号ＧＣＫ１、第１のゲートクロック反転信号ＧＣＫＢ１、第１のパルス幅制御信号ＰＷＣ１、第２のゲートスタートパルス信号ＧＳＰ２、第２のゲートクロック信号ＧＣＫ２、第２のゲートクロック反転信号ＧＣＫＢ２、および第２のパルス幅制御信号ＰＷＣ２とを出力する。第１のゲートドライバ８００は、表示制御回路２００から出力される第１のゲートスタートパルス信号ＧＳＰ１、第１のゲートクロック信号ＧＣＫ１、第１のゲートクロック反転信号ＧＣＫＢ１、および第１のパルス幅制御信号ＰＷＣ１に基づいて、奇数行目のゲートバスラインＧ１、Ｇ３、・・・、Ｇｍ−１を順次に選択する。第２のゲートドライバ９００は、表示制御回路２００から出力される第２のゲートスタートパルス信号ＧＳＰ２、第２のゲートクロック信号ＧＣＫ２、第２のゲートクロック反転信号ＧＣＫＢ２、および第２のパルス幅制御信号ＰＷＣ２に基づいて、偶数行目のゲートバスラインＧ２、Ｇ４、・・・、Ｇｍを順次に選択する。   The display control circuit 200 includes an image signal DAT, a source start pulse signal SPS for controlling the timing of displaying an image on the display unit 600, a source clock signal SCK, a source clock inverted signal SCKB, and a first gate start pulse signal GSP1. , First gate clock signal GCK1, first gate clock inverted signal GCKB1, first pulse width control signal PWC1, second gate start pulse signal GSP2, second gate clock signal GCK2, second gate clock inverted The signal GCKB2 and the second pulse width control signal PWC2 are output. The first gate driver 800 includes a first gate start pulse signal GSP1, a first gate clock signal GCK1, a first gate clock inverted signal GCKB1, and a first pulse width control signal output from the display control circuit 200. Based on PWC1, odd-numbered gate bus lines G1, G3,..., Gm−1 are sequentially selected. The second gate driver 900 includes a second gate start pulse signal GSP2, a second gate clock signal GCK2, a second gate clock inverted signal GCKB2, and a second pulse width control signal output from the display control circuit 200. Based on PWC2, even-numbered gate bus lines G2, G4,..., Gm are sequentially selected.

図２１は、第１のゲートドライバ８００の詳細な構成を示すブロック図であり、図２２は、第２のゲートドライバ９００の詳細な構成を示すブロック図である。図２１に示すように、第１のシフトレジスタ８０には、奇数行目のゲートバスラインＧ１、Ｇ３、・・・、Ｇｍ−１に対応するようにして、Ｄ型フリップフロップ回路８２とＮＡＮＤ回路８３とＮＯＲ回路８４とが設けられている。第１のバッファ回路群８１には、奇数行目のゲートバスラインＧ１、Ｇ３、・・・、Ｇｍ−１に対応するようにして、バッファ回路８５が設けられている。同様に、第２のシフトレジスタ９０には、偶数行目のゲートバスラインＧ２、Ｇ４、・・・、Ｇｍに対応するようにして、Ｄ型フリップフロップ回路９２とＮＡＮＤ回路９３とＮＯＲ回路９４とが設けられている。第２のバッファ回路群９１には、偶数行目のゲートバスラインＧ２、Ｇ４、・・・、Ｇｍに対応するようにして、バッファ回路９５が設けられている。このような構成において、図２３に示すように、第１のゲートスタートパルス信号ＧＳＰ１、第１のゲートクロック信号ＧＣＫ１、第１のゲートクロック反転信号ＧＣＫＢ１、および第１のパルス幅制御信号ＰＷＣ１が第１のゲートドライバ８００に与えられ、第２のゲートスタートパルス信号ＧＳＰ２、第２のゲートクロック信号ＧＣＫ２、第２のゲートクロック反転信号ＧＣＫＢ２、および第２のパルス幅制御信号ＰＷＣ２が第２のゲートドライバ９００に与えられる。これにより、ゲートバスラインＧＬ１〜ＧＬｍが１水平走査期間ずつ順次に選択される。   FIG. 21 is a block diagram showing a detailed configuration of the first gate driver 800, and FIG. 22 is a block diagram showing a detailed configuration of the second gate driver 900. As shown in FIG. 21, the first shift register 80 includes a D-type flip-flop circuit 82 and a NAND circuit so as to correspond to the odd-numbered gate bus lines G1, G3,. 83 and a NOR circuit 84 are provided. In the first buffer circuit group 81, buffer circuits 85 are provided so as to correspond to the odd-numbered gate bus lines G1, G3,..., Gm−1. Similarly, the second shift register 90 includes a D-type flip-flop circuit 92, a NAND circuit 93, and a NOR circuit 94 so as to correspond to the even-numbered gate bus lines G2, G4,. Is provided. In the second buffer circuit group 91, buffer circuits 95 are provided so as to correspond to the even-numbered gate bus lines G2, G4,. In such a configuration, as shown in FIG. 23, the first gate start pulse signal GSP1, the first gate clock signal GCK1, the first gate clock inversion signal GCKB1, and the first pulse width control signal PWC1 The second gate start pulse signal GSP2, the second gate clock signal GCK2, the second gate clock inversion signal GCKB2, and the second pulse width control signal PWC2 are supplied to the first gate driver 800. 900. Thereby, the gate bus lines GL1 to GLm are sequentially selected by one horizontal scanning period.

ここで、この液晶表示装置の第１のゲートドライバ８００に含まれているバッファ回路８５と第２のゲートドライバ９００に含まれているバッファ回路９５との位置関係について説明する。図２４は、この液晶表示装置における第１のバッファ回路群８１内のバッファ回路８５と第２のバッファ回路群９１内のバッファ回路９５のレイアウトを示す図である。バッファ回路８５とバッファ回路９５とは、表示部６００を挟んで千鳥状に配置されている。また、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に着目した場合、バッファ回路８５とバッファ回路９５とが重複する領域が存在している。例えば、図２４において参照符号Ｈ１で示す領域については、表示部６００の左側には１行目のゲートバスラインＧＬ１に対応して設けられているバッファ回路８５の一部が含まれており、表示部６００の右側には２行目のゲートバスラインＧＬ２に対応して設けられているバッファ回路９５の一部が含まれている。バッファ回路８５とバッファ回路９５とをこのように配置することによって、表示部６００の一側にのみバッファ回路が設けられている構成と比べて、走査信号線間の距離ＷＰが短くなっている。   Here, the positional relationship between the buffer circuit 85 included in the first gate driver 800 of this liquid crystal display device and the buffer circuit 95 included in the second gate driver 900 will be described. FIG. 24 is a diagram showing a layout of the buffer circuit 85 in the first buffer circuit group 81 and the buffer circuit 95 in the second buffer circuit group 91 in this liquid crystal display device. The buffer circuit 85 and the buffer circuit 95 are arranged in a staggered manner with the display unit 600 interposed therebetween. When attention is paid to the extending direction of the source bus lines SL1 to SLn, there is an area where the buffer circuit 85 and the buffer circuit 95 overlap. For example, in the region indicated by the reference symbol H1 in FIG. 24, a part of the buffer circuit 85 provided corresponding to the gate bus line GL1 in the first row is included on the left side of the display unit 600. A part of the buffer circuit 95 provided corresponding to the gate bus line GL2 in the second row is included on the right side of the unit 600. By arranging the buffer circuit 85 and the buffer circuit 95 in this way, the distance WP between the scanning signal lines is shortened as compared with the configuration in which the buffer circuit is provided only on one side of the display unit 600.

なお、表示部６００の左右両側にゲートドライバを備える液晶表示装置の構成については、例えば、特許文献１に開示されている。
特開２００４−６１６７０号公報 Note that the configuration of a liquid crystal display device including gate drivers on both the left and right sides of the display unit 600 is disclosed in Patent Document 1, for example.
JP 2004-61670 A

ところが、図２０に示すような表示部６００の両側にゲートドライバを備える構成にした場合、２個のゲートドライバをそれぞれ動作させる必要がある。このため、必要とされるクロック信号等の制御信号の数が増大し、回路規模が大きくなる。その結果、機器の額縁等のサイズが大きくなり、小型化が阻害される。   However, when the gate driver is provided on both sides of the display unit 600 as shown in FIG. 20, it is necessary to operate two gate drivers. For this reason, the number of control signals such as clock signals required increases, and the circuit scale increases. As a result, the size of the frame of the device becomes large and downsizing is hindered.

そこで、本発明は、アクティブマトリクス基板を用いる表示装置を小型化することを目的とする。   Accordingly, an object of the present invention is to downsize a display device using an active matrix substrate.

第１の発明は、表示装置のためのアクティブマトリクス基板であって、
表示すべき画像に基づく映像信号を伝達するための複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応してマトリクス状に配置された複数の画素形成部を含み前記画像を表示する表示部と、
前記表示部の一側に設けられ前記複数の走査信号線のうちの奇数行目の走査信号線を駆動する第１の走査信号線駆動回路であって、前記第１の走査信号線駆動回路の外部から与えられる複数の第２の次行駆動信号を受け取り、当該複数の第２の次行駆動信号に基づいて、前記奇数行目の走査信号線を駆動するための複数の第１の走査信号と当該駆動された奇数行目の走査信号線の次の行の走査信号線を駆動するための複数の第１の次行駆動信号とを出力する前記第１の走査信号線駆動回路と、
前記表示部の他側に設けられ前記複数の走査信号線のうちの偶数行目の走査信号線を駆動する第２の走査信号線駆動回路であって、前記第２の走査信号線駆動回路の外部から与えられる前記複数の第１の次行駆動信号を受け取り、当該複数の第１の次行駆動信号に基づいて、前記偶数行目の走査信号線を駆動するための複数の第２の走査信号と、当該駆動された偶数行目の走査信号線の次の行の走査信号線を駆動するための前記複数の第２の次行駆動信号とを出力する前記第２の走査信号線駆動回路と
を備え、
前記第１の走査信号線駆動回路は、
前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第１の走査信号を出力する第３のスイッチ回路であって、前記奇数行目の走査信号線が駆動されるべき期間を示す第１の駆動信号を受け取り、対応する走査信号線の前の行の走査信号線を駆動するための前記第２の走査信号に対応づけられる前記第２の次行駆動信号に基づいてオン状態となり、オン状態の期間中には、前記第１の駆動信号を前記第１の走査信号として出力する前記第３のスイッチ回路と、
前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線を駆動するための前記第１の走査信号に基づいて前記第１の次行駆動信号を出力する第３の双安定回路とを含み、
前記第２の走査信号線駆動回路は、
前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第２の走査信号を出力する第４のスイッチ回路であって、前記偶数行目の走査信号線が駆動されるべき期間を示す第２の駆動信号を受け取り、対応する走査信号線の前の行の走査信号線を駆動するための前記第１の走査信号に対応づけられる前記第１の次行駆動信号に基づいてオン状態となり、オン状態の期間中には、前記第２の駆動信号を前記第２の走査信号として出力する前記第４のスイッチ回路と、
前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線を駆動するための前記第２の走査信号に基づいて前記第２の次行駆動信号を出力する第４の双安定回路とを含み、
前記第３の双安定回路は、対応する走査信号線の次々行の走査信号線を駆動するための前記第１の走査信号に基づいて、対応する走査信号線の次の行の走査信号線に前記第２の走査信号を出力するための前記第４のスイッチ回路がオフ状態となるように、前記第１の次行駆動信号を出力し、
前記第４の双安定回路は、対応する走査信号線の次々行の走査信号線を駆動するための前記第２の走査信号に基づいて、対応する走査信号線の次の行の走査信号線に前記第１の走査信号を出力するための前記第３のスイッチ回路がオフ状態となるように、前記第２の次行駆動信号を出力することを特徴とする。 A first invention is an active matrix substrate for a display device,
A plurality of video signal lines for transmitting a video signal based on an image to be displayed;
A plurality of scanning signal lines intersecting with the plurality of video signal lines;
A display unit that includes a plurality of pixel formation units arranged in a matrix corresponding to intersections of the plurality of video signal lines and the plurality of scanning signal lines, and displays the image;
A first scanning signal line driving circuit that is provided on one side of the display unit and drives an odd-numbered scanning signal line among the plurality of scanning signal lines, wherein the first scanning signal line driving circuit includes: A plurality of first scanning signals for receiving a plurality of second next row driving signals given from outside and driving the odd-numbered scanning signal lines based on the plurality of second next row driving signals. And a first scanning signal line driving circuit for outputting a plurality of first next row driving signals for driving the scanning signal lines of the next row of the driven odd number scanning signal lines;
A second scanning signal line driving circuit which is provided on the other side of the display unit and drives an even-numbered scanning signal line among the plurality of scanning signal lines, the second scanning signal line driving circuit; A plurality of second scans for receiving the plurality of first next row drive signals given from outside and driving the even-numbered scan signal lines based on the plurality of first next row drive signals. The second scanning signal line driving circuit that outputs a signal and the plurality of second next row driving signals for driving the scanning signal line of the next row of the driven even-numbered scanning signal line It equipped with a door,
The first scanning signal line driving circuit includes:
A third switch circuit provided corresponding to each of the odd-numbered scanning signal lines and outputting the first scanning signal to the corresponding scanning signal line in accordance with an on / off state; A first drive signal indicating a period during which the scanning signal line in the row is to be driven is received, and is associated with the second scanning signal for driving the scanning signal line in the row preceding the corresponding scanning signal line. The third switch circuit that is turned on based on the second next row drive signal and outputs the first drive signal as the first scanning signal during the on-state period;
A third output signal is provided corresponding to each of the odd-numbered scanning signal lines and outputs the first next-row driving signal based on the first scanning signal for driving the corresponding scanning signal line. Including a bistable circuit,
The second scanning signal line driving circuit includes:
A fourth switch circuit provided corresponding to each of the even-numbered scanning signal lines and outputting the second scanning signal to the corresponding scanning signal line in accordance with an on / off state; A second drive signal indicating a period during which the scanning signal line in the row is to be driven is received, and is associated with the first scanning signal for driving the scanning signal line in the row preceding the corresponding scanning signal line. The fourth switch circuit which is turned on based on the first next row drive signal and outputs the second drive signal as the second scanning signal during the period of the on state;
A fourth line driving signal that is provided corresponding to each of the even-numbered scanning signal lines and outputs the second next-row driving signal based on the second scanning signal for driving the corresponding scanning signal line; Including a bistable circuit,
The third bistable circuit generates a scan signal line next to the corresponding scan signal line based on the first scan signal for driving the scan signal line after the corresponding scan signal line. Outputting the first next row drive signal so that the fourth switch circuit for outputting the second scanning signal is turned off;
Based on the second scanning signal for driving the scanning signal line of the next row of the corresponding scanning signal line, the fourth bistable circuit applies the scanning signal line of the row next to the corresponding scanning signal line. The second next row driving signal is output so that the third switch circuit for outputting the first scanning signal is turned off .

第２の発明は、第１の発明において、
前記第３の双安定回路と前記第４の双安定回路とは、セットリセット型のフリップフロップ回路であることを特徴とする。 According to a second invention, in the first invention,
The third bistable circuit and the fourth bistable circuit are set-reset type flip-flop circuits.

第３の発明は、第１または第２の発明において、
前記第１の走査信号線駆動回路は、前記奇数行目の走査信号線のそれぞれに対応して設けられ前記第１の走査信号を増幅させる第１のバッファ回路を更に含み、
前記第２の走査信号線駆動回路は、前記偶数行目の走査信号線のそれぞれに対応して設けられ前記第２の走査信号を増幅させる第２のバッファ回路を更に含むことを特徴とする。 According to a third invention, in the first or second invention,
The first scanning signal line driving circuit further includes a first buffer circuit provided corresponding to each of the odd-numbered scanning signal lines and amplifying the first scanning signal,
The second scanning signal line driving circuit further includes a second buffer circuit provided corresponding to each of the even-numbered scanning signal lines and amplifying the second scanning signal.

第４の発明は、第３の発明において、
前記第１のバッファ回路と前記第２のバッファ回路とは、それぞれのドレイン端子が接続されるように前記複数の走査信号線の延びる方向に並べて配置されたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからなる偶数個のインバータ回路であって、前記複数の映像信号線の延びる方向に直列に接続された前記偶数個のインバータ回路によって構成されていることを特徴とする。 According to a fourth invention, in the third invention,
The first buffer circuit and the second buffer circuit include an N-type MOS transistor and a P-type MOS transistor arranged side by side in the extending direction of the plurality of scanning signal lines so that their drain terminals are connected to each other. An even number of inverter circuits comprising the even number of inverter circuits connected in series in the extending direction of the plurality of video signal lines.

第５の発明は、液晶表示装置であって、
第１から第４までのいずれかの発明に係るアクティブマトリクス基板を備えることを特徴とする。 A fifth invention is a liquid crystal display device,
An active matrix substrate according to any one of the first to fourth aspects is provided.

上記第１の発明によれば、表示部の一側に第１の走査信号線駆動回路が設けられ、表示部の他側に第２の走査信号線駆動回路が設けられている。第１の走査信号線駆動回路は、奇数行目の走査信号線を駆動するとともに、偶数行目の走査信号線を駆動させるための第１の次行駆動信号を第２の走査信号線駆動回路に与える。第２の走査信号線駆動回路は、偶数行目の走査信号線を駆動するとともに、奇数行目の走査信号線を駆動させるための第２の次行駆動信号を第１の走査信号線駆動回路に与える。これにより、第１の走査信号線駆動回路と第２の走査信号線駆動回路とは、互いに、他方から与えられた次行駆動信号に基づいて走査信号線を駆動することができる。このため、従来、走査信号線駆動回路を駆動するために必要とされていたクロック信号等を、表示制御回路から走査信号線駆動回路に与える必要がなくなる。また、第１の走査信号線駆動回路には、奇数行目の走査信号線のそれぞれに対応してフリップフロップ回路とスイッチ回路とが設けられ、第２の走査信号線駆動回路には、偶数行目の走査信号線のそれぞれに対応してフリップフロップ回路とスイッチ回路とが設けられている。各フリップフロップ回路は、対応する走査信号線の次の行の走査信号線を駆動するための次行駆動信号を出力する。スイッチ回路は、その次行駆動信号に基づいてオン状態にされる。スイッチ回路は、また、各走査信号線を駆動する期間を示す駆動信号を受け取り、オン状態の期間中には、当該駆動信号を走査信号として出力する。これにより、外部から走査信号線駆動回路に制御信号等を与えることなくスイッチ回路をオン状態にすることができ、スイッチ回路がオン状態の期間中には、当該スイッチ回路に与えられる駆動信号に基づいて、対応する走査信号線が駆動される。以上より、回路規模が削減され、装置が小型化される。さらに、各フリップフロップ回路は、対応する走査信号線の次々行の走査信号線を駆動するための走査信号に基づいて、スイッチ回路をオフ状態にする。このため、スイッチ回路をオフ状態にするために、外部から走査信号線駆動回路に制御信号等を与える必要がなくなる。 According to the first aspect, the first scanning signal line driving circuit is provided on one side of the display unit, and the second scanning signal line driving circuit is provided on the other side of the display unit. The first scanning signal line driving circuit drives the odd-numbered scanning signal lines, and outputs the first next-row driving signal for driving the even-numbered scanning signal lines to the second scanning signal line driving circuit. To give. The second scanning signal line driving circuit drives the even-numbered scanning signal lines and outputs a second next-row driving signal for driving the odd-numbered scanning signal lines to the first scanning signal line driving circuit. To give. Thereby, the first scanning signal line driving circuit and the second scanning signal line driving circuit can drive the scanning signal lines based on the next row driving signal given from the other. For this reason, it is no longer necessary to provide the scanning signal line driving circuit with a clock signal or the like conventionally required for driving the scanning signal line driving circuit. The first scanning signal line driving circuit is provided with a flip-flop circuit and a switch circuit corresponding to each of the odd-numbered scanning signal lines, and the second scanning signal line driving circuit has an even number of rows. A flip-flop circuit and a switch circuit are provided corresponding to each of the eye scanning signal lines. Each flip-flop circuit outputs a next row driving signal for driving the scanning signal line of the next row of the corresponding scanning signal line. The switch circuit is turned on based on the next row drive signal. The switch circuit also receives a driving signal indicating a period for driving each scanning signal line, and outputs the driving signal as a scanning signal during the ON state. Accordingly, the switch circuit can be turned on without applying a control signal or the like to the scanning signal line driver circuit from the outside, and during the period in which the switch circuit is on, based on the drive signal applied to the switch circuit. Accordingly, the corresponding scanning signal line is driven. As described above, the circuit scale is reduced and the apparatus is downsized. Further, each flip-flop circuit turns off the switch circuit based on the scanning signal for driving the scanning signal line in the next row of the corresponding scanning signal line. Therefore, it is not necessary to supply a control signal or the like to the scanning signal line driving circuit from the outside in order to turn off the switch circuit.

上記第２の発明によれば、第３のフリップフロップ回路と第４のフリップフロップ回路とは、セットリセット型のフリップフロップ回路である。このため、Ｄ型フリップフロップ回路よりも簡易な構成で実現することができる。 According to the second aspect , the third flip-flop circuit and the fourth flip-flop circuit are set-reset type flip-flop circuits. Therefore, it can be realized with a simpler configuration than the D-type flip-flop circuit.

上記第３の発明によれば、第１の走査信号線駆動回路および第２の走査信号線駆動回路には、走査信号の電流を増幅するためのバッファ回路が設けられている。このため、走査信号の駆動能力が高められ、走査信号の遅延の発生が抑制される。これにより、表示上の不具合を引き起こすことなく、装置の小型化が実現される。 According to the third aspect , the first scanning signal line driving circuit and the second scanning signal line driving circuit are provided with the buffer circuit for amplifying the current of the scanning signal. For this reason, the driving capability of the scanning signal is enhanced, and the occurrence of the scanning signal delay is suppressed. As a result, the apparatus can be reduced in size without causing display problems.

上記第４の発明によれば、第１の走査信号線駆動回路および第２の走査信号線駆動回路に含まれるバッファ回路は、映像信号線の延びる方向に直列に接続されたインバータ回路によって構成されている。また、第１の走査信号線駆動回路は表示部の一側に、第２の信号線駆動回路は表示部の他側に設けられている。このため、第１の走査信号線駆動回路に含まれるバッファ回路と第２の走査信号線駆動回路に含まれるバッファ回路とを千鳥状に配置することによって、走査信号線間の距離をより小さくすることができる。また、このアクティブマトリクス基板を備えた表示装置を携帯電話等の電子機器に適用する場合に、無駄な領域を削減しつつ、左右対称となるように表示部を当該電子機器に組み込むことが容易になる。これにより、容易に装置の小型化や狭額縁化が可能となる。 According to the fourth aspect of the invention, the buffer circuit included in the first scanning signal line driving circuit and the second scanning signal line driving circuit is configured by the inverter circuit connected in series in the extending direction of the video signal line. ing. The first scanning signal line driver circuit is provided on one side of the display portion, and the second signal line driver circuit is provided on the other side of the display portion. Therefore, the distance between the scanning signal lines is further reduced by arranging the buffer circuits included in the first scanning signal line driving circuit and the buffer circuits included in the second scanning signal line driving circuit in a staggered manner. be able to. In addition, when the display device including the active matrix substrate is applied to an electronic device such as a mobile phone, it is easy to incorporate a display unit into the electronic device so as to be symmetrical while reducing a useless area. Become. As a result, the apparatus can be easily downsized and the frame can be narrowed.

上記第５の発明によれば、アクティブマトリクス型の表示装置が小型化される。 According to the fifth aspect of the invention, the active matrix display device can be downsized.

以下、添付図面を参照しつつ、まず参考例を説明し、次に本発明の実施形態について説明する。 Hereinafter, reference examples will be described first with reference to the accompanying drawings , and then embodiments of the present invention will be described.

＜１．参考例＞
＜１．１ 液晶表示装置の全体構成および動作＞
図１は、参考例に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００とソースドライバ（映像信号線駆動回路）３００と第１のゲートドライバ（第１の走査信号線駆動回路）４００と第２のゲートドライバ（第２の走査信号線駆動回路）５００と表示部６００とを備えている。第１のゲートドライバ４００と第２のゲートドライバ５００とは、図１に示すように、表示部６００を挟むようにして設けられている。すなわち、第１のゲートドライバ４００は表示部６００の左側に設けられ、第２のゲートドライバ５００は表示部６００の右側に設けられている。なお、ソースドライバ３００、第１のゲートドライバ４００、第２のゲートドライバ５００、および表示部６００は、アクティブマトリクス基板１００上に設けられている。 <1. Reference example >
<1.1 Overall Configuration and Operation of Liquid Crystal Display>
FIG. 1 is a block diagram showing the overall configuration of an active matrix liquid crystal display device according to a reference example . The liquid crystal display device includes a display control circuit 200, a source driver (video signal line driving circuit) 300, a first gate driver (first scanning signal line driving circuit) 400, and a second gate driver (second scanning signal). A line drive circuit) 500 and a display unit 600. As shown in FIG. 1, the first gate driver 400 and the second gate driver 500 are provided so as to sandwich the display portion 600. That is, the first gate driver 400 is provided on the left side of the display unit 600, and the second gate driver 500 is provided on the right side of the display unit 600. Note that the source driver 300, the first gate driver 400, the second gate driver 500, and the display unit 600 are provided on the active matrix substrate 100.

表示部６００には、互いに交差（直交）する複数（ｎ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｎと複数（ｍ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｍとが設けられている。ソースバスラインＳＬ１〜ＳＬｎはソースドライバ３００と接続されている。ゲートバスラインＧＬ１〜ＧＬｍについては、第１のゲートドライバ４００と第２のゲートドライバ５００とに接続されている。また、表示部６００には、ソースバスラインＳＬ１〜ＳＬｎとゲートバスラインＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素形成部６０が含まれている。   The display unit 600 includes a plurality (n) of source bus lines (video signal lines) SL1 to SLn and a plurality (m) of gate bus lines (scanning signal lines) GL1 to GLm that intersect (orthogonally) each other. It has been. The source bus lines SL1 to SLn are connected to the source driver 300. The gate bus lines GL1 to GLm are connected to the first gate driver 400 and the second gate driver 500. The display unit 600 includes a plurality (m × n) of pixel forming units 60 provided corresponding to the intersections of the source bus lines SL1 to SLn and the gate bus lines GL1 to GLm. .

表示制御回路２００は、画像信号ＤＡＴと、表示部６００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＰＳ、ソースクロック信号ＳＣＫ、ソースクロック反転信号ＳＣＫＢ、ゲートスタートパルス信号ＧＳＰ、第１の駆動信号としての第１のパルス幅制御信号ＰＷＣ１、および第２の駆動信号としての第２のパルス幅制御信号ＰＷＣ２とを出力する。   The display control circuit 200 includes an image signal DAT, a source start pulse signal SPS, a source clock signal SCK, a source clock inversion signal SCKB, a gate start pulse signal GSP, and a first start signal for controlling the timing for displaying an image on the display unit 600. The first pulse width control signal PWC1 as a drive signal of the second and the second pulse width control signal PWC2 as a second drive signal are output.

ソースドライバ３００は、サンプリングパルス生成回路３０とサンプリング回路３１とを備えている。サンプリングパルス生成回路３０は、表示制御回路２００から出力されるスタートパルス信号ＳＰＳとソースクロック信号ＳＣＫとソースクロック反転信号ＳＣＫＢとを受け取り、サンプリングパルスを出力する。サンプリング回路３１は、サンプリングパルス生成回路３０から出力されるサンプリングパルスに基づいて画像信号ＤＡＴをサンプリングし、それを駆動用の映像信号としてソースバスラインＳＬ１〜ＳＬｎに出力する。   The source driver 300 includes a sampling pulse generation circuit 30 and a sampling circuit 31. The sampling pulse generation circuit 30 receives the start pulse signal SPS, the source clock signal SCK, and the source clock inverted signal SCKB output from the display control circuit 200, and outputs a sampling pulse. The sampling circuit 31 samples the image signal DAT based on the sampling pulse output from the sampling pulse generation circuit 30, and outputs it to the source bus lines SL1 to SLn as a driving video signal.

第１のゲートドライバ４００は、第１の走査信号生成回路群４０と第１のバッファ回路群４１とを備えている。第１の走査信号生成回路群４０は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰと第１のパルス幅制御信号ＰＷＣ１とを受け取り、更に、第２のゲートドライバ５００から出力される第２の次行駆動信号としての第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍを受け取る。そして、それらの信号に基づいて、奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を選択するための第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を出力する。   The first gate driver 400 includes a first scanning signal generation circuit group 40 and a first buffer circuit group 41. The first scanning signal generation circuit group 40 receives the gate start pulse signal GSP and the first pulse width control signal PWC1 output from the display control circuit 200, and further outputs the first pulse signal from the second gate driver 500. Second scanning signals GL2, GL4,..., GLm are received as second row driving signals. Based on these signals, first scanning signals GL1, GL3,..., GLm-1 for selecting the odd-numbered gate bus lines GL1, GL3,. To do.

第２のゲートドライバ５００は、第２の走査信号生成回路群５０と第２のバッファ回路群５１とを備えている。第２の走査信号生成回路群５０は、表示制御回路２００から出力される第２のパルス幅制御信号ＰＷＣ２を受け取り、更に、第１のゲートドライバ４００から出力される第１の次行駆動信号としての第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を受け取る。そして、それらの信号に基づいて、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍを選択するための第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍを出力する。   The second gate driver 500 includes a second scanning signal generation circuit group 50 and a second buffer circuit group 51. The second scanning signal generation circuit group 50 receives the second pulse width control signal PWC2 output from the display control circuit 200, and further, as the first next row driving signal output from the first gate driver 400. The first scanning signals GL1, GL3,..., GLm−1 are received. Then, based on these signals, second scanning signals GL2, GL4,..., GLm for selecting the even-numbered gate bus lines GL2, GL4,.

以上のように、奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を選択するための第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１が第１のゲートドライバ４００から出力され、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍを選択するための第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍが第２のゲートドライバ５００から出力される。これにより、各ゲートバスラインＧＬ１〜ＧＬｍへのアクティブな走査信号の印加が１垂直走査期間を周期として繰り返される。   As described above, the first scanning signals GL1, GL3,..., GLm-1 for selecting the odd-numbered gate bus lines GL1, GL3,. 400, and second scanning signals GL2, GL4,..., GLm for selecting the even-numbered gate bus lines GL2, GL4,. The Thereby, application of the active scanning signal to each of the gate bus lines GL1 to GLm is repeated with one vertical scanning period as a cycle.

＜１．２ ゲートドライバ＞
＜１．２．１ ゲートドライバの全体構成＞
次に、本参考例におけるゲートドライバの構成について説明する。本参考例においては、上述したように、表示部６００の左右両側にゲートドライバが設けられた構成となっている。図２は、本参考例における要部の詳細な構成を示すブロック図である。図２に示すように、第１の走査信号生成回路群４０には、複数個の走査信号生成回路（第１の走査信号生成回路）４２が含まれており、第２の走査信号生成回路群５０には、複数個の走査信号生成回路（第２の走査信号生成回路）５２が含まれている。また、第１のバッファ回路群４１には、複数個のバッファ回路（第１のバッファ回路）４３が含まれており、第２のバッファ回路群５１には、複数個のバッファ回路（第２のバッファ回路）５３が含まれている。第１の走査信号生成回路４２と第１のバッファ回路４３とは、それぞれ奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１に対応して設けられている。第２の走査信号生成回路５２と第２のバッファ回路５３とは、それぞれ偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応して設けられている。 <1.2 Gate driver>
<1.2.1 Overall configuration of gate driver>
Next, the configuration of the gate driver in this reference example will be described. In this reference example , as described above, gate drivers are provided on both the left and right sides of the display unit 600. FIG. 2 is a block diagram showing a detailed configuration of a main part in the present reference example . As shown in FIG. 2, the first scanning signal generation circuit group 40 includes a plurality of scanning signal generation circuits (first scanning signal generation circuits) 42, and the second scanning signal generation circuit group. 50 includes a plurality of scanning signal generation circuits (second scanning signal generation circuits) 52. The first buffer circuit group 41 includes a plurality of buffer circuits (first buffer circuits) 43, and the second buffer circuit group 51 includes a plurality of buffer circuits (second buffers). Buffer circuit) 53 is included. The first scanning signal generation circuit 42 and the first buffer circuit 43 are provided corresponding to the odd-numbered gate bus lines GL1, GL3,. The second scanning signal generation circuit 52 and the second buffer circuit 53 are provided corresponding to the even-numbered gate bus lines GL2, GL4,.

第１の走査信号生成回路４２には、第１のパルス幅制御信号ＰＷＣ１が与えられ、第２の走査信号生成回路５２には、第２のパルス幅制御信号ＰＷＣ２が与えられる。１行目のゲートバスラインＧＬ１に対応して設けられている第１の走査信号生成回路４２には、さらに、ゲートスタートパルス信号ＧＳＰが与えられる。このような構成により、奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１については第１の走査信号生成回路群４０から走査信号が与えられ、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍについては第２の走査信号生成回路群５０から走査信号が与えられる。   The first scanning signal generation circuit 42 is supplied with the first pulse width control signal PWC1, and the second scanning signal generation circuit 52 is supplied with the second pulse width control signal PWC2. The first scan signal generation circuit 42 provided corresponding to the gate bus line GL1 in the first row is further supplied with a gate start pulse signal GSP. With such a configuration, the scanning signal is supplied from the first scanning signal generation circuit group 40 to the odd-numbered gate bus lines GL1, GL3,. , GL4,..., GLm are supplied with scanning signals from the second scanning signal generation circuit group 50.

１行目のゲートバスラインＧＬ１に対応する第１の走査信号生成回路４２には、セットリセット型のフリップフロップ回路（第１のフリップフロップ回路）ＦＦ１とアナログスイッチ（第１のスイッチ回路）ＳＷ１とインバータ回路ＩＮＶ１とが含まれている。２行目以降のゲートバスラインＧＬ２〜ＧＬｍに対応する第１の走査信号生成回路４２および第２の走査信号生成回路５２には、セットリセット型のフリップフロップ回路（第１または第２のフリップフロップ回路）ＦＦ２〜ＦＦｍとアナログスイッチ（第１または第２のスイッチ回路）ＳＷ２〜ＳＷｍとインバータ回路ＩＮＶ２〜ＩＮＶｍ、ＩＮＶＳ２〜ＩＮＶＳｍとが含まれている。   The first scanning signal generation circuit 42 corresponding to the gate bus line GL1 in the first row includes a set / reset type flip-flop circuit (first flip-flop circuit) FF1 and an analog switch (first switch circuit) SW1. An inverter circuit INV1 is included. The first scanning signal generation circuit 42 and the second scanning signal generation circuit 52 corresponding to the gate bus lines GL2 to GLm in the second and subsequent rows include a set-reset type flip-flop circuit (first or second flip-flop circuit). Circuit) FF2 to FFm, analog switches (first or second switch circuit) SW2 to SWm, and inverter circuits INV2 to INVm, INVS2 to INVSm are included.

１行目のゲートバスラインＧＬ１に対応する第１のフリップフロップ回路ＦＦ１には、ゲートスタートパルス信号ＧＳＰと２行目のゲートバスラインＧＬ２を選択するための第２の走査信号ＧＬ２とが与えられる。それらの信号に基づき、第１のフリップフロップ回路ＦＦ１は出力信号Ｑ１を出力する。２行目以降のゲートバスラインＧＬ２〜ＧＬｍに対応する第１または第２のフリップフロップ回路ＦＦ２〜ＦＦｍには、それぞれの行の前行のゲートバスラインを選択するための走査信号と、それぞれの行の次行のゲートバスラインを選択するための走査信号とが与えられる。それらの信号に基づき、第１または第２のフリップフロップ回路ＦＦ２〜ＦＦｍは出力信号Ｑ２〜Ｑｍを出力する。   The first flip-flop circuit FF1 corresponding to the gate bus line GL1 in the first row is supplied with the gate start pulse signal GSP and the second scanning signal GL2 for selecting the gate bus line GL2 in the second row. . Based on these signals, the first flip-flop circuit FF1 outputs an output signal Q1. The first or second flip-flop circuit FF2 to FFm corresponding to the gate bus lines GL2 to GLm in the second and subsequent rows has scanning signals for selecting the gate bus lines in the previous row of the respective rows, A scanning signal for selecting the gate bus line of the next row is provided. Based on these signals, the first or second flip-flop circuits FF2 to FFm output output signals Q2 to Qm.

奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１に対応する第１のスイッチ回路ＳＷ１、ＳＷ３、・・・、ＳＷｍ−１は、第１のパルス幅制御信号ＰＷＣ１と、第１のフリップフロップ回路ＦＦ１、ＦＦ３、・・・、ＦＦｍ−１からの出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１とを受け取り、出力信号ＳＲＯ１、ＳＲＯ３、・・・、ＳＲＯｍ−１を出力する。出力信号ＳＲＯ１、ＳＲＯ３、・・・、ＳＲＯｍ−１は、インバータ回路ＩＮＶ１、ＩＮＶ３、・・・、ＩＮＶｍ−１によって反転し、その反転後の信号が第１のバッファ回路４３に与えられる。第１のバッファ回路４３は、出力信号ＳＲＯ１、ＳＲＯ３、・・・、ＳＲＯｍ−１の反転後の信号を受け取り、第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を出力する。   The first switch circuits SW1, SW3,..., SWm-1 corresponding to the odd-numbered gate bus lines GL1, GL3,..., GLm−1 are connected to the first pulse width control signal PWC1. , And FFm-1 are received and output signals SRO1, SRO3,..., SROm-1 are output. To do. The output signals SRO1, SRO3, ..., SROm-1 are inverted by the inverter circuits INV1, INV3, ..., INVm-1, and the inverted signal is applied to the first buffer circuit 43. The first buffer circuit 43 receives the inverted signals of the output signals SRO1, SRO3,..., SROm-1, and outputs the first scanning signals GL1, GL3,.

一方、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応する第２のスイッチ回路ＳＷ２、ＳＷ４、・・・、ＳＷｍは、第２のパルス幅制御信号ＰＷＣ２と、第２のフリップフロップ回路ＦＦ２、ＦＦ４、・・・、ＦＦｍからの出力信号Ｑ２、Ｑ４、・・・、Ｑｍとを受け取り、出力信号ＳＲＯ２、ＳＲＯ４、・・・、ＳＲＯｍを出力する。出力信号ＳＲＯ２、ＳＲＯ４、・・・、ＳＲＯｍは、インバータ回路ＩＮＶ２、ＩＮＶ４、・・・、ＩＮＶｍによって反転し、その反転後の信号が第２のバッファ回路５３に与えられる。第２のバッファ回路５３は、出力信号ＳＲＯ２、ＳＲＯ４、・・・、ＳＲＯｍの反転後の信号を受け取り、第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍを出力する。   On the other hand, the second switch circuits SW2, SW4, ..., SWm corresponding to the even-numbered gate bus lines GL2, GL4, ..., GLm receive the second pulse width control signal PWC2 and the second The output signals Q2, Q4, ..., Qm from the flip-flop circuits FF2, FF4, ..., FFm are received and output signals SRO2, SRO4, ..., SROm are output. The output signals SRO2, SRO4,..., SROm are inverted by the inverter circuits INV2, INV4,..., INVm, and the inverted signal is supplied to the second buffer circuit 53. The second buffer circuit 53 receives the inverted signals of the output signals SRO2, SRO4,..., SROm, and outputs the second scanning signals GL2, GL4,.

＜１．２．２ フリップフロップ回路の構成および動作＞
図３は、本参考例における第１および第２の走査信号生成回路４２、５２に含まれているセットリセット型のフリップフロップ回路ＦＦ１〜ＦＦｍの具体的な構成を示す回路図である。各フリップフロップ回路には、３個のＰ型ＭＯＳトランジスタＰ１、Ｐ４、Ｐ５と、４個のＮ型ＭＯＳトランジスタＮ２、Ｎ３、Ｎ６、Ｎ７と、２個のインバータ回路ＩＮＶ０１、ＩＮＶ０２とが含まれている。 <1.2.2 Configuration and Operation of Flip-Flop Circuit>
FIG. 3 is a circuit diagram showing a specific configuration of the set-reset type flip-flop circuits FF1 to FFm included in the first and second scanning signal generation circuits 42 and 52 in this reference example . Each flip-flop circuit includes three P-type MOS transistors P1, P4, and P5, four N-type MOS transistors N2, N3, N6, and N7, and two inverter circuits INV01 and INV02. Yes.

図３に示すように、Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ３とが直列に接続され、Ｐ型ＭＯＳトランジスタＰ４とＰ型ＭＯＳトランジスタＰ５とＮ型ＭＯＳトランジスタＮ６とＮ型ＭＯＳトランジスタＮ７とが直列に接続されている。Ｐ型ＭＯＳトランジスタＰ１およびＰ４のソース端子は電源ＶＣＣに接続され、Ｎ型ＭＯＳトランジスタＮ３およびＮ７のソース端子は接地されている。Ｐ型ＭＯＳトランジスタＰ１のドレイン端子とＮ型ＭＯＳトランジスタＮ２のドレイン端子とは接続され、Ｐ型ＭＯＳトランジスタＰ５のドレイン端子とＮ型ＭＯＳトランジスタＮ６のドレイン端子とは接続されている。   As shown in FIG. 3, a P-type MOS transistor P1, an N-type MOS transistor N2, and an N-type MOS transistor N3 are connected in series, and a P-type MOS transistor P4, a P-type MOS transistor P5, an N-type MOS transistor N6, and N A type MOS transistor N7 is connected in series. The source terminals of the P-type MOS transistors P1 and P4 are connected to the power supply VCC, and the source terminals of the N-type MOS transistors N3 and N7 are grounded. The drain terminal of the P-type MOS transistor P1 and the drain terminal of the N-type MOS transistor N2 are connected, and the drain terminal of the P-type MOS transistor P5 and the drain terminal of the N-type MOS transistor N6 are connected.

また、Ｐ型ＭＯＳトランジスタＰ１およびＰ５、Ｎ型ＭＯＳトランジスタＮ２およびＮ６のドレイン端子は、インバータ回路ＩＮＶ０１の入力端子と接続されている。インバータ回路ＩＮＶ０１とインバータ回路ＩＮＶ０２とは直列に接続されており、それらの接続点はＰ型ＭＯＳトランジスタＰ５のゲート端子およびＮ型ＭＯＳトランジスタＮ６のゲート端子と接続されている。   The drain terminals of the P-type MOS transistors P1 and P5 and the N-type MOS transistors N2 and N6 are connected to the input terminal of the inverter circuit INV01. The inverter circuit INV01 and the inverter circuit INV02 are connected in series, and their connection points are connected to the gate terminal of the P-type MOS transistor P5 and the gate terminal of the N-type MOS transistor N6.

このフリップフロップ回路に入力されるセット信号Ｓの反転信号は、Ｐ型ＭＯＳトランジスタＰ１、Ｎ型ＭＯＳトランジスタＮ３およびＮ７のゲート端子に与えられる。一方、リセット信号Ｒは、Ｐ型ＭＯＳトランジスタＰ４およびＮ型ＭＯＳトランジスタＮ２のゲート端子に与えられる。また、このフリップフロップ回路の外部には、インバータ回路ＩＮＶ０２から出力信号Ｑが出力される。   The inverted signal of the set signal S input to this flip-flop circuit is applied to the gate terminals of P-type MOS transistor P1, N-type MOS transistors N3 and N7. On the other hand, the reset signal R is applied to the gate terminals of the P-type MOS transistor P4 and the N-type MOS transistor N2. An output signal Q is output from the inverter circuit INV02 outside the flip-flop circuit.

上述のような構成において、リセット信号Ｒの論理レベルがローレベルである時にセット信号Ｓの反転信号の論理レベルがハイレベルからローレベルに変化すると、Ｐ型ＭＯＳトランジスタＰ１はオン状態になる。この時、Ｎ型ＭＯＳトランジスタＮ２はオフ状態であるので、インバータ回路ＩＮＶ０１の入力端子に与えられる信号の論理レベルはハイレベルとなる。上述のようにインバータ回路ＩＮＶ０１とインバータ回路ＩＮＶ０２とは直列に接続されているので、この時、インバータ回路ＩＮＶ０２から出力される出力信号Ｑの論理レベルはハイレベルとなる。また、リセット信号Ｒの論理レベルはローレベルであるのでＰ型ＭＯＳトランジスタＰ４はオン状態であり、インバータ回路ＩＮＶ０１から出力される信号の論理レベルもローレベルであるので、Ｐ型ＭＯＳトランジスタＰ５はオン状態になる。従って、リセット信号Ｒの論理レベルがローレベルで維持されている期間中においては、セット信号Ｓの反転信号の論理レベルがローレベルからハイレベルに変化しても、出力信号Ｑの論理レベルはハイレベルのまま維持される。   In the configuration as described above, when the logic level of the inverted signal of the set signal S changes from the high level to the low level when the logic level of the reset signal R is the low level, the P-type MOS transistor P1 is turned on. At this time, since the N-type MOS transistor N2 is in the off state, the logic level of the signal applied to the input terminal of the inverter circuit INV01 becomes a high level. As described above, the inverter circuit INV01 and the inverter circuit INV02 are connected in series. At this time, the logic level of the output signal Q output from the inverter circuit INV02 is high. Since the logic level of the reset signal R is low, the P-type MOS transistor P4 is in an on state, and the logic level of the signal output from the inverter circuit INV01 is also low, so that the P-type MOS transistor P5 is on. It becomes a state. Therefore, during the period when the logic level of the reset signal R is maintained at the low level, the logic level of the output signal Q remains high even if the logic level of the inverted signal of the set signal S changes from the low level to the high level. Maintains the level.

セット信号Ｓの反転信号の論理レベルがローレベルからハイレベルに変化した後、リセット信号Ｒの論理レベルがローレベルからハイレベルに変化すると、Ｐ型ＭＯＳトランジスタＰ１およびＰ４はオフ状態になり、Ｎ型ＭＯＳトランジスタＮ２およびＮ３はオン状態になる。これにより、インバータ回路ＩＮＶ０１の入力端子に与えられる信号の論理レベルはローレベルとなる。従って、インバータ回路ＩＮＶ０２から出力される出力信号Ｑの論理レベルはローレベルとなる。また、セット信号Ｓの反転信号の論理レベルはハイレベルであるので、Ｎ型ＭＯＳトランジスタＮ７はオン状態であり、インバータ回路ＩＮＶ０１から出力される信号の論理レベルもハイレベルであるので、Ｎ型ＭＯＳトランジスタＮ６もオン状態になる。従って、セット信号Ｓの反転信号の論理レベルがハイレベルで維持されている期間中においては、リセット信号Ｒの論理レベルがハイレベルからローレベルに変化しても、出力信号Ｑの論理レベルはローレベルのまま維持される。   After the logic level of the inverted signal of the set signal S changes from the low level to the high level, when the logic level of the reset signal R changes from the low level to the high level, the P-type MOS transistors P1 and P4 are turned off and N Type MOS transistors N2 and N3 are turned on. As a result, the logic level of the signal applied to the input terminal of the inverter circuit INV01 becomes a low level. Therefore, the logic level of the output signal Q output from the inverter circuit INV02 is a low level. Since the logic level of the inverted signal of the set signal S is high, the N-type MOS transistor N7 is in the on state, and the logic level of the signal output from the inverter circuit INV01 is also high. The transistor N6 is also turned on. Therefore, during the period when the logic level of the inverted signal of the set signal S is maintained at the high level, the logic level of the output signal Q is low even if the logic level of the reset signal R changes from the high level to the low level. Maintains the level.

以上のように、本参考例においては、リセット信号Ｒの論理レベルがローレベルになっている期間中にセット信号Ｓの反転信号の論理レベルをハイレベルからローレベルに変化させることによって、出力信号Ｑの論理レベルをローレベルからハイレベルに変化させている。一方、セット信号Ｓの反転信号の論理レベルがハイレベルになっている期間中にリセット信号Ｒの論理レベルをローレベルからハイレベルに変化させることによって、出力信号Ｑの論理レベルをハイレベルからローレベルに変化させている。 As described above, in this reference example , the output signal is changed by changing the logic level of the inverted signal of the set signal S from the high level to the low level during the period when the logic level of the reset signal R is at the low level. The logic level of Q is changed from the low level to the high level. On the other hand, by changing the logic level of the reset signal R from the low level to the high level while the logic level of the inverted signal of the set signal S is at the high level, the logic level of the output signal Q is changed from the high level to the low level. The level is changed.

なお、本参考例においては、セット信号Ｓは、ゲートスタートパルス信号ＧＳＰまたは各フリップフロップ回路に対応するゲートバスラインの前行のゲートバスラインに与えられる走査信号に相当する。リセット信号Ｒは、各フリップフロップ回路に対応するゲートバスラインの次行のゲートバスラインに与えられる走査信号に相当する。出力信号Ｑは、アナログスイッチＳＷ１〜ＳＷｍに与えられる出力信号Ｑ１〜Ｑｍに相当する。 In the present reference example , the set signal S corresponds to a gate start pulse signal GSP or a scanning signal applied to the gate bus line preceding the gate bus line corresponding to each flip-flop circuit. The reset signal R corresponds to a scanning signal applied to the gate bus line next to the gate bus line corresponding to each flip-flop circuit. The output signal Q corresponds to the output signals Q1 to Qm given to the analog switches SW1 to SWm.

＜１．２．３ アナログスイッチの構成および動作＞
図４は、本参考例における第１および第２の走査信号生成回路４２、５２に含まれているアナログスイッチＳＷ１〜ＳＷｍの具体的な構成を示す回路図である。各アナログスイッチには、Ｐ型ＭＯＳトランジスタＰ１１とＮ型ＭＯＳトランジスタＮ１１とからなるＣＭＯＳスイッチと、インバータ回路ＩＶ１１と、Ｐ型ＭＯＳトランジスタＰ１２とが含まれている。 <1.2.3 Configuration and operation of analog switch>
FIG. 4 is a circuit diagram showing a specific configuration of the analog switches SW1 to SWm included in the first and second scanning signal generation circuits 42 and 52 in this reference example . Each analog switch includes a CMOS switch including a P-type MOS transistor P11 and an N-type MOS transistor N11, an inverter circuit IV11, and a P-type MOS transistor P12.

図４に示すように、Ｎ型ＭＯＳトランジスタＮ１１のゲート端子とインバータ回路ＩＶ１１の入力端子とＰ型ＭＯＳトランジスタＰ１２のゲート端子が接続されている。また、Ｐ型ＭＯＳトランジスタＰ１１のゲート端子とインバータ回路ＩＶ１１の出力端子とが接続されている。Ｐ型ＭＯＳトランジスタＰ１２のドレイン端子は電源ＶＣＣに接続され、Ｐ型ＭＯＳトランジスタＰ１２のソース端子はＣＭＯＳスイッチの出力端子に接続されている。外部からの入力信号ＳＩＮはＣＭＯＳスイッチの入力端子に与えられ、外部からの制御信号ＳＣＴＬはＮ型ＭＯＳトランジスタＮ１１のゲート端子に与えられる。外部への出力信号ＳＯＵＴは、ＣＭＯＳスイッチの出力端子から出力される。   As shown in FIG. 4, the gate terminal of the N-type MOS transistor N11, the input terminal of the inverter circuit IV11, and the gate terminal of the P-type MOS transistor P12 are connected. Further, the gate terminal of the P-type MOS transistor P11 and the output terminal of the inverter circuit IV11 are connected. The drain terminal of the P-type MOS transistor P12 is connected to the power supply VCC, and the source terminal of the P-type MOS transistor P12 is connected to the output terminal of the CMOS switch. An external input signal SIN is applied to the input terminal of the CMOS switch, and an external control signal SCTL is applied to the gate terminal of the N-type MOS transistor N11. An output signal SOUT to the outside is output from the output terminal of the CMOS switch.

上述のような構成において、制御信号ＳＣＴＬの論理レベルがローレベルである時には、Ｐ型ＭＯＳトランジスタＰ１１のゲート端子とＮ型ＭＯＳトランジスタＮ１１のゲート端子とは共にオフ状態になるので、ＣＭＯＳスイッチは閉じた状態となる。この時、Ｐ型ＭＯＳトランジスタＰ１２のゲート端子はオン状態になっている。従って、入力信号ＳＩＮの論理レベルにかかわらず、出力信号ＳＯＵＴの論理レベルはハイレベルとなる。   In the configuration as described above, when the logic level of the control signal SCTL is low, the gate terminal of the P-type MOS transistor P11 and the gate terminal of the N-type MOS transistor N11 are both turned off, so that the CMOS switch is closed. It becomes the state. At this time, the gate terminal of the P-type MOS transistor P12 is on. Therefore, the logic level of the output signal SOUT is high regardless of the logic level of the input signal SIN.

一方、制御信号ＳＣＴＬの論理レベルがハイレベルである時には、Ｐ型ＭＯＳトランジスタＰ１１のゲート端子とＮ型ＭＯＳトランジスタＮ１１のゲート端子とは共にオン状態になるので、ＣＭＯＳスイッチは開いた状態となる。この時、Ｐ型ＭＯＳトランジスタＰ１２のゲート端子はオフ状態になっている。従って、出力信号ＳＯＵＴの論理レベルは、入力信号ＳＩＮの論理レベルと同じになる。   On the other hand, when the logic level of the control signal SCTL is high, the gate terminal of the P-type MOS transistor P11 and the gate terminal of the N-type MOS transistor N11 are both turned on, so that the CMOS switch is opened. At this time, the gate terminal of the P-type MOS transistor P12 is in an off state. Therefore, the logic level of the output signal SOUT is the same as the logic level of the input signal SIN.

本参考例においては、入力信号ＳＩＮは、第１のパルス幅制御信号ＰＷＣ１または第２のパルス幅制御信号ＰＷＣ２に相当する。制御信号ＳＣＴＬは、第１または第２のフリップフロップ回路ＦＦ１〜ＦＦｍから出力される出力信号Ｑ１〜Ｑｍに相当する。出力信号ＳＯＵＴは、インバータ回路ＩＮＶ１〜ＩＮＶｍに与えられる信号ＳＲＯ１〜ＳＲＯｍに相当する。 In this reference example , the input signal SIN corresponds to the first pulse width control signal PWC1 or the second pulse width control signal PWC2. The control signal SCTL corresponds to the output signals Q1 to Qm output from the first or second flip-flop circuits FF1 to FFm. Output signal SOUT corresponds to signals SRO1 to SROm applied to inverter circuits INV1 to INVm.

＜１．２．４ バッファ回路＞
次に、本参考例におけるバッファ回路の構成について説明する。図２に示したように、各バッファ回路４３、５３には、直列に接続された２個のインバータ回路が含まれている。これらのインバータ回路は、入力された信号の論理レベルを反転させつつ、電流を増幅させる。図５は、インバータ回路の構成を示す回路図である。このインバータ回路は、直列に接続されたＰ型ＭＯＳトランジスタＰ２１とＮ型ＭＯＳトランジスタＮ２１とによって構成されている。Ｐ型ＭＯＳトランジスタＰ２１のドレイン端子とＮ型ＭＯＳトランジスタＮ２１のドレイン端子とが接続されている。また、Ｐ型ＭＯＳトランジスタＰ２１のソース端子は電源ＶＣＣに接続され、Ｎ型ＭＯＳトランジスタＮ２１のソース端子は接地されている。 <1.2.4 Buffer circuit>
Next, the configuration of the buffer circuit in this reference example will be described. As shown in FIG. 2, each of the buffer circuits 43 and 53 includes two inverter circuits connected in series. These inverter circuits amplify the current while inverting the logic level of the input signal. FIG. 5 is a circuit diagram showing the configuration of the inverter circuit. This inverter circuit includes a P-type MOS transistor P21 and an N-type MOS transistor N21 connected in series. The drain terminal of the P-type MOS transistor P21 and the drain terminal of the N-type MOS transistor N21 are connected. The source terminal of the P-type MOS transistor P21 is connected to the power supply VCC, and the source terminal of the N-type MOS transistor N21 is grounded.

上述のような構成において、このインバータ回路に与えられる入力信号ＩＮの論理レベルがハイレベルである時には、Ｐ型ＭＯＳトランジスタＰ２１はオフ状態になり、Ｎ型ＭＯＳトランジスタＮ２１はオン状態になるので、出力信号ＯＵＴの論理レベルはローレベルとなる。一方、入力信号ＩＮの論理レベルがローレベルである時には、Ｐ型ＭＯＳトランジスタＰ２１はオン状態になり、Ｎ型ＭＯＳトランジスタＮ２１はオフ状態になるので、出力信号ＯＵＴの論理レベルはハイレベルとなる。このようにして、インバータ回路によって、入力信号ＩＮの論理レベルが反転される。   In the configuration as described above, when the logic level of the input signal IN applied to the inverter circuit is high, the P-type MOS transistor P21 is turned off and the N-type MOS transistor N21 is turned on. The logic level of the signal OUT becomes a low level. On the other hand, when the logic level of the input signal IN is low, the P-type MOS transistor P21 is turned on and the N-type MOS transistor N21 is turned off, so that the logic level of the output signal OUT is high. In this way, the logic level of the input signal IN is inverted by the inverter circuit.

図６は、本参考例における第１および第２のバッファ回路４３、５３のレイアウトを示す図である。図６に示すように、各バッファ回路４３、５３について、２個のインバータ回路ＩＮＶｋ１、ＩＮＶｋ２（ｋ＝１、２、・・・、ｍ）がソースバスラインＳＬ１〜ＳＬｎの延びる方向に直列に接続されている。第１のバッファ回路４３と第２のバッファ回路５３との位置関係に着目すると、各バッファ回路が表示部６００を挟んで千鳥状に配置されている。さらに、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に着目した場合、第１のバッファ回路４３と第２のバッファ回路５３とが重複する領域が存在している。例えば、図６において参照符号Ｈ１で示す領域については、表示部６００の左側には１行目のゲートバスラインＧＬ１に対応して設けられている第１のバッファ回路４３の一部が含まれており、表示部６００の右側には２行目のゲートバスラインＧＬ２に対応して設けられている第２のバッファ回路５３の一部が含まれている。 FIG. 6 is a diagram showing a layout of the first and second buffer circuits 43 and 53 in this reference example . As shown in FIG. 6, for each buffer circuit 43, 53, two inverter circuits INVk1, INVk2 (k = 1, 2,..., M) are connected in series in the extending direction of the source bus lines SL1 to SLn. Has been. Focusing on the positional relationship between the first buffer circuit 43 and the second buffer circuit 53, the buffer circuits are arranged in a staggered manner with the display unit 600 interposed therebetween. Further, when attention is paid to the extending direction of the source bus lines SL1 to SLn, there is a region where the first buffer circuit 43 and the second buffer circuit 53 overlap. For example, in the region indicated by the reference symbol H1 in FIG. 6, a part of the first buffer circuit 43 provided corresponding to the gate bus line GL1 in the first row is included on the left side of the display unit 600. On the right side of the display portion 600, a part of the second buffer circuit 53 provided corresponding to the gate bus line GL2 in the second row is included.

＜１．３ 駆動方法＞
次に、図７を参照しつつ、本参考例における駆動方法について説明する。表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰの論理レベルがハイレベルからローレベルに変化すると、第１のフリップフロップ回路ＦＦ１のセット端子Ｓに与えられる信号の論理レベルがハイレベルからローレベルに変化する（時点ｔ１）。これにより、第１のフリップフロップ回路ＦＦ１からの出力信号Ｑ１の論理レベルが、ローレベルからハイレベルに変化する。その出力信号Ｑ１の論理レベルは、次に第１のフリップフロップ回路ＦＦ１のリセット端子Ｒに論理レベルがハイレベルの信号が与えられるまで（時点ｔ５まで）、ハイレベルのまま維持される。 <1.3 Driving method>
Next, a driving method in the present reference example will be described with reference to FIG. When the logic level of the gate start pulse signal GSP output from the display control circuit 200 changes from the high level to the low level, the logic level of the signal applied to the set terminal S of the first flip-flop circuit FF1 changes from the high level to the low level. (Time t1). As a result, the logic level of the output signal Q1 from the first flip-flop circuit FF1 changes from the low level to the high level. The logic level of the output signal Q1 is maintained at a high level until a signal having a high logic level is next applied to the reset terminal R of the first flip-flop circuit FF1 (until time t5).

上述のとおり、第１のフリップフロップ回路ＦＦ１からの出力信号Ｑ１の論理レベルがハイレベルとなっている期間中には、第１のスイッチ回路ＳＷ１から出力される信号ＳＲＯ１の論理レベルは、第１のパルス幅制御信号ＰＷＣ１の論理レベルと同じになる。従って、時点ｔ１からｔ５までの期間のうち、パルス幅制御信号ＰＷＣ１の論理レベルがローレベルになっている期間についてのみ、信号ＳＲＯ１の論理レベルがローレベルとなる。すなわち、時点ｔ３から時点ｔ４までの期間のみ、信号ＳＲＯ１の論理レベルがローレベルとなる。その信号ＳＲＯ１は、図２に示すように、直列に接続された３個のインバータ回路ＩＮＶ１、ＩＮＶ１１、およびＩＮＶ１２に与えられる。従って、１行目のゲートバスラインＧＬ１に対応して設けられているバッファ回路４３から出力される第１の走査信号ＧＬ１の論理レベルは、時点ｔ３から時点ｔ４までの期間のみハイレベルとなる。   As described above, during the period when the logic level of the output signal Q1 from the first flip-flop circuit FF1 is high, the logic level of the signal SRO1 output from the first switch circuit SW1 is the first level. The same as the logic level of the pulse width control signal PWC1. Accordingly, the logic level of the signal SRO1 is low only during the period from the time point t1 to the time point t5 during the period when the logic level of the pulse width control signal PWC1 is low level. That is, only during the period from time t3 to time t4, the logic level of the signal SRO1 is low. The signal SRO1 is applied to three inverter circuits INV1, INV11, and INV12 connected in series as shown in FIG. Therefore, the logic level of the first scanning signal GL1 output from the buffer circuit 43 provided corresponding to the first-line gate bus line GL1 is high only during the period from time t3 to time t4.

第１の走査信号ＧＬ１は、２行目のゲートバスラインＧＬ２に対応して設けられている第２の走査信号生成回路５２に含まれているインバータ回路ＩＮＶＳ２に与えられる。このため、インバータ回路ＩＮＶＳ２から出力されるセット信号Ｓ１の論理レベルは、第１の走査信号ＧＬ１の論理レベルとは反転したものとなる。従って、時点ｔ３になると、第２のフリップフロップ回路ＦＦ２のセット端子Ｓに与えられるセット信号Ｓ１の論理レベルがハイレベルからローレベルに変化する。これにより、第２のフリップフロップ回路ＦＦ２からの出力信号Ｑ２の論理レベルが、ローレベルからハイレベルに変化する。このように、第１の走査信号ＧＬ１は、１行目の走査信号線ＧＬ１を選択する機能に加え、２行目のゲートバスラインＧＬ２に対応して設けられている第２の走査信号生成回路５２内の第２のフリップフロップ回路ＦＦ２をセットする機能をも有している。   The first scanning signal GL1 is supplied to the inverter circuit INVS2 included in the second scanning signal generation circuit 52 provided corresponding to the gate bus line GL2 in the second row. Therefore, the logic level of the set signal S1 output from the inverter circuit INVS2 is inverted from the logic level of the first scanning signal GL1. Accordingly, at time t3, the logic level of the set signal S1 applied to the set terminal S of the second flip-flop circuit FF2 changes from the high level to the low level. As a result, the logic level of the output signal Q2 from the second flip-flop circuit FF2 changes from the low level to the high level. Thus, in addition to the function of selecting the scanning signal line GL1 in the first row, the first scanning signal GL1 is a second scanning signal generation circuit provided corresponding to the gate bus line GL2 in the second row. The second flip-flop circuit FF2 in 52 is also set.

出力信号Ｑ２の論理レベルがハイレベルとなっている状態は、次に第２のフリップフロップ回路ＦＦ２のリセット端子Ｒに論理レベルがハイレベルの信号が与えられるまで（時点ｔ７まで）維持される。また、第２のフリップフロップ回路ＦＦ２からの出力信号Ｑ２の論理レベルがハイレベルとなっている期間中には、第２のスイッチ回路ＳＷ２から出力される信号ＳＲＯ２の論理レベルは第２のパルス幅制御信号ＰＷＣ２の論理レベルと同じになる。従って、時点ｔ３からｔ７までの期間のうち、パルス幅制御信号ＰＷＣ２の論理レベルがローレベルになっている期間についてのみ、信号ＳＲＯ２の論理レベルがローレベルとなる。すなわち、時点ｔ５から時点ｔ６までの期間のみ、信号ＳＲＯ２の論理レベルがローレベルとなる。これにより、２行目のゲートバスラインＧＬ２に対応して設けられている第２のバッファ回路５３から出力される第２の走査信号ＧＬ２の論理レベルは、時点ｔ５から時点ｔ６までの期間のみハイレベルとなる。   The state in which the logic level of the output signal Q2 is high is maintained until a signal having a high logic level is next applied to the reset terminal R of the second flip-flop circuit FF2 (until time t7). During the period when the logic level of the output signal Q2 from the second flip-flop circuit FF2 is high, the logic level of the signal SRO2 output from the second switch circuit SW2 is the second pulse width. It becomes the same as the logic level of the control signal PWC2. Therefore, the logic level of the signal SRO2 is low only in the period from the time point t3 to t7 only in the period when the logic level of the pulse width control signal PWC2 is low level. That is, the logic level of the signal SRO2 is low only during the period from the time point t5 to the time point t6. As a result, the logic level of the second scanning signal GL2 output from the second buffer circuit 53 provided corresponding to the gate bus line GL2 in the second row is high only during the period from the time point t5 to the time point t6. Become a level.

第２の走査信号ＧＬ２は、３行目のゲートバスラインＧＬ３に対応して設けられている第１の走査信号生成回路４２に含まれているインバータ回路ＩＮＶＳ３に与えられるとともに、１行目のゲートバスラインＧＬ１に対応して設けられている第１の走査信号生成回路４２に含まれている第１のフリップフロップ回路ＦＦ１のリセット端子Ｒにも与えられる。このため、第２の走査信号ＧＬ２の論理レベルがローレベルからハイレベルに変化する時点ｔ５に、第１のフリップフロップ回路ＦＦ１のリセット端子Ｒに与えられる信号の論理レベルがローレベルからハイレベルに変化する。その結果、論理レベルがハイレベルとなっている状態が時点ｔ１から継続していた信号Ｑ１の論理レベルが、時点ｔ５にローレベルとなる。このように、第２の走査信号ＧＬ２は、２行目のゲートバスラインＧＬ２を選択する機能に加え、１行目のゲートバスラインＧＬ１に対応して設けられている第１の走査信号生成回路４２内の第１のフリップフロップ回路ＦＦ１をリセットする機能をも有している。さらに、第２の走査信号ＧＬ２は、上述した第１の走査信号ＧＬ１と同様、次の行のゲートバスライン（すなわち３行目のゲートバスラインＧＬ３）に対応して設けられている第１の走査信号生成回路４２内の第１のフリップフロップ回路ＦＦ３をセットする機能をも有している。   The second scanning signal GL2 is supplied to the inverter circuit INVS3 included in the first scanning signal generation circuit 42 provided corresponding to the gate bus line GL3 in the third row, and the gate in the first row. This is also applied to the reset terminal R of the first flip-flop circuit FF1 included in the first scanning signal generation circuit 42 provided corresponding to the bus line GL1. For this reason, at the time t5 when the logic level of the second scanning signal GL2 changes from the low level to the high level, the logic level of the signal applied to the reset terminal R of the first flip-flop circuit FF1 changes from the low level to the high level. Change. As a result, the logic level of the signal Q1, which has continued from the time point t1 in the state where the logic level is the high level, becomes a low level at the time point t5. Thus, in addition to the function of selecting the second-row gate bus line GL2, the second scan signal GL2 is provided in correspondence with the first-row gate bus line GL1. It also has a function of resetting the first flip-flop circuit FF1 in 42. Further, the second scanning signal GL2 is provided corresponding to the gate bus line of the next row (that is, the gate bus line GL3 of the third row), like the first scanning signal GL1 described above. It also has a function of setting the first flip-flop circuit FF3 in the scanning signal generation circuit.

３行目以降のゲートバスラインに与えられる走査信号についても、第２の走査信号ＧＬ２と同様に、ゲートバスラインを選択するとともに、前の行のゲートバスラインに対応して設けられている走査信号生成回路内のフリップフロップ回路をリセットし、次の行のゲートバスラインに対応して設けられている走査信号生成回路内のフリップフロップ回路をセットする。その結果、図７に示すように、従来と同様に所定の期間ずつゲートバスラインＧＬ１〜ＧＬｍが１行ずつ順次に選択される。   As for the scanning signal applied to the third and subsequent gate bus lines, as with the second scanning signal GL2, the gate bus line is selected and the scanning provided corresponding to the gate bus line of the previous row. The flip-flop circuit in the signal generation circuit is reset, and the flip-flop circuit in the scanning signal generation circuit provided corresponding to the gate bus line of the next row is set. As a result, as shown in FIG. 7, the gate bus lines GL1 to GLm are sequentially selected row by row for a predetermined period as in the prior art.

＜１．４ 効果＞
以上のように、本参考例によると、表示部６００の一側に奇数行目のゲートバスラインを選択するための第１のゲートドライバ４００が設けられ、表示部６００の他側に偶数行目のゲートバスラインを選択するための第２のゲートドライバ５００が設けられている。第１のゲートドライバ４００内には、奇数行目のゲートバスラインに対応するようにして第１の走査信号生成回路４２と第１のバッファ回路４３とが設けられ、第２のゲートドライバ５００内には、偶数行目のゲートバスラインに対応するようにして第２の走査信号生成回路５２と第２のバッファ回路５３とが設けられている。各走査信号生成回路４２、５２には、表示制御回路２００から送られる第１または第２のパルス幅制御信号ＰＷＣ１またはＰＷＣ２と、前行のゲートバスラインを選択するための走査信号と、次行のゲートバスラインを選択するための走査信号とが与えられ、それらの信号に基づいて走査信号が生成される。このため、ゲートドライバ内のシフトレジスタを動作させるために従来必要とされていたクロック信号等が不要となる。これにより、ゲートドライバを動作させるためのクロック信号等の制御信号を削減しつつ、表示部６００の両側に設けられたゲートドライバ（第１のゲートドライバ４００および第２のゲートドライバ５００）を従来と同様に動作させることができる。その結果、回路規模が削減され、装置が従来よりも小型化される。 <1.4 Effect>
As described above, according to the present reference example , the first gate driver 400 for selecting the odd-numbered gate bus lines is provided on one side of the display unit 600, and the even-numbered row is provided on the other side of the display unit 600. A second gate driver 500 for selecting the gate bus line is provided. In the first gate driver 400, a first scanning signal generation circuit 42 and a first buffer circuit 43 are provided so as to correspond to the odd-numbered gate bus lines. Are provided with a second scanning signal generation circuit 52 and a second buffer circuit 53 so as to correspond to the even-numbered gate bus lines. Each of the scanning signal generation circuits 42 and 52 includes a first or second pulse width control signal PWC1 or PWC2 sent from the display control circuit 200, a scanning signal for selecting the previous gate bus line, and the next row. And a scanning signal for selecting the gate bus line, and a scanning signal is generated based on these signals. For this reason, a clock signal or the like conventionally required for operating the shift register in the gate driver becomes unnecessary. Accordingly, the gate drivers (first gate driver 400 and second gate driver 500) provided on both sides of the display unit 600 are reduced from the conventional one while reducing control signals such as clock signals for operating the gate driver. It can be operated similarly. As a result, the circuit scale is reduced and the apparatus is made smaller than before.

また、表示部６００の両側に設けられているゲートドライバ４００、５００内のバッファ回路４３、５３は、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に直列に接続された２個のインバータ回路によって構成されている。このため、この表示装置を携帯電話等の電子機器に適用する場合に、無駄な領域を削減しつつ、左右対称となるように表示部６００を当該電子機器に組み込むことが容易になる。さらに、表示部６００の一側に設けられた第１のバッファ回路４３と他側に設けられた第２のバッファ回路５３とは、ソースバスラインＳＬ１〜ＳＬｎの延びる方向に着目した場合に、互いに重複した領域が生ずるように千鳥配置されている。このため、走査信号線間の距離ＷＰをより小さくすることができ、より装置の小型化や狭額縁化が可能となる。   Further, the buffer circuits 43 and 53 in the gate drivers 400 and 500 provided on both sides of the display unit 600 are configured by two inverter circuits connected in series in the extending direction of the source bus lines SL1 to SLn. Yes. For this reason, when this display device is applied to an electronic device such as a mobile phone, it is easy to incorporate the display unit 600 into the electronic device so as to be symmetrical while reducing a useless area. Furthermore, when the first buffer circuit 43 provided on one side of the display unit 600 and the second buffer circuit 53 provided on the other side are focused on the direction in which the source bus lines SL1 to SLn extend, It is arranged in a staggered manner so that overlapping areas occur. For this reason, the distance WP between the scanning signal lines can be further reduced, and the apparatus can be further downsized and the frame can be narrowed.

さらにまた、走査信号生成回路４２、５２に含まれているフリップフロップ回路ＦＦ１〜ＦＦｍは、セットリセット型のフリップフロップ回路である。このため、Ｄ型フリップフロップ回路よりも簡易な構成で実現することができる。   Furthermore, the flip-flop circuits FF1 to FFm included in the scanning signal generation circuits 42 and 52 are set-reset type flip-flop circuits. Therefore, it can be realized with a simpler configuration than the D-type flip-flop circuit.

次に、本発明の一実施形態について説明する。
＜２．実施形態＞
＜２．１ 液晶表示装置の全体構成および動作＞
図８は、本発明の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、上記参考例と同様、表示制御回路２００とソースドライバ（映像信号線駆動回路）３００と第１のゲートドライバ（第１の走査信号線駆動回路）４００と第２のゲートドライバ（第２の走査信号線駆動回路）５００と表示部６００とを備えている。参考例とは異なり、各ゲートバスラインＧＬ１〜ＧＬｍに対応するようにして、第１の走査信号生成回路群４０と第２の走査信号生成回路群５０とを接続するための配線が設けられている。 Next, an embodiment of the present invention will be described.
<2. Embodiment >
<2.1 Overall configuration and operation of liquid crystal display device>
FIG. 8 is a block diagram showing the overall configuration of the active matrix liquid crystal display device according to the embodiment of the present invention . Similar to the above reference example , the liquid crystal display device includes a display control circuit 200, a source driver (video signal line driving circuit) 300, a first gate driver (first scanning signal line driving circuit) 400, and a second gate driver. (Second scanning signal line driving circuit) 500 and a display portion 600 are provided. Unlike the reference example , wiring for connecting the first scanning signal generation circuit group 40 and the second scanning signal generation circuit group 50 is provided so as to correspond to the gate bus lines GL1 to GLm. Yes.

第１の走査信号生成回路群４０は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ、第１のパルス幅制御信号ＰＷＣ１に加え、第２のゲートドライバ５００からの出力信号Ｑ２、Ｑ４、・・・、Ｑｍを受け取る。そして、それらの信号に基づいて、奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を選択するための第１の走査信号ＧＬ１、ＧＬ３、・・・、ＧＬｍ−１と、第２の走査信号生成回路群５０を動作させるための出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１とを出力する。   In addition to the gate start pulse signal GSP and the first pulse width control signal PWC1 output from the display control circuit 200, the first scanning signal generation circuit group 40 includes output signals Q2 and Q4 from the second gate driver 500. ... Qm is received. Then, based on those signals, the first scanning signals GL1, GL3,..., GLm−1 for selecting the odd-numbered gate bus lines GL1, GL3,. Output signals Q1, Q3,..., Qm−1 for operating the second scanning signal generation circuit group 50 are output.

第２の走査信号生成回路群５０は、表示制御回路２００から出力される第２のパルス幅制御信号ＰＷＣ２に加え、第１のゲートドライバ４００からの出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１を受け取る。そして、それらの信号に基づいて、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍを選択するための第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬｍと、第１の走査信号生成回路群４０を動作させるための出力信号Ｑ２、Ｑ４、・・・、Ｑｍとを出力する。   The second scanning signal generation circuit group 50 includes output signals Q1, Q3,..., Qm− from the first gate driver 400 in addition to the second pulse width control signal PWC2 output from the display control circuit 200. Receive 1 Then, based on these signals, the second scanning signals GL2, GL4,..., GLm for selecting the gate bus lines GL2, GL4,. Output signals Q2, Q4,..., Qm for operating the signal generation circuit group 40 are output.

第１の走査信号生成回路群４０および第２の走査信号生成回路群５０以外の構成要素の動作については、参考例と同様であるので、説明を省略する。 Since the operations of the components other than the first scanning signal generation circuit group 40 and the second scanning signal generation circuit group 50 are the same as those in the reference example , the description thereof is omitted.

＜２．２ ゲートドライバ＞
次に、本実施形態におけるゲートドライバの構成について説明する。図９は、本実施形態における要部の詳細な構成を示すブロック図である。図９に示すように、第１の走査信号生成回路群４０には、複数個の走査信号生成回路（第１の走査信号生成回路）４４が含まれており、第２の走査信号生成回路群５０には、複数個の走査信号生成回路（第２の走査信号生成回路）５４が含まれている。第１の走査信号生成回路４４は、それぞれ奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１に対応して設けられており、第２の走査信号生成回路５４は、それぞれ偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応して設けられている。 <2.2 Gate driver>
Next, the configuration of the gate driver in this embodiment will be described. FIG. 9 is a block diagram showing a detailed configuration of a main part in the present embodiment. As shown in FIG. 9, the first scanning signal generation circuit group 40 includes a plurality of scanning signal generation circuits (first scanning signal generation circuits) 44, and the second scanning signal generation circuit group. 50 includes a plurality of scanning signal generation circuits (second scanning signal generation circuits) 54. The first scanning signal generation circuits 44 are provided corresponding to the odd-numbered gate bus lines GL1, GL3,..., GLm−1, respectively, and the second scanning signal generation circuits 54 are respectively even numbers. , GLm are provided corresponding to the gate bus lines GL2, GL4,.

第１の走査信号生成回路４４には、アナログスイッチ（第３のスイッチ回路）４４１とＮ型ＭＯＳトランジスタ４４２とセットリセット型のフリップフロップ回路（第３のフリップフロップ回路）４４３とインバータ回路４４４とが含まれている。同様に、第２の走査信号生成回路５４には、アナログスイッチ（第４のスイッチ回路）５４１とＮ型ＭＯＳトランジスタ５４２とセットリセット型のフリップフロップ回路（第４のフリップフロップ回路）５４３とインバータ回路５４４とが含まれている。   The first scanning signal generation circuit 44 includes an analog switch (third switch circuit) 441, an N-type MOS transistor 442, a set-reset type flip-flop circuit (third flip-flop circuit) 443, and an inverter circuit 444. include. Similarly, the second scanning signal generation circuit 54 includes an analog switch (fourth switch circuit) 541, an N-type MOS transistor 542, a set-reset type flip-flop circuit (fourth flip-flop circuit) 543, and an inverter circuit. 544.

１行目のゲートバスラインＧＬ１に対応する第３のスイッチ回路４４１には、ゲートスタートパルス信号ＧＳＰと第１のパルス幅制御信号ＰＷＣ１とが与えられる。また、１行目のゲートバスラインＧＬ１に対応するＮ型ＭＯＳトランジスタ４４２のゲート端子には、ゲートスタートパルス信号ＧＳＰが与えられる。これにより、第３のスイッチ回路４４１からの出力信号は、Ｎ型ＭＯＳトランジスタ４４２のオン／オフ状態によって制御される。その第３のスイッチ回路４４１からの出力信号は、インバータ回路４４４によって反転し、その反転後の信号の電流がバッファ回路で増幅され、第１の走査信号ＧＬ１として出力される。   The third switch circuit 441 corresponding to the gate bus line GL1 in the first row is supplied with the gate start pulse signal GSP and the first pulse width control signal PWC1. A gate start pulse signal GSP is supplied to the gate terminal of the N-type MOS transistor 442 corresponding to the gate bus line GL1 in the first row. As a result, the output signal from the third switch circuit 441 is controlled by the on / off state of the N-type MOS transistor 442. The output signal from the third switch circuit 441 is inverted by the inverter circuit 444, and the current of the inverted signal is amplified by the buffer circuit and output as the first scanning signal GL1.

３行目以降の奇数行目のゲートバスラインＧＬ３、・・・、ＧＬｍ−１に対応する第３のスイッチ回路４４１には、それぞれの行の前行のゲートバスラインに対応して設けられている第２の走査信号生成回路５４内の第４のフリップフロップ回路５４３からの出力信号Ｑ２、Ｑ４、・・・、Ｑｍと第１のパルス幅制御信号ＰＷＣ１とが与えられる。また、３行目以降の奇数行目のゲートバスラインＧＬ３、・・・、ＧＬｍ−１に対応するＮ型ＭＯＳトランジスタ４４２のゲート端子には、上記出力信号Ｑ２、Ｑ４、・・・、Ｑｍがそれぞれ与えられる。これにより、第３のスイッチ回路４４１からの出力信号は、Ｎ型ＭＯＳトランジスタ４４２のオン／オフ状態によって制御される。その第３のスイッチ回路４４１からの出力信号は、インバータ回路４４４によって反転し、その反転後の信号の電流がバッファ回路で増幅され、第１の走査信号ＧＬ３、・・・、ＧＬｍ−１として出力される。   The third switch circuit 441 corresponding to the odd-numbered gate bus lines GL3,..., GLm−1 after the third row is provided corresponding to the gate bus line in the previous row of each row. The output signals Q2, Q4,..., Qm from the fourth flip-flop circuit 543 in the second scanning signal generation circuit 54 and the first pulse width control signal PWC1 are provided. Further, the output signals Q2, Q4,..., Qm are applied to the gate terminals of the N-type MOS transistors 442 corresponding to the odd-numbered gate bus lines GL3,. Given each. As a result, the output signal from the third switch circuit 441 is controlled by the on / off state of the N-type MOS transistor 442. The output signal from the third switch circuit 441 is inverted by the inverter circuit 444, and the current of the inverted signal is amplified by the buffer circuit and output as the first scanning signals GL3,... GLm-1. Is done.

奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１に対応する第３のフリップフロップ回路４４３は、第３のスイッチ回路４４１からの出力信号によってセットされ、それぞれの行の次々行のゲートバスラインを選択するための走査信号によってリセットされる。そして、第３のフリップフロップ回路４４３からは、出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１が出力される。   The third flip-flop circuit 443 corresponding to the odd-numbered gate bus lines GL1, GL3,..., GLm−1 is set by the output signal from the third switch circuit 441, and the next row of the respective rows. It is reset by a scanning signal for selecting the other gate bus line. The third flip-flop circuit 443 outputs output signals Q1, Q3,.

一方、偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応する第４のスイッチ回路５４１には、それぞれの行の前行のゲートバスラインに対応して設けられている第１の走査信号生成回路４４内の第３のフリップフロップ回路４４３からの出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１と第２のパルス幅制御信号ＰＷＣ２とが与えられる。また、Ｎ型ＭＯＳトランジスタ５４２のゲート端子には、上記出力信号Ｑ１、Ｑ３、・・・、Ｑｍ−１が与えられる。これにより、第４のスイッチ回路５４１からの出力信号は、Ｎ型ＭＯＳトランジスタ５４２のオン／オフ状態によって制御される。その第４のスイッチ回路５４１からの出力信号は、インバータ回路５４４によって反転し、その反転後の信号の電流がバッファ回路で増幅され、第２の走査信号ＧＬ２、ＧＬ４、・・・、ＧＬとして出力される。   On the other hand, the fourth switch circuits 541 corresponding to the even-numbered gate bus lines GL2, GL4,..., GLm are provided corresponding to the gate bus lines in the previous row of the respective rows. , Qm−1 and the second pulse width control signal PWC2 are supplied from the third flip-flop circuit 443 in the scanning signal generation circuit 44. The output signals Q1, Q3,..., Qm−1 are given to the gate terminal of the N-type MOS transistor 542. As a result, the output signal from the fourth switch circuit 541 is controlled by the on / off state of the N-type MOS transistor 542. The output signal from the fourth switch circuit 541 is inverted by the inverter circuit 544, and the current of the inverted signal is amplified by the buffer circuit and output as the second scanning signals GL2, GL4,. Is done.

偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍに対応する第４のフリップフロップ回路５４３は、第４のスイッチ回路５４１からの出力信号によってセットされ、それぞれの行の次々行のゲートバスラインを選択するための走査信号によってリセットされる。そして、第４のフリップフロップ回路５４３からは、出力信号Ｑ２、Ｑ４、・・・、Ｑｍが出力される。   The fourth flip-flop circuits 543 corresponding to the even-numbered gate bus lines GL2, GL4,..., GLm are set by the output signal from the fourth switch circuit 541, and the gates of the next row of each row are set. It is reset by a scanning signal for selecting a bus line. The fourth flip-flop circuit 543 outputs output signals Q2, Q4,.

なお、第１および第２のバッファ回路群４１、５１に含まれているバッファ回路のレイアウトについては、上記参考例と同様である。すなわち、図６に示すように、各バッファ回路について、２個のインバータ回路が映像信号線ＳＬ１〜ＳＬｎの延びる方向に直列に接続されている。また、表示部６００を挟んで、各バッファ回路が千鳥状に配置されている。 The layout of the buffer circuits included in the first and second buffer circuit groups 41 and 51 is the same as that in the reference example . That is, as shown in FIG. 6, for each buffer circuit, two inverter circuits are connected in series in the extending direction of the video signal lines SL1 to SLn. In addition, the buffer circuits are arranged in a staggered manner across the display unit 600.

＜２．３ 駆動方法＞
次に図１０を参照しつつ、本実施形態における駆動方法について説明する。まず、１行目のゲートバスラインＧＬ１に対応する第１の走査信号生成回路４４に着目する。表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰの論理レベルがローレベルからハイレベルに変化すると、Ｎ型ＭＯＳトランジスタ４４２はオフ状態になる（時点ｔ１）。この状態は時点ｔ５まで継続するが、この期間中には、第３のスイッチ回路４４１からの出力信号の論理レベルは第１のパルス幅制御信号ＰＷＣ１の論理レベルと同じになる。従って、時点ｔ２になると、第３のスイッチ回路４４１からの出力信号の論理レベルはハイレベルからローレベルに変化する。これにより、第３のフリップフロップ回路４４３はセットされ、出力信号Ｑ１の論理レベルがローレベルからハイレベルに変化する。また、時点ｔ２から時点ｔ３までの期間中、第１のパルス幅制御信号ＰＷＣ１の論理レベルがローレベルの状態が継続する。これにより、時点ｔ２から時点ｔ３の期間中、第１の走査信号ＧＬ１の論理レベルはハイレベルとなる。 <2.3 Driving method>
Next, a driving method in the present embodiment will be described with reference to FIG. First, attention is focused on the first scanning signal generation circuit 44 corresponding to the gate bus line GL1 in the first row. When the logic level of the gate start pulse signal GSP output from the display control circuit 200 changes from the low level to the high level, the N-type MOS transistor 442 is turned off (time point t1). This state continues until time t5. During this period, the logic level of the output signal from the third switch circuit 441 is the same as the logic level of the first pulse width control signal PWC1. Therefore, at time t2, the logic level of the output signal from the third switch circuit 441 changes from the high level to the low level. As a result, the third flip-flop circuit 443 is set, and the logic level of the output signal Q1 changes from the low level to the high level. Further, during the period from the time point t2 to the time point t3, the logic level of the first pulse width control signal PWC1 is kept at the low level. As a result, during the period from time t2 to time t3, the logic level of the first scanning signal GL1 is high.

次に、２行目のゲートバスラインＧＬ２に対応する第２の走査信号生成回路５４に着目する。上記出力信号Ｑ１の論理レベルがローレベルからハイレベルに変化すると、Ｎ型ＭＯＳトランジスタ５４２はオフ状態になる（時点ｔ２）。この状態は時点ｔ７まで継続するが、この期間中には、第４のスイッチ回路５４１からの出力信号の論理レベルは第２のパルス幅制御信号ＰＷＣ２の論理レベルと同じになる。従って、時点ｔ４になると、第４のスイッチ回路５４１からの出力信号の論理レベルはハイレベルからローレベルに変化する。これにより、第４のフリップフロップ回路５４３はセットされ、出力信号Ｑ２の論理レベルがローレベルからハイレベルに変化する。また、時点ｔ４から時点ｔ６までの期間中、第２のパルス幅制御信号ＰＷＣ２の論理レベルがローレベルの状態が継続する。これにより、時点ｔ４から時点ｔ６の期間中、第２の走査信号ＧＬ２の論理レベルはハイレベルとなる。   Next, attention is focused on the second scanning signal generation circuit 54 corresponding to the gate bus line GL2 in the second row. When the logic level of the output signal Q1 changes from the low level to the high level, the N-type MOS transistor 542 is turned off (time point t2). This state continues until time t7. During this period, the logic level of the output signal from the fourth switch circuit 541 becomes the same as the logic level of the second pulse width control signal PWC2. Therefore, at time t4, the logic level of the output signal from the fourth switch circuit 541 changes from the high level to the low level. As a result, the fourth flip-flop circuit 543 is set, and the logic level of the output signal Q2 changes from the low level to the high level. Further, during the period from the time point t4 to the time point t6, the logic level of the second pulse width control signal PWC2 is kept at the low level. As a result, during the period from time t4 to time t6, the logic level of the second scanning signal GL2 is high.

次に、３行目のゲートバスラインＧＬ３に対応する第１の走査信号生成回路４４に着目する。上記出力信号Ｑ２の論理レベルがローレベルからハイレベルに変化すると、Ｎ型ＭＯＳトランジスタ４４２はオフ状態になる（時点ｔ４）。この状態は時点ｔ８まで継続するが、この期間中には、第３のスイッチ回路４４１からの出力信号の論理レベルは第１のパルス幅制御信号ＰＷＣ１の論理レベルと同じになる。従って、時点ｔ７になると、第３のスイッチ回路４４１からの出力信号の論理レベルはハイレベルからローレベルに変化する。これにより、第３のフリップフロップ回路４４３はセットされ、出力信号Ｑ３の論理レベルがローレベルからハイレベルに変化する。また、時点ｔ７には、第１の走査信号ＧＬ３の論理レベルがローレベルからハイレベルに変化する。第１の走査信号ＧＬ３は、図９に示すように、１行目のゲートバスラインＧＬ１に対応する第１の走査信号生成回路４４内に設けられている第３のフリップフロップ回路４４３のリセット端子にも与えられる。従って、時点ｔ７になると、１行目のゲートバスラインＧＬ１に対応する第１の走査信号生成回路４４内に設けられている第３のフリップフロップ回路４４３がリセットされ、出力信号Ｑ１の論理レベルがハイレベルからローレベルに変化する。   Next, attention is focused on the first scanning signal generation circuit 44 corresponding to the gate bus line GL3 in the third row. When the logic level of the output signal Q2 changes from low level to high level, the N-type MOS transistor 442 is turned off (time point t4). This state continues until time t8. During this period, the logic level of the output signal from the third switch circuit 441 is the same as the logic level of the first pulse width control signal PWC1. Therefore, at time t7, the logic level of the output signal from the third switch circuit 441 changes from the high level to the low level. As a result, the third flip-flop circuit 443 is set, and the logic level of the output signal Q3 changes from the low level to the high level. At time t7, the logic level of the first scanning signal GL3 changes from the low level to the high level. As shown in FIG. 9, the first scanning signal GL3 is a reset terminal of a third flip-flop circuit 443 provided in the first scanning signal generation circuit 44 corresponding to the gate bus line GL1 in the first row. Also given to. Accordingly, at time t7, the third flip-flop circuit 443 provided in the first scanning signal generation circuit 44 corresponding to the gate bus line GL1 in the first row is reset, and the logic level of the output signal Q1 is set. Changes from high level to low level.

以上のようにして、各ゲートバスラインＧＬ１〜ＧＬｍに対応して設けられている第１および第２の走査信号生成回路４４、５４において、パルス幅制御信号（第１のパルス幅制御信号ＰＷＣ１、第２のパルス幅制御信号ＰＷＣ２）と、それぞれの前行のゲートバスラインに対応して設けられている第１の走査信号生成回路４４内の第３のフリップフロップ回路４４３または第２の走査信号生成回路５４内の第４のフリップフロップ回路５４３からの出力信号とに基づいて、第１または第２の走査信号ＧＬ１〜ＧＬｍと出力信号Ｑ１〜Ｑｍとが生成される。また、各ゲートバスラインＧＬ１〜ＧＬｍに対応して設けられている第３または第４のフリップフロップ回路４４３、５４３は、それぞれ行の次々行のゲートバスラインを選択する走査信号によってリセットされる。このようにして、図１０に示すように、従来と同様に所定の期間ずつゲートバスラインＧＬ１〜ＧＬｍが１行ずつ順次に選択される。   As described above, in the first and second scanning signal generation circuits 44 and 54 provided corresponding to the gate bus lines GL1 to GLm, the pulse width control signal (first pulse width control signal PWC1, The second pulse width control signal PWC2) and the third flip-flop circuit 443 or the second scanning signal in the first scanning signal generation circuit 44 provided corresponding to each preceding gate bus line. Based on the output signal from the fourth flip-flop circuit 543 in the generation circuit 54, the first or second scanning signals GL1 to GLm and the output signals Q1 to Qm are generated. The third or fourth flip-flop circuits 443 and 543 provided corresponding to the gate bus lines GL1 to GLm are reset by a scanning signal for selecting the gate bus line in the next row. In this manner, as shown in FIG. 10, the gate bus lines GL1 to GLm are sequentially selected row by row for a predetermined period as in the prior art.

＜２．４ 効果＞
以上のように、本実施形態においても、上記参考例と同様、表示部６００の一側に奇数行目のゲートバスラインＧＬ１、ＧＬ３、・・・、ＧＬｍ−１を選択するための第１のゲートドライバ４００が設けられ、表示部６００の他側に偶数行目のゲートバスラインＧＬ２、ＧＬ４、・・・、ＧＬｍを選択するための第２のゲートドライバ５００が設けられている。第１および第２のゲートドライバ４００、５００内の各走査信号生成回路４４、５４には、表示制御回路２００から送られる第１または第２のパルス幅制御信号ＰＷＣ１またはＰＷＣ２と、前行の走査信号生成回路内のフリップフロップ回路からの出力信号と、次々行の走査信号とが与えられる。そして、それらの信号に基づいて、各走査信号生成回路において第１または第２の走査信号ＧＬ１〜ＧＬｍが生成される。 <2.4 Effect>
As described above, also in the present embodiment, as in the above-described reference example , the first gate for selecting the odd-numbered gate bus lines GL1, GL3,. A gate driver 400 is provided, and a second gate driver 500 for selecting even-numbered gate bus lines GL2, GL4,. In each of the scanning signal generation circuits 44 and 54 in the first and second gate drivers 400 and 500, the first or second pulse width control signal PWC1 or PWC2 sent from the display control circuit 200 and the previous row scanning are provided. The output signal from the flip-flop circuit in the signal generation circuit and the scanning signal of the next row are given. Based on these signals, the first or second scanning signal GL1 to GLm is generated in each scanning signal generation circuit.

このように、本実施形態においても、ゲートドライバ内のシフトレジスタを動作させるために従来必要とされていたクロック信号等が不要となる。これにより、ゲートドライバを動作させるためのクロック信号等の制御信号を削減しつつ、表示部６００の両側に設けられたゲートドライバ（第１のゲートドライバ４００および第２のゲートドライバ５００）を動作させることができる。その結果、回路規模が削減され、装置の小型化が可能となる。   As described above, also in this embodiment, a clock signal or the like conventionally required for operating the shift register in the gate driver becomes unnecessary. Accordingly, the gate drivers (first gate driver 400 and second gate driver 500) provided on both sides of the display unit 600 are operated while reducing control signals such as clock signals for operating the gate driver. be able to. As a result, the circuit scale is reduced and the apparatus can be miniaturized.

なお、本実施形態においては、第１のゲートドライバ４００からの出力信号を第２のゲートドライバ５００に与えるために、あるいは、第２のゲートドライバ５００からの出力信号を第１のゲートドライバ４００に与えるために、ゲートバスラインＧＬ１〜ＧＬｍとは異なる信号線が用いられている。これについては、専用線を備えてもよいし、表示上の不具合等が生じないのであれば既存の信号線を用いてもよい。   In the present embodiment, the output signal from the first gate driver 400 is supplied to the second gate driver 500, or the output signal from the second gate driver 500 is supplied to the first gate driver 400. For this purpose, signal lines different from the gate bus lines GL1 to GLm are used. For this, a dedicated line may be provided, or an existing signal line may be used as long as there is no problem in display.

また、上記参考例と同様に、表示部６００の両側に設けられているゲートドライバ内のバッファ回路をソースバスラインＳＬ１〜ＳＬｎの延びる方向に直列に接続された２個のインバータ回路によって構成することによって、走査信号線間の距離をより小さくすることができ、より装置の小型化や狭額縁化が可能となる。 Similarly to the reference example , the buffer circuits in the gate driver provided on both sides of the display unit 600 are configured by two inverter circuits connected in series in the direction in which the source bus lines SL1 to SLn extend. Thus, the distance between the scanning signal lines can be further reduced, and the apparatus can be further downsized and the frame can be narrowed.

＜３．変形例＞
次に変形例について説明する。図１１は、変形例に係るアクティブマトリクス型液晶表示装置の全体構成図を示すブロック図である。上記参考例および実施形態とは異なり、第１のゲートドライバ４００および第２のゲートドライバ５００には、バッファ回路が設けられていない。また、上記参考例および実施形態と比べると、第１のゲートドライバ４００および第２のゲートドライバ５００を動作させるために表示制御回路２００から出力される制御信号の数が多くなっている。 <3. Modification>
Next, a modified example will be described. FIG. 11 is a block diagram showing an overall configuration diagram of an active matrix liquid crystal display device according to a modification. Unlike the reference example and the embodiment described above, the first gate driver 400 and the second gate driver 500 are not provided with a buffer circuit. Further, as compared with the reference example and the embodiment described above, the number of control signals output from the display control circuit 200 for operating the first gate driver 400 and the second gate driver 500 is increased.

図１２は、この液晶表示装置の要部の詳細な構成を示すブロック図である。本変形例においては、第１の走査信号生成回路４５には、レベルシフタ４５１とセットリセット型のフリップフロップ回路４５２とインバータ回路４５３とが設けられている。同様に、第２の走査信号生成回路５５には、レベルシフタ５５１とセットリセット型のフリップフロップ回路５５２とインバータ回路５５３とが設けられている。なお、本変形例においては、各走査信号生成回路４５、５５内のレベルシフタ４５１、５５１によって、表示制御回路２００から第１または第２のゲートドライバ４００、５００に与えられる駆動電圧が高められている。   FIG. 12 is a block diagram showing a detailed configuration of a main part of the liquid crystal display device. In this modification, the first scanning signal generation circuit 45 is provided with a level shifter 451, a set / reset type flip-flop circuit 452, and an inverter circuit 453. Similarly, the second scanning signal generation circuit 55 is provided with a level shifter 551, a set / reset type flip-flop circuit 552, and an inverter circuit 553. In this modification, the drive voltage supplied from the display control circuit 200 to the first or second gate driver 400, 500 is increased by the level shifters 451, 551 in the scanning signal generation circuits 45, 55. .

各走査信号生成回路４５、５５では、第１または第２のパルス幅制御信号ＰＷＣ１、ＰＷＣ２と、第１または第２のパルス制御反転信号ＰＷＣＢ１、ＰＷＣＢ２と、前行のゲートバスラインに対応する走査信号生成回路内のフリップフロップ回路からの出力信号とに基づいて、第１または第２の走査信号ＧＬ１〜ＧＬｍが生成される。また、各走査信号生成回路４５、５５内のフリップフロップ回路４５２、５５２は、次々行のゲートバスラインを選択するための走査信号によってリセットされる。なお、ゲートスタートパルス信号ＧＳＰについては、１行目のゲートバスラインＧＬ１に対応する走査信号生成回路４５に直接与えられるのではなく、レベルシフタＬＳを介して走査信号生成回路４５に与えられる。   In each of the scanning signal generation circuits 45 and 55, scanning corresponding to the first or second pulse width control signal PWC1, PWC2, the first or second pulse control inversion signal PWCB1, PWCB2, and the gate bus line of the previous row. Based on the output signal from the flip-flop circuit in the signal generation circuit, the first or second scanning signals GL1 to GLm are generated. Further, the flip-flop circuits 452 and 552 in the scanning signal generation circuits 45 and 55 are reset by the scanning signal for selecting the gate bus line in the next row. The gate start pulse signal GSP is not supplied directly to the scanning signal generation circuit 45 corresponding to the gate bus line GL1 in the first row, but is supplied to the scanning signal generation circuit 45 via the level shifter LS.

以上のような構成において、図１３に示すように、第１のゲートドライバ４００には、ゲートスタートパルス信号ＧＳＰと第１のパルス幅制御信号ＰＷＣ１と第１のパルス幅制御反転信号ＰＷＣＢ１とが与えられ、第２のゲートドライバ５００には、第２のパルス幅制御信号ＰＷＣ１と第２のパルス幅制御反転信号ＰＷＣＢ２とが与えられる。これにより、上記参考例および実施形態と同様、各ゲートバスラインＧＬ１〜ＧＬｍが１水平走査期間ずつ順次に選択される。このように、本変形例によっても、回路規模が削減され、装置が小型化される。 In the above configuration, as shown in FIG. 13, the first gate driver 400 is supplied with the gate start pulse signal GSP, the first pulse width control signal PWC1, and the first pulse width control inversion signal PWCB1. The second gate driver 500 is supplied with the second pulse width control signal PWC1 and the second pulse width control inversion signal PWCB2. As a result, the gate bus lines GL1 to GLm are sequentially selected by one horizontal scanning period as in the reference example and the embodiment. Thus, also according to this modification, the circuit scale is reduced and the apparatus is downsized.

＜４．その他＞
上記実施形態においては、アクティブマトリクス型液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。例えば、アクティブマトリクス型の有機ＥＬ表示装置にも適用することができる。 <4. Other>
In the above embodiment , the active matrix liquid crystal display device has been described as an example, but the present invention is not limited to this. For example, the present invention can be applied to an active matrix organic EL display device.

また、本発明は、ドライバモノリシック型の表示装置にもそれ以外の表示装置にも適用することができるが、ドライバモノリシック型の表示装置に好適である。   The present invention can be applied to a driver monolithic display device and other display devices, but is suitable for a driver monolithic display device.

参考例に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the active matrix type liquid crystal display device which concerns on a reference example . 上記参考例における要部の詳細な構成を示すブロック図である。It is a block diagram which shows the detailed structure of the principal part in the said reference example . 上記参考例におけるフリップフロップ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the flip-flop circuit in the said reference example . 上記参考例におけるアナログスイッチの構成を示す回路図である。It is a circuit diagram which shows the structure of the analog switch in the said reference example . 上記参考例におけるインバータ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the inverter circuit in the said reference example . 上記参考例におけるバッファ回路のレイアウトを示す図である。It is a figure which shows the layout of the buffer circuit in the said reference example . 上記参考例における信号波形図である。It is a signal waveform diagram in the reference example . 本発明の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。 1 is a block diagram showing an overall configuration of an active matrix liquid crystal display device according to an embodiment of the present invention . 上記実施形態における要部の詳細な構成を示すブロック図である。It is a block diagram which shows the detailed structure of the principal part in the said embodiment . 上記実施形態における信号波形図である。It is a signal waveform diagram in the embodiment . 変形例に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the active matrix type liquid crystal display device which concerns on a modification. 上記変形例における要部の詳細な構成を示すブロック図である。It is a block diagram which shows the detailed structure of the principal part in the said modification. 上記変形例における信号波形図である。It is a signal waveform figure in the said modification. 従来のアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the conventional active matrix type liquid crystal display device. 従来例におけるゲートドライバの詳細な構成を示すブロック図である。It is a block diagram which shows the detailed structure of the gate driver in a prior art example. 従来例における信号波形図である。It is a signal waveform diagram in a conventional example. 従来例におけるバッファ回路のレイアウトを示す図である。It is a figure which shows the layout of the buffer circuit in a prior art example. 従来例の別の例におけるバッファ回路のレイアウトを示す図である。It is a figure which shows the layout of the buffer circuit in another example of a prior art example. 従来例において、液晶表示装置を携帯電話等の電子機器に適用した場合について説明するための図である。In the conventional example, it is a figure for demonstrating the case where a liquid crystal display device is applied to electronic devices, such as a mobile telephone. 従来例において、ゲートドライバが表示部の左右両側にある場合の全体構成を示すブロック図である。In a prior art example, it is a block diagram which shows the whole structure in case a gate driver exists in the right-and-left both sides of a display part. 従来例において、ゲートドライバが表示部の左右両側にある場合の一側のゲートドライバの詳細な構成を示すブロック図である。In the conventional example, it is a block diagram which shows the detailed structure of the one side gate driver in case a gate driver exists in the right-and-left both sides of a display part. 従来例において、ゲートドライバが表示部の左右両側にある場合の他側のゲートドライバの詳細な構成を示すブロック図である。In a conventional example, it is a block diagram which shows the detailed structure of the gate driver of the other side when a gate driver exists in the right-and-left both sides of a display part. 従来例において、ゲートドライバが表示部の左右両側にある場合の信号波形図である。In a prior art example, it is a signal waveform diagram in case a gate driver exists in the right-and-left both sides of a display part. 従来例において、ゲートドライバが表示部の左右両側にある場合のバッファ回路のレイアウトを示す図である。In the conventional example, it is a figure which shows the layout of a buffer circuit in case a gate driver exists in the right-and-left both sides of a display part.

４０…第１の走査信号生成回路群
４１…第１のバッファ回路群
４２…第１の走査信号生成回路
４３…バッファ回路
５０…第２の走査信号生成回路群
５１…第２のバッファ回路群
５２…第２の走査信号生成回路
５３…バッファ回路
１００…アクティブマトリクス基板
２００…表示制御回路
４００…第１のゲートドライバ
５００…第２のゲートドライバ
６００…表示部
ＦＦ１〜ＦＦｍ…セットリセット型フリップフロップ回路
ＧＬ１〜ＧＬｍ…ゲートバスライン（走査信号線）
ＳＬ１〜ＳＬｎ…ソースバスライン（映像信号線）
ＳＷ１〜ＳＷｍ…アナログスイッチ
ＩＮＶ１〜ＩＮＶｍ…インバータ回路
ＩＮＶ１１〜ＩＮＶｍ１…インバータ回路
ＩＮＶ１２〜ＩＮＶｍ２…インバータ回路
DESCRIPTION OF SYMBOLS 40 ... 1st scanning signal generation circuit group 41 ... 1st buffer circuit group 42 ... 1st scanning signal generation circuit 43 ... Buffer circuit 50 ... 2nd scanning signal generation circuit group 51 ... 2nd buffer circuit group 52 ... second scanning signal generation circuit 53 ... buffer circuit 100 ... active matrix substrate 200 ... display control circuit 400 ... first gate driver 500 ... second gate driver 600 ... display unit FF1 to FFm ... set-reset type flip-flop circuit GL1 to GLm: Gate bus line (scanning signal line)
SL1 to SLn: Source bus line (video signal line)
SW1 to SWm ... Analog switch INV1 to INVm ... Inverter circuit INV11 to INVm1 ... Inverter circuit INV12 to INVm2 ... Inverter circuit

Claims (5)

表示装置のためのアクティブマトリクス基板であって、
表示すべき画像に基づく映像信号を伝達するための複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応してマトリクス状に配置された複数の画素形成部を含み前記画像を表示する表示部と、
前記表示部の一側に設けられ前記複数の走査信号線のうちの奇数行目の走査信号線を駆動する第１の走査信号線駆動回路であって、前記第１の走査信号線駆動回路の外部から与えられる複数の第２の次行駆動信号を受け取り、当該複数の第２の次行駆動信号に基づいて、前記奇数行目の走査信号線を駆動するための複数の第１の走査信号と当該駆動された奇数行目の走査信号線の次の行の走査信号線を駆動するための複数の第１の次行駆動信号とを出力する前記第１の走査信号線駆動回路と、
前記表示部の他側に設けられ前記複数の走査信号線のうちの偶数行目の走査信号線を駆動する第２の走査信号線駆動回路であって、前記第２の走査信号線駆動回路の外部から与えられる前記複数の第１の次行駆動信号を受け取り、当該複数の第１の次行駆動信号に基づいて、前記偶数行目の走査信号線を駆動するための複数の第２の走査信号と、当該駆動された偶数行目の走査信号線の次の行の走査信号線を駆動するための前記複数の第２の次行駆動信号とを出力する前記第２の走査信号線駆動回路と
を備え、
前記第１の走査信号線駆動回路は、
前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第１の走査信号を出力する第３のスイッチ回路であって、前記奇数行目の走査信号線が駆動されるべき期間を示す第１の駆動信号を受け取り、対応する走査信号線の前の行の走査信号線を駆動するための前記第２の走査信号に対応づけられる前記第２の次行駆動信号に基づいてオン状態となり、オン状態の期間中には、前記第１の駆動信号を前記第１の走査信号として出力する前記第３のスイッチ回路と、
前記奇数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線を駆動するための前記第１の走査信号に基づいて前記第１の次行駆動信号を出力する第３の双安定回路とを含み、
前記第２の走査信号線駆動回路は、
前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線にオン／オフ状態に応じて前記第２の走査信号を出力する第４のスイッチ回路であって、前記偶数行目の走査信号線が駆動されるべき期間を示す第２の駆動信号を受け取り、対応する走査信号線の前の行の走査信号線を駆動するための前記第１の走査信号に対応づけられる前記第１の次行駆動信号に基づいてオン状態となり、オン状態の期間中には、前記第２の駆動信号を前記第２の走査信号として出力する前記第４のスイッチ回路と、
前記偶数行目の走査信号線のそれぞれに対応して設けられ、対応する走査信号線を駆動するための前記第２の走査信号に基づいて前記第２の次行駆動信号を出力する第４の双安定回路とを含み、
前記第３の双安定回路は、対応する走査信号線の次々行の走査信号線を駆動するための前記第１の走査信号に基づいて、対応する走査信号線の次の行の走査信号線に前記第２の走査信号を出力するための前記第４のスイッチ回路がオフ状態となるように、前記第１の次行駆動信号を出力し、
前記第４の双安定回路は、対応する走査信号線の次々行の走査信号線を駆動するための前記第２の走査信号に基づいて、対応する走査信号線の次の行の走査信号線に前記第１の走査信号を出力するための前記第３のスイッチ回路がオフ状態となるように、前記第２の次行駆動信号を出力することを特徴とする、アクティブマトリクス基板。 An active matrix substrate for a display device,
A plurality of video signal lines for transmitting a video signal based on an image to be displayed;
A plurality of scanning signal lines intersecting with the plurality of video signal lines;
A display unit that includes a plurality of pixel formation units arranged in a matrix corresponding to intersections of the plurality of video signal lines and the plurality of scanning signal lines, and displays the image;
A first scanning signal line driving circuit that is provided on one side of the display unit and drives an odd-numbered scanning signal line among the plurality of scanning signal lines, wherein the first scanning signal line driving circuit includes: A plurality of first scanning signals for receiving a plurality of second next row driving signals given from outside and driving the odd-numbered scanning signal lines based on the plurality of second next row driving signals. And a first scanning signal line driving circuit for outputting a plurality of first next row driving signals for driving the scanning signal lines of the next row of the driven odd number scanning signal lines;
A second scanning signal line driving circuit which is provided on the other side of the display unit and drives an even-numbered scanning signal line among the plurality of scanning signal lines, the second scanning signal line driving circuit; A plurality of second scans for receiving the plurality of first next row drive signals given from outside and driving the even-numbered scan signal lines based on the plurality of first next row drive signals. The second scanning signal line driving circuit that outputs a signal and the plurality of second next row driving signals for driving the scanning signal line of the next row of the driven even-numbered scanning signal line It equipped with a door,
The first scanning signal line driving circuit includes:
A third switch circuit provided corresponding to each of the odd-numbered scanning signal lines and outputting the first scanning signal to the corresponding scanning signal line in accordance with an on / off state; A first drive signal indicating a period during which the scanning signal line in the row is to be driven is received, and is associated with the second scanning signal for driving the scanning signal line in the row preceding the corresponding scanning signal line. The third switch circuit that is turned on based on the second next row drive signal and outputs the first drive signal as the first scanning signal during the on-state period;
A third output signal is provided corresponding to each of the odd-numbered scanning signal lines and outputs the first next-row driving signal based on the first scanning signal for driving the corresponding scanning signal line. Including a bistable circuit,
The second scanning signal line driving circuit includes:
A fourth switch circuit provided corresponding to each of the even-numbered scanning signal lines and outputting the second scanning signal to the corresponding scanning signal line in accordance with an on / off state; A second drive signal indicating a period during which the scanning signal line in the row is to be driven is received, and is associated with the first scanning signal for driving the scanning signal line in the row preceding the corresponding scanning signal line. The fourth switch circuit which is turned on based on the first next row drive signal and outputs the second drive signal as the second scanning signal during the period of the on state;
A fourth line driving signal that is provided corresponding to each of the even-numbered scanning signal lines and outputs the second next-row driving signal based on the second scanning signal for driving the corresponding scanning signal line; Including a bistable circuit,
The third bistable circuit generates a scan signal line next to the corresponding scan signal line based on the first scan signal for driving the scan signal line after the corresponding scan signal line. Outputting the first next row drive signal so that the fourth switch circuit for outputting the second scanning signal is turned off;
Based on the second scanning signal for driving the scanning signal line of the next row of the corresponding scanning signal line, the fourth bistable circuit applies the scanning signal line of the row next to the corresponding scanning signal line. An active matrix substrate , wherein the second next row drive signal is output so that the third switch circuit for outputting the first scanning signal is turned off . 前記第３の双安定回路と前記第４の双安定回路とは、セットリセット型のフリップフロップ回路であることを特徴とする、請求項１に記載のアクティブマトリクス基板。 2. The active matrix substrate according to claim 1 , wherein the third bistable circuit and the fourth bistable circuit are set-reset type flip-flop circuits. 前記第１の走査信号線駆動回路は、前記奇数行目の走査信号線のそれぞれに対応して設けられ前記第１の走査信号を増幅させる第１のバッファ回路を更に含み、
前記第２の走査信号線駆動回路は、前記偶数行目の走査信号線のそれぞれに対応して設けられ前記第２の走査信号を増幅させる第２のバッファ回路を更に含むことを特徴とする、請求項１または２に記載のアクティブマトリクス基板。 The first scanning signal line driving circuit further includes a first buffer circuit provided corresponding to each of the odd-numbered scanning signal lines and amplifying the first scanning signal,
The second scanning signal line driving circuit further includes a second buffer circuit provided corresponding to each of the even-numbered scanning signal lines and amplifying the second scanning signal. The active matrix substrate according to claim 1 or 2 . 前記第１のバッファ回路と前記第２のバッファ回路とは、それぞれのドレイン端子が接続されるように前記複数の走査信号線の延びる方向に並べて配置されたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからなる偶数個のインバータ回路であって、前記複数の映像信号線の延びる方向に直列に接続された前記偶数個のインバータ回路によって構成されていることを特徴とする、請求項３に記載のアクティブマトリクス基板。 The first buffer circuit and the second buffer circuit include an N-type MOS transistor and a P-type MOS transistor arranged side by side in the extending direction of the plurality of scanning signal lines so that their drain terminals are connected to each other. 4. The active circuit according to claim 3 , wherein the even number of inverter circuits are configured by the even number of inverter circuits connected in series in a direction in which the plurality of video signal lines extend. 5. Matrix substrate. 請求項１から４までのいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする表示装置。 Display device characterized by comprising an active matrix substrate according to any one of claims 1 to 4.
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