JP4663134B2

JP4663134B2 - A / D conversion apparatus and method for analog video signal

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Publication number: JP4663134B2
Application number: JP2001016285A
Authority: JP
Inventors: 展佳宇梶; 英明笹原; 健太中嶋; 智山井
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2001-01-24
Filing date: 2001-01-24
Publication date: 2011-03-30
Anticipated expiration: 2021-01-24
Also published as: JP2002223417A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ・ビデオ信号をデジタル・ビデオ信号に変換する方法および装置に関し、より詳細には、家庭内において生成される各種のアナログ・ビデオ信号をデジタル・ビデオに変換する装置、あるいは、デジタル・ビデオ・レコーダに使用されるアナログ・ビデオ信号のＡ／Ｄ変換装置および方法に関する。
【０００２】
【従来の技術】
通常のビデオ信号をデジタル処理、たとえば記録媒体への記録等、を行う場合に、アナログ形式のビデオ信号をデジタル形式のビデオ信号に変換することが必要になる。この変換において、ビデオ信号源に対して限定条件を設けない場合、ビデオ信号に含まれる同期信号からデジタル変換する際のサンプリング・クロックを生成している。そして、このクロックは、入力ビデオ信号の水平同期信号に位相ロックした発振器、あるいはテレビジョン信号（以降、ＴＶ信号と略す）の場合は色の搬送波信号であるバースト信号にロックしたクロック発振器から生成されるのが普通である。後者の場合、特にＮＴＳＣのテレビジョン信号の場合、カラー・サブキャリア信号周波数ｆｓｃの整数倍、特に４倍の周波数（４ｆｓｃと略す）のクロック周波数が多く使用されている。
【０００３】
なお、テレビジョン信号で、ＮＴＳＣ信号の場合、カラー・サブキャリア信号周波数ｆｓｃと水平同期信号周波数ｆｈとの間にはｆｓｃ＝（４５５／２）ｆｈの関係があり、垂直同期周波数ｆｖとの間には、ｆｈ＝（５２５／２）ｆｖの関係がある。
【０００４】
ところで、デジタル映像信号の形式について、国際電気通信連合（ＩＴＵ）が、ＩＴＵ−ＲＢＴ．６５６（旧ＣＣＩＲ６５６）という勧告を出している。この勧告は、ＩＴＵ−ＲＢＴ．６０１の４：２：２レベルで動作する５２５ラインそして６２５ライン・テレビジョン・システムにおけるデジタル成分ビデオ信号用のインターフェースである。ＩＴＵ−ＲＢＴ．６０１は、アスペクト比として標準４：３そしてワイド・スクリーン１６：９用のデジタル・テレビジョンのスタジオ符号化パラメーターである。
【０００５】
この勧告に従うと、５２５ライン、すなわちＮＴＳＣ規格のテレビジョン信号の水平同期周波数の１７１６倍、周波数２７ＭＨｚのクロック（以後、ｆｃと略す）を生成する必要がある。この周波数は、ＰＡＬとＮＴＳＣのテレビジョン信号の相互変換を考慮して決められたものであり、ＮＴＳＣテレビジョン信号のカラー・サブキャリア信号周波数の整数倍ではない。ｆｓｃとｆｃの比は４５５／３４３２＝（１３×７×５）／（１３×１１×３×２×２×２）＝（７×５）／（１１×３×２×２×２）＝３５／２６４である。
【０００６】
したがって、上述した勧告に従ったデジタル信号処理を行うとすると、および、入力ビデオ信号をデジタル処理するためのクロック信号を入力信号そのものから取り出さざるを得ない場合を想定すると、入力信号の水平同期信号を基に生成するか、あるいは、入力信号に含まれるバースト信号に位相ロックしたｆｓｃの信号を３５分周した信号を生成し、この信号に対して３６４分周した信号が位相ロックするようにした信号、すなわち２７ＭＨｚを生成するかしかない。前者の場合、位相ロック回路は１段で済み、後者の場合位相ロック回路が２段となってしまう。生成されたクロックの安定度を望む場合、位相ロックの段数が多い後者の方法は必然的に避けられ、また後者の場合、回路規模が前者よりも大きくなってしまう。したがって、上述した勧告に従う場合、通常においては、水平同期信号を基に生成する、いわゆるＨ−ＬＯＣＫ、あるいはラインロック（ここで、ラインとは走査線を意味している）と呼ばれるクロック生成方法が使用される。
【０００７】
【発明が解決しようとする課題】
しかしながら、水平同期信号からクロックを生成する場合に考慮しなければならない事柄がある。それは、入力信号源そのもの品質と、ビデオ処理回路が入力する際に入力信号に含まれるノイズである。
【０００８】
放送局から放送されるテレビジョン信号や、デジタル映像機器から出力されるビデオ信号の同期信号は、信号源の品位の面からは、非常に安定した周波数を有している。したがって、受信したテレビジョン信号に含まれるノイズによって分離した同期信号そのものにジッタが存在しても、そのジッタによって影響を受けないようにＰＬＬ回路の位相比較器の出力をフィルタリングすることで、ノイズによるジッタの影響を低減することができる。
【０００９】
しかし、家庭用ＶＣＲ（特にアナログ記録のもの）が出力するビデオ信号の同期信号は、信号源の品質の面からも、そしてノイズの面からも品位が悪い。
【００１０】
家庭用のＶＣＲでもＴＢＣ（タイムベースコレクタ）と呼ばれる機能がつけられるものがあり、この機能は、主に映像信号（特に輝度信号）のジッタ（特にヘッドたたきによる）を低減し、ダビング時の信号の安定性を上げるために同期信号の付け替えを目的としている。一般の家庭用ＶＣＲにはＴＢＣ機能は含まれず、一般の家庭用ＶＣＲの出力には、信号源の品質の面からは、同期信号の間隔は定常的に数μ秒、１画面に１回は、数十μ秒の揺らぎがある。また、ノイズの面からは、波形歪みやノイズが含まれる。特に、同期信号の近傍にはビデオ・ヘッドの切り換えによる大きなパルス・ノイズがあり、同期分離に対して悪影響を与えている。
【００１１】
このような信号から同期信号を分離し、分離した同期信号に基づいてＰＬＬ回路を使用してクロックを生成すると、そのクロックは問題となる大きなジッタを有する。このジッタには、時間軸の揺らぎ（受信テレビジョン信号の場合は伝搬遅延の変動があるが小さい、家庭用ＶＣＲの場合には、ヘッド／テープ相互間の機械的変動等によるもので大きい）によるものと、これとは無関係な各種のノイズによるものが含まれる。
【００１２】
したがって、家庭用のＶＣＲの再生ビデオ信号を処理する場合、時間軸の揺らぎについては正確に、しかしノイズについては無視する形での同期分離、およびクロック再生が望まれる。しかしながら、両者は明確に分離することは、家庭用ＶＣＲにおいては困難なことが多い。
【００１３】
また、上述したＩＴＵ−ＲＢＴ．６５６においては、すべてが１つの数値で規定されている。このことはアナログ信号、たとえば、ＮＴＳＣの規格においては信号の幅として最大値と最小値が規定されているが、ＩＴＵ−ＲＢＴ．６５６においては、このようなことはなく、規格における数値は一意の数値である。このことは、単にサンプリング周波数の問題ではなく、たとえば、ビデオ信号の１フレーム中のクロック数、したがって、１ライン中のクロック数が厳密に規定されているということであって、時間軸の揺らぎが存在する家庭用ＶＣＲの場合には特に問題になる。このことは、入力ビデオ信号を正確にデジタル信号にサンプリングすることも重要であるが、サンプリングしてデジタル量となったビデオ信号が、最終的にデジタル・ビデオ信号としてＩＴＵ−ＲＢＴ．６５６におけるインターフェース形式、デジタル・ビデオ・フォーマットを有していなければならないということを意味する。
【００１４】
このことは、従来におけるアナログ信号を、アナログ回路によるアナログ処理から単にデジタル処理に換えた際における問題と異なってくる。従来の、このような単なるアナログ・ビデオ信号のデジタル処理においては、最終的にアナログ形式のビデオ信号、たとえばＮＴＳＣテレビジョン信号、あるいはＰＡＬテレビジョン信号を出力することを目的としていた。あるいは、家庭用ＶＣＲの出力ビデオ信号のような信号を処理することを前提にしていなかった。
【００１５】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＶＨＳ方式あるいは８ｍｍ方式のＶＣＲ、ゲーム機、レーザーディスク、ＤＶＤ／Ｖｉｄｅｏ−ＣＤ、テレビジョン・カメラ（監視用等）等の出力ビデオ信号、そしてアナログ・テレビジョン放送（地上波、ＣＳ／ＢＳ）のＮＴＳＣあるいはＰＡＬ方式のアナログ・テレビジョン信号を入力し、ＩＴＵ−ＲＢＴ．６０１あるいは６５６に準拠した形式のデジタル・ビデオ信号に変換するアナログ／デジタル変換装置および方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、アナログ・ビデオ信号のＡ／Ｄ変換装置であって、アナログ・ビデオ信号を入力し、該アナログ・ビデオ信号の同期部分と映像部分を含めて量子化デジタル信号に変換するＡ／Ｄ変換器と、前記量子化デジタル信号に含まれる水平同期成分に位相ロックして前記Ａ／Ｄ変換器をサンプリングするクロック信号を生成するラインロック発振部と、前記量子化デジタル信号に含まれる垂直同期成分に位相ロックして前記Ａ／Ｄ変換器をサンプリングするクロック信号を生成するフレームロック発振部と、前記ラインロック発振部とフレームロック発振部の出力信号を入力して、いずれか一方を選択出力して、前記Ａ／Ｄ変換器を含むビデオ処理回路のクロック信号とするクロック切り換え器と、を備えたことを特徴とするものである。
【００１７】
また、請求項２に記載の発明は、請求項１に記載のアナログ・ビデオ信号のＡ／Ｄ変換装置であって、前記量子化デジタル信号中の同期信号成分を監視して同期信号の揺らぎ、または不連続性を検出した際に、あるいはラインロック発振部のＰＬＬ動作状態を監視して安定したクロックを生成していないと決定した場合にフレーム構造を調べてフレームロック発振部が使用可能であると決定した際に、前記クロック切り換え器の選択を前記フレームロック発振部の出力信号を出力するように制御する信号品位判定部をさらに備えることを特徴とするものである。
【００１８】
また、請求項３に記載の発明は、請求項１または２に記載のアナログ・ビデオ信号のＡ／Ｄ変換装置であって、前記信号品位判定部は、前記それぞれの発振部に含まれるＶＣＯに対して予め定めた周波数を発振するように制御する機能を有し、前記Ａ／Ｄ変換装置に電源が投入された直後においては、前記ＶＣＯと前記クロック切り換え器を制御し、前記予め定めた周波数の信号を出力するようにしたことを特徴とするものである。
【００１９】
また、請求項４に記載の発明は、請求項１または２に記載のアナログ・ビデオ信号のＡ／Ｄ変換装置であって、前記Ａ／Ｄ変換装置は、さらに予め定めた固定周波数の信号を出力する固定周波数発振器を備え、前記クロック切り換え器は該固定周波数発振器の出力信号を入力し、前記信号品位判定部は、前記Ａ／Ｄ変換装置に電源が投入された直後においては、前記クロック切り換え器を制御し、前記固定水晶発振器からの予め定めた周波数の信号を出力するようにしたことを特徴とするものである。
【００２０】
また、請求項５に記載の発明は、請求項３または４に記載のアナログ・ビデオ信号のＡ／Ｄ変換装置であって、前記Ａ／Ｄ変換装置は、予め定めた周波数の信号を出力するように制御した後に、前記クロック切り換え器を制御し、ラインロック発振部の出力信号を出力するようにしたことを特徴とするものである。
【００２１】
また、請求項６に記載の発明は、請求項１〜５のいずれかに記載のアナログ・ビデオ信号のＡ／Ｄ変換装置であって、前記Ａ／Ｄ変換器から出力された量子化データの信号系路上に設けられたバッファであって、該バッファは入力ビデオ信号とサンプリング・クロックとの周波数誤差に起因して生ずる１水平期間のサンプリング数の予め定められた数値からの逸脱に対して、１水平期間内のビデオ・データとして予め定められたサンプリング数を出力するように機能し、該バッファは前記Ａ／Ｄ変換器から出力された量子化データの同期成分に基づいて制御されることを特徴とするものである。
【００２２】
また、請求項７に記載の発明は、請求項１〜５のいずれかに記載のアナログ・ビデオ信号のＡ／Ｄ変換装置であって、前記Ａ／Ｄ変換器から出力された量子化データの信号系路上に設けられたバッファを有し、前記信号品位判定部が前記クロック切り換え器を制御して、ラインロックされた、あるいはフレームロックされた信号を出力するように制御した際に、前記バッファから出力されるビデオ信号は、１水平期間内のビデオ・データとして予め定められたサンプリング数を出力することを特徴とするものである。
【００２３】
また、請求項８に記載の発明は、アナログ・ビデオ信号を入力し、該アナログ・ビデオ信号の同期部分と映像部分を含めて量子化デジタル信号に変換するＡ／Ｄ変換器と、前記量子化デジタル信号に含まれる水平同期成分に位相ロックして前記Ａ／Ｄ変換器をサンプリングするクロック信号を生成するラインロック発振部と、前記量子化デジタル信号に含まれる垂直同期成分に位相ロックして前記Ａ／Ｄ変換器をサンプリングするクロック信号を生成するフレームロック発振部と、前記ラインロック発振部とフレームロック発振部の出力信号を入力して、いずれか一方を選択出力して、前記Ａ／Ｄ変換器を含むビデオ処理回路のクロック信号とするクロック切り換え器を備えたアナログ・ビデオ信号のＡ／Ｄ変換装置におけるＡ／Ｄ変換方法であって、前記量子化デジタル信号中の同期信号成分を監視して同期信号の揺らぎ、または不連続性を検出し、あるいはラインロック発振部のＰＬＬ動作状態を監視して安定したクロックを生成していないと決定した場合にフレーム構造を調べてフレームロック発振部が使用可能であると決定する第１のステップと、前記第１のステップにおいて、ヘッド・スイッチングを検出し、あるいはフレームロック発振部が使用可能であると決定した際に前記クロック切り換え器の選択を前記フレームロック発振部の出力信号を出力するように制御する第２のステップと、を備えることを特徴とする。
【００２４】
また、請求項９に記載の発明は、請求項８に記載のアナログ・ビデオ信号のＡ／Ｄ変換方法であって、さらに、前記Ａ／Ｄ変換装置に電源が投入された直後を検出する電源投入検出ステップと、前記電源投入検出ステップにおいて電源投入直後を検出した際に、前記予め定めた固定周波数の信号を出力するように前記ＶＣＯと前記クロック切り換え器を制御するステップを有することを特徴とする。
【００２５】
また、請求項１０に記載の発明は、請求項８に記載のアナログ・ビデオ信号のＡ／Ｄ変換方法であって、さらに、前記Ａ／Ｄ変換装置に電源が投入された直後を検出するステップと、前記電源投入検出ステップにおいて電源投入直後を検出した際に、水晶発振器からの固定周波数の信号を出力するように前記クロック切り換え器を制御するステップを有することを特徴とする。
【００２６】
また、請求項１１に記載の発明は、請求項９または１０に記載のアナログ・ビデオ信号のＡ／Ｄ変換方法であって、予め定めた周波数の信号を出力するように制御した後に、前記クロック切り換え器を制御し、ラインロック発振部の出力信号を出力するステップを、さらに有することを特徴とする。
【００２７】
また、請求項１２に記載の発明は、請求項８〜１１のいずれかに記載のアナログ・ビデオ信号のＡ／Ｄ変換方法であって、入力ビデオ信号とサンプリング・クロックとの周波数誤差に起因して生ずる１水平期間のサンプリング数の予め定められた数値からの逸脱に対して、１水平期間内のビデオ・データとして予め定められたサンプリング数を出力するように、前記Ａ／Ｄ変換器から出力された量子化データの信号系路上に設けられたバッファに対して、前記Ａ／Ｄ変換器から出力された量子化データの同期成分に基づいて制御するステップを、さらに有することを特徴とする。
【００２８】
また、請求項１３に記載の発明は、請求項８〜１１のいずれかに記載のアナログ・ビデオ信号のＡ／Ｄ変換方法であって、前記クロック切り換え器を制御して、ラインロックされた、あるいはフレームロックされた信号を出力するように制御した際に、前記Ａ／Ｄ変換器から出力された量子化データの信号系路上に設けられたバッファに対して、該バッファから出力されるビデオ信号が１水平期間内のビデオ・データとして予め定められたサンプリング数を出力するように制御するステップを、さらに有することを特徴とする。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
【００３０】
図１は、本発明が適用可能なシステムを説明するための図である。
【００３１】
本発明は、図１において符号１００〜１０５に示すＶＨＳ方式あるいは８ｍｍ方式のＶＣＲ、ゲーム機、レーザーディスク、ＤＶＤ／Ｖｉｄｅｏ−ＣＤ、テレビジョン・カメラ（監視用等）、そしてアナログ・テレビジョン放送（地上波、ＣＳ／ＢＳ）のＮＴＳＣあるいはＰＡＬ方式のアナログ・テレビジョン信号を入力し、ＩＴＵ−ＲＢＴ．６０１あるいは６５６に準拠した形式のデジタル・ビデオ信号に変換するＮＴＳＣ／ＰＡＬデコーダ１１０に適用可能である。
【００３２】
また、図２に例示したデジタル・ビデオ記録装置において、アナログ・ビデオ信号を入力し、そしてデジタル・ビデオ信号に変換して、ＭＰＥＧ圧縮等を実施する映像信号処理部に出力するＮＴＳＣ／ＰＡＬデコーダ２０３に適用可能である。
【００３３】
本発明の要部を、図３を基に説明する。図３は、アナログ／デジタル変換、すなわち量子化機能と、量子化されたデジタル信号の形式、主に、ＩＴＵ−ＲＢＴ．６５６における１水平ライン内のデータ数を規定値に揃える機能を含めたブロックダイヤグラムである。
【００３４】
符号３００に示すアナログ・ビデオ信号（アナログ・コンポジット信号）は、同期信号の先端がクランプされた形式の信号であり、Ａ／Ｄ変換部３０１は、このようなビデオ信号全体を同期部分と映像部分を含めて、ダイナミック・レンジ一杯のデジタル信号に変換する。したがって、Ａ／Ｄ変換器３０１の出力は、そのデータ内容として同期信号と映像信号とを含んでいる。符号３０５に示す同期分離部３０５は、上述したようなＡ／Ｄ変換部からの信号を入力し、Ｖ−ＳＹＮＣとＨ−ＳＹＮＣを分離し、ラインロック発振部３０７とフレームロック発振部３０８それぞれのＰＬＬ回路の一方の位相比較入力に供給する機能を含んでいる。
【００３５】
また、同期分離部３０５に入力したＡ／Ｄ変換器３０１の出力は各種の処理をされて信号品位判定部３０６に出力し、信号品位判定部３０６において信号の品位判定を実行している。ここにおける信号の品位判定とは、たとえば、図１に示したアナログ放送信号の受信信号のような、信号源品質として安定度の高い同期信号周波数を有する信号であるか、あるいは、ＶＣＲの信号出力のような、信号源品質として基本的に時間軸の揺らぎを有する信号であるか否かを判定する。具体的には、同期信号の有無、同期信号のＨ−ＳＹＮＣの時間間隔の揺らぎ、ＯＤ／ＥＶＥＮフィールド有無、フレーム構造などの信号の状況を調べ、ＶＣＲのヘッド・スイッチの検出、またはＶＣＲの早送り中か否か、ゲーム器か否か、それともチューナからのテレビジョン受信信号か否か、等を判定する。信号品位判定部３０６の判定出力は、クロック切り換え器に送られクロックの切り換えを制御する。
【００３６】
信号品位判定部３０６の判定出力によってクロック切り換え部３０９において切り換えられたクロック信号はＡ／Ｄ変換器に送られ、さらに、輝度・色分離部３０２およびその他の処理回路のクロック信号として使用される。
【００３７】
なお、信号品位判定部３０６は、ラインロック発振部とフレームロック発振部のそれぞれのＰＬＬ部の位相比較回路に供給する信号の安定度もチェックしており、また電源投入直後であるか否かの信号生成部を有して、後述するようにクロック切り換え回路の切り換え制御を総合的に実行する。
【００３８】
Ａ／Ｄ変換器３０１によってデジタル化された、正確には量子化された入力ビデオ信号（コンポジット信号）は、輝度・色信号分離部３０２に入力され、さらに輝度・色信号分離部３０２の出力（ＹおよびＣ）は、バッファ３０３に入力される。通常においては、この部分で公称２７ＭＨｚの周波数のクロックは、半分に低減され、同時に量子化データもデシメーション・フィルタ（decimation filter）によって低減される。したがって、図３に示した出力信号３１１における入力ＮＴＳＣ信号の１水平走査線期間のクロック数は、１７１６／２＝８５８となることになる。
【００３９】
図１に示すような非標準信号を処理した場合、あるいはアナログ放送信号のような標準信号であっても、ノイズによって安定した同期分離を実行することができない場合に、量子化用のクロック周波数がたとえば、１水平ラインのクロック数として規定値をオーバーしたりあるいは規定値に達しない場合がある。本発明においては、このような場合を想定し、１水平ラインのクロック数として規定値をオーバーしたりあるいは規定値に達しない場合においても、このバッファ３０３を制御することにより、１水平ラインを規定のクロック数に、具体的には規定数の輝度成分あるいはクロマ成分の量子化データとしている。バッファ３０３は、独立した書き込みアドレスと読出しアドレスを有したＲＡＭである。
【００４０】
同期分離部３０５内においてＨ−ＳＹＮＣ成分から生成された映像領域を表す信号によって、映像領域が開始されるタイミングからサンプリングした量子化ビデオ・データをＲＡＭ内に順番に記憶させる。この場合において、予め定められた数だけ記憶させる。しかし、次のＨ−ＳＹＮＣ成分のタイミングから所定のクロック数だけ前のサンプリングまでが映像の領域であるので、クロック周波数が低い場合には、予め定めたクロック数の最後の方の量子化データは、映像領域をサンプリングした量子化データでない場合が存在する。このような場合は、多くても数クロックであり、多くは黒レベルをサンプリングした量子化データである。
【００４１】
ＲＡＭの読出し側においては、Ａ／Ｄ変換器から出力される同期信号成分から予め定めた遅延を有する各種同期信号が生成され、生成された水平同期に関連する信号によって制御される。これらの信号は、一度生成されると、クロック信号のみのしたがって、周期的に繰り返される。したがって、クロック周波数と入力ビデオ信号との関係がずれていたりすると、読出し側のタイミングと書き込み側のタイミングにおける同期の関係は、対応してずれることになる。しかしながら、このずれる量が、それぞれの水平走査線においてプラス方向とマイナス方向が短時間の内に打ち消す場合もある。このような位相を有する、しかし、書き込み側よりも遅れた位相を有する、水平同期に関連する信号によって、ＲＡＭからの読出しが開始される。このとき、Ａ／Ｄ変換器において量子化したデータ数とは独立な、一走査線当たり予め定められた数の量子化データが読み出される。すなわち、バッファ出力が規定の形式を有するように制御される。
【００４２】
上述した方法以外にも、バッファ出力が規定の形式を有するように制御する方法も存在する。たとえば、少ない場合は、同じデータを繰り返したり、多い場合は削除したりすることもできる。しかしながら、本発明が適用することを想定しているビデオ信号の実際の性質、たとえば、Ｈ−ＳＹＮＣに対して実際の映像領域はどの時点で始まり、どの時点で終了するか、については、バラツキが多く、映像領域の画像データを繰り返すようにしたつもりでも実際にはブランキング・エリアであったり、また傾斜を有するブランキング信号によってレベルが低減された映像信号の部分ということも想定される。このことは、その程度の問題でもあるが、受信したテレビジョン信号においても存在する。
【００４３】
バッファ３０３は、少なくとも１水平期間に渡る輝度信号とクロマ信号を格納する容量を有し、このバッファの初期状態においては、量子化したデータがこの容量の１／２近傍まで格納された際に、出力が開始されるようになっている。したがって、その後において、クロック周波数が低い状態が続いた場合には、このバッファに格納されたが読み出されていない量子化データは減少することになる。
【００４４】
このバッファ制御において、バッファ出力において輝度信号とクロマ信号の組み合わせの関係が維持されるように制御が実行される。なお、上述したが、基本的には、輝度・色信号分離部３０２、バッファ３０３は、クロック切り換え回路の出力したクロック、あるいはこのクロックから生成したクロック・タイミングで動作する。
【００４５】
なお、上述したバッファ機能は、フレームロック発振部のクロック信号を使用した場合に特に有効に機能する。信号品質の良い標準信号を入力した場合、この場合においては、ラインクロック発振部のクロックを使用するが、実質上、バッファ機能が有効に機能することは無い。
【００４６】
ラインロックの場合の位相比較周期は、ＮＴＳＣ信号の場合、約１５．７3ＫＨｚであり、フレームロックの場合約６０Ｈｚである。したがって、フレームロック発振部の入力ビデオ信号に追従する速度は遅く、特に、ラインロックＰＬＬの方法が使用できないようなビデオ信号に対して対応しなくてはならないので、位相比較結果の信号に対してローパス・フィルタを通すので、さらに追従速度は遅くなる。したがって、信号源品質として安定した信号の場合は比較的安定なクロックを生成することが可能であるが、信号源品質として時間軸の揺らぎを有する家庭用ＶＣＲの場合、時間軸の揺らぎに対して追従することができない。この場合に、上述したバッファ機能が有効に作用することになる。
【００４７】
図４は、上述したクロック切り換え回路３０９の切り換え制御を説明する図である。
【００４８】
図４に示すように、クロック切り換え回路図３０９は３つのモードを有している。それぞれは固定モード４０１、ラインロック・モード４０２、フレームロック・モード４０３である。固定モード４０１は２７ＭＨｚの固定周波数の水晶発振器出力信号を出力する状態、ラインロック・モード４０２は入力ビデオ信号の水平同期信号にロックした発振器出力信号を出力する状態、フレームロック・モード４０３は入力ビデオ信号のＶ同期にロックした発振器出力信号を出力する状態である。なお、図１に示したように、ＰＬＬの位相比較を量子化された同期信号成分で実行しており、同期信号波形の開始部分で傾斜波形の中点（振幅レベルの中点）をサンプリングするようにクロック位相を厳密に制御する状態を示している。
【００４９】
通常においては、同期信号の立ち下がり部分（負方向信号の開始部分）は傾斜を有しており、この部分を公称２７ＭＨｚの周波数サンプリング・クロックでサンプリングするので、数クロック分の量子化値が得られる。このような量子化値を有する同期信号の立ち下がり部分の量子化データの１つが同期成分レベルの先頭値とペデスタル・レベルの中間値を有するように、位相制御を実行している。言い換えれば、そのような中間値の前後の量子化値を有する隣接する量子化データの最初の量子化データのタイミングを位相比較信号としてＰＬＬに供給した場合、その際に得られる位相誤差に対して、上述した中間値の仮想タイミングまでの位相誤差を含めて位相誤差信号を生成するようにしている。このようにすることで、生成されるラインロック信号の位相を、入力信号の同期信号の中点に一致させるようにしたクロック信号が得られる。尤も、このように理想的な動作をする場合は、図１に示した標準信号の入力信号が得られる場合である。
【００５０】
図１に示した非標準信号の場合においては、図示していないが、信号品位判定部からの制御により、Ａ／Ｄ変換部に入力される信号系路に、ノイズを低減するために、アナログのローパス・フィルタが挿入される場合がある。このような、場合に、Ａ／Ｄ変換器に入力される信号の同期部分は、より傾斜を有するようになり、このような場合において、上述した位相誤差信号の生成は有効に機能し、入力信号の本来保持すべき同期信号の位相をより正確に検出してＰＬＬ部を制御することができる。
【００５１】
図４に基づいて、本発明によるクロックの切り換え方法を説明する。
【００５２】
先ず、本発明を適用した機器の電源が投入されると、
（１）固定周波数モード４０１にする。この状態においては、クロック切り換え器が固定の２７ＭＨｚの水晶発振器出力信号を出力するように、あるいはＶＣＯに固定の周波数を発振するように電圧を制御し、この固定の周波数信号を出力するように制御する（矢印Ａ１）。この状態中において、クロック切り換え器から出力されたクロック信号によってＡ／Ｄ変換器が動作し、Ａ／Ｄ変換器から出力された入力ビデオ信号を入力した同期分離部からの信号を受けて信号品位判定部３０６が動作する。このモード中において入力ビデオ信号の有無が調べられ、有の場合で、ラインロック使用可能と判断されると、所定期間後にラインロック発振器出力信号を選択して出力する（矢印Ａ２）。
【００５３】
（２）ラインロック（Ｈ−ｓｙｎｃロック）４０２の状態に入る以前において、既に入力されているＨ−ｓｙｎｃ信号を基準としてＰＬＬの一部が動作しているがループが構成されていない状態である。しかし、クロック切り換え器がラインロック発振部の出力を選択することで、ループが構成されて、ＰＬＬ動作を開始する。この状態は、いわゆる標準信号を受信中の状態に相当する。
【００５４】
この状態中に、入力信号中に同期信号が検出されなくなると、固定モード４０１に戻る(矢印Ａ３)。また、入力信号中に同期信号が検出されているが、ＰＬＬ回路の位相比較出力状態を監視してロック状態をチェックし、ロックしていないと決定されると、あるいはＶＣＲ特有のＨ−ＳＹＮＣの揺らぎ（ヘッド・スイッチング）が検出され、あるいはフレーム構造がチェックされてフレームロックが使用可能と判断されると、フレームロック・モード４０３に切り換える（矢印Ａ４）。
【００５５】
（３）フレームロック・モード４０３において、この状態中に、入力信号中に同期信号が検出されなくなると、固定モード４０２に戻る(矢印Ａ６)。また、ＶＣＲ特有のＨ−ＳＹＮＣの揺らぎ（ヘッド・スイッチング）が検出されず、フレームロック状態を継続する条件が無くなると、ラインロック４０２に戻る（矢印Ａ５）。
【００５６】
図５は、以上説明した内容をフローチャートにしたものである。
【００５７】
電源が投入されると、予め定めた期間固定モード状態とされ、その状態がステップ５０２でチェックされて、ステップＳ５０４に進み、選択器は固定周波数を出力するように選択される。この期間がすぎると、同期信号の有無がステップＳ５０６で、ＶＣＲ出力特有のヘッド・スイッチングの有無がステップＳ５０８で、調べられる。ヘッド・スイッチングの有の場合（Ｓ５０８）、さらにフレームロックが使用可能化否か（Ｓ５１０）が入力信号の同期成分からフレーム構造を調べて決定される。
【００５８】
同期信号が有の場合（Ｓ５０８）で、ヘッド・スイッチングが無い場合（Ｓ５１０）、ラインロックが使用可能か否かが調べられ（Ｓ５１２）、可能の場合にステップＳ５１４においてラインロックの出力信号が選択される。この後ロック状態が監視され、ロック状態が悪いと決定されると、フレームロックの出力信号が選択される。
【００５９】
また、ステップＳ５１２において、ラインロックが使用不可と決定されると、ステップＳ５１０でフレームロック使用可能かがチェックされ、使用可能の場合に、ステップＳ５２０においてフレームロック信号が出力される。この後は、入力信号状態が監視され、フレームロック状態を維持する条件が解除されたと決定された場合は、ステップＳ５０６に戻る。この後入力信号条件あるいは状態によっては、ラインクロックあるいは再度フレームロックが選択されることになる。
【００６０】
以上のように制御することで、家庭において使用されている各種のビデオ信号を入力して処理することが可能であり、さらに入力したビデオ信号の品質に応じたクロック信号を再生することが可能になり、したがって、入力ビデオ信号の同期品質に応じた品質のデジタル・ビデオ・フォーマット信号を生成することが可能になる。
【００６１】
通常においては、ラインロックＰＬＬを使用したクロック生成、あるいはバーストロックＰＬＬを使用したクロック生成が行われており、このようなクロック生成方式において、ロック状態にならない場合は、クロック信号の周期が不定期となって正常なサンプリングが不可能になり、さらに各種の映像処理や同期処理が乱れて、品質以前の問題として画像生成そのものが成り立たないのが普通である。しかしながら、上述したようにフレームロックの発振部を有するので、画像品質的には劣るが、デジタル・ビデオ・フォーマットに変換することが可能になっている。
【００６２】
なお、上述の説明において、固定周波数の水晶発振器を設けた説明をしたが、固定周波数発振器の代わりに、ラインロックあるいはフレームロックの発振部に使用されるＶＣＯ（電圧可変発振器）の電圧を制御して、代用させることも可能である。ただし、この場合、固定周波数の水晶発振器に比べて周波数精度や周波数安定度が落ちるので、何らかの対策が必要になる。
【００６３】
【発明の効果】
以上説明したように本発明によれば、アナログ・ビデオ信号を入力し、アナログ・ビデオ信号の同期部分と映像部分を含めて量子化デジタル信号に変換するＡ／Ｄ変換器と、量子化デジタル信号に含まれる水平同期成分に位相ロックしてＡ／Ｄ変換器をサンプリングするクロック信号を生成するラインロック発振部と、量子化デジタル信号に含まれる垂直同期成分に位相ロックして前記Ａ／Ｄ変換器をサンプリングするクロック信号を生成するフレームロック発振部と、ラインロック発振部とフレームロック発振部の出力信号を入力して、いずれか一方を選択出力して、Ａ／Ｄ変換器を含むビデオ処理回路のクロック信号とするクロック切り換え器とを備えたので、ラインロックの方法を使用できない信号に対してもフレームロックの方法使用することが可能になり、許容可能な非標準信号の条件を拡大することが可能になる。
【００６４】
また、品位判定部を設けたので、ロック方法の設定を自動的に実行させることができ、入力信号に応じた最適な方法を選択することが可能になる。
【００６５】
また、フレームロックの方法によるクロック再生に備えて、バッファを設けたので、クロックの安定性に問題があっても、バッファの出力において規定のデジタル・フォーマットを出力することが可能になり、非標準信号に対しても、規定のデジタル・フォーマットの信号とすることができる。特に、デジタル・デコーダの記録系に使用した場合、再生して得た信号は形式的にもタイミング的にも規定のデジタル・フォーマットとすることができる。
【図面の簡単な説明】
【図１】本発明が適用可能なシステムを説明するための図である。
【図２】デジタル・ビデオ記録装置を含めたブロック図を示し、アナログ・ビデオ信号を入力し、そしてデジタル・ビデオ信号に変換して、ＭＰＥＧ圧縮等を実施する映像信号処理部に出力する、本発明が適用可能なＮＴＳＣ／ＰＡＬデコーダを示す図である。
【図３】本発明の要部を示し、アナログ／デジタル変換部、クロック生成部、量子化されたデジタル信号の形式、主に、ＩＴＵ−ＲＢＴ．６５６における１水平ライン内のデータ数を規定値に揃えるバッファ機能を含めたブロックダイヤグラムである。
【図４】クロック切り換え回路の切り換え制御を説明する図である。
【図５】クロック切り換え回路の切り換え制御を説明するフローチャートである。
【符号の説明】
１１０ＮＴＳＣ／ＰＡＬデコーダ（Ａ／Ｄ変換）
２０２ＮＴＳＣ／ＰＡＬデコーダ（Ａ／Ｄ変換）
２０７ＣＤ／ＤＶＤ
２０８磁気テープ
３０１Ａ／Ｄ変換器
３０２輝度・色信号分離
３０３バッファ
３０４バッファ制御
３０５同期分離部
３０６信号品位判定部
３０７ラインロック発振部
３０８フレームロック発振部
３０９クロック切り換え部
３１０固定周波数発振部
４０１固定周波数モード
４０２ラインロック・クロック・モード
４０３フレームロック・クロック・モード[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method and apparatus for converting an analog video signal to a digital video signal, and more particularly, to an apparatus for converting various analog video signals generated in a home to digital video, or digital The present invention relates to an analog video signal A / D conversion apparatus and method used for a video recorder.
[0002]
[Prior art]
When a normal video signal is subjected to digital processing such as recording on a recording medium, it is necessary to convert the analog video signal into a digital video signal. In this conversion, when no limiting condition is provided for the video signal source, a sampling clock for digital conversion is generated from a synchronizing signal included in the video signal. This clock is generated from an oscillator phase-locked to the horizontal synchronizing signal of the input video signal, or in the case of a television signal (hereinafter abbreviated as TV signal), a clock oscillator locked to a burst signal which is a color carrier signal. It is normal. In the latter case, especially in the case of an NTSC television signal, a clock frequency of an integer multiple of the color subcarrier signal frequency fsc, particularly a frequency four times (abbreviated as 4 fsc) is often used.
[0003]
In the case of an NTSC signal as a television signal, there is a relationship of fsc = (455/2) fh between the color subcarrier signal frequency fsc and the horizontal synchronizing signal frequency fh, and between the vertical synchronizing frequency fv. Has a relationship of fh = (525/2) fv.
[0004]
By the way, regarding the format of the digital video signal, the International Telecommunication Union (ITU) has decided on ITU-R BT. Recommendation 656 (formerly CCIR656) is issued. This recommendation is based on ITU-R BT. 601 is an interface for digital component video signals in 525 line and 625 line television systems operating at 4: 2: 2 levels. ITU-R BT. 601 is a digital television studio encoding parameter for standard 4: 3 aspect ratio and wide screen 16: 9.
[0005]
According to this recommendation, it is necessary to generate a clock (hereinafter abbreviated as fc) of 525 lines, that is, 1716 times the horizontal synchronization frequency of the television signal of the NTSC standard and a frequency of 27 MHz. This frequency is determined in consideration of mutual conversion between the PAL and NTSC television signals, and is not an integral multiple of the color subcarrier signal frequency of the NTSC television signal. The ratio of fsc and fc is 455/3432 = (13 × 7 × 5) / (13 × 11 × 3 × 2 × 2 × 2) = (7 × 5) / (11 × 3 × 2 × 2 × 2) = 35/264.
[0006]
Therefore, assuming that digital signal processing according to the above-mentioned recommendation is performed, and a case where a clock signal for digital processing of the input video signal has to be extracted from the input signal itself, the horizontal synchronization signal of the input signal is assumed. Or a signal obtained by dividing the fsc signal phase-locked to the burst signal included in the input signal by 35, and the signal divided by 364 is phase-locked to this signal. It only has to generate a signal, ie 27 MHz. In the former case, the phase lock circuit is only one stage, and in the latter case, the phase lock circuit is two stages. When the stability of the generated clock is desired, the latter method with a large number of phase lock stages is inevitably avoided, and in the latter case, the circuit scale becomes larger than the former. Therefore, in accordance with the above-described recommendation, a clock generation method called so-called H-LOCK or line lock (here, a line means a scanning line) is usually generated based on a horizontal synchronization signal. used.
[0007]
[Problems to be solved by the invention]
However, there are things to consider when generating the clock from the horizontal sync signal. That is, the quality of the input signal source itself and noise included in the input signal when the video processing circuit inputs.
[0008]
A television signal broadcast from a broadcasting station or a video signal output from a digital video device has a very stable frequency in terms of the quality of the signal source. Therefore, even if there is jitter in the synchronization signal itself separated by the noise included in the received television signal, the output of the phase comparator of the PLL circuit is filtered so as not to be affected by the jitter. The influence of jitter can be reduced.
[0009]
However, the video signal synchronization signal output from a home VCR (particularly analog recording) is of poor quality both in terms of signal source quality and noise.
[0010]
Some home VCRs also have a function called TBC (time base corrector). This function mainly reduces jitter (especially due to head-stroke) of video signals (especially luminance signals), and dubbing signals. The purpose is to replace the sync signal in order to increase the stability of the signal. A general home VCR does not include a TBC function, and the output of a general home VCR has a sync signal interval of a few μs on a regular basis once per screen in terms of signal source quality. There is a fluctuation of several tens of microseconds. From the noise aspect, waveform distortion and noise are included. In particular, there is a large pulse noise in the vicinity of the sync signal due to switching of the video head, which has an adverse effect on sync separation.
[0011]
When a synchronization signal is separated from such a signal and a clock is generated using a PLL circuit based on the separated synchronization signal, the clock has a large jitter that causes a problem. This jitter is due to fluctuations in the time axis (in the case of a received television signal, there is a small variation in propagation delay, but in the case of a home VCR, it is large due to mechanical variation between the head and the tape). And those caused by various noises unrelated to this.
[0012]
Therefore, when processing a playback video signal of a home VCR, it is desired to perform synchronization separation and clock recovery in such a manner that the time axis fluctuation is accurate but the noise is ignored. However, it is often difficult to clearly separate the two in a home VCR.
[0013]
In addition, the ITU-R BT. In 656, everything is defined by one numerical value. This is because an analog signal, for example, the NTSC standard defines a maximum value and a minimum value as a signal width, but ITU-R BT. In 656, this is not the case, and the numerical value in the standard is a unique numerical value. This is not simply a problem of sampling frequency, but, for example, the number of clocks in one frame of the video signal, and hence the number of clocks in one line, is strictly defined. This is particularly a problem with existing home VCRs. Although it is important to accurately sample the input video signal into a digital signal, the video signal that has been sampled into a digital quantity is finally converted into a digital video signal as ITU-R BT. This means that the interface format in 656 must have a digital video format.
[0014]
This is different from the problem when a conventional analog signal is simply changed from analog processing by an analog circuit to digital processing. The conventional digital processing of such an analog video signal is intended to finally output an analog video signal, such as an NTSC television signal or a PAL television signal. Alternatively, it was not premised on processing a signal such as an output video signal of a home VCR.
[0015]
The present invention has been made in view of such problems, and its object is to provide a VHS system or 8 mm system VCR, game machine, laser disk, DVD / Video-CD, television camera (for surveillance purposes). Etc.) and analog television broadcast (terrestrial, CS / BS) NTSC or PAL analog television signals are input, and ITU-R BT. An object of the present invention is to provide an analog / digital conversion apparatus and method for converting a digital video signal in a format conforming to 601 or 656.
[0016]
[Means for Solving the Problems]
In order to achieve such an object, the present invention provides an analog / video signal A / D converter according to claim 1, wherein the analog video signal is inputted and the analog video signal is inputted. An A / D converter that converts a video signal portion into a quantized digital signal, and a clock signal that samples the A / D converter by phase-locking to a horizontal sync component included in the quantized digital signal A line-lock oscillation unit that generates a clock signal that samples the A / D converter by phase-locking to a vertical synchronization component included in the quantized digital signal, and the line-lock oscillation unit And the output signal of the frame lock oscillation unit, and selectively output one of them as a clock signal for the video processing circuit including the A / D converter. Tsu is characterized in that it comprises a click switcher, a.
[0017]
The invention according to claim 2 is the analog video signal A / D converter according to claim 1, wherein the synchronization signal component in the quantized digital signal is monitored and the synchronization signal fluctuates, Alternatively, when a discontinuity is detected, or when it is determined that a stable clock is not generated by monitoring the PLL operation state of the line-lock oscillation unit, the frame-lock oscillation unit can be used by examining the frame structure And a signal quality determination unit that controls the selection of the clock switch so as to output the output signal of the frame-lock oscillation unit.
[0018]
The invention according to claim 3 is the analog video signal A / D conversion device according to claim 1 or 2, wherein the signal quality determination unit includes a VCO included in each oscillation unit. And having a function of controlling to oscillate a predetermined frequency, and immediately after the A / D converter is turned on, the VCO and the clock switch are controlled to control the predetermined frequency. This is characterized in that the above signal is output.
[0019]
According to a fourth aspect of the present invention, there is provided the analog video signal A / D converter according to the first or second aspect, wherein the A / D converter further outputs a signal having a predetermined fixed frequency. A fixed-frequency oscillator for outputting, the clock switch receives an output signal of the fixed-frequency oscillator, and the signal quality determination unit immediately switches on the clock immediately after the A / D converter is powered on. And a signal having a predetermined frequency from the fixed crystal oscillator is output.
[0020]
The invention according to claim 5 is the analog video signal A / D converter according to claim 3 or 4, wherein the A / D converter outputs a signal of a predetermined frequency. After the above control, the clock switch is controlled to output the output signal of the line lock oscillation unit.
[0021]
The invention according to claim 6 is the analog video signal A / D converter according to any one of claims 1 to 5, wherein the quantized data output from the A / D converter A buffer provided on the signal path, wherein the buffer is for a deviation from a predetermined value of the sampling number of one horizontal period caused by a frequency error between the input video signal and the sampling clock; It functions to output a predetermined sampling number as video data within one horizontal period, and the buffer is controlled based on the synchronization component of the quantized data output from the A / D converter. It is a feature.
[0022]
The invention described in claim 7 is the analog video signal A / D converter according to any one of claims 1 to 5, wherein the quantized data output from the A / D converter is A buffer provided on a signal path, and the signal quality determination unit controls the clock switch to output a line-locked or frame-locked signal. The video signal output from is output a predetermined sampling number as video data within one horizontal period.
[0023]
According to an eighth aspect of the present invention, there is provided an A / D converter for inputting an analog video signal and converting the analog video signal into a quantized digital signal including a synchronization portion and a video portion of the analog video signal, and the quantization A line-lock oscillation unit that generates a clock signal that samples the A / D converter by phase-locking to a horizontal synchronization component included in the digital signal, and a phase-lock to the vertical synchronization component included in the quantized digital signal A frame-lock oscillation unit that generates a clock signal for sampling an A / D converter, and an output signal from the line-lock oscillation unit and the frame-lock oscillation unit are input, and one of them is selectively output, and the A / D A / D conversion method in analog video signal A / D conversion apparatus provided with clock switching device for clock signal of video processing circuit including converter Therefore, the synchronization signal component in the quantized digital signal is monitored to detect a fluctuation or discontinuity of the synchronization signal, or the PLL operation state of the line lock oscillation unit is monitored to generate a stable clock. A first step of checking the frame structure when it is determined that the frame-lock oscillation unit is usable, and detecting the head switching in the first step or using the frame-lock oscillation unit. And a second step of controlling the selection of the clock switch so as to output the output signal of the frame lock oscillation unit when it is determined that it is possible.
[0024]
The invention according to claim 9 is the analog video signal A / D conversion method according to claim 8, further comprising a power supply for detecting immediately after the power is turned on to the A / D converter. And a step of controlling the VCO and the clock switch so as to output a signal of the predetermined fixed frequency when detecting immediately after power-on in the power-on detection step. To do.
[0025]
The invention according to claim 10 is the analog video signal A / D conversion method according to claim 8, further comprising the step of detecting immediately after the A / D converter is powered on. And a step of controlling the clock switch so as to output a signal of a fixed frequency from the crystal oscillator when detecting immediately after power-on in the power-on detection step.
[0026]
The invention according to claim 11 is the analog video signal A / D conversion method according to claim 9 or 10, wherein the clock is controlled after outputting a signal having a predetermined frequency. The method further includes the step of controlling the switch and outputting an output signal of the line-lock oscillation unit.
[0027]
The invention according to claim 12 is the analog video signal A / D conversion method according to any one of claims 8 to 11, which is caused by a frequency error between the input video signal and the sampling clock. Output from the A / D converter so as to output a predetermined sampling number as video data in one horizontal period in response to a deviation from a predetermined numerical value of the sampling number in one horizontal period. The method further comprises the step of controlling the buffer provided on the signal path of the quantized data, based on the synchronization component of the quantized data output from the A / D converter.
[0028]
The invention according to claim 13 is the analog video signal A / D conversion method according to any one of claims 8 to 11, wherein the clock switch is controlled to be line-locked. Alternatively, when control is performed to output a frame-locked signal, a video signal output from the buffer is provided to a buffer provided on the signal path of the quantized data output from the A / D converter. Is further provided with a step of controlling to output a predetermined sampling number as video data within one horizontal period.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0030]
FIG. 1 is a diagram for explaining a system to which the present invention is applicable.
[0031]
The present invention includes a VHS or 8 mm VCR, a game machine, a laser disk, a DVD / Video-CD, a television camera (for monitoring, etc.), and an analog television broadcast (shown by reference numerals 100 to 105 in FIG. Terrestrial, CS / BS) NTSC or PAL analog television signals are input, and ITU-R BT. The present invention can be applied to the NTSC / PAL decoder 110 that converts a digital video signal in a format conforming to 601 or 656.
[0032]
Further, in the digital video recording apparatus illustrated in FIG. 2, an NTSC / PAL decoder 203 that inputs an analog video signal, converts it into a digital video signal, and outputs it to a video signal processing unit that performs MPEG compression or the like. It is applicable to.
[0033]
The main part of the present invention will be described with reference to FIG. FIG. 3 shows analog / digital conversion, that is, a quantization function and a format of a quantized digital signal, mainly ITU-R BT. 6 is a block diagram including a function of aligning the number of data in one horizontal line at 656 to a specified value.
[0034]
An analog video signal (analog composite signal) denoted by reference numeral 300 is a signal in which the leading end of the synchronization signal is clamped, and the A / D converter 301 converts the entire video signal into a synchronization portion and a video portion. And convert it into a digital signal with full dynamic range. Therefore, the output of the A / D converter 301 includes a synchronization signal and a video signal as its data contents. A synchronization separation unit 305 denoted by reference numeral 305 receives a signal from the A / D conversion unit as described above, separates V-SYNC and H-SYNC, and each of the line lock oscillation unit 307 and the frame lock oscillation unit 308. It includes a function for supplying to one phase comparison input of the PLL circuit.
[0035]
The output of the A / D converter 301 input to the synchronization separation unit 305 is subjected to various processes and output to the signal quality determination unit 306, and the signal quality determination unit 306 executes signal quality determination. The signal quality judgment here is, for example, a signal having a high synchronization signal frequency as a signal source quality, such as a reception signal of an analog broadcast signal shown in FIG. 1, or a signal output of a VCR. Thus, it is determined whether or not the signal source quality basically has a time axis fluctuation. Specifically, the status of the signal such as the presence / absence of the synchronization signal, fluctuation of the H-SYNC time interval of the synchronization signal, presence / absence of the OD / EVEN field, frame structure, etc. is detected, the head switch of the VCR is detected, or the VCR is fast-forwarded It is determined whether it is in the middle, whether it is a game machine, or whether it is a television reception signal from the tuner. The determination output of the signal quality determination unit 306 is sent to the clock switch to control the clock switching.
[0036]
The clock signal switched in the clock switching unit 309 by the determination output of the signal quality determination unit 306 is sent to the A / D converter and further used as a clock signal for the luminance / color separation unit 302 and other processing circuits.
[0037]
The signal quality determination unit 306 also checks the stability of the signal supplied to the phase comparison circuit of each PLL unit of the line lock oscillation unit and the frame lock oscillation unit, and whether or not it is immediately after power-on. A signal generation unit is provided to comprehensively execute switching control of the clock switching circuit as will be described later.
[0038]
The input video signal (composite signal) that has been digitized by the A / D converter 301 and has been quantized accurately is input to the luminance / color signal separation unit 302 and further output from the luminance / color signal separation unit 302 ( Y and C) are input to the buffer 303. Normally, in this part, the clock with a nominal frequency of 27 MHz is reduced by half and at the same time the quantized data is also reduced by a decimation filter. Therefore, the number of clocks in one horizontal scanning line period of the input NTSC signal in the output signal 311 shown in FIG. 3 is 1716/2 = 858.
[0039]
When a non-standard signal as shown in FIG. 1 is processed, or even if it is a standard signal such as an analog broadcast signal, stable clock separation cannot be performed due to noise, the quantization clock frequency is For example, the number of clocks for one horizontal line may exceed a specified value or may not reach a specified value. In the present invention, assuming such a case, even when the number of clocks of one horizontal line exceeds the specified value or does not reach the specified value, one horizontal line is specified by controlling the buffer 303. More specifically, a predetermined number of luminance components or chroma components of quantized data is used. The buffer 303 is a RAM having independent write addresses and read addresses.
[0040]
The quantized video data sampled from the timing at which the video area is started is sequentially stored in the RAM by a signal representing the video area generated from the H-SYNC component in the sync separator 305. In this case, a predetermined number is stored. However, since the video region is from the timing of the next H-SYNC component to the sampling that is a predetermined number of clocks before, when the clock frequency is low, the quantized data at the end of the predetermined number of clocks is In some cases, the video data is not quantized data sampled. In such a case, there are at most several clocks, and most are quantized data obtained by sampling the black level.
[0041]
On the read side of the RAM, various synchronization signals having a predetermined delay are generated from the synchronization signal component output from the A / D converter, and are controlled by the generated signals related to horizontal synchronization. Once generated, these signals are repeated periodically, thus only the clock signal. Therefore, if the relationship between the clock frequency and the input video signal is deviated, the synchronization relationship between the read-side timing and the write-side timing is correspondingly deviated. However, this shift amount may cancel out in a short time in the plus direction and the minus direction in each horizontal scanning line. Reading from the RAM is started by a signal related to horizontal synchronization having such a phase but having a phase delayed from the writing side. At this time, a predetermined number of quantized data is read per scanning line, which is independent of the number of data quantized in the A / D converter. That is, the buffer output is controlled to have a prescribed format.
[0042]
In addition to the method described above, there is a method for controlling the buffer output to have a prescribed format. For example, if the number is small, the same data can be repeated, and if the number is large, the data can be deleted. However, the actual nature of the video signal that the present invention is supposed to apply, such as when the actual video region starts and ends with respect to H-SYNC, varies. In many cases, the image data of the video area is intended to be repeated, but it is actually a blanking area or a part of the video signal whose level is reduced by a blanking signal having an inclination. This is a problem of that degree, but also exists in the received television signal.
[0043]
The buffer 303 has a capacity for storing a luminance signal and a chroma signal for at least one horizontal period, and in the initial state of this buffer, when quantized data is stored up to about ½ of this capacity, Output is started. Therefore, if the state where the clock frequency is low continues thereafter, the quantized data stored in this buffer but not read out decreases.
[0044]
In this buffer control, control is executed so that the relationship between the combination of the luminance signal and the chroma signal is maintained at the buffer output. As described above, basically, the luminance / color signal separation unit 302 and the buffer 303 operate at the clock output from the clock switching circuit or at the clock timing generated from this clock.
[0045]
Note that the buffer function described above functions particularly effectively when the clock signal of the frame lock oscillation unit is used. When a standard signal with good signal quality is input, the clock of the line clock oscillation unit is used in this case, but the buffer function does not function effectively.
[0046]
The phase comparison period in the case of line lock is about 15.73 KHz for the NTSC signal and about 60 Hz for frame lock. Therefore, the speed of following the input video signal of the frame-lock oscillation unit is slow, and in particular, it must cope with a video signal that cannot use the line-lock PLL method. Since the low-pass filter is passed, the follow-up speed is further reduced. Therefore, it is possible to generate a relatively stable clock in the case of a signal having a stable signal source quality. However, in the case of a home VCR having a time axis fluctuation as the signal source quality, the time axis fluctuation can be prevented. I can't follow you. In this case, the buffer function described above works effectively.
[0047]
FIG. 4 is a diagram for explaining the switching control of the clock switching circuit 309 described above.
[0048]
As shown in FIG. 4, the clock switching circuit diagram 309 has three modes. Each of them is a fixed mode 401, a line lock mode 402, and a frame lock mode 403. The fixed mode 401 is a state in which a crystal oscillator output signal having a fixed frequency of 27 MHz is output, the line lock mode 402 is a state in which an oscillator output signal locked to the horizontal synchronizing signal of the input video signal is output, and the frame lock mode 403 is an input video. This is a state in which an oscillator output signal locked to the V synchronization of the signal is output. As shown in FIG. 1, the phase comparison of the PLL is executed with the quantized sync signal component, and the midpoint of the slope waveform (the midpoint of the amplitude level) is sampled at the start of the sync signal waveform. As shown, the clock phase is strictly controlled.
[0049]
Normally, the falling portion of the sync signal (starting portion of the negative direction signal) has a slope, and this portion is sampled with a nominal 27 MHz frequency sampling clock, so that a quantized value for several clocks can be obtained. It is done. Phase control is executed so that one of the quantized data of the falling portion of the synchronizing signal having such a quantized value has an intermediate value between the leading value of the synchronizing component level and the pedestal level. In other words, when the timing of the first quantized data of adjacent quantized data having quantized values before and after such an intermediate value is supplied to the PLL as a phase comparison signal, the phase error obtained at that time is The phase error signal is generated including the phase error up to the virtual timing of the intermediate value described above. By doing so, a clock signal in which the phase of the generated line lock signal is made to coincide with the midpoint of the synchronization signal of the input signal can be obtained. However, such an ideal operation is when the standard signal input signal shown in FIG. 1 is obtained.
[0050]
In the case of the non-standard signal shown in FIG. 1, although not shown, in order to reduce noise in the signal path input to the A / D converter by the control from the signal quality determination unit, May be inserted. In such a case, the synchronous part of the signal input to the A / D converter becomes more inclined, and in such a case, the generation of the phase error signal described above functions effectively and the input The PLL section can be controlled by more accurately detecting the phase of the synchronization signal that should be held in the signal.
[0051]
The clock switching method according to the present invention will be described with reference to FIG.
[0052]
First, when the device to which the present invention is applied is turned on,
(1) The fixed frequency mode 401 is set. In this state, the voltage is controlled so that the clock switch outputs a fixed 27 MHz crystal oscillator output signal or the VCO oscillates a fixed frequency, and the fixed frequency signal is output. (Arrow A1). In this state, the A / D converter operates in response to the clock signal output from the clock switcher, and receives the signal from the sync separator that receives the input video signal output from the A / D converter, and receives the signal quality. The determination unit 306 operates. In this mode, the presence / absence of an input video signal is checked. If it is determined that the line lock can be used, a line lock oscillator output signal is selected and output after a predetermined period (arrow A2).
[0053]
(2) Before entering the line lock (H-sync lock) 402 state, a part of the PLL is operating with reference to the input H-sync signal, but no loop is formed. . However, when the clock switch selects the output of the line-lock oscillation unit, a loop is formed and the PLL operation is started. This state corresponds to a state in which a so-called standard signal is being received.
[0054]
If no synchronization signal is detected in the input signal during this state, the process returns to the fixed mode 401 (arrow A3). In addition, the synchronization signal is detected in the input signal, but the phase comparison output state of the PLL circuit is monitored to check the lock state. If it is determined that the lock is not locked, or the VCR-specific H-SYNC When fluctuation (head switching) is detected or the frame structure is checked and it is determined that the frame lock can be used, the mode is switched to the frame lock mode 403 (arrow A4).
[0055]
(3) In the frame lock mode 403, if no synchronization signal is detected in the input signal during this state, the process returns to the fixed mode 402 (arrow A6). Also, if the H-SYNC fluctuation (head switching) peculiar to the VCR is not detected and the condition for continuing the frame lock state is lost, the process returns to the line lock 402 (arrow A5).
[0056]
FIG. 5 is a flowchart showing the contents described above.
[0057]
When the power is turned on, a fixed mode state is set for a predetermined period. This state is checked in step 502, and the process proceeds to step S504, where the selector is selected to output a fixed frequency. After this period, the presence / absence of a synchronization signal is checked in step S506, and the presence / absence of head switching peculiar to the VCR output is checked in step S508. When head switching is present (S508), whether or not frame lock is enabled (S510) is determined by examining the frame structure from the synchronization component of the input signal.
[0058]
If the synchronization signal is present (S508) and there is no head switching (S510), it is checked whether or not the line lock can be used (S512), and if it is possible, the output signal of the line lock is selected in step S514. Is done. Thereafter, the lock state is monitored, and if it is determined that the lock state is bad, the output signal of the frame lock is selected.
[0059]
If it is determined in step S512 that the line lock cannot be used, it is checked in step S510 whether the frame lock can be used. If the line lock can be used, a frame lock signal is output in step S520. Thereafter, the input signal state is monitored, and if it is determined that the condition for maintaining the frame lock state is released, the process returns to step S506. Thereafter, depending on the input signal condition or state, the line clock or the frame lock is selected again.
[0060]
By controlling as described above, it is possible to input and process various video signals used at home, and to reproduce a clock signal according to the quality of the input video signal. Therefore, it becomes possible to generate a digital video format signal having a quality corresponding to the synchronization quality of the input video signal.
[0061]
Normally, clock generation using a line lock PLL or clock generation using a burst lock PLL is performed. In such a clock generation system, if the lock state is not achieved, the cycle of the clock signal is irregular. As a result, normal sampling becomes impossible, and various video processing and synchronization processing are disturbed, and it is normal that image generation itself does not hold as a problem before quality. However, as described above, since the frame-lock oscillation unit is included, the image quality is inferior, but it can be converted into a digital video format.
[0062]
In the above description, a fixed-frequency crystal oscillator is provided. However, instead of the fixed-frequency oscillator, the voltage of a VCO (voltage variable oscillator) used for the line-lock or frame-lock oscillator is controlled. It is also possible to substitute them. However, in this case, since frequency accuracy and frequency stability are reduced as compared with a fixed-frequency crystal oscillator, some countermeasure is required.
[0063]
【The invention's effect】
As described above, according to the present invention, an analog video signal is input and an A / D converter that converts the analog video signal into a quantized digital signal including a synchronization portion and a video portion, and the quantized digital signal A line-lock oscillation unit that generates a clock signal that samples the A / D converter by phase-locking to the horizontal synchronization component included in the A / D converter, and the A / D conversion by phase-locking to the vertical synchronization component included in the quantized digital signal Video processing including an A / D converter by inputting a frame-lock oscillation unit for generating a clock signal for sampling the device, an output signal from the line-lock oscillation unit and the frame-lock oscillation unit, and selectively outputting one of them Since it has a clock switching device that uses the circuit clock signal, the frame lock method can be used even for signals that cannot use the line lock method. It becomes possible to, it is possible to expand the conditions for acceptable nonstandard signal.
[0064]
In addition, since the quality determination unit is provided, the lock method can be automatically set, and the optimum method according to the input signal can be selected.
[0065]
In addition, since a buffer is provided in preparation for clock recovery by the frame lock method, even if there is a problem with clock stability, it is possible to output a specified digital format at the output of the buffer, which is not standard The signal can also be a signal in a prescribed digital format. In particular, when used in a recording system of a digital decoder, a signal obtained by reproduction can be in a prescribed digital format both in form and timing.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a system to which the present invention is applicable.
FIG. 2 is a block diagram including a digital video recording apparatus, which inputs an analog video signal, converts it to a digital video signal, and outputs it to a video signal processing unit that performs MPEG compression and the like. It is a figure which shows the NTSC / PAL decoder which invention can apply.
FIG. 3 shows a main part of the present invention, and an analog / digital conversion unit, a clock generation unit, a quantized digital signal format, mainly ITU-R BT. 6 is a block diagram including a buffer function for aligning the number of data in one horizontal line at 656 to a specified value.
FIG. 4 is a diagram illustrating switching control of a clock switching circuit.
FIG. 5 is a flowchart illustrating switching control of a clock switching circuit.
[Explanation of symbols]
110 NTSC / PAL decoder (A / D conversion)
202 NTSC / PAL decoder (A / D conversion)
207 CD / DVD
208 magnetic tape
301 A / D converter
302 Luminance / color signal separation
303 buffers
304 Buffer control
305 Sync separator
306 Signal quality judgment unit
307 Line lock oscillator
308 Frame lock oscillator
309 Clock switching unit
310 Fixed frequency oscillator
401 Fixed frequency mode
402 Linelock clock mode
403 Framelock clock mode

Claims

An A / D converter for inputting an analog video signal and converting the analog video signal into a quantized digital signal including a synchronization portion and a video portion of the analog video signal;
A line-lock oscillation unit that generates a clock signal that samples the A / D converter by phase-locking to a horizontal synchronization component included in the quantized digital signal;
A frame-lock oscillation unit that generates a clock signal that samples the A / D converter by phase-locking to a vertical synchronization component included in the quantized digital signal;
A clock switch for inputting an output signal of the line lock oscillation unit and the frame lock oscillation unit and selectively outputting one of them to be a clock signal of a video processing circuit including the A / D converter;
An A / D converter for analog video signals, comprising:

When a synchronization signal component in the quantized digital signal is monitored to detect a fluctuation or discontinuity of the synchronization signal, or a PLL operation state of the line lock oscillation unit is monitored, and a stable clock is not generated. If the frame structure is checked and the frame lock oscillation unit is determined to be usable, the selection of the clock switch is controlled so that the output signal of the frame lock oscillation unit is output. The analog video signal A / D converter according to claim 1, further comprising a unit.

The signal quality determination unit has a function of controlling a VCO included in each of the oscillation units to oscillate a predetermined frequency, and immediately after the A / D converter is powered on 3. An A / D converter for analog video signals according to claim 1, wherein said VCO and said clock switch are controlled to output a signal of said predetermined frequency.

The A / D converter further includes a fixed frequency oscillator that outputs a signal of a predetermined fixed frequency, the clock switch receives an output signal of the fixed frequency oscillator, and the signal quality determination unit includes the A 3. The clock switch is controlled immediately after power is supplied to the / D converter, and a signal having a predetermined frequency is output from the fixed crystal oscillator. 2. An analog video signal A / D conversion device according to 1.

The A / D converter is configured to output a signal of a line-lock oscillation unit by controlling the clock switcher after controlling to output a signal of a predetermined frequency. Item 5. The analog video signal A / D converter according to Item 3 or 4.

A buffer provided on a signal path of quantized data output from the A / D converter, wherein the buffer is a sampling of one horizontal period caused by a frequency error between an input video signal and a sampling clock; Functioning to output a predetermined sampling number as video data within one horizontal period in response to a deviation from a predetermined numerical value, the buffer being output from the A / D converter 6. The analog video signal A / D converter according to claim 1, wherein the A / D converter is controlled based on a synchronization component of quantized data.

A buffer provided on a signal path of quantized data output from the A / D converter, and the signal quality determination unit controls the clock switch to be line-locked or frame-locked; 6. The video signal output from the buffer when the control is performed so as to output a predetermined signal, a predetermined sampling number is output as video data within one horizontal period. An A / D converter for analog video signals according to any one of the above.

An analog video signal is input, an A / D converter that converts the analog video signal into a quantized digital signal including a synchronizing portion and a video portion, and a phase lock to a horizontal synchronizing component included in the quantized digital signal A line-lock oscillation unit for generating a clock signal for sampling the A / D converter, and a clock signal for sampling the A / D converter by phase-locking to a vertical synchronization component included in the quantized digital signal. A frame lock oscillating unit to be generated, an output signal of the line lock oscillating unit and the frame lock oscillating unit being inputted, one of which is selectively output, and a clock signal of a video processing circuit including the A / D converter; An A / D conversion method in an analog video signal A / D conversion device comprising a clock switch for
The synchronization signal component in the quantized digital signal is monitored to detect a fluctuation or discontinuity of the synchronization signal, or the PLL operation state of the line lock oscillation unit is monitored to determine that a stable clock is not generated. A first step that examines the frame structure and determines that the frame-lock oscillator is usable;
In the first step, when the fluctuation or discontinuity of the synchronization signal is detected, or when it is determined that the frame lock oscillation unit can be used, the selection of the clock switch is selected as the output signal of the frame lock oscillation unit. a second step of controlling to output,
An analog video signal A / D conversion method comprising:

Furthermore, a power-on detection step for detecting immediately after power is turned on to the A / D converter, and a signal having a predetermined fixed frequency is output when the power-on detection step detects immediately after power-on. 9. The analog video signal A / D conversion method according to claim 8, further comprising the step of controlling the VCO and the clock switch.

Further, the step of detecting immediately after the power is turned on to the A / D converter, and the detection of the immediately after power on in the power on detection step, so as to output a signal of a fixed frequency from the crystal oscillator. 9. The analog video signal A / D conversion method according to claim 8, further comprising a step of controlling a clock switch.

11. The method according to claim 9, further comprising a step of controlling the clock switcher and outputting an output signal of a line lock oscillation unit after controlling to output a signal of a predetermined frequency. A / D conversion method for analog video signal.

Sampling number predetermined as video data in one horizontal period with respect to deviation from a predetermined numerical value of sampling number in one horizontal period caused by frequency error between input video signal and sampling clock To the buffer provided on the signal path of the quantized data output from the A / D converter based on the synchronization component of the quantized data output from the A / D converter. 12. The analog video signal A / D conversion method according to claim 8, further comprising a step of controlling the analog video signal.

Provided on the signal path of the quantized data output from the A / D converter when the clock switch is controlled to output a line-locked or frame-locked signal. 9. The method of claim 8, further comprising: controlling the video signal output from the buffer to output a predetermined sampling number as video data within one horizontal period. The analog video signal A / D conversion method according to any one of to 11.