JP4661076B2 - TFT array substrate, liquid crystal display panel, and liquid crystal display device - Google Patents

TFT array substrate, liquid crystal display panel, and liquid crystal display device Download PDF

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Description

本発明は、ＴＦＴアレイ基板に係り、さらに詳しくは、ＴＦＴアレイ基板の製造工程における静電気対策に関する。   The present invention relates to a TFT array substrate, and more particularly to countermeasures against static electricity in a manufacturing process of a TFT array substrate.

液晶表示装置は、画像表示を行う液晶表示パネルとその制御回路からなり、液晶表示パネルは、ＴＦＴアレイ基板、カラーフィルタ基板間に液晶を封入して構成される。ＴＦＴアレイ基板は、ガラスなどからなる絶縁性の透明基板上に多数の画素電極が形成され、各画素電極ごとに薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が形成されている。一方、カラーフィルタ基板は、ガラスなどからなる絶縁性の透明基板上に共通電極が形成され、画素電極及び共通電極間の電界により液晶分子の配向方向を制御して画像表示を行っている。   The liquid crystal display device includes a liquid crystal display panel that performs image display and a control circuit thereof. The liquid crystal display panel is configured by enclosing liquid crystal between a TFT array substrate and a color filter substrate. In the TFT array substrate, a large number of pixel electrodes are formed on an insulating transparent substrate made of glass or the like, and a thin film transistor (TFT) is formed for each pixel electrode. On the other hand, in the color filter substrate, a common electrode is formed on an insulating transparent substrate made of glass or the like, and an image is displayed by controlling the alignment direction of liquid crystal molecules by an electric field between the pixel electrode and the common electrode.

また、ＴＦＴアレイ基板には、多数のゲート配線が形成されるとともに、これらのゲート配線に交差させて多数のソース配線が形成されている。ゲート配線及びソース配線は、ともにＣｒ，Ａｌ，Ｍｏ等からなるメタル層をパターニングして形成される。ただし、ゲート配線及びソース配線をこれらの交点において導通させないように、ガラス基板上に形成されたメタル層（第１メタル層）を用いてゲート配線を形成する一方、ソース電極には第１メタル層上に絶縁膜を介して形成された第２メタル層が用いられる。   In addition, a large number of gate lines are formed on the TFT array substrate, and a large number of source lines are formed so as to cross these gate lines. Both the gate wiring and the source wiring are formed by patterning a metal layer made of Cr, Al, Mo or the like. However, the gate wiring and the source wiring are formed using a metal layer (first metal layer) formed on the glass substrate so that the gate wiring and the source wiring do not conduct at these intersections, while the source electrode includes the first metal layer. A second metal layer formed thereon via an insulating film is used.

また、ＴＦＴは、第１メタル層からなるゲート電極と、第２メタル層からなるソース電極及びドレイン電極と、第１メタル層及び第２メタル層間に形成された絶縁膜及び半導体層とにより構成される。このＴＦＴは、ゲート配線の電位に基づいてオンオフ制御され、オン時におけるソース配線の電位が画素電極に書き込まれる。   The TFT includes a gate electrode made of a first metal layer, a source electrode and a drain electrode made of a second metal layer, and an insulating film and a semiconductor layer formed between the first metal layer and the second metal layer. The This TFT is on / off controlled based on the potential of the gate wiring, and the potential of the source wiring at the time of turning on is written to the pixel electrode.

上述したＴＦＴアレイ基板では、ゲート配線との交点においてソース配線が断線し易くなる。このソース配線の断線を防止する従来の方法として、ＴＦＴを形成するための半導体層をソース配線下に形成する技術が知られている（例えば、特許文献１）。また、第１メタル層を用いて、ゲート配線に平行な補助容量電極（Ｃｓ電極）を形成しているＴＦＴアレイ基板の場合であれば、補助容量電極とソース配線との交点においても、全く同様の問題が生ずる。このため、ソース配線下に配置された半導体層は、ソース配線に沿って伸延させた半導体配線として形成される。
特開平１１−２４２２４１号公報 In the TFT array substrate described above, the source wiring is easily disconnected at the intersection with the gate wiring. As a conventional method for preventing the disconnection of the source wiring, a technique of forming a semiconductor layer for forming a TFT under the source wiring is known (for example, Patent Document 1). In the case of a TFT array substrate in which an auxiliary capacitance electrode (Cs electrode) parallel to the gate wiring is formed using the first metal layer, the same is true at the intersection of the auxiliary capacitance electrode and the source wiring. Problem arises. For this reason, the semiconductor layer arranged under the source wiring is formed as a semiconductor wiring extended along the source wiring.
Japanese Patent Laid-Open No. 11-242241

この様なＴＦＴアレイ基板の製造工程において、パターニング処理後の半導体層に静電気に起因すると思われる損傷が観察されることを発明者らは発見した。図１４は、この様子の一例を示した図である。この図は、ＴＦＴアレイ基板上の表示領域の端部を拡大して示した図であり、ソース配線（不図示）に沿って伸延させた半導体配線１４Ｌの終端部とその周辺部が示されている。この半導体配線は、ソース配線に沿って表示領域を上下方向に横断し、最も外側のゲート配線１１Ｌ又は補助容量電極１１Ｃと交差している。このため、その終端部は当該ゲート配線１１Ｌよりも外側に突出して配置されている。   In the manufacturing process of such a TFT array substrate, the inventors have found that damage considered to be caused by static electricity is observed in the semiconductor layer after the patterning process. FIG. 14 is a diagram showing an example of this state. This figure is an enlarged view of the end portion of the display area on the TFT array substrate, showing the terminal portion of the semiconductor wiring 14L extended along the source wiring (not shown) and its peripheral portion. Yes. The semiconductor wiring crosses the display region in the vertical direction along the source wiring and intersects with the outermost gate wiring 11L or the auxiliary capacitance electrode 11C. For this reason, the terminal portion is disposed so as to protrude outward from the gate wiring 11L.

この半導体配線１４Ｌの終端部からゲート配線１１Ｌ又は補助容量電極１１Ｃの交点にかけて損傷３０が生じており、ゲート配線１１Ｌとの交点における絶縁膜が損傷を受けることにより、絶縁破壊が生ずる場合があった。上述した通り、当該交点上には、その後の工程によりソース配線が形成されることから、絶縁膜の欠陥によって、ゲート配線１１Ｌ及びソース配線が短絡した場合、縦横に１本ずつの線状欠陥が発生するという問題が生じていた。   Damage 30 has occurred from the end of the semiconductor wiring 14L to the intersection of the gate wiring 11L or the auxiliary capacitance electrode 11C, and the insulation film at the intersection with the gate wiring 11L may be damaged, resulting in dielectric breakdown. . As described above, since the source wiring is formed on the intersection at a subsequent process, when the gate wiring 11L and the source wiring are short-circuited due to a defect in the insulating film, one linear defect is formed vertically and horizontally. There was a problem that occurred.

この様な絶縁膜の欠陥が発生する原因の一つとして、ドライエッチング装置において、エッチング処理後のＴＦＴアレイ基板を下部電極から持ち上げる際に発生する剥離帯電が考えられる。すなわち、剥離帯電によって発生した電荷が、突出している半導体配線１４Ｌの先端から半導体配線１４Ｌの側端部を伝わってゲート配線に流れることによって、半導体配線１４Ｌの側端部とゲート配線１１Ｌとの交点における絶縁膜に損傷を与えていると考えられる。   One possible cause of such an insulating film defect is peeling charge that occurs when the TFT array substrate after the etching process is lifted from the lower electrode in a dry etching apparatus. That is, the charge generated by the peeling electrification flows from the tip of the protruding semiconductor wiring 14L through the side edge of the semiconductor wiring 14L to the gate wiring, whereby the intersection between the side edge of the semiconductor wiring 14L and the gate wiring 11L. It is thought that the insulating film is damaged.

図１５は、ドライエッチング処理の一例を示した図である。ドライエッチング装置は、真空チャンバー２００内に上部電極２０１及び下部電極２０２を対向配置させてプラズマを発生させてエッチング処理が行なわれる。エッチング処理時には、下部電極２０２上にＴＦＴアレイ基板１が配置され、ＴＦＴアレイ基板１上面のレジストが形成されていない領域がエッチングされる。エッチング処理後のＴＦＴアレイ基板１は、その下面にピン２０３を当接させて下部電極２０２から持ち上げられ、搬送アーム２０４をＴＦＴアレイ基板１下面に挿入して上記真空チャンバー２００から搬出される。   FIG. 15 is a diagram showing an example of the dry etching process. In the dry etching apparatus, the upper electrode 201 and the lower electrode 202 are disposed opposite to each other in the vacuum chamber 200 to generate plasma, and an etching process is performed. During the etching process, the TFT array substrate 1 is disposed on the lower electrode 202, and a region on the upper surface of the TFT array substrate 1 where no resist is formed is etched. The TFT array substrate 1 after the etching process is lifted from the lower electrode 202 with the pins 203 in contact with the lower surface thereof, and the transfer arm 204 is inserted into the lower surface of the TFT array substrate 1 and carried out of the vacuum chamber 200.

このピンアップ時に、パターニング直後の半導体配線が剥離帯電し、その電荷がアンテナ状に突出させた半導体配線の終端部付近を損傷させ、第１メタル層との交点における絶縁膜に損傷を与えていると考えられる。図１４では、最も外側にゲート配線１１Ｌが配置されている場合について説明したが、ゲート配線１１Ｌよりも外側に補助容量電極１１Ｃが配置されている場合であれば、補助容量電極１１Ｃとの交点において絶縁膜の欠陥が発生する。この場合、補助容量電極１１Ｃとソース配線が短絡され、線状欠陥が発生することになる。   At the time of pin-up, the semiconductor wiring immediately after patterning is peeled and charged, and the charge damages the vicinity of the terminal portion of the semiconductor wiring that protrudes like an antenna, and damages the insulating film at the intersection with the first metal layer. it is conceivable that. In FIG. 14, the case where the gate wiring 11L is arranged on the outermost side has been described. However, in the case where the auxiliary capacitance electrode 11C is arranged outside the gate wiring 11L, at the intersection with the auxiliary capacitance electrode 11C. Insulating film defects occur. In this case, the storage capacitor electrode 11C and the source wiring are short-circuited, and a linear defect is generated.

さらに、その後の製造工程においても静電気により半導体配線１４Ｌに電荷が蓄積される可能性があり、上述したドライエッチング工程における剥離帯電はその一例に過ぎない。半導体配線１４Ｌに電荷が蓄積された場合、上述した様な線状欠陥を生じさせる場合だけでなく、ＴＦＴを破壊して点欠陥を生じさせる場合も考えられる。   Further, in the subsequent manufacturing process, charges may be accumulated in the semiconductor wiring 14L due to static electricity, and the peeling charging in the above-described dry etching process is just one example. When charge is accumulated in the semiconductor wiring 14L, not only the case where the linear defect as described above is caused, but also the case where the TFT is broken to cause a point defect is conceivable.

本発明は、上記の事情に鑑みてなされたものであり、半導体配線のパターニング時に静電破壊が発生するのを抑制し、ＴＦＴアレイ基板の製造歩留まりを向上させることを目的とする。また、高品質のＴＦＴアレイ基板、液晶表示パネル及び液晶表示装置を安価に提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to suppress the occurrence of electrostatic breakdown during patterning of semiconductor wiring and to improve the manufacturing yield of a TFT array substrate. It is another object of the present invention to provide a high-quality TFT array substrate , liquid crystal display panel, and liquid crystal display device at a low cost.

本発明によるＴＦＴアレイ基板は、第１メタル層からなる多数のゲート配線と、第２メタル層からなり、上記ゲート配線に交差させて配置された多数のソース配線と、上記第１メタル層からなるゲート電極、上記第２メタル層からなるソース電極及びドレイン電極、
並びに、上記第１メタル層及び上記第２メタル層間に形成される絶縁膜及び半導体層によ
り構成されるＴＦＴと、上記半導体層からなり、上記ソース配線下に配置され、上記ソー
ス配線に沿って伸延させた半導体配線と、上記第１メタル層からなり、上記半導体配線の
終端部を内包する上記半導体配線の終端部よりも更に外側に配置された終端部パターンとを備え、上記終端部パターンと上記半導体配線の終端部とは、上記絶縁膜により絶縁されて構成される。 The TFT array substrate according to the present invention includes a large number of gate lines made of a first metal layer, a second metal layer, a large number of source lines arranged so as to intersect the gate lines, and the first metal layer. A gate electrode, a source electrode and a drain electrode made of the second metal layer,
And a TFT composed of an insulating film and a semiconductor layer formed between the first metal layer and the second metal layer, and the semiconductor layer. The TFT is disposed under the source wiring and extends along the source wiring. a semiconductor wiring is, the first consists of metal layer, a said semiconductor wiring termination end portion is further disposed outside the part pattern which encloses the end portion of the semiconductor wiring, the terminal end pattern and the The terminal portion of the semiconductor wiring is configured to be insulated by the insulating film .

この様な構成により、第１メタル層の終端部パターンにより半導体配線の終端部を内包させることができ、半導体配線のパターニング時に静電破壊が発生するのを抑制することができる。特に、静電破壊によって、ソース配線に沿って伸延させた半導体配線と、第１メタル層との交点における絶縁膜に損傷を与え、その後形成されるソース配線としての第２メタル層と、第１メタル層とが短絡されるのを抑制することができる。従って、当該ＴＦＴアレイ基板により構成される液晶表示パネルにおいて線状欠陥が発生するのを抑制することができる。つまり、ＴＦＴアレイ基板の製造歩留まり、さらには、液晶表示パネルの製造歩留まりを向上させることができる。   With such a configuration, the termination portion of the semiconductor wiring can be included by the termination pattern of the first metal layer, and the occurrence of electrostatic breakdown during the patterning of the semiconductor wiring can be suppressed. In particular, due to electrostatic breakdown, the insulating film at the intersection of the semiconductor wiring extended along the source wiring and the first metal layer is damaged, the second metal layer as the source wiring formed thereafter, the first The short circuit between the metal layer and the metal layer can be suppressed. Therefore, it is possible to suppress the occurrence of linear defects in the liquid crystal display panel configured with the TFT array substrate. That is, the manufacturing yield of the TFT array substrate, and further the manufacturing yield of the liquid crystal display panel can be improved.

本発明によるＴＦＴアレイ基板は、上記構成に加えて、上記終端部パターンが、最も外側に配置された上記ゲート配線よりも外側に伸延させた上記半導体配線の終端部に対して形成される。最も外側のゲート配線から突出させて形成された半導体配線の終端部は、半導体配線をパターニングするためのドライエッチング工程において、上記ゲート配線及び半導体配線の交点で静電破壊による絶縁不良が発生し易い。このため、この様な構成により、静電破壊による影響を効果的に抑制することができる。   In addition to the above configuration, the TFT array substrate according to the present invention is formed with respect to the terminal portion of the semiconductor wiring in which the terminal pattern extends outside the gate wiring arranged on the outermost side. In the terminal portion of the semiconductor wiring formed so as to protrude from the outermost gate wiring, an insulation failure due to electrostatic breakdown is likely to occur at the intersection of the gate wiring and the semiconductor wiring in a dry etching process for patterning the semiconductor wiring. . For this reason, the influence by electrostatic breakdown can be effectively suppressed by such a structure.

本発明によるＴＦＴアレイ基板は、上記構成に加えて、上記終端部パターンが、上記ゲート配線のいずれかに接続される。この様な構成により、最も外側のゲート配線から突出させて形成された半導体配線の突出部が電気的には突出部でない場合とほぼ等価にすることができ、半導体配線の突出部における損傷をより効果的に抑制することができる。 TFT array substrate according to the present invention, in addition to the above structure, the terminal portion pattern is connected to one of the gate wirings. With such a configuration, the protruding portion of the semiconductor wiring formed to protrude from the outermost gate wiring can be substantially equivalent to the case where the protruding portion of the semiconductor wiring is not electrically protruding, and damage to the protruding portion of the semiconductor wiring can be further increased. It can be effectively suppressed.

本発明によるＴＦＴアレイ基板は、上記構成に加えて、第１メタル層からなり、ゲート配線に対して平行に位置され、互いに接続された多数の補助容量電極を備え、上記終端部パターンは、最も外側に配置された上記補助容量電極よりも外側に伸延させた上記半導体配線の終端部に対して形成される。最も外側の補助容量電極から突出させて形成された半導体配線の終端部は、半導体配線をパターニングするためのドライエッチング工程において、上記補助容量電極及び半導体配線の交点で静電破壊による絶縁不良が発生し易い。このため、この様な構成により、静電破壊による影響を効果的に抑制することができる。 TFT array substrate according to the present invention, in addition to the above structure comprises a first metal layer, is positioned parallel to the gate lines, a number of auxiliary capacitance electrodes connected to each other, the termination pattern is most It is formed with respect to the terminal portion of the semiconductor wiring extended outward from the auxiliary capacitance electrode disposed outside. In the end portion of the semiconductor wiring formed protruding from the outermost auxiliary capacitance electrode, in the dry etching process for patterning the semiconductor wiring, an insulation failure due to electrostatic breakdown occurs at the intersection of the auxiliary capacitance electrode and the semiconductor wiring. Easy to do. For this reason, the influence by electrostatic breakdown can be effectively suppressed by such a structure.

本発明によるＴＦＴアレイ基板は、上記構成に加えて、上記終端部パターンが、上記補助容量電極に接続されている。この様な構成により、最も外側の補助容量電極から突出させて形成された半導体配線の突出部が電気的には突出部でない場合とほぼ等価にすることができ、半導体配線の突出部における損傷をより効果的に抑制することができる。 TFT array substrate according to the present invention, in addition to the above structure, the terminal portion pattern is connected to the storage capacitor electrode. With such a configuration, the protruding portion of the semiconductor wiring formed to protrude from the outermost auxiliary capacitance electrode can be made substantially equivalent to the case where the protruding portion of the semiconductor wiring is not electrically protruding, and damage to the protruding portion of the semiconductor wiring is prevented. It can suppress more effectively.

本発明によるＴＦＴアレイ基板は、上記構成に加えて、上記終端部パターンが、各半導体配線ごとに独立したパターンからなる。 TFT array substrate according to the present invention, in addition to the above structure, the terminal end pattern is composed of separate pattern for each semiconductor wiring.

本発明によるＴＦＴアレイ基板は、上記半導体配線が終端部を尖鋭させた尖鋭部を有し、２以上の上記半導体配線について尖鋭部を近接して配置することによりスパークギャップを形成し、上記終端部パターンが、スパークギャップを形成する尖鋭部をともに内包するパターンからなる。   The TFT array substrate according to the present invention has a sharpened portion in which the semiconductor wiring has a sharpened end portion, and forms a spark gap by arranging the sharpened portions close to each other for the two or more semiconductor wirings. A pattern consists of a pattern which encloses the sharp part which forms a spark gap together.

本発明によれば、半導体配線のパターニング時に静電破壊が発生するのを抑制することができ、ＴＦＴアレイ基板の製造歩留まりを向上させることができる。また、製造歩留まりを向上させることにより、高品質のＴＦＴアレイ基板を安価に提供することを目的とする。   According to the present invention, it is possible to suppress the occurrence of electrostatic breakdown during patterning of semiconductor wiring, and to improve the manufacturing yield of the TFT array substrate. Another object of the present invention is to provide a high-quality TFT array substrate at a low cost by improving the manufacturing yield.

実施の形態１．
図１は、本発明によるＴＦＴアレイ基板を含む液晶表示装置の一構成例を示した図である。図中の１はＴＦＴアレイ基板、２は制御基板、３はゲート駆動モジュール、４はソース駆動モジュール、５は表示領域である。また、６はＴＦＴ、７は画素容量、１１Ｌはゲート配線、１５Ｌはソース配線である。 Embodiment 1 FIG.
FIG. 1 is a diagram showing a configuration example of a liquid crystal display device including a TFT array substrate according to the present invention. In the figure, 1 is a TFT array substrate, 2 is a control substrate, 3 is a gate drive module, 4 is a source drive module, and 5 is a display area. Reference numeral 6 denotes a TFT, 7 denotes a pixel capacitor, 11L denotes a gate wiring, and 15L denotes a source wiring.

ＴＦＴアレイ基板１には、ガラス基板上に多数のゲート配線１１Ｌが平行に形成されるとともに、これらのゲート配線１１Ｌに交差させて多数のソース配線１５Ｌが平行に形成され、さらにゲート配線１１Ｌ及びソース配線１５Ｌの各交点ごとにＴＦＴ６が形成されている。これらのＴＦＴ６は、ゲート電極Ｇ及びソース電極Ｓが、ゲート配線１１Ｌ及びソース配線１５Ｌにそれぞれ接続され、また、ドレイン電極Ｄが対応する画素電極（図中の画素容量７）に接続されている。これらの画素電極が配置された矩形領域が表示領域５であり、各ゲート配線１１Ｌは表示領域５を左右方向に横断するように形成され、各ソース配線１５Ｌは表示領域５を上下方向に横断するように形成されている。   In the TFT array substrate 1, a large number of gate wirings 11 </ b> L are formed in parallel on a glass substrate, and a large number of source wirings 15 </ b> L are formed in parallel so as to cross these gate wirings 11 </ b> L. A TFT 6 is formed at each intersection of the wiring 15L. In these TFTs 6, the gate electrode G and the source electrode S are connected to the gate wiring 11L and the source wiring 15L, respectively, and the drain electrode D is connected to the corresponding pixel electrode (pixel capacitor 7 in the figure). A rectangular area in which these pixel electrodes are arranged is the display area 5, each gate line 11L is formed so as to cross the display area 5 in the left-right direction, and each source line 15L crosses the display area 5 in the vertical direction. It is formed as follows.

上記ＴＦＴ６は、ゲート電極Ｇ及びソース電極Ｓが、ゲート配線１１Ｌ及びソース配線１５Ｌにそれぞれ接続され、ドレイン電極Ｄが画素電極に接続されている。このため、各ＴＦＴ６は、ゲート配線１１Ｌの電位に基づいてオンオフ制御され、オン時におけるソース配線１５Ｌの電位が画素電極に書き込まれる。なお、ＴＦＴアレイ基板１は、ガラス基板上に共通電極及びカラーフィルタを形成したカラーフィルタ基板と張り合わされ、その間隙に液晶を封入して液晶表示パネルを構成しているが、図１では、カラーフィルタ基板を省略して示している。   In the TFT 6, the gate electrode G and the source electrode S are connected to the gate wiring 11L and the source wiring 15L, respectively, and the drain electrode D is connected to the pixel electrode. Therefore, each TFT 6 is controlled to be turned on / off based on the potential of the gate line 11L, and the potential of the source line 15L at the time of turning on is written to the pixel electrode. The TFT array substrate 1 is bonded to a color filter substrate in which a common electrode and a color filter are formed on a glass substrate, and a liquid crystal is sealed in the gap to form a liquid crystal display panel. In FIG. The filter substrate is omitted.

制御基板２は、外部から入力される画像信号に基づいて、ゲート駆動モジュール３及びソース駆動モジュール４を制御し、画像表示を行なっている。ゲート駆動モジュール３は、ゲートドライバ回路が絶縁性フィルム上に形成されたＴＣＰ（Tape Carrier Package）と呼ばれる可撓性の薄型回路であり、制御基板２の出力信号に基づいてゲート配線１１Ｌを駆動している。同様にして、ソース駆動モジュール４は、ソースドライバ回路が絶縁性フィルム上に形成されたＴＣＰであり、制御基板２の出力信号に基づいてソース配線１５Ｌを駆動している。   The control board 2 controls the gate driving module 3 and the source driving module 4 based on an image signal input from the outside, and performs image display. The gate driving module 3 is a flexible thin circuit called TCP (Tape Carrier Package) in which a gate driver circuit is formed on an insulating film, and drives the gate wiring 11L based on an output signal of the control board 2. ing. Similarly, the source driving module 4 is a TCP in which a source driver circuit is formed on an insulating film, and drives the source wiring 15 </ b> L based on the output signal of the control board 2.

図２は、ＴＦＴアレイ基板１上の表示領域５内の一画素（図１の領域Ａ１）を拡大して示した平面図である。ＴＦＴアレイ基板１上の一画素は、ＴＦＴ６と、コンタクトホール２１を介して当該ＴＦＴ６のドレイン電極１５Ｄに接続された画素電極１７からなる。画素電極１７は、ゲート配線１１Ｌ及びソース配線１５Ｌに囲まれるとともに、画素電極１７を横断する補助容量電極１１Ｃが形成されている。   FIG. 2 is an enlarged plan view showing one pixel in the display area 5 on the TFT array substrate 1 (area A1 in FIG. 1). One pixel on the TFT array substrate 1 includes a TFT 6 and a pixel electrode 17 connected to the drain electrode 15D of the TFT 6 through a contact hole 21. The pixel electrode 17 is surrounded by the gate line 11L and the source line 15L, and an auxiliary capacitance electrode 11C that crosses the pixel electrode 17 is formed.

ソース配線１５Ｌの下層には、ソース配線１５Ｌに沿って伸延させた半導体配線１４Ｌが形成されている。この半導体配線１４Ｌの幅は、ソース配線１５Ｌよりも狭く、ソース配線１５Ｌと重複させて配置され、表示領域５を上下方向に横断している。補助容量電極１１Ｃは、画素容量を増大させるため、画素電極１７の中央付近を横断するように形成された電極であり、ゲート配線１１Ｌと平行に配置され、ソース配線１５Ｌと交差しながら表示領域５を左右方向に横断している。   Under the source wiring 15L, a semiconductor wiring 14L extending along the source wiring 15L is formed. The width of the semiconductor wiring 14L is narrower than that of the source wiring 15L, is arranged so as to overlap with the source wiring 15L, and traverses the display area 5 in the vertical direction. The auxiliary capacitance electrode 11C is an electrode formed so as to cross the vicinity of the center of the pixel electrode 17 in order to increase the pixel capacitance. The auxiliary capacitance electrode 11C is arranged in parallel with the gate line 11L and intersects with the source line 15L in the display region 5. Is crossed horizontally.

ＴＦＴ６は、ゲート配線１１Ｌ及びソース配線１５Ｌの交点付近に形成され、ソース電極１５Ｓ、ドレイン電極１５Ｄ、ゲート電極１１Ｇ及びＴＦＴ半導体部１４Ｔにより構成される。ソース電極１５Ｓは、ソース配線１５ＬをＴＦＴ領域へ分岐させたパターンからなる。ゲート電極１１Ｇは、ゲート配線１１Ｌの一部であり、ＴＦＴ領域内に形成された配線部分からなる。また、ＴＦＴ半導体部１４Ｔは、半導体配線１４ＬをＴＦＴ領域へ分岐させたパターンからなる。   The TFT 6 is formed in the vicinity of the intersection of the gate line 11L and the source line 15L, and includes a source electrode 15S, a drain electrode 15D, a gate electrode 11G, and a TFT semiconductor portion 14T. The source electrode 15S has a pattern in which the source wiring 15L is branched to the TFT region. The gate electrode 11G is a part of the gate wiring 11L, and includes a wiring portion formed in the TFT region. The TFT semiconductor portion 14T has a pattern in which the semiconductor wiring 14L is branched to the TFT region.

図３（ａ）には、図２のＡ−Ａ切断線による断面図が示され、図３（ｂ）には、図２のＢ−Ｂ切断線による断面図が示されている。ＴＦＴ６は、ゲート電極１１ＧがＴＦＴ半導体部１４Ｔよりも下層（絶縁性基板１０側）に配置されたバックチャネル型ＴＦＴである。   3A shows a cross-sectional view taken along the line AA in FIG. 2, and FIG. 3B shows a cross-sectional view taken along the line BB in FIG. The TFT 6 is a back channel TFT in which the gate electrode 11G is disposed below the TFT semiconductor portion 14T (on the insulating substrate 10 side).

ＴＦＴ６が形成されたＴＦＴ領域では、絶縁性基板１０上にゲート電極１１Ｇが形成されるとともに、ゲート電極１１Ｇ上に絶縁膜１２を介してＴＦＴ半導体部１４Ｔが形成されている。また、ソース電極１５Ｓ及びドレイン電極１５Ｄは、ＴＦＴ半導体部１４Ｔ上においてチャネル領域２０を挟んで対向するように形成されている。さらに、ソース電極１５Ｓ、ドレイン電極１５Ｄ及びチャネル領域２０上には層間絶縁膜１６が形成されている。ドレイン電極１５Ｄ上の層間絶縁膜１６には、コンタクトホール２１が形成されており、このコンタクトホール２１を介して、画素電極１７がドレイン電極１５Ｄに接続されている。   In the TFT region in which the TFT 6 is formed, the gate electrode 11G is formed on the insulating substrate 10, and the TFT semiconductor portion 14T is formed on the gate electrode 11G via the insulating film 12. The source electrode 15S and the drain electrode 15D are formed on the TFT semiconductor portion 14T so as to face each other with the channel region 20 in between. Further, an interlayer insulating film 16 is formed on the source electrode 15S, the drain electrode 15D, and the channel region 20. A contact hole 21 is formed in the interlayer insulating film 16 on the drain electrode 15D, and the pixel electrode 17 is connected to the drain electrode 15D through the contact hole 21.

絶縁性基板１０は、ガラス等を素材とする透明性及び絶縁性を有する基板である。ゲート電極１１Ｇは、絶縁性基板１０上に形成されたＣｒ，Ａｌ，Ｍｏ等からなる第１メタル層をパターニングして形成される。絶縁膜１２は、第１メタル層をより上方の層から絶縁するＳｉＮｘ等からなる。ＴＦＴ半導体部１４ＴはシリコンＳｉ等を主成分とする半導体層により形成されており、絶縁膜１２上に形成されたノンドープ層と、当該ノンドープ層上に形成されたコンタクト層の２層からなる。チャネル領域２０では、コンタクト層がエッチングにより除去されてノンドープ層のみが残されている。ソース電極１５Ｓ及びドレイン電極１５Ｄは、ＴＦＴ半導体部１４Ｔ上に形成されたＣｒ，Ａｌ，Ｍｏ等からなる第２メタル層をパターニングして形成される。層間絶縁膜１６は、第２メタル層をより上方の層から絶縁するＳｉＮｘ等からなる。   The insulating substrate 10 is a transparent and insulating substrate made of glass or the like. The gate electrode 11G is formed by patterning a first metal layer made of Cr, Al, Mo or the like formed on the insulating substrate 10. The insulating film 12 is made of SiNx or the like that insulates the first metal layer from the upper layer. The TFT semiconductor portion 14T is formed of a semiconductor layer mainly composed of silicon Si or the like, and includes two layers, a non-doped layer formed on the insulating film 12 and a contact layer formed on the non-doped layer. In the channel region 20, the contact layer is removed by etching, leaving only the non-doped layer. The source electrode 15S and the drain electrode 15D are formed by patterning a second metal layer made of Cr, Al, Mo or the like formed on the TFT semiconductor portion 14T. The interlayer insulating film 16 is made of SiNx or the like that insulates the second metal layer from the upper layer.

画素電極領域では、絶縁性基板１０上に絶縁膜１２及び層間絶縁膜１６を介して画素電極１７が形成されている。この画素電極１７はＩＴＯ（Indium Tin Oxide）等からなる透明電極である。画素電極領域内の一部に形成される補助容量電極１１Ｃには、上記第１メタル層が用いられる。すなわち、補助容量電極１１Ｃは絶縁性基板１０上に形成され、絶縁膜１２を介して画素電極１７と対向しており、この補助容量電極１１Ｃを基準電位に保持することによって画素容量を増大させている。   In the pixel electrode region, the pixel electrode 17 is formed on the insulating substrate 10 via the insulating film 12 and the interlayer insulating film 16. The pixel electrode 17 is a transparent electrode made of ITO (Indium Tin Oxide) or the like. The first metal layer is used for the auxiliary capacitance electrode 11C formed in a part of the pixel electrode region. That is, the auxiliary capacitance electrode 11C is formed on the insulating substrate 10 and faces the pixel electrode 17 with the insulating film 12 interposed therebetween. By holding the auxiliary capacitance electrode 11C at the reference potential, the pixel capacitance is increased. Yes.

ソース配線１５Ｌが形成されたソース配線領域では、絶縁膜１２を介して絶縁性基板１０上に半導体配線１４Ｌが形成されている。この半導体配線１４Ｌ上に、半導体配線１４Ｌよりも広幅のソース配線１５Ｌが形成され、さらに、ソース配線１５Ｌ上に層間絶縁膜１６が形成されている。半導体配線１４Ｌには、上記半導体層が用いられ、ソース配線１５Ｌには、上記第２メタル層が用いられる。   In the source wiring region where the source wiring 15L is formed, the semiconductor wiring 14L is formed on the insulating substrate 10 via the insulating film 12. A source wiring 15L having a width wider than that of the semiconductor wiring 14L is formed on the semiconductor wiring 14L, and an interlayer insulating film 16 is further formed on the source wiring 15L. The semiconductor layer is used for the semiconductor wiring 14L, and the second metal layer is used for the source wiring 15L.

また、図３（ｂ）に示した通り、ソース配線１５Ｌ及び補助容量電極１１Ｃの交差領域では、上記第１メタル層からなる補助容量電極１１Ｃが絶縁性基板１０上に形成されており、この補助容量電極１１Ｃ上に絶縁膜１２を介して半導体配線１４Ｌ及びソース配線１５Ｌが形成されている。全く同様にして、ソース配線１５Ｌ及びゲート配線１１Ｌの交差領域では、上記第１メタル層からなるゲート配線１１Ｌが絶縁性基板１０上に形成されており、このゲート配線１１Ｌ上に絶縁膜１２を介して半導体配線１４Ｌ及びソース配線１５Ｌが形成されている。   Further, as shown in FIG. 3B, the auxiliary capacitance electrode 11C made of the first metal layer is formed on the insulating substrate 10 in the intersection region of the source wiring 15L and the auxiliary capacitance electrode 11C. A semiconductor wiring 14L and a source wiring 15L are formed on the capacitor electrode 11C via the insulating film 12. In exactly the same manner, in the intersection region of the source wiring 15L and the gate wiring 11L, the gate wiring 11L made of the first metal layer is formed on the insulating substrate 10, and the insulating film 12 is interposed on the gate wiring 11L. Thus, the semiconductor wiring 14L and the source wiring 15L are formed.

図４は、図２のＴＦＴアレイ基板１の製造工程の一例を示した平面図であり、ＴＦＴ領域及びその周辺が示されている。また、図５は、当該製造工程におけるＡ−Ａ断面を示した断面図である。まず、スパッタ法又は蒸着法により、絶縁性基板１０上にＣｒ，Ａｌ，Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｎｉ等からなる第１メタル層を成膜する。この第１メタル層をパターニングすることにより、ゲート配線１１Ｌ、ゲート電極１１Ｇ及び補助容量電極１１Ｃが形成される（図５（ａ））。   FIG. 4 is a plan view showing an example of the manufacturing process of the TFT array substrate 1 of FIG. 2, in which the TFT region and its periphery are shown. FIG. 5 is a sectional view showing an AA section in the manufacturing process. First, a first metal layer made of Cr, Al, Ti, Ta, Mo, W, Ni or the like is formed on the insulating substrate 10 by sputtering or vapor deposition. By patterning the first metal layer, the gate wiring 11L, the gate electrode 11G, and the auxiliary capacitance electrode 11C are formed (FIG. 5A).

次に、プラズマＣＶＤ法等によって、絶縁膜１２、ノンドープ層及びコンタクト層を連続して成膜する（図５（ｂ））。絶縁膜１２は、窒化シリコンＳｉＮｘ、酸化シリコンＳｉＯｘ等からなる。半導体層は、非晶質シリコン、多結晶シリコン等からなり、コンタクト層は、当該シリコン層にリン、砒素等のｎ型不純物がドーピングされたｎ＋シリコンからなる。この半導体層はドライエッチングによりパターニングされ、半導体配線１４Ｌ及びＴＦＴ半導体部１４Ｔが形成される（図４（ａ），図５（ｃ））。 Next, the insulating film 12, the non-doped layer, and the contact layer are successively formed by plasma CVD or the like (FIG. 5B). The insulating film 12 is made of silicon nitride SiNx, silicon oxide SiOx, or the like. The semiconductor layer is made of amorphous silicon, polycrystalline silicon or the like, and the contact layer is made of n + silicon obtained by doping the silicon layer with an n-type impurity such as phosphorus or arsenic. This semiconductor layer is patterned by dry etching to form a semiconductor wiring 14L and a TFT semiconductor portion 14T (FIGS. 4A and 5C).

次に、スパッタ法又は蒸着法により、Ｃｒ，Ａｌ，Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｎｉ等からなる第２メタル層を成膜し、この第２メタル層をパターニングして、ソース配線１５Ｌ、ソース電極１５Ｓ及びドレイン電極１５Ｄが形成される。続いて、ソース電極１５Ｓ及びドレイン電極１５Ｄをマスクとして、チャネル領域２０をエッチングし、ノンドープ層を残してコンタクト層を除去する（図４（ｂ），図５（ｄ））。   Next, a second metal layer made of Cr, Al, Ti, Ta, Mo, W, Ni, or the like is formed by sputtering or vapor deposition, and this second metal layer is patterned to form source wiring 15L, source Electrode 15S and drain electrode 15D are formed. Subsequently, the channel region 20 is etched using the source electrode 15S and the drain electrode 15D as a mask, and the contact layer is removed leaving the non-doped layer (FIGS. 4B and 5D).

次に、窒化シリコンＳｉＮｘ、酸化シリコンＳｉＯｘ、有機ポリマー等からなる層間絶縁膜１６を成膜し、この絶縁膜１６をパターニングして、ドレイン電極１５Ｄ上にコンタクトホール２１を形成する（図５（ｅ））。最後に、ＩＴＯ等からなる透明導電膜を成膜し、この透明導電膜をパターニングすることによって、コンタクトホール２１を含む画素電極領域に画素電極１７が形成される（図４（ｃ），図５（ｆ））。   Next, an interlayer insulating film 16 made of silicon nitride SiNx, silicon oxide SiOx, organic polymer or the like is formed, and this insulating film 16 is patterned to form a contact hole 21 on the drain electrode 15D (FIG. 5E). )). Finally, a transparent conductive film made of ITO or the like is formed, and this transparent conductive film is patterned to form the pixel electrode 17 in the pixel electrode region including the contact hole 21 (FIGS. 4C and 5). (F)).

図６〜図８は、本発明の実施の形態１によるＴＦＴアレイ基板１の要部について一構成例を示した図であり、表示領域５の下端辺付近（図１の領域Ａ２）における半導体配線１４Ｌの終端部付近の様子が示されている。図６は、製造工程中における様子を示した平面図であり、図７は製造後における様子を示した平面図である。また、図８の（ａ）は図６におけるＣ−Ｃ断面、図８の（ｂ）は図７のＤ−Ｄ断面を示した図である。   6 to 8 are diagrams showing a configuration example of the main part of the TFT array substrate 1 according to the first embodiment of the present invention, in which the semiconductor wiring in the vicinity of the lower end side of the display area 5 (area A2 in FIG. 1). A state near the terminal end of 14L is shown. FIG. 6 is a plan view showing a state during the manufacturing process, and FIG. 7 is a plan view showing a state after the manufacturing. 8A is a cross-sectional view taken along the line CC in FIG. 6, and FIG. 8B is a cross-sectional view taken along the line DD in FIG.

このＴＦＴアレイ基板１は、ともに第１メタル層からなる多数の補助容量電極１１Ｃ及び多数のゲート配線１１Ｌが平行に形成されており、表示領域５の下端の最も外側には、ゲート配線１１Ｌが形成されている。半導体配線１４Ｌは、第１メタル層上に絶縁膜１２を介して形成され、補助容量電極１１Ｃ及びゲート配線１１Ｌに直交させて形成される。この半導体配線１４Ｌは、最も外側のゲート配線１１Ｌと交差した後、更に外側へ突出させて終端され、ゲート配線１１Ｌよりも外側に位置する半導体配線１４Ｌの突出部に対応させて、第１メタル層からなる終端部パターン１１Ｅが配置されている。   In this TFT array substrate 1, a large number of auxiliary capacitance electrodes 11 </ b> C and a large number of gate wirings 11 </ b> L each made of a first metal layer are formed in parallel, and a gate wiring 11 </ b> L is formed at the outermost end of the display area 5. Has been. The semiconductor wiring 14L is formed on the first metal layer via the insulating film 12, and is formed orthogonal to the auxiliary capacitance electrode 11C and the gate wiring 11L. After the semiconductor wiring 14L intersects with the outermost gate wiring 11L, the semiconductor wiring 14L is further projected outward to be terminated, and the first metal layer corresponding to the projecting portion of the semiconductor wiring 14L located outside the gate wiring 11L. A terminal end pattern 11E is arranged.

終端部パターン１１Ｅは、半導体配線１４Ｌの上記突出部を内包する形状からなる。すなわち、ゲート配線１１Ｌを半導体配線１４Ｌとの交点から、半導体配線１４Ｌの終端部よりも外側まで、半導体配線１４Ｌに沿って伸延させた形状からなる。また、半導体配線１４Ｌよりも幅が広く、半導体配線１４Ｌの突出部は、終端部パターン１１Ｅによって完全に覆われている。   The termination pattern 11E has a shape that includes the protruding portion of the semiconductor wiring 14L. That is, the gate wiring 11L extends from the intersection with the semiconductor wiring 14L to the outside of the end portion of the semiconductor wiring 14L along the semiconductor wiring 14L. Further, the width is wider than the semiconductor wiring 14L, and the protruding portion of the semiconductor wiring 14L is completely covered with the termination pattern 11E.

半導体配線１４Ｌの突出部が形成される領域に、第１メタル層からなる終端部パターン１１Ｅを形成することによって、当該突出部は、第１メタル層との関係において、第１メタル層よりも外側に突出した形状ではなくなる。つまり、半導体配線１４Ｌ自体の形状としては何ら違いはないが、電気的には第１メタル層から突出した部分ではなくなっている。このため、半導体配線１４Ｌの終端部から第１メタル層との交点までに発生していた損傷を防止することができ、ＴＦＴアレイ基板の製造歩留まりを向上させることができる。   By forming the termination pattern 11E made of the first metal layer in the region where the protruding portion of the semiconductor wiring 14L is formed, the protruding portion is outside the first metal layer in relation to the first metal layer. The shape is no longer protruding. That is, there is no difference in the shape of the semiconductor wiring 14L itself, but it is no longer a portion protruding electrically from the first metal layer. For this reason, it is possible to prevent damage that has occurred from the terminal portion of the semiconductor wiring 14L to the intersection with the first metal layer, and to improve the manufacturing yield of the TFT array substrate.

図９は、本発明の実施の形態１によるＴＦＴアレイ基板の他の例を示した図であり、表示領域５の上端における半導体配線１４Ｌの終端部付近の様子が示されている。図９は、製造工程中の様子を示した図であり、図１０は製造後の様子を示した図である。図９中のＣ−Ｃ断面及び図１０中のＤ−Ｄ断面は、図８の（ａ）及び（ｂ）と同じである。   FIG. 9 is a view showing another example of the TFT array substrate according to the first embodiment of the present invention, and shows a state in the vicinity of the terminal portion of the semiconductor wiring 14 </ b> L at the upper end of the display region 5. FIG. 9 is a diagram showing a state during the manufacturing process, and FIG. 10 is a diagram showing a state after the manufacturing. The CC cross section in FIG. 9 and the DD cross section in FIG. 10 are the same as (a) and (b) of FIG.

ＴＦＴアレイ基板１の表示領域５上端の最も外側には、補助容量電極１１Ｃが形成されている。半導体配線１４Ｌは、最も外側の補助容量電極１１Ｃと交差した後、更に外側へ突出させて終端しており、補助容量電極１１Ｃよりも外側に位置する半導体配線１４Ｌの突出部に対応させて、第１メタル層からなる終端部パターン１１Ｅが配置されている。   An auxiliary capacitance electrode 11 </ b> C is formed on the outermost side of the upper end of the display area 5 of the TFT array substrate 1. The semiconductor wiring 14L intersects with the outermost auxiliary capacitance electrode 11C and then terminates by protruding further outward, corresponding to the protruding portion of the semiconductor wiring 14L located outside the auxiliary capacitance electrode 11C. A termination pattern 11E made of one metal layer is disposed.

この終端部パターン１１Ｅは、図６及び図７の場合と同様、半導体配線１４Ｌの上記突出部を内包する形状からなる。すなわち、補助容量電極１１Ｃを半導体配線１４Ｌとの交点から、半導体配線１４Ｌの終端部よりも外側まで、半導体配線１４Ｌに沿って伸延させた形状からなる。また、半導体配線１４Ｌよりも幅が広く、半導体配線１４Ｌの突出部は、終端部パターン１１Ｅによって完全に覆われている。   As in the case of FIGS. 6 and 7, the termination pattern 11 </ b> E has a shape including the protruding portion of the semiconductor wiring 14 </ b> L. In other words, the storage capacitor electrode 11C has a shape extending along the semiconductor wiring 14L from the intersection with the semiconductor wiring 14L to the outside of the terminal portion of the semiconductor wiring 14L. Further, the width is wider than the semiconductor wiring 14L, and the protruding portion of the semiconductor wiring 14L is completely covered with the termination pattern 11E.

ＴＦＴアレイ基板１の上端部には、ソース駆動モジュール４の端子が接続されるパッド１００が配置されている。各パッド１００は、ＩＴＯを用いて形成され、コンタクトホール１０１を介してソース配線１５Ｌに接続されている。つまり、ソース配線１５Ｌは、ＴＦＴアレイ基板１の上部側においてソース駆動モジュール４に接続されている。このため、ソース配線１５Ｌが、最も外側の補助容量電極１１Ｃとの交点において断線した場合、当該ソース配線１５Ｌは制御不能となり、縦に１本の線状欠陥が発生することになる。この様なソース配線１５Ｌの断線を防止するために半導体配線１４Ｌが形成されており、半導体配線１４Ｌは、最も外側の補助容量電極１１Ｃとの交点から突出した突出部を有していなければならない。しかしながら、上述した通り、半導体配線１４Ｌが突出部を有すると、半導体層のドライエッチング処理の際、第１メタル層との交点における絶縁膜１２が破壊され、ソース配線１５Ｌが補助容量電極１１Ｃに短絡されると、線状欠陥が発生することになる。   A pad 100 to which a terminal of the source driving module 4 is connected is disposed on the upper end portion of the TFT array substrate 1. Each pad 100 is formed using ITO, and is connected to the source wiring 15 </ b> L through the contact hole 101. That is, the source line 15 </ b> L is connected to the source driving module 4 on the upper side of the TFT array substrate 1. For this reason, when the source line 15L is disconnected at the intersection with the outermost auxiliary capacitance electrode 11C, the source line 15L becomes uncontrollable, and one linear defect occurs vertically. In order to prevent such disconnection of the source wiring 15L, the semiconductor wiring 14L is formed, and the semiconductor wiring 14L must have a protruding portion protruding from the intersection with the outermost auxiliary capacitance electrode 11C. However, as described above, if the semiconductor wiring 14L has a protruding portion, the insulating film 12 at the intersection with the first metal layer is destroyed during the dry etching process of the semiconductor layer, and the source wiring 15L is short-circuited to the auxiliary capacitance electrode 11C. Then, a linear defect will occur.

このため、半導体配線１４Ｌの突出部が形成される位置に、第１メタル層からなる終端部パターン１１Ｅを形成すれば、第１メタル層との交点におけるソース配線１５Ｌの断線を防止しつつ、交点における第１メタル層との短絡も防止することができる。   For this reason, if the termination pattern 11E made of the first metal layer is formed at the position where the protruding portion of the semiconductor wiring 14L is formed, it is possible to prevent the disconnection of the source wiring 15L at the intersection with the first metal layer. A short circuit with the first metal layer can also be prevented.

本実施の形態によれば、最も外側に位置するゲート配線１１Ｌ又は補助容量電極１１Ｃを半導体配線１４Ｌに沿って更に外側に伸延させ、半導体配線１４Ｌの突出部を内包する形状からなる終端部パターン１１Ｅを形成している。従って、半導体配線１４Ｌが、形状としての突出部を有している場合であっても、当該突出部は、第１メタル層との関係では突出していない状態になり、剥離帯電に起因する絶縁破壊が発生するのを防止することができる。   According to the present embodiment, the outermost gate wiring 11L or the auxiliary capacitance electrode 11C extends further outward along the semiconductor wiring 14L, and the termination pattern 11E has a shape including the protruding portion of the semiconductor wiring 14L. Is forming. Therefore, even when the semiconductor wiring 14L has a protruding portion as a shape, the protruding portion does not protrude in relation to the first metal layer, and the dielectric breakdown due to peeling charging is caused. Can be prevented.

実施の形態２．
実施の形態１では、終端部パターン１１Ｅが、半導体配線１４Ｌの突出部を内包するパターンからなる場合について説明した。これに対し、本実施の形態では、終端部パターン１１Ｅが、半導体配線１４Ｌの終端部を内包し、かつ、ゲート配線１１Ｌ又は補助容量電極１１Ｃに接続されたパターンからなる場合について説明する。 Embodiment 2. FIG.
In the first embodiment, the case where the termination pattern 11E is formed of a pattern including the protruding portion of the semiconductor wiring 14L has been described. On the other hand, in the present embodiment, a case will be described in which the termination pattern 11E includes a termination that includes the termination of the semiconductor wiring 14L and is connected to the gate wiring 11L or the auxiliary capacitance electrode 11C.

図１１は、本発明の実施の形態２によるＴＦＴアレイ基板の要部について一構成例を示した図であり、半導体層のパターニング後の表示領域５の下端における半導体配線１４Ｌの終端部付近の様子が示されている。   FIG. 11 is a diagram showing a configuration example of the main part of the TFT array substrate according to the second embodiment of the present invention, and the state near the terminal portion of the semiconductor wiring 14L at the lower end of the display region 5 after patterning of the semiconductor layer. It is shown.

終端部パターン１１Ｅは、半導体配線の終端部を内包し、かつ、ゲート配線１１Ｌを伸延させて形成される第１メタル層のパターンからなる。すなわち、この終端部パターン１１Ｅは、半導体配線１４Ｌの突出部に沿って伸延させたパターンではなく、半導体配線１４Ｌの突出部のうち、ゲート配線１１Ｌと終端部との間の一部は、第１メタル層と重複していない。   The termination pattern 11E includes a pattern of a first metal layer that includes the termination of the semiconductor wiring and is formed by extending the gate wiring 11L. That is, the termination pattern 11E is not a pattern extended along the protruding portion of the semiconductor wiring 14L, and a part of the protruding portion of the semiconductor wiring 14L between the gate wiring 11L and the termination portion is the first It does not overlap with the metal layer.

剥離帯電により損傷を受けるのは、半導体配線１４Ｌの突出部である。つまり、第１メタル層からなる最も外側に形成されたゲート配線１１Ｌ又は補助容量電極１１Ｃと交差し、更にその外側に突出している部分である。このため、半導体配線１４Ｌの終端部を内包する終端部パターンを形成し、この終端部パターン１１Ｅをゲート配線１１Ｌ又は補助容量電極１１Ｃに接続しておくことによって、終端部パターン１１Ｅは、電気的にゲート配線１１Ｌ又は補助容量電極１１Ｃと等価となる。このため、半導体配線１４Ｌの突出部を起因とする静電破壊を防止することができる。   The protruding portion of the semiconductor wiring 14L is damaged by the peeling charging. That is, it is a portion that crosses the outermost gate wiring 11L or auxiliary capacitance electrode 11C made of the first metal layer and protrudes further outward. Therefore, by forming a termination pattern that includes the termination portion of the semiconductor wiring 14L and connecting the termination pattern 11E to the gate wiring 11L or the auxiliary capacitance electrode 11C, the termination pattern 11E is electrically This is equivalent to the gate line 11L or the auxiliary capacitance electrode 11C. For this reason, the electrostatic breakdown resulting from the protrusion part of the semiconductor wiring 14L can be prevented.

実施の形態３．
実施の形態１及び２では、終端部パターン１１Ｅが、ゲート配線１１Ｌ又は補助容量電極１１Ｃに接続されている場合について説明した。これに対し、本実施の形態では、終端部パターン１１Ｅが、ゲート配線１１Ｌ及び補助容量電極１１Ｃから電気的に独立したパターンである場合について説明する。 Embodiment 3 FIG.
In the first and second embodiments, the case where the termination pattern 11E is connected to the gate wiring 11L or the auxiliary capacitance electrode 11C has been described. On the other hand, in the present embodiment, a case will be described in which the termination pattern 11E is a pattern that is electrically independent from the gate wiring 11L and the auxiliary capacitance electrode 11C.

図１２は、本発明の実施の形態３によるＴＦＴアレイ基板の要部について一構成例を示した図であり、半導体層のパターニング後の表示領域５下端における半導体配線の終端部付近の様子が示されている。この終端部パターン１１Ｅは、第１メタル層からなり、半導体配線１４Ｌの終端部を内包する形状を有するが、ゲート配線１１Ｌ及び補助容量電極１１Ｃに接続されておらず、電気的にフローティングな状態になっている。   FIG. 12 is a diagram showing a configuration example of the main part of the TFT array substrate according to the third embodiment of the present invention, and shows a state near the end of the semiconductor wiring at the lower end of the display region 5 after patterning of the semiconductor layer. Has been. This termination pattern 11E is made of the first metal layer and has a shape including the termination of the semiconductor wiring 14L. However, the termination pattern 11E is not connected to the gate wiring 11L and the auxiliary capacitance electrode 11C and is in an electrically floating state. It has become.

剥離帯電に起因する電流が半導体配線１４Ｌの終端部から流れた場合であっても、その大部分、あるいは、少なくとも一部が、直下の絶縁膜１２を破壊して、終端部パターン１１Ｅに流れると考えられる。本実施の形態における終端部パターン１１Ｅは、最終製品においても電気的にフローティングであるため、ソース配線１５Ｌと短絡したとしても不良の原因になることはない。従って、ゲート配線１１Ｌ又は補助容量電極１１Ｃとの交点における絶縁破壊を抑制し、剥離帯電によって線状不良が発生するのを抑制することができる。   Even when the current due to the peeling electrification flows from the terminal portion of the semiconductor wiring 14L, most or at least a part of it breaks the insulating film 12 directly below and flows into the terminal pattern 11E. Conceivable. Since the termination pattern 11E in the present embodiment is electrically floating even in the final product, even if it is short-circuited with the source wiring 15L, it does not cause a defect. Therefore, it is possible to suppress the dielectric breakdown at the intersection with the gate wiring 11L or the auxiliary capacitance electrode 11C, and to suppress the occurrence of a linear defect due to peeling charging.

実施の形態４．
実施の形態１〜３では、半導体配線１４Ｌの終端部に終端部パターン１１Ｅを設ける場合について説明した。これに対し、本実施の形態では、２以上の半導体配線１４Ｌの終端部によりスパークギャップを形成させ、当該スパークギャップを内包する終端部パターン１１Ｅを形成する場合について説明する。 Embodiment 4 FIG.
In the first to third embodiments, the case where the termination pattern 11E is provided at the termination portion of the semiconductor wiring 14L has been described. On the other hand, in the present embodiment, a case will be described in which a spark gap is formed by terminal portions of two or more semiconductor wirings 14L, and a terminal pattern 11E that includes the spark gap is formed.

図１３は、本発明の実施の形態４によるＴＦＴアレイ基板の要部について一構成例を示した図であり、半導体層のパターニング後の表示領域５下端における半導体配線の終端部付近の様子が示されている。   FIG. 13 is a diagram showing a configuration example of the main part of the TFT array substrate according to the fourth embodiment of the present invention, and shows a state near the end of the semiconductor wiring at the lower end of the display region 5 after patterning of the semiconductor layer. Has been.

各半導体配線１４Ｌは、最も外側のゲート配線１１Ｌ又は補助容量電極１１Ｃよりも外側に位置する終端部が尖鋭形状からなり、隣接する半導体配線１４Ｌ間で、尖鋭部を近接させてスパークギャップを形成している。この様にして２以上の半導体配線１４Ｌ間にスパークギャップを形成しておけば、一方の半導体配線１４Ｌが帯電し、上記半導体配線１４Ｌ間に大きな電位差が生じた場合には、当該スパークギャップにおいて放電させることができる。   Each semiconductor wiring 14L has a sharp end shape located outside the outermost gate wiring 11L or the auxiliary capacitance electrode 11C, and a sharp gap is formed between adjacent semiconductor wirings 14L to form a spark gap. ing. If a spark gap is formed between two or more semiconductor wirings 14L in this way, when one semiconductor wiring 14L is charged and a large potential difference occurs between the semiconductor wirings 14L, a discharge occurs in the spark gap. Can be made.

つまり、半導体層のドライエッチング時における剥離帯電によって半導体配線１４Ｌが帯電した場合、その電荷は、スパークギャップを介して隣接する半導体配線１４Ｌへも放電することが期待できる。なお、スパークギャップによる放電によって隣接する半導体配線１４Ｌ同士が短絡した場合であっても、シリコンＳｉからなる半導体層の抵抗は十分に高く、表示への影響はない。   That is, when the semiconductor wiring 14L is charged due to peeling charging at the time of dry etching of the semiconductor layer, the charge can be expected to be discharged to the adjacent semiconductor wiring 14L through the spark gap. Even when the adjacent semiconductor wirings 14L are short-circuited by the discharge due to the spark gap, the resistance of the semiconductor layer made of silicon Si is sufficiently high and does not affect the display.

半導体配線１４Ｌの尖鋭部の間隔はできるだけ狭いことが望ましく、ＴＦＴのソース電極１５Ｓ、ドレイン電極１５Ｄ間の距離よりも短いことが望ましい。例えば、ソース電極１５Ｓ、ドレイン電極１５Ｄ間の距離が３．５μｍであれば、スパークギャップを形成する尖鋭部間の距離を３μｍにすればよい。さらに、尖鋭部は対向させて配置させることが望ましい。   The interval between the sharp portions of the semiconductor wiring 14L is preferably as narrow as possible, and is preferably shorter than the distance between the source electrode 15S and the drain electrode 15D of the TFT. For example, if the distance between the source electrode 15S and the drain electrode 15D is 3.5 μm, the distance between the sharp portions forming the spark gap may be 3 μm. Furthermore, it is desirable that the sharp portions are arranged to face each other.

また、半導体配線１４Ｌの終端部には、上記スパークギャップを内包し、第１メタルからなる終端部パターン１１Ｅが形成されている。すなわち、終端部パターン１１Ｅが、スパークギャップを形成する２以上の半導体配線１４Ｌの終端部を内包している。このため、終端部パターン１１Ｅが、実施の形態３の場合と同様の機能を有するとともに、スパークギャップにおいて放電された電荷が、終端部パターン１１Ｅに流れることが期待される。   Further, a termination pattern 11E made of the first metal is formed at the termination portion of the semiconductor wiring 14L so as to include the spark gap. In other words, the termination pattern 11E includes terminations of two or more semiconductor wirings 14L that form a spark gap. For this reason, it is expected that the termination pattern 11E has the same function as in the third embodiment, and the electric charge discharged in the spark gap flows to the termination pattern 11E.

本実施の形態によれば、２以上の半導体配線１４Ｌの尖鋭部を近接して配置したスパークギャップを設けることにより、半導体配線１４Ｌ間に電位差が生じた場合に、スパークギャップにおいて放電させることができ、ゲート配線１１Ｌへの放電による静電破壊を防止することができる。また、スパークギャップを構成する半導体配線１４Ｌの尖鋭部を内包する第１メタル層からなる終端部パターンを形成することにより、実施の形態３と同様の作用効果を得ることができる。   According to the present embodiment, by providing a spark gap in which the sharp portions of two or more semiconductor wirings 14L are arranged close to each other, when a potential difference occurs between the semiconductor wirings 14L, it is possible to discharge in the spark gap. The electrostatic breakdown due to the discharge to the gate wiring 11L can be prevented. Further, by forming a termination pattern made of the first metal layer that encloses the sharp portion of the semiconductor wiring 14 </ b> L that constitutes the spark gap, it is possible to obtain the same effects as those of the third embodiment.

本発明によるＴＦＴアレイ基板を含む液晶表示装置の一構成例を示した図である。It is the figure which showed one structural example of the liquid crystal display device containing the TFT array substrate by this invention. ＴＦＴアレイ基板１上の表示領域５内の一画素（図１の領域Ａ１）を拡大して示した平面図である。3 is an enlarged plan view showing one pixel (area A1 in FIG. 1) in a display area 5 on the TFT array substrate 1. FIG. 図２のＡ−Ａ切断線及びＢ−Ｂ切断線による断面図である。It is sectional drawing by the AA cut line and BB cut line of FIG. ＴＦＴアレイ基板の製造工程の一例を示した図である（平面図）。It is the figure which showed an example of the manufacturing process of a TFT array substrate (plan view). ＴＦＴアレイ基板の製造工程の一例を示した図である（断面図）。It is the figure which showed an example of the manufacturing process of a TFT array substrate (sectional drawing). 本発明の実施の形態１によるＴＦＴアレイ基板１の要部について一構成例を示した図であり、製造工程中における様子を示した平面図である。It is the figure which showed one structural example about the principal part of the TFT array substrate 1 by Embodiment 1 of this invention, and is the top view which showed the mode in a manufacturing process. 図６の製造後における様子を示した平面図である。It is the top view which showed the mode after manufacture of FIG. 図６のＣ−Ｃ断面、図７のＤ−Ｄ断面を示した図である。It is the figure which showed the CC cross section of FIG. 6, and the DD cross section of FIG. 本発明の実施の形態１によるＴＦＴアレイ基板の他の例を示した図であり、製造工程中における様子を示した図である。It is the figure which showed the other example of the TFT array substrate by Embodiment 1 of this invention, and is the figure which showed the mode in a manufacturing process. 図９の製造後における様子を示した図である。It is the figure which showed the mode after manufacture of FIG. 本発明の実施の形態２によるＴＦＴアレイ基板の要部について一構成例を示した図である。It is the figure which showed one structural example about the principal part of the TFT array substrate by Embodiment 2 of this invention. 本発明の実施の形態３によるＴＦＴアレイ基板の要部について一構成例を示した図である。It is the figure which showed one structural example about the principal part of the TFT array substrate by Embodiment 3 of this invention. 本発明の実施の形態４によるＴＦＴアレイ基板の要部について一構成例を示した図である。It is the figure which showed one structural example about the principal part of the TFT array substrate by Embodiment 4 of this invention. 半導体層のパターニング処理後に観察されたＴＦＴアレイ基板の半導体層の損傷を示した図である。It is the figure which showed the damage of the semiconductor layer of the TFT array substrate observed after the patterning process of a semiconductor layer. ドライエッチング処理の一例を示した図である。It is the figure which showed an example of the dry etching process.

符号の説明Explanation of symbols

１ アレイ基板
２ 制御基板
３ ゲート駆動モジュール
４ ソース駆動モジュール
５ 表示領域
６ ＴＦＴ
７ 画素容量
１０ 絶縁性基板
１１Ｌ ゲート配線
１１Ｇ ゲート電極
１１Ｅ 終端部パターン
１１Ｃ 補助容量電極
１２ 絶縁膜
１４Ｔ 半導体部
１４Ｌ 半導体配線
１５Ｌ ソース配線
１５Ｓ ソース電極
１５Ｄ ドレイン電極
１６ 層間絶縁膜
１７ 画素電極
２０ チャネル領域
２１ コンタクトホール
1 Array substrate 2 Control substrate 3 Gate drive module 4 Source drive module 5 Display area 6 TFT
7 pixel capacitance 10 insulating substrate 11L gate wiring 11G gate electrode 11E termination pattern 11C auxiliary capacitance electrode 12 insulating film 14T semiconductor portion 14L semiconductor wiring 15L source wiring 15S source electrode 15D drain electrode 16 interlayer insulating film 17 pixel electrode 20 channel region 21 Contact hole

Claims (9)

第１メタル層からなる多数のゲート配線と、
第２メタル層からなり、上記ゲート配線に交差させて配置された多数のソース配線と、
上記第１メタル層からなるゲート電極、上記第２メタル層からなるソース電極及びドレイン電極、並びに、上記第１メタル層及び上記第２メタル層間に形成される絶縁膜及び半導体層により構成されるＴＦＴと、
上記半導体層からなり、上記ソース配線下に配置され、上記ソース配線に沿って伸延させた半導体配線と、
上記第１メタル層からなり、上記半導体配線の終端部を内包する上記半導体配線の終端部よりも更に外側に配置された終端部パターンとを備え、
上記終端部パターンと上記半導体配線の終端部とは、上記絶縁膜により絶縁されていることを特徴とするＴＦＴアレイ基板。 A number of gate wirings composed of a first metal layer;
A number of source lines made of a second metal layer and arranged to intersect the gate lines;
TFT composed of a gate electrode made of the first metal layer, a source electrode and a drain electrode made of the second metal layer, and an insulating film and a semiconductor layer formed between the first metal layer and the second metal layer When,
A semiconductor wiring composed of the semiconductor layer, disposed under the source wiring, and extended along the source wiring;
A termination pattern formed of the first metal layer and disposed further outside the termination portion of the semiconductor wiring including the termination portion of the semiconductor wiring ;
The TFT array substrate, wherein the termination pattern and the termination of the semiconductor wiring are insulated by the insulating film . 上記終端部パターンは、最も外側に配置された上記ゲート配線よりも外側に伸延させた上記半導体配線の終端部に対して形成されることを特徴とする請求項１に記載のＴＦＴアレイ基板。   2. The TFT array substrate according to claim 1, wherein the termination pattern is formed with respect to a termination of the semiconductor wiring extended outward from the gate wiring arranged on the outermost side. 上記終端部パターンは、最も外側に配置された上記ゲート配線に接続されていることを特徴とする請求項１に記載のＴＦＴアレイ基板。 TFT array substrate according to claim 1, wherein the terminal end pattern, characterized in that it is connected to the most located outside has been the gate wiring. 第１メタル層からなり、上記ゲート配線に対して平行に位置され、互いに接続された多数の補助容量電極を備え、
上記終端部パターンは、最も外側に配置された上記補助容量電極よりも外側に伸延させた上記半導体配線の終端部に対して形成されることを特徴とする請求項１に記載のＴＦＴアレイ基板。 Comprises a first metal layer, is positioned parallel to the gate lines, a number of auxiliary capacitance electrodes connected to each other,
TFT array substrate according to claim 1, wherein the terminal end pattern, characterized in that than the auxiliary capacitor electrode disposed on the outermost side is formed with respect to the end of the distracted not have the semiconductor wiring outside. 上記終端部パターンが、上記補助容量電極に接続されていることを特徴とする請求項４に記載のＴＦＴアレイ基板。 TFT array substrate of claim 4, the terminal end pattern, characterized in that connected to the storage capacitor electrode. 上記終端部パターンが、各上記半導体配線ごとに電気的にフローティングな独立したパターンであることを特徴とする請求項１に記載のＴＦＴアレイ基板。 TFT array substrate of claim 1, wherein the terminal end pattern, characterized in that it is a pattern that each said semiconductor wiring electrically floating independent For each. 上記半導体配線が終端部を尖鋭させた尖鋭部を有し、２以上の上記半導体配線について上記尖鋭部を近接して配置することによりスパークギャップを形成し、
上記終端部パターンが、上記スパークギャップを形成する上記尖鋭部をともに内包するパターンからなることを特徴とする請求項１に記載のＴＦＴアレイ基板。 Has a pointed portion of the semiconductor wiring was sharp terminal ends to form a spark gap by about 2 or more of the semiconductor wiring arranged in close proximity to the pointed portion,
TFT array substrate according to claim 1, wherein the terminal end pattern, characterized by comprising a pattern for both enclosing the pointed portion forming the spark gap. 請求項１乃至７のいずれか１項に記載のＴＦＴアレイ基板からなることを特徴とする液晶表示パネル。  A liquid crystal display panel comprising the TFT array substrate according to claim 1. 請求項８に記載の液晶表示パネルからなることを特徴とする液晶表示装置。  A liquid crystal display device comprising the liquid crystal display panel according to claim 8.
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