JP2003234354A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device

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JP2003234354A
JP2003234354A JP2003047553A JP2003047553A JP2003234354A JP 2003234354 A JP2003234354 A JP 2003234354A JP 2003047553 A JP2003047553 A JP 2003047553A JP 2003047553 A JP2003047553 A JP 2003047553A JP 2003234354 A JP2003234354 A JP 2003234354A
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semiconductor film
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舜平 山崎
Hideaki Kuwabara
秀明 桑原
Yasuyuki Arai
康行 荒井
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem in a conventional liquid crystal display that high manufacturing cost is involved for manufacturing an TFT because it requires the use of at least 5 or more photomasks. <P>SOLUTION: An insulating film 104, an amorphous semiconductor film 105 for channel formation, an n-type semiconductor film 106 formed as source and drain regions, and a conductive film 107 formed as source wiring and drain electrode are stacked (Fig. (A)), and then subjected to patterning operation with an identical photomask (Fig. (B)). A conductive film 118 formed as a pixel electrode is formed (Fig. (C)) and subjected to patterning operation using the same photomask to form a pixel electrode 127, source wiring 125, a drain electrode 126, a source region 123, a drain region 124 and an amorphous semiconductor film 122 for channel formation (Fig. (D)). Since terminal parts are formed at a time, the pixel and terminal of a liquid crystal display can be manufactured in four photolithographic steps. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本願発明は薄膜トランジスタ
(以下、TFTという)で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a circuit including a thin film transistor (hereinafter referred to as TFT) and a method for manufacturing the semiconductor device. For example, the present invention relates to an electro-optical device represented by a liquid crystal display panel and an electronic device in which such an electro-optical device is mounted as a component.

【0002】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
[0002] In this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic equipment are all semiconductor devices.

【0003】[0003]

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜
トランジスタ(TFT)を構成する技術が注目されてい
る。薄膜トランジスタはICや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。
2. Description of the Related Art In recent years, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (having a thickness of several to several hundreds nm) formed on a substrate having an insulating surface has been receiving attention. Thin film transistors are widely applied to electronic devices such as ICs and electro-optical devices, and their development is urgently needed especially as a switching element for image display devices.

【0004】従来より、画像表示装置として液晶表示装
置が知られている。パッシブ型の液晶表示装置に比べ高
精細な画像が得られることからアクティブマトリクス型
の液晶表示装置が多く用いられるようになっている。ア
クティブマトリクス型の液晶表示装置においては、マト
リクス状に配置された画素電極を駆動することによっ
て、画面上に表示パターンが形成される。詳しくは選択
された画素電極と該画素電極に対応する対向電極との間
に電圧が印加されることによって、画素電極と対向電極
との間に配置された液晶層の光学変調が行われ、この光
学変調が表示パターンとして観察者に認識される。
Conventionally, a liquid crystal display device has been known as an image display device. Active-matrix liquid crystal display devices have come to be widely used because high-definition images can be obtained as compared with passive liquid crystal display devices. In an active matrix type liquid crystal display device, a display pattern is formed on a screen by driving pixel electrodes arranged in a matrix. More specifically, by applying a voltage between the selected pixel electrode and the counter electrode corresponding to the pixel electrode, the liquid crystal layer disposed between the pixel electrode and the counter electrode is optically modulated. The optical modulation is recognized by the observer as a display pattern.

【0005】このようなアクティブマトリクス型の液晶
表示装置の用途は広がっており、画面サイズの大面積化
とともに高精細化や高開口率化や高信頼性の要求が高ま
っている。また、同時に生産性の向上や低コスト化の要
求も高まっている。
The applications of such an active matrix type liquid crystal display device are widespread, and the demand for high definition, high aperture ratio and high reliability is increasing along with the increase in screen size. At the same time, demands for improved productivity and cost reduction are also increasing.

【0006】従来では、300℃以下の低温で大面積の
基板上に形成可能であることから非晶質半導体膜として
非晶質シリコン膜が好適に用いられている。また、非晶
質半導体膜で形成されたチャネル形成領域を有する逆ス
タガ型(若しくはボトムゲート型)のTFTが多く用い
られている。
Conventionally, an amorphous silicon film is preferably used as the amorphous semiconductor film because it can be formed on a large-sized substrate at a low temperature of 300 ° C. or lower. Further, an inverted stagger type (or bottom gate type) TFT having a channel formation region formed of an amorphous semiconductor film is often used.

【0007】[0007]

【発明が解決しようとする課題】従来、アクティブマト
リクス型の液晶表示装置は、写真蝕刻(フォトリソグラ
フィー)技術により、最低でも5枚以上のフォトマスク
を使用してTFTを基板上に作製していたため製造コス
トが大きかった。生産性を向上させ歩留まりを向上させ
るためには、工程数を削減することが有効な手段として
考えられる。
Conventionally, in the active matrix type liquid crystal display device, the TFT is formed on the substrate by the photolithography technique using at least five photomasks. The manufacturing cost was high. In order to improve productivity and yield, reducing the number of steps is considered as an effective means.

【0008】具体的には、TFTの製造に要するフォト
マスクの枚数を削減することが必要である。フォトマス
クはフォトリソグラフィーの技術において、エッチング
工程のマスクとするフォトレジストパターンを基板上に
形成するために用いる。
Specifically, it is necessary to reduce the number of photomasks required for manufacturing the TFT. The photomask is used in the photolithography technique to form a photoresist pattern as a mask for an etching process on a substrate.

【0009】このフォトマスクを1枚使用することによ
って、レジスト塗布、プレベーク、露光、現像、ポスト
ベークなどの工程と、その前後の工程において、被膜の
成膜およびエッチングなどの工程、さらにレジスト剥
離、洗浄や乾燥工程などが付加され、煩雑なものとな
り、問題となっていた。
By using one photomask, the steps of resist coating, pre-baking, exposure, development, post-baking and the like, and the steps before and after the steps of forming a film and etching, and further removing the resist, A washing and drying process is added, which is complicated and has been a problem.

【0010】また、基板が絶縁体であるために製造工程
中における摩擦などによって静電気が発生していた。こ
の静電気が発生すると基板上に設けられた配線の交差部
でショートしたり、静電気によってTFTが劣化または
破壊されて液晶表示装置に表示欠陥や画質の劣化が生じ
ていた。特に、製造工程で行われる液晶配向処理のラビ
ング時に静電気が発生し問題となっていた。
Further, since the substrate is an insulator, static electricity is generated due to friction during the manufacturing process. When this static electricity is generated, a short circuit occurs at the intersection of the wirings provided on the substrate, or the TFT is deteriorated or destroyed by the static electricity to cause a display defect or image quality deterioration in the liquid crystal display device. In particular, static electricity is generated during the rubbing of the liquid crystal alignment treatment performed in the manufacturing process, which is a problem.

【0011】本発明はこのような問題に答えるものであ
り、アクティブマトリクス型の液晶表示装置に代表され
る半導体装置において、TFTを作製する工程数を削減
して製造コストの低減および歩留まりの向上を実現する
ことを課題としている。
The present invention addresses such a problem, and in a semiconductor device typified by an active matrix liquid crystal display device, the number of steps for manufacturing a TFT is reduced to reduce the manufacturing cost and improve the yield. The challenge is to achieve it.

【0012】また、静電気によるTFTの破壊やTFT
の特性劣化という問題点を解決しうる構造およびその作
製方法を提供することを課題としている。
Further, the destruction of the TFT due to static electricity and the TFT
It is an object of the present invention to provide a structure and a method for manufacturing the structure capable of solving the problem of characteristic deterioration of.

【0013】[0013]

【課題を解決するための手段】上記課題を解決するため
に、本発明では、まず、フォトマスク1枚目でゲート配
線を形成する。
In order to solve the above problems, in the present invention, first, a gate wiring is formed on the first photomask.

【0014】次いで、ゲート絶縁膜、ノンドープの非晶
質シリコン膜(以下、a―Si膜と呼ぶ)、n型を付与
する不純物元素を含む非晶質シリコン膜(以下、n+
―Si膜と呼ぶ)、及び導電膜を連続的に成膜する。
Then, a gate insulating film, a non-doped amorphous silicon film (hereinafter referred to as an a-Si film), and an amorphous silicon film containing an impurity element imparting n-type (hereinafter referred to as n + a
-Referred to as a Si film) and a conductive film are continuously formed.

【0015】次いで、フォトマスク2枚目でゲート絶縁
膜、a―Si膜からなる活性層、ソース配線(ソース電
極含む)及びドレイン電極をパターニング形成する。
Then, a gate insulating film, an active layer made of an a-Si film, a source wiring (including a source electrode) and a drain electrode are patterned and formed on the second photomask.

【0016】その後、透明導電膜を成膜した後に、フォ
トマスク3枚目で透明導電膜からなる画素電極の形成を
行い、さらにn+a―Si膜からなるソース領域及びド
レイン領域を形成すると同時にa―Si膜の一部を除去
する。
Then, after forming the transparent conductive film, a pixel electrode made of the transparent conductive film is formed on the third photomask, and at the same time, a source region and a drain region made of the n + a-Si film are formed. A part of the a-Si film is removed.

【0017】このような構成とすることで、フォトリソ
グラフィー技術で使用するフォトマスクの数を3枚とす
ることができる。
With such a structure, the number of photomasks used in the photolithography technique can be three.

【0018】また、ソース配線は画素電極と同じ材料で
ある透明導電膜で覆い、基板全体を外部の静電気等から
保護する構造とする。また、透明導電膜で保護回路を形
成する構造としてもよい。このような構成とすること
で、製造工程において製造装置と絶縁体基板との摩擦に
よる静電気の発生を防止することができる。特に、製造
工程で行われる液晶配向処理のラビング時に発生する静
電気からTFT等を保護することができる。
The source wiring is covered with a transparent conductive film made of the same material as the pixel electrode to protect the entire substrate from external static electricity. Further, a structure in which a protective circuit is formed using a transparent conductive film may be used. With such a configuration, it is possible to prevent generation of static electricity due to friction between the manufacturing apparatus and the insulating substrate in the manufacturing process. In particular, the TFT and the like can be protected from static electricity generated during rubbing in the liquid crystal alignment process performed in the manufacturing process.

【0019】本明細書で開示する発明の構成は、ゲート
配線と、ソース配線と、画素電極とを有する半導体装置
であって、絶縁表面上に形成されたゲート配線102
と、前記ゲート配線上に形成された絶縁膜110と、前
記絶縁膜上に形成された非晶質半導体膜122と、前記
非晶質半導体膜上に形成されたソース領域123及びド
レイン領域124と、前記ソース領域または前記ドレイ
ン領域上に形成されたソース配線125または電極12
6と、前記電極上に形成された画素電極127とを有
し、前記ドレイン領域124または前記ソース領域12
3の一つの端面は、前記絶縁膜110の端面、前記非晶
質半導体膜122の端面、及び前記電極126の端面と
概略一致することを特徴とする半導体装置である。
The structure of the invention disclosed in this specification is a semiconductor device having a gate wiring, a source wiring, and a pixel electrode, and the gate wiring 102 formed on an insulating surface.
An insulating film 110 formed on the gate wiring, an amorphous semiconductor film 122 formed on the insulating film, a source region 123 and a drain region 124 formed on the amorphous semiconductor film. A source wiring 125 or an electrode 12 formed on the source region or the drain region
6 and a pixel electrode 127 formed on the electrode, the drain region 124 or the source region 12
3 is a semiconductor device in which one end surface of No. 3 substantially coincides with the end surface of the insulating film 110, the end surface of the amorphous semiconductor film 122, and the end surface of the electrode 126.

【0020】また、他の発明の構成は、ゲート配線と、
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線102と、前記
ゲート配線上に形成された絶縁膜110と、前記絶縁膜
上に形成された非晶質半導体膜122と、前記非晶質半
導体膜上に形成されたソース領域123及びドレイン領
域124と、前記ソース領域または前記ドレイン領域上
に形成されたソース配線125または電極126と、前
記電極上に形成された画素電極127とを有し、前記ド
レイン領域124または前記ソース123領域の一つの
端面は、前記絶縁膜110の端面、前記非晶質半導体膜
122の端面及び前記電極126の端面と概略一致し、
もう一つの端面は、前記画素電極127の端面及び前記
電極126のもう一つの端面と概略一致することを特徴
とする半導体装置である。
According to another aspect of the present invention, there is provided a gate wiring,
A semiconductor device having a source line and a pixel electrode, wherein a gate line 102 formed on an insulating surface, an insulating film 110 formed on the gate line, and an amorphous film formed on the insulating film. Semiconductor film 122, source region 123 and drain region 124 formed on the amorphous semiconductor film, source wiring 125 or electrode 126 formed on the source region or the drain region, and on the electrode One end face of the drain region 124 or the source 123 region having the formed pixel electrode 127 is substantially the same as the end face of the insulating film 110, the end face of the amorphous semiconductor film 122, and the end face of the electrode 126. Match and
The other end surface is substantially the same as the end surface of the pixel electrode 127 and the other end surface of the electrode 126.

【0021】また、上記各構成において、前記ソース領
域及び前記ドレイン領域は、n型を付与する不純物元素
を含む非晶質半導体膜からなることを特徴としている。
Further, in each of the above structures, the source region and the drain region are formed of an amorphous semiconductor film containing an impurity element imparting n-type.

【0022】また、上記各構成において、前記絶縁膜、
前記非晶質半導体膜、前記ソース領域、及び前記ドレイ
ン領域は、大気に曝されることなく連続的に形成された
ことを特徴としている。
In each of the above structures, the insulating film,
The amorphous semiconductor film, the source region, and the drain region are formed continuously without being exposed to the atmosphere.

【0023】また、上記各構成において、前記絶縁膜、
前記非晶質半導体膜、前記ソース領域、または前記ドレ
イン領域は、スパッタ法により形成されたことを特徴と
している。
In each of the above structures, the insulating film,
The amorphous semiconductor film, the source region, or the drain region is formed by a sputtering method.

【0024】また、上記各構成において、図2(D)に
示したように、前記ソース領域123及び前記ドレイン
領域124は、前記非晶質半導体膜122及び前記電極
126と同一のマスクにより形成されたことを特徴とし
ている。また、記ソース領域及び前記ドレイン領域は、
前記ソース配線125と同一のマスクにより形成された
ことを特徴としている。
Further, in each of the above structures, as shown in FIG. 2D, the source region 123 and the drain region 124 are formed by the same mask as the amorphous semiconductor film 122 and the electrode 126. It is characterized by that. Further, the source region and the drain region are
It is characterized in that it is formed by the same mask as the source wiring 125.

【0025】また、上記各構成において、図2(D)に
示したように、前記ソース領域123及び前記ドレイン
領域124は、前記ソース配線125及び前記画素電極
127と同一のマスクにより形成されたことを特徴とし
ている。
Further, in each of the above structures, as shown in FIG. 2D, the source region 123 and the drain region 124 are formed by the same mask as the source wiring 125 and the pixel electrode 127. Is characterized by.

【0026】また、上記各構成において、図2(D)の
エッチング工程によって、前記非晶質半導体膜のうち、
前記ソース領域及びドレイン領域と接する領域における
膜厚は、前記ソース領域と接する領域と前記ドレイン領
域と接する領域との間の領域における膜厚より厚い構
成、即ちチャネルエッチ型のボトムゲート構造となって
いる。
In each of the above structures, the amorphous semiconductor film of the amorphous semiconductor film is formed by the etching process of FIG.
A film thickness in a region in contact with the source region and the drain region is thicker than a film thickness in a region between the region in contact with the source region and the region in contact with the drain region, that is, a channel-etch type bottom gate structure. There is.

【0027】また、上記構造を実現するための発明の構
成は、第1のマスクを用いてゲート配線102を形成す
る第1工程と、前記ゲート配線を覆う絶縁膜104を形
成する第2工程と、前記絶縁膜上に第1の非晶質半導体
膜105を形成する第3工程と、前記第1の非晶質半導
体膜上にn型を付与する不純物元素を含む第2の非晶質
半導体膜106を形成する第4工程と、前記第2の非晶
質半導体膜上に第1の導電膜107を形成する第5工程
と、第2のマスクを用いて前記絶縁膜104、前記第1
の非晶質半導体膜105、第2の非晶質半導体膜10
6、及び前記第1の導電膜107を選択的に除去して配
線116(ソース配線及び電極)を形成する第6工程
と、前記配線116(ソース配線及び電極)と接して重
なる第2の導電膜118を形成する第7工程と、第3の
マスクを用いて前記第1の非晶質半導体膜112の一
部、第2の非晶質半導体膜114、前記第1の導電膜1
16、及び前記第2の導電膜118を選択的に除去し
て、前記第2の非晶質半導体膜からなるソース領域12
3及びドレイン領域124と、前記第2の導電膜からな
る画素電極127とを形成する第8工程と、を有するこ
とを特徴とする半導体装置の作製方法である。
Further, the structure of the invention for realizing the above-mentioned structure includes a first step of forming the gate wiring 102 using the first mask and a second step of forming the insulating film 104 covering the gate wiring. A third step of forming a first amorphous semiconductor film 105 on the insulating film, and a second amorphous semiconductor containing an impurity element imparting n-type on the first amorphous semiconductor film. A fourth step of forming the film 106, a fifth step of forming the first conductive film 107 on the second amorphous semiconductor film, a step of forming the insulating film 104 and the first film by using a second mask.
Amorphous semiconductor film 105 and second amorphous semiconductor film 10
6, and the sixth step of selectively removing the first conductive film 107 to form the wiring 116 (source wiring and electrode), and the second conductivity which is in contact with and overlaps with the wiring 116 (source wiring and electrode). A seventh step of forming the film 118, and using the third mask, a part of the first amorphous semiconductor film 112, the second amorphous semiconductor film 114, and the first conductive film 1
16 and the second conductive film 118 are selectively removed to form the source region 12 made of the second amorphous semiconductor film.
3 and the drain region 124, and an eighth step of forming the pixel electrode 127 made of the second conductive film, the method for manufacturing a semiconductor device.

【0028】また、上記構成において、前記第2工程か
ら前記第5工程まで、大気に曝されることなく連続的に
形成することを特徴としている。
Further, in the above structure, the second step to the fifth step are characterized in that they are continuously formed without being exposed to the atmosphere.

【0029】また、上記各構成において、前記第2工程
から前記第5工程まで、同一チャンバー内で連続的に形
成することを特徴としている。
Further, in each of the above-mentioned structures, the second step to the fifth step are continuously formed in the same chamber.

【0030】また、上記各構成において、前記絶縁膜
は、スパッタ法あるいはプラズマCVD法により形成し
てもよい。
Further, in each of the above structures, the insulating film may be formed by a sputtering method or a plasma CVD method.

【0031】また、上記各構成において、前記第1の非
晶質半導体膜は、スパッタ法あるいはプラズマCVD法
により形成してもよい。
In each of the above structures, the first amorphous semiconductor film may be formed by a sputtering method or a plasma CVD method.

【0032】また、上記各構成において、前記第2の非
晶質半導体膜は、スパッタ法あるいはプラズマCVD法
により形成してもよい。
In each of the above structures, the second amorphous semiconductor film may be formed by a sputtering method or a plasma CVD method.

【0033】また、上記各構成において、前記第2の導
電膜は、透明導電膜、あるいは反射性を有する導電膜で
あることを特徴としている。
Further, in each of the above structures, the second conductive film is a transparent conductive film or a conductive film having reflectivity.

【0034】[0034]

【発明の実施の形態】本願発明の実施形態について、以
下に説明を行う。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below.

【0035】図1は本発明のアクティブマトリクス基板
の平面図の一例であり、ここでは簡略化のため、マトリ
クス状に配置された複数の画素のうちの1つの画素構成
を示している。また、図2及び図3は作製工程を示す図
である。
FIG. 1 is an example of a plan view of an active matrix substrate of the present invention. Here, for simplification, one pixel configuration of a plurality of pixels arranged in a matrix is shown. 2 and 3 are views showing the manufacturing process.

【0036】図1に示すように、このアクティブマトリ
クス基板は、互いに平行に配置された複数のゲート配線
と、各ゲート配線に直交するソース配線を複数有してい
る。
As shown in FIG. 1, this active matrix substrate has a plurality of gate wirings arranged in parallel with each other and a plurality of source wirings orthogonal to each gate wiring.

【0037】また、ゲート配線とソース配線とで囲まれ
た領域には透明導電膜からなる画素電極127が配置さ
れている。また、この画素電極127と重ならないよう
に、透明導電膜128がソース配線と重なっている。
A pixel electrode 127 made of a transparent conductive film is arranged in a region surrounded by the gate wiring and the source wiring. Further, the transparent conductive film 128 overlaps with the source wiring so as not to overlap with the pixel electrode 127.

【0038】さらに、画素電極127の下方で隣り合う
2本のゲート配線の間には、ゲート配線102と平行に
容量配線103が配置されている。この容量配線103
は全画素に設けられており、図2(B)に示す絶縁膜1
11を誘電体として保持容量を形成している。
Further, a capacitive wiring 103 is arranged in parallel with the gate wiring 102 between two adjacent gate wirings below the pixel electrode 127. This capacitance wiring 103
Is provided in all pixels, and the insulating film 1 shown in FIG.
A storage capacitor is formed by using 11 as a dielectric.

【0039】また、ゲート配線102とソース配線12
5の交差部近傍にはスイッチング素子としてのTFTが
設けられている。このTFTは非晶質構造を有する半導
体膜(以下、非晶質半導体膜と呼ぶ)で形成されたチャ
ネル形成領域を有する逆スタガ型(若しくはボトムゲー
ト型)のTFTである。
In addition, the gate wiring 102 and the source wiring 12
A TFT as a switching element is provided in the vicinity of the intersection of 5. This TFT is an inverted stagger type (or bottom gate type) TFT having a channel formation region formed of a semiconductor film having an amorphous structure (hereinafter referred to as an amorphous semiconductor film).

【0040】また、このTFTは、絶縁性基板上に順
次、ゲート電極(ゲート配線102と一体形成された)
と、ゲート絶縁膜と、a―Si膜と、n+a―Si膜か
らなるソース領域及びドレイン領域と、ソース電極(ソ
ース配線125と一体形成された)及び電極126(以
下、ドレイン電極とも呼ぶ)とが積層形成されている。
Further, this TFT has a gate electrode (which is formed integrally with the gate wiring 102) on the insulating substrate in order.
, A gate insulating film, an a-Si film, a source region and a drain region made of an n + a-Si film, a source electrode (formed integrally with the source wiring 125), and an electrode 126 (hereinafter also referred to as a drain electrode). ) And are laminated.

【0041】また、ゲート配線のうちa―Si膜と重な
らない領域においては、ゲート配線上にはゲート絶縁膜
が存在していない。
In the region of the gate wiring which does not overlap with the a-Si film, the gate insulating film does not exist on the gate wiring.

【0042】従って、電極126と重なる画素電極12
7はゲート配線と重ならないように形成されている。
Therefore, the pixel electrode 12 overlapping the electrode 126
Reference numeral 7 is formed so as not to overlap the gate wiring.

【0043】また、ゲート配線とソース配線の交差部に
おいては、ショートしないようにソース配線端部の透明
導電膜が除去されている。また、容量配線と画素電極と
がショートしないように電極117の端部が除去されて
いる。
At the intersection of the gate line and the source line, the transparent conductive film at the end of the source line is removed so as not to cause a short circuit. Further, the end portion of the electrode 117 is removed so that the capacitor wiring and the pixel electrode are not short-circuited.

【0044】また、ソース配線(ソース電極含む)及び
ドレイン電極126の下方には、絶縁性基板上に順次、
ゲート絶縁膜と、a―Si膜と、n+a―Si膜とが積
層形成されている。
Below the source wiring (including the source electrode) and the drain electrode 126, an insulating substrate is sequentially formed.
A gate insulating film, an a-Si film, and an n + a-Si film are laminated.

【0045】また、a―Si膜のうち、ソース領域と接
する領域とドレイン領域と接する領域との間の領域は、
他の領域と比べ膜厚が薄くなっている。膜厚が薄くなっ
たのは、n+a―Si膜をエッチングにより分離してソ
ース領域とドレイン領域とを形成する際、a―Si膜の
一部が除去されたためである。また、このエッチングに
よって画素電極の端面、ドレイン電極の端面、及びドレ
イン領域の端面が一致している。
In the a-Si film, the region between the region in contact with the source region and the region in contact with the drain region is
The film thickness is thinner than other regions. The film thickness was reduced because part of the a-Si film was removed when the n + a-Si film was separated by etching to form the source region and the drain region. Further, the end surface of the pixel electrode, the end surface of the drain electrode, and the end surface of the drain region are aligned with each other by this etching.

【0046】また、同様にソース電極を覆う透明導電膜
の端面、ソース領域の端面、及びソース配線の端面が一
致している。
Similarly, the end surface of the transparent conductive film covering the source electrode, the end surface of the source region, and the end surface of the source wiring are aligned.

【0047】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。
The present invention having the above structure will be described in more detail with reference to the following embodiments.

【0048】[0048]

【実施例】[実施例1]図1〜図6、及び図9を用いて
本発明の実施例を説明する。本実施例は液晶表示装置の
作製方法を示し、基板上に画素部のTFTを逆スタガ型
で形成し、該TFTに接続する保持容量を作製する方法
について工程に従って詳細に説明する。また、同図には
該基板の端部に設けられ、他の基板に設けた回路の配線
と電気的に接続するための入力端子部の作製工程を同時
に示す。
[Embodiment 1] An embodiment of the present invention will be described with reference to FIGS. 1 to 6 and 9. This example shows a method for manufacturing a liquid crystal display device, and a method for forming a TFT in a pixel portion in an inverted stagger type on a substrate and manufacturing a storage capacitor connected to the TFT will be described in detail in accordance with steps. Further, in the same drawing, a manufacturing process of an input terminal portion which is provided at an end portion of the substrate and is electrically connected to wiring of a circuit provided on another substrate is shown.

【0049】図2(A)において、透光性を有する基板
100にはコーニング社の#7059ガラスや#173
7ガラスなどに代表されるバリウムホウケイ酸ガラスや
アルミノホウケイ酸ガラスなどのガラス基板を用いるこ
とができる。その他に、石英基板、プラスチック基板な
どの透光性基板を使用することもできる。
In FIG. 2A, the transparent substrate 100 is made of Corning # 7059 glass or # 173.
A glass substrate such as barium borosilicate glass or aluminoborosilicate glass typified by 7 glass can be used. Alternatively, a light-transmitting substrate such as a quartz substrate or a plastic substrate can be used.

【0050】次いで、導電層を基板全面に形成した後、
第1のフォトリソグラフィー工程を行い、レジストマス
クを形成し、エッチングにより不要な部分を除去して配
線及び電極(ゲート電極を含むゲート配線102、容量
配線103、及び端子101)を形成する。このとき少
なくともゲート電極102の端部にテーパー部が形成さ
れるようにエッチングする。この段階での上面図を図4
に示した。
Next, after forming a conductive layer on the entire surface of the substrate,
A first photolithography step is performed, a resist mask is formed, and unnecessary portions are removed by etching to form wirings and electrodes (a gate wiring 102 including a gate electrode, a capacitor wiring 103, and a terminal 101). At this time, etching is performed so that a tapered portion is formed at least at the end portion of the gate electrode 102. A top view at this stage is shown in FIG.
It was shown to.

【0051】ゲート電極を含むゲート配線102と容量
配線103、端子部の端子101は、アルミニウム(A
l)などの低抵抗導電性材料で形成することが望ましい
が、Al単体では耐熱性が劣り、また腐蝕しやすい等の
問題点があるので耐熱性導電性材料と組み合わせて形成
する。耐熱性導電性材料としては、チタン(Ti)、タ
ンタル(Ta)、タングステン(W)、モリブデン(M
o)、クロム(Cr)、Nd(ネオジム)から選ばれた
元素、または前記元素を成分とする合金か、前記元素を
組み合わせた合金膜、または前記元素を成分とする窒化
物で形成する。また、Ti、Si、Cr、Nd等の耐熱
性導電性材料と組み合わせて形成した場合、平坦性が向
上するため好ましい。また、このような耐熱性導電性材
料のみ、例えばMoとWを組み合わせて形成しても良
い。
The gate wiring 102 including the gate electrode, the capacitor wiring 103, and the terminal 101 of the terminal portion are made of aluminum (A
It is desirable to use a low resistance conductive material such as 1), but since Al alone has problems such as poor heat resistance and easy corrosion, it is formed in combination with a heat resistant conductive material. As the heat-resistant conductive material, titanium (Ti), tantalum (Ta), tungsten (W), molybdenum (M
o), an element selected from chromium (Cr) and Nd (neodymium), or an alloy containing the above element, an alloy film in which the above elements are combined, or a nitride containing the above element. Further, when formed in combination with a heat resistant conductive material such as Ti, Si, Cr or Nd, flatness is improved, which is preferable. Alternatively, only such a heat-resistant conductive material may be formed by combining Mo and W, for example.

【0052】液晶表示装置を実現するためには、ゲート
電極およびゲート配線は耐熱性導電性材料と低抵抗導電
性材料とを組み合わせて形成することが望ましい。この
時の適した組み合わせを説明する。
In order to realize a liquid crystal display device, it is desirable that the gate electrode and the gate wiring are formed by combining a heat resistant conductive material and a low resistance conductive material. A suitable combination at this time will be described.

【0053】画面サイズが5型程度までなら耐熱性導電
性材料の窒化物から成る導電層(A)と耐熱性導電性材
料から成る導電層(B)とを積層したニ層構造とする。
導電層(B)はAl、Ta、Ti、W、Nd、Crから
選ばれた元素、または前記元素を成分とする合金か、前
記元素を組み合わせた合金膜で形成すれば良く、導電層
(A)は窒化タンタル(TaN)膜、窒化タングステン
(WN)膜、窒化チタン(TiN)膜などで形成する。
例えば、導電層(A)としてCr、導電層(B)として
Ndを含有するAlとを積層したニ層構造とすることが
好ましい。導電層(A)は10〜100nm(好ましく
は20〜50nm)とし、導電層(B)は200〜40
0nm(好ましくは250〜350nm)とする。
If the screen size is up to about 5 inches, a two-layer structure is formed by laminating a conductive layer (A) made of a nitride of a heat resistant conductive material and a conductive layer (B) made of a heat resistant conductive material.
The conductive layer (B) may be formed of an element selected from Al, Ta, Ti, W, Nd, and Cr, an alloy containing the above element, or an alloy film in which the above elements are combined. Is formed of a tantalum nitride (TaN) film, a tungsten nitride (WN) film, a titanium nitride (TiN) film, or the like.
For example, it is preferable to have a two-layer structure in which Cr is stacked as the conductive layer (A) and Al containing Nd is stacked as the conductive layer (B). The conductive layer (A) is 10 to 100 nm (preferably 20 to 50 nm), and the conductive layer (B) is 200 to 40 nm.
It is set to 0 nm (preferably 250 to 350 nm).

【0054】一方、大画面に適用するには耐熱性導電性
材料から成る導電層(A)と低抵抗導電性材料から成る
導電層(B)と耐熱性導電性材料から成る導電層(C)
とを積層した三層構造とすることが好ましい。低抵抗導
電性材料から成る導電層(B)は、アルミニウム(A
l)を成分とする材料で形成し、純Alの他に、0.0
1〜5atomic%のスカンジウム(Sc)、Ti、Nd、
シリコン(Si)等を含有するAlを使用する。導電層
(C)は導電層(B)のAlにヒロックが発生するのを
防ぐ効果がある。導電層(A)は10〜100nm(好
ましくは20〜50nm)とし、導電層(B)は200
〜400nm(好ましくは250〜350nm)とし、
導電層(C)は10〜100nm(好ましくは20〜5
0nm)とする。本実施例では、Tiをターゲットとし
たスパッタ法により導電層(A)をTi膜で50nmの
厚さに形成し、Alをターゲットとしたスパッタ法によ
り導電層(B)をAl膜で200nmの厚さに形成し、
Tiをターゲットとしたスパッタ法により導電層(C)
をTi膜で50nmの厚さに形成した。
On the other hand, for application to a large screen, a conductive layer (A) made of a heat resistant conductive material, a conductive layer (B) made of a low resistance conductive material, and a conductive layer (C) made of a heat resistant conductive material.
It is preferable to have a three-layer structure in which and are laminated. The conductive layer (B) made of a low resistance conductive material is made of aluminum (A
l) as a component, and in addition to pure Al, 0.0
1 to 5 atomic% of scandium (Sc), Ti, Nd,
Al containing silicon (Si) or the like is used. The conductive layer (C) has an effect of preventing hillocks from being generated in Al of the conductive layer (B). The conductive layer (A) is 10 to 100 nm (preferably 20 to 50 nm), and the conductive layer (B) is 200 nm.
~ 400 nm (preferably 250-350 nm),
The conductive layer (C) has a thickness of 10 to 100 nm (preferably 20 to 5 nm).
0 nm). In this embodiment, the conductive layer (A) is formed as a Ti film with a thickness of 50 nm by a sputtering method using Ti as a target, and the conductive layer (B) is formed as an Al film with a thickness of 200 nm by a sputtering method as an Al target. To form
Conductive layer (C) by sputtering targeting Ti
Was formed with a Ti film to a thickness of 50 nm.

【0055】次いで、絶縁膜104を全面に成膜する。
絶縁膜104はスパッタ法を用い、膜厚を50〜200
nmとする。
Next, the insulating film 104 is formed on the entire surface.
The insulating film 104 is formed by a sputtering method and has a film thickness of 50 to 200.
nm.

【0056】例えば、絶縁膜104として窒化シリコン
膜を用い、150nmの厚さで形成する。勿論、ゲート
絶縁膜はこのような窒化シリコン膜に限定されるもので
なく、酸化シリコン膜、酸化窒化シリコン膜、酸化タン
タル膜などの他の絶縁膜を用い、これらの材料から成る
単層または積層構造として形成しても良い。例えば、下
層を窒化シリコン膜とし、上層を酸化シリコン膜とする
積層構造としても良い。
For example, a silicon nitride film is used as the insulating film 104 and is formed to a thickness of 150 nm. Of course, the gate insulating film is not limited to such a silicon nitride film, and other insulating films such as a silicon oxide film, a silicon oxynitride film, and a tantalum oxide film are used, and a single layer or a laminated layer made of these materials is used. It may be formed as a structure. For example, a laminated structure may be used in which the lower layer is a silicon nitride film and the upper layer is a silicon oxide film.

【0057】次に、絶縁膜104上に50〜200nm
(好ましくは100〜150nm)の厚さで非晶質半導
体膜105を、プラズマCVD法やスパッタ法などの公
知の方法で全面に形成する(図示せず)。代表的には、
シリコンのターゲットを用いたスパッタ法で非晶質シリ
コン(a−Si)膜を100nmの厚さに形成する。そ
の他、この非晶質半導体膜には、微結晶半導体膜、非晶
質シリコンゲルマニウム膜などの非晶質構造を有する化
合物半導体膜を適用することも可能である。
Next, 50 to 200 nm is formed on the insulating film 104.
An amorphous semiconductor film 105 having a thickness (preferably 100 to 150 nm) is formed on the entire surface by a known method such as a plasma CVD method or a sputtering method (not shown). Typically,
An amorphous silicon (a-Si) film is formed to a thickness of 100 nm by a sputtering method using a silicon target. In addition, a compound semiconductor film having an amorphous structure such as a microcrystalline semiconductor film or an amorphous silicon germanium film can be applied to this amorphous semiconductor film.

【0058】次に、一導電型の不純物元素を含有する半
導体膜106として、n型を付与する不純物元素を含む
非晶質半導体膜106を20〜80nmの厚さで形成す
る。n型を付与する不純物元素を含む非晶質半導体膜1
06は、プラズマCVD法やスパッタ法などの公知の方
法で全面に形成する。代表的には、n+a−Si:H膜
を形成すれば良く、そのためにリン(P)が添加された
シリコンターゲットを用いて成膜する。あるいは、シリ
コンターゲットを用い、リンを含む雰囲気中でスパッタ
リングを行い成膜してもよい。或いは、n型を付与する
不純物元素を含む非晶質半導体膜106を水素化微結晶
シリコン膜(μc−Si:H)で形成しても良い。
Next, as the semiconductor film 106 containing an impurity element of one conductivity type, an amorphous semiconductor film 106 containing an impurity element imparting n-type is formed with a thickness of 20 to 80 nm. Amorphous semiconductor film 1 containing an impurity element imparting n-type
06 is formed on the entire surface by a known method such as a plasma CVD method or a sputtering method. Typically, an n + a-Si: H film may be formed, and for that purpose, a silicon target to which phosphorus (P) is added is used for film formation. Alternatively, a silicon target may be used for sputtering in an atmosphere containing phosphorus to form a film. Alternatively, the amorphous semiconductor film 106 containing an impurity element imparting n-type conductivity may be formed using a hydrogenated microcrystalline silicon film (μc-Si: H).

【0059】次に、導電性の金属膜107をスパッタ法
や真空蒸着法で形成する。導電性の金属膜107の材料
としては、n+a―Si膜106とオーミックコンタク
トのとれる金属材料であれば特に限定されず、Al、C
r、Ta、Tiから選ばれた元素、または前記元素を成
分とする合金か、前記元素を組み合わせた合金膜等が挙
げられる。ただし、導電性の金属膜107は後のエッチ
ング工程で端子及びゲート配線と十分な選択比を有する
ものを選ぶ必要がある。本実施例ではスパッタ法を用
い、金属膜107として、300〜600nmの厚さで
Cr膜を形成した(図2(A))。
Next, a conductive metal film 107 is formed by a sputtering method or a vacuum evaporation method. The material of the conductive metal film 107 is not particularly limited as long as it is a metal material capable of making ohmic contact with the n + a-Si film 106, and Al, C
Examples include an element selected from r, Ta, and Ti, an alloy containing the above element, an alloy film in which the above elements are combined, and the like. However, as the conductive metal film 107, it is necessary to select one having a sufficient selection ratio with respect to the terminal and the gate wiring in a later etching step. In this example, a sputtering method was used to form a Cr film with a thickness of 300 to 600 nm as the metal film 107 (FIG. 2A).

【0060】絶縁膜104、非晶質半導体膜105、一
導電型の不純物元素を含有する半導体膜106、及び導
電性の金属膜107はいずれも公知の方法で作製するも
のであり、プラズマCVD法やスパッタ法で作製するこ
とができる。本実施例では、スパッタ法を用い、ターゲ
ット及びスパッタガスを適宣切り替えることにより連続
的に形成した。この時、スパッタ装置において、同一の
反応室または複数の反応室を用い、これらの膜を大気に
曝すことなく連続して積層させることが好ましい。この
ように、大気に曝さないことで不純物の混入を防止する
ことができる。
The insulating film 104, the amorphous semiconductor film 105, the semiconductor film 106 containing an impurity element of one conductivity type, and the conductive metal film 107 are all manufactured by known methods, and the plasma CVD method is used. Or a sputtering method. In this embodiment, the sputtering method is used, and the target and the sputtering gas are switched appropriately to form continuously. At this time, in the sputtering apparatus, it is preferable to use the same reaction chamber or a plurality of reaction chambers and stack these films continuously without exposing them to the atmosphere. In this way, by not exposing to the atmosphere, it is possible to prevent the mixing of impurities.

【0061】次に、第2のフォトリソグラフィー工程を
行い、レジストマスク108、109を形成し、エッチ
ングにより不要な部分を除去して絶縁膜110、11
1、配線及び電極(ソース配線)を形成する。この際の
エッチング方法としてウエットエッチングまたはドライ
エッチングを用いる。第2のフォトリソグラフィー工程
により、絶縁膜104、非晶質半導体膜105、一導電
型の不純物元素を含有する半導体膜106、及び導電性
の金属膜107がエッチングされ、画素TFT部におい
ては、絶縁膜110、非晶質半導体膜112、一導電型
の不純物元素を含有する半導体膜114、及び導電性の
金属膜116を形成する。よって、これらの膜の端面は
概略一致する。また、容量部においては、絶縁膜11
1、非晶質半導体膜113、一導電型の不純物元素を含
有する半導体膜115、及び導電性の金属膜117を形
成する。同様に、これらの膜の端面は一致する。
Next, a second photolithography process is performed to form resist masks 108 and 109, and unnecessary portions are removed by etching to remove insulating films 110 and 11.
1. Form wiring and electrodes (source wiring). Wet etching or dry etching is used as an etching method at this time. By the second photolithography step, the insulating film 104, the amorphous semiconductor film 105, the semiconductor film 106 containing an impurity element of one conductivity type, and the conductive metal film 107 are etched, so that the pixel TFT portion is insulated. A film 110, an amorphous semiconductor film 112, a semiconductor film 114 containing an impurity element of one conductivity type, and a conductive metal film 116 are formed. Therefore, the end faces of these films are substantially coincident with each other. In addition, in the capacitor portion, the insulating film 11
1, an amorphous semiconductor film 113, a semiconductor film 115 containing an impurity element of one conductivity type, and a conductive metal film 117 are formed. Similarly, the end faces of these membranes are coincident.

【0062】また、上記第2のフォトリソグラフィー工
程により、端子部においては、端子101のみを残して
エッチングする。また、他の配線との交差部のみを残し
てゲート配線上の絶縁膜を除去する。このため、端子1
01やゲート配線の材料と絶縁膜は、十分な選択比を有
するものを選ぶ必要があり、さらに端子の材料と導電性
の金属膜も十分な選択比を有するものを選ぶ必要があ
る。即ち、端子及びゲート配線の材料と導電性の金属膜
とは異なる材料を選択する必要がある。本実施例ではド
ライエッチングにより、Cl2とO2の混合ガスを用いて
金属膜107をエッチングし、反応ガスをCF4とO2
混合ガスに代えて一導電型の不純物元素を含有する半導
体膜106、非晶質半導体膜105、絶縁膜104を選
択的に除去した(図2(B))。
In the second photolithography step, the terminal portion is etched leaving only the terminal 101. Further, the insulating film on the gate wiring is removed leaving only the intersection with other wiring. Therefore, terminal 1
01 and the material of the gate wiring and the insulating film must have a sufficient selection ratio, and the material of the terminal and the conductive metal film must also have a sufficient selection ratio. That is, it is necessary to select a material different from the material of the terminal and the gate wiring and the conductive metal film. In this embodiment, the metal film 107 is etched by dry etching using a mixed gas of Cl 2 and O 2 , and the reaction gas is replaced with the mixed gas of CF 4 and O 2 and a semiconductor containing an impurity element of one conductivity type is used. The film 106, the amorphous semiconductor film 105, and the insulating film 104 were selectively removed (FIG. 2B).

【0063】次に、レジストマスク108を除去した
後、全面に透明導電膜118を成膜する(図2
(C))。また、この時の上面図を図5に示す。ただ
し、簡略化のため図5では全面に成膜された透明導電膜
118は図示していない。
Next, after removing the resist mask 108, a transparent conductive film 118 is formed on the entire surface (FIG. 2).
(C)). A top view at this time is shown in FIG. However, the transparent conductive film 118 formed on the entire surface is not shown in FIG. 5 for simplification.

【0064】この透明導電膜118の材料は、酸化イン
ジウム(In23)や酸化インジウム酸化スズ合金(I
23―SnO2、ITOと略記する)などをスパッタ
法や真空蒸着法などを用いて形成する。このような材料
のエッチング処理は塩酸系の溶液により行う。しかし、
特にITOのエッチングは残渣が発生しやすいので、エ
ッチング加工性を改善するために酸化インジウム酸化亜
鉛合金(In23―ZnO)を用いても良い。酸化イン
ジウム酸化亜鉛合金は表面平滑性に優れ、ITOと比較
して熱安定性にも優れているので、接触する電極116
をAl膜で形成しても腐蝕反応をすることを防止でき
る。同様に、酸化亜鉛(ZnO)も適した材料であり、
さらに可視光の透過率や導電率を高めるためにガリウム
(Ga)を添加した酸化亜鉛(ZnO:Ga)などを用
いることができる。
The material of the transparent conductive film 118 is indium oxide (In 2 O 3 ) or indium oxide-tin oxide alloy (I
n 2 O 3 —SnO 2 , abbreviated as ITO) or the like is formed by using a sputtering method, a vacuum evaporation method or the like. The etching treatment of such a material is performed with a hydrochloric acid-based solution. But,
In particular, when ITO is etched, a residue is likely to be generated. Therefore, an indium oxide-zinc oxide alloy (In 2 O 3 —ZnO) may be used to improve etching processability. Since the indium oxide-zinc oxide alloy is excellent in surface smoothness and thermal stability as compared with ITO, the electrode 116 to be contacted is
Even if is formed of an Al film, it is possible to prevent the corrosion reaction. Similarly, zinc oxide (ZnO) is a suitable material,
Further, zinc oxide (ZnO: Ga) to which gallium (Ga) is added can be used in order to increase visible light transmittance and conductivity.

【0065】次に、第3のフォトリソグラフィー工程を
行い、レジストマスク119、120、121を形成
し、エッチングにより不要な部分を除去して非晶質半導
体膜122、ソース領域123及びドレイン領域12
4、ソース電極125及びドレイン電極126、画素電
極127を形成する(図2(D))。
Next, a third photolithography process is performed to form resist masks 119, 120 and 121, and unnecessary portions are removed by etching to remove the amorphous semiconductor film 122, the source region 123 and the drain region 12.
4, the source electrode 125, the drain electrode 126, and the pixel electrode 127 are formed (FIG. 2D).

【0066】この第3のフォトリソグラフィー工程は、
透明導電膜118をパターニングすると同時に、導電性
を有する金属膜116とn+a―Si膜114と非晶質
半導体膜112の一部をエッチングにより除去して開孔
を形成する。本実施例では、まず、ITOからなる画素
電極を硝酸と塩酸の混合溶液または塩化系第2鉄系の溶
液を用いたウエットエッチングにより選択的に除去し、
ウエットエッチングにより導電性を有する金属膜116
を除去した後、ドライエッチングによりn+a―Si膜
114と非晶質半導体膜112の一部をエッチングし
た。なお、本実施例では、ウエットエッチングとドライ
エッチングとを用いたが、実施者が反応ガスを適宜選択
してドライエッチングのみで行ってもよいし、実施者が
反応溶液を適宜選択してウエットエッチングのみで行っ
てもよい。
The third photolithography step is
At the same time as patterning the transparent conductive film 118, a part of the conductive metal film 116, the n + a-Si film 114, and the amorphous semiconductor film 112 is removed by etching to form an opening. In this embodiment, first, the pixel electrode made of ITO is selectively removed by wet etching using a mixed solution of nitric acid and hydrochloric acid or a ferric chloride-based solution,
Metal film 116 having conductivity by wet etching
Then, the n + a-Si film 114 and a part of the amorphous semiconductor film 112 were etched by dry etching. Although wet etching and dry etching are used in the present embodiment, the practitioner may appropriately select a reaction gas and perform only dry etching, or the practitioner may select a reaction solution and perform wet etching. You may go alone.

【0067】また、開孔の底部は非晶質半導体膜に達し
ており、凹部を有する非晶質半導体膜114が形成され
る。この開孔によって導電性を有する金属膜116はソ
ース電極125とドレイン電極126に分離され、n+
a―Si膜114はソース領域123とドレイン領域1
24に分離される。また、ソース電極125と接する透
明導電膜128は、ソース配線を覆い、後の製造工程、
特にラビング処理で生じる静電気を防止する役目を果た
す。本実施例では、ソース配線上に透明導電膜128を
形成した例を示したが、上記ITO膜のエッチングの際
に透明導電膜128を除去してもよい。また、上記IT
O膜のエッチングの際に上記ITO膜を利用して静電気
から保護するための回路を形成してもよい。
The bottom of the opening reaches the amorphous semiconductor film, and an amorphous semiconductor film 114 having a recess is formed. Due to this opening, the conductive metal film 116 is separated into the source electrode 125 and the drain electrode 126, and n +
The a-Si film 114 includes the source region 123 and the drain region 1.
It is separated into 24. Further, the transparent conductive film 128 in contact with the source electrode 125 covers the source wiring,
In particular, it plays the role of preventing static electricity generated in the rubbing process. Although the transparent conductive film 128 is formed on the source wiring in the present embodiment, the transparent conductive film 128 may be removed when the ITO film is etched. In addition, the above IT
When the O film is etched, the ITO film may be used to form a circuit for protecting it from static electricity.

【0068】また、図示しないが、上記第3のフォトリ
ソグラフィー工程によりゲート配線上に形成された透明
導電膜を選択的に除去するため、ゲート配線は、非晶質
半導体膜や金属膜116と選択比が必要となる。ただ
し、ゲート配線端子部には部分的に透明導電膜を残す。
Although not shown, since the transparent conductive film formed on the gate wiring by the third photolithography step is selectively removed, the gate wiring is selected from the amorphous semiconductor film and the metal film 116. A ratio is needed. However, the transparent conductive film is partially left on the gate wiring terminal portion.

【0069】次に、レジストマスク119〜121を除
去した。この状態の断面図を図3(A)に示した。な
お、図1は1つの画素の上面図であり、A−A'線 及び
B−B'線に沿った断面図がそれぞれ図3(A)に相当
する。
Next, the resist masks 119 to 121 were removed. A cross-sectional view of this state is shown in FIG. Note that FIG. 1 is a top view of one pixel, and cross-sectional views taken along lines AA ′ and BB ′ correspond to FIG. 3A, respectively.

【0070】また、図9(A)は、この状態のゲート配
線端子部501、及びソース配線端子部502の上面図
をそれぞれ図示している。なお、図1〜図3と対応する
箇所には同じ符号を用いている。また、図9(B)は図
9(A)中のE−E'線 及びF−F'線に沿った断面図
に相当する。図9(A)において、透明導電膜からなる
503は入力端子として機能する接続用の電極である。
また、図9(B)において、504は絶縁膜(110か
ら延在する)、505は非晶質半導体膜(122から延
在する)、506はn+a―Si膜(123から延在す
る)である。
Further, FIG. 9A shows a top view of the gate wiring terminal portion 501 and the source wiring terminal portion 502 in this state, respectively. The same reference numerals are used for the parts corresponding to those in FIGS. Further, FIG. 9B corresponds to a cross-sectional view taken along lines EE ′ and FF ′ in FIG. 9A. In FIG. 9A, a transparent conductive film 503 is an electrode for connection which functions as an input terminal.
In FIG. 9B, 504 is an insulating film (extending from 110), 505 is an amorphous semiconductor film (extending from 122), and 506 is an n + a-Si film (extending from 123). ).

【0071】なお、容量部においては、絶縁膜111を
誘電体として、容量配線103と金属膜117(あるい
はn+a―Si膜115あるいは半導体膜)とで保持容
量が形成される。
In the capacitor portion, the insulating film 111 serves as a dielectric, and the capacitor wire 103 and the metal film 117 (or the n + a-Si film 115 or the semiconductor film) form a storage capacitor.

【0072】こうして3回のフォトリソグラフィー工程
により、3枚のフォトマスクを使用して、逆スタガ型の
nチャネル型TFT201を有する画素TFT部、保持
容量202を完成させることができる。そして、これら
を個々の画素に対応してマトリクス状に配置して画素部
を構成することによりアクティブマトリクス型の液晶表
示装置を作製するための一方の基板とすることができ
る。本明細書では便宜上このような基板をアクティブマ
トリクス基板と呼ぶ。
In this way, the pixel TFT section having the inverted stagger type n-channel TFT 201 and the storage capacitor 202 can be completed by using the three photomasks by the three photolithography steps. By arranging these in a matrix corresponding to individual pixels to form a pixel portion, one substrate for manufacturing an active matrix liquid crystal display device can be obtained. In this specification, such a substrate is referred to as an active matrix substrate for convenience.

【0073】次に、アクティブマトリクス基板の画素部
のみに配向膜130を選択的に形成する。配向膜130
を選択的に形成する方法としては、スクリーン印刷法を
用いてもよいし、配向膜を塗布後、シャドーマスクを用
いてレジストマスクを形成して除去する方法を用いても
よい。通常、液晶表示素子の配向膜にはポリイミド樹脂
が多く用いられている。
Next, the alignment film 130 is selectively formed only on the pixel portion of the active matrix substrate. Alignment film 130
As a method for selectively forming, a screen printing method may be used, or a method of forming a resist mask by using a shadow mask and then removing after applying an alignment film may be used. Usually, a polyimide resin is often used for an alignment film of a liquid crystal display element.

【0074】次に、配向膜130にラビング処理を施し
て液晶分子がある一定のプレチルト角を持って配向する
ようにする。
Next, the alignment film 130 is subjected to rubbing treatment so that liquid crystal molecules are aligned with a certain pretilt angle.

【0075】次いで、アクティブマトリクス基板と、対
向電極132と配向膜131とが設けられた対向基板1
33とをスペーサで基板間隔を保持しながらシール剤に
より貼り合わせた後、アクティブマトリクス基板と対向
基板の間に液晶材料134を注入する。液晶材料134
は公知のものを適用すれば良く代表的にはTN液晶を用
いる。液晶材料を注入した後、注入口は樹脂材料で封止
する。
Then, the counter substrate 1 provided with the active matrix substrate, the counter electrode 132 and the alignment film 131.
33 and 33 are bonded together with a sealant while maintaining the substrate distance by a spacer, and then a liquid crystal material 134 is injected between the active matrix substrate and the counter substrate. Liquid crystal material 134
A known material may be applied as the material, and TN liquid crystal is typically used. After injecting the liquid crystal material, the injection port is sealed with a resin material.

【0076】次に、端子部の端子101にフレキシブル
プリント配線板(Flexible PrintedCircuit:FPC)
を接続する。FPCはポリイミドなどの有機樹脂フィル
ム138に銅配線137が形成されていて、異方性導電
性接着剤で透明導電膜からなる入力端子129(図9中
の503に相当する)と接続する。異方性導電性接着剤
は接着剤135と、その中に混入され金などがメッキさ
れた数十〜数百μm径の導電性表面を有する粒子136
により構成され、この粒子136が入力端子129と銅
配線137とに接触することによりこの部分で電気的な
接触が形成される。さらに、この部分の機械的強度を高
めるために樹脂層139を設ける(図3(B))。
Next, a flexible printed circuit (FPC) is attached to the terminal 101 of the terminal portion.
Connect. The FPC has a copper wiring 137 formed on an organic resin film 138 such as polyimide, and is connected to an input terminal 129 (corresponding to 503 in FIG. 9) made of a transparent conductive film with an anisotropic conductive adhesive. The anisotropic conductive adhesive is an adhesive 135 and particles 136 having a conductive surface with a diameter of several tens to several hundreds μm mixed therein and plated with gold or the like.
The particles 136 come into contact with the input terminal 129 and the copper wiring 137 to form an electrical contact at this portion. Further, a resin layer 139 is provided to increase the mechanical strength of this portion (FIG. 3 (B)).

【0077】図6はアクティブマトリクス基板の画素部
と端子部の配置を説明する図である。基板210上には
画素部211が設けられ、画素部にはゲート配線208
とソース配線207が交差して形成され、これに接続す
るnチャネル型TFT201が各画素に対応して設けら
れている。nチャネル型TFT201のドレイン側には
画素電極127及び保持容量202が接続し、保持容量
202のもう一方の端子は容量配線209に接続してい
る。nチャネル型TFT201と保持容量202の構造
は図3(A)で示すnチャネル型TFT201と保持容
量202と同じものとする。
FIG. 6 is a diagram for explaining the arrangement of the pixel portion and the terminal portion of the active matrix substrate. A pixel portion 211 is provided on the substrate 210, and a gate wiring 208 is provided in the pixel portion.
And a source wiring 207 are formed so as to intersect with each other, and an n-channel TFT 201 connected to the source wiring 207 is provided corresponding to each pixel. The pixel electrode 127 and the storage capacitor 202 are connected to the drain side of the n-channel TFT 201, and the other terminal of the storage capacitor 202 is connected to the capacitor wiring 209. The structures of the n-channel TFT 201 and the storage capacitor 202 are the same as those of the n-channel TFT 201 and the storage capacitor 202 shown in FIG.

【0078】基板の一方の端部には、走査信号を入力す
る入力端子部205が形成され、接続配線206によっ
てゲート配線208に接続している。また、他の端部に
は画像信号を入力する入力端子部203が形成され、接
続配線204によってソース配線207に接続してい
る。ゲート配線208、ソース配線207、容量配線2
09は画素密度に応じて複数本設けられるものであり、
その本数は前述の如くである。また、画像信号を入力す
る入力端子部212と接続配線213を設け、入力端子
部203と交互にソース配線と接続させても良い。入力
端子部203、205、212はそれぞれ任意な数で設
ければ良いものとし、実施者が適宣決定すれば良い。
An input terminal portion 205 for inputting a scanning signal is formed at one end of the substrate and is connected to a gate wiring 208 by a connection wiring 206. In addition, an input terminal portion 203 for inputting an image signal is formed at the other end portion and is connected to a source wiring 207 by a connection wiring 204. Gate wiring 208, source wiring 207, capacitance wiring 2
A plurality of 09 are provided according to the pixel density.
The number is as described above. Alternatively, an input terminal portion 212 for inputting an image signal and a connection wiring 213 may be provided, and the input terminal portion 203 may be alternately connected to the source wiring. The input terminal portions 203, 205, and 212 may be provided in arbitrary numbers, and may be appropriately determined by the practitioner.

【0079】[実施例2]図7は液晶表示装置の実装方
法の一例である。液晶表示装置は、TFTが作製された
基板301の端部には、入力端子部302が形成されこ
れは実施例1で示したようにゲート配線と同じ材料で形
成される端子303で形成される。そして対向基板30
4とスペーサ306を内包するシール剤305により貼
り合わされ、さらに偏光板307、308が設けられて
いる。そして、スペーサ322によって筐体321に固
定される。
[Embodiment 2] FIG. 7 shows an example of a method of mounting a liquid crystal display device. In the liquid crystal display device, an input terminal portion 302 is formed at an end portion of a substrate 301 on which a TFT is formed, and this is formed by a terminal 303 formed of the same material as the gate wiring as shown in the first embodiment. . And the counter substrate 30
4 and the spacer 306 are attached by a sealant 305, and polarizing plates 307 and 308 are further provided. Then, it is fixed to the housing 321 by the spacer 322.

【0080】なお、実施例1により得られる非晶質シリ
コン膜で活性層を形成したTFTは、電界効果移動度が
小さく1cm2/Vsec程度しか得られていない。そのため
に、画像表示を行うための駆動回路はLSIチップで形
成され、TAB(tape automated bonding)方式やCO
G(chip on glass)方式で実装されている。本実施例
では、LSIチップ313に駆動回路を形成し、TAB
方式で実装する例を示す。これにはフレキシブルプリン
ト配線板(Flexible Printed Circuit:FPC)が用い
られ、FPCはポリイミドなどの有機樹脂フィルム30
9に銅配線310が形成されていて、異方性導電性接着
剤で入力端子302と接続する。入力端子は配線303
上に接して設けられた透明導電膜である。異方性導電性
接着剤は接着剤311と、その中に混入され金などがメ
ッキされた数十〜数百μm径の導電性表面を有する粒子
312により構成され、この粒子312が入力端子30
2と銅配線310とに接触することにより、この部分で
電気的な接触が形成される。そしてこの部分の機械的強
度を高めるために樹脂層318が設けられている。
The TFT having the active layer formed of the amorphous silicon film obtained in Example 1 has a small field effect mobility, and only about 1 cm 2 / Vsec is obtained. Therefore, a drive circuit for displaying an image is formed of an LSI chip, and a TAB (tape automated bonding) method or a CO method is used.
It is mounted by the G (chip on glass) method. In this embodiment, a drive circuit is formed on the LSI chip 313 and
An example of implementing the method is shown below. A flexible printed circuit (FPC) is used for this, and the FPC is an organic resin film 30 such as polyimide.
A copper wiring 310 is formed on the wiring 9 and is connected to the input terminal 302 with an anisotropic conductive adhesive. Input terminal is wiring 303
It is a transparent conductive film provided in contact with the top. The anisotropic conductive adhesive is composed of an adhesive 311 and particles 312 having a conductive surface with a diameter of several tens to several hundreds of μm mixed therein and plated with gold or the like.
By making contact with 2 and the copper wiring 310, an electrical contact is formed at this portion. A resin layer 318 is provided to increase the mechanical strength of this portion.

【0081】LSIチップ313はバンプ314で銅配
線310に接続し、樹脂材料315で封止されている。
そして銅配線310は接続端子316でその他の信号処
理回路、増幅回路、電源回路などが形成されたプリント
基板317に接続されている。そして、透過型の液晶表
示装置では対向基板304に光源319と光導光体32
0が設けられてバックライトとして使用される。
The LSI chip 313 is connected to the copper wiring 310 with bumps 314 and is sealed with a resin material 315.
The copper wiring 310 is connected to a printed circuit board 317 on which other signal processing circuits, amplifier circuits, power supply circuits, etc. are formed at connection terminals 316. In the transmissive liquid crystal display device, the light source 319 and the light guide 32 are provided on the counter substrate 304.
0 is provided and used as a backlight.

【0082】[実施例3]本実施例では、保護膜を形成
した例を図6に示す。なお、本実施例は、実施例1の図
2(D)の状態まで同一であるので異なる点について以
下に説明する。また、図2(D)に対応する箇所は同一
の符号を用いた。
[Embodiment 3] In this embodiment, an example of forming a protective film is shown in FIG. The present embodiment is the same up to the state of FIG. 2D of the first embodiment, and therefore the different points will be described below. In addition, the same reference numerals are used for the portions corresponding to FIG.

【0083】まず、実施例1に従って図2(D)の状態
を得た後、薄い無機絶縁膜を全面に形成する。この薄い
無機絶縁膜としては、酸化シリコン膜、窒化シリコン
膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶
縁膜を用い、これらの材料から成る単層または積層構造
として形成しても良い。
First, after obtaining the state of FIG. 2D according to the first embodiment, a thin inorganic insulating film is formed on the entire surface. As the thin inorganic insulating film, an inorganic insulating film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a tantalum oxide film may be used, and may be formed as a single layer or a laminated structure made of these materials.

【0084】次いで、第4のフォトリソグラフィー工程
を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して、画素TFT部においては絶縁膜4
02、端子部においては無機絶縁膜401をそれぞれ形
成する。この無機絶縁膜401、402は、パッシベー
ション膜として機能する。また、端子部においては、第
4のフォトリソグラフィー工程により薄い無機絶縁膜4
01を除去して、端子部の端子101を露呈させる。
Next, a fourth photolithography process is performed to form a resist mask, and unnecessary portions are removed by etching, and the insulating film 4 is formed in the pixel TFT portion.
02, the inorganic insulating film 401 is formed in each terminal portion. The inorganic insulating films 401 and 402 function as a passivation film. Further, in the terminal portion, the thin inorganic insulating film 4 is formed by the fourth photolithography process.
01 is removed to expose the terminal 101 of the terminal portion.

【0085】こうして本実施例では、4回のフォトリソ
グラフィー工程により、4枚のフォトマスクを使用し
て、無機絶縁膜で保護された逆スタガ型のnチャネル型
TFT、保持容量を完成させることができる。そして、
これらを個々の画素に対応してマトリクス状に配置し、
画素部を構成することによりアクティブマトリクス型の
液晶表示装置を作製するための一方の基板とすることが
できる。
In this way, in this embodiment, the reverse stagger type n-channel TFT protected by the inorganic insulating film and the storage capacitor can be completed by using four photomasks by four photolithography steps. it can. And
Arrange these in a matrix corresponding to each pixel,
By forming the pixel portion, the substrate can be used as one substrate for manufacturing an active matrix liquid crystal display device.

【0086】なお、本実施例は、実施例1または実施例
2の構成と自由に組み合わせることが可能である。
It should be noted that this embodiment can be freely combined with the configuration of the first or second embodiment.

【0087】[実施例4]実施例1では、絶縁膜、非晶
質半導体膜、n型を付与する不純物元素を含む非晶質半
導体膜、及び金属膜をスパッタ法で積層形成した例を示
したが、本実施例では、プラズマCVD法を用いた例を
示す。
[Embodiment 4] In Embodiment 1, an example is shown in which an insulating film, an amorphous semiconductor film, an amorphous semiconductor film containing an impurity element imparting n-type conductivity, and a metal film are laminated by a sputtering method. However, in this embodiment, an example using the plasma CVD method is shown.

【0088】本実施例では、絶縁膜、非晶質半導体膜、
及びn型を付与する不純物元素を含む非晶質半導体膜を
プラズマCVD法で形成した。
In this embodiment, an insulating film, an amorphous semiconductor film,
And an amorphous semiconductor film containing an impurity element imparting n-type conductivity were formed by a plasma CVD method.

【0089】本実施例では、絶縁膜として酸化窒化シリ
コン膜を用い、プラズマCVD法により150nmの厚
さで形成する。この時、プラズマCVD装置において、
電源周波数13〜70MHz、好ましくは27〜60M
Hzで行えばよい。電源周波数27〜60MHzを使う
ことにより緻密な絶縁膜を形成することができ、ゲート
絶縁膜としての耐圧を高めることができる。また、Si
4とN2OにO2を添加させて作製された酸化窒化シリ
コン膜は、膜中の固定電荷密度が低減されているので、
この用途に対して好ましい材料となる。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
でなく、酸化シリコン膜、窒化シリコン膜、酸化タンタ
ル膜などの他の絶縁膜を用い、これらの材料から成る単
層または積層構造として形成しても良い。また、下層を
窒化シリコン膜とし、上層を酸化シリコン膜とする積層
構造としても良い。
In this embodiment, a silicon oxynitride film is used as the insulating film and is formed by plasma CVD to a thickness of 150 nm. At this time, in the plasma CVD apparatus,
Power frequency 13-70MHz, preferably 27-60M
It may be performed in Hz. By using a power supply frequency of 27 to 60 MHz, a dense insulating film can be formed and the breakdown voltage as a gate insulating film can be increased. Also, Si
Since the silicon oxynitride film produced by adding O 2 to H 4 and N 2 O has a reduced fixed charge density in the film,
It is the preferred material for this application. Of course, the gate insulating film is not limited to such a silicon oxynitride film, and other insulating films such as a silicon oxide film, a silicon nitride film, and a tantalum oxide film may be used, and a single layer or a laminated layer made of these materials may be used. It may be formed as a structure. Further, a laminated structure in which the lower layer is a silicon nitride film and the upper layer is a silicon oxide film may be used.

【0090】例えば、酸化シリコン膜を用いる場合に
は、プラズマCVD法で、オルトケイ酸テトラエチル
(Tetraethyl Orthosilicate:TEOS)とO2とを混
合し、反応圧力40Pa、基板温度250〜350℃と
し、高周波(13.56MHz)電力密度0.5〜0.8W
/cm2で放電させて形成することができる。このようにし
て作製された酸化シリコン膜は、その後300〜400
℃の熱アニールによりゲート絶縁膜として良好な特性を
得ることができる。
For example, when a silicon oxide film is used, plasma CVD is used to mix tetraethyl orthosilicate (TEOS) and O 2 at a reaction pressure of 40 Pa, a substrate temperature of 250 to 350 ° C., and a high frequency ( 13.56MHz) Power density 0.5-0.8W
It can be formed by discharging at / cm 2 . The silicon oxide film produced in this way is then 300-400.
Good characteristics as a gate insulating film can be obtained by thermal annealing at ℃.

【0091】また、非晶質半導体膜として、代表的に
は、プラズマCVD法で水素化非晶質シリコン(a−S
i:H)膜を100nmの厚さに形成する。この時、プ
ラズマCVD装置において、電源周波数13〜70MH
z、好ましくは27〜60MHzで行えばよい。電源周
波数27〜60MHzを使うことにより成膜速度を向上
することが可能となり、成膜された膜は、欠陥密度の少
ないa−Si膜となるため好ましい。その他、この非晶
質半導体膜には、微結晶半導体膜、非晶質シリコンゲル
マニウム膜などの非晶質構造を有する化合物半導体膜を
適用することも可能である。
As the amorphous semiconductor film, hydrogenated amorphous silicon (a-S) is typically used by the plasma CVD method.
The i: H) film is formed to a thickness of 100 nm. At this time, in the plasma CVD apparatus, the power supply frequency is 13 to 70 MH
z, preferably 27 to 60 MHz. By using a power supply frequency of 27 to 60 MHz, the film formation rate can be improved, and the formed film is an a-Si film having a low defect density, which is preferable. In addition, a compound semiconductor film having an amorphous structure such as a microcrystalline semiconductor film or an amorphous silicon germanium film can be applied to this amorphous semiconductor film.

【0092】また、上記絶縁膜及び上記非晶質半導体膜
のプラズマCVD法による成膜において、100〜10
0kHzのパルス変調放電を行えば、プラズマCVD法
の気相反応によるパーティクルの発生を防ぐことがで
き、成膜においてピンホールの発生を防ぐことができる
ため好ましい。
Further, in forming the insulating film and the amorphous semiconductor film by the plasma CVD method, 100 to 10
The pulse-modulated discharge of 0 kHz is preferable because generation of particles due to a gas phase reaction of a plasma CVD method can be prevented and generation of pinholes can be prevented in film formation.

【0093】また、本実施例では、一導電型の不純物元
素を含有する半導体膜として、n型を付与する不純物元
素を含む非晶質半導体膜を20〜80nmの厚さで形成
する。例えば、n型のa−Si:H膜を形成すれば良
く、そのためにシラン(SiH 4)に対して0.1〜5
%の濃度でフォスフィン(PH3)を添加する。或い
は、n型を付与する不純物元素を含む非晶質半導体膜1
06を水素化微結晶シリコン膜(μc−Si:H)で形
成しても良い。
Further, in this embodiment, one conductivity type impurity source is used.
As a semiconductor film containing an element, an impurity element imparting n-type
Forming an amorphous semiconductor film containing element with a thickness of 20 to 80 nm
To do. For example, it is sufficient to form an n-type a-Si: H film.
Therefore, silane (SiH Four) To 0.1-5
Phosphine (PH3) Is added. Some
Is an amorphous semiconductor film 1 containing an impurity element imparting n-type
06 is a hydrogenated microcrystalline silicon film (μc-Si: H)
You can do it.

【0094】これらの膜は、反応ガスを適宣切り替える
ことにより、連続的に形成することができる。また、プ
ラズマCVD装置において、同一の反応室または複数の
反応室を用い、これらの膜を大気に曝すことなく連続し
て積層させることもできる。このように、大気に曝さな
いで連続成膜することで非晶質半導体膜への不純物の混
入を防止することができる。
These films can be continuously formed by appropriately switching the reaction gas. Further, in the plasma CVD apparatus, the same reaction chamber or a plurality of reaction chambers may be used, and these films may be continuously laminated without being exposed to the atmosphere. Thus, by continuously forming a film without exposing it to the air, impurities can be prevented from entering the amorphous semiconductor film.

【0095】なお、本実施例は、実施例2と組み合わせ
ることが可能である。
It should be noted that this embodiment can be combined with the second embodiment.

【0096】[実施例5]実施例1または実施例4で
は、絶縁膜、非晶質半導体膜、n+a−Si膜、金属膜
を順次、連続的に積層する例を示した。このように連続
的に成膜する場合において使用する複数のチャンバーを
備えた装置の一例を図10に示した。
[Fifth Embodiment] In the first or fourth embodiment, an example is shown in which an insulating film, an amorphous semiconductor film, an n + a-Si film, and a metal film are sequentially and continuously laminated. An example of an apparatus having a plurality of chambers used in the case of continuously forming a film is shown in FIG.

【0097】図10に本実施例で示す装置(連続成膜シ
ステム)の上面からみた概要を示す。図10において、
10〜15が気密性を有するチャンバーである。各チャ
ンバーには、真空排気ポンプ、不活性ガス導入系が配置
されている。
FIG. 10 shows an outline of the apparatus (continuous film forming system) shown in this embodiment as seen from the upper surface. In FIG.
10 to 15 are airtight chambers. A vacuum exhaust pump and an inert gas introduction system are arranged in each chamber.

【0098】10、15で示されるチャンバーは、試料
(処理基板)30をシステムに搬入するためのロードロ
ック室である。11は絶縁膜104を成膜するための第
1のチャンバーである。12は非晶質半導体膜105を
成膜するための第2のチャンバーである。13はn型を
付与する非晶質半導体膜106を成膜するための第3の
チャンバーである。14は金属膜107を成膜するため
の第4のチャンバーである。また、20は各チャンバー
に対して共通に配置された試料の共通室である。
The chambers 10 and 15 are load lock chambers for loading the sample (process substrate) 30 into the system. Reference numeral 11 is a first chamber for forming the insulating film 104. Reference numeral 12 is a second chamber for forming the amorphous semiconductor film 105. Reference numeral 13 is a third chamber for forming the amorphous semiconductor film 106 that imparts n-type conductivity. Reference numeral 14 is a fourth chamber for forming the metal film 107. Further, reference numeral 20 is a common chamber for samples which is commonly arranged for each chamber.

【0099】以下に動作の一例を示す。An example of the operation will be shown below.

【0100】最初、全てのチャンバーは、一度高真空状
態に真空引きされた後、さらに不活性ガス、ここでは窒
素によりパージされている状態(常圧)とする。また、
全てのゲート弁22〜27を閉鎖した状態とする。
Initially, all the chambers are once evacuated to a high vacuum state and then are further purged with an inert gas, here, nitrogen (normal pressure). Also,
All gate valves 22 to 27 are closed.

【0101】まず、処理基板は多数枚が収納されたカセ
ット28ごとロードロック室10に搬入される。カセッ
トの搬入後、図示しないロードロック室の扉を閉鎖す
る。この状態において、ゲート弁22を開けてカセット
から処理基板30を1枚取り出し、ロボットアーム21
によって共通室20に取り出す。この際、共通室におい
て位置合わせが行われる。なお、この基板30は実施例
1に従って得られた配線101、102、103が形成
されたものを用いた。
First, the processed substrate is loaded into the load lock chamber 10 together with the cassette 28 containing a large number of substrates. After loading the cassette, the door of the load lock chamber (not shown) is closed. In this state, the gate valve 22 is opened, one processing substrate 30 is taken out from the cassette, and the robot arm 21
To the common chamber 20 by. At this time, the alignment is performed in the common room. The substrate 30 used had the wirings 101, 102, 103 obtained according to the first embodiment.

【0102】ここでゲート弁22を閉鎖し、次いでゲー
ト弁23を開ける。そして第1のチャンバー11へ処理
基板30を移送する。第1のチャンバー内では150℃
から300℃の温度で成膜処理を行い、絶縁膜104を
得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素
膜、窒化酸化珪素膜、またはこれらの積層膜等を使用す
ることができる。本実施例では単層の窒化珪素膜を採用
しているが、二層または三層以上の積層構造としてもよ
い。なお、ここではプラズマCVD法が可能なチャンバ
ーを用いたが、ターゲットを用いたスパッタ法が可能な
チャンバーを用いても良い。
Here, the gate valve 22 is closed, and then the gate valve 23 is opened. Then, the processing substrate 30 is transferred to the first chamber 11. 150 ° C in the first chamber
To 300 ° C., the insulating film 104 is obtained. As the insulating film, a silicon nitride film, a silicon oxide film, a silicon nitride oxide film, a laminated film of these, or the like can be used. Although a single-layer silicon nitride film is used in this embodiment, it may have a laminated structure of two layers or three layers or more. Although a chamber capable of plasma CVD is used here, a chamber capable of sputtering using a target may be used.

【0103】絶縁膜の成膜終了後、処理基板はロボット
アームによって共通室に引き出され、第2のチャンバー
12に移送される。第2のチャンバー内では第1のチャ
ンバーと同様に150℃〜300℃の温度で成膜処理を
行い、プラズマCVD法で非晶質半導体膜105を得
る。なお、非晶質半導体膜としては、微結晶半導体膜、
非晶質ゲルマニウム膜、非晶質シリコンゲルマニウム
膜、またはこれらの積層膜等を使用することができる。
また、非晶質半導体膜の形成温度を350℃〜500℃
として水素濃度を低減するための熱処理を省略してもよ
い。なお、ここではプラズマCVD法が可能なチャンバ
ーを用いたが、ターゲットを用いたスパッタ法が可能な
チャンバーを用いても良い。
After the insulating film is formed, the processing substrate is pulled out to the common chamber by the robot arm and transferred to the second chamber 12. Similar to the first chamber, the film formation process is performed in the second chamber at a temperature of 150 ° C. to 300 ° C., and the amorphous semiconductor film 105 is obtained by the plasma CVD method. Note that as the amorphous semiconductor film, a microcrystalline semiconductor film,
An amorphous germanium film, an amorphous silicon germanium film, a laminated film of these, or the like can be used.
Further, the formation temperature of the amorphous semiconductor film is set to 350 ° C to 500 ° C.
As a result, the heat treatment for reducing the hydrogen concentration may be omitted. Although a chamber capable of plasma CVD is used here, a chamber capable of sputtering using a target may be used.

【0104】非晶質半導体膜の成膜終了後、処理基板は
共通室に引き出され、第3のチャンバー13に移送され
る。第3のチャンバー内では第2のチャンバーと同様に
150℃〜300℃の温度で成膜処理を行い、プラズマ
CVD法でn型を付与する不純物元素(PまたはAs)
を含む非晶質半導体膜106を得る。なお、ここではプ
ラズマCVD法が可能なチャンバーを用いたが、ターゲ
ットを用いたスパッタ法が可能なチャンバーを用いても
良い。
After the formation of the amorphous semiconductor film, the processed substrate is pulled out to the common chamber and transferred to the third chamber 13. An impurity element (P or As) that imparts n-type by plasma CVD is performed in the third chamber at a temperature of 150 ° C. to 300 ° C. as in the second chamber.
An amorphous semiconductor film 106 containing is obtained. Although a chamber capable of plasma CVD is used here, a chamber capable of sputtering using a target may be used.

【0105】n型を付与する不純物元素を含む非晶質半
導体膜の成膜終了後、処理基板は共通室に引き出され、
第4のチャンバー14に移送される。第4のチャンバー
内では金属ターゲットを用いたスパッタ法で金属膜10
7を得る。
After the formation of the amorphous semiconductor film containing the impurity element imparting n-type conductivity, the processed substrate is taken out to the common chamber,
Transferred to the fourth chamber 14. In the fourth chamber, the metal film 10 is formed by a sputtering method using a metal target.
Get 7.

【0106】このようにして四層が連続的に成膜された
被処理基板はロボットアームによってロードロック室1
5に移送されカセット29に収納される。
The substrate to be processed on which four layers are continuously formed in this manner is loaded by the robot arm into the load lock chamber 1.
5, and is stored in the cassette 29.

【0107】なお、図10に示した装置は一例に過ぎな
いことはいうまでもない。また、本実施例は実施例1乃
至4のいずれか一と自由に組み合わせることが必要であ
る。
Needless to say, the device shown in FIG. 10 is merely an example. Further, it is necessary to freely combine this embodiment with any one of Embodiments 1 to 4.

【0108】[実施例6]実施例5では、複数のチャン
バーを用いて連続的に積層する例を示したが、本実施例
では図11に示した装置を用いて一つのチャンバー内で
高真空を保ったまま連続的に積層した。
[Sixth Embodiment] In the fifth embodiment, an example in which a plurality of chambers are used to continuously stack layers is shown. However, in this embodiment, the apparatus shown in FIG. Was continuously laminated while maintaining the above.

【0109】本実施例では図11に示した装置システム
を用いた。図11において、40は処理基板、50は共
通室、44、46はロードロック室、45はチャンバ
ー、42、43はカセットである。本実施例では基板搬
送時に生じる汚染を防ぐために同一チャンバーで積層形
成した。
In this example, the apparatus system shown in FIG. 11 was used. In FIG. 11, reference numeral 40 is a processing substrate, 50 is a common chamber, 44 and 46 are load lock chambers, 45 is a chamber, and 42 and 43 are cassettes. In this embodiment, the layers are formed in the same chamber in order to prevent contamination that occurs when the substrate is transported.

【0110】本実施例は実施例1乃至4のいずれか一と
自由に組み合わせることができる。
This embodiment can be freely combined with any one of Embodiments 1 to 4.

【0111】ただし、実施例1に適用する場合には、チ
ャンバー45に複数のターゲットを用意し、順次、反応
ガスを入れ替えて絶縁膜104、非晶質半導体膜10
5、n型を付与する不純物元素を含む非晶質半導体膜1
06、金属膜107を積層形成すればよい。
However, in the case of being applied to the first embodiment, a plurality of targets are prepared in the chamber 45, and the reaction gas is sequentially changed to the insulating film 104 and the amorphous semiconductor film 10.
5, amorphous semiconductor film 1 containing an impurity element imparting n-type
06 and the metal film 107 may be laminated.

【0112】ただし、実施例3に適用する場合には、順
次、反応ガスを入れ替えて絶縁膜104、非晶質半導体
膜105、n型を付与する不純物元素を含む非晶質半導
体膜106を積層形成すればよい。
However, in the case of being applied to the third embodiment, the insulating gas 104, the amorphous semiconductor film 105, and the amorphous semiconductor film 106 containing the impurity element imparting n-type are sequentially stacked by changing the reaction gas. It may be formed.

【0113】[実施例7]実施例1では、n+a―Si
膜をスパッタ法で形成した例を示したが、本実施例で
は、プラズマCVD法で形成する例を示す。なお、本実
施例はn+a―Si膜の形成方法以外は実施例1と同一
であるため異なる点についてのみ以下に述べる。
[Embodiment 7] In Embodiment 1, n + a-Si
Although an example in which the film is formed by the sputtering method is shown, this example shows an example in which the film is formed by the plasma CVD method. Since this example is the same as example 1 except for the method of forming the n + a-Si film, only different points will be described below.

【0114】プラズマCVD法を用い、反応ガスとして
シラン(SiH4)に対して0.1〜5%の濃度でフォ
スフィン(PH3)を添加すれば、n+a―Si膜を得る
ことができる。
An n + a-Si film can be obtained by adding phosphine (PH 3 ) at a concentration of 0.1 to 5% to silane (SiH 4 ) as a reaction gas using the plasma CVD method. .

【0115】[実施例8]実施例7では、n+a―Si
膜をプラズマCVD法で形成した例を示したが、本実施
例では、n型を付与する不純物元素を含む微結晶半導体
膜を用いた例を示す。
[Embodiment 8] In Embodiment 7, n + a-Si
Although an example in which the film is formed by a plasma CVD method is shown, this example shows an example in which a microcrystalline semiconductor film containing an impurity element imparting n-type conductivity is used.

【0116】形成温度を80〜300℃、好ましくは1
40〜200℃とし、水素で希釈したシランガス(Si
4:H2=1:10〜100)とフォスフィン(P
3)との混合ガスを反応ガスとし、ガス圧を0.1〜
10Torr、放電電力を10〜300mW/cm2
することで微結晶珪素膜を得ることができる。また、こ
の微結晶珪素膜成膜後にリンをプラズマドーピングして
形成してもよい。
The formation temperature is 80 to 300 ° C., preferably 1
Silane gas (Si
H 4: H 2 = 1: 10~100) and phosphine (P
H 3 ) mixed gas is used as a reaction gas, and the gas pressure is 0.1 to
A microcrystalline silicon film can be obtained by setting the discharge power to 10 Torr and the discharge power to 10 to 300 mW / cm 2 . In addition, phosphorus may be plasma-doped after the formation of the microcrystalline silicon film.

【0117】[実施例9]図12はCOG方式を用い
て、液晶表示装置の組み立てる様子を模式的に示す図で
ある。第1の基板には画素領域803、外部入出力端子
804、接続配線805が形成されている。点線で囲ま
れた領域は、走査線側のICチップ貼り合わせ領域80
1とデータ線側のICチップ貼り合わせ領域802であ
る。第2の基板808には対向電極809が形成され、
シール材810で第1の基板800と貼り合わせる。シ
ール材810の内側には液晶が封入され液晶層811を
形成する。第1の基板と第2の基板とは所定の間隔を持
って貼り合わせるが、ネマチック液晶の場合には3〜8
μm、スメチック液晶の場合には1〜4μmとする。
[Embodiment 9] FIG. 12 is a diagram schematically showing how a liquid crystal display device is assembled using the COG method. A pixel region 803, an external input / output terminal 804, and a connection wiring 805 are formed on the first substrate. The area surrounded by the dotted line is the IC chip bonding area 80 on the scanning line side.
1 and an IC chip bonding area 802 on the data line side. A counter electrode 809 is formed on the second substrate 808,
The sealing material 810 is attached to the first substrate 800. Liquid crystal is enclosed inside the sealant 810 to form a liquid crystal layer 811. The first substrate and the second substrate are attached to each other with a predetermined gap, but in the case of nematic liquid crystal, 3 to 8
μm, and 1 to 4 μm in the case of smectic liquid crystal.

【0118】ICチップ806、807は、データ線側
と走査線側とで回路構成が異なる。ICチップは第1の
基板に実装する。外部入出力端子804には、外部から
電源及び制御信号を入力するためのFPC(フレキシブ
ルプリント配線板:FlexiblePrinted Circuit)812
を貼り付ける。FPC812の接着強度を高めるために
補強板813を設けても良い。こうして液晶表示装置を
完成させることができる。ICチップは第1の基板に実
装する前に電気検査を行えば液晶表示装置の最終工程で
の歩留まりを向上させることができ、また、信頼性を高
めることができる。
The IC chips 806 and 807 have different circuit configurations on the data line side and the scanning line side. The IC chip is mounted on the first substrate. The external input / output terminal 804 is an FPC (Flexible Printed Circuit) 812 for inputting power and control signals from the outside.
Paste. A reinforcing plate 813 may be provided to increase the adhesive strength of the FPC 812. Thus, the liquid crystal display device can be completed. If the IC chip is electrically inspected before being mounted on the first substrate, the yield in the final process of the liquid crystal display device can be improved and the reliability can be improved.

【0119】また、ICチップを第1の基板上に実装す
る方法は、異方性導電材を用いた接続方法やワイヤボン
ディング方式などを採用することができる。図13にそ
の一例を示す。図13(A)は第1の基板901にIC
チップ908が異方性導電材を用いて実装する例を示し
ている。第1の基板901上には画素領域902、引出
線906、接続配線及び入出力端子907が設けられて
いる。第2の基板はシール材904で第1の基板901
と接着されており、その間に液晶層905が設けられて
いる。
As a method of mounting the IC chip on the first substrate, a connection method using an anisotropic conductive material, a wire bonding method, or the like can be adopted. FIG. 13 shows an example thereof. FIG. 13A shows an IC on the first substrate 901.
An example in which the chip 908 is mounted using an anisotropic conductive material is shown. A pixel region 902, a lead wire 906, a connection wiring, and an input / output terminal 907 are provided over the first substrate 901. The second substrate is the sealant 904 and the first substrate 901.
And a liquid crystal layer 905 is provided between them.

【0120】また、接続配線及び入出力端子907の一
方の端にはFPC912が異方性導電材で接着されてい
る。異方性導電材は樹脂915と表面にAuなどがメッ
キされた数十〜数百μm径の導電性粒子914から成
り、導電性粒子914により接続配線及び入出力端子9
07とFPC912に形成された配線913とが電気的
に接続されている。ICチップ908も同様に異方性導
電材で第1の基板に接着され、樹脂911中に混入され
た導電性粒子910により、ICチップ908に設けら
れた入出力端子909と引出線906または接続配線及
び入出力端子907と電気的に接続されている。
An FPC 912 is bonded to one end of the connection wiring and the input / output terminal 907 with an anisotropic conductive material. The anisotropic conductive material is composed of a resin 915 and conductive particles 914 having a diameter of several tens to several hundreds μm and having a surface plated with Au or the like.
07 and the wiring 913 formed on the FPC 912 are electrically connected. Similarly, the IC chip 908 is also bonded to the first substrate with an anisotropic conductive material, and the conductive particles 910 mixed in the resin 911 are used to connect the input / output terminal 909 provided on the IC chip 908 to the lead wire 906 or connection. The wiring and the input / output terminal 907 are electrically connected.

【0121】また、図13(B)で示すように第1の基
板にICチップを接着材916で固定して、Auワイヤ
917によりスティックドライバの入出力端子と引出線
または接続配線とを接続しても良い。そして樹脂918
で封止する。
Further, as shown in FIG. 13B, the IC chip is fixed to the first substrate with the adhesive 916, and the Au wire 917 connects the input / output terminal of the stick driver to the lead wire or the connection wiring. May be. And resin 918
Seal with.

【0122】ICチップの実装方法は図12及び図13
を基にした方法に限定されるものではなく、ここで説明
した以外にも公知のCOG方法やワイヤボンディング方
法、或いはTAB方法を用いることが可能である。
The IC chip mounting method is shown in FIGS.
The method is not limited to the above-described method, and a known COG method, wire bonding method, or TAB method other than those described here can be used.

【0123】本実施例は実施例1と組み合わせることが
可能である。
This embodiment can be combined with the first embodiment.

【0124】[実施例10]実施例1では透過型の液晶
表示装置に対応するアクティブマトリクス基板の作製方
法を示したが、本実施例では図14を用い、反射型の液
晶表示装置に適用する例について示す。
[Embodiment 10] In Embodiment 1, a method of manufacturing an active matrix substrate corresponding to a transmissive liquid crystal display device was shown. In this embodiment, FIG. 14 is used and the method is applied to a reflective liquid crystal display device. An example is shown.

【0125】まず、実施例1と同様にして、図2(B)
に示す工程までを行う。そして、有機樹脂膜からなる層
間絶縁膜を形成する。次いで、層間絶縁膜の凹凸化処理
を行い凹凸部を有する層間絶縁膜601を形成する。こ
の凹凸化処理としては、ファイバーやスペーサを含む有
機樹脂膜を塗布する方法を用いてもよいし、マスクを使
用して有機樹脂膜を部分的にエッチングして形成する方
法を用いてもよいし、マスクを使用して感光性樹脂をエ
ッチングして円柱状とした後、加熱してリフローを施し
て形成する方法を用いてもよい。
First, as in the first embodiment, as shown in FIG.
The steps up to are shown. Then, an interlayer insulating film made of an organic resin film is formed. Next, the interlayer insulating film is roughened to form an interlayer insulating film 601 having a concave and convex portion. As the unevenness treatment, a method of applying an organic resin film containing fibers or spacers may be used, or a method of partially etching the organic resin film using a mask may be used. Alternatively, a method may be used in which the photosensitive resin is etched into a columnar shape using a mask, and then heated and reflowed.

【0126】次いで、層間絶縁膜601に第3のフォト
リソグラフィー工程によりソース配線及びドレイン電極
に達するコンタクトホールを形成する。また、同工程で
保持容量を形成するために電極に達するコンタクトホー
ルを形成するとともに、端子部上の層間絶縁膜を除去す
る。
Next, a contact hole reaching the source wiring and the drain electrode is formed in the interlayer insulating film 601 by the third photolithography process. Further, in the same step, a contact hole reaching the electrode is formed to form a storage capacitor, and the interlayer insulating film on the terminal portion is removed.

【0127】次いで、反射性を有する導電膜(Al、A
g等)を形成する。
Then, a conductive film having reflectivity (Al, A
g)).

【0128】そして、第4のフォトリソグラフィー工程
によりレジストマスクパターンを形成し、エッチングに
よって反射性を有する導電膜からなる画素電極602を
形成する。こうして形成された画素電極602は凹凸部
を有しており、光を散乱させることができ鏡面化を防止
することができる。また、同時にソース電極に達する引
き出し配線603を形成する。
Then, a resist mask pattern is formed by a fourth photolithography process, and a pixel electrode 602 made of a conductive film having reflectivity is formed by etching. The pixel electrode 602 formed in this manner has a concavo-convex portion, can scatter light, and can prevent mirroring. At the same time, the lead wiring 603 reaching the source electrode is formed.

【0129】その後の工程は、実施例1と同様であるの
で省略する。こうして4回のフォトリソグラフィー工程
により、4枚のフォトマスクを使用して反射型の液晶表
示装置に対応したアクティブマトリクス基板を作製する
ことができる。
Since the subsequent steps are the same as those in the first embodiment, the description thereof will be omitted. Thus, the active matrix substrate corresponding to the reflective liquid crystal display device can be manufactured by using the four photomasks by the four photolithography steps.

【0130】また、本実施例は実施例2または実施例3
と組み合わせることが可能である。
Further, this embodiment is the same as the second or third embodiment.
Can be combined with.

【0131】[実施例11]本願発明を実施して形成さ
れたCMOS回路や画素部は様々な電気光学装置(アク
ティブマトリクス型液晶ディスプレイ、アクティブマト
リクス型ECディスプレイ)に用いることができる。即
ち、それら電気光学装置を表示部に組み込んだ電子機器
全てに本願発明を実施できる。
[Embodiment 11] The CMOS circuit and the pixel portion formed by implementing the present invention can be used in various electro-optical devices (active matrix type liquid crystal display, active matrix type EC display). That is, the invention of the present application can be implemented in all electronic devices in which the electro-optical device is incorporated in the display section.

【0132】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター(リア型またはフ
ロント型)、ヘッドマウントディスプレイ(ゴーグル型
ディスプレイ)、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末(モバイルコン
ピュータ、携帯電話または電子書籍等)などが挙げられ
る。それらの一例を図15、図16及び図17に示す。
Examples of such electronic devices include video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays), car navigation systems, car stereos,
Examples thereof include personal computers and personal digital assistants (mobile computers, mobile phones, electronic books, etc.). Examples of those are shown in FIGS. 15, 16 and 17.

【0133】図15(A)はパーソナルコンピュータで
あり、本体2001、画像入力部2002、表示部20
03、キーボード2004等を含む。本発明を画像入力
部2002、表示部2003やその他の信号駆動回路に
適用することができる。
FIG. 15A shows a personal computer, which has a main body 2001, an image input section 2002, and a display section 20.
03, keyboard 2004 and the like. The present invention can be applied to the image input unit 2002, the display unit 2003, and other signal drive circuits.

【0134】図15(B)はビデオカメラであり、本体
2101、表示部2102、音声入力部2103、操作
スイッチ2104、バッテリー2105、受像部210
6等を含む。本発明を表示部2102やその他の信号駆
動回路に適用することができる。
FIG. 15B shows a video camera, which includes a main body 2101, a display portion 2102, a voice input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 210.
Including 6 etc. The present invention can be applied to the display portion 2102 and other signal driver circuits.

【0135】図15(C)はモバイルコンピュータ(モ
ービルコンピュータ)であり、本体2201、カメラ部
2202、受像部2203、操作スイッチ2204、表
示部2205等を含む。本発明は表示部2205やその
他の信号駆動回路に適用できる。
FIG. 15C shows a mobile computer (mobile computer), which includes a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, a display portion 2205, and the like. The present invention can be applied to the display portion 2205 and other signal driving circuits.

【0136】図15(D)はゴーグル型ディスプレイで
あり、本体2301、表示部2302、アーム部230
3等を含む。本発明は表示部2302やその他の信号駆
動回路に適用することができる。
FIG. 15D shows a goggle type display, which includes a main body 2301, a display portion 2302 and an arm portion 230.
Including 3 etc. The present invention can be applied to the display portion 2302 and other signal driving circuits.

【0137】図15(E)はプログラムを記録した記録
媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体2401、表示部2402、スピーカ部240
3、記録媒体2404、操作スイッチ2405等を含
む。なお、このプレーヤーは記録媒体としてDVD(D
igtial Versatile Disc)、CD
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部2402やその
他の信号駆動回路に適用することができる。
FIG. 15E shows a player using a recording medium (hereinafter, referred to as a recording medium) in which a program is recorded, which is a main body 2401, a display section 2402 and a speaker section 240.
3, a recording medium 2404, operation switches 2405 and the like. This player uses a DVD (D
optical Versatile Disc), CD
It is possible to play music, watch movies, play games, and use the internet. The present invention can be applied to the display portion 2402 and other signal driving circuits.

【0138】図15(F)はデジタルカメラであり、本
体2501、表示部2502、接眼部2503、操作ス
イッチ2504、受像部(図示しない)等を含む。本願
発明を表示部2502やその他の信号駆動回路に適用す
ることができる。
FIG. 15F shows a digital camera, which includes a main body 2501, a display portion 2502, an eyepiece portion 2503, operation switches 2504, an image receiving portion (not shown) and the like. The present invention can be applied to the display section 2502 and other signal drive circuits.

【0139】図16(A)はフロント型プロジェクター
であり、投射装置2601、スクリーン2602等を含
む。本発明は投射装置2601の一部を構成する液晶表
示装置2808やその他の信号駆動回路に適用すること
ができる。
FIG. 16A shows a front type projector including a projection device 2601, a screen 2602 and the like. The present invention can be applied to the liquid crystal display device 2808 which constitutes a part of the projection device 2601 and other signal drive circuits.

【0140】図16(B)はリア型プロジェクターであ
り、本体2701、投射装置2702、ミラー270
3、スクリーン2704等を含む。本発明は投射装置2
702の一部を構成する液晶表示装置2808やその他
の信号駆動回路に適用することができる。
FIG. 16B shows a rear type projector, which includes a main body 2701, a projection device 2702, and a mirror 270.
3, screen 2704 and the like. The present invention is a projection device 2
The present invention can be applied to the liquid crystal display device 2808 which forms a part of 702 and other signal driving circuits.

【0141】なお、図16(C)は、図16(A)及び
図16(B)中における投射装置2601、2702の
構造の一例を示した図である。投射装置2601、27
02は、光源光学系2801、ミラー2802、280
4〜2806、ダイクロイックミラー2803、プリズ
ム2807、液晶表示装置2808、位相差板280
9、投射光学系2810で構成される。投射光学系28
10は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図16(C)中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、IRフィルム等の光学系を設けてもよい。
Note that FIG. 16C is a diagram showing an example of the structure of the projection devices 2601 and 2702 in FIGS. 16A and 16B. Projection device 2601, 27
02 is a light source optical system 2801, mirrors 2802, 280
4 to 2806, dichroic mirror 2803, prism 2807, liquid crystal display device 2808, retardation plate 280.
9, a projection optical system 2810. Projection optical system 28
Reference numeral 10 is composed of an optical system including a projection lens. Although the present embodiment shows an example of a three-plate type, it is not particularly limited and may be, for example, a single-plate type. In addition, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting the phase difference, and an IR film in the optical path indicated by the arrow in FIG. 16C. Good.

【0142】また、図16(D)は、図16(C)中に
おける光源光学系2801の構造の一例を示した図であ
る。本実施例では、光源光学系2801は、リフレクタ
ー2811、光源2812、レンズアレイ2813、2
814、偏光変換素子2815、集光レンズ2816で
構成される。なお、図16(D)に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、IRフィルム等の光
学系を設けてもよい。
FIG. 16D is a diagram showing an example of the structure of the light source optical system 2801 in FIG. 16C. In this embodiment, the light source optical system 2801 includes a reflector 2811, a light source 2812, a lens array 2813, and a lens array 2813.
814, a polarization conversion element 2815, and a condenser lens 2816. Note that the light source optical system shown in FIG. 16D is an example and is not particularly limited. For example, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, and an IR film in the light source optical system.

【0143】ただし、図16に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置での適用例は図示していな
い。
However, the projector shown in FIG. 16 shows a case where a transmissive electro-optical device is used, and an application example of a reflective electro-optical device is not shown.

【0144】図17(A)は携帯電話であり、本体29
01、音声出力部2902、音声入力部2903、表示
部2904、操作スイッチ2905、アンテナ2906
等を含む。本願発明を音声出力部2902、音声入力部
2903、表示部2904やその他の信号駆動回路に適
用することができる。
FIG. 17A shows a mobile phone, which is a main body 29.
01, voice output unit 2902, voice input unit 2903, display unit 2904, operation switch 2905, antenna 2906
Including etc. The present invention can be applied to the audio output unit 2902, the audio input unit 2903, the display unit 2904, and other signal drive circuits.

【0145】図17(B)は携帯書籍(電子書籍)であ
り、本体3001、表示部3002、3003、記憶媒
体3004、操作スイッチ3005、アンテナ3006
等を含む。本発明は表示部3002、3003やその他
の信号回路に適用することができる。
FIG. 17B shows a portable book (electronic book) including a main body 3001, display portions 3002 and 3003, a storage medium 3004, operation switches 3005, an antenna 3006.
Including etc. The present invention can be applied to the display portions 3002 and 3003 and other signal circuits.

【0146】図17(C)はディスプレイであり、本体
3101、支持台3102、表示部3103等を含む。
本発明は表示部3103に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角10インチ以上(特に30インチ以上)の
ディスプレイには有利である。
FIG. 17C shows a display, which includes a main body 3101, a support base 3102, a display portion 3103 and the like.
The present invention can be applied to the display portion 3103. The display of the present invention is particularly advantageous when it has a large screen, and is advantageous for a display having a diagonal of 10 inches or more (particularly 30 inches or more).

【0147】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例1〜10のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
As described above, the applicable range of the present invention is extremely wide, and the present invention can be applied to electronic devices in all fields. Further, the electronic device of the present embodiment can be realized by using a configuration including any combination of the first to tenth embodiments.

【0148】[0148]

【発明の効果】本発明により、3回のフォトリソグラフ
ィー工程により、3枚のフォトマスクを使用して、逆ス
タガ型のnチャネル型TFTを有する画素TFT部、及
び保持容量を備えた液晶表示装置を実現することができ
る。
According to the present invention, a liquid crystal display device having a pixel TFT section having an inverted stagger type n-channel TFT and a storage capacitor by using three photomasks by three photolithography processes. Can be realized.

【0149】また、保護膜を形成した場合においては、
4回のフォトリソグラフィー工程により、4枚のフォト
マスクを使用して、無機絶縁膜で保護された逆スタガ型
のnチャネル型TFTを有する画素TFT部、及び保持
容量を備えた液晶表示装置を実現することができる。
When a protective film is formed,
A liquid crystal display device including a pixel TFT section having an inverted stagger type n-channel TFT protected by an inorganic insulating film and a storage capacitor by using four photomasks by four photolithography steps. can do.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本願発明の上面図を示す図。FIG. 1 is a diagram showing a top view of the present invention.

【図2】 AM−LCDの作製工程を示す断面図。2A to 2C are cross-sectional views illustrating a manufacturing process of an AM-LCD.

【図3】 AM−LCDの作製工程を示す断面図。FIG. 3 is a cross-sectional view showing a manufacturing process of an AM-LCD.

【図4】 AM−LCDの作製工程を示す上面図。FIG. 4 is a top view illustrating a manufacturing process of an AM-LCD.

【図5】 AM−LCDの作製工程を示す上面図。FIG. 5 is a top view illustrating a manufacturing process of an AM-LCD.

【図6】 液晶表示装置の画素部と入力端子部の配置
を説明する上面図。
FIG. 6 is a top view illustrating an arrangement of a pixel portion and an input terminal portion of a liquid crystal display device.

【図7】 液晶表示装置の実装構造を示す断面図。FIG. 7 is a sectional view showing a mounting structure of a liquid crystal display device.

【図8】 AM−LCDの作製工程を示す断面図。FIG. 8 is a cross-sectional view showing a manufacturing process of an AM-LCD.

【図9】 入力端子部の上面図及び断面図。9A and 9B are a top view and a cross-sectional view of an input terminal portion.

【図10】 製造装置の上面図。FIG. 10 is a top view of the manufacturing apparatus.

【図11】 製造装置の上面図。FIG. 11 is a top view of the manufacturing apparatus.

【図12】 液晶表示装置の実装を示す図。FIG. 12 is a diagram showing mounting of a liquid crystal display device.

【図13】 液晶表示装置の実装構造を示す断面図。FIG. 13 is a sectional view showing a mounting structure of a liquid crystal display device.

【図14】 アクティブマトリクス基板の構造断面図。FIG. 14 is a structural cross-sectional view of an active matrix substrate.

【図15】 電子機器の一例を示す図。FIG. 15 illustrates examples of electronic devices.

【図16】 電子機器の一例を示す図。FIG. 16 illustrates an example of an electronic device.

【図17】 電子機器の一例を示す図。FIG. 17 illustrates an example of an electronic device.

フロントページの続き Fターム(参考) 2H092 GA48 GA50 GA59 GA60 JA26 JA28 JB57 JB69 MA05 MA08 MA14 NA27 RA05 RA10 5F110 AA16 BB04 CC07 DD01 DD02 DD03 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE15 EE23 EE44 FF01 FF02 FF03 FF04 FF09 FF28 GG01 GG02 GG03 GG14 GG15 GG25 GG43 GG45 HK03 HK04 HK06 HK07 HK09 HK22 HK32 HK33 HK35 NN02 NN03 NN22 NN23 NN24 NN72 NN73 PP35 QQ04 QQ09 Continued front page    F-term (reference) 2H092 GA48 GA50 GA59 GA60 JA26                       JA28 JB57 JB69 MA05 MA08                       MA14 NA27 RA05 RA10                 5F110 AA16 BB04 CC07 DD01 DD02                       DD03 EE01 EE02 EE03 EE04                       EE06 EE09 EE14 EE15 EE23                       EE44 FF01 FF02 FF03 FF04                       FF09 FF28 GG01 GG02 GG03                       GG14 GG15 GG25 GG43 GG45                       HK03 HK04 HK06 HK07 HK09                       HK22 HK32 HK33 HK35 NN02                       NN03 NN22 NN23 NN24 NN72                       NN73 PP35 QQ04 QQ09

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 薄膜トランジスタ、前記薄膜トランジス
タに接続されたゲート配線、ソース配線及び画素電極を
有する画素部と、前記画素部のゲート配線に電気的に接
続される第1の端子、及び前記ソース配線に電気的に接
続される第2の端子を有する端子部とを同一基板に形成
する半導体装置の作製方法であって、 前記基板に前記ゲート配線及び前記第1の端子を形成
し、 前記ゲート配線及び前記第1の端子上に絶縁膜を形成
し、 前記絶縁膜上に非晶質の第1の半導体膜を形成し、 前記第1の半導体膜上に一導電型の不純物を含有する第
2の半導体膜を形成し、 前記第2の半導体膜上に第1の導電膜を形成し、 第1のマスクを用い、前記第1の導電膜、前記第2の半
導体膜、前記第1の半導体膜及び絶縁膜をエッチング
し、前記画素部に、前記第1の導電膜、前記第2の半導
体膜、前記第1の半導体膜及び前記絶縁膜でなる第1の
積層膜を形成し、前記第1の端子の表面を露出させ、前
記第2の端子として、前記第1の導電膜、前記第2の半
導体膜、前記第1の半導体膜及び前記絶縁膜でなる第2
の積層膜を形成し、 第2の導電膜を形成し、 第2のマスクを用いて前記第2の導電膜及び前記第1の
積層膜をエッチングすることであって、前記第1の積層
膜に開孔を形成して、前記第1の導電膜をドレイン電極
とソース配線とに分離し、前記第2の半導体膜を前記ド
レイン電極の下の領域と前記ソース配線の下の領域とに
分離し、前記第1の半導体膜に凹部を形成し、前記第2
の導電膜を選択的に除去して、前記ドレイン電極上の前
記画素電極と、前記第1の端子を覆う導電膜とを前記第
2の導電膜により形成することを特徴とする半導体装置
の作製方法。
1. A pixel portion having a thin film transistor, a gate wiring connected to the thin film transistor, a source wiring, and a pixel electrode, a first terminal electrically connected to the gate wiring of the pixel portion, and the source wiring. A method of manufacturing a semiconductor device, comprising: forming a terminal portion having a second terminal electrically connected on the same substrate, wherein the gate wiring and the first terminal are formed on the substrate; An insulating film is formed on the first terminal, an amorphous first semiconductor film is formed on the insulating film, and a second conductivity type impurity-containing second film is formed on the first semiconductor film. Forming a semiconductor film, forming a first conductive film on the second semiconductor film, using a first mask, the first conductive film, the second semiconductor film, the first semiconductor film And etching the insulating film, A first laminated film including the first conductive film, the second semiconductor film, the first semiconductor film, and the insulating film is formed to expose the surface of the first terminal, As a terminal of the second conductive film, the second conductive film, the second semiconductor film, the first semiconductor film, and the second insulating film.
And forming a second conductive film and etching the second conductive film and the first stacked film using a second mask. An opening is formed in the first conductive film to separate the first conductive film into a drain electrode and a source wiring, and the second semiconductor film into a region below the drain electrode and a region below the source wiring. To form a recess in the first semiconductor film,
And a conductive film that covers the first terminal and the pixel electrode on the drain electrode is formed by the second conductive film. Method.
【請求項2】 薄膜トランジスタ、前記薄膜トランジス
タに接続されたゲート配線、ソース配線及び画素電極を
有する画素部と、前記画素部のゲート配線に電気的に接
続される第1の端子、及び前記ソース配線に電気的に接
続される第2の端子を有する端子部とを同一基板に形成
する半導体装置の作製方法であって、 前記基板に前記ゲート配線及び前記第1の端子を形成
し、 前記ゲート配線及び前記第1の端子上に絶縁膜を形成
し、 前記絶縁膜上に非晶質の第1の半導体膜を形成し、 前記第1の半導体膜上に一導電型の不純物を含有する第
2の半導体膜を形成し、 前記第2の半導体膜上に第1の導電膜を形成し、 第1のマスクを用い、前記第1の導電膜、前記第2の半
導体膜、前記第1の半導体膜及び前記絶縁膜をエッチン
グし、前記画素部に、前記第1の導電膜、前記第2の半
導体膜、前記第1の半導体膜及び前記絶縁膜でなる第1
の積層膜を形成し、前記第1の端子を露出させ、前記第
2の端子として、前記第1の導電膜、前記第2の半導体
膜、前記第1の半導体膜及び前記絶縁膜でなる第2の積
層膜を形成し、 前記絶縁膜を選択的に除去して、前記第1の端子の表面
を露出させ、 第2の導電膜を形成し、 第2のマスクを用いて前記第2の導電膜及び前記第1の
積層膜をエッチングすることであって、前記第1の積層
膜に開孔を形成して、前記第1の導電膜をドレイン電極
とソース配線とに分離し、前記第2の半導体膜を前記ド
レイン電極の下の領域と前記ソース配線の下の領域とに
分離し、前記第1の半導体膜に凹部を形成し、前記第2
の導電膜を選択的に除去して、前記ドレイン電極上の前
記画素電極と、前記ソース配線上の導電膜と、前記第1
の端子を覆う導電膜と、前記第2の端子を覆う導電膜と
を前記第2の導電膜により形成することを特徴とする半
導体装置の作製方法。
2. A pixel portion having a thin film transistor, a gate wiring connected to the thin film transistor, a source wiring, and a pixel electrode, a first terminal electrically connected to the gate wiring of the pixel portion, and the source wiring. A method of manufacturing a semiconductor device, comprising: forming a terminal portion having a second terminal electrically connected on the same substrate, wherein the gate wiring and the first terminal are formed on the substrate; An insulating film is formed on the first terminal, an amorphous first semiconductor film is formed on the insulating film, and a second conductivity type impurity-containing second film is formed on the first semiconductor film. Forming a semiconductor film, forming a first conductive film on the second semiconductor film, using a first mask, the first conductive film, the second semiconductor film, the first semiconductor film And etching the insulating film to form the pixel And a first portion formed of the first conductive film, the second semiconductor film, the first semiconductor film, and the insulating film.
A laminated film is formed to expose the first terminal, and the second terminal is formed of the first conductive film, the second semiconductor film, the first semiconductor film, and the insulating film. A second laminated film is formed, the insulating film is selectively removed to expose the surface of the first terminal, a second conductive film is formed, and a second mask is used to form the second film. Etching the conductive film and the first laminated film to form an opening in the first laminated film to separate the first conductive film into a drain electrode and a source wiring; The second semiconductor film is divided into a region below the drain electrode and a region below the source wiring, and a recess is formed in the first semiconductor film;
The conductive film on the drain electrode, the conductive film on the source wiring, and the first conductive film,
And a conductive film covering the second terminal are formed of the second conductive film.
【請求項3】 請求項1又は2において、前記絶縁膜、
前記第1の半導体膜、前記第2の半導体膜及び前記第1
の導電膜、それぞれを、被形成面を大気に曝すことなく
連続的に形成することを特徴とする半導体装置の作製方
法。
3. The insulating film according to claim 1,
The first semiconductor film, the second semiconductor film, and the first semiconductor film.
2. The method for manufacturing a semiconductor device, characterized in that each of the conductive films is continuously formed without exposing the formation surface to the atmosphere.
【請求項4】 請求項1又は2において、前記絶縁膜、
前記第1の半導体膜、前記第2の半導体膜及び前記第1
の導電膜、それぞれを、同一のチャンバーで連続的に形
成することを特徴とする半導体装置の作製方法。
4. The insulating film according to claim 1,
The first semiconductor film, the second semiconductor film, and the first semiconductor film.
2. The method for manufacturing a semiconductor device, characterized in that the conductive films are sequentially formed in the same chamber.
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