JP4649869B2 - Display device - Google Patents

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Description

本発明は表示装置に関する。   The present invention relates to a display device.

従来、この種の表示装置は例えば、特開２００１−２８２１６４号公報に示されている。この公報の図１によると、デジタル信号処理回路１０と、Ｄ／Ａ変換器１２と、アナログ処理回路１４と、駆動回路１８と、電源回路３００が設けられている。そして、制御部１６からパワーセーブが命じられると、電源回路３００は、Ｄ／Ａ変換器１２およびアナログ処理回路１４に供給する電圧を、通常動作時よりも低くする様に設けられている。
特開２００１−２８２１６４号公報 Conventionally, this type of display device is disclosed in, for example, Japanese Patent Laid-Open No. 2001-282164. According to FIG. 1 of this publication, a digital signal processing circuit 10, a D / A converter 12, an analog processing circuit 14, a drive circuit 18, and a power supply circuit 300 are provided. When power saving is instructed by the control unit 16, the power supply circuit 300 is provided so that the voltage supplied to the D / A converter 12 and the analog processing circuit 14 is lower than that during normal operation.
JP 2001-282164 A

上記表示装置では、通常動作時もパワーセーブも、表示部２００に供給する電圧ＶＤＤ３は一定であるので、パワーセーブ時に、消費電力がわずかしか小さくならない、第１の欠点がある。   The display device has a first drawback that the power consumption is only slightly reduced during power saving because the voltage VDD3 supplied to the display unit 200 is constant during both normal operation and power saving.

そこで本発明者は、入力された映像信号を画像信号に変換する信号処理部と、画像信号に従い表示する表示手段と、電源部とを設けた。電源部と信号処理部を接続させ、信号処理部に新たに端子を設け、前記端子と表示手段を接続させ、前記端子に駆動電圧をオンオフさせていた。しかし、信号処理部に新たに端子を設ける必要があるので、汎用品の信号処理部を使うことができない、第２の欠点がある。   In view of this, the present inventor has provided a signal processing unit that converts an input video signal into an image signal, display means for displaying the image signal according to the image signal, and a power supply unit. The power supply unit and the signal processing unit are connected, a terminal is newly provided in the signal processing unit, the terminal and the display unit are connected, and the drive voltage is turned on and off at the terminal. However, since it is necessary to provide a new terminal in the signal processing unit, there is a second drawback that a general-purpose signal processing unit cannot be used.

この欠点を解消するために、本発明者は、ソフトウエアにより動作するＣＰＵにて、表示手段への駆動電圧をオンオフする事を試みた。しかし、ソフトウエアにより、暴走した場合、オンオフの所定のタイミングが維持できない、第３の欠点がある。故に、本発明はこの様な従来の欠点を考慮して、省エネ効果が大きく、汎用品の信号処理部を使え、正確なオンオフのタイミングを維持できる、表示装置を提供する。   In order to eliminate this drawback, the present inventor tried to turn on and off the drive voltage to the display means by a CPU operated by software. However, there is a third drawback that the predetermined on / off timing cannot be maintained in the case of runaway by software. Therefore, the present invention provides a display device that has a large energy saving effect, can use a general-purpose signal processing unit, and can maintain accurate on / off timing in consideration of such conventional drawbacks.

上記課題を解決するために、請求項１の本発明では、入力された映像信号を画像信号に変換する信号処理部と、画像信号に従い画像を表示する表示手段と、電源部と、信号処理部と表示手段と電源部とに各々接続された制御回路とを備え、制御回路は表示手段に対しオンオフする駆動電圧を出力し、信号処理部をして表示手段に対し、オンオフする画像信号を出力させる。   In order to solve the above problems, in the present invention of claim 1, a signal processing unit that converts an input video signal into an image signal, a display unit that displays an image according to the image signal, a power supply unit, and a signal processing unit And a control circuit connected to each of the display means and the power supply unit, the control circuit outputs a driving voltage to be turned on / off to the display means, and a signal processing unit to output an image signal to be turned on / off to the display means. Let

請求項２の本発明では、画像信号の立上り時点は駆動電圧の立上り時点よりも遅く、画像信号の立下り時点は駆動電圧の立下り時点よりも早くなる様に、制御回路は複数の電気部品で構成された。   According to a second aspect of the present invention, the control circuit includes a plurality of electrical components such that the rising time of the image signal is later than the rising time of the driving voltage and the falling time of the image signal is earlier than the falling time of the driving voltage. Consists of.

請求項３の本発明では、信号処理部は少なくとも制御回路に対しクロック信号を出力し制御回路はクロック信号に基づき、第１制御信号および第２制御信号を生成し、第１制御信号は信号処理部へ出力される事により、画像信号が出力され、第２制御信号に従い、駆動電圧は電源部から表示手段へ出力される。   In the present invention of claim 3, the signal processing unit outputs at least a clock signal to the control circuit, the control circuit generates a first control signal and a second control signal based on the clock signal, and the first control signal is signal processing By outputting to the unit, an image signal is output, and the drive voltage is output from the power supply unit to the display unit in accordance with the second control signal.

請求項４の本発明では、クロック信号が出力される開始時点において、第２制御信号が立上り、開始時点から第１所定時間経過後に、第１制御信号が立上る様に、制御回路は構成された。   According to the fourth aspect of the present invention, the control circuit is configured so that the second control signal rises at the start time point when the clock signal is output, and the first control signal rises after the first predetermined time has elapsed from the start time point. It was.

請求項５の本発明では、クロック信号の出力が停止される停止時点から第２所定時間経過後に、第１制御信号は立下り、停止時点から、第２所定時間よりも長い第３所定時間が経過後に第２制御信号は立下る様に、制御回路は構成された。   In the present invention of claim 5, the first control signal falls after the elapse of the second predetermined time from the stop point at which the output of the clock signal is stopped, and the third predetermined time longer than the second predetermined time from the stop point. The control circuit was configured such that the second control signal fell after the lapse.

請求項１の本発明では、入力された映像信号を画像信号に変換する信号処理部と、画像信号に従い画像を表示する表示手段と、電源部と、信号処理部と表示手段と電源部とに各々接続された制御回路とを備え、制御回路は表示手段に対しオンオフする駆動電圧を出力し信号処理部をして表示手段に対し、オンオフする画像信号を出力させる。この様に、表示手段へ供給される駆動電圧および画像信号をオンオフ制御するので、従来よりも、省エネ効果は大きくなる。更に、制御回路が駆動電圧を出力するので、従来の様に、信号処理部において、新たに端子を設ける必要がなく、汎用品の信号処理部を使うことができる。   According to the first aspect of the present invention, a signal processing unit that converts an input video signal into an image signal, a display unit that displays an image according to the image signal, a power unit, a signal processing unit, a display unit, and a power unit And a control circuit connected to each of the control circuits. The control circuit outputs a driving voltage to be turned on / off to the display means and causes the display means to output an image signal to be turned on / off. In this way, since the drive voltage and the image signal supplied to the display means are on / off controlled, the energy saving effect is greater than in the conventional case. Furthermore, since the control circuit outputs the driving voltage, it is not necessary to provide a new terminal in the signal processing unit as in the conventional case, and a general-purpose signal processing unit can be used.

請求項２の本発明では、画像信号の立上り時点は駆動電圧の立上り時点よりも遅く、画像信号の立下り時点は駆動電圧の立下り時点よりも早くなる様に、制御回路は複数の電気部品で構成された。上記構成により、表示手段において、駆動電圧が印加されている期間のみに、画像信号が印加されるので、表示手段を構成する駆動部が破壊される事を防止できる。   According to a second aspect of the present invention, the control circuit includes a plurality of electrical components such that the rising time of the image signal is later than the rising time of the driving voltage and the falling time of the image signal is earlier than the falling time of the driving voltage. Consists of. With the above configuration, since the image signal is applied only during the period in which the drive voltage is applied in the display unit, it is possible to prevent the drive unit constituting the display unit from being destroyed.

請求項３の本発明では、信号処理部は少なくとも制御回路に対しクロック信号を出力し制御回路はクロック信号に基づき、第１制御信号および第２制御信号を生成し、第１制御信号は信号処理部へ出力される事により、画像信号が出力され、第２制御信号に従い、駆動電圧は電源部から表示手段へ出力される。この様に、第１制御信号および第２制御信号を用いた上記構成により、制御回路はハードウエアにて構成することができる。従って、従来の様に、ソフトウエアによる制御動作の暴走を防止できる。   In the present invention of claim 3, the signal processing unit outputs at least a clock signal to the control circuit, the control circuit generates a first control signal and a second control signal based on the clock signal, and the first control signal is signal processing By outputting to the unit, an image signal is output, and the drive voltage is output from the power supply unit to the display unit in accordance with the second control signal. As described above, the control circuit can be configured by hardware by the above configuration using the first control signal and the second control signal. Therefore, the runaway control operation by software can be prevented as in the prior art.

請求項４の本発明では、クロック信号が出力される開始時点において、第２制御信号が立上り、開始時点から第１所定時間経過後に、第１制御信号が立上る様に、制御回路は構成された。上記構成により、第１制御信号および第２制御信号の立上りタイミングを正確に維持できるので、画像信号および駆動電圧の立上りタイミングを正確に維持できる。   According to the fourth aspect of the present invention, the control circuit is configured so that the second control signal rises at the start time point when the clock signal is output, and the first control signal rises after the first predetermined time has elapsed from the start time point. It was. With the above configuration, since the rising timings of the first control signal and the second control signal can be accurately maintained, the rising timings of the image signal and the driving voltage can be accurately maintained.

請求項５の本発明では、クロック信号の出力が停止される停止時点から第２所定時間経過後に、第１制御信号は立下り、停止時点から、第２所定時間よりも長い第３所定時間が経過後に第２制御信号は立下る様に、制御回路は構成された。上記構成により、第１制御信号および第２制御信号の立下りタイミングを正確に維持できるので、画像信号および駆動電圧の立下りタイミングを正確に維持できる。   In the present invention of claim 5, the first control signal falls after the elapse of the second predetermined time from the stop point at which the output of the clock signal is stopped, and the third predetermined time longer than the second predetermined time from the stop point. The control circuit was configured such that the second control signal fell after the lapse. With the above configuration, since the falling timings of the first control signal and the second control signal can be accurately maintained, the falling timings of the image signal and the driving voltage can be accurately maintained.

図１のブロック図に従い、本発明の最良の形態に係る表示装置１を説明する。図１において、信号処理部２は例えば、画像処理部３と、制御部４と、伝送部５等からなる。画像処理部３は例えば、グラフィックＬＳＩ等からなり、入力された映像信号ｋを、液晶表示パネル（後述）の画面サイズに適した画像データｍに変換する。   A display device 1 according to the best mode of the present invention will be described with reference to the block diagram of FIG. In FIG. 1, the signal processing unit 2 includes, for example, an image processing unit 3, a control unit 4, a transmission unit 5, and the like. The image processing unit 3 is composed of, for example, a graphic LSI, and converts the input video signal k into image data m suitable for the screen size of a liquid crystal display panel (described later).

制御部４は例えばＣＰＵ等からなり、この表示装置１に用いられる複数の電気部品（後述）を制御する。   The control unit 4 includes, for example, a CPU and controls a plurality of electric components (described later) used in the display device 1.

伝送部５は、画像処理部３から入力された画像データｍを、画像信号ｉに変換するものである。この画像信号ｉは、例えば、低レベル差動伝送信号（Low Voltage Differential Signal）である。この様に、信号処理部２は、入力された映像信号ｋを、画像信号ｉに変換するものである。   The transmission unit 5 converts the image data m input from the image processing unit 3 into an image signal i. The image signal i is, for example, a low level differential transmission signal (Low Voltage Differential Signal). In this way, the signal processing unit 2 converts the input video signal k into the image signal i.

ＲＡＭ６はランダムアクセスメモリであり、制御部４に接続され、この表示装置１の動作に必要なデータを記憶している。ＲＯＭ７はリードオンリーメモリであり、制御部４に接続されている。ＲＯＭ７は制御部４の制御プログラムを記憶し、また、上述した映像信号ｋを記憶している。   A RAM 6 is a random access memory, is connected to the control unit 4, and stores data necessary for the operation of the display device 1. The ROM 7 is a read-only memory and is connected to the control unit 4. The ROM 7 stores a control program of the control unit 4 and stores the video signal k described above.

入力部８は例えば、キーボードやマウス等からなり、制御部４に接続され、ユーザ（使用者）により入力されるものである。制御回路９は複数の電気部品で構成され、信号処理部２および表示手段（後述）に対し、各々の制御信号（後述）を出力する。   The input unit 8 includes, for example, a keyboard, a mouse, etc., is connected to the control unit 4 and is input by a user (user). The control circuit 9 is composed of a plurality of electrical components, and outputs respective control signals (described later) to the signal processing unit 2 and display means (described later).

プラグ１０の出力側はコネクタ基板１１を介して、電源部１２と、電源手段１３に接続されている。電源部１２はトランスや整流回路などからなり、所定の電圧を持つ直流電圧（例えば、ＶＣＣ＝３．３ボルト，ＶＤＤ＝３．３ボルト）を供給する。電源手段１３はトランスや整流回路からなり、所定の電圧（例えば、１２ボルト）を供給する。   The output side of the plug 10 is connected to the power supply unit 12 and the power supply means 13 via the connector substrate 11. The power supply unit 12 includes a transformer, a rectifier circuit, and the like, and supplies a DC voltage having a predetermined voltage (for example, VCC = 3.3 volts, VDD = 3.3 volts). The power supply means 13 consists of a transformer and a rectifier circuit, and supplies a predetermined voltage (for example, 12 volts).

液晶パネル１４は例えば、２枚のガラス板の中に液晶を封入されたものからなる。下ガラス板の表面上に、複数のソース電極と、複数のゲート電極が行列状に形成され、各画素毎に、各ＴＦＴが形成されている。   The liquid crystal panel 14 is made of, for example, a liquid crystal sealed in two glass plates. A plurality of source electrodes and a plurality of gate electrodes are formed in a matrix on the surface of the lower glass plate, and each TFT is formed for each pixel.

駆動部１５は例えば、ソースドライバと、ゲートドライバ等からなる。ソースドライバは、上記複数のソース電極に接続されている。ゲートドライバは、上記複数のゲート電極に接続されている。この様に、駆動部１５は、液晶パネル１４に設けられた各ソース電極および各ゲート電極を駆動するものである。   The drive unit 15 includes, for example, a source driver and a gate driver. The source driver is connected to the plurality of source electrodes. The gate driver is connected to the plurality of gate electrodes. Thus, the drive unit 15 drives each source electrode and each gate electrode provided on the liquid crystal panel 14.

この駆動部１５と液晶パネル１４とにより、表示手段１６が構成されている。伝送部５の出力側は駆動部１５の入力側に接続されている。上記構成により、画像信号ｉは伝送部５から駆動部１５へ出力される。この様にして、表示手段１６は画像信号ｉに従い、画像を表示する。   The drive unit 15 and the liquid crystal panel 14 constitute a display unit 16. The output side of the transmission unit 5 is connected to the input side of the drive unit 15. With the above configuration, the image signal i is output from the transmission unit 5 to the drive unit 15. In this way, the display means 16 displays an image according to the image signal i.

制御回路９は表示手段１６の駆動部１５に接続され、信号処理部２の伝送部５に接続され、電源部１２に接続されている。   The control circuit 9 is connected to the drive unit 15 of the display unit 16, connected to the transmission unit 5 of the signal processing unit 2, and connected to the power supply unit 12.

また、画像処理部３と、制御部４と、伝送部５と、ＲＡＭ６と、ＲＯＭ７と、制御回路９等は、回路基板２０上に固定されている。上記部品２，６，７，８，９，１０，１１，１２，１３，１６，１７，１８，２０等により、この表示装置１は構成されている。   The image processing unit 3, the control unit 4, the transmission unit 5, the RAM 6, the ROM 7, the control circuit 9, and the like are fixed on the circuit board 20. The display device 1 is constituted by the parts 2, 6, 7, 8, 9, 10, 11, 12, 13, 16, 17, 18, 20, and the like.

次に、主に図２の電気回路図に従い、この表示装置１に用いられる制御回路９を説明する。図２に示された入力端子２１は、画像処理部３に設けられた出力端子（図示せず）に電気的接続されている。画像処理部３により生成されたクロック信号ａは、入力端子２１に供給される。   Next, the control circuit 9 used in the display device 1 will be described mainly according to the electric circuit diagram of FIG. The input terminal 21 shown in FIG. 2 is electrically connected to an output terminal (not shown) provided in the image processing unit 3. The clock signal a generated by the image processing unit 3 is supplied to the input terminal 21.

入力端子２１は導電部２２を介して、伝送部５の入力端子（図せず）に接続され、該入力端子には、クロック信号ａが供給される。また、入力端子２１は導電部を介して、バッファ２３の入力側に接続されている。   The input terminal 21 is connected to an input terminal (not shown) of the transmission unit 5 through the conductive unit 22, and the clock signal a is supplied to the input terminal. The input terminal 21 is connected to the input side of the buffer 23 via a conductive portion.

バッファ２３の出力側は、ダイオード２４（ショットキーバリアダイオードでも良い）のアノードに接続されている。ダイオード２４のカソードは、導電部２５を介して、波形整形器２６の入力側に接続されている。   The output side of the buffer 23 is connected to the anode of a diode 24 (which may be a Schottky barrier diode). The cathode of the diode 24 is connected to the input side of the waveform shaper 26 via the conductive portion 25.

導電部２５の１部は抵抗２７を介して接地されている。導電部２５の他部は、コンデンサ２８を介して接地されている。   A part of the conductive part 25 is grounded via a resistor 27. The other part of the conductive part 25 is grounded via a capacitor 28.

波形整形器２６の出力側は、ダイオード２９と抵抗３０の並列回路を介して、波形整形器３１の入力側に接続されている。波形整形器３１の入力側はコンデンサ３２を介して接地されている。   The output side of the waveform shaper 26 is connected to the input side of the waveform shaper 31 via a parallel circuit of a diode 29 and a resistor 30. The input side of the waveform shaper 31 is grounded via a capacitor 32.

波形整形器３１の出力側は抵抗３３を介して、トランジスタ３４のベースに接続されている。抵抗３５の一側は、抵抗３３と、ベースとの接続点に接続されている。抵抗３５の他側は、トランジスタ３４のエミッタと共に接地されている。   The output side of the waveform shaper 31 is connected to the base of the transistor 34 via the resistor 33. One side of the resistor 35 is connected to a connection point between the resistor 33 and the base. The other side of the resistor 35 is grounded together with the emitter of the transistor 34.

トランジスタ３４のコレクタは、抵抗３６を介して、導電部３７に接続されている。抵抗３８の一側は、トランジスタ３４のコレクタと抵抗３６との接続点に接続されている。抵抗３８の他側は、ＦＥＴ３９のゲートに接続されている。   The collector of the transistor 34 is connected to the conductive portion 37 via the resistor 36. One side of the resistor 38 is connected to a connection point between the collector of the transistor 34 and the resistor 36. The other side of the resistor 38 is connected to the gate of the FET 39.

コンデンサ４０は、導電部３７と、ＦＥＴ３９のゲートとの間に接続されている。導電部３７の一側には、端子４１が接続されている。端子４１には、電源部１２から、所定の電圧ＶＣＣ（例えば、直流３．３ボルト）が供給される。   The capacitor 40 is connected between the conductive portion 37 and the gate of the FET 39. A terminal 41 is connected to one side of the conductive portion 37. A predetermined voltage VCC (for example, direct current 3.3 volts) is supplied to the terminal 41 from the power supply unit 12.

ＦＥＴ３９のドレインは、出力端子４２に接続されている。出力端子４２は、ＦＥＴ３９がオンした時に、端子４１の所定の電圧ＶＣＣ（例えば、直流３．３ボルト）がＦＥＴ３９を通して供給される。   The drain of the FET 39 is connected to the output terminal 42. When the FET 39 is turned on, the output terminal 42 is supplied with the predetermined voltage VCC (for example, DC 3.3 volts) of the terminal 41 through the FET 39.

ダイオード４４と抵抗４５との並列回路は、波形整形器２６の出力側と、波形整形器４６の入力側との間に接続されている。   A parallel circuit of the diode 44 and the resistor 45 is connected between the output side of the waveform shaper 26 and the input side of the waveform shaper 46.

コンデンサ４７の一側は波形整形器４６の入力側に接続され、コンデンサ４７の他側は接地されている。   One side of the capacitor 47 is connected to the input side of the waveform shaper 46, and the other side of the capacitor 47 is grounded.

図２において、伝送部５を除いた上記部品により、この制御回路９は構成されている。出力端子４２は導電部を介し、駆動部１５の電源用端子（図示せず）に接続されている。   In FIG. 2, the control circuit 9 is constituted by the above components excluding the transmission unit 5. The output terminal 42 is connected to a power supply terminal (not shown) of the drive unit 15 through a conductive unit.

次に、図１ないし図４に従い、この表示装置１の動作を説明する。図３は、表示装置１に用いられる各信号の波形図、図４は、その他の信号の波形図である。   Next, the operation of the display device 1 will be described with reference to FIGS. FIG. 3 is a waveform diagram of each signal used in the display device 1, and FIG. 4 is a waveform diagram of other signals.

これらの図において、ユーザは例えば入力部８に設けられたスタートキー（図示せず）を押したものとする。この時、電源部１２は、制御回路９と、信号処理部２と、ＲＡＭ６と、ＲＯＭ７等に対し、所定の電圧ＶＣＣ等を印加する。電源手段１３はインバータ１８に対し、所定の電圧を印加し、バックライト１７を照光させる。   In these drawings, it is assumed that the user presses a start key (not shown) provided in the input unit 8, for example. At this time, the power supply unit 12 applies a predetermined voltage VCC or the like to the control circuit 9, the signal processing unit 2, the RAM 6, the ROM 7, and the like. The power supply means 13 applies a predetermined voltage to the inverter 18 to illuminate the backlight 17.

そして、制御部４は、ＲＯＭ７に記憶された制御プログラムに従って、制御動作を開始する。制御部４は、信号処理部２内の画像処理部３に対し、クロック信号ａの発生を開始させる。   And the control part 4 starts control operation | movement according to the control program memorize | stored in ROM7. The control unit 4 causes the image processing unit 3 in the signal processing unit 2 to start generating the clock signal a.

画像処理部３は、制御回路９および伝送部５に対し、クロック信号ａを出力する。このクロック信号ａが出力される時点を、開始時点Ｔ１と呼ぶ（図３参照）。   The image processing unit 3 outputs a clock signal a to the control circuit 9 and the transmission unit 5. The time point when the clock signal a is output is referred to as a start time point T1 (see FIG. 3).

ダイオード２４と、抵抗２７と、コンデンサ２８とにより、平滑回路が構成され、波形整形器２６への入力信号ｂは、ノコギリ状の波形となる。クロック信号ａの出力が停止される停止時点Ｔ２を過ぎた時、上記入力信号ｂは緩やかに低下する（図３（ｂ）参照）。   The diode 24, the resistor 27, and the capacitor 28 constitute a smoothing circuit, and the input signal b to the waveform shaper 26 has a sawtooth waveform. When the stop time T2 at which the output of the clock signal a is stopped has passed, the input signal b gradually decreases (see FIG. 3B).

波形整形器２６は例えばシュミットトリガからなり、入力信号ｂの波形を整形し、デジタル化する。その結果、波形整形器２６の出力信号ｃは、図３（ｃ）の通りとなる。   The waveform shaper 26 is composed of, for example, a Schmitt trigger, and shapes and digitizes the waveform of the input signal b. As a result, the output signal c of the waveform shaper 26 is as shown in FIG.

ダイオード２９と抵抗３０とコンデンサ３２とにより、信号ｃはオンからオフへ緩やかに低下し、信号ｄとなる（図３（ｄ）参照）。   Due to the diode 29, the resistor 30, and the capacitor 32, the signal c gradually decreases from on to off to become the signal d (see FIG. 3D).

波形整形器３１は入力信号ｄの波形を整形し、デジタル化する。その結果、波形整形器３１の出力信号、即ち、第２制御信号ｅは、図３（ｅ）の通りとなる。   The waveform shaper 31 shapes the waveform of the input signal d and digitizes it. As a result, the output signal of the waveform shaper 31, that is, the second control signal e is as shown in FIG.

この様に、クロック信号ａが出力される開始時点Ｔ１において、第２制御信号ｅは立上る。そして、クロック信号ａの出力が停止される停止時点Ｔ２から、第３所定時間ｔ１２が経過した時点Ｔ３において、第２制御信号ｅは立下る。この様に動作する様に、制御回路９は構成されている。   Thus, the second control signal e rises at the start time T1 when the clock signal a is output. The second control signal e falls at the time T3 when the third predetermined time t12 has elapsed from the stop time T2 when the output of the clock signal a is stopped. The control circuit 9 is configured to operate in this way.

ダイオード４４はダイオード２９と比べて、順方向電流の方向が逆である。このダイオード４４と抵抗４５とコンデンサ４７とにより、信号ｃはオフからオンへ緩やかに増加し信号ｆとなる（図３（ｆ）参照）。   The diode 44 has a reverse direction of the forward current compared to the diode 29. Due to the diode 44, the resistor 45, and the capacitor 47, the signal c gradually increases from OFF to ON to become a signal f (see FIG. 3F).

波形整形器４６は入力信号ｆの波形を整形し、デジタル化する。その結果、波形整形器４６の出力信号、即ち、第１制御信号ｇは図３（ｇ）の通りとなる。   The waveform shaper 46 shapes the waveform of the input signal f and digitizes it. As a result, the output signal of the waveform shaper 46, that is, the first control signal g is as shown in FIG.

この様に、クロック信号ａが出力される開始時点Ｔ１から、第１所定時間ｔ１０が経過した時点Ｔ４において、第１制御信号ｇは立上る。   In this way, the first control signal g rises at the time T4 when the first predetermined time t10 has elapsed from the start time T1 at which the clock signal a is output.

そして、クロック信号ａの出力が停止される停止時点Ｔ２から、第２所定時間ｔ１１が経過した時点Ｔ５において、第１制御信号ｇは立下る。   The first control signal g falls at the time T5 when the second predetermined time t11 has elapsed from the stop time T2 at which the output of the clock signal a is stopped.

抵抗３０とコンデンサ３２による時定数と、抵抗４５とコンデンサ４７による時定数を選択する事により、第２所定時間ｔ１１よりも第３所定時間ｔ１２が長くなる。   By selecting the time constant of the resistor 30 and the capacitor 32 and the time constant of the resistor 45 and the capacitor 47, the third predetermined time t12 becomes longer than the second predetermined time t11.

第２制御信号ｅがハイ状態の時、トランジスタ３４のベースに対し、所定の電圧が印加されるので、トランジスタ３４はオンする。   When the second control signal e is in a high state, a predetermined voltage is applied to the base of the transistor 34, so that the transistor 34 is turned on.

その結果、端子４１と、導電部３７の１部分と、抵抗３６と、トランジスタ３４のコレクタと、トランジスタ３４のエミッタとを経由して、電流が流れる。この時、ＦＥＴ３９のゲートには、電圧ＶＣＣよりも小さい電圧が印加されるので、ＦＥＴ３９はオンする。その結果、出力端子４２は駆動部１５に対し、所定の電圧ＶＤＤ(例えば、直流３．３ボルト)を出力する。   As a result, current flows through the terminal 41, a portion of the conductive portion 37, the resistor 36, the collector of the transistor 34, and the emitter of the transistor 34. At this time, since a voltage lower than the voltage VCC is applied to the gate of the FET 39, the FET 39 is turned on. As a result, the output terminal 42 outputs a predetermined voltage VDD (for example, direct current 3.3 volts) to the drive unit 15.

また、第２制御信号ｅがロウ状態の時、トランジスタ３４のベースに対し、電圧が印加されないので、トランジスタ３４はオフする。その結果、ＦＥＴ３９のゲートは、電圧ＶＣＣ（例えば直流３．３ボルト）が印加されるので、ＦＥＴ３９はオフする。その結果、出力端子４２は駆動部１５に対し、ロウレベルの電圧を出力する。   Further, when the second control signal e is in the low state, no voltage is applied to the base of the transistor 34, so that the transistor 34 is turned off. As a result, since the voltage VCC (for example, DC 3.3 volts) is applied to the gate of the FET 39, the FET 39 is turned off. As a result, the output terminal 42 outputs a low level voltage to the drive unit 15.

この様にして、制御回路９が駆動部１５へ出力する駆動電圧ｈの波形は、図４（ｈ）の通りとなる。即ち、第２制御信号ｅの開始時点Ｔ１において、駆動電圧ｈは立上りを開始する。駆動電圧ｈは、所定電圧ＶＤＤの１０％から９０％へ立上る時間ｔ１が０＜ｔ１＜２５ｍｓとなる様に設定される。コンデンサ４０（例えば０．１μＦ）と、抵抗３８（例えば１０ｋΩ）の値を適切に選択する事により、上記設定は行われる。   In this way, the waveform of the drive voltage h output from the control circuit 9 to the drive unit 15 is as shown in FIG. That is, the drive voltage h starts to rise at the start time T1 of the second control signal e. The drive voltage h is set so that the time t1 when the voltage rises from 10% to 90% of the predetermined voltage VDD satisfies 0 <t1 <25 ms. The above setting is performed by appropriately selecting the values of the capacitor 40 (for example, 0.1 μF) and the resistor 38 (for example, 10 kΩ).

第２制御信号ｅの停止時点Ｔ３において、駆動電圧ｈは立下りを開始する。駆動電圧ｈは、所定電圧ＶＤＤの９０％から１０％へ立下る時間ｔ３が、１５ｍｓ＜ｔ３＜２００ｍｓとなる様に設定される。   At the stop time T3 of the second control signal e, the drive voltage h starts to fall. The drive voltage h is set so that the time t3 when the predetermined voltage VDD falls from 90% to 10% satisfies 15 ms <t3 <200 ms.

また、上述した様に、第２制御信号ｅに従い（即ち、第２制御信号ｅがハイ状態の時）駆動電圧ｈは、電源部１２から表示手段１６へ出力される。   Further, as described above, the drive voltage h is output from the power supply unit 12 to the display unit 16 in accordance with the second control signal e (that is, when the second control signal e is in a high state).

また、図３（ｇ）に従い説明した様に、クロック信号ａが出力される開始時点Ｔ１から第１所定時間ｔ１０が経過した時点Ｔ４において、第１制御信号ｇは立上る。そしてクロック信号ａの出力が停止される停止時点Ｔ２から、第２所定時間ｔ１１が経過した時点Ｔ５において、第１制御信号ｇは立下る。   As described with reference to FIG. 3G, the first control signal g rises at the time T4 when the first predetermined time t10 has elapsed from the start time T1 at which the clock signal a is output. The first control signal g falls at the time T5 when the second predetermined time t11 has elapsed from the stop time T2 at which the output of the clock signal a is stopped.

第１制御信号ｇは信号処理部２の伝送部５に対し、出力される事により、伝送部５は駆動部１５に対し画像信号ｉを出力する。画像信号ｉの波形は、図４（ｉ）に示されている。画像信号ｉは、時点Ｔ４において、立上りを開始する。画像信号ｉは時点Ｔ５において、立下りを開始する。   When the first control signal g is output to the transmission unit 5 of the signal processing unit 2, the transmission unit 5 outputs the image signal i to the drive unit 15. The waveform of the image signal i is shown in FIG. The image signal i starts to rise at time T4. The image signal i starts to fall at time T5.

上述した動作の特徴を以下にまとめる。画像処理部３は少なくとも制御回路９に対し、クロック信号ａを出力する。制御回路９はクロック信号ａに基づき、第１制御信号ｇおよび第２制御信号ｅを生成する。   The characteristics of the operation described above are summarized below. The image processing unit 3 outputs a clock signal a to at least the control circuit 9. The control circuit 9 generates a first control signal g and a second control signal e based on the clock signal a.

第１制御信号ｇは伝送部５へ出力される事により、画像信号ｉは駆動部１５へ出力される。また、上述した様に、駆動電圧ｈは駆動部１５へ出力される。この画像信号ｉと駆動電圧ｈとにより、駆動部１５は液晶パネル１４をして、所定の表示を行わせる。   By outputting the first control signal g to the transmission unit 5, the image signal i is output to the driving unit 15. Further, as described above, the drive voltage h is output to the drive unit 15. Based on the image signal i and the driving voltage h, the driving unit 15 causes the liquid crystal panel 14 to perform a predetermined display.

更に詳細には、制御回路９は表示手段１６に対し、オンオフする駆動電圧ｈ（図４を参照）を出力する。制御回路９は信号処理部２をして、表示手段１６に対し、オンオフする画像信号ｉ（図４参照）を出力する。   More specifically, the control circuit 9 outputs a driving voltage h (see FIG. 4) for turning on / off to the display means 16. The control circuit 9 causes the signal processing unit 2 to output an on / off image signal i (see FIG. 4) to the display means 16.

また、図４に示す様に、画像信号ｉの立上り時点Ｔ４は、駆動電圧ｈの立上り時点Ｔ１よりも遅くなる様に設定されている。画像信号ｉの立下り時点Ｔ５は、駆動電圧ｈの立下り時点Ｔ３よりも早くなる様に設定されている。   Further, as shown in FIG. 4, the rising time T4 of the image signal i is set to be later than the rising time T1 of the drive voltage h. The falling time T5 of the image signal i is set to be earlier than the falling time T3 of the drive voltage h.

本発明の最良の形態に係る表示装置１のブロック図である。1 is a block diagram of a display device 1 according to the best mode of the present invention. 上記表示装置１を構成する制御回路９の電気回路図である。2 is an electric circuit diagram of a control circuit 9 constituting the display device 1. FIG. 上記表示装置１に用いられる各信号の波形図である。4 is a waveform diagram of each signal used in the display device 1. FIG. 上記表示装置１に用いられる他の信号の波形図である。FIG. 10 is a waveform diagram of other signals used in the display device 1.

符号の説明Explanation of symbols

２ 信号処理部
９ 制御回路
１２ 電源部
１６ 表示手段 2 Signal processing section 9 Control circuit 12 Power supply section 16 Display means

Claims (4)

画像信号に従い画像を表示する表示手段と、前記表示手段に前記画像信号を出力する画像処理部と、電源部と、前記画像処理部と前記電源部による画像信号と駆動電圧の出力を制御する制御回路とを備え、
前記画像処理部は、前記制御回路に対しクロック信号を出力し、
前記制御回路は前記クロック信号に基づき、第１制御信号および第２制御信号を出力し、
前記画像処理部は、前記第１制御信号が入力される事により、前記画像信号を出力し、
前記制御回路は、前記第２制御信号に従い、前記駆動電圧を前記表示手段へ出力し、
前記画像信号の出力の立上り時点は前記駆動電圧の出力の立上り時点よりも遅く、前記画像信号の立下り時点は前記駆動電圧の立下り時点よりも早い事を特徴とする表示装置。 Display means for displaying an image according to an image signal, an image processing section for outputting the image signal to the display means, a power supply section, and a control for controlling the output of the image signal and drive voltage by the image processing section and the power supply section With circuit,
The image processing unit outputs a clock signal to the control circuit,
The control circuit outputs a first control signal and a second control signal based on the clock signal,
The image processing unit outputs the image signal when the first control signal is input,
The control circuit outputs the drive voltage to the display means according to the second control signal,
The display device according to claim 1, wherein a rise time of the output of the image signal is later than a rise time of the output of the drive voltage, and a fall time of the image signal is earlier than a fall time of the drive voltage. 前記制御回路は複数の電気部品で構成された事を特徴とする請求項１の表示装置。   The display device according to claim 1, wherein the control circuit includes a plurality of electrical components. 前記クロック信号が出力される開始時点において、前記第２制御信号が立上り、前記開始時点から第１所定時間経過後に、前記第１制御信号が立上る様に、前記制御回路は構成された事を特徴とする請求項２の表示装置。   The control circuit is configured so that the second control signal rises at the start time when the clock signal is output, and the first control signal rises after the first predetermined time has elapsed from the start time. The display device according to claim 2, characterized in that: 前記クロック信号の出力が停止される停止時点から第２所定時間経過後に、前記第１制御信号は立下り、前記停止時点から、前記第２所定時間よりも長い第３所定時間が経過後に前記第２制御信号は立下る様に、前記制御回路は構成された事を特徴とする請求項３の表示装置。   The first control signal falls after a second predetermined time has elapsed from the stop point at which the output of the clock signal is stopped, and the third control time after the third predetermined time longer than the second predetermined time has elapsed from the stop point. 4. The display device according to claim 3, wherein the control circuit is configured so that two control signals fall.
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