JP2005084559A - Power-on reset circuit - Google Patents
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Abstract
Description
本発明は、液晶パネルを駆動する駆動回路に使用されるゲートドライバの全出力端子を、電源が投入されてから操作が開始されるまでの間オフ状態にするパワーオンリセット回路に関する。 The present invention relates to a power-on reset circuit in which all output terminals of a gate driver used in a drive circuit for driving a liquid crystal panel are turned off until the operation is started after power is turned on.
図３に一般的な液晶パネルの駆動回路の構成図を示す。図３に示すように、液晶パネル３１の表示データ線３２はソースドライバ３３を介して液晶駆動コントローラ３４に接続されており、液晶パネル３１の走査線３５はゲートドライバ３６を介して液晶駆動コントローラ３４に接続されている。
FIG. 3 shows a configuration diagram of a general liquid crystal panel drive circuit. As shown in FIG. 3, the
液晶駆動コントローラ３４は、液晶パネル３１の表示データ線３２にソースドライバ３３を介して表示データを供給し、液晶パネル３１の走査線３５にゲートドライバ３６を介して操作信号を供給する（例えば、特許文献１参照。）。
The liquid
図４にゲートドライバ３６の内部回路の概略図を示す。図４に示すように、液晶パネルの駆動回路に使用されるゲートドライバは、クロック信号、操作開始信号、電源ＶＤＤなどが入力されるシフトレジスタ４１と、シフトレジスタ４１の出力を受けて走査線に操作信号を出力するレベルシフタ４２とからなる。
FIG. 4 shows a schematic diagram of the internal circuit of the
以上のように構成された一般的な液晶パネルの駆動回路には以下の問題が存在する。すなわち、電源投入時にはクロック信号などの電圧レベルが不定であるため、ゲートドライバ内部のシフトレジスタの内部信号が不定な電圧レベルとなり、シフトレジスタから不定な電圧レベルの信号が出力され、レベルシフタの出力信号の電圧レベルを決定する電圧レベルが不定な電圧レベルとなり、その結果、電源投入時におけるゲートドライバの出力端子が“オフ状態”とならず、ゲートドライバから不定な電圧レベルの信号が出力され、液晶パネルに画面のちらつきや異常表示が発生するという問題があった。 The general liquid crystal panel drive circuit configured as described above has the following problems. That is, when the power is turned on, the voltage level of the clock signal and the like is indeterminate, so the internal signal of the shift register inside the gate driver becomes an indeterminate voltage level, an indefinite voltage level signal is output from the shift register, and the output signal of the level shifter The voltage level that determines the voltage level of the gate driver becomes an indeterminate voltage level. As a result, the output terminal of the gate driver at the time of turning on the power is not turned off, and a signal with an indefinite voltage level is output from the gate driver. There was a problem that screen flickering or abnormal display occurred on the panel.
なお、“オフ状態”は、ゲートドライバの全出力端子の電圧が液晶パネルの表示をＯＦＦする電圧レベルにあることを意味する。
本発明は、上記問題点に鑑み、電源投入時にリセット信号を供給してゲートドライバの全出力端子をオフ状態にし、操作開始信号の入力時に上記リセット信号を解除してゲートドライバの全出力端子を通常動作状態に戻すことにより、電源投入時における液晶パネルの画面のちらつきや異常表示を回避することができるパワーオンリセット回路を提供することを目的とする。 In view of the above problems, the present invention supplies a reset signal when power is turned on to turn off all the output terminals of the gate driver, cancels the reset signal when an operation start signal is input, and sets all the output terminals of the gate driver. An object of the present invention is to provide a power-on reset circuit that can avoid flickering of the screen of the liquid crystal panel and abnormal display when the power is turned on by returning to the normal operation state.
本発明の請求項１記載のパワーオンリセット回路は、液晶パネルの表示データ線にソースドライバを介して表示データを供給し、液晶パネルの走査線にゲートドライバを介して操作信号を供給する液晶駆動コントローラを有する液晶パネルの駆動回路において、前記液晶パネルの電源投入時に、電源の立ち上がりに同期して前記ゲートドライバにリセット信号を供給し前記ゲートドライバの全出力端子をオフ状態にし、前記ゲートドライバに入力される操作開始信号の立ち上がりに同期して前記リセット信号を解除し前記ゲートドライバの全出力端子を通常動作状態に戻すものである。 The power-on reset circuit according to claim 1 of the present invention supplies liquid crystal display data to a display data line of a liquid crystal panel via a source driver and supplies an operation signal to a scan line of the liquid crystal panel via a gate driver. In the driving circuit of the liquid crystal panel having a controller, when the liquid crystal panel is turned on, a reset signal is supplied to the gate driver in synchronization with the rising of the power to turn off all output terminals of the gate driver, and the gate driver The reset signal is canceled in synchronization with the rising of the input operation start signal, and all the output terminals of the gate driver are returned to the normal operation state.
本発明によれば、電源投入時における液晶パネルの画面のちらつきや異常表示を防ぐことができる。 According to the present invention, it is possible to prevent flickering or abnormal display of the screen of the liquid crystal panel when the power is turned on.
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。
図１に本実施の形態におけるパワーオンリセット回路の構成図を示す。図１において、１〜４は電圧レベル設定回路であり、５、６はＮＡＮＤ回路である。また、７は抵抗、８〜１１はコンデンサ、１２はインバータである。
Embodiments of the present invention will be specifically described below with reference to the drawings.
FIG. 1 shows a configuration diagram of a power-on reset circuit in the present embodiment. In FIG. 1, 1 to 4 are voltage level setting circuits, and 5 and 6 are NAND circuits. 7 is a resistor, 8 to 11 are capacitors, and 12 is an inverter.
なお、ＮＡＮＤ回路５、６およびインバータ１２には電源ＶＤＤと基準電位ＶＳＳが接続されており、ハイレベルの信号として電位がＶＤＤレベルの信号を出力し、ローレベルの信号として電位がＶＳＳレベルの信号を出力する。
Note that the power supply VDD and the reference potential VSS are connected to the
また、該パワーオンリセット回路において使用する電源ＶＤＤと操作開始信号は、図４に示す電源ＶＤＤと操作開始信号である。
図１に示すように、第１の電圧レベル設定回路１は電源ＶＤＤに接続される抵抗７と基準電位ＶＳＳに接続されるコンデンサ８からなり、抵抗７とコンデンサ８との間から取り出した信号をＮＡＮＤ回路５の一方の入力へ出力する。
The power supply VDD and operation start signal used in the power-on reset circuit are the power supply VDD and operation start signal shown in FIG.
As shown in FIG. 1, the first voltage level setting circuit 1 includes a resistor 7 connected to a power supply VDD and a capacitor 8 connected to a reference potential VSS, and a signal extracted from between the resistor 7 and the capacitor 8 is obtained. Output to one input of the
また、第２の電圧レベル設定回路２は電源ＶＤＤに接続されるコンデンサ９と操作開始信号を入力とするインバータ１２からなり、コンデンサ９とインバータ１２の出力との間から取り出した信号をＮＡＮＤ回路６の一方の入力へ出力する。
The second voltage
また、ＮＡＮＤ回路５の出力信号は、電源ＶＤＤに接続されるコンデンサ１０からなる第３の電圧レベル設定回路３に接続され、ＮＡＮＤ回路６の他方の入力となる。
また、ＮＡＮＤ回路６の出力信号は、基準電位ＶＳＳに接続されるコンデンサ１１からなる第４の電圧レベル設定回路４に接続され、ＮＡＮＤ回路５の他方の入力となる。
The output signal of the
The output signal of the
次に、該パワーオンリセット回路の動作について説明する。
電源投入前、電源ＶＤＤは基準電位ＶＳＳレベルと同電位であり、また操作開始信号は基準電位ＶＳＳレベルに固定された状態にある。
Next, the operation of the power-on reset circuit will be described.
Before power-on, the power supply VDD is at the same potential as the reference potential VSS level, and the operation start signal is fixed at the reference potential VSS level.
電源ＶＤＤの電位がＶＳＳレベルから徐々に立ち上がっていくと、第１の電圧レベル設定回路１からＮＡＮＤ回路５へ出力される信号の電位もこの立ち上がりに同期してＶＳＳレベルから立ち上がっていく。
When the potential of the power supply VDD gradually rises from the VSS level, the potential of the signal output from the first voltage level setting circuit 1 to the
また、インバータ１２へは電位がＶＳＳレベルの信号が入力されるので、第２の電圧レベル設定回路２からＮＡＮＤ回路６へ出力される信号の電位も電源ＶＤＤの立ち上がりに同期してＶＳＳレベルから立ち上がっていく。
Further, since a signal having a potential of VSS level is input to the
また、第４の電圧レベル設定回路４からはコンデンサ１１より電位がＶＳＳレベルの信号が出力されるので、ＮＡＮＤ回路５の出力信号の電位も電源ＶＤＤの立ち上がりに同期してＶＳＳレベルから立ち上がっていく。
Further, since the fourth voltage level setting circuit 4 outputs a signal having a potential of VSS level from the
従って、第３の電圧レベル設定回路３の出力信号は、電源ＶＤＤの立ち上がりに同期して電位がＶＳＳレベルから立ち上がっていく信号となり、ＮＡＮＤ回路６の出力信号は電位が概ねＶＳＳレベルに固定された信号となる。
Therefore, the output signal of the third voltage
この結果、ＮＡＮＤ回路５の出力とコンデンサ１０との間から取り出されるリセット信号の電位は、電源投入時に電源ＶＤＤの立ち上がりに同期してＶＳＳレベルから立ち上がっていき、電源ＶＤＤが完全に立ち上がったときＶＤＤレベルとなる（図２のリセット信号アクティブ状態２１を参照。）。
As a result, the potential of the reset signal taken out between the output of the
次に、リセット解除時の動作について説明する。
電位が基準電位ＶＳＳレベルに固定されていた操作開始信号が徐々に立ち上がっていくと、インバータ１２の出力信号の電位はそれに同期して徐々に立ち下がっていく。そのため、ＮＡＮＤ回路６の出力信号の電位は、操作開始信号に同期して電位ＶＤＤレベルまで立ち上がっていき、ＮＡＮＤ回路５の出力信号の電位は、電位ＶＳＳレベルまで立ち下がっていく。
Next, the operation at the time of reset release will be described.
When the operation start signal whose potential has been fixed at the reference potential VSS level gradually rises, the potential of the output signal of the
その結果、リセット信号の電位は、操作開始信号の入力時に操作開始信号の立ち上がりに同期してＶＤＤレベルからＶＳＳレベルまで立ち下がる（図２のリセット信号解除状態２２を参照。）。
As a result, the potential of the reset signal falls from the VDD level to the VSS level in synchronization with the rise of the operation start signal when the operation start signal is input (see the reset
以上のように構成されたパワーオンリセット回路が発生するリセット信号を図４に示すゲートドライバ内部のシフトレジスタへ入力することにより、液晶パネルの電源投入時にゲートドライバの全出力端子をオフ状態にすることができ、操作開始信号の入力時にリセット信号を解除しゲートドライバの全出力端子を通常動作状態に戻すことができる。 By inputting the reset signal generated by the power-on reset circuit configured as described above to the shift register inside the gate driver shown in FIG. 4, all the output terminals of the gate driver are turned off when the liquid crystal panel is turned on. The reset signal can be canceled when the operation start signal is input, and all the output terminals of the gate driver can be returned to the normal operation state.
本発明にかかるパワーオンリセット回路は、電源の投入をトリガとしてリセット信号を出力するので、電源投入時の内部信号の状態が不定であったり、電源投入時に不定な信号を出力したりする回路において有用である。 Since the power-on reset circuit according to the present invention outputs a reset signal triggered by power-on, the internal signal state at power-on is indefinite or an indeterminate signal is output at power-on. Useful.
１ 第１の電圧レベル設定回路
２ 第２の電圧レベル設定回路
３ 第３の電圧レベル設定回路
４ 第４の電圧レベル設定回路
５、６ ＮＡＮＤ回路
７ 抵抗
８、９、１０、１１ コンデンサ
１２ インバータ
２１ リセット信号アクティブ状態
２２ リセット信号解除状態
３１ 液晶パネル
３２ 表示データ線
３３ ソースドライバ
３４ 液晶駆動コントローラ
３５ 走査線
３６ ゲートドライバ
４１ シフトレジスタ
４２ レベルシフタ
DESCRIPTION OF SYMBOLS 1 1st voltage
Claims (1)
前記液晶パネルの電源投入時に、電源の立ち上がりに同期して前記ゲートドライバにリセット信号を供給し前記ゲートドライバの全出力端子をオフ状態にし、前記ゲートドライバに入力される操作開始信号の立ち上がりに同期して前記リセット信号を解除し前記ゲートドライバの全出力端子を通常動作状態に戻すパワーオンリセット回路。
In a liquid crystal panel drive circuit having a liquid crystal drive controller that supplies display data to a display data line of a liquid crystal panel via a source driver and supplies an operation signal to a scan line of the liquid crystal panel via a gate driver.
When the power of the liquid crystal panel is turned on, a reset signal is supplied to the gate driver in synchronization with the rise of the power to turn off all the output terminals of the gate driver, and in synchronization with the rise of the operation start signal input to the gate driver A power-on reset circuit that releases the reset signal and returns all output terminals of the gate driver to a normal operation state.
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