JP4642895B2 - メモリセンシング回路における薄膜ダイオード電圧しきい値の温度補償 - Google Patents

Description

本発明は一般的に、メモリアレイのメモリセルを選択するためのメモリデバイスおよびダイオードに関する。特定的には、本発明は、制御可能に導電性のある層を含むメモリデバイスに関する。

コンピュータおよびメモリデバイスの基本機能は情報処理および記憶を含む。典型的なコンピュータシステムでは、これらの算術、論理およびメモリ動作は、しばしば「０」および「１」と称される２つの状態の間を可逆に切換えることができる装置によって行なわれる。そのような切換え装置は、これらのさまざまな機能を果たし、高速で２つの状態の間を切換えることが可能な半導電装置から作製される。

たとえばデータの記憶または処理のための電子アドレス指定またはロジックデバイスは、無機固体技術、および特に結晶性シリコンデバイスで作製される。金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は主なものの１つである。

コンピュータおよびメモリデバイスをより高速に、より小型に、かつより安価にするにあたっての進歩の多くは、集積化、すなわち切手サイズのシリコン片の上により多くのトランジスタおよびその他の電子構造を詰め込むことにかかる。切手サイズのシリコン片は、各々のトランジスタが数百ナノメータの大きさであるとすれば、トランジスタを数千万個含み得る。しかしながら、シリコン系装置はそれらの根本的に物理的なサイズの限界に近づいている。

無機固体装置には一般的に、高コストおよびデータ記憶密度の損失につながる複雑なアーキテクチャという欠点がある。無機半導体材料に基づく揮発性半導体メモリの回路構成には電流を常に供給しなければならず、その結果記憶された情報を維持するためには発熱および高い電力消費が生じてしまう。不揮発性半導体装置はデータレートが低く、比較的消費電力が高く、かつ複雑さの度合が大きい。

さらに、無機固体装置のサイズが小さくなり、集積化が進むにつれて、整列公差に対する感度が増大して、作製が著しくより難しくなっている。最小限の小さなサイズの特徴の形成は、作動回路の製造に最小サイズを使用できることを暗示するわけではない。最小限の小さなサイズよりもはるかに小さい、たとえば最小サイズの４分の１の整列公差を有することが必要である。

無機固体装置のスケーリングはドーパントの拡散距離に関する問題を提起する。寸法が小さくなるにつれ、シリコン中でのドーパントの拡散距離はプロセス設計における困難をもたらしている。これに関連して、ドーパントの移動度を低減し、かつ高温にある時間を短縮するために多くの調節がなされている。しかしながら、そのような調節を無限に継続することができるかは明確でない。

半導体接合部に対して（逆バイアス方向に）電圧を印加すると、接合部の付近に空乏領域が生じる。空乏領域の幅は半導体のドープレベルに依存する。空乏領域が広がって別の空乏領域に接すると、パンチスルーまたは無制御の電流の流れが発生し得る。

ドープレベルをより高くすると、パンチスルーを防止するのに必要な分離が最小限になってしまう傾向がある。しかしながら、単位距離当りの電圧変化が大きい場合、単位距離当りの電圧変化が大きいことが電界の大きさが大きいことを暗示するという点において一層の困難が発生する。そのような急峻な勾配を横断する電子は最小伝導帯エネルギよりも大幅に高いエネルギレベルに加速し得る。そのような電子はホットエレクトロンとして公知であり、十分に高エネルギであるので、絶縁体を通過して半導体装置を不可逆に劣化させてしまい得る。

スケーリングおよび集積化は、モノリシック半導体基板における絶縁をより困難にする。特に、装置同士の横方向の絶縁はある状況では困難である。別の困難は、漏れ電流のスケーリングである。さらに別の困難は、基板内でのキャリアの拡散によって示される。すなわち、自由なキャリアが数十ミクロンに亘って拡散して、蓄積された電荷を中和してしまい得る。

発明の概要
以下は、この発明のいくつかの局面の基本的な理解のためのこの発明の要約である。この要約は、この発明の重要な／決定的な要素を同定したり、またはこの発明の範囲を明確に記述したりすることを意図するものではない。その唯一の目的は、後で提示されるより詳細な説明の準備として、簡略化された形態でこの発明のいくつかの概念を提示することである。

本発明は、メモリセンシング回路における薄膜ダイオード電圧レベルの温度補償のシステムおよび方法を提供する。そのような温度補償は、アレイコアおよび／またはメモリアレイに亘って一貫した動作電圧を維持するのに利用することができる。本発明は、アレイコアに対する読出動作を駆動することができるセンシング（カスコード）回路を含む。アレイコアは、ナノスケール抵抗メモリ（ＮＲＭ）セルと直列の薄膜ダイオードからなり得る。薄膜ダイオードはプロセスおよび／または温度変化によるしきい値電圧の変動を受け得る。たとえば、周囲温度の上昇により、薄膜ダイオードのしきい値電圧が低下し得る。そのような変化の結果、ＮＲＭセルに達する動作電圧レベルが対応して変動し得る。

さらに、本発明は、温度補償バイアス電圧を与えてＮＲＭセルに亘って一定の動作電圧を維持する温度感受性バイアス回路を含む。バイアス温度感受性バイアス回路は、アレイコア中のダイオードのしきい値電圧変動を追跡する薄膜ダイオードを含み得る。薄膜ダイオードは、アレイコアのＮＲＭセルに対する温度効果を真似るのに用いられる抵抗比を作り出す２つの抵抗と直列であり得る。温度感受性バイアス回路は、参照温度補償バイアス電圧を生成し得る。生成された電圧は、ＮＲＭセルに亘って一定の動作電圧を維持するため、ＮＲＭセルに対して差動増幅器によって複製される。本発明は薄膜ダイオードの利用に限定されるものではなく、アレイコアと温度感受性バイアス回路との両者ともをさまざまな温度可変選択装置とともに用い得ることに留意されたい。

したがって、本発明は、プロセスおよび／または温度変化によるダイオードしきい値電圧変動を補償する、単純なしかし新規の方策である。本発明は、潜在的にセルを害する有害な高い動作電圧レベルからアレイコア中のナノスケール抵抗メモリ（ＮＲＭ）セルを保護し、かつたとえば読出動作の実行中にエラーまたは低速読出を引起し得るＮＲＭセルに対する低動作電圧レベルの発生を回避することができる。さらに、本発明は、温度変化選択装置と直列の、動作選択特性を有するいずれのメモリセルも利用し得ることを理解されたい。

以上および関連の目的の達成のため、この発明は、以下に十分に説明され、かつ特に請
求項で指摘される特徴を含む。以下の説明および添付の図面は、この発明のある例示的な局面および実現例を詳細に述べる。しかしながら、これらはこの発明の原則を用い得るさまざまな態様のうちわずかなものを示すに過ぎない。この発明のその他の目的、利点および新規の特徴は、添付の図面と関連して考慮されれば、この発明の以下の詳細な説明から明らかになるであろう。

発明の詳細な説明
図面を参照して本発明を説明する。ここで、本明細書を通じて、同じ参照番号は同じ要素を参照するように用いられる。以下の説明では、説明の目的のため、本発明の完全な理解のために数多くの具体的な詳細を述べる。しかしながら、本発明はこれらの具体的な詳細がなくても実践され得ることが明らかであろう。他の例では、本発明の説明を容易にするため、周知の構造および装置をブロック図の形態で示す。

本発明は、メモリセンシング回路における薄膜ダイオード電圧レベルの温度補償のシステムおよび方法を提供する。差動増幅器は、１つ以上の温度可変選択装置を利用するアレイコアおよび／またはメモリアレイ中のＮＲＭセルに対して、温度感受性バイアス回路が生成する補償バイアス参照電圧を複製するのに用いることができる。たとえば、アレイコアは、薄膜ダイオードと直列にＮＲＭセルを含み得る。温度感受性バイアス回路には２つの抵抗と直列の薄膜ダイオードが設けられる。抵抗のうち一方は正の温度係数を有し、他方は負の温度係数を有する。温度および／またはプロセスの変化がアレイコアダイオードのしきい値電圧に影響を及ぼすと、温度感受性バイアス回路の薄膜ダイオードはアレイコアのダイオードを追跡して、抵抗はＮＲＭセルに対する温度効果を真似る。その結果、温度感受性バイアス回路は参照電圧を生成して、アレイコアダイオードのしきい値電圧が変動しているにも拘らず、たとえば一定の読出動作電圧が確実にＮＲＭセルに印加されるようにすることができる。

以下の議論は、ダイオード素子の典型的な動作に関し、本発明のさまざまな局面の理解を高めることを意図するものであり、これを限定したりまたは規定したりするものではない。いくつかの例では、ダイオードの動作に関する以下の議論は本発明には当てはまらないかもしれないが、そのような動作は当業者によって判断され得るものである。ダイオードは本質的に接合部によって分かれる２領域の装置である。ダイオードは電流が通過するのを許すかまたはそれを禁止するかのいずれかである。電流が通過を許されるか否かは、バイアシングと称される電圧レベルおよび極性によって決まる。一般的に、印加される電圧の極性が接合部のダイオード領域の極性に一致すれば、ダイオードは電流が流れるのを許す順方向バイアスと考えられる。極性が反対であれば、ダイオードは電流の流れを禁止する逆方向バイアスと考えられる。逆方向にバイアスされたダイオードでの電流の流れは、接合部を降伏させるレベルまで印加電圧を上昇させることによって達成され得る。一般的に、通常のダイオードでこの状態に達すると、増大する電流によって生じる熱の発生によってダイオードが損傷してしまう。しかしながら、ツェナー型ダイオードの場合は降伏は損傷の条件ではなく、印加された電圧レベルが降伏を生じさせるのに必要なレベルを下回ると、電流の流れがもう１度停止する。

一般的に、電流と電圧との間の関係は、理想的なダイオード式を用いると、以下のように表わすことができる。

式中Ｉ_Dはダイオードを通る電流であり、Ｖ_Dはダイオードにかかる電圧である。さらに、Ｉ_Sは逆飽和電流（逆方向にバイアスされるとダイオードを通って流れる電流、Ｖ_Dは負である）であり、ｑは電荷（１．６０２×１０^-19Ｃ）であり、ｋはボルツマン定数（１．３８×１０^-23Ｊ／°Ｋ）であり、Ｔはケルビンでの接合部温度であり、ｎは放出係数である。

ツェナーダイオードは、それに対する電圧がツェナー電圧（Ｖ_Z）と称されるある（負の）値に達すると、逆方向に電流を通過させるように設計される。ダイオード電圧がＶ_D＞−Ｖ_Zである場合、ツェナーダイオードは通常のダイオードのように振舞う。しかしながら、Ｖ_D＝−Ｖ_Zである場合、ダイオードは電流が降伏条件で流れるようにし、電圧Ｖ_Dを値−Ｖ_Zでほぼ一定に保つ。このように、ツェナーダイオードは電圧調整器として働き得る。

逆方向にバイアスされたダイオードは理想的には非導通であるが、少数のキャリアの存在により電圧が印加されると、小さな電流が依然として半導体接合部を通って流れる。逆方向電流の合計は以下の式によって近似され得る。

式中Ｄ_pはホール拡散係数であり、τ_pおよびτ_nは空乏領域のホールおよび電子の有効寿命定数である。逆方向電流は中性領域の拡散成分と空乏領域の生成電流との和である。拡散電流は、材料を通じた電荷の濃度の変化によるものである。第２項はエネルギバンドギャップ内に存在する深い準位を通しての電荷の放出から導かれる。さらに、Ｗは空乏領域の幅であり、ｎ_iは真性密度であり、Ｎ_Dはドナー密度である。

ダイオード接合を形成するのに用いられる２つの材料の仕事関数によって、接合部に形成されるポテンシャル障壁が決まる。仕事関数は真空準位とフェルミ準位Ｅ_Fとの間のエネルギ差として規定される。一例として、本発明のダイオード層を形成するのに金属層とｎ型半導体層とが用いられていると仮定する。そうすると、金属層の仕事関数はｑφ_mで示され、半導体層はｑ（χ＋Ｖ_n）で示され、式中、半導体の電子親和力であるχは伝導帯Ｅ_Cの底と真空準位との間のエネルギ差である。さらに、ｑＶ_nはＥ_Cとフェルミ準位との間の差である。

金属と半導体層とが接していると、半導体から金属に電荷が流れる。半導体はｎ型であるので、その仕事関数は金属の仕事関数よりも小さい。２つの層の間の距離が小さくなるにつれ、金属の表面での負の電荷の蓄積が増大する。半導体の中には、等しくかつ反対の電荷が存在する。層間の距離が原子間距離に匹敵する場合、ギャップは電子に対して透明になる。障壁の高さｑφ_Bnの限界値は以下の式によって与えられる。

次に障壁の高さは金属の仕事関数と半導体の電子親和性との間の差である。
以上の式は、ダイオード層のさまざまな属性を定めるのに利用される式の基本的な理解を与えることを意味する。それらは、本発明の局面に必要な特性を定めるのに用いることができる唯一の式であることを意味するものではない。当業者は、本明細書中に表わされる過度に単純化された性質を認め、またより高レベルのダイオードの性質を定めるのにより複雑な式を実行できることを確認し得る。ｐ−ｎ型ダイオード層の電荷担体および障壁ポテンシャルを以下に論じる。このタイプの接合部はダイオードに一般的に見られるものであり、本発明の唯一の手段としてではなく、どのようにダイオードが働くかの一例として本明細書中で論じられる。議論においてはツェナー型のダイオードを含むが、そのように含むことによって本発明がツェナー型ダイオードであると示すことが意図されるものではなく、たとえばツェナー型ダイオードと同様の挙動を示し得ることを理解されたい。以上の議論はダイオードおよびツェナー型ダイオードの局面に焦点合せされたが、本発明はさまざまな温度可変選択装置によって実現され得ることを確認されたい。最後に、本発明は、上述の式、局面および典型的なダイオード素子の特徴に限定されるものではないことを認められたい。

まず図１を参照して、本発明の１つの局面に従う薄膜ダイオードしきい値追跡システムの高レベルブロック図が示される。システム１００は、ナノスケール抵抗メモリ（ＮＲＭ）セル１１０と、温度感受性バイアス回路１２０とを含む。ＮＲＭセル１１０は、第１の電極１１２、第２の電極１１６、および制御可能に導電性のある媒体１１４を含む。温度感受性バイアス回路１２０は、ＮＲＭセル読出動作の間にＮＲＭセル１１０に参照電圧１３０を与える。しかしながら、たとえばプログラムおよび／または消去動作の間、参照電圧１３０を用いて一定の動作電圧を維持することもできることを認められたい。温度感受性バイアス回路１２０およびＮＲＭセル１１０は両者とも同じタイプの薄膜ダイオードを利用することができる。温度感受性バイアス回路１２０の薄膜ダイオードは、ＮＲＭセル１１０と関連付けられる薄膜ダイオードに対する電圧を追跡するおよび／または真似る。ＮＲＭセル動作の間に周囲温度および／またはプロセスの変化が起こるので、ＮＲＭセル１１０と関連付けられる薄膜ダイオードのしきい値電圧が変化し得る。たとえば、周囲温度が上昇するとしきい値電圧が低下し得る。ＮＲＭセル１１０と関連付けられる薄膜ダイオードのしきい値電圧のそのような変動の結果、ＮＲＭセル１１０に対する動作電圧が異なり得る。（たとえば温度上昇などの）そのようなプロセス変化の効果を補償するため、温度感受性バイアス回路１２０は、ＮＲＭセル１１０に補償バイアス参照電圧１３０を与えて、ＮＲＭセル動作の間は一定のＮＲＭセル動作電圧がＮＲＭセル１１０に確実に印加されるようにする。次に、たとえば、読出動作の間は一定の電圧レベルを維持することができる。そのような電圧維持はＮＲＭセルの性能および／またはＮＲＭセルアレイの性能において極めて重要な要因である。なぜなら、印加される電圧が低いとＮＲＭセル内の読出動作が遅くなり、印加される電圧が高いとＮＲＭセルの状況および／または状態を害する結果となり得るからである。本発明の１つの局面に従うと、差動増幅器は、温度感受性バイアス回路１２０からＮＲＭセル１１０への参照電圧を複製することができる。

図２を参照して、例示的なメモリセル２０４の分解図２０２とともに、この発明の１つの局面に従って利用可能な複数のメモリセルを含む例示的な超小型電子メモリデバイス２００の簡単な説明が示される。同様の特徴を有する他のメモリデバイスおよび１つ以上のメモリセルも本発明の局面と相互作用できることが理解される。たとえば、超小型電子メモリデバイス２００は、存在する行、列および層の数（後述の三次元の向き）で決まるような所望の数のメモリセルを含む。第１の電極２０６および第２の電極２０８が実質的に
垂直の向きで示されるが、分解図２０２の構造を達成する他の向きも可能である。各々のメモリセル２０４は、第１の電極２０６および第２の電極２０８を含み、その間に制御可能に導電性のある媒体２１０が介在する。制御可能に導電性のある媒体２１０は、低導電層２１２および不動態層２１４を含む。簡潔さのため、周辺回路構成および装置は図示しない。

メモリセルは少なくとも２つの電極を含み、１つ以上の電極は、制御可能に導電性のある媒体を挟む２つの電極の間に配置され得る。電極は、導電性金属、導電性金属合金、導電性金属酸化物、導電性ポリマー膜、半導体材料などの導電性材料からなる。

電極の例は、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛およびその合金、酸化インジウム錫（ＩＴＯ）、ポリシリコン、ドープトアモルファスシリコン、金属シリサイトなどのうち１つ以上を含む。合金電極は具体的に、ハステロイ（登録商標）、コバール（登録商標）、インバール（登録商標）、モネル（登録商標）、インコネル（登録商標）、真鍮、ステンレス鋼、マグネシウム銀合金、およびさまざまな他の合金を含む。

２つの電極間に配置される制御可能に導電性のある媒体は、外部刺激を用いて制御可能な態様で、導電、半導電または非導電にされ得る。一般的に、外部刺激がなければ、制御可能に導電性のある媒体は非導電であるか、または高いインピーダンスを有する。さらに、いくつかの実施例では、制御可能に導電性のある媒体について、導電率／抵抗率の複数の度合いを制御可能な態様で確立し得る。たとえば、制御可能に導電性のある媒体についての導電率／抵抗率の複数の度合いは、非導電状態、高導電状態、および半導電状態を含み得る。

制御可能に導電性のある媒体は、外部刺激（外部とは、制御可能に導電性のある媒体の外側から発生することを意味する）によって制御可能な態様で導電、非導電またはその間のいずれかの状態（導電の度合）にされ得る。たとえば、外部電界、放射などの下では、所与の制御可能に導電性のある非導電の媒体が、制御可能に導電性のある導電の媒体に変換される。

制御可能に導電性のある媒体は、１つ以上の低導電層および１つ以上の不動態層を含む。１つの実施例では、制御可能に導電性のある媒体は、不動態層に隣接する少なくとも１つの有機半導体層を含む（有機半導体層と不動態層との間にはいずれの中間層も存在しない）。別の実施例では、制御可能に導電性のある媒体は、不動態層に隣接する少なくとも１つの無機低導電層を含む（無機層と不動態層との間にはいずれの中間層も存在しない）。さらに別の実施例では、制御可能に導電性の媒体は、不動態層に隣接する低導電層として有機および無機材料の混合物を含む（低導電層と不動態層との間にはいずれの中間層も存在しない）。

有機半導体層は、有機ポリマー（共役有機ポリマーなど）、有機金属化合物（共役有機金属化合物など）、有機金属ポリマー（共役有機金属ポリマーなど）、バッキーボール、カーボンナノチューブ（Ｃ６−Ｃ６０カーボンナノチューブなど）などのうち少なくとも１つを含む。このように、有機半導体は、炭素系の構造、しばしば炭素−水素系の構造を有し、この点は従来のＭＯＳＦＥＴと異なっている。有機半導体材料は典型的に、重なり合うｐ軌道を有する、および／または少なくとも２つの安定した酸化状態を有することを特徴とする。有機半導体材料は２つ以上の共鳴構造をとり得ることも特徴とする。重なり合うｐ軌道は、制御可能に導電性のある媒体の制御可能に導電の性質に寄与する。有機半導体層に注入される電荷の量も有機半導体層の導電の度合いに影響を及ぼす。

有機ポリマーは典型的に共役有機ポリマーを含む。共役有機ポリマーのポリマーバックボーンは電極間を縦方向に延びる（一般的に、内側に向かって実質的に垂直で、電極の表面に面する）。共役有機ポリマーは、ポリマーがその共役の性質を保持する限り、線状または分枝状であり得る。共役ポリマーは、重なり合うｐ軌道を有することを特徴とする。共役ポリマーは、２つ以上の共鳴構造をとり得ることも特徴とする。共役有機ポリマーの共役の性質は、制御可能に導電性のある媒体の制御可能に導電の性質に寄与する。

これに関連して、共役有機ポリマーなどの低導電層または有機半導体層は電荷を供与し、受容する能力を有する。一般的に、有機半導体またはポリマーの原子／部分は、少なくとも２つの相対的に安定した酸化状態を有する。２つの相対的に安定した酸化状態により、有機半導体は電荷を供与および受容し、導電容易化化合物と電気的に相互作用できるようになる。有機半導体層が電荷を供与および受容し、不動態層と電気的に相互作用できることは、導電容易化化合物のアイデンティティにも依存する。不動態層から注入された電荷は有機半導体層および不動態層に隣接する界面にトラップ可能である。これにより低導電層の導電性が変化し、メモリ効果を生じる。

有機ポリマー（または有機ポリマーを構成する有機モノマー）は環式または非環式であり得る。形成または堆積の間、有機ポリマーは電極の間に自己集合する。共役有機ポリマーの例は、ポリアセチレン、ポリフェニルアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、ポルフィリン大環状分子、チオール誘導（thiol derivatized）ポリポルフィリン、ポリフェロセンなどのポリメタロセン、ポリフタロシアニン、ポリビニレン、ポリスチロール、ポリ（ｔ−ブチル）ジフェニルアセチレン、ポリ（トリフルオロメチル）ジフェニルアセチレン、ポリビス（トリフルオロメチル）アセチレン、ポリビス（ｔ−ブチルジフェニル）アセチレン、ポリ（トリメチルシリル）ジフェニルアセチレン、ポリ（カルバゾール）ジフェニルアセチレン、ポリジアセチレン、ポリピリジンアセチレン、ポリメトキシフェニルアセチレン、ポリメチルフェニルアセチレン、ポリ（ｔ−ブチル）フェニルアセチレン、ポリニトロ−フェニルアセチレン、ポリ（トリフルオロメチル）フェニルアセチレン、ポリ（トリメチルシリル）フェニルアセチレン、ポリジピリルメタン、ポリインドキノン、ポリジヒドロキシインドール、ポリトリヒドロキシインドール、フラン−ポリジヒドロキシインドール、ポリインドキノン−２−カルボキシル、ポリインドキノン、ポリベンゾビスチアゾール、ポリ（ｐ−フェニレンスルフィド）、ポリピロール、ポリスチレン、ポリフラン、ポリインドール、ポリアズレン、ポリフェニレン、ポリピリジン、ポリビピリジン、ポリセキシチオフェン、ポリ（シリコンオキソヘミポルフィラジン）、ポリ（ゲルマニウムオキソヘミポルフィラジン）、ポリ（エチレンジオキシチオフェン）、ポリピリジン金属錯体などのうち１つ以上を含む。

有機材料に加えてまたはこれに代えて、活性低導電層は無機材料を含み得る。無機材料は遷移金属硫化物、カルコゲニド、および遷移金属酸化物を含む。一般式Ｍ_xＯ_y、ただし式中Ｍは遷移金属であり、ｘおよびｙは独立して約０．２５から約５である、で表わされる遷移金属の酸化物の導電性は通常は低い。類似の遷移金属硫化物を用いてもよい。酸化物中の遷移金属は、外場の下で導電性の変化をもたらす複数の酸化状態を可能にする。例として、酸化銅（ＣｕＯ、Ｃｕ₂Ｏ）、酸化鉄（ＦｅＯ、Ｆｅ₃Ｏ₄）、酸化マンガン（ＭｎＯ₂、Ｍｎ₂Ｏ₃など）、酸化チタン（ＴｉＯ₂）を含む。この材料は熱蒸着、ＣＶＤまたはプラズマによって形成することができる。無機材料を用いる１つの利点は高温製造プロセスに対してより柔軟性を有することであり、これにより電極などの上部層を堆積する従来の技術と組合せて用いることができる。別の利点は、無機材料が高い熱拡散能力を有することである。これにより、結果的に得られる高信頼性の装置の高電流動作が可能になる。

活性低導電層は有機材料と無機材料との混合物であり得る。無機材料（遷移金属酸化物／硫化物）は通常無機半導体材料に埋込まれる。その例は、Ｃｕ₂Ｓと混合されたポリフェニルアセチレン、Ｃｕ₂Ｏと混合されたポリフェニルアセチレンなどを含む。この層は経済的な方法で形成可能である。たとえば、銅スチレン４−スルホン酸塩などのＣｕ⁺塩とともに溶解されたポリフェニルアセチレンをスピンオン可能である。基板は不動態層または容易化層であり得る。次にＣＶＤ法を用いて、Ｈ₂Ｓなどの反応ガスを導入してＣｕ⁺と反応させて、均一に埋込まれたＣｕ₂Ｓを生じさせる。銅イオン濃度を調節することにより、このタイプの有機−無機混合材料は制御された初期導電率を有することができる。純粋な有機材料についての別の利点は、いくつかの例で、無機材料の存在により有機−無機混合材料が良好な熱拡散能力を有し得ることである。したがって、結果的に得られる良好な信頼性を有する装置の高電流動作が可能になり得る。

１つの実施例では、新たなメモリセルは活性低導電層として無機Ｃｕ₂Ｏと有機半導体材料との両者を含む。この実施例では、Ｃｕ₂Ｏは不動態層のすぐ上にあり、その厚みは約１ｎｍから約３ｎｍである。有機半導体材料はＣｕ₂Ｏの上にあり、その厚みは約０．００１μｍ以上約１μｍ以下である。

１つの実施例では、低導電層は電荷保持時間が向上するまたは長くなるように設計された薄い層を含む。薄い層は低導電層内のどこに配置されてもよいが、典型的には層の中央近くに配置される。薄い層は、電極材料または以下に記載される複素環式／芳香族化合物層の化合物のいずれかを含む。１つの実施例では、薄い層の厚みは約５０Å以上約０．１μｍ以下である。別の実施例では、薄い層の厚みは約１００Å以上約０．０５μｍ以下である。たとえば、メモリセルは、銅からなる第１の電極、硫化銅からなる不動態層、ポリ（フェニレンビニレン）からなる低導電層、およびアルミニウムからなる第２の電極を含み得、ポリ（フェニレンビニレン）低導電層は厚みが２５０Åの銅の層をその中に含む。

１つの実施例では、低導電層は塩でドープされない。別の実施例では、低導電層は塩でドープされる。塩はアニオンおよびカチオンを有するイオン化合物である。低導電層をドープするのに用いることができる塩の一般的な例は、アルカリ土類金属のハロゲン、硫酸塩、過硫酸塩、硝酸塩、燐酸塩など、アルカリ金属のハロゲン、硫酸塩、過硫酸塩、硝酸塩、燐酸塩など、遷移金属のハロゲン、硫酸塩、過硫酸塩、硝酸塩、燐酸塩など、アンモニウムのハロゲン、硫酸塩、過硫酸塩、硝酸塩、燐酸塩など、第４アルキルアンモニウムのハロゲン、硫酸塩、過硫酸塩、硝酸塩、燐酸塩などを含む。

１つの実施例では、低導電層の厚みは約０．００１μｍ以上約５μｍ以下である。別の実施例では、低導電層の厚みは約０．０１μｍ以上約２．５μｍ以下である。さらに別の実施例では、低導電層の厚みは約０．０５μｍ以上約１μｍ以下である。

低導電層は、スピンオン技術（ポリマー／ポリマー前駆体および溶媒の混合物を堆積して、次に溶媒を基板／電極から除去する）、気体反応、気相蒸着などをオプションで含む化学気相成長（ＣＶＤ）によって形成され得る。ＣＶＤは、低圧化学気相成長（ＬＰＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、および高密度化学気相成長（ＨＤＣＶＤ）を含む。形成または堆積の間、低導電体材料は電極の間に自己集合し得る。有機ポリマーを電極／不動態層に付着させるために有機ポリマーの１つ以上の端を官能化することは典型的には必要でない。

低導電材料と不動態層との間に共有結合を形成してもよい。これに代えて、低導電層と不動態層との間に良好な電荷担体／電子交換を提供するためには、ぴったり接触させることが必要である。低導電層と不動態層とは、電荷担体／電子交換が２つの層の間で発生することによって電気的に結合される。

不動態層は、制御可能に導電性のある媒体の、制御可能に導電の特性に寄与する少なくとも１つの導電容易化化合物を含む。導電容易化化合物は、電荷（ホールおよび／または電子）を供与し、かつ受容する能力を有する。これにより不動態層は電極と低導電層／不動態層の界面との間で輸送し、低導電層への電荷／キャリア注入を容易にし、および／または低導電層中の電荷担体の濃度を上昇させ得る。いくつかの例では、不動態層は反対の電荷を蓄積して、これによりメモリデバイス全体として電荷のバランスをとり得る。電荷／電荷担体の蓄積は、導電容易化化合物について２つの相対的に安定した酸化状態が存在することによって容易化される。

他の例では、不動態層は、外場の下でのイオン変位などの強誘電性挙動を有する。これは、活性層との接合部でしばしば発生する。「強誘電」性の結果、界面状態を大幅に変化させ、次にメモリセルの導電性を変化させる、外場によって発生する極性が生じる。このタイプの不動態層材料から作られるメモリセルは、イオン−電子導電メカニズムを有し、そのデータ保持時間は通常、界面の金属イオンの変位により比較的より長くなっている。しかしながら、いくつかの例では、メモリセルを一方の状態から他方の状態に切換えるのに時折より長い時間を必要とするために不利である。

一般的に、導電容易化化合物または導電容易化化合物中の原子は少なくとも２つの相対的に安定した酸化状態を有する。２つの相対的に安定した酸化状態により、導電容易化化合物は電荷を供与しかつ受容し、低導電層と電気的に相互作用できるようになる。所与のメモリセルで用いられる特定の導電容易化化合物は、２つの相対的に安定した酸化状態が低導電材料の２つの相対的に安定した酸化状態と一致するように選択される。低導電材料と導電容易化化合物との２つの相対的に安定した酸化状態のエネルギ帯が一致すると、低導電層における電荷担体保持が容易になる。

エネルギ帯の一致とは、不動態層のフェルミ準位が活性低導電層の価電子帯に近いことを意味する。その結果、（活性層に）注入された電荷担体は、電荷を持った低導電層のエネルギ帯が実質的に変化しなければ、不動態層の電荷と再結合し得る。エネルギ帯の一致とは、電荷注入の容易さと電荷（データ）保持時間の長さとの間の妥協に係るものである。

１つの実施例では、エネルギ帯が一致した場合、不動態層のフェルミ準位は低導電層の価電子帯の約０．３ｅＶの範囲内にある。別の実施例では、不動態層のフェルミ準位は低導電層の価電子帯の約０．２５ｅＶの範囲内にある。さらに別の実施例では、不動態層のフェルミ準位は低導電層の価電子帯の約０．２ｅＶの範囲内にある。さらに別の実施例では、不動態層のフェルミ準位は低導電層の価電子帯の約０．１５ｅＶの範囲内にある。いくつかの例では、価電子帯は材料の最高被占分子軌道（ＨＯＭＯ）である。

印加された外場は、場の方向に依存して、不動態層と低導電層との間のエネルギ障壁を低減し得る。したがって、プログラミング動作での順方向の場における電荷注入の向上、および消去動作での逆方向の場における電荷再結合の向上が得られ得る。いくつかの例では、低導電層を形成する場合、特に低導電層が共役有機ポリマーを含む場合に、不動態層は触媒として働き得る。これに関連して、共役有機ポリマーのポリマーバックボーンは、まず不動態層に隣接して形成し、不動態層表面から離れておよび不動態層表面に実質的に垂直に、成長または集合し得る。その結果、共役有機ポリマーのポリマーバックボーンは２つの電極を横断する方向に自己整列する。

不動態層を構成し得る導電容易化化合物の例は、硫化銅（Ｃｕ_xＳ、式中ｘは約０．５から約３）、硫化銀（Ａｇ₂Ｓ、ＡｇＳ）、硫化金（Ａｕ₂Ｓ、ＡｕＳ）などのうち１つ以
上を含む。これらの材料のうち、Ｃｕ₂ＳおよびＡｇ₂Ｓは強誘電の性質を有し、このことは金属イオンが外部動作場の下で変位することを意味する。不動態層は２つ以上のサブ不動態層を含み得、各々のサブ層は、同じ、異なる、または複数の導電容易化化合物を含む。

不動態層は、酸化技術を用いて成長されたり、気相反応を介して形成されたり、または電極の間に堆積されたりする。いくつかの例では、（低導電層の）長い電荷保持時間を促進するため、不動態層は形成後にプラズマで処理され得る。プラズマ処理は不動態層のエネルギ障壁を変化させる。

１つの実施例では、導電容易化化合物を含む不動態層の厚みは約２Å以上約０．１μｍ以下である。別の実施例では、不動態層の厚みは約１０Å以上約０．０１μｍ以下である。さらに別の実施例では、不動態層の厚みは約５０Å以上約０．００５μｍ以下である。

新たなメモリセルの製造および動作を容易にするため、活性低導電層は不動態層よりも厚い。１つの実施例では、低導電層の厚みは不動態層の厚みよりも約１０倍から約５００倍大きい。別の実施例では、低導電層の厚みは不動態層の厚みよりも約２５倍から約２５０倍大きい。

（互いに直接に重なり合う２つの電極の表面積で測定した場合の）個別のメモリセルの面積の大きさは、ＭＯＳＦＥＴなどの従来のシリコン系のメモリセルと比較して小さくなり得る。１つの実施例では、本発明のメモリセルの面積の大きさは、約０．０００１μｍ²以上約４μｍ²以下である。別の実施例では、メモリセルの面積の大きさは、約０．００１μｍ²以上約１μｍ²以下である。

新たなメモリデバイス／セルの動作は、外部刺激を用いて容易化されて、切換効果を達成する。外部刺激は外部電界および／または光の放射を含む。さまざまな条件の下で、メモリセルは、導電になるか（低インピーダンスまたは「オン」状態）または非導電になるか（高インピーダンスまたは「オフ」状態）のいずれかである。

一般的に、しきい値（「オン」状態）を超える印加電界などの外部刺激の存在により、印加電圧によってメモリセルに情報を書込んだりまたはそこから情報を消去できるようになり、しきい値未満の印加電界などの外部刺激の存在により、印加電圧によってメモリセルから情報を読出せるようになる。一方で、しきい値電圧（「オフ」状態）を超える外部刺激が存在しないと、印加電圧によるメモリセルへの情報の書込またはそこからの情報の消去ができなくなる。

メモリセルに情報を書込むには、しきい値を超える電圧またはパルス信号が印加される。メモリセルに書込まれた情報を読出すには、いずれかの極性の電界または電圧が印加される。インピーダンス測定により、メモリセルが低インピーダンス状態にあるのか、または高インピーダンス状態にあるのか（および従って、「オン」であるのかまたは「オフ」であるのか）が判断される。メモリセルに書込まれた情報を消去するには、負の電圧またはしきい値電圧を超える書込み信号の極性と反対の極性が印加される。

メモリセルは、非常に高い導電状態（非常に低いインピーダンス状態）、高導電状態（低インピーダンス状態）、導電状態（中レベルインピーダンス状態）、および非導電状態（高インピーダンス状態）などの１つより多くの導電または低インピーダンス状態をさらに有し得、これにより、２ビット以上の情報または４ビット以上の情報などの複数ビットの情報が単一のメモリセルに記憶されるようになる。

本明細書中に記載のメモリデバイスは、中央処理装置（ＣＰＵ）などのロジックデバイス、ＤＲＡＭデバイス、ＳＲＡＭデバイスなどの揮発性メモリデバイス、入出力装置（Ｉ／Ｏチップ）、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭなどの不揮発性メモリデバイスを形成するのに用いることができる。メモリデバイスは、平面の向き（二次元）またはメモリセルの少なくとも２つの平面アレイを含む三次元の向きに作製され得る。

図３を参照して、この発明の局面に従って利用可能な複数のメモリセルを含む例示的な三次元超小型電子メモリデバイス３００が示される。三次元超小型電子メモリデバイス３００は、複数の第１の電極３０２、複数の第２の電極３０４、および複数のメモリセル層３０６を含む。それぞれの第１および第２の電極の間には制御可能に導電性のある媒体（図示せず）が存在する。複数の第１の電極３０２および複数の第２の電極３０４は実質的に垂直の向きで示されるが、他の向きも可能である。三次元超小型電子メモリデバイスは非常に多くのメモリセルを含むことができ、これによりデバイスの密度が向上する。簡潔さのため、周辺回路構成および装置は図示しない。

メモリセル／デバイスはメモリを必要とするいずれの装置においても有用である。たとえば、メモリデバイスは、コンピュータ、電気器具、産業用機器、携帯型装置、通信機器、医療機器、研究開発機器、輸送車両、レーダ／衛星装置などにおいて有用である。携帯型装置および特に携帯型電子装置においては、新たなメモリデバイスの小型化および軽量化による携帯性が向上している。携帯型装置の例は、携帯電話および他の双方向通信装置、パーソナルデータアシスタント、パームパイロット（登録商標）、ポケットベル、ノートブックコンピュータ、リモコン、レコーダ（映像および音声）、ラジオ、小型テレビおよびウェブビューワ、カメラなどを含む。

図４は、本発明の１つの局面に従うメモリセル読出動作電圧システムの概略図である。システム４００は、センシング回路４０４、バイアス回路４０８、および差動増幅器４５０を含む。センシング回路４０４は、第１の抵抗４１０、センシング装置４２０、選択ダイオード４３０、およびメモリセル４４０を含む。メモリセル４４０はたとえばＮＲＭセルであり得る。読出動作は選択ダイオード４３０およびメモリセル４４０に読出動作電圧を与えることによって実行され得る。読出動作の間に周囲温度および／またはプロセスの変化が起こると、選択ダイオード４３０のしきい値電圧が変化し得る。たとえば、周囲温度が上昇するとしきい値電圧が低下し得る。選択ダイオード４３０のしきい値電圧がそのように変動すると、メモリセル４４０に対する読出動作電圧が変動し得る。読出動作電圧の変動を補償するため、バイアス回路４０８はメモリセル４４０に印加され得る参照電圧を生成して一定の読出動作電圧を維持する。バイアス回路４０８は、第２の抵抗４６０、選択ダイオード４３０と同じタイプの参照ダイオード４７０、および参照メモリセル４８０も含み得る。参照ダイオード４７０は、メモリセル４４０で起こるいずれの変化も追跡する能力を提供する。バイアス回路が参照電圧を生成すると、これは差動増幅器４５０を介してセンシング回路に供給される。バイアス回路４０８が生成する参照電圧の印加により、選択ダイオード４３０のしきい値電圧のいかなる変化にもかかわらず、メモリセル４４０において一定の読出動作電圧が維持される。システム４００の同様の実現例を利用して、たとえばプログラム動作および／または消去動作などの他の動作のために一定の動作電圧を維持できることが認められる。

次に図５を参照して、この発明の１つの局面に従うアレイコアを例示する図が与えられる。アレイコア５００は、薄膜ダイオード５３０と直列のナノスケール抵抗メモリ（ＮＲＭ）セル５１０を含む。上述のように、ＮＲＭセル５１０は、第１の電極５２０と第２の電極５２８との間に制御可能に導電性のある媒体５２４を有する。順方向電圧が薄膜ダイオード層５３０のターンオン電圧レベルよりも大きい場合、ＮＲＭセル５１０を通って電流が流れるようになる。実際の電流値は電圧源から印加される電圧の値に依存する。ＮＲ
Ｍセル５１０はこのようにプログラムおよび／または消去され得る。

別の例では、電圧源はＮＲＭセル５１０に逆方向バイアス電圧を印加し得る。電圧レベルが薄膜ダイオード層５３０の降伏電圧レベルよりも低い場合、漏れ電流は非常に小さく、従ってＮＲＭセル５１０を通る電流の流れも小さい。ある逆方向バイアス電圧しきい値（たとえば降伏電圧）に達するまではダイオードはかなりの量の電流を流すことができないので、たとえば、不注意の低レベルの逆方向バイアス電圧がＮＲＭセル５１０を消去してしまうことはない。しかしながら、あるプロセス変化および／または周囲温度の上昇が起こってダイオード層５３０の降伏特徴に影響を及ぼし、これによりセルに達する動作電圧が変化する可能性がある。本明細書に記載の本発明の温度感受性バイアス回路は差動増幅器を介して参照温度補償バイアス電圧を与えて一定のＮＲＭセル動作電圧を実現し、これにより、ＮＲＭセルに対する動作電圧レベル変動の影響を最小限にする。図５が示すのは例示的なアレイコアであり、本発明は、温度可変選択装置を含む他のメモリアレイ構成も利用し得ることを理解されたい。さらに、本発明で用いられる（たとえば薄膜ダイオードなどの）温度可変選択装置は、正の温度係数または負の温度係数のいずれかを有し得ることが注記される。

図６を参照して、本発明の１つの局面に従う温度感受性バイアス回路の概略図が与えられる。回路６００は、第１の抵抗６１０および第２の抵抗６２０と直列の温度可変選択装置６３０を含む。温度可変選択装置６３０は、アレイコアの同タイプの温度可変選択装置を追跡することができる。２つの抵抗６１０、６２０の各々は、一方は正、他方は負の温度係数を有する。このように、アレイコアに発生し、コアのＮＲＭセルに影響を及ぼす温度変化の効果を真似るように抵抗比が発生される。これにより、温度感受性バイアス回路は、ＮＲＭセルに印加可能な参照電圧６４０を生成し、たとえばセルに対する一定の読出動作電圧レベルを維持する。

図７は、本発明の１つの局面を実現した際の電圧レベル特性を示すグラフを示す。グラフ７００は、電圧を表わす縦軸７１０と、温度を表わす横軸７２０とを含む。グラフ７００は、アレイコアで読出動作が実行されると、読出動作電圧７３０および／またはアレイコアダイオードしきい値電圧７３５がプロセスおよび／または周囲温度変化によって低下し得ることを表示する。しかしながら、アレイコア中のＮＲＭセルに対する読出動作電圧７４０は、補償バイアス参照電圧を生成する本発明の上記温度感受性バイアス回路により一定の電圧レベルに維持される。上述のように、バイアス参照電圧は差動増幅器を介してアレイコアのＮＲＭセルに供給される。

示されかつ上述された例示的なシステムに鑑みて、本発明に従って実現され得る方法が図８のフロー図を参照してより十分に認められるであろう。説明の簡略化のため、図８の方法は続けて実行するものとして示されかつ説明されるが、本発明は図示された順序によって限定されるものではなく、いくつかのブロックは、本発明に従って、本明細書中に示されかつ説明されるのとは異なる順序で、および／または他のブロックと同時に起こってもよいことを理解し、認めるべきである。さらに、本発明に従う方法を実現するのに、すべての図示されたブロックが要件とされるとは限らない。

図８は、本発明の１つの局面に従うしきい値電圧変動補償方法８００を説明する。方法８００は、センシング（カスコード）回路を利用してアレイコアに読出電圧動作を供給する ８１０。アレイコアは、たとえばＮＲＭセルと直列に温度可変選択装置を含み得る。アレイコアに対して読出動作が実行されると、さまざまなプロセスおよび／または温度変化が起こり得、これにより温度可変選択装置のしきい値電圧が変化する。たとえば、周囲温度が上昇するにつれ、装置のしきい値電圧が低下し得る。そのような低下の結果、ＮＲＭセルに達する読出動作電圧レベルが変動し得る。温度可変選択装置がしきい値電圧の変
動を経ると、当該変動は、温度感受性バイアス回路の温度可変選択装置によって追跡される ８２０。温度可変選択装置は、アレイコアの温度可変選択装置と同じタイプのものであり、２つの抵抗と直列であり得る。一方の抵抗は正の温度係数を有し、他方の抵抗は負の温度係数を有する。２つの抵抗の抵抗比は、アレイコア中のＮＲＭセルに対する温度効果を真似るのに用いられる。その目的のため、温度感受性バイアス回路は温度補償バイアス参照電圧を生成して ８３０、ＮＲＭセル内で一定の読出動作電圧レベルを維持する。差動増幅器を用いて、ＮＲＭセルに対して温度補償バイアス参照電圧を複製することができる ８４０。

ある好ましい実施例または複数の実施例についてこの発明が示され、説明されたが、この明細書および添付の図面を読んで理解すれば、当業者が均等な変更例および修正例を想到することは明らかである。特に上述の構成要素（アセンブリ、装置、回路など）が果たすさまざまな機能について、そのような構成要素を説明するのに用いられる（「手段」に対するいかなる参照も含む）用語は、他に示されない場合は、たとえ本明細書中に図示された発明の例示的な実施例で機能を果たす開示された構造と構造的に均等でなくても、説明された構成要素の特定の機能を果たす（すなわち機能的に均等な）いずれの構成要素にも対応することが意図される。さらに、この発明の特定の特徴はいくつかの実施例のうちの１つについてのみ開示されたかもしれないが、そのような特徴は、いずれの所与のまたは特定の適用例の所望および有利にも応じて、他の実施例の１つ以上の他の特徴と組合わせられてもよい。

本発明の方法およびシステムは、半導体プロセスおよび作製の分野に適用可能である。たとえば、本発明は、不揮発性メモリデバイスを含むメモリデバイスおよび中央処理装置を製作するのに用いることができる。

本発明の１つの局面に従う薄膜ダイオードしきい値追跡システムの高レベルブロック図である。 本発明の１つの局面に従って利用され得る複数のメモリセルを含む二次元超小型電子デバイスの斜視図である。 本発明の別の局面に従って利用され得る複数のメモリセルを含む三次元超小型電子デバイスの斜視図である。 本発明の１つの局面に従うメモリセル読出動作電圧システムの概略図である。 本発明の１つの局面に従うアレイコアを例示する図である。 本発明の１つの局面に従う温度感受性バイアス回路の概略図である。 本発明の１つの局面を実現した際の電圧レベル特性を示すグラフの図である。 本発明の１つの局面に従うしきい値電圧変動補償方法を説明する図である。

Claims (5)

1. 薄膜ダイオード電圧追跡システムであって、
   ナノスケール抵抗メモリセル（４４０）と直列に薄膜ダイオード（４３０）を含むアレイコア（５００）を備え、前記ナノスケール抵抗メモリセル（１１０）は、第１の電極（１１２）と第２の電極（１１６）との間に制御可能に導電性のある媒体（１１４）を有し、さらに
   アレイコア動作の間に参照温度補償バイアス電圧を生成する温度感受性バイアス回路（４０８）を備え、前記アレイコア動作は、読出動作、消去動作、およびプログラム動作のうち１つを含み、さらに
   前記参照温度補償バイアス電圧を供給する差動増幅器（４５０）を備え、前記参照温度補償バイアス電圧は、前記アレイコア（５００）の前記ナノスケール抵抗メモリセル（４４０）に対して一定の動作電圧を生じさせ、さらに
   アレイコア動作電圧を前記アレイコア（５００）に供給するセンシング回路（４０４）を備え、
   前記温度感受性バイアス回路（４０８）は、第１の抵抗（６１０）および第２の抵抗（６２０）と直列に薄膜ダイオード（４７０）を含み、前記温度感受性バイアス回路（４０８）の前記薄膜ダイオード（４７０）は、前記アレイコア（５００）の前記薄膜ダイオード（４３０）のしきい値電圧変動を追跡し、前記しきい値電圧変動は、周囲温度が上昇するにつれての前記アレイコア（５００）の前記薄膜ダイオード（４３０）のしきい値電圧の降下を含み、
   前記第１の抵抗（６１０）は負の温度係数を含み、前記第２の抵抗（６２０）は正の温度係数を含んで抵抗比を生じて、前記アレイコア（５００）の前記ナノスケール抵抗メモリセル（４４０）に対する温度効果を真似る、システム。
2. ダイオードしきい値電圧変動補償方法であって、
   センシング回路（４０４）を利用して読出動作電圧をアレイコア（５００）に供給するステップを含み、前記アレイコア（５００）は、ナノスケール抵抗メモリセル（４４０）と直列に薄膜ダイオード（４３０）を含み、前記ナノスケール抵抗メモリセル（４４０）は、第１の電極（１１２）と第２の電極（１１６）との間に制御可能に導電性のある媒体（１１４）を有し、さらに
   第１の抵抗（６２０）および第２の抵抗（６１０）と直列の薄膜ダイオード（４７０）を利用して温度感受性バイアス回路（４０８）を形成して、しきい値電圧変動に基づいて温度補償バイアス電圧を生成することによって、前記アレイコア（５００）の読出動作の間の前記アレイコア（５００）の前記薄膜ダイオード（４３０）の前記しきい値電圧変動を追跡するステップを含み、前記しきい値電圧変動は、周囲温度が上昇するにつれての電圧変動の降下を含み、さらに
   差動増幅器（４５０）を利用することにより、前記アレイコア（５００）の前記ナノスケール抵抗メモリセル（４４０）に前記温度補償バイアス電圧を印加して、前記ナノスケール抵抗メモリセル（４４０）に対する一定の読出動作電圧レベルを維持するステップを含み、
   前記第１の抵抗（６２０）は負の温度係数を含み、前記第２の抵抗（６１０）は正の温度係数を含み、前記負の温度係数と前記正の温度係数とは、前記アレイコア（５００）の前記ナノスケール抵抗メモリセル（４４０）が経る温度効果を真似るための抵抗比を生じる、方法。
3. メモリセル動作電圧システムであって、
   メモリアレイに動作電圧を与えるセンシング回路（４０４）を備え、前記メモリアレイは、ナノスケール抵抗メモリセル（４４０）と直列に少なくとも１つの第１の温度可変選択装置（４３０）を含み、前記ナノスケール抵抗メモリセル（１１０）は、第１の電極（１１２）と第２の電極（１１６）との間に制御可能に導電性のある媒体（１１４）を有し、さらに
   参照温度補償バイアス電圧（６４０）を発生して前記ナノスケール抵抗メモリセル（４４０）内で一定の動作電圧レベルを維持する参照回路（６００）と、
   前記メモリアレイの前記ナノスケール抵抗メモリセル（４４０）に対して前記参照温度補償バイアス電圧（６４０）を複製する差動増幅器（４５０）とを備え、
   前記参照回路（６００）は、抵抗比を生じるため、負の温度係数を有する第１の抵抗（６１０）と、正の温度係数を有する第２の抵抗（６２０）とを含み、
   前記システムは、
   前記メモリアレイの前記少なくとも１つの第１の温度可変選択装置（４３０）のしきい値電圧変動を追跡する第２の温度可変選択装置（６３０）をさらに備え、
   前記第２の温度可変選択装置（６３０）は、前記第１の抵抗（６１０）および前記第２の抵抗（６２０）と直列であり、前記第２の温度可変選択装置（６３０）は、前記メモリアレイの前記少なくとも１つの第１の温度可変選択装置（４３０）と同じタイプを含む、システム。
4. 前記参照回路（６００）の前記抵抗比は、前記メモリアレイの前記ナノスケール抵抗メモリセル（４４０）に対する温度変化の効果を真似る能力を含む、請求項３に記載のシステム。
5. 前記しきい値電圧変動は、周囲温度が上昇するにつれてのしきい値電圧の降下を含む、請求項３に記載のシステム。

Images