JP4625670B2 - データ通信 - Google Patents

Description

本発明は、データ通信に関する。

ダイレクトストリームデジタル（Direct Stream Digital：以下、ＤＳＤという。）は、スーパーオーディオＣＤ（Super Audio CD）と呼ばれる民生用ディスクフォーマットに用いられる高分解能の１ビットオーディオコーディング方式である。ＤＳＤ信号は、ＤＣから１００ｋＨｚまでの周波数レスポンスを実現し、オーディオ帯域に亘って１２０ｄＢ以上のダイナミックレンジを有することができる。

ＤＳＤは、１ビットデジタルオーディを利用し、６４Ｆ_ｓ＝２．８２２４ＭＨｚという高い周波数のオーディオサンプリングクロックを必要とする（標準的なパルス符号変調方式では、サンプリングクロック（Ｆ_ｓ）は４４．１ｋＨｚである）。この高い周波数のサンプリングクロックは、受信側での正確な信号を容易できるように、データとともに受信側に伝送される。更に、６４Ｆ_ｓＤＳＤオーディオの各チャンネルが２．８２２４ＭＨｚの伝送帯域幅を必要とする。

ネットワーク接続されたオーディオ処理機器間で広帯域オーディオデータを伝送するためにイーサネット（登録商標）（Ethernet）を利用する幾つかのオーディオネットワークシステムが知られている。例えば、ギブソン社（Gibson）の「マジック（Magic、商標）」システムでは、イーサネットの媒体アクセス制御（Media Access Control：ＭＡＣ）層（すなわち、物理層及びリンク層）を利用して、サンプル期間当たり１イーサネットフレームを用いて、４８ｋＨｚの固定オーディオサンプリング周波数でオーディオデータを伝送する。ピークオーディオ社（Peak Audio）社のコブラネット（CobraNet、商標）オーディオネットワークシステムもイーサネットＭＡＣ層を用いて、ネットワーク機器間で非圧縮デジタルオーディオデータを伝送する。コブラネットシステムは、４８ｋＨｚのサンプリングレートを用い、２０ビット及び２４ビットのオーディオデータの伝送を可能にしている。しかしながら、ＤＳＤオーディオ機器の相互接続に適したシステムは知られていない。これは、イーサネットのフレームタイミングが、ＤＳＤの２．８２２４ＭＨｚというサンプリングクロックに全く適さないためである。

同時に係属中の米国特許出願番号１０／６２０，６７１号及び１０／８０３，６２１号は、イーサネット型インタフェースの物理層を介してこのようなビットストリームを伝送する手法を開示している。これらの２つの特許文献は、マルチチャンネルＡ／Ｄ及びＤ／Ａ変換器、ＤＳＤミキサ、及びマルチチャンネルＤＳＤレコーダ等のＤＳＤオーディオ用の大規模マルチトラック再生設備間の回路切換相互接続（circuit-switched interconnections）を実現することを目的としている。

したがって、これらの２つの特許文献に示す技術は、イーサネット物理層インタフェースの直接の使用に基づいている。このような手法は、６４Ｆ_ｓの桁のオーディオデータレートにおける効率的で遅延が少ない回路切換リンクを提供でき、更にこの方式は、例えばＰＣＭオーディオ信号等の他のデジタル信号ストリームの伝送にも有用である。補助データチャンネルも同様の手法で取り扱うことができる。しかしながら、この効果は、イーサネットプロトコルのより上位のレベルの使用を意図的に回避することによって実現されるため、このような方式では、パケット切換による補助的なデータルーティングを提供することが困難である。

本発明は、ストリーミングされた１つ以上のペイロードデータ信号と、データパケットプロトコルに基づき、それぞれがパケット宛先アドレスを有する１つ以上のデータパケットとして構成された補助データ信号とを通信するデータ通信システムであって、（１）受信ノードと、データ通信リンクを介して受信ノードにデータを送信する送信ノードとを含む少なくとも２個のデータ処理ノードと、（２）送信ノードに関連し、補助データ信号のデータパケットをストリーミングされたデータ信号のフォーマットにフォーマットし、ストリーミングされたペイロードデータ信号及びフォーマットされた補助データ信号とを送信用のビットストリームに多重化する送信データフォーマッタと、（３）受信ノードに関連し、入力されたストリーミングデータ信号及びフォーマットされた補助データ信号を分離し、データパケットプロトコルに基づいて、補助データ信号をパケットに再フォーマットする受信データ再フォーマッタとを備えるデータ通信システムを提供する。

また、本発明は、それぞれが最高データレートに関連付けられている２つ以上の入出力チャンネルを介して、宛先指示情報が関連付けられたデータパケットを含むデータストリームを受信し、及び各宛先指示情報に基づいて、各パケットを１つ以上の入出力チャンネルに送り出すデータルータであって、イーサネットルータと、各入出力チャンネルに関連しているルーティングインタフェースとを備え、ルーティングインタフェースとイーサネットルータは、個々の入出力チャンネルの少なくとも幾つかに関連付けられている最高データレートより高いデータレートで通信を行い、ルーティングインタフェースは、その入出力チャンネルに関連しているデータストリームを介して受け取られたデータパケットをイーサネットデータパケットの形式でイーサネットルータに供給し、ルーティングインタフェースは、イーサネットルータから対応する入出力チャンネルを介して出力されるデータパケットを受け取り、入出力チャンネルを介して、チャンネルの最高データレートより高くないデータレートでデータパケットを出力し、ルーティングインタフェースとイーサネットルータは、協働して、チャンネルの最高データレートを超えないよう、イーサネットルータからルーティングインタフェースへのデータパケットの転送を選択的に阻止するデータルータを提供する。

本発明のこの他の様々な側面及び特徴は添付の特許請求の範囲に記載されている。

本発明は、ストリーミングされたペイロード信号にパケット化された補助データを埋め込み、受信側では、標準（例えば、イーサネット）ルータを用いて、パケットをルーティングに適したフォーマットに分離することによって上述の問題を解決する。

上述のように、周知の幾つかのオーディオネットワークシステムは、イーサネットのデータリンク層を用いて、約４８ｋＨｚの標準的なサンプリング周波数の非圧縮デジタルオーディオデータを伝送する。一方、本発明では、ポイントツーポイント接続を提供する高速イーサネットの物理層を用いて、周波数が高い（２．８２２４ＭＨｚ）デジタルオーディオデータを伝送する。高速イーサネットの物理層をオーディオデータの伝送に用いることの利点は、物理層が広い帯域幅を有し、電磁両立性が保証され、エラー検出機能（巡回冗長検査）を既に備えていることである。物理層を用いることにより、論理回路を容易に設計し、実現することができる。オーディオデータをより上位の層（例えば、ＭＡＣ層）の技術でエンコードしたとすると、ウィンドウイングプロトコルを取り扱う及び実現するハードウェアが必要であるが、本発明ではこのようなハードウェアを考慮する必要はない。更に、イーサネットの物理層レベルでのデータ伝送は、ロバストであり、スペクトルが制御されるため、電磁放射が少ない。

本発明の実施例が動作する原理を明らかにするために、まず、ネットワークプロトコルアーキテクチャの層構造及びイーサネットアーキテクチャの下位の層について、詳細に説明する。

図１は、ネットワークプロトコルアーキテクチャのための標準的な７階層を有する開放型システム間相互接続（Open Systems Interconnection：以下、ＯＳＩという。）参照モデルを示している。このＯＳＩ参照モデルは、アプリケーション層２７０と、プレゼンテーション層２６０と、セッション層２５０と、トランスポート層２４０と、ネットワーク層２３０と、データリンク層２２０と、物理層２１０とを備える。

アプリケーション層２７０は、通常、アプリケーションプログラムの形式で、ネットワーク上に分散された所定の範囲の情報サービスに対するユーザインタフェースを提供する。この層から提供されるサービスとしては、ファイル転送、ファイルアクセス、ファイル管理や、例えば電子メール等の汎用文書又はメッセージの交換等がある。

プレゼンテーション層２６０は、２つの通信アプリケーションプロセス間でデータを転送する際のデータの表現に関する。例えば、プレゼンテーション層２６０は、２つのアプリケーションエンティティ間で交換されるメッセージの構造が維持されるように、トランザクション中に用いるべき適切な転送構文（transfer syntax）を選択する。また、プレゼンテーション層２６０は、データの暗号化及び圧縮を管理する。

セッション層２５０は、通信ネットワークノード上の通信アプリケーション間のセッションを確立する。セッション層２５０は、双方向交互、すなわち半二重（双方向同時、すなわち全二重ではない）データ交換時のインタラクション管理機能を提供することもできる。更に、プレゼンテーション層２５０は、非常に長いネットワークトランザクションの同期や例外報告等の機能を提供することもできる。

トランスポート層２４０は、上位のアプリケーション指向層（セッション層２５０、プレゼンテーション層２６０、アプリケーション層２７０）と、下位のネットワークに依存するプロトコル層２１０、２２０、２３０との間のインタフェースとして動作する。トランスポート層２４０は、セッション層２５０に、メッセージ転送機能の定義された組を提供する。トランスポート層２４０は、基本的なコネクション確立を提供するクラス０から完全なエラー制御及びフロー制御を提供するクラス４までの範囲に亘る、様々な種類のネットワークのそれぞれに対して、複数の適切なサービスのクラスを提供する。

ＯＳＩ参照モデルの下位の３層（ネットワーク層２３０、データリンク層２２０、物理層２１０）全ては、ネットワークに依存する層である。ネットワーク層２３０は、２つのトランスポート層プロトコルエンティティ間のコネクションを確立及び解放する機能を有し、及びネットワークのルーティング及びアドレッシングをサポートする。データリンク層２２０は、信頼性が高い情報転送機能を提供し、及びエラー検出やメッセージ再送信等の機能を提供する。多くの場合、コネクションレス型サービスとコネクション型サービスの両方が提供されている。コネクションレス型サービスは、エラーが検出された受信フレームを単に削除し、一方、コネクション型サービスは、エラーがない情報転送機能を提供することを目的とする。物理層２１０は、２つの機器間でシリアルビットストリームを伝送する手段をデータリンク層２２０に提供する。すなわち、物理層２１０は、データを、伝送媒体を介して実際に伝送される電気的なパルス、すなわちアナログのパルスのストリームに変換し、及びデータの伝送を監視する。

イーサネットは、単純な又は分岐型のバス型接続ラインを用いたローカルエリアネットワーク（local area network：ＬＡＮ）技術の１つである。イーサネットネットワーク内の伝送媒体は、ハブによって連結されたケーブルの１本以上の連続したラインから形成される。ネットワーク機器は、このケーブルに接続され、搬送波感知多重アクセス／衝突検出（Carrier Sensing Multiple Access with Collision Detection：以下、ＣＳＭＡ／ＣＤという。）プロトコルを用いて、ネットワークアクセスを競う。ＣＳＭＡ／ＣＤプロトコルでは、全てのクライアント機器は、伝送媒体を監視し、伝送ラインが利用可能になるのを待って、メッセージの送信を開始する。２つのネットワークノードが同時にメッセージを送信しようとすると、衝突が発生する。この場合、クライアント機器は、送信を停止し、ランダムに決定された時間待機し、再び送信を試みる。

１０ＢＡＳＥ−Ｔとして知られる標準的なイーサネット方式は、最高１０メガビット毎秒（Ｍｂｐｓ）の転送速度を実現し、一方「高速イーサネット（又は、１００ＢＡＳＥ−Ｔ）」方式では、最高１００Ｍｂｐｓの転送速度が実現される。所謂「ギガビットイーサネット」等の更に高性能な方式も利用可能である。高速イーサネットは、１０ＢＡＳＥ−Ｔイーサネットと同じ配線システム、媒体アクセス制御（Media Access Control：以下、ＭＡＣという。）方法及びフレーム化方法を用いる。本発明では、これらのうちのいかなる種類のネットワーク技術を用いてもよい。

イーサネット方式は、ツイストペアケーブル接続を用いてもよく、又は光ファイバ接続を用いてもよい。ツイストペアケーブルは、コンピュータを電話回線に接続するために通常用いられる標準的な銅線である。ツイストペアケーブルでは、ワイヤの対間におけるクロストーク又は電磁誘導を低減するために、２本以上の絶縁ワイヤが互いに撚り合わされている。このようにワイヤを撚り合わせることにより、ケーブルの実効放射領域が小さくなる。これは、交互の撚線の電磁効果が、撚線ピッチより大きい距離において、キャンセルされるためである。ツイストペアの各接続は、２本のワイヤを必要とする。グラウンドとして機能するシールドによってツイストペアを遮蔽している場合、このツイストペアは、シールドつきツイストペア（shielded twisted pair：以下、ＳＴＰという。）と呼ばれる。標準的なツイストペアは、シールドなしツイストペア（unshielded twisted pair：以下、ＵＴＰという。）と呼ばれる。

高速イーサネット方式においては、ツイストペアケーブルセグメントのセグメント長は、信号往復時間仕様（signal round-trip timing specifications）を満足することを保証するように、最高１００ｍに設定されている。高速イーサネットでは、シールドなしツイストペア（ＵＴＰ）を用いて、どのようにして１００Ｍｂｐｓのデータ転送速度を達成するかが問題となる。実際には、この転送速度を実現するために２つの規格がある。一方（１００ＢＡＳＥ−４Ｔ）では、音声品質カテゴリ３ケーブル（voice-grade category 3 cable）を用い、他方（１００ＢＡＳＥ−Ｘ）では、高品質カテゴリ５ＵＴＰケーブル、シールドつきツイストペアケーブル（１００ＢＡＳＥ−ＴＸ）及び光ファイバ（１００ＢＡＳＥ−ＦＸ）のうちのいずれかを用いる。１００ＢＡＳＥ−Ｘ方式では、各種類の伝送媒体は、それぞれ異なる物理媒体依存（Physical Medium Dependent：以下、ＰＭＤという。）副層を必要とする。カテゴリ５ＵＴＰは、４対の信号線から構成され、そのうち２対は、通常、イーサネットに利用され、例えば一方の信号対がクロックの送信及び受信に、他方の信号対がデータの送信及び受信に利用される。この場合、未使用の２対の信号線が残っている。

図１では、７階層のＯＳＩ参照モデルの隣にイーサネット物理層及びデータリンク層の副層を示している。

データリンク層２２０は、媒体アクセス制御（Media Access Control：以下、ＭＡＣ）層２２４と、論理リンク制御（Logical Link Control：以下、ＬＬＣという。）層２２２とを備える。物理層２１０は、調停（reconciliation）副層２１９と、媒体独立インタフェース（Medium Dependent Interface：以下、ＭＩＩという。）２１８と、物理コーディング副層２１６と、物理媒体接続副層２１４と、物理媒体依存副層（Medium Dependent Interface：以下、ＭＤＩという。）２１１とを備える。

ＭＡＣ副層２２４は、データのカプセル化及び媒体アクセス管理の２つの主機能を有する。データカプセル化機能は、データのフレーム化、発信元アドレス及び宛先アドレスの処理及び物理媒体伝送エラーの検出等の機能を含む。媒体アクセス管理機能は、媒体割当（衝突回避）及び競合解消（衝突処理）機能を含む。

ＭＡＣ副層２２４は、半二重モード及び全二重モードのいずれでも動作可能である。半二重モードでは、ネットワークノードは、多重アクセス（ＣＳＭＡ／ＣＤ）アルゴリズムを用いて、物理媒体の使用を競う。全二重モードでは、混信することなく、送信と受信を同時に行うことができる。全二重モードを用いる場合、３つの条件を満たす必要がある。第１に、物理媒体は、混信することなく、送信と受信を同時にサポートする必要がある。第２に、物理媒体をノード間の全二重ポイントツーポイントリンクとみなせるように、ローカルエリアネットワーク上に正確に２個のノードが存在している必要がある。この全二重の場合、共有媒体の使用に関する競合はないため、ＣＳＭＡ／ＣＤアルゴリズムを用いる必要はない。第３の条件として、両方のノードが全二重モードで動作できるように構成されている必要がある。

論理リンク制御（ＬＬＣ）層２２２は、データフレームに対するエラーチェックを実行し、及び通信ネットワークノード間のリンクを管理する。調停（Reconciliation）副層２１９は、媒体独立インタフェース２１８において提供された信号セットを物理コーディング副層２１６にマッピングする。

物理コーディング副層（Physical Coding Sub-layer：以下、ＰＣＳという。）２１６は、調停副層２１９に対し、全ての１００ＢＡＳＥ−ＴＸ物理層エンティティ（ＰＨＹ）の実行に関する同一のインタフェースを提供する。ＰＣＳ２１６は、ＭＩＩ２１８によって要求される全てのサービスを提供し、これらのサービスには、ＭＩＩの４ビット「データニブル（data nibbles）」から５ビットコードグループへの符号化（及び５ビットコードからデータニブルへの復号）、搬送波感知及び衝突検出指示情報の生成、下位のＰＭＡ（Physical Medium Attachment：以下、ＰＭＡという。）副層２１４への送信のためのコードグループの直列化（及びＰＭＡ副層２１４からの受信のためのコードグループの非直列化）、ＭＩＩ２１８と下位のＰＭＡ副層２１４間の送信、受信、搬送波感知及び衝突検出のマッピング等が含まれる。

物理媒体接続（Physical Medium Attachment：以下、ＰＭＡという。）副層２１４は、ＰＣＳ２１６に、一定の範囲の物理媒体の利用をサポートするための媒体独立の機能を提供する。１００ＢＡＳＥ−ＴＸのＰＭＡ副層２１４は、下位の物理媒体依存（ＰＭＤ）副層２１２とＰＣＳ２１６間の送信及び受信コードビットのマッピング、及びＰＭＤ２１２の利用可能性をＰＣＳ２１６に知らせる制御信号の生成といった機能を果たす。ＰＭＡ副層２１４は、これらの他に、下位のＰＭＤ副層２１２からの搬送波エラーを示す信号の生成、受信チャンネル障害の検出及び遠端への障害表示（far-end fault indications）の送信を行ってもよい。

ＰＭＤ副層２１２は、事実上、１２５Ｍｂｐｓ全二重シグナリング方式を定義するシグナリング規格の組であり、このシグナリング規格には、マルチモード光ファイバ（Ｆ）、シールドつきツイストペア（ＳＴＰ）及びシールドなしツイストペア（ＵＴＰ）の配線が含まれる。

媒体独立インタフェース（ＭＩＩ）２１８の目的は、ＬＬＣ副層２２２及びＭＡＣ副層２２４と物理層エンティティ（ＰＨＹ）との間に１０Ｍｂｐｓ及び１００Ｍｂｐｓのデータ転送のための単純な相互接続を提供することである。この機能は、信号タイミングの関係と同様に、両方のデータ転送速度ついて同一のものである。１０Ｍｂｐｓ動作と１００Ｍｂｐｓ動作間の唯一の違いは、公称クロック周波数（nominal clock frequency）の相違である。ＭＩＩ２１８は、シールドなしツイストペア配線、シールドつきツイストペア配線、光ファイバケーブリング及び他の可能な媒体等を含む様々な媒体からの独立性を実現するために用いられ、これにより、これらの媒体のいずれの場合も同一のＭＡＣを用いることができる。ＭＩＩ２１８は、７階層のＯＳＩ参照モデルのデータリンク層２２０と物理層２１０とを完全に分離することにより、媒体からの独立性を最高化している。ＭＩＩ２１８のデータ及びデリミッタは、クロック基準に同期し、ＭＩＩ２１８は、一般的な集積回路プロセスと互換性を有する低電圧トランジスタ−トランジスタロジック回路（Low Voltage Transistor-Transistor Logic：以下、ＬＶＴＴＬという。）の信号レベルを用いる。ＭＩＩ２１８は、独立した４ビット幅のデータ送信パス及びデータ受信パスと、全二重動作とを提供する。データ転送の各方向について、４ビットのデータバンドル、１ビットのデリミッタ信号、１ビットのエラー信号、１ビットのクロック信号からなる７ビット信号がサポートされている。

図２は、ダイレクトストリームデジタル（Direct Stream Digital：ＤＳＤ）方式の信号伝送のための周知のシステムを示している。システム３００は、アナログ／デジタル変換器及びデジタル／アナログ変換器（Ａ／Ｄ及びＤ／Ａ変換器）３１０と、このＡ／Ｄ及びＤ／Ａ変換器３１０に接続されたＤＳＤマルチチャンネルレコーダ３２０とを備える。この接続は、２本の独立したケーブルによって行われている。第１のケーブル３１５は、ＤＳＤオーディオデータの８チャンネル（約２２．６Ｍｂｐｓ）を伝送する光ファイバであり、第２のケーブル３２５は、高い周波数のサンプリングクロックを伝送する。オーディオデータとサンプリングクロックとについて別々のケーブルを用いることは、標準的なスタジオにおいて慣行されている。

本発明に基づくＤＳＤ相互接続の実施例を図３に示す。この構成４００においては、単一のケーブル４０５を用いて、マルチチャンネルＡ／Ｄ及びＤ／Ａ変換器４１０をＤＳＤマルチチャンネルレコーダ４２０に接続している。ケーブル４０５は、カテゴリ５シールドなしツイストペアケーブルである。このケーブル４０５は、４対の信号線を有し、これらのうちの２対が、イーサネット物理層技術を用いて符号化されたオーディオデータの送信及び受信に用いられ、残る２対が、リンクを介してＤＳＤサンプリングクロックを双方向に伝送するために用いられる（下記の表１参照）。クロック信号及びオーディオデータは、２つの信号間の干渉がクロック信号の品質を劣化させる可能性を減らすように規定されている。クロック信号は、受信機の位相同期ループ（phase locked loop：以下、ＰＬＬという。）を同期させるために用いられ、また、Ａ／Ｄ変換器及びＤ／Ａ変換器のサンプリングクロックとしても用いることができる。サンプリングクロックにジッタが生じると、ジッタは再生アナログオーディオ出力信号における歪みとして現れるので、サンプリングクロックのいかなるジッタも望ましくない。オーディオ信号は、生来的にデジタル信号であり、したがって、クロック信号に比べて劣化に対してロバストである。イーサネットのようなパケットデータ伝送システムは、ＤＳＤオーディオデータを伝送することができる。この特定の実施例では、高速イーサネット（１００ＢＡＳＥ−ＴＸ）の物理層を用いて、３２個のＤＳＤチャンネルを単一のリンクで伝送することができる１００Ｍｂｐｓのチャンネルビットレートを実現している。他の実施例として、１００Ｍｂｐｓのリンクを用いて、２４個のＤＳＤチャンネルを単一のリンクを介して伝送してもよい。

イーサネットは、非同期データリンクであり、したがって、６４Ｆ_ｓオーディオクロック信号を高い完全性（high-integrity）を保って伝送するには、本質的に適していない。このため、オーディオサンプリングクロックをカテゴリ５ＵＴＰケーブルの独立した信号対として伝送している。

図３に示す１本のケーブルでの接続は、基本的に、２つのオーディオ機器を直接接続するポイントツーポイントリンクである。この接続は、入出力接続を逆にするよう配線された特別な「クロスオーバ」のカテゴリ５ケーブルを用いている。例えばオフィスネットワーク等に用いられている従来のクロスオーバケーブルは、本発明の実施例においてオーディオサンプリングクロックの伝送に用いてる２対の信号線接続を逆にしないので、ここでは特注のクロスオーバケーブルが必要である。例えば図４に示す本発明の他の実施例においては、ＤＳＤ設備における複数の個々の機器間でより複雑な相互接続を行うこともできる。図４に示すシステムは、スター構成のＤＳＤルータ４３０と、マルチチャンネルＡ／Ｄ及びＤ／Ａ変換器４４０と、ＤＳＤミキサ４５０と、ＤＳＤマルチチャンネルレコーダ４６０とを備える。中央のＤＳＤルータ４３０には、３つのポイントツーポイントリンク４４５、４５５、４６５が接続されている。図３に示す実施例とは異なり、このスター構成では、３つの各接続に対して、標準のカテゴリ５ケーブルを用いることができる。これは、１つの機器の信号出力が他の機器の信号入力に接続されるように、ＤＳＤルータ４３０の内部においてポート接続が逆にされているためである。

ＤＳＤルータ４３０は、複数の信号送受信機を備え、各送受信機は、データクロック送信機（図６を用いて後に説明する）と、データ及びクロック受信機（図７を用いて後に説明する）とを備える。スイッチング及びルーティング機能は、再生クロック及びストリーミングされたオーディオデータに対して動作するクロスポイントスイッチ（図示せず）によって実行される。換言すれば、信号は、パケット化された形式ではルータを通過しない。

図３に示す実施例において、送信機と受信機とを接続するケーブル４０５は、８端子のＲＪ４５プラグによって終端され、送信機及び受信機は、いずれもＲＪ４５ソケットを備える。表１は、図３に示すオーディオ機器及び図４に示すスター構成のルータ機器用のＲＪ４５ソケット端子の設定を示している。

図５は、本発明に基づくオーディオデータ伝送システムの構成を示すブロック図である。システム５００は、カテゴリ５シールドなしツイストペアケーブル５１５を介して接続された第１のオーディオ処理機器５１０及び第２のオーディオ処理機器５２０を備える。各オーディオ処理機器５１０、５２０は、フィールドプログラマブルゲートアレー（Field Programmable Gate Array：以下、ＦＰＧＡという。）５１２と、物理層インタフェース（ＰＨＹ）素子５１４と、トランス５１６と、８ピンのＲＪ４５コネクタ５１８とを備える。ＦＰＧＡ５１２は、ＤＳＤ用のマルチチャンネルオーディオ接続（Multichannel Audio Connection for DSD：以下、ＭＡＣ−ＤＳＤという。）を提供する。

１ビット６４Ｆ_ｓダイレクトストリームデジタルデータが、オーディオ機器からＦＰＧＡ５１２に供給される。ＦＰＧＡ５１２は、送信動作では、オーディオデータのバッファリング及びフレーム化を行い、受信動作では、フレーム化された構造からデータを抽出し、抽出したデータをＤＳＤストリームに戻す処理を行う。ＦＰＧＡ５１２は、送信及び受信を同時に実行し、全二重オーディオ接続を実現している。フレームのフォーマットについては、図１５及び図１６を用いて後に詳細に説明する。ＰＨＹ素子５１４は、フレーム化されたオーディオデータの物理層コーディングを行い、スペクトル制御処理を実行するとともに、ラインドライバを有し、ラインドライバは電流を増幅し、これにより、信号のパワーを増幅して送信時のロバスト性を高める。ＰＨＹ素子５１４は、実際には、物理層２１０の物理コーディング副層（ＰＣＳ）２１６、物理媒体接続（ＰＭＡ）副層２１４及び物理媒体依存（ＰＭＤ）副層２１２を実現している。この実施例では、ＰＨＹ素子５１４は、インテル社（Intel：商標）ＬＸＴ９７２ａ素子であり、これは、自動折衝(Auto-Negotiation)機能を有さず、データスクランブル機能を有する全二重モードで動作する。トランス５１６は、カテゴリ５ケーブル５１５を介して送信するデータを出力する。受信時には、トランス５１６は、信号を受信し、その後、物理層における処理が行われる。ＦＰＧＡ５１２とＰＨＹ素子５１４との間のインタフェースは、媒体独立インタフェース（ＭＩＩ）である。これにより、ＦＰＧＡ５１２は、従来のイーサネットシステムの媒体アクセス制御（ＭＡＣ）を処理するネットワークアドレスを置換する。イーサネットシステムは、複数のサンプリングレートをサポートしており、また、将来開発される可能性があるより高いＤＳＤサンプリングレートにも対応することができる。オーディオのサンプリングレートが変更されると、オーディオデータストリームをどのようにデータフレームにパック化するかも変更する必要があり、この変更は、ＦＧＰＡ５１２内の回路によって決定される。物理層リンクが十分な帯域幅を有しているならば、オーディオサンプルレートの変更は、ＰＨＹ素子５１４に影響を与えない。

図６は、６４Ｆ_ｓオーディオサンプリングクロック信号を、カテゴリ５ケーブルの異なる信号線対を介して、ＤＳＤオーディオデータとパラレルに送信する方法を説明する図である。図５に示す実施例と同様に、オーディオデータ信号は、ＦＰＧＡ５１２、ＰＨＹ素子５１４及びトランス５１６において処理された後に、カテゴリ５ＵＴＰケーブル５１５の２対の信号線を介して送信される。６４Ｆ_ｓオーディオサンプリングクロックは、ＦＰＧＡ５１２とローパスフィルタ５５２の両方に入力として供給され、ＦＰＧＡ５１２は、データをフレーム化するとともに、バッファリングする。ローパスフィルタ５５２は、クロック信号送信時の電磁放射を低減する役割を果たす。ローパスフィルタ５５２の出力は、入力として差動ラインドライバ５５４に供給された後、１０ＢＡＳＥ−Ｔ型のイーサネットトランス５５６に供給される。クロック信号は、ＲＪ４５コネクタ５１８を介して、カテゴリ５ＵＴＰケーブル５１５の１対の信号線に供給され、オーディオデータとパラレルに送信される。オーディオサンプリングクロック信号により、受信機のＦＰＧＡ５１２は、受信したオーディオデータの同期をとり、すなわちＤＳＤビットストリームを再構築するので、オーディオサンプリングクロック信号の伝送は重要である。本発明のこの実施例に用いられるカテゴリ５ＵＴＰケーブルの特性インピーダンスは、１００Ωである。他の実施例においては、電磁両立性（electromagnetic compatibility：ＥＭＣ）の性能が高いスクリーンツイストペアケーブルを用いてもよい。更なる他の実施例においては、カテゴリ５ｅケーブル（２５０Ｍｂｐｓまでのデータ転送速度用）、カテゴリ６ケーブル（ギガビットイーサネットに適する）又はより高いデータ転送速度を可能にするカテゴリ７ケーブル等を含む他の種類のケーブルを用いてもよい。

ＦＰＧＡは、送信機及び受信機において必要とされる機能を実現するための解決策の一例にすぎない。もちろん、ソフトウェア制御の汎用マイクロプロセッサを用いてもよい。この場合、ソフトウェアは、ストレージ媒体（例えば、読出専用メモリ、フラッシュメモリ、磁気ディスク、光ディスク等）又は伝送媒体（例えば、ネットワーク又はインターネット等）によって提供することができる。

図７は、高い周波数のオーディオサンプリングクロックをＤＳＤオーディオデータ信号とパラレルに受信する動作を説明する図である。パラレル信号は、ケーブル５１５を介して、受信機のＲＪ４５コネクタ５２２に供給される。ＤＳＤオーディオデータ信号は、トランス５２４を介して、物理層インタフェース素子５２６に供給され、次にＦＰＧＡ５２８に供給され、ＦＰＧＡ５２８は、データを非フレーム化してＤＳＤビットストリームを生成する。ＦＰＧＡ５２８は、受信機の局部位相同期ループから供給される６４Ｆ_ｓクロック信号に基づいて、ＤＳＤオーディオストリームを出力する。

受信オーディオクロック信号は、受信機において、まず、トランス５６２に供給される。トランス５６２の出力信号は、ハイパスフィルタ５６３に供給された後、ローパスフィルタ５６４に供給される。ローパスフィルタ５６４は、送信機におけるローパスフィルタ５５２と同じ種類のフィルタである。受信機のローパスフィルタ５６４は、受信信号におけるあらゆる高周波妨害を除去する。このような高周波妨害は、ケーブル５１５においてパラレルに伝送されたオーディオ信号又は外部雑音源から誘導される。ローパスフィルタ５６４の出力信号は、比較器５６８に供給され、論理信号に変換される。比較器５６８からの論理信号は、局部位相同期ループ（ＰＬＬ）回路を駆動するために用いられる。位相同期ループ（ＰＬＬ）は、基準信号に対して一定の位相角を維持するように発振器を制御する電気回路である。この場合、受信された高い周波数のクロック信号が基準信号となる。ＰＬＬ回路は、ＤＳＤオーディオデータの再生に用いられるローカルのオーディオ基準クロックを生成する。

図８は、６４Ｆ_ｓＤＳＤサンプリングクロック信号の信号パスを示す図である。上述のように、ＤＳＤサンプリングクロックは、カテゴリ５ＵＴＰ相互接続ケーブル５１５内の専用の差動信号対によって、双方向に送信される。以下、図８を用いて、高い周波数（６４Ｆ_ｓ）のクロック信号に対して行われる一連の処理について説明する。サンプリングクロック信号に対しては、ＵＴＰケーブルの信号対を介して非同期データ信号とパラレルに伝送することを容易にするために、特別なアナログ調整（analogue conditioning）を施す。このアナログ調整により、高い周波数のサンプリングクロック信号の品質を劣化させる、非同期データ信号（又は外部雑音源）からの電磁妨害の影響が低減される。図８に示すように、クロックマスタ機器のサンプリングクロック処理回路は、ローパスフィルタ５５２と、差動ラインドライバ５５４と、トランス５５６とを備える。一方、クロックスレーブ機器のサンプリングクロック処理回路は、トランス５６２と、ハイパスフィルタ５６３と、比較器５６８とを備える。

クロックマスタ機器のローパスフィルタ５５２には、２．８２２４ＭＨｚ（６４Ｆ_ｓ）の論理信号５５１が入力される。この信号の周波数許容偏差は、１９９７年版ＡＥＳ１１仕様書のグレード２規格に基づいている。したがって、サンプリングクロックの長期間周波数安定度は、＋／−１０／百万（ｐｐｍ）であり、外部同期範囲は＋／−５０ｐｐｍである。サンプリングクロックのデューティサイクルは、４０〜６０％であり、低電圧トランジスタ−トランジスタロジック回路（low voltage trangistor-trangistor logic：以下、ＬＶＴＴＬという。）の論理信号を用いる。

クロックスレーブ機器の比較器５６８から出力される６４Ｆ_ｓ論理クロック信号５６９も２．８２２４ＭＨｚ（６４Ｆ_ｓ）の論理信号である。リンク５１５の特性により、クロック信号に実質的なジッタ又は非対称性が導入される虞があるため、デジタルオーディオ信号の同期にこのクロック出力信号を直接用いない。クロック出力信号は、専ら、受信機のエッジトリガ方式の位相同期ループ（ＰＬＬ）を同期させるために用いられる。クロック出力信号５６９は、他の高品質クロック信号に雑音又はジッタを重畳させないように、受信機内において注意深く配線する必要がある。クロックスレーブ機器のＰＬＬ回路（図示せず）は、受信機全体において用いられる高品質オーディオクロック信号を発生させるために用いられる。

送信側（クロックマスタ）機器及び受信側（クロックスレーブ）機器の両方に設けられているローパスフィルタ５５２、５６４は、それぞれ２．９ＭＨｚのカットオフ周波数を有する２次のバタワースローパスフィルタである。

送信機のローパスフィルタ５５２は、クロック信号の高周波成分を減衰させる。このような高周波成分は、ケーブル内で同時に伝送されるオーディオデータと干渉し、又はケーブルから過剰なＲＦ放射を生じさせる虞がある。一方、受信機のローパスフィルタ５６４は、同時に伝送された高い周波数のデータ信号又は外部雑音源によってクロック信号に誘導される高周波の妨害をクロック信号から除去する役割を有している。

送信機内に設けられている差動ラインドライバ５５４は、１００Ωのインピーダンス（カテゴリ５ＵＴＰリンクのインピーダンス）において１．５〜２．５Ｖの差動ピークツーピーク電圧を有する対称出力信号を生成する。

送信機及び受信機の両方に設けられているトランス５５６，５６２は、ライン側にコモンモードチョークコイルを有する巻数比が１：１の１０Ｂａｓｅ−Ｔイーサネットトランスである。

受信機のハイパスフィルタ５６３は、カットオフ周波数がｆ_ｃ＝５００Ｈｚの１次ハイパスフィルタである。このハイパスフィルタ５６３は、主電源からの低周波の妨害を除去し、ＤＣオフセットが生じることを阻止する。このハイパスフィルタ５６３は、単純な抵抗−容量（ＲＣ）結合によって実現されている。

受信機の比較器５６８は、ローパスフィルタ５６４によってフィルタリングされたアナログクロック信号を論理信号に変換する。雑音に誘導された複数のエッジ（multiple edge）を除去又は低減するために、２％のヒステリシスを用いる。

図９は、物理層装置の同期周波数がオーディオサンプリングクロック周波数６４Ｆ_ｓの整数倍（９＊６４Ｆ_ｓ）となるように調整する本発明の実施例を示している。イーサネット規格では、データ伝送に２５ＭＨｚのシンボルレートを用いることが定められている。

２．８２２４ＭＨｚのサンプリングクロックを２５ＭＨｚのオーディオデータ信号と同じカテゴリ５ＵＴＰケーブルを用いて伝送すると、オーディオクロックに好ましくない劣化が生じる可能性がある。オーディオデータの伝送をサンプリングクロックと同期させることにより、高品質オーディオクロック信号の劣化を抑制することができる。図９に示す装置は、位相同期ループを用いて、入力された６４Ｆ_ｓクロック信号を９倍の周波数にアップコンバートする逓倍器５７２を備える。×９逓倍器５７２からの出力は送信機のＰＨＹ素子５１４に供給され、５７６Ｆ_ｓ（２５．４０１６ＭＨｚ）のオーディオデータ信号が生成される。すなわち、この実施例では、標準の２５ＭＨｚイーサネットシンボルレートに代えて、２５．４０１６ＭＨｚのシンボルレートでオーディオデータを伝送する。シンボルレートを高めた結果、チャンネルビットレートは、１００Ｍｂｐｓから１０１．６０６４Ｍｂｐｓに高まる。

したがって、この本発明の実施例により、オーディオクロック信号の劣化を潜在的に抑制することができるが、標準的なイーサネット方式の２５ＭＨｚシンボルレートとの互換性は失われる。

図１０は、一方の機器がクロックマスタ６００Ｍとして機能し、他方の機器がクロックスレーブ６００Ｓとして機能するポイントツーポイントオーディオリンクの構成を示している。各オーディオ処理機器は、クロック源であるＰＬＬ６０２Ｍ、６０２Ｓと、クロック受信機（Ｒ_ｘ）６０４Ｍ、６０４Ｓと、ロック検出モジュール６０６Ｍ、６０６Ｓと、クロック送信機（Ｔ_ｘ）６０８Ｍ、６０８Ｓと、オーディオ入出力（Ｉ／Ｏ）装置６１０Ｍ、６１０Ｓと、スイッチ６１２Ｍ、６１２Ｓとを備えている。添字Ｍは、マスタ機器６００Ｍに関連するコンポーネントを示し、添字Ｓは、スレーブ機器６００Ｓに関連するコンポーネントを示している。ＤＳＤオーディオデータは、マスタ機器６００ＭのオーディオＩ／Ｏ装置６１０Ｍをスレーブ機器６００ＳのオーディオＩ／Ｏ装置６１０Ｓに接続するＵＴＰケーブル（図示せず）を介して伝送される。

カテゴリ５ＵＴＰケーブルは、正常動作条件では、クロック信号が２つのオーディオ機器間を双方向に伝送されるよう、独立した接続を実現する。しかしながら、アクティブリンクにおいては、一方の機器をクロックマスタ６００Ｍとして指定し、他方の機器をクロックスレーブ６００Ｓとして指定する必要がある。クロックマスタ６００Ｍのクロック送信機６０８Ｍは、クロックスレーブ６００Ｓのクロック受信機６０４Ｓにオーディオクロック信号６０５Ｍを送信する。スレーブの位相同期ループ６０２Ｓは、このマスタからのオーディオクロック信号６０５Ｍを用いて、同期信号を生成し、スレーブのオーディオＩ／Ｏ装置６１０Ｓに供給する。スレーブのクロック送信機６０８Ｓからマスタのクロック受信機６０４Ｍに送信されたオーディオクロック信号６０５Ｓは、マスタのスイッチ６１２Ｍが開いているため、マスタの位相同期ループ６０２Ｍには供給されない。なお、スレーブのクロック信号６０５Ｓは、マスタのロック検出モジュール６０６Ｍにおいて、ローカルのマスタクロックと比較され、リモートのスレーブ機器６００Ｓにおける同期を検出するために用いられる。

図１１は、図１０に示すマスタ機器とスレーブ機器との間に同期リンクを確立するために行われる動作シーケンスを説明するフローチャートである。

ステップ６２０において、機器Ｂであるスレーブ機器６００Ｓの送受信機をスレーブモードに設定して、クロック送信機６０８Ｓを一時的に（リンクが確立され、ロック状態となるまでの間）ディスエーブルにする。この動作は、２つの機器がスレーブとなって、互いに同期を試み、予測できない結果を招くことを防止するために行う。

ステップ６３０において、ＵＴＰケーブルを用いて、マスタ機器６００Ｍをスレーブ機器６００Ｓに物理的に接続し、リンクを確立する。このケーブル接続により、マスタ機器６００Ｍ及びスレーブ機器６００Ｓは、リンクが現在有効になったことを検出する。このとき、マスタ機器６００Ｍは、クロック信号６０５Ｍの送信を開始するが、スレーブ機器６００Ｓのクロック送信機６０８Ｓは、一時的にディスエーブルにされた状態である。

ステップ６４０において、スレーブ機器６００Ｓのクロック受信機６０４Ｓは、入力マスタクロック信号６０５Ｍを検出し、これをスレーブの局部位相同期ループ回路６０２Ｓに供給し、位相同期ループ回路６０２Ｓは、入力マスタクロック信号６０５Ｍにロックされる。

ステップ６５０において、スレーブ機器６００Ｓは、ロック検出モジュール６０６Ｓによって、ローカルのシステムクロックと、入力マスタクロック信号６０５Ｍとを比較することにより、ロック状態を検出する。スイッチ６１２Ｓを閉じることにより、スレーブＰＬＬ６０２Ｓ、スレーブクロック受信機６０４Ｓ及びスレーブロック検出モジュール６０６Ｓの間の回路が閉じられ、ロック検出がイネーブルになる。スレーブロック検出モジュール６０６Ｓからの信号が、一旦マスタクロック信号６０５Ｍによってロックが確立されたことを示すと、スレーブクロック送信機６０８Ｓは、ディスエーブル状態からイネーブル状態に切り換えられ、スレーブ機器６００Ｓのオーディオバッファ（オーディオＩ／Ｏ装置６１０Ｓ内に設けられている。）がリセットされる。

ステップ６６０において、マスタ機器６００Ｍのクロック受信機６０４Ｍは、直前にイネーブルにされたスレーブの送信機６０８Ｓから返された（echoed）クロック信号を受信し、この返ってくる信号の位相を調べて、スレーブ機器６００Ｓがマスタクロック信号６０５Ｍに正しく同期したことを確認する。ここで、同期が正しく確立されていない場合は、オーディオデータの送信はイネーブルにされない。

スレーブ機器６００Ｓが正しく同期している場合、ステップ６７０において、マスタ機器６００Ｍは、オーディオバッファ（オーディオＩ／Ｏ装置６１０Ｍ内に設けられている。）をリセットし、オーディオデータの送信をイネーブルにし、これによりフレーム化されたＤＳＤオーディオデータが、マスタ機器６００Ｍとスレーブ機器６００Ｓとを接続するＵＴＰケーブルを介して伝送される。

図１１に示すフローチャートは、マスタ機器６００Ｍとスレーブ機器６００Ｓとの間で同期を確立するための標準的な処理を示している。なお、いずれもがスレーブモードに設定された２つのオーディオ機器間でリンクの確立を試みる場合もある。この場合、機器が有効なデータリンクを検出した時点では、両方の機器のクロック送信機がディスエーブルにされており、オペレータに対しては、リンクが同期していないことが知らされる。ユーザに対しては、ＲＪ４５ケーブルの接続ポートに隣接して設けられているＬＥＤ状態表示（図示せず）によりリンク状態が知らされる。以下に示す表２は、可能な複数のリンク状態に対応するＬＥＤ状態を示している。特に、赤又は黄色のＬＥＤが「オン」となっている状態は、２つのスレーブモードのオーディオ機器をリンクしようとした場合に発生する可能性があるクロック同期エラーに対応している。

図１２は、オーディオ設備内の２つの機器間で、複数のパラレルリンクが用いられるシステムを示している。複数のリンクを用いることにより、単一のポイントツーポイントリンクに比べてより多くのチャンネル数に対応することができる。この具体例では、２つのリンクを用いて、合計で６４チャンネルを提供している。送信側オーディオ機器７００Ａは、第１の送信機７０２と、第２の送信機７０４と、クロック発生器７０６とを備える。受信側オーディオ機器７００Ｂは、第１の受信機７１２と、第２の受信機７１４と、クロック発生器７１６とを備える。第１のカテゴリ５ＵＴＰケーブル７２１は、第１の送信機７０２と第２の受信機７１２とを接続し、オーディオデータチャンネル１〜３２（又は１〜２４）を提供する。第２のカテゴリ５ＵＴＰケーブル７２３は、第２の送信機７０４と第２の受信機７１４とを接続し、オーディオデータチャンネル３３〜６４（又は２５〜４８）を提供する。

図１２に示すシステムを動作させるとき、第１の受信機７１２から出力されるＤＳＤオーディオデータストリームを第２の受信機７１４から出力されるＤＳＤオーディオデータストリームにサンプル間で同期させる必要があり、すなわちチャンネル１〜３２（又は１〜２４）のサンプルをチャンネル３３〜６４（又は２５〜４８）のサンプルと同期させる必要がある。送信機７０２、７０４内のＰＨＹ装置及び受信機７１２、７１４内のＰＨＹ装置における送信及び受信待ち時間（latency）により、受信機７１２、７１４の出力は、複数のＤＳＤオーディオサンプル期間（３．５４３×１０^−７秒）同期がずれる可能性がある。ＰＨＹ装置に共通に用いられている製造業者の仕様書では、ＰＨＹ装置の送信待ち時間及び受信待ち時間の組み合わせは、最高６×１０^−８秒まで変化することを示し、したがって、受信機間で１ＤＳＤサンプル分のずれが生じることも考えられる。ケーブル７２１、７２３の長さの違いも同期に影響を及ぼす。

図１２に示すように、送信側オーディオ機器７００Ａの第１及び第２の送信機７０２、７０４は、Ｆ_ｓ＝４４．１ｋＨｚの共通の基準クロック信号Ｆ_ｓ（Ａ）を用いている。同様に、受信側オーディオ機器７００Ｂの第１及び第２の受信機７１２、７１４は、Ｆ_ｓ＝４４．１ｋＨｚの共通の基準クロック信号Ｆ_ｓ（Ｂ）を用いている。これらの２つの４４．１ｋＨｚの同期クロック信号Ｆ_ｓ（Ａ）、Ｆ_ｓ（Ｂ）は、６４Ｆ_ｓのマスタクロック信号に由来する同じ周波数を有しているが、位相は任意であり、２つの位相が整合している可能性は低い。クロック信号Ｆ_ｓ（Ａ）、Ｆ_ｓ（Ｂ）は、それぞれ独立したクロックドライバによって共通の６４Ｆ_ｓクロックから導き出されるために、このような位相の違いが生じる。図１３は、クロック信号Ｆ_ｓ（Ａ）、Ｆ_ｓ（Ｂ）を用いて、受信機７１２、７１４の出力信号（これらは、それぞれ独立したリンクケーブル７２１、７２３からのオーディオデータから得られる）の同期をどのように維持するかを説明するフローチャートである。

図１３のステップ７３０において、送信側オーディオ機７００Ａと受信側オーディオ機７００Ｂ間のリンクが確立される。２つの送信機７０２、７０４は、それぞれローカルの４４．１ｋＨｚクロック信号Ｆ_ｓ（Ａ）のクロックエッジを待って、第１のオーディオフレームを送信する。データフレームは、１番目のＤＳＤサンプルがクロックエッジに同期して入力されるようにパック化される。図１３のフローチャートは、３２ＤＳＤオーディオチャンネルを有する実施例に対応している。図１８Ａを用いて後に詳細に説明するように、３２チャンネルのシステムでは、各フレームは３８４個のデータワードからなり、ワード１３〜３８２は、３２チャンネルのそれぞれの１ビットＤＳＤサンプル値を含んでいる（チャンネル毎に３７０個のサンプル値が各フレームに含まれている）。第１の送信機７０２は、チャンネル１〜３２に対応する第１のオーディオフレームを送信し、一方、第２の送信機７０４は、チャンネル３３〜６４に対応する第１のオーディオフレームを送信する。この実施例では、各フレームが３７０個のサンプルを含み、１Ｆ_ｓ期間に６４個のサンプルがあるため、フレームの開始（１番目のＤＳＤサンプル値の出力）及びＦ_ｓ期間の開始（Ｆ_ｓ（Ａ）クロックのエッジ）は、３７０×６４サンプル毎に一致する。ここで、３７０と６４は、共通因数２を有するため、フレームの開始とＦ_ｓ期間の開始は、（３７０×６４）／２サンプル毎、すなわち３２フレーム毎に一致する。したがって、フレーム１、３３、６５、９７・・・について、フレームの１番目のＤＳＤサンプル値がローカルのＦ_ｓ（Ａ）クロックのエッジに同期して出力される。これらの特別なフレームでは、データフレームの「フレームタイプ」フィールド（図１６参照）内の特定のビットフラグが１に設定される。

フローチャートのステップ７３２において、第１の受信機７１２と第２の受信機７１４が位相カウント値Φ_ｊ（ｊは、第１の受信機７１２の場合１、第２の受信機７１４の場合２）を捕捉し（capture）、最初に受信したフレーム内の１番目のＤＳＤサンプル値を出力する時刻をマークする。なお、システムの起動時には、受信側のオーディオ出力はミュートされており、マスタ機器によって６４Ｆ_ｓサンプリングクロックの同期が確認されると、送信側オーディオ出力のみがイネーブルにされる。受信側が１番目のＤＳＤサンプル値を出力する準備ができる時刻は、スレーブ機器がマスタ機器の６４Ｆ_ｓクロック信号に位相ロックするためにかかる時間に依存する。また、この時刻は、特定の送信機のＦＩＦＯバッファの閾値レベルの設定にも依存する。各受信機は、ローカルの６４Ｆ_ｓクロック信号によって動作し、４４．１ｋＨｚ信号Ｆ_ｓ（Ｂ）によってリセットされるカウンタから、位相カウント値Φ_ｊを導出する。

ステップ７３４において、システムコントローラ（図示せず）は、各受信機についての位相カウント値Φ_１、Φ_２を比較し、これらが同一であるか否かを判定する。ここで、Φ_１＝Φ_２の場合、受信機は、同じＤＳＤサンプル期間内に同期しており、これは望ましい状態である。この場合、処理はステップ７３８に進み、オーディオ出力のミュートが外される。一方、ステップ７３４において、Φ_１≠Φ_２である場合、処理はステップ７３６に進み、このステップ７３６において、システムコントローラは、同期を達成するために受信機のバッファ読出位置を調整する。最も早く６４Ｆ_ｓマスタクロックに同期した受信機（したがって、最初にＤＳＤオーディオデータを受信した受信機）は、自らのバッファ読出位置を最後に同期した受信機（最後にＤＳＤデータの受信を開始した受信機）のバッファ読出位置に合わせるよう調整する。このバッファ読出位置の調整は、２つの位相カウント値Φ_ｊのうち大きな方の位相カウント値に両方の位相カウント値を合わせる修正に等しい。同期が達成された場合のみ、すなわち各受信機の位相カウント値が等しくなった場合にのみオーディオ出力がイネーブルにされる。

受信機の位相カウント値は、フラグが立てられた各フレーム（最初のフレーム及び最初のフレームから３２個毎のフレーム）について相互に確認され、受信機間の同期が維持されているかが確認される。フレームは、１３１．２５μｓ毎に伝送され、したがって、フラグが立てられたフレームは、約４．２ｍｓ（１３１．２５μｓ×３２）毎に伝送される。受信機の同期に関する全ての問題は、この４．２ｍｓ以内に検出し、修正することができる。図１３に示すステップ７４２、７４４、７４６は、フラグが立てられた各フレームに対してシステムコントローラが行う確認処理を示している。ステップ７４２においては、システムコントローラは、フラグが立てられている現在のフレームに関する修正された位相カウント値を確認し、この位相カウント値と、フラグが立てられた先のフレーム、すなわちＸ−３２番目のフレームに関する、最後に記憶された（修正された可能性がある）位相カウント値とを比較する。これらの位相カウント値が同じである場合、システムコントローラは、ステップ７４６において、オーディオデータの伝送を継続する。一方、フラグが立てられた２つのフレームに関する位相カウント値が異なる場合、これは、２つの受信機が同じオーディオサンプル値を同時に出力していないことを意味し、処理はステップ７４４に進み、システムコントローラは、適切な同期を回復するために、データリンクのリセットを開始する。データリンクがリセットされると、受信機のロジックは、図１１に示すステップ７３２〜７３８を実行できるようリセット状態となる。他の実施例として、データリンクは、バッファ読出位置の調整によってリセットしてもよい。但し、この場合、バッファのオーバラン／アンダランによってリンク全体のリセットがトリガされることがある。同期のずれは、例えばケーブルの不具合（glitch）によって生じる。

図１８Ｂを用いて後に詳細に説明する２４ＤＳＤチャンネルを用いる他の実施例では、各フレームは３６８個のデータワードからなり、ワード１５〜３６６は、２４チャンネルの３５２個のＤＳＤサンプルと、８８バイトの補助的データを含んでいる。各３２ビットのサンプルは、２４ＤＳＤチャンネルのそれぞれからの１ビットと、２ビットの補助的データと、６ビットのチェックビットを含んでいる。各サンプルのビット０は、最初の論理オーディオチャンネルに対応し、ビット２３は、２４番目の論理オーディオチャンネルに対応する。この場合、第１の送信機７０２は、チャンネル１〜２４に対応する１番目のオーディオフレームを送信し、第２の送信機７０４は、チャンネル２５〜４８に対応する１番目のオーディオフレームを送信する。この実施例では、各フレームは３５２個のサンプルを含み、１Ｆ_ｓ期間毎に６４個のサンプルがプルが送信されるため、フレームの開始（１番目のＤＳＤサンプル値の出力）とＦ_ｓ期間の開始（Ｆ_ｓ（Ａ）クロックのエッジ）は、３５２×６４サンプル毎に一致する。ここで、３５２と６４は、共通因数３２を有しているため、フレームの開始とＦ_ｓ期間の開始は、（３５２×６４）／３２サンプル毎、すなわち１つおきのフレーム毎に一致する。したがって、２４ＤＳＤチャンネルの実施例では、フレーム１、３、５、７、９・・・について、フレームの１番目のＤＳＤサンプル値がローカルのＦ_ｓ（Ａ）クロックのエッジに同期して出力される。したがって、１つおきのフレーム毎にフラグが立てられ、受信機の位相カウント値は、１つおきのフレーム毎に相互に確認される。

図１４は、送信機内でオーディオデータのバッファリングがどのように行われるかを示す図である。送信機のバッファリング装置８００は、ファーストインファーストアウト（First In First Out：ＦＩＦＯ）バッファ８１０と、このＦＩＦＯバッファ８１０に直列に接続されたフレームアセンブラ８２０とを備える。動作中において、３２チャンネルのＤＳＤ１ビットサンプルデータがＦＩＦＯバッファ８１０に６４Ｆ_ｓのビットレートで供給され、６４Ｆ_ｓは、９０．３１６８Ｍｂｐｓに相当する。ＦＩＦＯバッファ８１０の占有レベルが（occupation level）が所定の閾値レベル８１５に達すると、システムコントローラは、新たなオーディオフレームの送信を開始するための信号を生成する。この信号に応じて、フレームアセンブラ８２０は、フレームプリアンブル及びヘッダを組み立て、この間も入力ＤＳＤサンプルはバッファリングされ続ける。オーディオデータのペイロードの組立が開始されると、フレームアセンブラ８２０は、ＦＩＦＯバッファ８１０からのデータの読出を開始する。ＦＩＦＯバッファ８１０からのデータの読出速度は、イーサネットの転送速度である１００Ｍｂｐｓ（又はシンボルレートを９＊６４Ｆ_ｓにロックする実施例では、１０１．６０６４Ｍｂｐｓ）である。ＦＩＦＯバッファ８１０には、９０．３１６８Ｍｂｐｓの速度でデータが供給され、１００Ｍｂｐｓの速度でデータが読み出されるため、正味バッファ占有レベル（net buffer occupation level）は、徐々に低下する。所定の閾値レベル８１５は、データ入力レートと、データ出力レートと、フレームサイズ（３２チャンネルの場合３７０個の１ビットサンプル）とに基づき、各フレームの送信終了時にバッファの占有レベルが正確に０ではないが略０になるように、すなわち、次に送信するフレームのデータがＦＩＦＯバッファ８１０内に存在するように設定する。フレームの送信終了時にＦＩＦＯバッファ８１０が完全に空にはならないということは、ＭＡＣの規則に違反する。フレームの送信が一旦完了すると、ＦＩＦＯバッファ８１０の占有レベルは、閾値レベル８１５に達するまで急速に増加し、フレームの送信サイクルが繰り返される。

入力データレートが９０．３１６８Ｍｂｐｓ、出力データレートが１０１．６０６４Ｍｂｐｓ、フレーム容量が３７０個の１ビットサンプル（３２チャンネル）の伝送システムでは、最小バッファサイズは４２ＤＳＤサンプルであり、対応する最小閾値レベルは３０ＤＳＤサンプルである。この最小バッファサイズによって生じるオーディオ待ち時間は、１４．９μｓ（すなわち、４２／６４Ｆ_ｓ）である。

図１５は、受信機においてどのようにオーディオデータがバッファリングされるかを示す図である。受信機のバッファリング装置８５０は、フレーム受信機８６０と、フレーム受信機８６０に直列に接続されたＦＩＦＯバッファ８７０とを備える。オーディオデータは、（５ＵＴＰケーブルを介して）フレームフォーマットで、１００Ｍｂｐｓ（又は９＊６４Ｆ_ｓシンボルレートでは、１０１．６０６４Ｍｂｐｓ）のデータ転送レートでフレーム受信機８６０に供給される。フレーム受信機８６０は、各フレームのプリアンブル及びヘッダを分離し、更に、巡回冗長検査（cyclic redundancy check：ＣＲＣ）を実行して、受信データの完全性を検証してもよい。フレーム受信機８６０は、フレーム化されたデータを非フレーム化し、この非フレーム化されたデータをＦＩＦＯバッファ８７０に直接供給する。受信機内のＦＩＦＯバッファ８７０には閾値レベルが設定されていないので、ＦＩＦＯバッファ８７０からのデータの読出は、直ちに開始される。これにより、受信機における待ち時間を略ゼロにすることができる。オーディオデータフレームは、巡回冗長検査（ＣＲＣ）ワードを含んでいる。ＣＲＣアルゴリズム、検査ワードの挿入位置及び範囲は、ＩＥＥＥ８０３．３（２０００年版）セクション３．２．８に定義されている。この３２ビット検査ワードにより、通常、フレーム内の全ての誤りを検出することができる。周知のイーサネットシステムでは、ＣＲＣは、送信機及び受信機の両方において、各フレームに対して実行される。受信機側では、フレームに関するＣＲＣ検査の結果が判定された場合にのみ、そのフレームが出力される。これにより、周知のイーサネットシステムでは、受信機において、データが出力される前に実質的な待ち時間が生じる。一方、本発明では、受信機においてＣＲＣ検査をしながら、ＣＲＣ検査の結果が出る以前にバッファからデータを出力する。エラー制御は、受信機のＦＩＦＯバッファ８７０から出力されたデータが供給される後段において、復号パリティビットによって行われる。詳しくは、エラー制御は、３２ＤＳＤチャンネルオーディオストリームとして出力する前に、３２ビットデータブロックからデータを抽出する時点で行う。標準的なイーサネットシステムと異なり、本発明に基づくＭＡＣ−ＤＳＤプロトコルは、エラー発生時の再転送をサポートしていない。これは、再転送のためには、１２５μｓの少なくとも２倍分のオーディオフレームをバッファリングする必要があり、システムの待ち時間が許容できない程度に大きくなるためである。ＩＥＥＥ８０２．３規格におけるＣＲＣの本来の目的は、フレームエラーを検出し、これにより再転送要求を生成することであるが、ここでは、ＣＲＣは、互換性を保つために含まれている。もちろん、待ち時間を犠牲にしてもより高いロバスト性を必要とするアプリケーションでは、ＣＲＣにより開始されるＭＡＣ−ＤＳＤフレーム再転送をサポートするようにしてもよい。オーディオデータは、ＦＩＦＯバッファ８７０から９０．３１６８Ｍｂｐｓの速度で連続的に読み出され、データ出力レートは、データ入力レートより遅いため、ＦＩＦＯバッファ８７０は、フレームが受信される毎に、次第ににデータで満たされる。一旦フレームが完全に受信されると、次のフレームのオーディオデータが供給される前に、フレーム間の待ち時間があり、この休止期間において、ＦＩＦＯバッファ８７０は、空に近づき続ける（完全にゼロにはならない）。

受信機のＦＩＦＯバッファ８７０が完全に一杯になるか、又は完全に空になる場合には、システムコントローラにエラー信号が送られる。バッファが完全に一杯になるか又は完全に空になるということは、データリンクに障害が発生し、送信機に障害が発生し、又はＤＳＤマスタクロックが送信機と受信機の間で正しく同期していないことを示し、この場合、システムコントローラは、オーディオ出力をミュートする。

標準イーサネットフレームのデータ構造を図１６に示す。このフレーム構造は、ＩＥＥＥ８０２．３規格に定義されている。図１６に示すように、イーサネットフレームは、プリアンブル、開始フレームデリミッタ、宛先アドレスフィールド、発信元アドレスフィールド、データ長フィールド、データペイロード及びチェックサムから構成されている。

プリアンブルの長さは７バイトであり、各バイトは、ビットパターン１０１０１０１０を有し、続いてビットパターン１０１０１０１１を含む１バイトの開始フレームデリミッタＳが設けられている。プリアンブル及び開始フレームデリミッタは、ハードウェアにおけるタイミングを調整する目的で使用される。宛先アドレスフィールドの長さは６バイトであり、宛先アドレスフィールドは、フレームを受信するネットワークアダプタの物理アドレスを指定している。発信元アドレスフィールドの長さは６バイトであり、発信元アドレスフィールドは、フレームを送信するネットワークアダプタの物理アドレスを含んでいる。データ長フィールドの長さは２バイトであり、データ長フィールドは、データペイロードのサイズを示している。データペイロードは、最小の長さが４６バイトであり、最大の長さが１５００バイトである可変長フィールドである。チェックサムフィールドの長さは４バイトであり、チェックサムフィールドは、巡回冗長検査（ＣＲＣ）の実行時に使用される。ＣＲＣは、データ伝送を検証する一般的な手段である。送信側のネットワークノードは、所定のアルゴリズムに基づいてフレームに関するＣＲＣ値を算出し、このＣＲＣ値をフレーム内にエンコードする。そして、受信側のネットワークノードは、ＣＲＣ値を再計算してＣＲＣフィールドを検査し、送信側で算出された値と、受信側で算出した値とが一致するかを確かめる。これらの値が一致しない場合、伝送中にデータが欠落し、又は誤りが生じたことを示している。このイーサネットフレームは、物理層の回路に供給され、ここでビットストリームに変換されて、伝送媒体を介して送信される。なお、イーサネットフレームには、幾つかのバリエーションが存在する。

本発明に基づくオーディオデータフレームのデータ構造を図１７に示す。このオーディオデータフレームは、合計で１５３６バイトのサイズを有し、８バイトのプリアンブル（これに続く物理層は、最大で１５２８バイトの任意のデータを受け入れる）と、宛先ＭＡＣアドレス用に確保された６バイトフィールド（デフォルト値は０ｘｆｆｆｆｆｆ）と、発信元ＭＡＣアドレス用に確保された６バイトフィールド（デフォルト値は０ｘ００００００）と、ＣＲＣを除く、以降のバイト数（常に１５１０バイト）を示す２バイトのデータ長フィールドと、ネットワーキングヘッダ用に確保された２８バイトフィールドと、１２ビットの予備フィールド（未だ割り当てられていない）と、例えば同期目的で使用される４ビットのフレームタイプフィールドと、３２チャンネルＤＳＤオーディオの３７０サンプルを収納する１４８０バイトのオーディオデータペイロードと、チェックサムを収納する４バイトのＣＲＣフィールドとから構成される。本発明の実施例におけるＣＲＣチェックサム処理については、後に説明する。図１７に示すデータフレーム構造は、インターネットプロトコル（Internet Protocol：ＩＰ）ネットワークに対する互換性を有する。したがって、オーディオデータフレームは、ユーザデータグラムプロトコル（User Datagram Protocol：ＵＤＰ）／ＩＰデータグラムとして取り扱うことができ、より広域のＩＰネットワークを介して伝送することができる。ＵＤＰは、コネクションレス（ベストトライ）トランスポート層のプロトコルである。この特定の実施例では、物理層のみを用いる。ここでは、ＭＡＣ層は用いず、したがってＭＡＣアドレスフィールドは、実際にはシステムには要求されない。これらのフィールドは、（後に必要性が生じた場合に）ローカルエリアネットワーク（Local Area Network：ＬＡＮ）又はＵＤＰ／ＩＰとの互換性を実現するために、確保されており、デフォルト値で埋められている。

次に、オーディオデータフレームのＣＲＣ妥当性検証（CRC validity check）について詳細に説明する。全てのフレームは、４バイトのＣＲＣ検査ワードを用いて、フレームの有効性（validity）を確認する。ＣＲＣアルゴリズム、検査ワードの挿入位置及び範囲は、ＩＥＥＥ８０３．３（２０００年版）セクション３．２．８に定義されているものに類似している。

ＩＥＥＥ８０２．３規格では、フレームのペイロードは、ＣＲＣによってフレームの妥当性が確認されるまでは、データリンク層から渡してはならないことになっている。一方、本発明の実施例の文脈では、このような処理は、ＤＳＤオーディオデータストリームの出力を開始する前に、フレーム全体をバッファリングしなくてはならないことを意味する。この規格に直接準拠すると、オーディオの待ち時間が約２５〜１４０μｓ、例えば１１５μｓになるため、望ましくない。

ＣＲＣは、本来、システムの起動時においてオーディオ機器間でデータリンクの妥当性を確認するために用いられる。ケーブルの切断等、起動以後のリンク障害は、ＰＨＹ装置からのエラーアサーションによって示される。リンクは、単純なポイントトゥポイント接続であり、確定的な（deterministic）、同期されたフレーズ転送を行い、衝突が生じないため、他のモードの障害が発生する可能性は低い。

したがって、本発明の実施例では、比較的単純なＣＲＣ検査を行う。受信機のオーディオ出力は、起動時から、最初のフレームが完全に受信され、そのＣＲＣによって確認されるまでの間ミュートされる。ＣＲＣ検査の結果、異常があった場合、オーディオ出力はミュートされたままとなり、ローカルのシステムコントローラにエラー状態が通知される。最初のフレームを確認した後は、ＣＲＣは、回顧的に（retrospectively）のみ確認される。これにより、受信機においては、略ゼロの待ち時間でオーディオデータストリームを出力することができる。ＣＲＣは、ＣＲＣエラーが発生したことをプロセッサに警告するためのみに使用される。

無効なオーディオフレームに遭遇した場合、回顧的なＣＲＣ検査に応答して出力がミュートされるまでに、理論的には最大１３１μｓの無効なオーディオデータが出力されてしまう可能性がある。しかしながら、実際には、ＰＨＹラインシンボルを破壊するランダムな外乱によりシンボルが無効になると、受信機のエラー状態が早期に確定し、このエラー状態を検出してオーディオ出力をミュートすることができる。

全てのフレームに対してＣＲＣ検査を行う必要があると考えられる場合、ＤＳＤオーディオデータを出力する前に、各フレームをバッファリングし、ＣＲＣを用いて妥当性を確認する。この処理により、約１１５μｓの追加的な待ち時間が生じ、受信機のハードウェアバッファサイズを実質的に大きくする必要があるため、この手法は、望ましい選択肢ではない。

図１７に示す１５３６バイトのオーディオデータフレームは、それぞれ（１０１．６０６４Ｍｂｐｓのシンボルレートにおいて）１２０．９μｓの転送期間を有する。本発明の特定の実施例では、フレームは、１３１．１μｓ間隔で転送される。また９６ビット期間に対応する最小フレーム間時間が設けられ、オーディオフレームの転送間に８．２５μｓの「リンク時間（link-time）」が残っている。このリンク時間を用いて、制御データを含む補助的フレーム（auxiliary frame）を転送することができる。この実施例における制御データの最大合計サイズは、１０４バイトである。

制御データフレームの構造は、オーディオデータフレームでは１４８０バイト長であるデータペイロードが、制御データフレームでは、４８バイト長である点を除いて、図１５に示すオーディオデータフレームの構造と同様である。制御データフレームは、１３１μｓ毎に伝送され、これにより制御データの帯域幅は２．９Ｍｂｐｓとなる。制御データ自体は、チャンネル用途情報、ルータ制御データ及びクロックソース制御データ等を含んでいてもよい。制御データは、送信機のＦＩＦＯバッファ内の記憶領域から送信され、受信機のＦＩＦＯバッファ内に蓄積された後、受信機のシステムコントローラに送られる。

図１８Ａは、３８４＊４バイトのデータワードとして構成された３２ＤＳＤチャンネルの実施例におけるオーディオデータフレームのフォーマットを示している。一方、図１９は、２６＊４バイトのデータワードとして構成された３２ＤＳＤチャンネルの実施例における制御データフレームのフォーマットを示している。図１８Ａと図１９の両方において、ビットゼロ（Ｂ０）が最初に送信され、ビット３１（Ｂ３１）が最後に送信される。これらのオーディオデータフレーム及び制御データフレームは、イーサネット物理層装置へのリンクを提供する媒体独立インタフェース（ＭＩＩ）２１８の接続に渡され、及びこのＭＩＩ２１８の接続から受け取られる。ＭＩＩ２１８は、４ビット幅のデータ送信バスと、４ビット幅のデータ受信バスとを備え、これらはそれぞれＰＨＹからの２５ＭＨｚ（又は２５．４０１６ＭＨｚ）のリンクレートに同期されている（clocked）。ＭＩＩ２１８は、更にデータ送信を開始するための送信イネーブル信号入力と、受信データの有効性を示す信号出力と、他のエラー及び信号状態表示とを有する。

図１８Ａのオーディオデータフレーム構造に示すように、オーディオデータフレームのペイロードは、３２チャンネル６４Ｆ_ｓＤＳＤオーディオの３７０サンプルを含んでいる。これらのチャンネルは、ビット毎に多重化されている。各３２ビットワードは、３２個のオーディオチャンネル用の１つの６４Ｆ_ｓＤＳＤサンプルを表している。ワード１３は、フレーム内の最初のＤＳＤサンプルであり、ワード３８２は、最後のＤＳＤサンプルである。オーディオデータワードのビット０は、常に、チャンネル１（システム内の最初のチャンネル）の１ビットサンプルデータであり、オーディオデータワードのビット３１は、チャンネル３２（システム内の最後のチャンネル）の１ビットサンプルデータである。以下に示す表３は、各チャンネルの連続するサンプルをオーディオフレームのデータワード内にどのように格納するかを示している。例えば、ワード１３のビット０は、フレーム内の最初のＤＳＤサンプルに関するチャンネル１のサンプルデータであり、ワード１４のビット６は、フレーム内の２番目のＤＳＤサンプルに関するチャンネル７のサンプルデータであり、ワード３８２のビット３１は、フレーム内の最後のＤＳＤサンプルに関するチャンネル３２のサンプルデータである。

この表３は、３２ビットワードのフレームフォーマットを表しているが、これらは、ワード（４バイト）として同時に送受されるのではなく、４ビット（ニブル）としてＭＩＩに対し送受される。図１８Ｂに示す単一の２４ＤＳＤチャンネルフレーム用のＭＩＩに供給されるニブルのシーケンスは、表４に示す通りである。１４番目のデータの４バイトワード（ワード１３）の最初は、１０５番目の４ビットニブル（ニブル１０４）の最初に対応する。表４における列の見出しＴＸＤ及びＲＸＤは、それぞれＭＩＩ送信データバス及びＭＩＩ受信データバスを表し、これらのデータバスは、２５ＭＨｚ（又は２５．４０１６ＭＨｚ）クロックに同期してニブルを送受する。

ニブル０は、フレーム内の最初のニブルであり、プリアンブルパターン（０ｘ５）の一部を含む。ニブル１０４は、オーディオデータフィールドの最初のニブル（ワード１３の最初のニブル）であり、ニブル３０６３は、オーディオデータフィールドの最後のニブル（ワード３８２の最後のニブル）である。

図１８Ｂは、２４ＤＳＤチャンネルの実施例におけるオーディオデータフレームフォーマットを示している。この実施例では、フレームは、３６８＊４バイトのデータワードから構成されている。オーディオデータフレームのペイロードは、３５２個のＤＳＤサンプルから構成され、各サンプルは、２４チャンネルのそれぞれからの１ビットを含んでいる。データワード１５〜３６６は、オーディオデータペイロードを含んでいる。ワード２〜４は、発信元及び宛先ＭＡＣアドレス用に確保されている。ワード５のビット０〜１５は、ＣＲＣフィールドを除くデータ長フィールドの先頭からのバイトの総数を示し、この数は、ここでは１４４６バイトである。ワード５のビット１６〜３１、ワード６〜ワード１２、及びワード１３のビット０〜１５は、ＵＤＰ及びＩＰパラメータのために確保されたデータフィールドである。これらのデータフィールドは、ＵＤＰ／ＩＰのオプション用途に用いられる。ＵＤＰ／ＩＰの処理が不要の場合、送信機は、これらのフィールドをゼロで埋める。受信機は、ＩＰバージョンを示す最初の４ビット（この具体例では、ワード５のビット１６〜１９）を除く全てのＵＤＰ／ＩＰヘッダフィールドを無視してもよい。受信機は、ＩＰバージョンフィールドのデータエントリを調べ、以下の表５に示すように、このデータエントリの値に応じて次のような動作を行う。

ＩＰバージョンの検査は、将来のＩＰバージョン（すなわち、ＩＰバージョン６）から現在のＩＰバージョン４への下位互換性を確実に保つために行う。将来のＩＰバージョンは、異なるヘッダ長を有する可能性があり、したがって、フレームフォーマットＩＤフィールドは、フレーム内の異なる位置に設けられる場合もある。ＩＰバージョンフィールドを検査する安全策の意義は、（０ｘ０又は０ｘ４以外の値を有するために）これらのフレームが受信機によって破棄され、これにより、フレームフォーマットＩＤフィールドがワード１３及びワード１４において予想される位置に存在しないためにフレームが誤って解釈されることを防止できる点にある。

図１８Ｂに示すワード１３のビット１６〜３１及びワード１４のビット０〜３１は、ＭＡＣ−ＤＳＤフレームフォーマットを指定すフィールドである。この４８ビットのフレームフォーマットフィールドは、論理的に３つの別個の１６ビット（４ニブル）セクションに分割され、これらのセクションはそれぞれ伝送に関する同一のフレームフォーマットデータの組を含んでいる。このように、所定のフレーム内において同じフレームフォーマットデータの組を３回繰り返すことにより、フレームフォーマット識別子が伝送エラーに対してロバストになり、すなわちデータの複数のコピーを送信することは、エラー保護機構として機能する。このデータを繰り返すことによるエラー保護機構により、１６ビットを伝えるために４８ビットを使用することが可能であれば、必要なエラー訂正能力を簡単に実現することができる。他の実施例として、例えば畳込み符号等のエラー訂正符号を用いてフレームフォーマットＩＤペイロードを送信してもよい。

３つの１６ビットフレームフォーマットフィールドセクションは、それぞれ図２０に示すような構造を有している。各１６ビットセクションの最初のニブル（ビット０〜３）は、プロトコルマイナーバージョン（０ｘ０−０ｘｆ）を指定する。プロトコルマイナーバージョンフィールドは、プロトコル仕様書のマイナー更新情報を示すために用いられる。最近のマイナーバージョンは、同じメジャーバージョンにおける先のマイナーバージョンに対する下位互換性を保っている必要があり、例えばバージョン１．７プロトコルには、バージョン１．６プロトコルの全ての機能が組み込まれている必要があり、バージョン１．７の送受信機は、バージョン１．６の送受信機と完全に通信できなくてはならない。各１６ビットセクションの第２のニブル（ビット４〜７）は、プロトコルメジャーバージョン（０ｘ０−０ｘｆ）を指定する。このフィールドは、プロトコル仕様書のメジャー更新情報を示している。同じプロトコルの先のメジャーバージョンとの下位互換性を保つことが望ましいが、これは必須条件ではない。各１６ビットセクションの第３のニブル（ビット８〜１１）は、フレームタイプ（０ｘ０−０ｘｉ）を指定する。このフィールドは、プロトコルの所定のバージョンによって使用される異なるフレームタイプを示している。所定のメジャーバージョンレベル内では、フレームタイプの定義は一致している必要がある。オーディオフレームの基本的タイプは、常にタイプ０である。以下に示す表６は、この実施例におけるビット８〜１１によって指定されるフレームタイプ番号から導き出される情報を示している。

各１６ビットセクションの第４のニブル（ビット１２〜１５）は、例えば図１３のフローチャートを用いて説明した同期目的のためのフラグフレーム等として使用される１以上のフラグを含む。フラグビットの定義は、メジャーバージョンプロトコルレベルに基づく。以下に示す表７は、この実施例におけるフレームフラグビット１２〜１５から導き出される情報を示している。特に、フラグフィールドのビット０は、４４．１ｋＨｚ同期フラグである。このフラグ０の値が１である場合、フレーム内の最初のＤＳＤサンプルは、送信機において、４４．１ｋＨｚ同期クロックの立ち上がりエッジで受信されたことを示し、一方、フラグフィールドのビット０の値が０である場合、フレーム内の最初のＤＳＤサンプルは、送信機において、４４．１ｋＨｚ同期クロックの立ち上がりエッジで受信されていないことを示す。

図２１は、受信機において処理されるデータエントリの組を含む、フレームフォーマットＩＤの３個の４ニブルセクションを示している。セクション０は、ニブル０（ｎ０）〜ニブル３（ｎ３）を含み、セクション１は、ニブル４（ｎ４）〜ニブル７（ｎ７）を含み、セクション２は、ニブル８（ｎ８）〜ニブル１１（ｎ１１）を含む。受信されたデータセクションを用いて、受信機がどのようにデータ伝送エラーを排除するかについて、図２１を用いて説明する。この技術では、送信時において３個のセクションのそれぞれが同じデータセットを含み、３個のセクションのそれぞれの対応するニブル位置におけるデータエントリが一致していることが既知である。詳しくは、ｎ０＝ｎ４＝ｎ８、ｎ１＝ｎ５＝ｎ９、ｎ２＝ｎ６＝ｎ１０、ｎ３＝ｎ７＝ｎ１１であることが予期される。受信機では、３個１組（以下、トリプレットという。）の対応するニブルを比較して同一であるか否かを判定し、多数決により正しいデータ値を判定する。図２１に示す、受信機に供給されたデータの組について検討する。第１のニブルのトリプレットについては、ｎ０＝１１０１ｂ、ｎ４＝１１０１ｂ、ｎ８＝１１０１ｂであり、すなわち対応するニブルの値は同一であり、したがってこの値は正しい値であるとみなされ、プロトコルのマイナーバージョンを指定するフレームフォーマットの第１のニブルの値は、１１０１ｂに設定される。同様に、第２のニブルのトリプレットについては、ｎ１＝ｎ５＝ｎ９＝１１１０ｂであり、したがってこの値は正しい値であるとみなされ、プロトコルのメジャーバージョンを特定するフレームフォーマットの第２のニブルの値は、１１１０ｂに設定される。一方、第３のニブルのトリプレットについては、ｎ２＝ｎ１０＝０１１０ｂであるが、ｎ６＝１０１１ｂであり、データ値間に不一致が生じている。この場合、多数決に基づき、ｎ６が誤りであるとして拒否され、したがって、受信機は、フレームタイプに対応するフレームフォーマットの第３のニブルを０１１０ｂとして出力する。最後の第４のニブルのトリプレットについては、ｎ３＝００１０ｂ、ｎ７＝０１１１ｂ、ｎ１１＝１１００ｂと、いずれのニブルも一致しない。この場合、多数決は不可能であり、したがって、フレームフォーマットを判定することができず、フレームは拒否される。

他の実施例では、修正されたフレームフォーマットエラー検出／訂正法を用いる。この他の実施例における手法は、データの繰り返し及び多数決法の使用を含んでいるが、更に、エラーとなることが既知のフラグニブルに１００Ｂａｓｅ−ＴＸ ＰＨＹ「ＭＩＬＬ受信エラー」（rx_er）信号を用いることにより、エラー検出／訂正能力が向上されている。例えば、第４のニブルのトリプレットの値に、次のようなエラーフラグが関連付けられているとする。すなわち、ｎ３＝１０００ｂ（rx_er=true）、ｎ７＝０１１１ｂ（rx_er=false）、ｎ１１＝１０００ｂ（rx_er=true）であるとする。この場合、多数決では１０００ｂが正しい値となるが、rx_er信号は、ｎ３及びｎ１１が不正な値であることを明示している。したがって、この他の実施例では、ｎ３及びｎ１１に優先してｎ７が選択され、フレームフラグフォーマット値は、０１００ｂに設定される。

図１８Ｂに示すフレームデータフィールドでは、２４ＤＳＤチャンネルデータフレームの最後のワード（ワード３６７）は、巡回冗長検査（ＣＲＣ）データを含むフィールドである。

以下に示す表４Ｂは、図１８Ｂの単一の２４ＤＳＤチャンネルフレーム用のＭＩＩに供給されるニブルのシーケンスを示している。このシーケンスは、ニブル幅のＭＩＩインタフェースを介して送信され、最下位ニブルから開始される。ニブル０〜８（３２ビット）は、図１８Ｂのワード０に対応し、ニブル８〜１５は、図１８Ｂのワード１に対応し、ニブル１６〜２３は、図１８Ｂのワード２に対応し、このような関係が同様に続き、最後のニブルは、ワード３６６のビット２８〜３１に対応する。ここでは、最後のワードがニブルとして送信されないため、合計で２９３６個ニブル（３６７ワード）が図１８Ｂの１４４６バイトフレームに対応している。図１を用いて上述したように、ＭＩＩ２１８は、それぞれ４ビット幅のデータ送信パス及びデータ受信パスを個別に備え、全二重動作に対応している。詳しくは、ＭＩＩ２１８は、物理層インタフェース（ＰＨＹ）素子５１４、５２６からのクロックにより、リンクレート（２５ＭＨｚ又は２５．４０１６ＭＨｚ）に同期した４ビット幅の送信データバスと、送信イネーブル信号入力とＰＨＹからのクロックにより、リンクレート（２５ＭＨｚ又は２５．４０１６ＭＨｚ）に同期した４ビット幅の受信データバスと、受信データ有効信号出力と、エラー及び信号状態表示とを備える。ＭＩＩインタフェースに関する完全な説明は、ＩＥＥＥ８０２．２（２０００年版）セクション２２に記載されているが、但し、本発明では、クロックレートは、ＩＥＥＥにより標準化されている２５．００００ＭＨｚではなく、２５．４０１６ＭＨｚを用いてもよい。

ニブルは、物理層で処理される基本的なデータの単位である。各４ビットニブルは、信号ライン５１５を介して伝送するために、ＰＨＹ素子５１４、５２６によって、５ビットシンボルにマッピングされる。送信される全てのフレームは、８バイトのプリアンブルパターンから始まる必要があり、これに続いて、物理層は、４ビットずつ同時に供給される最大１５２８バイトの任意のデータを受け取ることができる。受け取られたフレームは、プリアンブルを含み、受信バスを介して４ビットずつ供給される。

図１８Ｂの２４ＤＳＤチャンネルフレームフォーマットは、３５２個のＤＳＤサンプルのフレームペイロードを含み、これらはそれぞれ３２ビットデータブロックから構成されている。３２ビットデータブロックのフォーマットを図２２に示す。各データブロックは、約３５４ｎｓの１ＤＳＤサンプル期間に対応している。データブロックは、各ビットが２４オーディオチャンネルに対応する２４ビットオーディオデータベクトルと、２ビットの補助的データと、６ビットのチェック（又はパリティ）ビットとから構成されている。図２２に示すように、ビット番号０〜１４は、オーディオデータベクトルのビット１〜１５を含み、ビット番号１５、２３、２７、２９、３０、３１は、６ビットのパリティビットを含み、ビット番号２６、２８は、２ビットの補助データを含み、オーディオベクトルの残りの９ビットは、データブロックのビット番号１６〜２２、２４、２５に連続的に含まれる。

３２ビットデータブロックの６ビットのパリティビットは、エラー制御機能を提供する。２４ビットのオーディオデータ及び２ビットの補助データ（合計２６ビット）は、ハミング符号化として知られる線形ブロック符号化の一種を用いて符号化されている。この実施例では（３１，２６）ハミング符号が用いられ、すなわち、２６データビットの各ブロックに関する符号によって５（＝３１−２６）個のパリティビットが生成される。３２ビットブロックの最後のビットは、グローバルパリティビットであり、したがって、合計で６個のパリティビットと、２６個のデータビットがある。（３１，２６）ハミング符号により、データブロック毎に２個のエラーを検出することができるが、データブロック毎に訂正できるのは、１つのエラーのみである。

２４個のオーディオデータビット（番号１〜２４）及び２個の補助データビットＡ０、Ａ１から６個のパリティビットＰ０〜Ｐ５をどのように生成するかを図２３Ａを用いて説明する。パリティビットＰ０〜Ｐ５は、１５個のデータ要素の所定のシーケンスに対してＸＮＯＲ論理演算を行うことにより求められる。例えば、パリティビットＰ０は、オーディオベクトルビット１〜１５に対するＸＮＯＲ論理演算を行うことにより求められ、Ｐ１は、オーディオベクトル１〜８及びオーディオベクトル１６〜２２に対するＸＮＯＲ論理演算を行うことにより求められる。グローバルパリティビットＰ５は、２６個全てのデータ要素に対するＸＮＯＲ論理演算を行うことにより得られる。受信機におけるエラー検出処理は、受信されたデータシーケンスにおいてパリティチェックの結果が正しいか否かを判定する処理を含む。この判定はシンドローム（syndrome）として知られる値を用いて行われる。受信データブロックの要素の様々なブロックに対するＸＮＯＲ論理演算によって、シンドロームをどのように生成するかを図２３を用いて説明する。シンドロームは、受信パリティビットと、受信情報から再計算されたパリティビットとを比較することによって得られる。以下に示す表８は、シンドロームの値を用いて、受信データブロックにおけるエラーをどのように検出し、訂正するかを示している。基本的には、シンドロームの６個全てのビットの値が１（ｓ＝１１１１１１）の場合、受信データシーケンスは正しいとみなされる。シンドロームの６番目のビットが０である場合、受信データブロックに単一のエラーがあるとみなされ、このエラーは、適切なビットを反転させることにより訂正できる。この適切なビットは、シンドロームの値から特定することができ、例えば、バイナリ表現でｓ＝０１１０１１である場合、これは十進法では２７であり、これにより、（ビット０〜３１の）ビット番号２７を反転させることにより、データブロックを訂正できることがわかる。また、シンドロームの６番目のビットが１であり、且つ他の５個のビットの全てが１ではない場合、例えばｓ＝１１１０１１である場合、これはブロックが２以上のエラーを含んでいることを意味し、これらの複数のエラーは訂正することができない。

３２ビットデータブロック（図２２参照）は、３２のグループにインタリーブされ、これによりグループのエラーの訂正が可能になる。インタリーブ処理は、データを所定の手法でパターン化する処理を含む。この処理は、各３２ビットデータブロックに使用される（３１，２６）ハミング符号では、所定のブロック内における単一のビットエラーのみしか訂正できないために必要である。物理層の基本的なデータ単位は４ビットのデータニブルであるため、物理層における一回の同時的な破壊により、シンボルエラー（シンボルは、５ビットに相当する）が生じ、この結果、連続する４つのビットエラーが生じる。このような４ビットのバーストエラーの訂正を可能にするためには、エラーを含むビットを４つの異なる３２ビットデータブロックに分散させる必要がある。

例えば、３５２個の３２ビットデータブロックＢ０、Ｂ１、Ｂ２・・・Ｂ３５１が送信のためにパリティ生成器から出力されたとする。上述のように、図１８Ｂに示す２４ＤＳＤチャンネルフレームは、３５２個の３２ビットデータブロックを含んでいる。インタリーバによって生成されるニブルのストリームを図２４に示す。図２４では、オーディオペイロードのビットは、例えば、ブロック２のビット０をＢ２［０］として示している。すなわち、ニブル０は、ブロック０、１、２、３のそれぞれのビット０を含み、ニブル１は、ブロック４、５、６、７のそれぞれのビット０を含む。したがって、ニブル０〜７は、集合的に、３２個の３２ビットデータブロックのそれぞれのビット０を含み、ニブル８〜１５は、集合的に、３２個の３２ビットデータブロックのそれぞれのビット１を含み、ニブル２８０２〜２８１５は、３２個の３２ビットデータブロックのそれぞれのビット３１を含んでいる。ＭＡＣ−ＤＳＤによって用いられる３２ブロックインタリーブ方式により、３２個のインタリーブされたデータブロック（２５６個のニブル又はシンボル）のうち、最大８個のシンボルエラーの訂正が可能となる（すなわち、全体で３２ビットを訂正することができる）。

要約すると、図１８Ｂ、図２０、図２３を用いて上述した２４ＤＳＤチャンネルの伝送に用いるＭＡＣ−ＤＳＤプロトコルのバージョンは、次のような主な特徴を有している。すなわち、このプロトコルは、２．８２２４ＭＨｚＤＳＤオーディオの２４チャンネル全二重転送、１００Ｂａｓｅ−ＴＸ物理層、５０μｓ以下のオーディオ待ち時間、２５６ニブルのブロックグループ毎に最大８個の間でのニブルエラーを訂正できる、２５６ニブルのインタリーブによるハミング線形ブロック符号エラー訂正、双方向の６４Ｆ_ｓＤＳＤクロック伝送、４４．１ｋＨｚ同期信号の伝送を示すフレームフラグ等の特徴を有している。

図２５は、２４ＤＳＤチャンネルフレームフォーマットを用いた特定の実施例におけるＭＡＣ−ＤＳＤプロトコルのプロトコル層を示している。送信機１０００では、プロトコル層は、パリティ生成及びデータフォーマット層１０１０を備え、このパリティ生成及びデータフォーマット層１０１０には、入力２４チャンネルＤＳＤオーディオストリーム及び最大５．６Ｍｂｐｓの補助データストリームが供給される。このパリティ生成及びデータフォーマット層１０１０は、２４個の各オーディオビット及び２個の補助ビットサンプルについて６個のパリティビットを生成し、３２ビットフォーマットのデータブロックを生成する。パリティ生成及びデータフォーマット層１０１０から出力される３２ビットデータブロックは、インタリーブ層１０２０に供給され、インタリーブ層１０２０は、データブロックを３２個のグループにインタリーブし、図２４を用いて説明したような４ビットニブルとして、インタリーブされたデータをＭＩＩ２１８を介して、ＦＩＦＯバッファ８１０に供給する。インタリーブ層１０２０からのデータニブルは、９０．３１６８Ｍｂｐｓの継続的なデータレートで送信機のＦＩＦＯバッファ８１０に供給される。ニブルは、（図１４を用いて上述した）所定のバッファ占有閾値レベルに到達するまで、ＦＩＦＯバッファ８１０に連続的に供給され、このバッファ占有閾値レベルにおいて、データフレームの組立が開始される。データフレームの組立の間、データニブルは、ＦＩＦＯバッファ８１０から読み出され、フレームアセンブル層１０４０に渡される。フレーム組立処理は、ヘッダデータ生成モジュール１０５０を用いてフレームヘッダ情報を生成する処理及びＣＲＣ生成モジュール１０６０を用いて、ＣＲＣフィールド用のデータを生成する処理を含む。ＣＲＣフィールド用のデータとは、図１８Ｂのフレームフォーマットのワード３６７に対応する。フレームは、３５２個の３２ビットデータブロックに３５２個のＤＳＤサンプルの１４０８ペイロードが含まれるように組み立てられる。フレームアセンブル層１０４０からのデータは、ＭＩＩフレーム（ニブルから構成される）として、１０１．６０６４Ｍｂｐｓのレートで出力され、送信機の物理層１０７０に供給される。この物理層１０７０は、物理媒体を介したデータ送信を準備する。送信機１０００の物理層１０７０は、各４ビットニブルから５ビットシンボルを生成し、これらのシンボルは、ツィストペアケーブルを介して、受信機１１００に送信される。受信機１１００においては、受信機１１００の物理層１１１０が５ビットシンボルを受け取り、これらの５ビットシンボルを４ビットニブルからなるＭＩＩフレームに変換する。ＭＩＩフレームは、１０１．６０６４Ｍｂｐｓのレートで、フレーム逆アセンブル層１１２０に供給され、フレーム逆アセンブル層１１２０は、ＣＲＣ検査を行い、後の処理のためにヘッダデータを分離する。フレーム逆アセンブル層１１２０は、フレームペイロードをＭＩＩニブルとして（図１５を用いて説明した）データ出力に関する待ち時間が小さいＦＩＦＯバッファ８７０に供給する。ＦＩＦＯバッファ８７０からＭＩＩニブルの形式で出力されたデータは、デインタリーブ層１１６０に渡される。デインタリーブ層１１６０は、３２個のグループ内のデータをデインタリーブし、図２２にフォーマットを示すような個々の３２ビットデータブロックを再生する。３２ビットデータブロックは、パリティ復号及びデータ抽出層１１７０に供給され、パリティ復号及びデータ抽出層１１７０は、パリティデータを用いてエラー制御を行い、再生ペイロードデータを抜き出す。このパリティ復号及びデータ抽出層１１７０からは、２４チャンネルＤＳＤオーディオデータストリーム及び最大５．２Ｍｂｐｓの補助データストリームが出力される。なお、図２５では、ＦＩＦＯバッファ８１０、８７０は、いかなるデータの変換も行わず、したがって技術的にはプロトコル層ではないが、ここでは説明を明瞭にするために、プロトコル層の図式的表示にＦＩＦＯバッファを含ませている。

図１８Ｂに示す２４ＤＳＤチャンネルフレームの３５２個のサンプルペイロードの場合、送信バッファサイズ及び所定のバッファ占有閾値レベルは、図１８に示す３２ＤＳＤチャンネルフレームフォーマットの３７０個のサンプルペイロードに関する図１４で説明したバッファサイズ及び占有閾値とは異なる。詳しくは、２４ＤＳＤチャンネルフレームフォーマットについては、バッファサイズは、（４２データブロックではなく）３６データブロックに相当し、対応する最小占有閾値は、（先の例と同様）３０データブロックに相当する。このバッファリングによって導入されるオーディオ待ち時間は、（４２サンプルではなく）３６ＤＳＤサンプルすなわち（１２．２μｓではなく）１４．９μｓとなる。

イーサネットリンク等のリンクの物理層によってデータ通信システムにＤＳＤデータの送信機能を提供する上述のシステムは、他の種類の同期されたデジタルデータの伝送にも用いることができる。例えば、このシステムは、パルス符号変調（Pulse Code Modulated：以下、ＰＣＭという。）デジタルデータを伝送するよう構成してもよい。この技術に基づく物理層接続により、広い帯域幅のＰＣＭデータ通信が実現される。

ＰＣＭデータは、ＤＳＤデータの６４Ｆ_ｓクロック周波数よりかなり低い周波数（例えば、４４．１〜９６ｋＨｚ）で同期されている。したがって、ＤＳＤ伝送に加えてＰＣＭ伝送をサポートするために、ネットワーク機器間で、ツィストペアケーブルを介して、例えばワードクロック信号と呼ばれる周波数がより低いクロック信号が送受される。ワードクロックは、受信機においてＰＣＭデータを再生するために用いられる。図１８Ｂに示す２４ＤＳＤチャンネル用のフレームフォーマットにより、２４個の各オーディオチャンネルについて、フレーム毎に３５２ビットのデータを伝送することができる。基本的には、３５２個の２４ビットＤＳＤサンプル（チャンネル毎に１ビット）が単一のフレームで伝送される。データブロックは、リンクを介して、６４Ｆ_ｓの総合的レート（aggregate rate）、すなわち４４．１ｋＨｚオーディオデータについては２．８２２４ＭＨｚ（６４＊４４．１ｋＨｚ）及び４８ｋＨｚオーディオデータについては、３．０７２ＭＨｚで転送される。ＰＣＭデータを（４４．１ｋＨｚ−１２．５％）〜（９６ｋＨｚ＋１２．５％）の所望の範囲の周波数で転送するためには、１フレーム毎に４〜１３個の２４ビットサンプルを含ませる必要がある。したがって、複数の代替的なデータフォーマットを定義し、送信機において、次のフレームにおいて幾つのサンプルを送信するべきかを判定し、送信機は、ルックアップテーブルを調べて、複数の代替的なデータフォーマットのうち、適切なデータフォーマットを選択する。Ｉ２Ｓ及びＡＥＳ３（１９９２年版）及びパッケージＰＣＭでは、データをシリアルサブフレームにサンプル化する。ＡＥＳ３は、線形に表現されたデジタルオーディオデータを少なくとも最長１００ｍの従来のシールドつきツィストペアコンダクタを介して、イコライザにより等化することなく、シリアル伝送するためのオーディオエンジニアリングソサイエティ（Audio Engineering Society）規格である。図２６Ａは、ＡＥＳ３サブフレームフォーマットを示している。各ＡＥＳ３フレームは、独自に構成された２つのサブフレームからなり、フレーム転送レートは、通常、ソースサンプリング周波数に正確に一致する。第１のサブフレームは、プリアンブルＸから開始され、プリアンブルは、１９２フレーム毎にＺに変更される。これにより、チャンネル状態情報を組織化するために用いられるブロック構造が定義される。第２のサブフレームは、常に、プリアンブルＹから開始される。図２６Ａに示すように、ＡＥＳ３サブフレームは、３２ビットから構成され、これらのうち、ビット０〜３は、プリアンブルを格納し、ビット４（最下位ビット）〜２７（最上位ビット）は、２４ビットオーディオサンプルワードを格納し、ビット２８は、オーディオサンプルワードに関連する有効性ビット（validity bit）である「Ｖ」フィールドであり、ビット２９は、同じサブフレームにおいて伝送されるオーディオデータチャンネルに関連するユーザデータチャンネルの１ビットを含む「Ｕ」ビットであり、ビット３０は、同じサブフレームにおいて伝送されるオーディオデータに関連するチャンネル状態情報の１ビットを含む「Ｃ」フィールド、すなわちチャンネル状態フィールドであり、ビット３１は、タイムスロット４〜３１が偶数個の１と偶数個の０とを含むように設定されたパリティビット、すなわち偶数パリティを格納する「Ｐ」フィールドである。Ｖフィールドのビット（Ｖビット）は、オーディオサンプルワードがアナログオーディオ信号への変換に適する場合は０に設定され、この他の場合は１に設定される。Ｃフィールドのビット（Ｃビット）は、例えばオーディオサンプルワードの長さ、オーディオチャンネルの数、サンプリング周波数等を指定するチャンネル状態情報のうちの１ビットである。チャンネル状態情報は、２４バイトに再分割される１９２ビットブロックとして組織化される。各ブロックの先頭ビットは、プリアンブルＺを有するフレームに格納される。

本発明に基づくＰＣＭ伝送のためのサブフレームフォーマットを図２６Ｂに示す。この２７ビットサブフレーム構造は、周知のＡＥＳ３サブフレームフォーマットのＵビット及びＣビットフィールドを含み、物理層リンクを介してＡＥＳ３フォーマットデータのトランスペアレントな伝送を実現している。図２６Ｂに示すように、ビット０〜２３は、データを含み、ビット２４は、Ｕビットを含み、ビット２５は、Ｃビットを含み、ビット２６は、Ｍビットを含む。Ｕビット及びＣビットは、入力ＡＥＳ３データストリームから直接又はユーザデータ及び送信機内のチャンネル情報バッファメモリから取り込まれる。Ｍビットは、本発明に基づく技術に固有の多重化ビット（multiplexed bit）であり、ビットストリームのある点に、以下の３つの指示情報（indications）のうちのいずれかを含めるために用いることができる。この３つの指示情報とは、外部のＦ_ｓ／ｎ（ｎは整数）に同期されたデータサンプルを示し、Ｆ_ｓのｎ期間毎に全てのデータチャンネルに亘って繰り返されるＳビット、ＡＥＳ３Ｕ／Ｃデータブロックの開始を示し、１９２サンプル毎に各チャンネルで繰り返されるＺビット、及びサブサンプリングされたＡＥＳ３Ｖビット状態を示すＶビットである。指示情報Ｓ及びＺは、それぞれオーディオデータストリーム内の特定のサンプルを識別するために用いられる。Ｓ及びＺの指示情報は、生来的に周期的であるため、理論上は、サンプリングクロックに対して単にそれらの位相を特定すれば十分である。しかしながら、実際には、Ｓ及びＺの指示情報は、リンクを起動時に速やかにロックし、リンク障害を早期に検出するために、適度に繰り返す必要がある。Ｍビットデータストリームでは、図２７Ｂに示すように、指示情報Ｓをビットストリーム内の連続する２個の論理値１によって示し、また、図２７Ａに示すように、指示情報Ｚを単一の論理値１で示す。Ｍビットデータストリームにおいて、連続する２個の１によって同期サンプル（Ｓビット）を指示するために、送信機にはカウンタが設けられ、同期信号の発生をプリエンプト（pre-empt）する。Ｖビット状態は、各チャンネルについて指示情報Ｓの直後のビットにおいて示される。したがって、Ｖは、サンプル毎の頻度よりも少ない頻度で、チャンネル毎にＳｓｙｎｃの期間（多くの場合Ｆ_ｓ／２０４８又は訳４４．１ｋＨｚにおいて４６ｍｓ）の間隔で示される。これは、Ｖビット状態が急速には変化しないとの仮定に基づいており、この仮定は、オーディオアプリケーションの大多数について妥当である。図２７Ｃは、論理値１（真）であるＶビット指示情報を示し、これにより、チャンネルサンプルが有効であることが示され、この結果、ビットストリーム内に論理値１が３個連続している（Ｓビット用の２つの１と、Ｖビット用の１つの１）。図２７Ｄは、Ｓビットに対応する２個の論理値１の直後のＶビット指示情報が０（偽）である場合を示している。これにより、チャンネルサンプルが無効であることが示される。Ｍビットは、複数の他のイベントを示すために用いられるため、イベント指示情報が同時に発生するか、又は近接して発生し、干渉する虞がある。このような理由から、指示情報Ｓは、指示情報Ｚに対して常に優先される。この結果、指示情報Ｚは時々失われ、したがって受信機におけるＵ／Ｃブロック位相のカウントを維持し、出力されるＡＥＳ３ストリーム内のＺビットをこれらの状態に設定することが望ましい。図２８Ａ〜図２８Ｅは、指示情報Ｓと指示情報Ｚの相対的な位置関係の具体例であり、これらの相対的な位置関係において、指示情報Ｚをディスエーブルにするべきか否かを示している。図２８Ａでは、指示情報Ｚは、指示情報Ｓの第２のビットに重なり、したがって、Ｚはディスエーブルにされ、Ｓのみが示される。図２８Ｂでは、受信Ｍビットシーケンスにおいて、指示情報Ｚは、指示情報Ｓの直前に発生し、この場合、Ｓが直後にくるためにＺはディスエーブルにされる。図２７Ｂの具体例においてＺをディスエーブルにしないと、３個の論理値１が連続し、ＳとＶの区別ができなくなってしまう。図２８Ｃでは、指示情報Ｚは、指示情報Ｓに先行しているが、指示情報Ｚは、１ビット期間分、指示情報Ｓから離れている。この場合、ＺとＳが互いに干渉せず、十分区別できるため、Ｚ及びＳはいずれもイネーブルにされる。図２８Ｄでは、指示情報Ｚが指示情報Ｓの直後にきており、区別ができなくなる虞があるため、Ｚはディスエーブルにされる。図２８Ｅでは、指示情報Ｚは、指示情報Ｓから１ビット離れて後続している。この場合は、図２８Ｃの場合と同様、ＺとＳが互いに干渉せず、十分区別できるため、Ｚ及びＳはいずれもイネーブルにされる。

機器間において、物理層を介してＰＣＭデータを転送するために、ＰＣＭデータのフレームフォーマットは、図１８Ｂを用いて上述したフォーマットと基本的に同じにする必要がある。詳しくは、各フレームの長さは、１４７２バイトであり、データペイロードは、３５２個の３２ビットデータブロックから構成される。各３２ビットブロックは、２４個のオーディオデータビットと、２個の補助データビットとを含み、これにより３５２ビットのフレーム毎に、２６個の独立したビットストリームセグメントが形成されている。ＰＣＭモードでは、２４オーディオビットストリームは、パディング（padding）によって分離された複数のサンプルサブフレームに分割される。サブフレームの数は、個々のＰＣＭサンプリング周波数に応じて、４〜１３の範囲で変化する。これにより、４４．１ｋＨｚ−１２．５％〜９６ｋＨｚ＋１２．５％の範囲のサンプリングレートをサポートすることができる。各サンプルサブフレームは、単一のＰＣＭサンプルからのデータを含んでいる。

ビットストリーム毎に可能なサンプルサブフレームの数に応じて、それぞれに固有のサンプルサブフレーム及びパディングが定義される。全てのパディングビットの値は０である必要がある。このように定義することにより、受信機は、ビットストリームセグメントから、サンプルサブフレームを正しく抽出することができる。表９Ａは、これらの構成を示している。一方、表９Ｂは、フレーム毎に９個のサンプルサブフレームを設ける特定の具体例におけるサブフレームの構成例を示している。

このように、図１８Ｂに示すフレームフォーマットのＰＣＭモードにおけるデータブロックオーディオビットの用途と、ＤＳＤモードにおけるオーディオビットの用途とは異なる。フレームフォーマットにおけるＰＣＭモードとＤＳＤモードの更なる違いは、図１８Ｂに示すワード１３、１４における３つの同一のフレームＩＤセクションに含まれるフレームフォーマットＩＤ値に関連する。各セクションのフレームフォーマットＩＤフィールドは、図２０を用いて説明した通りである。要約すれば、各フレームフォーマットＩＤセクションは、フラグフィールドと、フレームタイプフィールドと、プロトコルメジャーバージョンフィールドと、プロトコルマイナーバージョンフィールドとを備える。ＰＣＭモードに対応するために、フレームタイプフィールド値は、上述した表６に定義されたフレームタイプフィールド値より拡張される。図２９の表に示すように、フレーム毎のサンプルサブフレームの数に対応する１０個（４〜１３の整数の個数）の異なるフレームタイプフィールド値の選択肢が定義されている。フレームフォーマットＩＤ（図１８Ｂ及び図２０のワード１３、１４参照）のフレームタイプフィールドについては、２つの別個のフォーマットが定義されている。これらのうち、一方のフォーマットは、ＤＳＤフレーム用のフォーマットであり、他方のフォーマットは、ＰＣＭフレーム用のフォーマットである。図３０の表は、ＤＳＤフレーム用のフラグフィールドフォーマットを示している。この場合、フラグビット０は、フレーム内の第１のＤＳＤサンプルが４４．１ｋＨｚ同期クロックの立ち上がりエッジと同時に受信されたか否かを示し、ビット１は、フレーム内の第１のＤＳＤサンプルがＦ_ｓ／ｎ同期クロックの立ち上がりエッジと同時に受信されたか否かを示す。図３１の表は、ＰＣＭフレーム用のフラグフィールドフォーマットを示している。この場合、フラグビット０：１は、オーディオベースクロックの周波数を特定し、フラグビット３：２は、ベースクロックサンプリングレート倍率。サンプリングレートは、ベースクロック周波数Ｆ_ｓの１倍、２倍、４倍又は８倍として指定することができる。

上述したＰＣＭフレームフォーマットは、２４オーディオチャンネルに対応する具体例に関連する。他の実施例として、１Ｆ_ｓＰＣＭモード（４４．１ｋＨｚ又は４８ｋＨｚ±１２．５％）に４８オーディオチャンネルを対応させてもよい。この場合、各ビットストリームに２つのオーディオチャンネルが多重化される。この多重化は、サブフレーム毎に行ってもよく、ビット毎に行ってもよい。

以下、ＰＣＭモードのクロック及び同期機能について詳細に説明する。上述のように、ネットワークを介したＰＣＭデータの伝送では、６４Ｆ_ｓＭＡＣ−ＤＳＤケーブルクロックに加えて、ワードクロックが必要である。これらの２つのクロックは、ツィストペアケーブルを介して個別に送信されるのではなく、６４Ｆ_ｓクロック及びワードクロックは多重化される。この多重化処理は、６４Ｆ_ｓクロックパルスの少なくとも１つのエッジをシフトさせることにより、すなわち「クロックパルス幅偏位（clock pulse width deviation）」を生成することにより、ワードクロック信号により６４Ｆ_ｓクロック信号を変調する処理を含む。クロックパルス幅偏位は、６４Ｆ_ｓクロックに組み込まれたワードクロックの位相指示情報（phase indicator）として機能する。クロックパルス幅偏位は、送信機において、ワードクロックの遷移に一致すると判定された６４Ｆ_ｓクロック信号の遷移位置を特定することによって生成される。この実施例では、６４Ｆ_ｓクロックの立ち上がり遷移をタイミング同期目的で用いているため、ワードクロックの位相は、６４Ｆ_ｓクロックの立ち下がり遷移の位置をシフトすることによってエンコードされる。詳しくは、ワードクロック及び６４Ｆ_ｓクロックの立ち上がり遷移が一致する場合、６４Ｆ_ｓクロックにおいて先行する立ち下がりをシフトさせることによって多重化クロック信号が生成される。図３２は、６４Ｆ_ｓ信号及びワードクロック信号に基づいて、多重化クロック信号を生成する処理を説明する図である。図３２では、一番上に示す信号３２１０は、受信機内のＰＬＬを同期させるために用いられる、変更されていない６４Ｆ_ｓクロック信号であり、中間の信号３２２０は、受信機においてＰＣＭデータフレームの同期をとるためのワードクロック信号であり、一番下に示す信号３２３０は、立ち下がり遷移がシフトされた、多重化されたクロック信号である。多重化クロック信号３２３０は、実際にＭＡＣ−ＤＳＤリンクを介して伝送されるクロック信号である。図３２では、水平右方向が時間の経過を示している。この図３２からわかるように、６４Ｆ_ｓクロック信号の立ち上がりエッジ３２１２は、ワードクロック信号の立ち上がりエッジ３２２２に一致している。したがって、６４Ｆ_ｓクロック信号３２１０において先行する立ち下がりエッジ３２１４が時間ｔ_{ｃｌｋｍｏｄ}分後方にシフトされ（多重化クロック信号３２３０のエッジ３２３４参照）、これによりクロックパルス幅が狭くされている。一方、６４Ｆ_ｓクロック信号３２１０において後続する立ち下がりエッジ３２１６は、対応する時間ｔ_{ｃｌｋｍｏｄ}分前方にシフトされ（多重化クロック信号３２３０のエッジ３２３６参照）、これによりパルス幅が広くされている。すなわち、ワードクロックのエッジ３２２２の後の立ち下がり遷移３２３６は、先行する立ち下がりエッジ３２３４が前方に進められた時間と同じ時間後方に遅らされる。後続する立ち下がり遷移３２３６の遅延は、信号にＤＣ成分が生じることを回避するための補償として行われる。信号のＤＣ成分は、信号がＡＣ結合システム（AC-coupled system）におてい伝送されている場合に、ワードクロック周波数における周期的な「ベースラインシフト（baseline shift）」を引き起こす虞がある。更に、ワードクロック及び６４Ｆ_ｓクロックの一致に続いてクロックサイクルのこのような補償を行うことにより、６４Ｆ_ｓ信号におけるＦ_ｓ／ｎクロック周波数成分を減らすことができる。このような周波数成分を低減することは、ＰＬＬ回路に供給されて、Ｄ／Ａ及びＤ／Ａ変換器オーディオサンプリングクロックを生成するために用いられる受信６４Ｆ_ｓ信号における低周波ジッタを低減するために重要である。図３２に示すオフセット時間（ｔ_{ｃｌｋｍｏｄ}）は、図を明瞭にするために強調されている。実際の時間的シフト量は非常に小さく、例えば、２０１４Ｆ_ｓ期間（Ｆ_ｓ＝４４．１ｋＨｚにおいて１１．０７ｎｓ）程度である。なお、図３２に示す多重化クロック信号３２３０に導入されるシフト又は「パルス幅偏位」は、全てのワードクロックサイクル毎に行う必要はない。クロックパルス幅偏位は、ｎ×ｃｌｋ＿ｆｓクロックサイクル毎に行えばよい。ここで、ｎは、レジスタによって制御される整数を表す。このようにｎワードクロックサイクル毎にクロックパルス幅偏位を導入することにより、周波数Ｆ_ｓ／ｎのクロック信号が６４Ｆ_ｓクロック信号に多重化される。サンプリングクロック（ワードクロック）の周波数は既知であるため、送信機によって伝えるべき情報は位相情報のみであり、この位相情報により受信機は、６ビットカウンタを用いてワードクロック信号を再生することができる。このカウンタは、Ｆ_ｓｎ信号によってリセットされ、６４Ｆ_ｓクロックによってインクリメントされる。なお、図３２に示す信号形式は、接続における送信側（多重化クロック信号を生成する。）と受信側（Ｆ_ｓクロックを生成する。）両方の端末に適用される。

図３４は、ＰＣＭ及びＤＳＤデータの両方の送信に適応するＭＡＣ−ＤＳＤ送信機３４００（図６に示すＦＰＧＡ５１２に同等な機器）の構成を示している。ＭＡＣ−ＤＳＤ送信機３４００は、６４Ｆ_ｓクロック発生器３４１０と、Ｆ_ｓ同期信号発生器（ワードクロック発生器）３４２０と、クロック逓倍器３４３０と、カウンタ３４４０と、Ｓビット生成器３４５０と、符号化及びブロック構築モジュール３４６０と、インタリーバ３４７０と、ＦＩＦＯバッファ３４９０と、フレームアセンブラ３４９２とを備える。

クロック逓倍器３４３０は、ワードクロック同期信号生成器３４２０からの出力に基づいて、６４Ｆ_ｓクロック信号の所定の立ち下がりエッジをシフトさせることによって（図３２を用いて説明した）パルス幅偏位クロック信号を生成する。パルス幅偏位クロック信号は、ツィストペアケーブルを介して、受信機に送信される。カウンタ３４４０は、６４Ｆ_ｓクロック信号を追跡し、Ｆ_ｓ同期信号の発生をプリエンプト（pre-empt）する。Ｓビット生成器３４５０によって実行されるオーディオビットストリームにおけるＳビットの生成のためには、Ｆ_ｓ同期信号をプリエンプトする必要がある。なお、ＰＣＭサンプルは、Ｍビット符号化によって、個々に同期マーカが付され（図２７の２７ビットＰＣＭオーディオサンプル構造参照）、一方、ＤＳＤモードフレームは、送信機において設定されるフレームフラグと、受信機のＦＩＦＯの入り口で設定される、フラグが付されたフレームの最初のサンプルのマーカビットとに頼っている。Ｓビット生成器３４５０からの出力信号は、符号化及びブロック構築モジュール３４６０に供給され、符号化及びブロック構築モジュール３４６０は、パリティビットを生成し、ＰＣＭモードフレームのみにパディングビットを挿入し、フレームペイロードとなる３２ビットデータブロック（図１８Ｂ参照）を構築する。符号化及びブロック構築モジュール３４６０からの出力信号は、インタリーバ３４７０に供給され、インタリーバ３４７０は、インタリーブされたデータの４ビットニブルをＦＩＦＯバッファ３４９０に供給する。送信機のＦＩＦＯバッファ３４９０は、送信機のオーディオクロック領域とリンククロック領域（図６のＰＨＹ素子５１４）とをブリッジする（bridge）。送信機のＦＩＦＯバッファ３４９０は、２５ビット幅を有する。この２５ビットのうち、２４ビットは、共存するＤＳＤ又はＰＣＭオーディオサンプルの２４個の各チャンネルに関係し、２５番目のビットは、同期マーカとして確保されている。２５番目のビットは、対応するＤＳＤ又はＰＣＭオーディオサンプルが送信機のＦ_ｓ／ｎクロックエッジと同時に出現しているか否かを示している。これについて図３３を用いて説明する。図３は、５個の連続するＤＳＤサンプル（ｎ−２），（ｎ−１），ｎ，（ｎ＋１），（ｎ＋２）と、これらのサンプルのローカルの６４Ｆ_ｓクロック及びワードクロックに対する関係を示している。図３３に示すように、ＤＳＤサンプルｎは、ワードクロック及び６４Ｆ_ｓクロックの両方の立ち上がりエッジに時間的に一致している。したがって、マーカビットの立ち上がりエッジは、ＤＳＤサンプルｎの開始に合わせられている。送信機のＦＩＦＯバッファ３４９０からのデータは、（図１４を用いて上述したように）占有閾値レベルに応じて読み出され、フレームアセンブラ３４９２に供給される。フレームアセンブラ３４９２からのデータは、送信機のＰＨＹに供給される。送信機は、ＰＣＭモードとＤＳＤモードで若干異なる起動処理を行う。ＰＣＭモードでは、送信機は、起動時に可能な限り早く送信を開始する。マークが付されたサンプルは、ＰＣＭサンプルサブフレーム「Ｍビット」符号化によって、明示的に示される。一方、ＤＳＤモードでは、マークが付されたサンプルは、明示的には示されず、図３０に示すテーブルにおいて特定されているように、フレームフラグのフラグビット１から導出される。したがって、ＤＳＤモードの起動時には、送信機は、ＦＩＦＯにおいてマークが付されたサンプルの１つ（すなわち、Ｆ_ｓ／ｎクロックに同期するサンプル）が読出可能となるまで、第１のフレームの送信をホールドする。送信機がこのホールド状態にある間、サンプルは、ＦＩＦＯのＰＨＹクロック側で読み出され、破棄（dropped）される。マークが付されたサンプルが読出可能になると（フラグビット１によって示される）、このマークが付されたサンプルが第１のフレームの最初のサンプルとなるように、インタリーブ、符号化及びフレームフォーマット形成機構がイネーブルにされる。この観点から、フレームの送信は、バッファ状態（フレーム組立を開始できる状態）及びフレームフォーマットの規則に支配されているといえる。

図３５は、ＰＣＭデータ及びＤＳＤデータの両方の受信に適応するＭＡＣ−ＤＳＤ受信機３５００（図７）の構成を示している。ＭＡＣ−ＤＳＤ受信機３５００は、Ｆ_ｓ／ｎ同期検出器３５１０と、Ｆ_ｓクロック発生器３５２０と、単安定カウンタ３５３０と、フレーム受信及び復号器３５４０と、ＦＩＦＯバッファ３５５０と、デインタリーバ３５６０と、復号／ブロック解体モジュール３５７０とを備える。Ｆ_ｓ／ｎ同期検出器３５１０には、ツィストペアケーブルを介してパルス幅偏位クロック信号が供給され、Ｆ_ｓ／ｎ同期検出器３５１０は、この信号に基づいて、６４Ｆ_ｓクロック及びワードクロックの相対的位相を判定する。Ｆ_ｓ／ｎ位相情報は、ワードクロック発生器３５２０に供給され、ワードクロック発生器３５２０は、ワードクロック（Ｆ_ｓ）信号を出力する。

入力されてくるケーブルクロック信号は、受信機システムを同期させるために、受信機システムの局部位相同期ループに直接供給される。ワードクロック発生器３５２０から導出されたＦ_ｓクロックは、この目的では使用することができない。これは、ワードクロック発生器３５２０が局部ＰＬＬに同期する逐次論理（sequential logic）を必要とし、したがって、抽出される信号は、常に、局部ＰＬＬに同期しているからである。このため、ワードクロック発生器３５２０の出力信号は、ＰＬＬの同期ソースには適していない。

なお、受信機のＦ_ｓクロック信号は、Ｆ_ｓ／ｎ同期の結果、送信機のＦ_ｓクロック信号と同じ位相を有する。Ｆ_ｓ／ｎ位相情報は、単安定カウンタにも供給される。単安定カウンタは、各Ｆ_ｓ／ｎ指示情報（Fs/n indication）の受信によってトリガされ、６４Ｆ_ｓクロック期間を計数する。ＦＩＦＯ出力は、ＦＩＦＯバッファ３５５０においてマークが付された最初のサンプルの検出によってディスエーブルにされ、この時点で、ＦＩＦＯバッファ３５５０へのデータの充足が開始される。所定のリンク待ち時間に等しい６４Ｆ_ｓサイクル数が経過した後、ＦＩＦＯバッファ３５５０の出力がイネーブルにされる。所定のリンク待ち時間は、データの符号化及びフレームの組立のために送信機において生じる遅延及び復号処理のために受信機において生じる遅延を考慮して設定される。データリンクの所定の待ち時間は、ケーブルクロックによって送信されるＦ_ｓ／ｎ同期信号に関して測定された６４Ｆ_ｓクロック期間の整数倍となるようにプログラミングされる。

受信機のＰＨＹ素子５２６（図７参照）からのＭＩＩフレーム（ニブルからなる）は、フレーム受信及び復号器３５４０に供給され、フレーム受信及び復号器３５４０は、ヘッダデータを分離し、エラー検査を行う。復号されたデータは、ＭＩＩニブルの形式で、ＦＩＦＯバッファ３５５０に供給される。ＦＩＦＯバッファ３５５０は、４ビットデータニブルをデインタリーバ３５６０に供給し、デインタリーバ３５６０は、この３ビットデータニブルをデインタリーブする。デインタリーブされたデータは、復号／ブロック解体モジュール３５７０に供給され、復号／ブロック解体モジュール３５７０は、オーディオデータペイロードを抽出し、オーディオデータストリームを出力する。

図３６は、２個のサンプル同期リンクがパラレルに動作し、Ｆ_ｓ／ｎ同期信号を用いてこのパラレルリンクが同期されるシステムの構成を示している。このシステムは、送信機３６００と、この送信機３６００に第１のケーブル３６０３及び第２のケーブル３６０５を介して接続された受信機３７００とから構成される。送信機３６００は、第１のＭＡＣ−ＤＳＤ送信機３６１０を備え、このＭＡＣ−ＤＳＤ送信機３６１０は、第１のケーブル３６０３を介して、受信機３７００の第１のＭＡＣ−ＤＳＤ受信機３７１０に接続されている。送信機３６００は、更に、第２のＭＡＣ−ＤＳＤ送信機３６２０を備え、このＭＡＣ−ＤＳＤ送信機３６２０は、第２のケーブル３６０５を介して、受信機３７００の第２のＭＡＣ−ＤＳＤ受信機３７２０に接続されている。２つのＭＡＣ−ＤＳＤ送信機３６１０、３６２０は、内部クロックソース３６３０によって駆動され、内部クロックソース３６３０は、これらのＭＡＣ−ＤＳＤ送信機３６１０に、６４Ｆ_ｓクロック及びワードクロックの両方を供給する。受信機３７００では、第１のＭＡＣ−ＤＳＤ受信機３７１０のみがクロックソースとして動作し、これによりマスタクロックとしての役割を果たす。第１のＭＡＣ−ＤＳＤ受信機３７１０は、第１のケーブル３６０３を介して受信した、多重化クロック信号から、ワードクロック信号及び６４Ｆ_ｓクロック信号を導出する。なお、ここで独立したワードクロックソースを用いる場合、第１及び第２のＭＡＣ−ＤＳＤ送信機３６１０、３６２０のいずれもマスタクロックソースとしては機能しない。リンクケーブル３６０３から供給された信号から抽出された６４Ｆ_ｓクロック及びワードクロックは、ＰＬＬ３７３０に供給され、ＰＬＬ３７３０は、第１のＭＡＣ−ＤＳＤ受信機３７１０及び第２のＭＡＣ−ＤＳＤ受信機３７２０の両方に、ワードクロック信号及び６４Ｆ_ｓクロック信号を供給する。第２のＭＡＣ−ＤＳＤ受信機３７２０は、マスタクロックソースとしては機能せず、Ｆ_ｓ／ｎ指示情報（すなわち、クロックパルス幅偏位）を検出するために第２のケーブル３６０５を介して受信した多重化クロック信号を再クロックする必要がある。第１のケーブル３６０３を介したリンクにおける伝播遅延は、第２のケーブル３６０５を介したリンクにおける伝播遅延とは異なる場合が多い。第１のケーブル３６０３を介したリンクと、第２のケーブル３６０５を介したリンクとの間の伝播遅延の差は、受信された６４Ｆ_ｓクロック信号のエッジの位置と、ローカルで再生されたクロック信号（ＰＬＬ３７３０から出力される。）のエッジの位置とを比較し、及び受信したＦ_ｓ／ｎ指示情報の位置と、ローカルで再生されたＦ_ｓワードクロック（これもＰＬＬ３７３０から出力される。）とを比較することによって判定される。図３７は、２つのリンク間で測定された伝播遅延の差の具体例を示している。図３７の具体例では、多重化クロック信号３８１０において、シフトされた立ち下がりクロックエッジ（パルス幅偏位されたパルス）の直後にくる立ち上がりクロックエッジ３８１２は、ローカルで再生された６４Ｆ_ｓクロック信号３８２２の対応する立ち上がりエッジ３８２２に対し、及びローカルで再生されたワードクロック信号３８３０の立ち上がりエッジ３８３２に対して、ｔ_{ｏｆｆｓｅｔ}分シフトしている。すなわち、受信したケーブルクロックＦ_ｓ／ｎ指示情報は、ローカルのＦ_ｓクロックエッジより時間的に遅れて出現している。ローカルのＦ_ｓクロックエッジをクロックマスタＭＡＣ−ＤＳＤリンク上の受信されたケーブルクロックＦ_ｓ／ｎ指示情報に同期するよう導出されたとすると、これは第２のリンク３６０５のケーブル伝播遅延がクロックマスタリンク３６０３におけるケーブル伝播遅延より長いことを示している。クロックマスタリンク３６０３と、他のリンク３６０５との間の伝播遅延の差は、ｔ_{ｏｆｆｓｅｔ}である。時間ｔ_{ｏｆｆｓｅｔ}は、上述の具体例のように、非クロックマスタリンク３６０５がクロックマスタリンク３６０３に対して遅れている場合、負の値となり、逆に、非クロックマスタリンク３６０５がクロックマスタリンク３６０３より進んでいる場合、正の値となる。

受信機においてｔ_{ｏｆｆｓｅｔ}が判定されると、受信機の待ち時間単安定カウンタ３５３０を適応化し、クロックマスタリンクとの同期動作を確実にするために、以下のようなアルゴリズムが実行される。ｔ_{ｏｆｆｓｅｔ}が正の場合（すなわち、非クロックマスタリンク３６０５がクロックマスタリンク３６０３より時間的に進んでいる場合）、リンク３６０５を介してＦ_ｓ／ｎ指示情報が検出されると、ＭＡＣ−ＤＳＤ受信機３７２０内の待ち時間単安定カウンタ３５３０は、次のワードクロックエッジまで始動されない。一方、ｔ_{ｏｆｆｓｅｔ}が負の場合（すなわち、非クロックマスタリンク３６０５がクロックマスタリンク３６０３より時間的に遅れている場合）、ｔ_{ｏｆｆｓｅｔ}は、６４Ｆ_ｓ期間の整数倍に丸められ、この値から１を減算し、非マスタ待ち時間単安定カウンタ３５３０用の停止期間（timeout）を示す値を算出する。ＭＡＣ−ＤＳＤ受信機３７２０（非マスタ）内の待ち時間単安定カウンタ３５３０は、この停止期間に続く最初の６４Ｆ_ｓクロック信号のクロックエッジにおいて始動される。これにより、非マスタ待ち時間単安定カウンタ３５３０の停止期間がクロックマスタ受信機内の単安定カウンタに同期する。

ＦＩＦＯバッファ３５５０においてマークが付されたサンプルが検出されるより前に所定のリンク待ち時間が経過すると、これは、システムに障害が生じているか、又はリンク状態に対して、設定されたリンク待ち時間が小さすぎることを示している。したがって、マークが付されたサンプルが検出される前に待ち時間が経過した場合、割込信号が生成され、エラー指示ビットが設定される。表１０は、７つのオーディオデータフォーマットのそれぞれに対応するリンク待ち時間を６４Ｆ_ｓ期間とμｓとで示している。

図３８は、ＭＡＣ−ＤＳＤルータ４０３０による補助データのルーティングを説明する図である。

ルータ４０３０は、複数のＭＡＣ−ＤＳＤ送受信機４０００を備え、各ＭＡＣ−ＤＳＤ送受信機４０００は、上述のように、イーサネット物理層機器を介して、補助データと音声データを伝送し、このようなビットストリームを受信すると、音声データと補助データストリームを分離する。なお、音声データのルーティング及び処理については、図３８には示していない。

このシステムを介して補助データを伝送するために、補助データは、イーサネット型のパケット（Ethernet-like packet）にフォーマットされ、これらのパケットは、ＭＡＣ−ＤＳＤプロトコルにより２個の補助データチャンネルに多重化される。

搬送される補助データの種類の具体例としては、以下に限定されるものではないが、例えば、記録と再生機能のためのリモートコントロールデータ、オーディオ及びビデオ機器のための一般的なリモートコントロールデータ、タイムコード、媒体コンテンツメタデータ、オーディオビジュアル再生のためのオーディオ供給（audio feed）に伴うストリーミングされた圧縮ビデオ画像などの補助メディア等がある。

送受信機４０００の１つがビットストリームを受信すると、その送受信機４０００は、補助データビットを分離し、補助データビットストリーム−ＲＭＩＩインタフェース４０１０に供給する。ＲＭＩＩは、削減型媒体独立インタフェース（Reduced Media Independent Interface）を表し、イーサネット方式における標準構成として確立されているが、この他に、広くサポートされ、マルチチャンネルイーサネット物理インタフェースにおいて用いられているＭＩＩ（媒体独立インタフェース：media independent interface）、ＳＭＩＩ（シリアル媒体独立インタフェース）、ＳＳ−ＳＭＩＩ（ソース同期シリアル媒体独立インタフェース）等の他のインタフェースを用いてもよい。これらの全てのインタフェースの機能は、略々同等であるが、ピン数の削減とロジックの複雑性との間のトレードオフに関して、異なる設定を有している。

上述したように、補助データは、オーディオデータビット内に分散された、周期的な単一のビット又はビットの小さなグループとして搬送される。

ＲＭＩＩインタフェース４０１０は、ＭＡＣ−ＤＳＤプロトコル内の２個のチャンネルからの補助データビットをデータパケットに変換するこのデータパケットは、イーサネットプロトコルデータパケットを模倣するよう設定される。データパケットは、ＭＡＣ−ＤＳＤ送受信機の他方の１つ（又は、「同報通信」メッセージの場合、両方のＭＡＣ−ＤＳＤ送受信機）を指定するパケットアドレスを有する。

擬似イーサネットパケットは、従来のイーサネットスイッチ回路４０２０に供給され、イーサネットスイッチ回路４０２０は、パケットアドレスに基づいてルーティングを行う。そのルーティングに基づいて、パケットは、補助ビットストリーム−ＲＭＩＩインタフェース４０１０に戻され、ＭＡＣ−ＤＳＤチャンネルを介して適切に搬送するために、補助データチャンネルフォーマットに再フォーマットされる。補助データは、インタフェース４０１０から、適切な１つ又は複数の送受信機４０００に渡される。

図３９は、補助データを搬送するためのプロトコルの概要を示している。

図３９の一番下には、イーサネット物理インタフェース（ＰＨＹ）層を示している。この層は、図３９に示すプロトコルと標準のイーサネットプロトコルの間で共通の層である。物理層データフレームの冒頭には、プリアンブルのみが設けられている。

物理層の上位には、上述のように、１４４８バイトのフレームで構成されたＭＡＣ−ＤＳＤフレームフォーマットのデータを設けることが定められている。この上位では、ペイロード符号化により、順方向誤り訂正とインターリービングを含む２６個の６４Ｆｓチャンネル（ビットストリーム）が提供されている。但し、このチャンネル数は、実施例に応じて任意に選択される。

更に、上述のように、ペイロードは、例えば、ＤＳＤ又はＰＣＭフォーマットのオーディオビットストリームと補助データビットとを含むことができる。補助データの場合、５１２バイトのフレームは、２個の補助データチャンネルからなる連続した１２８Ｆｓビットストリームとして構成される。この５１２バイトのフレーム内では、イーサネットデータフレームフォーマットが定義されている。（５１２バイトは、第１の実施例において用いられているフレーム長の具体例に過ぎない。他の実施例においては、従来のイーサネット伝送のための最高のフレームの長さである１５３６バイトまでの長さであれば、異なるフレームの長さを用いることができる）。

したがって、このシステムは、物理的なビットストリームの残りの部分から分離されるとイーサネット補助データフレームであるように見えるフレームを搬送する。但し、これらのフレームは、従来のイーサネットプロトコルによっては搬送されず、これに代えて、２個の補助データチャンネルを形成する１２８Ｆｓビットストリームに挿入されて搬送される。すなわち、擬似イーサネットフレームは、オーディオデータビット内に分散された連続した補助データビットとして伝送される。従来のイーサネットデータ処理装置は、これらのフレームをイーサネットフレームとして直接認識することはできない。

図４０は、補助データフレームのデータ構造を示している。このデータ構造は、固定ヘッダ４０４０、宛先アドレス４０５０、長さフィールド４０６０、ペイロード４０７０及び誤り検出符号４０８０を含む。この実施例における、フレームの全長は、最高１２８ワードであり、これは、５１２個の８ビットバイトに相当する。

図４１は、図３８に示すインタフェース４０１０及びスイッチ４０２０のデータ受信モードの動作を説明する図である。

補助データの２つの論理チャンネルを含み、ＭＡＣ−ＤＳＤ送受信機４０００において分離された１２８Ｆｓ補助データビットは、フレーム識別器４１００に供給される。フレームは、補助データストリームにおいて、０１１１１１１１１１０（１個の０、９個の１、１個の０）を含む同期フラグによって特定される。そして、フレームは、シリアルに伝送される。同期フラグの一意性を確実にするために、フレームデータにおける８個の連続する１の直後には、必ず０を挿入（伝送）する。したがって、９個の連続する１は、同期フラグのみを示す。付加的な０は、８個の１に続くビットが何であるかにかかわらず挿入される。フレームの最後には、別の同期フラグを伝送する。フレームが伝送されていない期間は、ビットストリームは、連続的な同期フラグを含む。

したがって、フレーム識別器４１００は、受信データを調べて、９個の連続する１の存在を検出し、これによりフレーム同期フラグ検出する。

次に、データは、デスクランブラ４１１０に渡される。ここで、データをスクランブル処理する理由について説明する。

上述のような方式では、１が頻繁に連続するような特徴を有するデータペイロードに対して、多数の０が挿入され、これにより、送信すべきデータ量が大幅に大きくなる。これにより、システムの有効帯域幅が著しく減少する場合がある。ここで、ビットスタッフィング（付加的な０の挿入）を行う前に、畳込み符号器によってデータをスクランブルすることによって、このような事態を回避することができる。この場合、付加的なゼロの挿入によるデータ量の増加を約１／（２^８）（２５６ビットに対する１ビット、すなわち０．３９％）程度に抑えることができる。

このスクランブル処理を行うスクランブリングエンコーダを図４３に示し、対応するデコーダを図４４に示す。

エンコーダは、９ビットシフトレジスタと排他的論理和ゲートから構成され、これにより、入力Ｖ及び出力Ｗは、以下のような関係となる。
Ｗ＝Ｖ＊Ｗ^−５＊Ｗ^−９
図４４に示すデスクランブル回路も９ビットシフトレジスタと排他的論理和ゲートから構成され、これにより入力Ｙ及び出力Ｚは、以下のような関係となる。
Ｚ＝Ｙ＊Ｙ^−５＊Ｙ^−９
なお、スクランブラもデスクランブラも信号を遅延させることはない。したがって、スクランブラとデスクランブラのカスケードによって演算的遅延が生じることはない。

すなわち、デスクランブラ４１１０（図４１）によって、まず、全ての付加的な０（すなわち、８個の連続する１の後の０）が取り除かれ、次に、図４４のデスクランブラによってデータをデスクランブルする。

これにより得られたデスクランブルされたデータは、デュアルポートランダムアクセスメモリ（dual port random access memory：以下、ＤＰＲＡＭという。）４１２０に渡される。ＤＰＲＡＭ４１２０は、それぞれが少なくとも単一のデータパケットを格納できる２つの記憶領域を有している。データは、一方の記憶領域から読み出されている間、他方の記憶領域に書き込まれ、次にそれぞれ逆の処理が行われる。実質的にパケットの全てがＤＰＲＡＭの一方の記憶領域にロードされ、及びそのとき、チャンネルプロトコルが許せば（後述の説明参照）、データのパケットは、ＲＭＩＩインタフェース４１３０によって読み出される。このデータは、ＲＭＩＩインタフェース４１３０からイーサネットスイッチ回路４０２０に渡される。この処理の詳細については後述する。

図４２に示すように、ＲＭＩＩインタフェース４１３０は、イーサネットスイッチチップ４０２０からデータパケットを受け取ると、このデータパケットを更なるＤＰＲＡＭ４２００に保存する。データのパケットがＤＰＲＡＭ４２００において構築されると、このパケットは、スクランブラ４２１０（図４３）に渡される。スクランブラ４２１０は、スクランブルされているデータストリームにおいて８個の連続する１の後に０を加えるビットスタッフィング器（bit stuffer）を備える。更に、パケットはスクランブラ４２１０からフレームマーカ付与器４２２０に渡され、ここで、フレーム同期コード０１１１１１１１１１０が挿入される。そして、これにより得られるビットストリームは、ＭＡＣ−ＤＳＤリンクの補助データチャンネルを介して伝送される。

イーサネットスイッチチップ４０２０とＲＭＩＩインタフェース４１３０は、いずれも、例えば、５０ＭＨｚで動作するクロック信号源４１４０等からのＲＭＩＩインタフェース同期信号の制御の下で動作する。なお、他の実施例として、例えば、オーディオマスタクロックに同期されたクロックレート等の非標準レート（non-standard rate）でＲＭＩＩインタフェースとイーサネットスイッチチップ４０２０とを動作させることにによって、構成を簡素化できる。このような構成では、クロック信号源４１４０を例えば、上述の図６〜図１０に示すような６４Ｆｓクロック信号（又は、これに関連する信号）が入力されるクロック発生器に置き換えてもよい。

ＲＭＩＩインタフェース４１３０とイーサネットスイッチ回路４０２０との間で用いられる伝送プロトコルは、所謂１００ＢＡＳＥ−Ｔ半二重方式（100 Base-T half duplex system）である。これは、いかなる時刻において、通信における一方のパートナのみが情報を送信できる１００Ｍｂｐｓ構成である。したがって、（イーサネットスイッチ回路４０２０への又はイーサネットスイッチ回路４０２０からの）伝送は、双方向である場合もあるが、データ転送は、いかなる瞬間においても、２つの方向のうちの１方向のみでしか行われない。以下、１００ＢＡＳＥ−Ｔ半二重方式を用いる理由について説明する。

（フレーム識別器４１００が受信する）ＭＡＣ−ＤＳＤ送受信機からの受信データレートは、１２８Ｆｓ又は約５．６Ｍｂｐｓである。したがって、これはデータパケットをＲＭＩＩインタフェース４１３０からイーサネットスイッチチップ４０２０に送信すべき最高速度である。また、これは、ＭＡＣ−ＤＳＤ送受信機４０００を介した再伝送時において、イーサネットスイッチチップ４０２０からＲＭＩＩインタフェース４１３０にデータを送信することができる最高速度でもある。単一のルータを介して接続されたいくつかのノードを有するシステムでは、ある時刻に、単一の出力ＭＡＣ−ＤＳＤチャンネルに複数のパケットがルーティングされることはよくある。このことは、原理的に、イーサネットスイッチチップ４０２０が単一のＲＭＩＩインタフェースに対し、５．６Ｍｂｐｓより速いデータレートでデータを送信しようとする可能性があることを意味する。

イーサネットスイッチチップ４０２０は、標準イーサネットデバイスである。このようなデバイスは、安価であり、様々な種類の送信エラー又は受信エラーを回避するためのロジックを含んでいるので、好適であると考えられる。しかしながら、１００ＢＡＳＥ−Ｔイーサネットスイッチチップ４０２０は、ストリーミングされるデータレートが５．６Ｍｂｐｓに制限された出力チャンネルに対処するためのロジックを含んでいない。

このような問題を回避するためには、ＲＭＩＩインタフェースがイーサネットスイッチチップ４０２０から受け取ったデータのフローを調整できる能力を有する必要がある。これは、半二重構成を用いて実現される。

基本的な事項として、ＲＭＩＩインタフェースは、「ＲＭＩＩ ＣＲＳ＿ＤＶ」と呼ばれる信号又は、搬送波検知信号を用いて、イーサネットスイッチ回路４０２０にデータを送ろうとしていることを示すことができる。一方のパーティがこの信号を送ると、通信中の他方のパーティは、現在のフレームの伝送を完了させることはできるが、次のフレームの伝送を開始することはできなくなる。この実施例では、この方式を変更し、以下に説明する２つの手法のうちのいずれかによってＲＭＩＩ ＣＲＳ＿ＤＶ信号を生成できるようにする。図４６に示すように、ＯＲゲートは、ＲＭＩＩ機器が生成することができる２つの信号を結合する。一方の信号は、フレームが伝送されようとしているときにのみ生成される従来の搬送波検知信号であるフレーム生成信号ＣＲＳ＿ＤＶであり、もう一方の信号は、ＲＭＩＩ＿ｌｏｃｋと呼ばれる信号である。

ＲＭＩＩ＿ｌｏｃｋは、イーサネットスイッチチップ４０２０がいかなるデータもＲＭＩＩ機器に送信しないようにするための「偽」搬送波検知信号として用いられる。ＲＭＩＩ＿ｌｏｃｋは、ＲＭＩＩ機器又は更にダウンストリーム側の機器がそれ以上のデータを受け取る準備ができていない場合に用いられる。ＲＭＩＩ＿ｌｏｃｋを生成する手法について、図４６を用いて説明する。

図４６は、ＲＭＩＩ機器４１３０の状態を示す状態図である。

まず、アイドル状態４３００において、ＭＡＣ−ＤＳＤ送受信機から、イーサネットスイッチチップ４０２０に転送するべき４５０バイト以上のデータを受け取ると、ＲＭＩＩ＿ｌｏｃｋがアサートされる（状態４３１０となる）。これに続いて、ＲＭＩＩ機器４１３０は、ＣＲＳ＿ＤＶをアサートする。このとき、イーサネットスイッチチップ４０２０がＲＭＩＩ機器４１３０にデータを返そうとしている場合、イーサネットスイッチチップ４０２０は、現在のフレームに関する処理を完了することができるが、新たなフレームの転送を開始することは許可されない。しかしながら、イーサネットスイッチチップ４０２０は、１００Ｍｂｐｓで動作しており、この速度は、全ての（又は、他の実施例においては少なくとも幾つかの）ＭＡＣ−ＤＣＤ送受信機のデータレートより速いため、供給されてくるデータが４５０バイトに達した時点でＲＭＩＩ＿ｌｏｃｋをアサートしても、イーサネットスイッチチップ４０２０は、フレーム全体をＲＭＩＩ機器４１３０に返す処理を完了することができる。

そして、入力メモリの占有量が４８６バイトより大きくなると、ＲＭＩＩ機器は、データをイーサネットスイッチチップ４０２０に供給する（状態４３２０）。４８６バイトの閾値は、５．６Ｍｂｐｓと１００Ｍｂｐｓの２つのデータレートの比較に基づいて、イーサネットスイッチチップ４０２０にフレームの略々全体が転送される時刻までにそのフレームの残りの部分がＤＰＲＡＭに供給されるように選択された値である。そして、ＲＭＩＩインタフェースは、アイドル状態に戻る。

入力メモリが４５０バイト未満になり又は、出力メモリが４８６バイト未満になり、及びＲＭＩＩ機器４１３０がアイドル状態になると、ＲＭＩＩ＿ｌｏｃｋがデアサートされる（４３３０を述べる）。

受信側では、イーサネットスイッチチップ４０２０からデータを受け取り（状態４３４０）、及び受信が完了すると、ＲＭＩＩ＿ｌｏｃｋがアサートされ（状態４３５０）、ＲＭＩＩ機器４１３０は、アイドル状態に戻る。上述のように、メモリがスイッチ回路から受け取ったデータを出力するまでは、ＲＭＩＩ＿ｌｏｃｋは、デアサートされない。

本発明は、ソフトウェア、プログラミング可能なハードウェア（例えば、ＦＰＧＡ又はＡＳＩＣ）、ハードウェア又はこれらの組み合わせのいずれによって実現してもよい。本発明をソフトウェアコンポーネントとして実現する場合、本発明の範囲は、このようなソフトウェアを提供する提供媒体（例えば、ストレージ媒体や伝送媒体等）を含む。

添付の図面を参照して本発明を詳細に説明したが、本発明は上述の実施の形態の詳細に限定されるものではなく、当業者は、添付の請求の範囲に定義された本発明の思想及び範囲から逸脱することなく、上述の実施の形態を様々に変更及び修正することができる。

ネットワークプロトコルアーキテクチャのための標準的な７つの階層を有する開放型システム間相互接続（ＯＳＩ）参照モデル及びイーサネット物理層の副層を示す図である。 ＤＳＤシステムにおける信号伝送のための周知のシステムの構成を示す図である。 本発明に基づくＤＳＤ相互接続を示す図である。 ＤＳＤ設備における複数の機器間に形成されるスター構成相互接続を示す図である。 本発明に基づくオーディオデータ伝送システムを示す図である。 カテゴリ５ケーブルの異なる信号対を介して、ＤＳＤオーディオデータとパラレルに６４Ｆ_ｓオーディオサンプリングクロック信号を送信する手法を説明する図である。 高い周波数のオーディオサンプリングクロックをＤＳＤオーディオデータ信号とパラレルに受信する動作を説明する図である。 ６４Ｆ_ｓサンプリングクロック信号の信号パスを示す図である。 物理層装置の同期周波数がオーディオサンプリングクロック周波数６４Ｆ_ｓの整数倍となるように調整する実施例を示す図である。 一方の機器がクロックマスタ６００Ｍとして機能し、他方の機器がクロックスレーブ６００Ｓとして機能するポイントツーポイントオーディオリンクの構成を示す図である。 図８に示すマスタ機器とスレーブ機器との間に同期リンクを確立するために行われる動作シーケンスを説明するフローチャートである。 オーディオ設備内の２つの機器間で、複数のパラレルリンクを用いて、単一のポイントツーポイントリンクに比べてより多くのチャンネル数に対応できるようにしたシステムの構成を示す図である。 クロック信号Ｆ_ｓ（Ａ）、Ｆ_ｓ（Ｂ）を用いて、２つの受信機の出力信号の同期をどのように維持するかを説明するフローチャートである。 送信機内でオーディオデータのバッファリングがどのように行われるかを示す図である。 受信機内でオーディオデータのバッファリングがどのように行われるかを示す図である。 標準イーサネットフレームのデータ構造を示す図である。 本発明に基づくオーディオデータフレームのデータ構造を示す図である。 ３８４個の４バイトデータワードとして構成されたオーディオデータフレームのフォーマットを示す図である。 各フレームが２４チャンネル用の３５２ワードサンプル及び８８バイトの補助データを含む２４ＤＳＤチャンネルフレームフォーマットを示す図である。 ２６個の４バイトデータワードとして構成された制御データのフォーマットを示す図である。 図１８Ｂに示すフレームフォーマットに対応する３つの１６ビットフレームフォーマットフィールドを示す図である。 受信機において処理されるデータエントリの組を含む、フレームフォーマットＩＤの３個の４ニブルセクションを示す図である。 図１８Ｂに示す２４ＤＳＤチャンネルフレームフォーマットに対応する３２ビットデータブロックのフォーマットを示す図である。 Ａは、２４個のオーディオデータビット及び２個の補助データビットから６個のパリティビットＰ０〜Ｐ５をどのように生成するかを説明する図であり、Ｂは、受信したデータ要素に対してＸＮＯＲ論理演算を行うことによってシンドロームをどのように生成するかを説明する図である。 図１８Ｂに示す２４ＤＳＤチャンネルフレームフォーマット用のインタリーバから出力されるニブルのストリームの構成を示す表である。 ２４ＤＳＤチャンネルフレームフォーマットを用いた特定の実施例におけるＭＡＣ−ＤＳＤプロトコルのプロトコル層を示す図である。 Ａは、ＡＥＳ３サブフレームフォーマットを示す図であり、Ｂは、本発明に基づくＰＣＭ伝送用のサブフレームフォーマットを示す図である。 図２６Ｂに示すＭビットを用いて、３つの異なる指示情報Ｓ、Ｚ、Ｖをどのように多重化するかを示す図である。 図２６Ｂに示すサブフレームフォーマットのＭビットにおいて、ＳビットがＺビットに優先される状況を説明する図である。 フレーム毎のサンプルサブフレームの数に対応する１０個の異なるフレームタイプフィールド値を示す図である。 図１８Ｂに示すフレームフォーマットのフラグフィールドから導出される情報を示す表である。 ベースクロックに関連する２個のフラグビットの値をどのように解釈するかを示す表である。 ６４Ｆ_ｓ信号及びワードクロック信号に基づいて、多重化クロック信号を生成する処理を説明する図である。 ５個の連続するＤＳＤサンプルと、これらのサンプルのローカルの６４Ｆ_ｓクロック及びワードクロックに対する関係を示す図である。 ＰＣＭデータ及びＤＳＤデータの両方の送信に適応するＭＡＣ−ＤＳＤ送信機の構成を示す図である。 ＰＣＭデータ及びＤＳＤデータの両方の受信に適応するＭＡＣ−ＤＳＤ受信機の構成を示す図である。 ２個のサンプル同期リンクがパラレルに動作し、Ｆ_ｓ／ｎ同期信号を用いてこのパラレルリンクが同期されるシステムの構成を示す図である。 図２７に示す２つのリンク間で測定された伝播遅延の差の具体例を示す図である。 ＭＡＣ−ＤＳＤルータによる補助データのルーティングを説明する図である。 補助データを伝送するプロトコルを示す図である。 補助データフレームのデータ構造を図式的に示す図である。 データ受信モードにおける、補助データルータの動作を示す図である。 データ送信モードにおける、補助データルータの動作を示す図である。 データスクランブラの構成を示す図である。 データデスクランブラの構成を示す図である。 搬送波検知／受信データ確認信号の生成を説明する図である。 ＲＭＩＩロック機能を説明する図である。

Claims (15)

1. ストリーミングされた１つ以上のペイロードデータ信号と、データパケットプロトコルに基づき、それぞれがパケット宛先アドレスを有する１つ以上のデータパケットとして構成された補助データ信号とを通信するデータ通信システムにおいて、
   （１）受信ノードと、データ通信リンクを介して該受信ノードにデータを送信する送信ノードとを含む少なくとも２個のデータ処理ノードと、
   （２）上記送信ノードに関連し、上記補助データ信号の上記データパケットを上記ストリーミングされたペイロードデータ信号のフォーマットにフォーマットし、上記ストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号とを、上記フォーマットされた補助データ信号のビットが上記ストリーミングされたペイロードデータ信号のビット内に周期的な分離した単一のビットとして分散されるように送信用のビットストリームに多重化する送信データフォーマッタと、
   （３）上記受信ノードに関連し、上記入力されたストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号を分離し、上記データパケットプロトコルに基づいて、上記補助データ信号をデータパケットに再フォーマットする受信データ再フォーマッタとを備えるデータ通信システム。
2. 上記送信ノードに関連し、上記補助データ信号のデータパケットを生成するパケット化器を備える請求項１記載のデータ通信システム。
3. 上記データパケットプロトコルは、イーサネット（登録商標）パケットプロトコルであることを特徴とする請求項１記載のデータ通信システム。
4. 上記データ通信リンクは、イーサネット（登録商標）リンクの物理層を含むことを特徴とする請求項１記載のデータ通信システム。
5. 上記ストリーミングされたペイロードデータ信号に関するクロック信号を上記送信ノードから上記受信ノードに送信するクロック送信機を備える請求項１記載のデータ通信システム。
6. 上記ストリーミングされた１つ以上のペイロードデータ信号は、オーディオ信号であることを特徴とする請求項１記載のデータ通信システム。
7. 上記受信ノードに関連し、上記それぞれのパケット宛先アドレスに基づいて上記補助データ信号のパケットをルーティングする補助データパケットルータを備えることを特徴とする請求項１記載のデータ通信システム。
8. ストリーミングされた１つ以上のペイロードデータ信号と、データパケットプロトコルに基づき、それぞれがパケット宛先アドレスを有する１つ以上のデータパケットとして構成された補助データ信号とを送信する送信ノードにおいて、
   上記補助データ信号の上記データパケットを上記ストリーミングされたペイロードデータ信号のフォーマットにフォーマットし、上記ストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号とを、上記フォーマットされた補助データ信号のビットが上記ストリーミングされたペイロードデータ信号のビット内に周期的な分離した単一のビットとして分散されるように送信用のビットストリームに多重化する送信データフォーマッタを備える送信ノード。
9. ストリーミングされた１つ以上のペイロードデータ信号と、データパケットプロトコルに基づき、それぞれがパケット宛先アドレスを有する１つ以上のデータパケットとして構成された補助データ信号とを受信する受信ノードであって、
   上記補助データ信号のデータパケットは、上記ストリーミングされたペイロードデータ信号のフォーマットにフォーマットされており、上記ストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号とは、上記フォーマットされた補助データ信号のビットが上記ストリーミングされたペイロードデータ信号のビット内に周期的な分離した単一のビットとして分散されるように送信用のビットストリームに多重化されており、
   上記入力されたストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号を分離し、上記データパケットプロトコルに基づいて、上記補助データ信号をデータパケットに再フォーマットする受信データ再フォーマッタを備える受信ノード。
10. ストリーミングされた１つ以上のペイロードデータ信号と、データパケットプロトコルに基づき、それぞれがパケット宛先アドレスを有する１つ以上のデータパケットとして構成された補助データ信号とを通信するデータ通信方法において、
    （１）送信ノードにおいて、上記補助データ信号の上記データパケットを上記ストリーミングされたペイロードデータ信号のフォーマットにフォーマットし、上記ストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号とを、上記フォーマットされた補助データ信号のビットが上記ストリーミングされたペイロードデータ信号のビット内に周期的な分離した単一のビットとして分散されるように送信用のビットストリームに多重化するステップと、
    （２）受信ノードにおいて、上記入力されたストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号を分離し、上記データパケットプロトコルに基づいて、上記補助データ信号をデータパケットに再フォーマットするステップとを有するデータ通信方法。
11. ストリーミングされた１つ以上のペイロードデータ信号と、データパケットプロトコルに基づき、それぞれがパケット宛先アドレスを有する１つ以上のデータパケットとして構成された補助データ信号とを送信するデータ送信方法において、
    （１）上記補助データ信号の上記データパケットを上記ストリーミングされたペイロードデータ信号のフォーマットにフォーマットするステップと、
    （２）上記ストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号とを、上記フォーマットされた補助データ信号のビットが上記ストリーミングされたペイロードデータ信号のビット内に周期的な分離した単一のビットとして分散されるように送信用のビットストリームに多重化するステップとを有する送信方法。
12. ストリーミングされた１つ以上のペイロードデータ信号と、データパケットプロトコルに基づき、それぞれがパケット宛先アドレスを有する１つ以上のデータパケットとして構成された補助データ信号とを受信するデータ受信方法であって、
    上記補助データ信号のデータパケットは、上記ストリーミングされたデータ信号のフォーマットにフォーマットされており、上記ストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号とは、上記フォーマットされた補助データ信号のビットが上記ストリーミングされたペイロードデータ信号のビット内に周期的な分離した単一のビットとして分散されるように送信用のビットストリームに多重化されており、
    （１）上記入力されたストリーミングされたペイロードデータ信号及び上記フォーマットされた補助データ信号を分離するステップと、
    （２）上記データパケットプロトコルに基づいて、上記補助データ信号をデータパケットに再フォーマットするステップとを有するデータ受信方法。
13. 請求項１０記載のデータ通信方法のステップを実現するプログラムコードを有するコンピュータソフトウェア。
14. 請求項１１記載のデータ送信方法のステップを実現するプログラムコードを有するコンピュータソフトウェア。
15. 請求項１２記載のデータ受信方法のステップを実現するプログラムコードを有するコンピュータソフトウェア。

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