JP4623889B2

JP4623889B2 - Phase shift keying signal demodulator for data carrier device

Info

Publication number: JP4623889B2
Application number: JP2001261865A
Authority: JP
Inventors: 茂佐武
Original assignee: Welcat Inc
Current assignee: Idec Auto ID Solutions Co Ltd
Priority date: 2001-08-30
Filing date: 2001-08-30
Publication date: 2011-02-02
Anticipated expiration: 2021-08-30
Also published as: JP2003078578A

Description

【０００１】
【発明の属する技術分野】
本発明は、リーダライタとデータキャリアとの間で無線通信によりデータを送受するデータキャリア装置に組み込まれた位相偏移変調信号の復調器に関するものである。
【０００２】
【従来の技術】
特定な部屋への入退室管理、物流の管理、商品在庫の管理、スキー場のリフト券、鉄道の乗車券、駐車場の入出車管理、高速道路の通行券、電子マネーなどにデータキャリ装置が使用されている。装置は、リーダライタと呼ばれる固定設置型の質問器と、携帯型のＩＣ（Integral Circuit：集積回路）からなるデータキャリアと呼ばれる応答器とが、無線通信により連結されているものである。質問器および応答器の夫々には、かかる無線通信のためのデジタル信号の変調器と復調器を備えている。
【０００３】
従来、デジタルデータの変調にはＢＰＳＫ（Bi-Phase-shift Keying: ２値位相偏移変調）方式が採用されていた。ＢＰＳＫによる信号の変調および復調について説明する。図７のタイムチャートに示すように、搬送すべきデジタルデータ信号（Ａ）は、ＢＰＳＫ変調信号（Ｂ）に変調される。すなわち、データ信号（Ａ）の"０"は０°のＢＰＳＫ位相、データ信号（Ａ）の"１"は１８０°のＢＰＳＫ位相に切り替えられる。このＢＰＳＫ変調信号（Ｂ）が送信側から発振される。データキャリア装置の受信側では基準信号（Ｃ）を生成し、受信したＢＰＳＫ変調信号（Ｂ）と位相を比較し、その比較出力（アンド出力）の信号（Ｄ）を検波（二値化）して復調信号（Ｅ）が得られる。
【０００４】
【発明が解決しようとする課題】
上記した従来のデータキャリア装置では、送信側に対して受信側の応答タイミングが僅かでもばらつくと同期を取ることができず、正確に復調することが困難であり、通信の安定性を劣化させる要因となっていた。例えば図８のタイムチャートに示すように、基準信号（Ｃ）の立ち上がりが、データ信号（Ａ）を変調したＢＰＳＫ変調信号（Ｂ）の立ち上がりから僅かに遅れていると（Δ参照）、基準信号（Ｃ）とＢＰＳＫ変調波（Ｂ）との比較信号（Ｄ）は、データ信号（Ａ）の"０"に対応する領域でもパルスを出してしまう。そのため比較出力信号（Ｄ）を検波、二値化した復調信号（Ｅ）は、データ信号（Ａ）に対応しないものとなってしまう。
【０００５】
本発明は、データキャリア装置におけるこのような通信の安定性の劣化要因を除去するためになされたもので、ＢＰＳＫ変調信号から正確に信号を復調でき、質問器、応答器の両方に適用できる復調器を提供することを目的としている。
【０００６】
【課題を解決するための手段】
前記の目的を達成するためになされた本発明のデータキャリア装置の位相偏移変調信号復調器は、データキャリア装置の無線受信装置を構成する位相偏移変調信号の復調器であって、第１基準信号を生成する手段と、第１基準信号に同一周波数であって９０°の位相差を持つ第２基準信号を生成する手段と、第１の基準信号と第２の基準信号との論理積の復調基準信号を生成する手段と、該復調基準信号と位相偏移変調信号との論理積の比較信号を生成する手段と、該比較信号を２値化して復調信号を生成する検波手段を有する。
【０００７】
第２基準信号を生成する手段から復調基準信号を生成する手段にいたる途中に第２基準信号の位相を１８０°切り替える手段を有することで適切に実施できる。
【０００８】
該位相切替手段は該復調信号の位相誤差検出したことにより作動する。
【０００９】
該位相切替手段のトリガとして該復調信号の位相誤差を検出する検出器を有する。
【００１０】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、図面を参照して詳細に説明する。
【００１１】
図１は、本発明を適用するデータキャリア装置の位相偏移変調信号復調器（ＢＰＳＫ復調器）の一実施例を示すブロック回路図である。このＢＰＳＫ復調器は、受信回路とともにデータキャリア装置内の回路の一部として存在する。
【００１２】
図１に示すように、ＢＰＳＫ復調器は、第１基準信号（Ｉ信号）を生成する手段が第１発振器１、第２基準信号（Ｑ信号）を生成する手段が第２発振器２、復調基準信号を生成する手段があるアンドゲート３、復調基準信号と位相偏移変調信号（ＢＰＳＫ信号）との比較信号を生成する手段がアンドゲート５、比較信号を２値化する手段が検波器８である。第１発振器１の出力であるＩ信号と第２発振器２の出力であるＱ信号は、同一周波数であるが、位相が９０°ずれている。第１発振器１の出力がアンドゲート３の一方の入力に接続され、もう一方の入力には、第２発振器２の出力がエクスクルシブオアゲート４を経て接続されている。アンドゲート３の出力はアンドゲート５の一方の入力に接続され、もう一方の入力には、ＢＰＳＫ信号が入力するようになっている。アンドゲート５の出力は、検波器８に接続されている。検波器８の出力は、復調信号を出力するとともに、位相誤差検出器７を経てエクスクルシブオアゲート４の入力に接続されている。
【００１３】
図１に示すＢＰＳＫ復調器の動作を図２、図３、図４のタイミングチャート図を参照しながら説明する。デジタルデータ信号（Ａ）は、ＢＰＳＫ変調信号（Ｂ）に変調されて受信回路で受信され、復調器に入力する。ＢＰＳＫ復調器では、当初、第１発振器１からのＩ信号と第２発振器２からのＱ信号（Ｑ＝Ｉ＋９０°）とのアンドゲート３の出力が復調基準信号（Ｆ）として、アンドゲート５によりＢＰＳＫ変調信号（Ｂ）に比較される。
【００１４】
図２に示すように、ＢＰＳＫ変調信号（Ｂ）とＩ信号にタイミングのずれがなければ、アンドゲート５からの比較信号（Ｄ）は潤沢に出力され、検波器８で二値化されて復調信号（Ｅ）が得られる。復調信号（Ｅ）はデータ信号（Ａ）に対応したもとなる。
【００１５】
図３に示すように、ＢＰＳＫ変調信号（Ｂ）とＩ信号にタイミングのずれΔがあると、復調基準信号（Ｆ）もＢＰＳＫ変調信号（Ｂ）とタイミングのずれΔがある。そのため、復調基準信号（Ｆ）の"１"におけるパルス幅がＢＰＳＫ変調信号（Ｂ）の"１"におけるパルス幅からはみだしてしまい、復調基準信号（Ｆ）とＢＰＳＫ変調信号（Ｂ）のアンド出力である比較信号（Ｄ）は、データ信号（Ａ）の"０"に対応する領域でもパルスを出してしまう。したがって、検波した復調信号（Ｅ）にもノイズパルスｇが混入してデータ信号（Ａ）を正しく復調できない。
【００１６】
位相誤差検出器７は、このノイズパルスｇを検出してエクスクルシブオアゲート４に"１"の信号を送るから、これがＱ信号のトグルフラグとなり、エクスクルシブオアゲート４を経た出力（Ｑ’信号）は反転し、信号の位相が１８０°切り替えられる。図２に示すように、Ｉ信号との位相は−９０°ずれる（Ｑ’＝Ｉ−９０°）。そのため、Ｉ信号とＱ’信号とのアンドゲート３の出力である復調基準信号（Ｆ’）の"１"におけるパルス幅がＢＰＳＫ変調信号（Ｂ）の"１"におけるパルス幅の範囲内に入るから、復調基準信号（Ｆ’）とＢＰＳＫ変調信号（Ｂ）のアンド出力である比較信号（Ｄ）は、データ信号（Ａ）の"０"に対応する領域でパルスを出さない。その結果、ＢＰＳＫ変調信号（Ｂ）とＩ信号にタイミングのずれΔがあっても、検波した復調信号（Ｅ）にはノイズがなくデータ信号（Ａ）を正しく復調できる。
【００１７】
本発明のＢＰＳＫ復調器は、図５に示すデータキャリア装置に組み込まれる。
データキャリア装置は、マイクロプロセッサユニット（ＭＰＵ）１０、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array: ＦＰＧＡ）１１を有し、ＦＰＧＡ１１のなかにＢＰＳＫ復調器を持っている。この他、データキャリア装置には発振増幅器１２、受信増幅器１３、送受信アンテナアレイ１４を備えている。
【００１８】
この例のデータキャリア装置では、ＦＰＧＡ１１内のＢＰＳＫ復調器で得た復調信号（受信データ）をＭＰＵが受け取り、ＭＰＵが受信データは正常でないと判断した場合にＱ信号のトグルフラグを出し、Ｑ信号の位相を１８０°切り替える。このようにＭＰＵで受信データの位相誤差検出機能を受け持つ場合には、図１に示すＢＰＳＫ復調器に位相誤差検出器７を設ける必要はなくなる。
【００１９】
また、図１に示すＢＰＳＫ復調器では、第１基準信号を生成する手段としての第１発振器１と第２基準信号を生成する手段としての第２発振器２とを別個に設けた例を示してあるが、図６に示すように、Ｉ信号に対する遅延回路９を設けＱ信号を得ることもできる。遅延回路９はＩ信号の位相を９０°遅れるＱ信号と、Ｑ信号を１８０°反転するＱ’信号を、トグルフラグにより切り替える。このＱ信号トグルフラグは前述した位相誤差検出器７、またはＭＰＵでの受信データの位相誤差検出機能によって得られる。
【００２０】
尚、Ｑ信号に限らず、Ｉ信号の発振についても、前記のように独立の第１発振器を設けなくても、ＭＰＵやＦＰＧＡに内蔵されるクロックの周波数を周波数逓倍器によって所定のＩ信号を得ることは任意である。
【００２１】
【発明の効果】
以上、詳細に説明したとおり、本発明を適用するデータキャリア装置のＢＰＳＫ復調器は、送信側に対して受信側の応答タイミングがばらついても、常に同期を合わせることが可能であり、ＢＰＳＫ変調信号からデータ信号に忠実な復調信号を正確に再現できる。したがってデータキャリア装置の安定した無線通信を実現できるようになった。
【図面の簡単な説明】
【図１】本発明を適用するデータキャリア装置のＢＰＳＫ復調器の実施例を示すブロック回路図である。
【図２】本発明を適用するＢＰＳＫ復調器の動作タイミングチャートの例を示す図である。
【図３】本発明を適用するＢＰＳＫ復調器の動作タイミングチャートの例を示す図である。
【図４】本発明を適用するＢＰＳＫ復調器の動作タイミングチャートの例を示す図である。
【図５】本発明を適用するＢＰＳＫ復調器を備えたデータキャリア装置の実施例を示すブロック回路図である。
【図６】本発明を適用するＢＰＳＫ復調器の要部の実施例を示すブロック回路図である。
【図７】従来のＢＰＳＫ復調器の動作タイミングチャートの例を示す図である。
【図８】従来のＢＰＳＫ復調器の動作タイミングチャートの例を示す図である。
【符号の説明】
１は第１発振器、２は第２発振器、３・５はアンドゲート、４はエクスクルシブオアゲート、７は位相誤差検出器、８は検波器、９は遅延回路、１０はＭＰＵ、１１はＦＰＧＡ、１２は発振増幅器、１３は受信増幅器、１４は送受信アンテナアレイである。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a demodulator of a phase shift keying signal incorporated in a data carrier device that transmits and receives data by wireless communication between a reader / writer and a data carrier.
[0002]
[Prior art]
Data carrier equipment for entry / exit management of specific rooms, logistics management, product inventory management, ski lift tickets, railway tickets, parking entry / exit management, highway traffic tickets, electronic money, etc. in use. In the apparatus, a fixed installation type interrogator called a reader / writer and a responder called a data carrier composed of a portable IC (Integral Circuit) are connected by wireless communication. Each of the interrogator and the responder includes a digital signal modulator and demodulator for such wireless communication.
[0003]
Conventionally, BPSK (Bi-Phase-shift Keying) method has been adopted for modulation of digital data. Signal modulation and demodulation by BPSK will be described. As shown in the time chart of FIG. 7, the digital data signal (A) to be transported is modulated into a BPSK modulation signal (B). That is, “0” of the data signal (A) is switched to a BPSK phase of 0 °, and “1” of the data signal (A) is switched to a BPSK phase of 180 °. This BPSK modulation signal (B) is oscillated from the transmission side. The receiving side of the data carrier device generates a reference signal (C), compares the phase with the received BPSK modulated signal (B), and detects (binarizes) the signal (D) of the comparison output (and output). Thus, a demodulated signal (E) is obtained.
[0004]
[Problems to be solved by the invention]
In the above-described conventional data carrier device, even if the response timing on the receiving side varies slightly with respect to the transmitting side, synchronization cannot be achieved, and it is difficult to accurately demodulate, and the factor that degrades the stability of communication It was. For example, as shown in the time chart of FIG. 8, when the rising edge of the reference signal (C) is slightly delayed from the rising edge of the BPSK modulation signal (B) obtained by modulating the data signal (A) (see Δ), the reference signal The comparison signal (D) between (C) and the BPSK modulated wave (B) generates a pulse even in a region corresponding to “0” of the data signal (A). Therefore, the demodulated signal (E) obtained by detecting and binarizing the comparative output signal (D) does not correspond to the data signal (A).
[0005]
The present invention has been made to eliminate such a deterioration factor of communication stability in a data carrier device, and can accurately demodulate a signal from a BPSK modulated signal and can be applied to both an interrogator and a responder. The purpose is to provide a vessel.
[0006]
[Means for Solving the Problems]
The phase shift keying signal demodulator of the data carrier device of the present invention made to achieve the above object is a first phase shift keying signal demodulator that constitutes a radio receiving device of the data carrier device. Logical product of means for generating a reference signal, means for generating a second reference signal having the same frequency as the first reference signal and a phase difference of 90 °, and the first reference signal and the second reference signal Means for generating a demodulation reference signal, a means for generating a comparison signal of a logical product of the demodulation reference signal and the phase shift keying signal, and a detection means for generating a demodulation signal by binarizing the comparison signal .
[0007]
This can be appropriately implemented by having means for switching the phase of the second reference signal by 180 ° midway from the means for generating the second reference signal to the means for generating the demodulation reference signal.
[0008]
The phase switching means operates by detecting the phase error of the demodulated signal.
[0009]
A detector for detecting a phase error of the demodulated signal is provided as a trigger for the phase switching means.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0011]
FIG. 1 is a block circuit diagram showing one embodiment of a phase shift keying signal demodulator (BPSK demodulator) of a data carrier device to which the present invention is applied. This BPSK demodulator exists as a part of the circuit in the data carrier device together with the receiving circuit.
[0012]
As shown in FIG. 1, the BPSK demodulator includes a first oscillator 1 as a means for generating a first reference signal (I signal), a second oscillator 2 as a means for generating a second reference signal (Q signal), and a demodulation reference. The AND gate 3 having a means for generating a signal, the means for generating a comparison signal between the demodulation reference signal and the phase shift keying signal (BPSK signal) are the AND gate 5, and the means for binarizing the comparison signal is the detector 8. is there. The I signal that is the output of the first oscillator 1 and the Q signal that is the output of the second oscillator 2 have the same frequency, but are 90 degrees out of phase. The output of the first oscillator 1 is connected to one input of the AND gate 3, and the output of the second oscillator 2 is connected to the other input via the exclusive OR gate 4. The output of the AND gate 3 is connected to one input of the AND gate 5, and the BPSK signal is input to the other input. The output of the AND gate 5 is connected to the detector 8. The output of the detector 8 outputs a demodulated signal and is connected to the input of the exclusive OR gate 4 via the phase error detector 7.
[0013]
The operation of the BPSK demodulator shown in FIG. 1 will be described with reference to the timing charts of FIGS. The digital data signal (A) is modulated into a BPSK modulated signal (B), received by a receiving circuit, and input to a demodulator. In the BPSK demodulator, the output of the AND gate 3 of the I signal from the first oscillator 1 and the Q signal (Q = I + 90 °) from the second oscillator 2 is initially used as the demodulation reference signal (F) by the AND gate 5. Compared to the BPSK modulated signal (B).
[0014]
As shown in FIG. 2, if there is no timing difference between the BPSK modulation signal (B) and the I signal, the comparison signal (D) from the AND gate 5 is output abundantly and binarized by the detector 8 and demodulated. A signal (E) is obtained. The demodulated signal (E) corresponds to the data signal (A).
[0015]
As shown in FIG. 3, if there is a timing difference Δ between the BPSK modulation signal (B) and the I signal, the demodulation reference signal (F) also has a timing difference Δ from the BPSK modulation signal (B). Therefore, the pulse width at “1” of the demodulation reference signal (F) protrudes from the pulse width at “1” of the BPSK modulation signal (B), and the AND output of the demodulation reference signal (F) and the BPSK modulation signal (B). The comparison signal (D) is a pulse even in a region corresponding to “0” of the data signal (A). Therefore, the noise signal g is also mixed in the detected demodulated signal (E), and the data signal (A) cannot be demodulated correctly.
[0016]
Since the phase error detector 7 detects the noise pulse g and sends a signal of “1” to the exclusive OR gate 4, this becomes a toggle flag of the Q signal, and the output (Q ′ signal) via the exclusive OR gate 4. Is inverted, and the phase of the signal is switched by 180 °. As shown in FIG. 2, the phase with the I signal is shifted by −90 ° (Q ′ = I−90 °). Therefore, the pulse width at “1” of the demodulation reference signal (F ′) that is the output of the AND gate 3 of the I signal and the Q ′ signal falls within the range of the pulse width at “1” of the BPSK modulation signal (B). Therefore, the comparison signal (D), which is an AND output of the demodulation reference signal (F ′) and the BPSK modulation signal (B), does not output a pulse in a region corresponding to “0” of the data signal (A). As a result, even if there is a timing difference Δ between the BPSK modulated signal (B) and the I signal, the detected demodulated signal (E) has no noise and can correctly demodulate the data signal (A).
[0017]
The BPSK demodulator of the present invention is incorporated in the data carrier device shown in FIG.
The data carrier device has a microprocessor unit (MPU) 10 and a field programmable gate array (FPGA) 11, and the FPGA 11 has a BPSK demodulator. In addition, the data carrier device includes an oscillation amplifier 12, a reception amplifier 13, and a transmission / reception antenna array 14.
[0018]
In the data carrier device of this example, the MPU receives the demodulated signal (received data) obtained by the BPSK demodulator in the FPGA 11, and when the MPU determines that the received data is not normal, it issues a toggle flag for the Q signal, Switch the phase by 180 °. Thus, when the MPU has a function of detecting the phase error of received data, it is not necessary to provide the phase error detector 7 in the BPSK demodulator shown in FIG.
[0019]
The BPSK demodulator shown in FIG. 1 shows an example in which a first oscillator 1 as a means for generating a first reference signal and a second oscillator 2 as a means for generating a second reference signal are separately provided. However, as shown in FIG. 6, a delay circuit 9 for the I signal can be provided to obtain the Q signal. The delay circuit 9 switches between a Q signal that delays the phase of the I signal by 90 ° and a Q ′ signal that inverts the Q signal by 180 ° by a toggle flag. This Q signal toggle flag is obtained by the phase error detector 7 described above or the phase error detection function of received data in the MPU.
[0020]
Not only the Q signal but also the oscillation of the I signal, the frequency of the clock built in the MPU or FPGA can be changed to a predetermined I signal by a frequency multiplier without providing an independent first oscillator as described above. Obtaining is optional.
[0021]
【The invention's effect】
As described above in detail, the BPSK demodulator of the data carrier apparatus to which the present invention is applied can always synchronize even if the response timing of the reception side varies with respect to the transmission side. Therefore, the demodulated signal faithful to the data signal can be accurately reproduced. Therefore, stable wireless communication of the data carrier device can be realized.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram showing an embodiment of a BPSK demodulator of a data carrier apparatus to which the present invention is applied.
FIG. 2 is a diagram showing an example of an operation timing chart of a BPSK demodulator to which the present invention is applied.
FIG. 3 is a diagram showing an example of an operation timing chart of a BPSK demodulator to which the present invention is applied.
FIG. 4 is a diagram illustrating an example of an operation timing chart of a BPSK demodulator to which the present invention is applied.
FIG. 5 is a block circuit diagram showing an embodiment of a data carrier device including a BPSK demodulator to which the present invention is applied.
FIG. 6 is a block circuit diagram showing an embodiment of a main part of a BPSK demodulator to which the present invention is applied.
FIG. 7 is a diagram illustrating an example of an operation timing chart of a conventional BPSK demodulator.
FIG. 8 is a diagram illustrating an example of an operation timing chart of a conventional BPSK demodulator.
[Explanation of symbols]
1 is a first oscillator, 2 is a second oscillator, 3 and 5 are AND gates, 4 is an exclusive OR gate, 7 is a phase error detector, 8 is a detector, 9 is a delay circuit, 10 is an MPU, and 11 is an FPGA , 12 are oscillation amplifiers, 13 is a receiving amplifier, and 14 is a transmitting / receiving antenna array.

Claims

A demodulator of a phase shift keying signal constituting a radio receiver of a data carrier device, the first reference signal generating means and a first reference signal having the same frequency and a phase difference of 90 ° 2 means for generating a reference signal, means for generating a demodulated reference signal of a logical product of the first reference signal and the second reference signal, and comparison of the logical product of the demodulated reference signal and the phase shift keying signal A demodulator comprising means for generating a signal and detection means for binarizing the comparison signal to generate a demodulated signal.

2. The demodulator according to claim 1, further comprising means for switching the phase of the second reference signal by 180 [deg.] On the way from the means for generating the second reference signal to the means for generating the demodulation reference signal.

3. The demodulator according to claim 2, wherein the phase switching means is activated by detecting a phase error of the demodulated signal.

The demodulator according to claim 1, further comprising a detector that detects a phase error of the demodulated signal as a trigger of the phase switching means.