JP4623787B2

JP4623787B2 - PLL synthesizer circuit

Info

Publication number: JP4623787B2
Application number: JP32469299A
Authority: JP
Inventors: 浩佳金山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-11-15
Filing date: 1999-11-15
Publication date: 2011-02-02
Anticipated expiration: 2019-11-15
Also published as: JP2001144609A

Description

【０００１】
【発明の属する技術分野】
本発明は、局部発振周波数を高速に切り換えて受信放送局を変更する必要があるＲＤＳラジオ受信機等に好適なＰＬＬシンセサイザ回路に関する。
【０００２】
【従来の技術】
一般に、電子チューナーと呼ばれるラジオ受信機においては、局部発振信号を図５のようなＰＬＬシンセサイザ回路から発生させている。ＰＬＬシンセサイザ回路は、従来からよく知られたＰＬＬで構成されている。その為、ＰＬＬシンセサイザ回路の通常動作については説明を省略する。
【０００３】
このＰＬＬシンセサイザ回路において、局部発振信号の周波数を変更する場合のＰＬＬの動作について説明する。まず、受信放送局の周波数に基づいて、プログラマブルデバイダ１へその分周比についての分周データが供給される。この分周データにより、プログラマブルデバイダ１の分周数が変更され、この出力の位相が変化する。位相比較回路３において、基準信号発生回路２からの基準信号の位相とプログラマブルデバイダ１の出力位相とが基準信号の１周期毎に比較され、その位相差に応じて主チャージポンプ回路４から誤差信号が発生する。誤差信号はループフィルタ５で直流電圧に平滑されることによりＶＣＯ（電圧制御発振回路）６の制御電圧となり、この制御電圧に応じてＶＣＯ６の発振周波数が変化する。この様にして、プログラマブルデバイダ１の出力位相が基準信号の位相に徐々に近づくように、ＶＣＯ６の変更が繰り返し動作する。最終的には上記の２つの位相は一致し、ＰＬＬ回路がロックし、ＶＣＯ６の発振周波数は分周データに応じたもの、すなわち受信放送局の周波数に応じたものとなる。
【０００４】
なお、ＶＣＯ６の出力信号（局部発振信号）は、ミキサにおいてＲＦ増幅信号と混合され、中間周波数（ＩＦ）信号が得られる。ＩＦ信号は常に一定の周波数であり、局部発振周波数が受信放送局に応じて変更される。
【０００５】
【発明が解決しようとする課題】
従来のＰＬＬシンセサイザ回路では、出力周波数を変更しようとすると、基準信号の位相とプログラマブルデバイダ１の出力位相とを位相比較し、比較結果に応じた誤差信号を出力する動作を繰り返して行う。一般に、周波数変更を開始してからＰＬＬがロックするまで、上記動作を数百回行う。一方、この動作は、基準周波数の１周期毎に行われるため、基準周波数が５０ｋＨｚの場合、一回の動作（位相比較からＶＣＯの発振周波数の変更までの動作）に２０μｓｅｃかかる。このため、変更開始してからＰＬＬがロックするまでは、２０μｓｅｃ×数百回の時間がかかることになる。
【０００６】
ところで、欧州のラジオ放送においては、通常の放送に交通情報を多重して送信することが行われている。この放送はＲＤＳ（ＲａｄｉｏＤａｔａＳｙｓｔｅｍ）放送と呼ばれており、ＲＤＳ放送を受信して交通情報を得るには専用のチューナーが必要である。このようなＲＤＳチューナーでは、交通情報を利用した様々な機能が付加されている。例えば、交通情報中にはそのプログラムを識別するデータがある。そこで、現在受信中の局が聴取困難になった場合、上記データを使って代替放送局を探して受信するという機能がある。この機能を達成するためには、受信局の聴取中に代替放送局を常にサーチして、代替放送局の存在を把握する必要がある。そして、この代替局のサーチでは、現在聴取中の放送局から他の放送局の周波数に素早く変更し、代替局のＲＤＳデータと受信状態とを確認した後、再び現在の受信局に素早く戻る必要がある。
【０００７】
しかし、図４のＰＬＬシンセサイザ回路では、周波数を変更してからＰＬＬがロックするまで長い時間がかかる。従って、代替放送局への周波数変更や現在の放送局への周波数変更の時間が長くなり、その結果現在の受信局の聴取が途切れ聴感上好ましくない状況が作り出されてしまうという問題があった。
【０００８】
（関連出願）
そこで、本出願人は、特願平１０−３３５８７５号において、高速にＰＬＬをロックすることができるＰＬＬシンセサイザについて提案した。このＰＬＬシンセサイザでは、周波数変更回路を有している。
【０００９】
この周波数変更回路は、前記ＰＬＬ回路の出力周波数をカウントする周波数カウンタと、前記周波数カウンタのカウント値と、前記分周数データとの差が所定範囲内にあるか否かを判定する判定部と、該判定部の判定結果に基づいて前記ＰＬＬ回路の出力周波数の変化量を計数し、この変化量に応じて副チャージポンプ回路に印加する出力信号幅を計算する計算部とを備えている。
【００１０】
そして、受信放送局を変更する場合には、判定部がＰＬＬ回路におけるＶＣＯの出力周波数に対応する周波数カウンタのカウント値と、チューニングする受信放送局の周波数分周数データとを比較して、ＶＣＯの出力周波数と受信放送局の周波数の差が所定範囲内かを判定する。そして、所定範囲内でなかった場合には、計算部の計算結果に応じた出力信号を副チャージポンプに印加し、この副チャージポンプの出力をループフィルタを介しＶＣＯに印加する。これによって、ＶＣＯの発振周波数が、強制的に受信放送局の周波数に近いものに設定される。このため、その後通常のＰＬＬの動作に戻った場合に、周波数の差は小さくなっており、ＰＬＬがロックするまでの期間を大幅に短縮することができる。
【００１１】
ここで、最近発振源からの不要輻射を押さえるため、ＶＣＯの出力振幅はできるだけ小さくする傾向がある。そして、ＶＣＯの出力振幅を小さくすると制御電圧が０Ｖ付近の小さい電圧ではＶＣＯは発振しない特性になり易い。また、ＶＣＯの出力振幅を小さくてもＰＬＬ回路内のプログラマブルデバイダや周波数変更回路内の周波数カウンタが動作できるように、アンプのゲインを十分に大きくする必要がある。このように高ゲイン、高周波数特性を持つアンプは、アンプへの入力が無信号時には外来ノイズ、もしくは内部回路のノイズ等により発振する場合がある。
【００１２】
上述のＰＬＬ回路および先に提案の周波数変更回路では、電源を投入した直後は、ＰＬＬ回路のループフィルタ出力電圧がほぼ０Ｖであり、ＶＣＯへの制御電圧も０Ｖとなる。このような状態において、電源投入時には、ＶＣＯ出力が０Ｖとなり、プログラマブルデバイダや周波数カウンタのアンプが自己発振をしてしまう。そして、この自己発振周波数が、データ入力回路から入力した周波数データよりも高い場合は、周波数変更回路内の判定部にてＶＣＯ周波数は高いと判断する。このため、周波数変更回路内の計算部にてＶＣＯ周波数を下げるようなチャージ印加信号を副チャージポンプ回路に伝達する。そこで、副チャージポンプ回路は、ＶＣＯ周波数を下げるようなチャージを印加し、ＶＣＯの制御電圧はいつになっても上昇せず、デッドロック状態となる。
【００１３】
本発明は、上記課題に鑑みなされたものであり、高速にＰＬＬをロックするとともに、電源投入時においても適切な制御が行えるＰＬＬシンセサイザ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、発振信号を出力する電圧制御発振回路と、前記発振信号を分周データに応じた分周数で分周するプログラマブルディバイダと、前記プログラマブルディバイダの出力信号及び基準信号の位相を比較する位相比較回路と、前記位相比較回路の出力に応じて、第１チャージ信号を出力する主チャージポンプ回路と、第２チャージ信号を出力する副チャージポンプ回路と、前記第１チャージ信号と前記第２チャージ信号とを受け、前記電圧制御発振回路の制御電圧を出力するループフィルタと、を有するＰＬＬ回路と、前記ＰＬＬ回路の出力周波数をカウントする周波数カウンタと、前記周波数カウンタのカウント値と前記分周データとを比較し、所定範囲内にあるかを判定する判定部と、前記判定部からの判定結果に応じて前記第２チャージ信号を出力し、その際に前記カウント値がどの程度変化したかの変化量を求め、前記変化量から所望の出力周波数まで変化するのに必要な前記第２チャージ信号を計算し、その計算に従って前記副チャージポンプ回路を制御する計算部と、を有する周波数変更回路と、を備え、前記周波数変更回路は、少なくとも電源投入時において発生されるイニシャル信号の入力に応じて、初期チャージ印加を要求する初期チャージ要求信号を出力する初期チャージ設定回路と、を有し、前記初期チャージ要求信号に基づき、前記主チャージポンプ回路を停止すると共に、ＰＬＬ回路における出力周波数が初期値になるように前記副チャージポンプ回路を制御することを特徴とする。
【００１５】
このように、本発明によれば、周波数変更回路によりＰＬＬ回路の周波数変更を短時間で行える。このため、ラジオ受信機での受信局の変更を短時間で行わせることができる。特に、ＲＤＳラジオ受信機での、代替放送局サーチ時では、素早く代替放送局に変更できるので、聴感上の違和感を防止することができる。そして、周波数変更回路が電源投入時等のリセット要求信号発生時において、ＰＬＬ回路の出力周波数を所定の値になるように制御するため、ＰＬＬ回路のＶＣＯ制御電圧を強制的に上昇することができる。このため、電源投入時のデッドロックによる誤動作を防ぐことができる。
【００１６】
また、前記周波数変更回路は、リセット要求信号と、周波数設定時に出力されるデータ入力信号との入力に基づき、初期チャージ印加の要求信号を出力する初期チャージ設定回路と、を含み、この初期チャージ印加の要求信号に基づき、ＰＬＬ回路における出力周波数が初期値になるように制御されることが好適である。このように、データ入力信号が入力されたことに基づいて、初期チャージの印加を始めるため、ＰＬＬの周波数の設定を行おうとするタイミングで、初期チャージを印加してＰＬＬ回路の出力周波数を制御することができる。
【００１７】
【発明の実施の形態】
図１は、本発明の一実施の形態を示すブロック図である。
【００１８】
「周波数変更回路の説明」
本実施形態においては、周波数変更回路９を備えている。この周波数変更回路９はＶＣＯ６の周波数をカウントする周波数カウンタ１０、カウントされた周波数が所定範囲にあるか否かを判定する判定部１１、及び判定部１１の結果に応じてループフィルタ５の出力レベルを変更させる量を計算する計算部１２を含む。さらに、ＰＬＬ回路８に、計算部１２の出力に応じて誤差信号を発生する副チャージポンプ回路１３を有している。尚、図１において、図４の従来例と同一の回路については同一の符号を付し、説明を省略する。
【００１９】
まず、図１の周波数変更動作を図２のフローチャートを参照しながら説明する。データ入力回路７に外部制御回路から分周データの入力があったかを判定する（Ｓ１）。入力がなければ、データ入力回路７はデータが入力されるまでデータを待ち受ける状態を継続する。一方、データの入力があると、まずデ−タ入力回路７は分周データを判定部１１のみに入力する。このステップでは、プログラマブルデバイダ１への入力は禁止されている。
【００２０】
判定部１１は、入力された分周データと、分周数変更前の分周データとの差を計算し（Ｓ２）、その差が許容される所定範囲内かまたは範囲外か判定する（Ｓ３）。なお、判定部１１は、前回入力されてきた分周データをそのまま記憶しておき、今回の分周データと比較する。
【００２１】
分周データの差が所定範囲内にあると判定されると、周波数変更回路９の変更動作は停止されるとともに、データ入力回路７に保持されていた分周データがプログラマブルデバイダ１に入力される。すると、プログラマブルデバイダ１の分周数は変更され、その上で基準信号発生回路２の基準信号とプログラマブルデバイダ１の出力信号との位相が一致するように、ＶＣＯ６の発振周波数が変更され、ＰＬＬ回路８がロックするように通常の動作を行う（Ｓ４）。
【００２２】
前記分周数の差が所定範囲外と判定されると、判定部１１からリセット信号が発生し、リセット信号によってプログラマブルデバイダ１、基準信号発生回路２及び位相比較回路３がリセットされる。また、停止信号が判定部１１から発生し、主チャージポンプ回路４の動作が停止される。さらに、判定部１１からのリセット信号に基づいて、ループフィルタ５の時定数が小さくなる方向に変更される。
【００２３】
また、リセット信号の立ち上がりによって計算部１２が起動する。計算部１２は、判定部１１から転送されてくる分周データの差に基づいて、副チャージポンプ回路１３へのチャージ印加時間を計算する。このような分周数変更後最初の計算は、分周の差に比例する時間をチャージ印加時間とするように行われる。つまり、分周数の差をＤＤとし、チャージ印加時間をＴｃ１とすると、Ｔｃ１＝α×ＤＤとなり、この式によりチャージ時間Ｔｃ１を算出する（Ｓ５）。
【００２４】
チャージ印加時間Ｔｃ１が算出されると、時間Ｔｃ１をパルス幅とするチャージ制御信号を副チャージポンプ回路１３に印加する。これに応じて、副チャージポンプ回路１３は疑似誤差信号をループフィルタ５に出力する。このような強制チャージによってループフィルタ５の出力電位が変化し、その結果ＶＣＯ６の発振周波数が変化する（Ｓ６）。その後、ＶＣＯ６の発振周波数が安定するのを待って、周波数カウンタ１０がＶＣＯ６の発振周波数をカウントし始める（Ｓ７）。
【００２５】
周波数カウンタ１０のカウント終了後、ステップＳ２へ戻る。但し、ステップＳ２において、分周変更後最初の変化周波数の計算は、変更しようとする分周データと変更前の分周データとの差を求めることであったが、２回目以降の判定動作は、周波数カウンタ１０のカウント値と設定された分周データとの差を求めることにある。よって、判定部１１において、現在のＶＣＯ６の発振周波数と、設定しようとするＰＬＬ回路の出力周波数との差を得て、その差が所定範囲内にあるか否かが判定される。
【００２６】
ここで、周波数カウンタ１０は、ＰＬＬ回路の基準信号発生回路２からの基準信号の１周期の期間に入力されてくるＶＣＯ６からの局部発振信号の数をカントする。ＰＬＬ回路８は、ＶＣＯからの局部発振信号をプログラマブルデバイダ１において分周データに基づいて分周し、この分周後の信号が基準信号と同一になるように動作する。従って、ＰＬＬがロックされている状態では、基準信号の１周期の期間に入力されてくる局部発振信号の数は、分周データに等しくなる。そこで、判定部１１では、周波数カウンタ１０のカウント値と、分周データをそのまま比較して、差を求める。
【００２７】
周波数カウンタ１０のカウント値と設定分周データとの差が所定範囲内の場合、リセット信号を解除し、また、主チャージポンプ回路４の動作停止を解除させて、ＰＬＬ回路８の動作を再開させることによりロックさせる。
【００２８】
一方、周波数カウンタのカウント値と設定分周データとの差が所定範囲外の場合、その差に基づいてチャージ時間Ｔｃ２（または、Ｔｃ（Ｎ））が計算される。上記した様に分周数変更後最初の計算は、分周の差に比例する時間をチャージ印加時間Ｔｃ１（または、Ｔｃ（Ｎ−１））とするように行われたが、２回目以降の計算では、次に示す計算式によってチャージ時間Ｔｃ２が算出される。つまり、前回算出されたチャージ時間をＴｃ（Ｎ−１）とし、Ｔｃ（Ｎ−１）によって変化した発振周波数をΔＦとし、周波数カウンタのカウント値と設定分周データとの差をΔＤａとすると、
【数１】

という計算式になる。この計算式により、前回の周波数変化で得られた特性に従ってチャージ時間を制御し、より正確にＶＣＯ６の出力周波数を制御する。
【００２９】
チャージ印加時間Ｔｃ２が算出されると、時間Ｔｃ２をパルス幅とするチャージ制御信号を副チャージポンプ回路１３に印加する。これに応じて、副チャージポンプ回路１３は疑似誤差信号をループフィルタ５に出力する。するとループフィルタ５の出力電位が変化し、その結果ＶＣＯ６の発振周波数が変化する。その後、ＶＣＯ６の発振周波数が安定するのを待って、周波数カウンタ１０がＶＣＯ６の発振周波数を再びカウントする。周波数カウンタのカウント終了後、再度ステップＳ２へ戻るが、周波数カウンタ１０のカウント値と設定分周データとの差が所定範囲に入るまで、Ｓ２からＳ７の動作を繰り返す。
【００３０】
上記のように、周波数変更時、周波数変化に必要なループフィルタ５へのチャージ時間を、前回のチャージ時間に対する周波数変化量の結果から、正確に計算できる為、設定周波数に変更するまでのチャージ印加を数回で行わせることができる。よって、設定周波数に変更するまでのチャージ印加が数百回路必要な従来のＰＬＬ回路に比べ、本発明のＰＬＬ回路は周波数変更に要する時間の短縮が可能である。
【００３１】
なお、上述の例では、主チャージポンプ回路４とは別に副チャージポンプ１３を設け、この副チャージポンプ回路１３を計算部１２により制御して、ＶＣＯ６の発振周波数をＰＬＬ回路の外部から制御した。しかし、計算部１２からの信号で、主チャージポンプ回路４を制御してもよい。すなわち、位相比較回路３の動作を禁止した上で、主チャージポンプ回路４を上述の副チャージポンプの制御と同様に制御する。これによって、局部発振周波数の変更前後の周波数差が大きい時に、ＰＬＬ回路８の位相比較回路３の出力に代えて、計算部１２で計算した値に応じた電圧を主チャージポンプ回路４から出力できる。そこで、早期にＶＣＯ６発振周波数を目標値（変更後の放送局の周波数に対応する周波数）に近づけることができる。そして、この方式によれば、副チャージポンプ１３が不要となる。
【００３２】
「初期チャージ設定回路の説明」
そして、本実施形態では、周波数変更回路内に、電源投入や外部リセット要求時、もしくはその後の周波数設定データ（実際には分周データ）入力時に、ＶＣＯの制御電圧を上昇させデッドロックを防止するための初期チャージ設定回路３０を備えている。
【００３３】
図３に示すように、初期チャージ設定回路３０は、データ入力回路７による周波数設定データ出力時に発生されるデータ入力信号がデータ入力端子に入力され、システムクロックがクロック端子に入力されるＤフリップフロップ３１と、このＤフリップフロップ３１の出力がリセット端子に入力され、セット端子にリセット要求信号発生時に発生されるイニシャル信号が入力されるＲＳフリップフロップ３２と、データ入力信号およびＲＳフリップフロップ３２の出力が入力されるアンドゲート３３からなっている。
【００３４】
そこで、図４に示すように、電源投入時等の外部からのリセット要求信号により、回路をイニシャル状態に設定するイニシャル信号が初期チャージ設定回路に入力されると、初期チャージ設定回路内のＲＳフリップフロップ３２がセットされ「１」を出力する。この状態において、データ入力回路７から周波数設定データの出力を示すデータ入力信号が入力されると、ＲＳフリップフロップ３２の出力が「１」であるため、アンドゲートから初期チャージ要求信号が出力される。すなわち、データ入力信号の入力によりアンドゲート３３から「１」が出力されるが、データ入力信号はＤ−Ｆ／Ｆにも入力され、システムクロックの１クロック分だけディレイした後、ＲＳフリップフロップ回路をリセットしここから「０」が出力される。そこで、データ入力信号の入力後システムクロックの１クロック分だけ「１」となる初期チャージ要求信号がアンドゲート３３から出力される。
【００３５】
この初期チャージ要求信号は、計算部１２に供給され、計算部１２は、判定部１１からの信号によらず、予め定められた初期チャージを行うように副チャージポンプ回路１３を制御し、ＶＣＯ６の制御電圧を上昇させる。この場合、初期チャージは、制御電圧が通常印加電圧の最大値程度になるようにしＶＣＯ６に確実に発振を開始させる。
【００３６】
また、その後、データ入力回路７から周波数設定データの入力を示すデータ入力信号が入力されても、ＲＳフリップフロップ３２の出力が「０」であるため、初期チャージ要求信号は出力されず、計算部１２は図２に示した通常のチャージ印加時間を求める計算をおこなう。
【００３７】
なお、上述の説明では、初期チャージ設定回路３０は、データ入力信号の入力があった場合に、チャージ要求信号を出力する。しかし、必ずしもチャージ要求信号の出力をデータ入力信号の入力に同期させる必要はなく、イニシャル信号入力時に計算部１２が初期チャージを行うようにしてもよい。この場合、判定部１１において、イニシャル信号入力時の直後における判定を行わないようにしたり、計算部１２が判定部１１からの信号を無視すればよい。
【００３８】
このようにして、本実施形態の回路によれば、電源投入時において、ＶＣＯ制御電圧を強制的に上昇することができるため、電源投入時のデッドロックによる誤動作を防ぐことができる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、ＰＬＬの周波数変更を短時間で行えるので、ラジオ受信機での受信局の変更を短時間で行わせることができる。特に、ＲＤＳラジオ受信機での、代替放送局サーチ時では、素早く代替放送局に変更できるので、聴感上の違和感を防止することができる。そして、制御電圧が０Ｖ付近では発振しない特性のＶＣＯを用いた場合でも、電源投入時において、ＶＣＯ制御電圧を強制的に上昇することができるため、電源投入時のデッドロックによる誤動作を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施形態のＰＬＬシンセサイザ回路の構成例を示す回路ブロック図である。
【図２】実施形態の回路の動作を説明するフローチャートである。
【図３】初期チャージ設定回路の構成を示す回路図である。
【図４】初期チャージ設定回路の動作を示すタイミングチャートである。
【図５】従来のＰＬＬシンセサイザ回路の構成例を示す回路ブロック図である。
【符号の説明】
１プログラマブルデバイダ、２基準信号発生回路、３位相比較回路、４主チャージポンプ回路、５ループフィルタ、６電圧制御発振回路（ＶＣＯ）、７データ入力回路、８ＰＬＬ回路、９周波数変更回路、１０周波数カウンタ、１１判定部、１２計算部、１３副チャージポンプ回路、３０初期チャージ設定回路、３１Ｄフリップフロップ、３２ＲＳフリップフロップ、３３アンドゲート。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL synthesizer circuit suitable for an RDS radio receiver or the like that needs to change a receiving broadcast station by switching a local oscillation frequency at high speed.
[0002]
[Prior art]
In general, in a radio receiver called an electronic tuner, a local oscillation signal is generated from a PLL synthesizer circuit as shown in FIG. The PLL synthesizer circuit is composed of a PLL that has been well known in the past. Therefore, the description of the normal operation of the PLL synthesizer circuit is omitted.
[0003]
The operation of the PLL when changing the frequency of the local oscillation signal in this PLL synthesizer circuit will be described. First, frequency-divided data regarding the frequency-dividing ratio is supplied to the programmable divider 1 based on the frequency of the receiving broadcast station. The frequency division number of the programmable divider 1 is changed by this frequency division data, and the phase of this output changes. In the phase comparison circuit 3, the phase of the reference signal from the reference signal generation circuit 2 and the output phase of the programmable divider 1 are compared for each cycle of the reference signal, and an error signal is output from the main charge pump circuit 4 according to the phase difference. Will occur. The error signal is smoothed to a DC voltage by the loop filter 5 to become a control voltage of the VCO (voltage controlled oscillation circuit) 6, and the oscillation frequency of the VCO 6 changes according to this control voltage. In this manner, the change of the VCO 6 is repeatedly performed so that the output phase of the programmable divider 1 gradually approaches the phase of the reference signal. Eventually, the two phases coincide with each other, the PLL circuit locks, and the oscillation frequency of the VCO 6 corresponds to the divided data, that is, the frequency of the receiving broadcast station.
[0004]
Note that the output signal (local oscillation signal) of the VCO 6 is mixed with the RF amplification signal in the mixer to obtain an intermediate frequency (IF) signal. The IF signal is always a constant frequency, and the local oscillation frequency is changed according to the receiving broadcast station.
[0005]
[Problems to be solved by the invention]
In the conventional PLL synthesizer circuit, when changing the output frequency, the phase of the reference signal is compared with the output phase of the programmable divider 1 and an operation of outputting an error signal according to the comparison result is repeatedly performed. In general, the above operation is performed several hundred times from the start of the frequency change until the PLL is locked. On the other hand, since this operation is performed for each cycle of the reference frequency, when the reference frequency is 50 kHz, one operation (operation from phase comparison to change of the oscillation frequency of the VCO) takes 20 μsec. For this reason, it takes 20 μsec × several hundred times from the start of the change until the PLL is locked.
[0006]
By the way, in European radio broadcasting, traffic information is multiplexed and transmitted in normal broadcasting. This broadcast is called RDS (Radio Data System) broadcast, and a dedicated tuner is required to obtain traffic information by receiving the RDS broadcast. In such an RDS tuner, various functions using traffic information are added. For example, the traffic information includes data for identifying the program. Therefore, when it becomes difficult to listen to a station that is currently receiving, there is a function of searching for an alternative broadcasting station using the data and receiving it. In order to achieve this function, it is necessary to always search for an alternative broadcast station while listening to the receiving station to grasp the existence of the alternative broadcast station. Then, in this alternative station search, it is necessary to quickly change from the currently listening broadcast station to the frequency of another broadcast station, check the RDS data and reception status of the alternative station, and then quickly return to the current receiving station again. There is.
[0007]
However, in the PLL synthesizer circuit of FIG. 4, it takes a long time until the PLL is locked after the frequency is changed. Therefore, there is a problem that the frequency change to the alternative broadcast station or the frequency change to the current broadcast station becomes long, and as a result, listening to the current receiving station is interrupted and an unpreferable situation is created.
[0008]
(Related application)
Therefore, the present applicant has proposed a PLL synthesizer capable of locking the PLL at high speed in Japanese Patent Application No. 10-335875. This PLL synthesizer has a frequency changing circuit.
[0009]
The frequency changing circuit includes a frequency counter that counts the output frequency of the PLL circuit, a determination unit that determines whether a difference between the count value of the frequency counter and the frequency division number data is within a predetermined range; And a calculation unit that counts a change amount of the output frequency of the PLL circuit based on a determination result of the determination unit and calculates a width of an output signal applied to the sub charge pump circuit according to the change amount.
[0010]
When the reception broadcast station is changed, the determination unit compares the count value of the frequency counter corresponding to the output frequency of the VCO in the PLL circuit with the frequency division number data of the reception broadcast station to be tuned. It is determined whether the difference between the output frequency and the frequency of the receiving broadcast station is within a predetermined range. If it is not within the predetermined range, an output signal corresponding to the calculation result of the calculation unit is applied to the sub charge pump, and the output of the sub charge pump is applied to the VCO via the loop filter. As a result, the oscillation frequency of the VCO is forcibly set to be close to the frequency of the receiving broadcast station. Therefore, when the normal PLL operation is resumed thereafter, the frequency difference is small, and the period until the PLL locks can be greatly shortened.
[0011]
Here, in order to suppress unnecessary radiation from the oscillation source recently, the output amplitude of the VCO tends to be as small as possible. When the output amplitude of the VCO is reduced, the VCO is likely to oscillate when the control voltage is a small voltage around 0V. Further, it is necessary to sufficiently increase the gain of the amplifier so that the programmable divider in the PLL circuit and the frequency counter in the frequency change circuit can operate even when the output amplitude of the VCO is small. Thus, an amplifier having high gain and high frequency characteristics may oscillate due to external noise, internal circuit noise, or the like when there is no signal input to the amplifier.
[0012]
In the above-described PLL circuit and the previously proposed frequency change circuit, immediately after the power is turned on, the loop filter output voltage of the PLL circuit is approximately 0V, and the control voltage to the VCO is also 0V. In such a state, when the power is turned on, the VCO output becomes 0 V, and the programmable divider and the amplifier of the frequency counter oscillate. When the self-oscillation frequency is higher than the frequency data input from the data input circuit, the determination unit in the frequency change circuit determines that the VCO frequency is high. For this reason, a charge application signal that lowers the VCO frequency is transmitted to the sub charge pump circuit by the calculation unit in the frequency change circuit. Therefore, the sub charge pump circuit applies a charge that lowers the VCO frequency, and the control voltage of the VCO does not increase at any time and enters a deadlock state.
[0013]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a PLL synthesizer circuit that locks the PLL at high speed and can perform appropriate control even when the power is turned on.
[0014]
[Means for Solving the Problems]
The present invention compares the phase of a voltage-controlled oscillation circuit that outputs an oscillation signal, a programmable divider that divides the oscillation signal by a frequency division number according to frequency-divided data, and the output signal of the programmable divider and a reference signal A phase comparison circuit; a main charge pump circuit that outputs a first charge signal in response to an output of the phase comparison circuit; a sub charge pump circuit that outputs a second charge signal; the first charge signal and the second charge signal; A PLL circuit including a loop filter that receives a charge signal and outputs a control voltage of the voltage controlled oscillation circuit, a frequency counter that counts an output frequency of the PLL circuit, a count value of the frequency counter, and the frequency division A determination unit that compares the data with each other and determines whether the data is within a predetermined range; and the second unit according to a determination result from the determination unit. A change signal indicating how much the count value has changed, and calculating the second charge signal required to change from the change amount to a desired output frequency. A frequency changing circuit that controls the sub charge pump circuit according to the calculation, and the frequency changing circuit applies an initial charge at least in response to an input of an initial signal generated at power-on. An initial charge setting circuit that outputs an initial charge request signal to request, and based on the initial charge request signal, the main charge pump circuit is stopped and the output frequency in the PLL circuit is set to an initial value. The sub charge pump circuit is controlled.
[0015]
Thus, according to the present invention, the frequency change circuit can change the frequency of the PLL circuit in a short time. For this reason, it is possible to change the receiving station in the radio receiver in a short time. In particular, when searching for an alternative broadcast station using an RDS radio receiver, it is possible to quickly change to an alternative broadcast station, so that a sense of discomfort in hearing can be prevented. Since the frequency change circuit controls the output frequency of the PLL circuit to a predetermined value when a reset request signal is generated such as when the power is turned on, the VCO control voltage of the PLL circuit can be forcibly increased. . For this reason, it is possible to prevent malfunction due to deadlock at the time of power-on.
[0016]
The frequency changing circuit includes an initial charge setting circuit that outputs an initial charge application request signal based on an input of a reset request signal and a data input signal output at the time of frequency setting. It is preferable that the output frequency in the PLL circuit is controlled to be an initial value based on the request signal. In this way, in order to start applying the initial charge based on the input of the data input signal, the output frequency of the PLL circuit is controlled by applying the initial charge at the timing of setting the PLL frequency. be able to.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram showing an embodiment of the present invention.
[0018]
"Description of frequency change circuit"
In the present embodiment, a frequency changing circuit 9 is provided. The frequency changing circuit 9 includes a frequency counter 10 that counts the frequency of the VCO 6, a determination unit 11 that determines whether the counted frequency is within a predetermined range, and an output level of the loop filter 5 according to the result of the determination unit 11. The calculation part 12 which calculates the quantity which changes is included. Further, the PLL circuit 8 has a sub charge pump circuit 13 that generates an error signal according to the output of the calculation unit 12. In FIG. 1, the same circuits as those in the conventional example of FIG.
[0019]
First, the frequency changing operation of FIG. 1 will be described with reference to the flowchart of FIG. It is determined whether frequency-divided data is input from the external control circuit to the data input circuit 7 (S1). If there is no input, the data input circuit 7 continues to wait for data until data is input. On the other hand, when data is input, first, the data input circuit 7 inputs the frequency-divided data only to the determination unit 11. In this step, input to the programmable divider 1 is prohibited.
[0020]
The determination unit 11 calculates a difference between the input frequency-divided data and the frequency-divided data before changing the frequency division number (S2), and determines whether the difference is within a predetermined range or outside the range (S3). ). The determination unit 11 stores the frequency division data input last time as it is and compares it with the current frequency division data.
[0021]
When it is determined that the difference between the divided data is within the predetermined range, the changing operation of the frequency changing circuit 9 is stopped and the divided data held in the data input circuit 7 is input to the programmable divider 1. . Then, the frequency dividing number of the programmable divider 1 is changed, and the oscillation frequency of the VCO 6 is changed so that the phase of the reference signal of the reference signal generating circuit 2 and the output signal of the programmable divider 1 coincide with each other. A normal operation is performed so that 8 is locked (S4).
[0022]
When it is determined that the difference between the frequency division numbers is outside the predetermined range, a reset signal is generated from the determination unit 11, and the programmable divider 1, the reference signal generation circuit 2, and the phase comparison circuit 3 are reset by the reset signal. Further, a stop signal is generated from the determination unit 11, and the operation of the main charge pump circuit 4 is stopped. Furthermore, the time constant of the loop filter 5 is changed so as to decrease based on the reset signal from the determination unit 11.
[0023]
In addition, the calculation unit 12 is activated by the rising edge of the reset signal. The calculation unit 12 calculates the charge application time to the sub charge pump circuit 13 based on the difference of the divided data transferred from the determination unit 11. The first calculation after changing the frequency division number is performed so that a time proportional to the frequency division difference is set as the charge application time. That is, assuming that the difference in frequency division number is DD and the charge application time is Tc1, Tc1 = α × DD, and the charge time Tc1 is calculated by this equation (S5).
[0024]
When the charge application time Tc1 is calculated, a charge control signal having the pulse width as the time Tc1 is applied to the sub charge pump circuit 13. In response to this, the sub charge pump circuit 13 outputs a pseudo error signal to the loop filter 5. Due to such forced charging, the output potential of the loop filter 5 changes, and as a result, the oscillation frequency of the VCO 6 changes (S6). After that, after the oscillation frequency of the VCO 6 is stabilized, the frequency counter 10 starts counting the oscillation frequency of the VCO 6 (S7).
[0025]
After the count of the frequency counter 10 is completed, the process returns to step S2. However, in step S2, the calculation of the first change frequency after the frequency division change is to obtain the difference between the frequency division data to be changed and the frequency division data before the change. The difference between the count value of the frequency counter 10 and the set frequency-divided data is to be obtained. Therefore, the determination unit 11 obtains the difference between the current oscillation frequency of the VCO 6 and the output frequency of the PLL circuit to be set, and determines whether or not the difference is within a predetermined range.
[0026]
Here, the frequency counter 10 counts the number of local oscillation signals from the VCO 6 that are input during one period of the reference signal from the reference signal generation circuit 2 of the PLL circuit. The PLL circuit 8 divides the local oscillation signal from the VCO based on the divided data in the programmable divider 1 and operates so that the divided signal becomes the same as the reference signal. Therefore, when the PLL is locked, the number of local oscillation signals input during one period of the reference signal is equal to the divided data. Therefore, the determination unit 11 compares the count value of the frequency counter 10 and the frequency-divided data as they are to determine the difference.
[0027]
When the difference between the count value of the frequency counter 10 and the set frequency-divided data is within a predetermined range, the reset signal is released, the operation stop of the main charge pump circuit 4 is released, and the operation of the PLL circuit 8 is restarted. Lock by.
[0028]
On the other hand, when the difference between the count value of the frequency counter and the set frequency dividing data is outside the predetermined range, the charge time Tc2 (or Tc (N)) is calculated based on the difference. As described above, the first calculation after changing the frequency division number was performed such that the time proportional to the frequency division difference was the charge application time Tc1 (or Tc (N-1)). In the calculation, the charge time Tc2 is calculated by the following formula. That is, if the previously calculated charge time is Tc (N−1), the oscillation frequency changed by Tc (N−1) is ΔF, and the difference between the count value of the frequency counter and the set frequency division data is ΔDa,
[Expression 1]

This is the calculation formula. By this calculation formula, the charging time is controlled according to the characteristic obtained by the previous frequency change, and the output frequency of the VCO 6 is controlled more accurately.
[0029]
When the charge application time Tc2 is calculated, a charge control signal having a pulse width of the time Tc2 is applied to the sub charge pump circuit 13. In response to this, the sub charge pump circuit 13 outputs a pseudo error signal to the loop filter 5. Then, the output potential of the loop filter 5 changes, and as a result, the oscillation frequency of the VCO 6 changes. Thereafter, after the oscillation frequency of the VCO 6 is stabilized, the frequency counter 10 counts the oscillation frequency of the VCO 6 again. After the count of the frequency counter is completed, the process returns to step S2 again, but the operations from S2 to S7 are repeated until the difference between the count value of the frequency counter 10 and the set frequency dividing data falls within a predetermined range.
[0030]
As described above, when the frequency is changed, the charge time to the loop filter 5 necessary for the frequency change can be accurately calculated from the result of the frequency change amount with respect to the previous charge time. Can be performed several times. Therefore, the PLL circuit of the present invention can reduce the time required for the frequency change as compared with the conventional PLL circuit that requires several hundreds of circuits for applying the charge until the frequency is changed to the set frequency.
[0031]
In the above example, the sub charge pump 13 is provided separately from the main charge pump circuit 4, and the sub charge pump circuit 13 is controlled by the calculation unit 12 to control the oscillation frequency of the VCO 6 from the outside of the PLL circuit. However, the main charge pump circuit 4 may be controlled by a signal from the calculation unit 12. That is, after the operation of the phase comparison circuit 3 is prohibited, the main charge pump circuit 4 is controlled in the same manner as the control of the sub charge pump described above. As a result, when the frequency difference before and after the change of the local oscillation frequency is large, the voltage corresponding to the value calculated by the calculation unit 12 can be output from the main charge pump circuit 4 instead of the output of the phase comparison circuit 3 of the PLL circuit 8. . Therefore, the VCO 6 oscillation frequency can be brought close to the target value (frequency corresponding to the changed frequency of the broadcasting station) at an early stage. And according to this system, the sub charge pump 13 becomes unnecessary.
[0032]
"Explanation of initial charge setting circuit"
In this embodiment, the VCO control voltage is raised to prevent deadlock when the power is turned on or an external reset is requested in the frequency changing circuit, or when frequency setting data (actually frequency-divided data) is input thereafter. An initial charge setting circuit 30 is provided.
[0033]
As shown in FIG. 3, the initial charge setting circuit 30 is a D flip-flop in which a data input signal generated when the frequency setting data is output by the data input circuit 7 is input to the data input terminal, and a system clock is input to the clock terminal. 31, an output of the D flip-flop 31 is input to a reset terminal, an RS flip-flop 32 to which an initial signal generated when a reset request signal is generated is input to a set terminal, a data input signal, and an output of the RS flip-flop 32 Is input from the AND gate 33.
[0034]
Therefore, as shown in FIG. 4, when an initial signal for setting the circuit to the initial state is input to the initial charge setting circuit by an external reset request signal at the time of power-on or the like, an RS flip-flop in the initial charge setting circuit 32 is set and “1” is output. In this state, when the data input signal indicating the output of the frequency setting data is input from the data input circuit 7, the output of the RS flip-flop 32 is “1”, so that the initial charge request signal is output from the AND gate. . That is, “1” is output from the AND gate 33 by the input of the data input signal, but the data input signal is also input to the DF / F and delayed by one system clock, and then the RS flip-flop circuit. Is reset and “0” is output from here. Therefore, an initial charge request signal that is “1” for one system clock after the data input signal is input is output from the AND gate 33.
[0035]
This initial charge request signal is supplied to the calculation unit 12, and the calculation unit 12 controls the sub charge pump circuit 13 to perform a predetermined initial charge regardless of the signal from the determination unit 11, and the VCO 6 Increase the control voltage. In this case, the initial charge causes the VCO 6 to reliably start oscillation such that the control voltage is about the maximum value of the normal applied voltage.
[0036]
After that, even if a data input signal indicating the input of frequency setting data is input from the data input circuit 7, the output of the RS flip-flop 32 is “0”, so the initial charge request signal is not output, and the calculation unit 12 performs calculation for obtaining the normal charge application time shown in FIG.
[0037]
In the above description, the initial charge setting circuit 30 outputs a charge request signal when a data input signal is input. However, it is not always necessary to synchronize the output of the charge request signal with the input of the data input signal, and the calculation unit 12 may perform the initial charge when the initial signal is input. In this case, the determination unit 11 may not perform the determination immediately after the initial signal is input, or the calculation unit 12 may ignore the signal from the determination unit 11.
[0038]
Thus, according to the circuit of the present embodiment, at the time of power-on, it is possible to forcibly increase the VCO control voltage, it is possible to prevent a malfunction due to deadlock when the power is turned on.
[0039]
【The invention's effect】
As described above, according to the present invention, the frequency of the PLL can be changed in a short time, so that the radio station can change the receiving station in a short time. In particular, when searching for an alternative broadcast station using an RDS radio receiver, it is possible to quickly change to an alternative broadcast station, so that a sense of discomfort in hearing can be prevented. Then, even when the control voltage is in the vicinity of 0V with VCO characteristics does not oscillate, at power-on, it is possible to forcibly increase the VCO control voltage, it can prevent malfunction due to deadlock at power it can.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram showing a configuration example of a PLL synthesizer circuit according to an embodiment of the present invention.
FIG. 2 is a flowchart illustrating the operation of the circuit of the embodiment.
FIG. 3 is a circuit diagram showing a configuration of an initial charge setting circuit.
FIG. 4 is a timing chart showing the operation of the initial charge setting circuit.
FIG. 5 is a circuit block diagram showing a configuration example of a conventional PLL synthesizer circuit.
[Explanation of symbols]
1 programmable divider, 2 reference signal generation circuit, 3 phase comparison circuit, 4 main charge pump circuit, 5 loop filter, 6 voltage controlled oscillation circuit (VCO), 7 data input circuit, 8 PLL circuit, 9 frequency change circuit, 10 frequency Counter, 11 determination unit, 12 calculation unit, 13 sub charge pump circuit, 30 initial charge setting circuit, 31 D flip-flop, 32 RS flip-flop, 33 AND gate.

Claims

A voltage-controlled oscillation circuit that outputs an oscillation signal; a programmable divider that divides the oscillation signal by a frequency division number according to frequency-divided data; a phase comparison circuit that compares the phases of the output signal of the programmable divider and a reference signal; A main charge pump circuit that outputs a first charge signal, a sub charge pump circuit that outputs a second charge signal, and the first charge signal and the second charge signal according to the output of the phase comparison circuit; A PLL circuit having a loop filter for receiving and outputting a control voltage of the voltage controlled oscillation circuit,
A frequency counter that counts the output frequency of the PLL circuit, a determination unit that compares the count value of the frequency counter and the divided data, and determines whether the frequency is within a predetermined range, and a determination result from the determination unit In response, the second charge signal is output, the amount of change of the count value at that time is obtained, and the second charge signal required to change from the amount of change to a desired output frequency is obtained. A frequency change circuit having a calculation unit for calculating and controlling the sub charge pump circuit according to the calculation ,
It said frequency changing circuit includes in response to the input of the initial signal generated during at least the power is turned on, an initial charge setting circuit which outputs an initial charge request signal for requesting the initial charge is applied, wherein the initial char di principal A PLL synthesizer circuit that stops the main charge pump circuit based on a solicitation signal and controls the sub charge pump circuit so that an output frequency in the PLL circuit becomes an initial value.