JP4622417B2 - Power supply system and power supply device - Google Patents
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Description
本発明は、マスタ装置と任意数のスレーブ装置とを持ち、マスタ装置で各スレーブ装置を一括して制御し、スレーブ装置から出力電力を出力する電源システム及び電源装置に関する。 The present invention relates to a power supply system and a power supply device that have a master device and an arbitrary number of slave devices, collectively control each slave device with the master device, and output output power from the slave device.
従来の特許文献１に示されるシステムは、負荷を電流駆動する複数の電源装置を持ち、ＣＰＵでこれらの電源装置を制御している。
マスタ側の制御装置とスレーブ側の複数の電源装置との間の通信により、各電源装置の設定を制御することは、従来より行われている。
図５（ａ）〜（ｃ）は、従来の電源システムの通信方式の説明図である。
Conventionally, the setting of each power supply device is controlled by communication between the control device on the master side and the plurality of power supply devices on the slave side.
5A to 5C are explanatory diagrams of a communication method of a conventional power supply system.
従来の通信には、図５（ａ）の３線式、図５（ｂ）の２線式、ＵＡＲＴに代表される図５（ｃ）の１線式等があり、それぞれ特徴を持っている。
３線式は、クロック線ＣＫと、データ線ＤＴと、ラッチ線Ｌとで、マスタ側装置（Master）とスレーブ側装置（Slave）とを接続する。データ線ＤＴ及びクロック線ＣＫに対してスレーブ側装置を並列に接続できるので、データ線ＤＴ及びクロック線ＣＫをそれぞれ１本にできるが、ラッチ線Ｌは個々のスレーブ側装置とマスタ側装置との間を接続する必要があるので、ラッチ線Ｌは、スレーブ側装置の数必要である。即ち、スレーブ側装置の数をＮとすると、配線数は２＋Ｎとなる。
２線式の場合、スレーブ側装置とマスタ側装置との間をデータ線ＤＴ及びクロック線ＣＫで接続すればよく、データ線ＤＴ及びクロック線ＣＫにスレーブ側装置を並列に接続することにより、配線数はスレーブ側装置の数にかかわらず２本で済む。しかしながら、スレーブ側装置において、アドレッシングが必要となるので、そのアドレスを設定するためのＲＯＭ（Read Only Memory）を各スレーブ側装置に持たせたり、アドレス設定ピン等をスレーブ側装置に配置する必要がる。
１線式の場合、マスタ側装置とスレーブ側装置とを１対１に１本のデータ線ＤＴで接続するので、スレーブ側装置の数をＮとすると配線数がＮ本となる。
Conventional communication includes a three-wire system shown in FIG. 5A, a two-wire system shown in FIG. 5B, a one-wire system shown in FIG. 5C represented by UART, and the like. .
In the three-wire system, a master side device (Master) and a slave side device (Slave) are connected by a clock line CK, a data line DT, and a latch line L. Since the slave side device can be connected in parallel to the data line DT and the clock line CK, each of the data line DT and the clock line CK can be made one, but the latch line L is connected to each slave side device and the master side device. Since it is necessary to connect the two, the number of the latch lines L is required for the number of slave side devices. That is, if the number of slave side devices is N, the number of wirings is 2 + N.
In the case of the two-wire system, the slave side device and the master side device may be connected by the data line DT and the clock line CK, and the slave side device is connected in parallel to the data line DT and the clock line CK. Two is sufficient regardless of the number of slave devices. However, since addressing is required in the slave side device, it is necessary to provide each slave side device with a ROM (Read Only Memory) for setting the address, and to arrange an address setting pin or the like in the slave side device. The
In the case of the one-wire system, the master side device and the slave side device are connected one-to-one by one data line DT. Therefore, if the number of slave side devices is N, the number of wires is N.
前述したように、３線式や１線式では、スレーブ側装置の数が増加すると配線数が増加し、増加した配線がマスタ側装置に集中するので、マスタ側装置の配線の引き回しが困難になり、他の配線の障害にもなる。又、２線式では、スレーブ側装置に対してアドレッシングが必要になるので、スレーブ側装置の構成が複雑になる。 As described above, in the three-wire type or the one-wire type, the number of wirings increases as the number of slave side devices increases, and the increased number of wirings concentrates on the master side device, making it difficult to route the wiring of the master side device. It becomes an obstacle to other wiring. In the two-wire system, since the addressing is required for the slave side device, the configuration of the slave side device becomes complicated.
本発明は、このような現状を鑑みてなされた発明であり、マスタ側装置に配線数が集中することがなく、スレーブ側装置の構成が複雑にならない電源システムや電源装置を提供することを目的とする。 The present invention has been made in view of such a situation, and an object of the present invention is to provide a power supply system and a power supply device in which the number of wires is not concentrated on the master side device and the configuration of the slave side device is not complicated. And
上記目的を達成するために、本発明の第１の観点に係る電源システムは、
一対の入出力端子と、該入出力端子間を開閉させるスイッチと、負荷に供給する電力を生成する機能を、それぞれが持つＮ（Ｎは１以上の整数）個のスレーブ側電源装置と、
前記Ｎ個のスレーブ側電源装置の動作を制御するための設定データを、データ端子から発生するマスタ制御装置と、
前記スレーブ側電源装置の入出力端子又は前記マスタ制御装置のデータ端子に接続されるＮ本のデータ線とを備え、
前記Ｎ本のデータ線により、前記スレーブ側電源装置は、前記マスタ制御装置に対してＮ段に縦続接続され、
Ｎ段に縦続接続された前記スレーブ側電源装置は、電源投入直後に前記スイッチで自装置の前記入出力端子間を開放し、前記マスタ制御装置側から前記データ線を介して与えられたアドレスを、自装置のアドレスとして受け取った後、前記自装置の前記スイッチを閉じることにより、前記マスタ制御装置側から前記データ線を介して与えられた前記設定データを、後段のスレーブ側電源装置に与えることが可能であることを特徴とする。
In order to achieve the above object, a power supply system according to the first aspect of the present invention provides:
A pair of input / output terminals, a switch for opening and closing the input / output terminals, and N (N is an integer of 1 or more) slave-side power supply devices each having a function of generating power to be supplied to a load;
A master control device that generates setting data for controlling operations of the N slave-side power supply devices from a data terminal;
N data lines connected to the input / output terminal of the slave power supply device or the data terminal of the master control device,
With the N data lines, the slave power supply device is cascaded in N stages with respect to the master control device,
The slave-side power supply device connected in cascade in N stages opens the input / output terminals of its own device with the switch immediately after power-on, and receives the address given from the master control device side via the data line. After receiving as the address of its own device, by closing the switch of the own device, the setting data given from the master control device side via the data line is given to the slave power supply device in the subsequent stage. Is possible.
このような構成を採用したことにより、設定データを、縦続接続された所望のスレーブ側電源装置に与えることができる。又、マスタ制御装置の周辺に配線が集中することもない。 By adopting such a configuration, setting data can be given to a desired slave-side power supply device connected in cascade. Further, wiring is not concentrated around the master control device.
尚、前記各スレーブ側電源装置は、前記設定データを前記マスタ制御装置に対して非同期に受け取ってもよい。 Each slave-side power supply device may receive the setting data asynchronously with respect to the master control device.
また、前記スイッチは、前記各スレーブ側電源装置における入出力データの入出力方向を双方向にしてもよい。 Further, the switch may make the input / output direction of the input / output data in each slave-side power supply device bidirectional.
また、前記スイッチは、バッファ機能を備えてもよい。 The switch may have a buffer function.
また、前記マスタ制御装置は、任意の前記スレーブ側電源装置から電力が供給されて起動してもよい。 In addition, the master control device may be activated by power supplied from any slave power supply device.
また、前記マスタ制御装置は、任意の前記スレーブ側電源装置からクロックが与えられてもよい。 Further, the master control device may be given a clock from any of the slave power supply devices.
上記目的を達成するために、本発明の第２の観点に係る電源装置は、
負荷に供給する電力を生成する電力生成手段と、
前記電力生成手段を制御する制御回路と、
第１の装置と１本のデータ線で接続される一方の入出力端子と、
第２の装置と１本のデータ線で接続される他方の入出力端子と、
前記入出力端子間を開閉させるスイッチとを備え、
電源投入直後に前記スイッチで前記入出力端子間を開放し、前記第１の装置側から前記データ線を介して与えられたアドレスを、自装置のアドレスとして受け取った後、前記スイッチを閉じることにより、前記第１の装置から前記データ線を介して与えられた設定データを、第２の装置に与えることが可能であることを特徴とする。
In order to achieve the above object, a power supply device according to the second aspect of the present invention provides:
Power generation means for generating power to be supplied to the load;
A control circuit for controlling the power generation means;
One input / output terminal connected to the first device by one data line;
The other input / output terminal connected to the second device by one data line;
A switch for opening and closing between the input and output terminals,
Immediately after turning on the power, the input / output terminals are opened by the switch, the address given through the data line from the first device side is received as the address of the own device, and then the switch is closed. The setting data given from the first device via the data line can be given to the second device.
また、前記スイッチは、自装置の入出力データの入出力方向を双方向にしてもよい。 In addition, the switch may be bidirectional in input / output direction of input / output data of its own device.
また、前記スイッチは、バッファ機能を備えてもよい。 The switch may have a buffer function.
本発明によれば、スレーブ側電源装置の構成を簡単にすることができると共に、マスタ制御装置に配線が集中することも避けられる。 According to the present invention, the configuration of the slave-side power supply device can be simplified, and the concentration of wiring in the master control device can be avoided.
図１は、本発明の実施形態に係る電源システムを示す構成図である。
この電源システムは、マスタ制御装置１０と、そのマスタ制御装置１０に縦続接続されたＮ段のスレーブ側電源装置であるＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎとで構成されている。
FIG. 1 is a configuration diagram illustrating a power supply system according to an embodiment of the present invention.
This power supply system includes a
マスタ制御装置１０は、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎを一括して制御するものであり、個々のＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎの設定を行う設定用データを格納するメモリ（MEMORY）１４と、個々のＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎとの通信制御を行う制御回路（ＣＴＲＬ）１１及び、データを個々のＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎに送るためのシフトレジスタ（ＳＲ）１３と、出力バッファ１２を備えている。
The
制御回路１１から設定用データが、シフトレジスタ１３と、出力バッファ１２を介して出力される構成になっている。また、制御回路１１には、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎ側から与えられたデータが、シフトレジスタ１３を介して入力される構成にもなっている。
The setting data is output from the control circuit 11 via the
マスタ制御装置１０とＤＣ／ＤＣコンバータブロック２０−１との間は、１本のデータ線ＤＴで接続されている。各ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎの間も、それぞれ１本のデータ線ＤＴで接続され、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎが縦続接続されている。
The
ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎは、電源電圧Ｖｃｃに共通に接続されている。
ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎは、マスタ制御装置１０側のデータ線ＤＴが接続された入出力端子２０ａと、後段のＤＣ／ＤＣコンバータブロック２０−２〜２０−Ｎ側のデータ線ＤＴに接続された入出力端子２０ｂとをそれぞれ備えている。
The DC / DC converter blocks 20-1 to 20-N are commonly connected to the power supply voltage Vcc.
The DC / DC converter blocks 20-1 to 20-N include data on the input /
各ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎ中には、電源電圧Ｖｃｃを変成して負荷に供給する電圧Ｖｏ１〜ＶｏNを生成するＤＣ／ＤＣコンバータ２７−１〜２７−Ｎ（ＤＣ／ＤＣ）と、データを送受信するためのシフトレジスタ（ＳＲ）２６−１〜２６−Ｎと、データの送受信とＤＣ／ＤＣコンバータ２７−１〜２７−Ｎの動作を制御する制御回路（ＣＴＲＬ）２１−１〜２１−Ｎと、制御回路２１−１〜２１−Ｎ及び、ＤＣ／ＤＣコンバータ２７−１〜２７−Ｎの動作クロックを生成するクロック回路（ＣＬＫ）２８−１〜２８−Ｎと、内部動作及び外部動作用の電源を供給する変成回路（ＬＤＯ）２５−１〜２５−Ｎと、入出力端子間を開閉するスイッチ２２−１〜２２−Ｎと、プルアップ抵抗２４−１〜２４−Ｎとが配備されている。 In each of the DC / DC converter blocks 20-1 to 20-N, the DC / DC converters 27-1 to 27-N (DC / DC) that generate the voltages Vo1 to VoN to be supplied to the load by transforming the power supply voltage Vcc. ), Shift registers (SR) 26-1 to 26 -N for transmitting and receiving data, and a control circuit (CTRL) 21-for controlling data transmission and reception and the operations of the DC / DC converters 27-1 to 27 -N. 1 to 21-N, control circuits 21-1 to 21-N, clock circuits (CLK) 28-1 to 28-N for generating operation clocks of the DC / DC converters 27-1 to 27-N, Transformer circuits (LDO) 25-1 to 25-N for supplying power for operation and external operation, switches 22-1 to 22-N for opening and closing between input and output terminals, and pull-up resistors 24-1 to 24- N and deployed It is.
スイッチ２２は、図４に示すようにスリーステートのバッファを双方向に配置し、入出力端子２０ａから２０ｂにデータを送信する場合は、バッファ５０を、端子２２ｄより信号を与えてＯＮ状態にし、バッファ５１を端子２２ｃより信号を与えＯＦＦ状態にし、入出力端子２０ｂから２０ａにデータを送信する場合は、バッファ５０を端子２２ｄより信号を与えＯＦＦ状態にし、バッファ５１を端子２２ｃより信号を与えＯＮ状態にし、入出力端子２０ａと２０ｂ間を遮断する場合は、バッファ５０を端子２２ｄより信号を与えＯＦＦ状態にし、バッファ５１を端子２２ｃより信号を与えＯＦＦ状態にする機能を有する。また、バッファ５０、５１はデータの反射やノイズの影響を緩和する機能も有している。
As shown in FIG. 4, the
ＤＣ／ＤＣコンバータブロック２０−１は、変成回路（ＬＤＯ）２５−１で生成された電源電圧Ｖｄｄと、クロック回路２８−１で生成されたクロックを、マスタ制御装置１０に供給している。マスタ制御装置１０は、変成回路（ＬＤＯ）２５−１から供給された電源電圧Ｖｄｄで起動し、クロック回路２８−１から供給されたクロックを用いて、コマンド、アドレス及びデータ等を送受信する。又、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎは、自装置のクロック回路２８−１〜２８−Ｎで生成されたクロックを用いて、コマンド、アドレス及びデータ等を送受信する。従って、マスタ制御装置１０とＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎとの間の通信は、非同期で行なわれる。
The DC / DC converter block 20-1 supplies the power supply voltage Vdd generated by the transformation circuit (LDO) 25-1 and the clock generated by the clock circuit 28-1 to the
図１の電源システムにおいて、マスタ制御装置１０が各ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎに設定用データを送る場合には、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎを指定するアドレスと共に設定用データを送る。設定用データでＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎの設定が行われる。
In the power supply system of FIG. 1, when the
ここで、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎは、固有のアドレスを事前に持つ必要はない。マスタ制御装置１０が、電源投入直後にＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎのアドレスを自動的に割付ける。これにより、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎに、アドレス設定用の端子を設ける必要がなくなっている。
Here, the DC / DC converter blocks 20-1 to 20-N do not need to have a unique address in advance. The
以下に、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎのアドレスの設定方法を２つ示す。
図２は、第１のアドレス設定方法を示すフローチャートである。図３は、第２のアドレス設定方法を示すフローチャートである。
Two methods for setting the addresses of the DC / DC converter blocks 20-1 to 20-N are shown below.
FIG. 2 is a flowchart showing the first address setting method. FIG. 3 is a flowchart showing the second address setting method.
図２の第１のアドレス設定方法では、電源投入が投入されると（ステップＳＴ１）、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎは、スイッチ２２−１をそれぞれハイインピーダンス状態にする（ステップＳＴ２）。この状態では、マスタ制御装置１０に、ＤＣ／ＤＣコンバータブロック２０−１だけが、接続されている。
In the first address setting method of FIG. 2, when the power is turned on (step ST1), the DC / DC converter blocks 20-1 to 20-N put the switches 22-1 in a high impedance state (step ST1). ST2). In this state, only the DC / DC converter block 20-1 is connected to the
マスタ制御装置１０の制御回路１１は、アドレスの割付が完了していないと判定した場合には（ステップＳＴ３：ＹＥＳ）、ＤＣ／ＤＣコンバータブロック２０−１に固有のアドレスを発生し、データ線ＤＴを介してＤＣ／ＤＣコンバータブロック２０−１に与える（ステップＳＴ４）。ＤＣ／ＤＣコンバータブロック２０−１は、アドレス設定コマンドを認識し、マスタ制御装置１０から与えられたアドレスを、制御回路２１−１に記憶する。（ステップＳＴ５）
これにより、ＤＣ／ＤＣコンバータブロック２０−１に、固有のアドレスが割付けられる。
If the control circuit 11 of the
As a result, a unique address is assigned to the DC / DC converter block 20-1.
アドレスの割付けられたＤＣ／ＤＣコンバータ２０−１は、スイッチ２２−１により、入出力端子間２０ａ，２０ｂ間を電気的に接続し、コマンド待ち受け状態にする（ステップＳＴ６）。
The DC / DC converter 20-1 to which the address is assigned electrically connects between the input /
この状態では、マスタ制御装置１０に、ＤＣ／ＤＣコンバータブロック２０−１とＤＣ／ＤＣコンバータブロック２０−２が接続され、ＤＣ／ＤＣコンバータブロック２０−３以後は、接続されていない。マスタ制御装置１０の制御回路１１は、ステップＳＴ３でアドレスの割付が完了していないと判定した場合には（ステップＳＴ３：ＹＥＳ）、次のアドレスを発生する。ＤＣ／ＤＣコンバータブロック２０−１は、マスタ制御装置１０より送信されたアドレス及びデータが、自装置のアドレスでないので、コマンド待ち受け状態を維持する待機状態となる。
In this state, the DC / DC converter block 20-1 and the DC / DC converter block 20-2 are connected to the
ＤＣ／ＤＣコンバータブロック２０−２は、ＤＣ／ＤＣコンバータブロック２０−１をスルーしたアドレスが電源投入後に初めて与えられたアドレスであるので、ＤＣ／ＤＣコンバータブロック２０−２のシフトレジスタ２６−２を介して、取り込まれたアドレスデータを、ＤＣ／ＤＣコンバータブロック２０−２の制御回路２１−２に記憶させる（ステップＳＴ５）。 In the DC / DC converter block 20-2, since the address through the DC / DC converter block 20-1 is an address given for the first time after power-on, the shift register 26-2 of the DC / DC converter block 20-2 is set. Then, the fetched address data is stored in the control circuit 21-2 of the DC / DC converter block 20-2 (step ST5).
これにより、ＤＣ／ＤＣコンバータブロック２０−２に、固有のアドレスが割付けられる。以降、ステップＳＴ３〜ステップＳＴ６が繰り返され、ＤＣ／ＤＣコンバータブロック２０−３〜ＤＣ／ＤＣコンバータブロック２０−Ｎに順に固有のアドレスが割付けられる。ステップＳＴ３で、全てのＤＣ／ＤＣコンバータブロック２０−１〜ＤＣ／ＤＣコンバータブロック２０−Ｎに対する固有のアドレス割付けが、終了したと判断した場合には、マスタ制御回路１０の制御回路１１は、アドレスの発生を停止し、一連のアドレス設定処理を終了する。
As a result, a unique address is assigned to the DC / DC converter block 20-2. Thereafter, step ST3 to step ST6 are repeated, and unique addresses are sequentially assigned to the DC / DC converter block 20-3 to the DC / DC converter block 20-N. If it is determined in step ST3 that the unique address assignment to all the DC / DC converter block 20-1 to DC / DC converter block 20-N has been completed, the control circuit 11 of the
図３の第２のアドレス設定方法では、電源投入が投入されると（ステップＳＴ１１）、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎは、スイッチ２２−１〜２２−Ｎをそれぞれハイインピーダンス状態にする（ステップＳＴ１２）。この状態では、マスタ制御装置１０に、ＤＣ／ＤＣコンバータブロック２０−１だけが、接続されている。
In the second address setting method of FIG. 3, when power is turned on (step ST11), the DC / DC converter blocks 20-1 to 20-N set the switches 22-1 to 22-N in a high impedance state, respectively. (Step ST12). In this state, only the DC / DC converter block 20-1 is connected to the
マスタ制御装置１０の制御回路１１は、アドレスの割付が完了していないと判定した場合には（ステップＳＴ１３：ＹＥＳ）、ＤＣ／ＤＣコンバータブロック２０−１に固有のアドレスを発生し、データ線ＤＴを介してＤＣ／ＤＣコンバータブロック２０−１に与える（ステップＳＴ１４）。ＤＣ／ＤＣコンバータブロック２０−１は、シフトレジスタ２６−１を介してアドレス設定コマンドを認識し、マスタ制御装置１０から与えられたアドレスを、制御回路２１−１に記憶する。（ステップＳＴ１５）。これにより、ＤＣ／ＤＣコンバータブロック２０−１に、固有のアドレスが割付けられる。
If the control circuit 11 of the
アドレスの割付けられたＤＣ／ＤＣコンバータブロック２０−１は、スイッチ２２−１により、入出力端子間２０ａ，２０ｂ間を電気的に接続し、コマンド待ち受け状態にする（ステップＳＴ１６）。
The DC / DC converter block 20-1 to which the address is assigned electrically connects between the input /
マスタ制御装置１０の制御回路１１は、アドレスを割付けたＤＣ／ＤＣコンバータ２０−１に対して、設定確認用コマンドを送信する（ステップＳＴ１７）。設定確認用コマンドを受信したＤＣ／ＤＣコンバータブロック２０−１は、割付けられたアドレスの情報をＤＣ／ＤＣコンバータブロック２０−１のシフトレジスタ２６−１を介して、マスタ制御装置１０に送信する（ステップＳＴ１８）。
The control circuit 11 of the
マスタ制御装置１０は、ＤＣ／ＤＣコンバータブロック２０−１から送信されたデータを、シフトレジスタ１３を介して制御回路１１に取り込み、制御回路１１は、割付けたアドレスとＤＣ／ＤＣコンバータブロック２０−１からの情報とが合致しているか否かを判断する（ステップＳＴ１９）。もし、合致していなければ、ステップＳＴ２０を介して適宜な回数ステップＳＴ１７及びステップＳＴ１８を繰り返し、それでも合致しない場合は、割付が失敗したとして処理を停止する（ステップＳＴ２０：ＮＯ）。
The
合致していれば、処理をステップＳＴ１３に戻す。この状態では、マスタ制御装置１０には、ＤＣ／ＤＣコンバータブロック２０−１及び、ＤＣ／ＤＣコンバータブロック２０−２が接続され、ＤＣ／ＤＣコンバータブロック２０−３以後は、接続されていない状態である。
If they match, the process returns to step ST13. In this state, the DC / DC converter block 20-1 and the DC / DC converter block 20-2 are connected to the
マスタ制御装置１０の制御回路１１は、ステップＳＴ１３でアドレスの割付が完了していないと判定した場合には（ステップＳＴ１３：ＹＥＳ）、次のアドレスを発生する（ステップＳＴ１４）。ＤＣ／ＤＣコンバータブロック２０−１は、マスタ制御装置１０より送信されたアドレス及びデータが、自装置のアドレスでないので、待機状態となる。
If it is determined in step ST13 that the address assignment has not been completed (step ST13: YES), the control circuit 11 of the
ＤＣ／ＤＣコンバータブロック２０−２は、ＤＣ／ＤＣコンバータブロック２０−１がスルーしたアドレスが電源投入後に初めて与えられたアドレスであるので、ＤＣ／ＤＣコンバータブロック２０−２のシフトレジスタ２６−２を介して、取り込まれたアドレスデータを、ＤＣ／ＤＣコンバータブロック２０−２の制御回路２１−２に記憶させる（ステップＳＴ１５）。これにより、ＤＣ／ＤＣコンバータブロック２０−２に、固有のアドレスが割付けられる。以降、ステップＳＴ１３〜ステップＳＴ２０が繰り返され、ＤＣ／ＤＣコンバータブロック２０−３〜ＤＣ／ＤＣコンバータブロック２０−Ｎに順に固有のアドレスが割付けられる。 In the DC / DC converter block 20-2, since the address passed through by the DC / DC converter block 20-1 is an address given for the first time after power-on, the shift register 26-2 of the DC / DC converter block 20-2 is set. Then, the fetched address data is stored in the control circuit 21-2 of the DC / DC converter block 20-2 (step ST15). As a result, a unique address is assigned to the DC / DC converter block 20-2. Thereafter, step ST13 to step ST20 are repeated, and unique addresses are sequentially assigned to the DC / DC converter block 20-3 to the DC / DC converter block 20-N.
ステップＳＴ１３で、全てのＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎに対する固有のアドレス割付けが終了したと判断した場合には、マスタ制御装置１０の制御回路１１は、アドレスの発生を停止し、一連のアドレス設定処理を終了する。
If it is determined in step ST13 that the unique address assignment to all the DC / DC converter blocks 20-1 to 20-N has been completed, the control circuit 11 of the
第１のアドレス設定方法は、簡易的なアドレス設定方法なので、シーケンスが簡単であり、小規模な電源システムやコスト重視の電源システムに有効である。これに対し、第２のアドレス設定方法は、ステップＳＴ１７，ステップＳＴ１８を行うので、信頼性が重用な電源システムに有効である。 Since the first address setting method is a simple address setting method, the sequence is simple, and it is effective for a small-scale power supply system and cost-oriented power supply system. On the other hand, since the second address setting method performs steps ST17 and ST18, the second address setting method is effective for a power supply system whose reliability is important.
また、一連のアドレス設定が終了した後のマスタ制御装置１０と、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎの接続状態は、全てのＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎのスイッチ２２が閉じているので、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎは、マスタ制御装置１０に対して並列に接続されているのと等価である。
In addition, the connection state between the
従って、マスタ制御装置１０は、アドレスを指定してコマンドを発行することにより、各ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎに対して、それぞれ異なる設定（例えば、出力電圧等の設定）を施すことができる。又、全てのＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎに対して、同一のコマンドを同時に発行したい場合には、マスタ制御装置１０は、アドレスに依存しないコマンドを１つだけ発行すれば良い。アドレスに依存しないコマンドを発行した場合には、各ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎが、マスタ制御装置１０からのデータをほぼ同時に受信できるので、各ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎを一斉動作させる事も可能である。
Accordingly, the
以上のように、本実施形態の電源システムは、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎがマスタ制御装置１０に縦続接続されているので、マスタ制御装置１０の周辺の配線数が少なくて済む。また、各ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎ間が、１本のデータ線ＤＴで接続されているので、各ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎ間の配線の引き回しも容易になる。
As described above, in the power supply system of the present embodiment, the DC / DC converter blocks 20-1 to 20-N are cascade-connected to the
尚、本発明は、上記実施形態に限定されず、種々の変形が可能である。
例えば、スレーブ側電源装置としては、ＤＣ／ＤＣコンバータブロック２０−１〜２０−Ｎばかりでなく、他の電源装置にすることが可能である。
In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible.
For example, as the slave-side power supply device, not only the DC / DC converter blocks 20-1 to 20-N but also other power supply devices can be used.
１０ マスタ制御装置
１１ 制御回路
１２ 出力バッファ
１３ シフトレジスタ
２０−１〜２０−Ｎ ＤＣ／ＤＣコンバータブロック
２１−１〜２１−Ｎ 制御回路
２２−１〜２２−Ｎ スイッチ
２４−１〜２４−Ｎ プルアップ抵抗
２５−１〜２５−Ｎ 変成回路
２６−１〜２６−Ｎ シフトレジスタ
２７−１〜２７−Ｎ ＤＣ／ＤＣコンバータ
２８−１〜２８−Ｎ クロック回路
５０、５１ バッファ
ＣＫ クロック線
ＤＴ データ線
DESCRIPTION OF
Claims (9)
前記Ｎ個のスレーブ側電源装置の動作を制御するための設定データを、データ端子から発生するマスタ制御装置と、
前記スレーブ側電源装置の入出力端子又は前記マスタ制御装置のデータ端子に接続されるＮ本のデータ線とを備え、
前記Ｎ本のデータ線により、前記スレーブ側電源装置は、前記マスタ制御装置に対してＮ段に縦続接続され、
Ｎ段に縦続接続された前記スレーブ側電源装置は、電源投入直後に前記スイッチで自装置の前記入出力端子間を開放し、前記マスタ制御装置側から前記データ線を介して与えられたアドレスを、自装置のアドレスとして受け取った後、前記自装置の前記スイッチを閉じることにより、前記マスタ制御装置側から前記データ線を介して与えられた前記設定データを、後段のスレーブ側電源装置に与えることが可能であることを特徴とする電源システム。 A pair of input / output terminals, a switch for opening and closing the input / output terminals, and N (N is an integer of 1 or more) slave-side power supply devices each having a function of generating power to be supplied to a load;
A master control device that generates setting data for controlling operations of the N slave-side power supply devices from a data terminal;
N data lines connected to the input / output terminal of the slave power supply device or the data terminal of the master control device,
With the N data lines, the slave power supply device is cascaded in N stages with respect to the master control device,
The slave-side power supply device connected in cascade in N stages opens the input / output terminals of its own device with the switch immediately after power-on, and receives the address given from the master control device side via the data line. After receiving as the address of its own device, by closing the switch of the own device, the setting data given from the master control device side via the data line is given to the slave power supply device in the subsequent stage. A power supply system characterized by that.
前記電力生成手段を制御する制御回路と、
第１の装置と１本のデータ線で接続される一方の入出力端子と、
第２の装置と１本のデータ線で接続される他方の入出力端子と、
前記入出力端子間を開閉させるスイッチとを備え、
電源投入直後に前記スイッチで前記入出力端子間を開放し、前記第１の装置側から前記データ線を介して与えられたアドレスを、自装置のアドレスとして受け取った後、前記スイッチを閉じることにより、前記第１の装置から前記データ線を介して与えられた設定データを、第２の装置に与えることが可能であること、
を特徴とする電源装置。 Power generation means for generating power to be supplied to the load;
A control circuit for controlling the power generation means;
One input / output terminal connected to the first device by one data line;
The other input / output terminal connected to the second device by one data line;
A switch for opening and closing between the input and output terminals,
Immediately after turning on the power, the input / output terminals are opened by the switch, the address given through the data line from the first device side is received as the address of the own device, and then the switch is closed. Setting data given from the first device via the data line can be given to the second device;
A power supply characterized by.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004275947A JP4622417B2 (en) | 2004-09-22 | 2004-09-22 | Power supply system and power supply device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004275947A JP4622417B2 (en) | 2004-09-22 | 2004-09-22 | Power supply system and power supply device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006094621A JP2006094621A (en) | 2006-04-06 |
| JP4622417B2 true JP4622417B2 (en) | 2011-02-02 |
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ID=36235036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004275947A Expired - Fee Related JP4622417B2 (en) | 2004-09-22 | 2004-09-22 | Power supply system and power supply device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4622417B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4758276B2 (en) * | 2006-04-27 | 2011-08-24 | 新電元工業株式会社 | Power supply system and system power supply |
| JP5802549B2 (en) * | 2011-12-28 | 2015-10-28 | コーセル株式会社 | Power supply device and power supply system using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306191A (en) * | 2000-04-20 | 2001-11-02 | Sony Corp | Power source server, power source client and power source bus system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1023678A (en) * | 1996-07-04 | 1998-01-23 | Sony Corp | Method for supplying power and electronic device |
-
2004
- 2004-09-22 JP JP2004275947A patent/JP4622417B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306191A (en) * | 2000-04-20 | 2001-11-02 | Sony Corp | Power source server, power source client and power source bus system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006094621A (en) | 2006-04-06 |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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|
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|
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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