JP4616226B2 - Receiver circuit - Google Patents

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Description

本発明は、高周波信号を受信する受信回路に関する。   The present invention relates to a receiving circuit that receives a high-frequency signal.

従来の受信回路としてはスーパーへテロダイン方式の回路が一般的である。スーパーへテロダイン方式の受信回路では、例えば、特許文献１に示されたように、受信信号（高周波信号）にＰＬＬ周波数シンセサイザ回路から出力されるローカル発振信号をミキサで混合してその受信信号を所定周波数の中間周波信号に変換し、中間周波信号に対して検波回路等の復調回路にて復調処理を施すことが行われる。   As a conventional receiving circuit, a superheterodyne circuit is generally used. In a superheterodyne reception circuit, for example, as shown in Patent Document 1, a local oscillation signal output from a PLL frequency synthesizer circuit is mixed with a reception signal (high frequency signal) by a mixer, and the reception signal is predetermined. The intermediate frequency signal is converted into an intermediate frequency signal, and the intermediate frequency signal is demodulated by a demodulation circuit such as a detection circuit.

図１は電波時計の時刻自動修正用の標準電波である標準周波数信号として４０kHz、６０kHz、７７．５kHzを選択的に受信する受信回路を示している。この受信回路においては、アンテナ１で受信された標準周波数信号はミキサ２でＰＬＬ周波数シンセサイザ回路３から出力されるローカルクロック信号と混合される。ＰＬＬ周波数シンセサイザ回路３は、標準周波数信号４０kHzに対しては５０kHzのローカルクロック信号を生成し、６０kHzに対しては７０kHzのローカルクロック信号を生成し、７７．５kHzに対しては８７．５kHzのローカルクロック信号を生成する。ミキサ２は標準周波数信号とローカルクロック信号との差周波数１０kHzの信号を中間周波信号として次段の中間周波フィルタ４に出力する。中間周波フィルタ４は１０kHzの中間周波信号だけを抽出して図示しない復調回路に供給する。   FIG. 1 shows a receiving circuit that selectively receives 40 kHz, 60 kHz, and 77.5 kHz as standard frequency signals that are standard radio waves for automatic time correction of a radio clock. In this receiving circuit, the standard frequency signal received by the antenna 1 is mixed with the local clock signal output from the PLL frequency synthesizer circuit 3 by the mixer 2. The PLL frequency synthesizer circuit 3 generates a 50 kHz local clock signal for the standard frequency signal 40 kHz, a 70 kHz local clock signal for 60 kHz, and an 87.5 kHz local clock signal for 77.5 kHz. Generate a clock signal. The mixer 2 outputs a signal having a difference frequency of 10 kHz between the standard frequency signal and the local clock signal as an intermediate frequency signal to the intermediate frequency filter 4 at the next stage. The intermediate frequency filter 4 extracts only the 10 kHz intermediate frequency signal and supplies it to a demodulation circuit (not shown).

ＰＬＬ周波数シンセサイザ回路３では、複数の周波数のローカルクロック信号を生成するために、例えば、水晶振動子の発振周波数32.168kHzと、出力ローカルクロック信号の周波数との間の最大公約数により位相比較周波数が決定され、その位相比較周波数を分周器を介して整数倍することによってローカルクロック信号が生成される。分周器の分周比を３段階に変化させることにより、上記の５０kHz、７０kHz、８７．５kHzのローカルクロック信号を生成することができる。
特開平０８−２０４６００号公報 In the PLL frequency synthesizer circuit 3, in order to generate local clock signals having a plurality of frequencies, for example, the phase comparison frequency is determined by the greatest common divisor between the oscillation frequency of 32.168 kHz of the crystal resonator and the frequency of the output local clock signal. The local clock signal is generated by multiplying the phase comparison frequency by an integer through a frequency divider. By changing the frequency division ratio of the frequency divider in three stages, the above-described local clock signals of 50 kHz, 70 kHz, and 87.5 kHz can be generated.
JP-A-08-204600

しかしながら、上記のようにローカルクロック信号を生成するためにＰＬＬ周波数シンセサイザ回路を用いた場合には、位相比較周波数（上記の最大公約数）が小さくなると、位相比較精度が低下することになり、その結果、受信回路における受信周波数の安定度が低下してしまうという問題があった。   However, when the PLL frequency synthesizer circuit is used to generate the local clock signal as described above, the phase comparison accuracy decreases as the phase comparison frequency (the greatest common divisor) decreases. As a result, there is a problem that the stability of the reception frequency in the reception circuit is lowered.

そこで、本発明の目的は、ＰＬＬ周波数シンセサイザ回路を用いることなく構成して安定した受信動作を行うことができる受信回路を提供することである。   Therefore, an object of the present invention is to provide a receiving circuit that can be configured without using a PLL frequency synthesizer circuit and can perform a stable receiving operation.

本発明による受信回路は、高周波信号を受信する受信回路であって、同一の周波数で互いに位相が９０度異なる第１及び第２ローカルクロック信号と、スイッチングクロック信号とを生成するクロック生成手段と、前記高周波信号と前記第１ローカルクロック信号とを混合して受信周波数に対応した中間周波数の第１中間周波信号を生成する第１ミキサと、前記高周波信号と前記第２ローカルクロック信号とを混合して前記第１中間周波信号と同一中間周波数の第２中間周波信号を生成する第２ミキサと、前記スイッチングクロック信号に同期して動作して前記第１及び第２中間周波信号の中間周波数の帯域成分を抽出して通過させる複素型スイッチドキャパシタフィルタと、を備え、前記複素型スイッチドキャパシタフィルタによって通過させる帯域成分の中心周波数は前記スイッチングクロック信号の周波数に基づいて設定され、前記第１ローカルクロック信号の位相が前記第２ローカルクロック信号の位相より９０度進んでいるとき前記受信周波数は前記第１及び第２ローカルクロック信号の周波数に前記中心周波数を加算した周波数となり、前記第１ローカルクロック信号の位相が前記第２ローカルクロック信号の位相より９０度遅れているとき前記受信周波数は前記第１及び第２ローカルクロック信号の周波数から前記中心周波数を減算した周波数となり、前記クロック生成手段は、基準周波数の発振信号を発生する発振回路と、前記発振信号を分周して同一の周波数で互いに位相が９０度異なる第１及び第２分周信号を生成する第１分周手段と、前記発振信号を分周して同一の周波数で互いに位相が９０度異なる第３及び第４分周信号を生成する第２分周手段と、前記第１分周信号と前記第３分周信号とを乗算する第３ミキサと、前記第１分周信号と前記第４分周信号とを乗算する第４ミキサと、前記第２分周信号と前記第３分周信号とを乗算する第５ミキサと、前記第２分周信号と前記第４分周信号とを乗算する第６ミキサと、前記第４ミキサの出力信号と前記第５ミキサの出力信号と加算して前記第１ローカルクロック信号を生成する加算器と、前記第６ミキサの出力信号から前記第３ミキサの出力信号を差し引いて前記第２ローカルクロック信号を生成する減算器と、前記発振信号を分周して前記スイッチングクロック信号を生成する第３分周手段と、を有し、前記第１ないし第３分周手段各々の分周比が変更可能にされていることを特徴としている。 A receiving circuit according to the present invention is a receiving circuit for receiving a high-frequency signal, a clock generating means for generating first and second local clock signals having the same frequency and a phase difference of 90 degrees, and a switching clock signal, A first mixer that mixes the high frequency signal and the first local clock signal to generate a first intermediate frequency signal having an intermediate frequency corresponding to a reception frequency, and mixes the high frequency signal and the second local clock signal. A second mixer for generating a second intermediate frequency signal having the same intermediate frequency as the first intermediate frequency signal, and an intermediate frequency band of the first and second intermediate frequency signals operating in synchronization with the switching clock signal. comprises a complex-type switched capacitor filter that passes by extracting components, and passed by the complex-type switched capacitor filter The center frequency of the band component to be generated is set based on the frequency of the switching clock signal. When the phase of the first local clock signal is advanced 90 degrees from the phase of the second local clock signal, the reception frequency is the first frequency. When the phase of the first local clock signal is 90 degrees behind the phase of the second local clock signal, the reception frequency is the first and the second local clock signals. The frequency is obtained by subtracting the center frequency from the frequency of the second local clock signal, and the clock generation means divides the oscillation signal and generates an oscillation signal having a reference frequency, and the phases are mutually equal. First frequency dividing means for generating first and second frequency-divided signals different by 90 degrees, and frequency dividing the oscillation signal Second frequency dividing means for generating third and fourth frequency-divided signals having the same frequency of 90 degrees different from each other; a third mixer for multiplying the first frequency-divided signal and the third frequency-divided signal; A fourth mixer that multiplies the first divided signal and the fourth divided signal; a fifth mixer that multiplies the second divided signal and the third divided signal; and the second divided signal. A sixth mixer that multiplies the fourth frequency-divided signal and the fourth frequency-divided signal; an adder that adds the output signal of the fourth mixer and the output signal of the fifth mixer to generate the first local clock signal; A subtracter that subtracts the output signal of the third mixer from the output signal of six mixers to generate the second local clock signal; and third frequency dividing means that divides the oscillation signal to generate the switching clock signal. The frequency dividing ratio of each of the first to third frequency dividing means Is characterized by being made changeable .

本発明によれば、受信周波数は第１及び第２ミキサで中間周波信号を得るための第１及び第２ローカルクロック信号の周波数、スイッチドキャパシタフィルタ用のスイッチングクロック信号の周波数、並びにその第１及び第２ローカルクロック信号の位相関係に応じて設定され、スイッチドキャパシタフィルタを用いたことにより中間周波数を一定にする必要が特にないので、受信周波数の設定のためにＰＬＬ周波数シンセサイザ回路を用いることなく受信回路を構成して安定した受信動作を行うことができる。 According to the present invention , the reception frequency is the frequency of the first and second local clock signals for obtaining the intermediate frequency signal by the first and second mixers, the frequency of the switching clock signal for the switched capacitor filter, and the first thereof. And the use of a PLL frequency synthesizer circuit for setting the reception frequency because there is no need to make the intermediate frequency constant by using the switched capacitor filter. Therefore, a receiving circuit can be configured to perform a stable receiving operation.

以下、本発明の実施例を図面を参照しつつ詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図２は本願の第１の発明の第１の実施例を示している。この第１の実施例の受信回路は、増幅器１１、ミキサ１２，１３、ローカルクロック生成回路１４、スイッチドキャパシタフィルタ１５及び復調回路１６を備えている。   FIG. 2 shows a first embodiment of the first invention of the present application. The receiving circuit according to the first embodiment includes an amplifier 11, mixers 12 and 13, a local clock generation circuit 14, a switched capacitor filter 15, and a demodulation circuit 16.

増幅器１１は図示しないアンテナから供給される受信信号を増幅する高周波アンプである。ミキサ１２，１３は増幅器１１の出力に接続されている。ミキサ１２は増幅器１１から出力された受信信号と、ローカルクロック生成回路１４によって生成されるＩ(Inphase)位相のローカルクロック信号とを混合してＩ位相の中間周波信号を生成する。ミキサ１３は増幅器１１から出力された受信信号と、ローカルクロック生成回路１４によって生成されるＱ(Quadrature)位相のローカルクロック信号とを混合してＱ位相の中間周波信号を生成する。   The amplifier 11 is a high-frequency amplifier that amplifies a received signal supplied from an antenna (not shown). The mixers 12 and 13 are connected to the output of the amplifier 11. The mixer 12 mixes the reception signal output from the amplifier 11 and the local clock signal of I (Inphase) phase generated by the local clock generation circuit 14 to generate an intermediate frequency signal of I phase. The mixer 13 mixes the reception signal output from the amplifier 11 and the local clock signal of Q (Quadrature) phase generated by the local clock generation circuit 14 to generate an intermediate frequency signal of Q phase.

ローカルクロック生成回路１４は、周波数ｆLOのＩ位相及びＱ位相のローカルクロック信号（第１及び第２ローカルクロック信号）を生成する。ローカルクロック生成回路１４は、具体的には図３に示すように、発振回路２１、及び分周器２２〜２４からなる。発振回路２１は２０００kHzの発振信号を生成する。分周器２２は発振回路２１による発振信号の周波数を５分周して４００kHzの分周信号を生成する。分周器２３は発振回路２１による発振信号の周波数を２分周して１０００kHzの分周信号を生成する。この１０００kHzの分周信号はスイッチドキャパシタフィルタ１５のクロック信号として用いられる。 The local clock generation circuit 14 generates I-phase and Q-phase local clock signals (first and second local clock signals) having a frequency fLO . Specifically, as shown in FIG. 3, the local clock generation circuit 14 includes an oscillation circuit 21 and frequency dividers 22 to 24. The oscillation circuit 21 generates an oscillation signal of 2000 kHz. The frequency divider 22 divides the frequency of the oscillation signal from the oscillation circuit 21 by 5 to generate a 400 kHz frequency division signal. The frequency divider 23 divides the frequency of the oscillation signal from the oscillation circuit 21 by 2 to generate a 1000 kHz frequency division signal. This 1000 kHz frequency division signal is used as a clock signal for the switched capacitor filter 15.

分周器２４はＤフリップフロップ２５，２６及びインバータ２７，２８からなり、分周器２２から出力された分周信号を更に２分周して２００kHzのＩ位相及びＱ位相のローカルクロック信号を生成する。Ｄフリップフロップ２５の出力信号がＱ位相のローカルクロック信号であり、Ｄフリップフロップ２６の出力信号がＩ位相のローカルクロック信号である。Ｑ位相のローカルクロック信号とＩ位相のローカルクロック信号とは互いに９０度の位相差を有する。   The frequency divider 24 is composed of D flip-flops 25 and 26 and inverters 27 and 28, and further divides the frequency-divided signal output from the frequency divider 22 by 2 to generate a 200 kHz I-phase and Q-phase local clock signal. To do. The output signal of the D flip-flop 25 is a Q-phase local clock signal, and the output signal of the D flip-flop 26 is an I-phase local clock signal. The Q-phase local clock signal and the I-phase local clock signal have a phase difference of 90 degrees.

スイッチドキャパシタフィルタ１５は、ミキサ１２，１３のＩ位相及びＱ位相の出力信号を入力し、５０kHzの帯域の信号成分のみを通過させるバンドバスフィルタとして動作する複素型スイッチドキャパシタフィルタである。スイッチドキャパシタフィルタ１５は、オペアンプＯＰ１，ＯＰ２、キャパシタＣ１〜Ｃ６、及びスイッチ素子ＳＷ１ａ〜ＳＷ１ｄ，ＳＷ２ａ〜ＳＷ２ｄ，ＳＷ３ａ〜ＳＷ３ｄ，ＳＷ４ａ〜ＳＷ４ｄを備えている。スイッチ素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ２ｃ，ＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｄは分周器２３の１０００kHzの分周信号に応じてオンオフ動作を行い、スイッチ素子ＳＷ１ｃ，ＳＷ１ｄ，ＳＷ２ａ，ＳＷ２ｄ，ＳＷ３ｃ，ＳＷ３ｄ，ＳＷ４ｂ，ＳＷ４ｃは、分周器２３の１０００kHzの分周信号をインバータ１７によって反転した信号に応じてオンオフ動作を行う。このオンオフ動作により、図２に示したようにスイッチ素子ＳＷ１ｃ，ＳＷ１ｄ，ＳＷ２ａ，ＳＷ２ｄ，ＳＷ３ｃ，ＳＷ３ｄ，ＳＷ４ｂ，ＳＷ４ｃがオンのとき、スイッチ素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ２ｃ，ＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｄはオフとなり、又はその逆となる。   The switched capacitor filter 15 is a complex switched capacitor filter that inputs the I-phase and Q-phase output signals of the mixers 12 and 13 and operates as a band-pass filter that passes only signal components in the 50 kHz band. The switched capacitor filter 15 includes operational amplifiers OP1 and OP2, capacitors C1 to C6, and switch elements SW1a to SW1d, SW2a to SW2d, SW3a to SW3d, and SW4a to SW4d. The switch elements SW1a, SW1b, SW2b, SW2c, SW3a, SW3b, SW4a, and SW4d perform an on / off operation in response to the 1000 kHz frequency division signal of the frequency divider 23, and switch elements SW1c, SW1d, SW2a, SW2d, SW3c, SW3d, SW4b and SW4c perform an on / off operation according to a signal obtained by inverting the 1000 kHz frequency-divided signal of the frequency divider 23 by the inverter 17. With this on / off operation, as shown in FIG. 2, when the switch elements SW1c, SW1d, SW2a, SW2d, SW3c, SW3d, SW4b, and SW4c are on, the switch elements SW1a, SW1b, SW2b, SW2c, SW3a, SW3b, SW4a, SW4d is turned off or vice versa.

図４は、演算増幅器Ａ１１〜Ａ１３、抵抗器Ｒ１１〜Ｒ１８、及びキャパシタＣ１１，Ｃ１２によって構成されたバンドパスフィルタ回路を示す。この回路は互いに９０度位相の異なる２入力(Ｉ位相入力及びＱ位相入力)及び２出力(Ｉ位相出力及びＱ位相出力)を有し、複素フィルタ或いはポリフェーズフィルタと呼ばれる構成であり、抵抗及びキャパシタの定数を設定することによりバンドパスフィルタとして動作させることができる。   FIG. 4 shows a bandpass filter circuit constituted by operational amplifiers A11 to A13, resistors R11 to R18, and capacitors C11 and C12. This circuit has two inputs (I-phase input and Q-phase input) and two outputs (I-phase output and Q-phase output) that are 90 degrees out of phase with each other, and is configured as a complex filter or polyphase filter. By setting the constant of the capacitor, it can be operated as a bandpass filter.

スイッチドキャパシタフィルタ１５はこの図４のバンドパスフィルタ回路を構成する回路要素と等価な動作を行う回路に各々置き換えることにより構成されている。   The switched capacitor filter 15 is constructed by replacing each with a circuit that performs an operation equivalent to the circuit elements constituting the band-pass filter circuit of FIG.

キャパシタＣ１とスイッチ素子ＳＷ１ａ〜ＳＷ１ｄとからなる部分はスイッチ素子ＳＷ１ａ〜ＳＷ１ｄがオンオフを繰り返すことにより、キャパシタＣ１は抵抗と等価となる。その抵抗値Ｒは、キャパシタＣ１の容量をＣとし、オンオフ繰り返し周波数をｆとすると、Ｒ＝１／Ｃｆとなる。スイッチ素子ＳＷ１ａ，ＳＷ１ｂがオンのときオペアンプＯＰ１の反転入力端と出力端との間に抵抗が接続された構成となる。これはスイッチドキャパシタフィルタ１５の他のキャパシタＣ４と４つのスイッチ素子ＳＷ３ａ〜ＳＷ３ｄとからなる部分において同様である。   In the portion composed of the capacitor C1 and the switch elements SW1a to SW1d, the switch elements SW1a to SW1d are repeatedly turned on and off, so that the capacitor C1 becomes equivalent to a resistor. The resistance value R is R = 1 / Cf, where C is the capacitance of the capacitor C1 and f is the on / off repetition frequency. When the switch elements SW1a and SW1b are turned on, a resistor is connected between the inverting input terminal and the output terminal of the operational amplifier OP1. This is the same in the portion composed of the other capacitor C4 of the switched capacitor filter 15 and the four switch elements SW3a to SW3d.

キャパシタＣ２とスイッチ素子ＳＷ２ａ〜ＳＷ２ｄとからなる部分については、キャパシタＣ２の両端各々の２つのスイッチ素子ＳＷ２ａ，ＳＷ２ｃ及びＳＷ２ｂ，ＳＷ２ｄのオン・オフが互いに逆になり、これによりスイッチ素子によって伝送される信号の極性が反転するため、ＳＷ２ｂ，ＳＷ２ｃがオンであるときにオペアンプＯＰ１部分との組み合わせにより図５の回路のように、反転増幅器＋抵抗器と等価となる。これはキャパシタＣ５とスイッチ素子ＳＷ４ａ〜ＳＷ４ｄとからなる部分についても同様である。   As for the portion composed of the capacitor C2 and the switch elements SW2a to SW2d, the two switch elements SW2a, SW2c and SW2b, SW2d at both ends of the capacitor C2 are turned on and off, thereby being transmitted by the switch elements. Since the polarity of the signal is inverted, when SW2b and SW2c are on, the combination with the operational amplifier OP1 portion becomes equivalent to an inverting amplifier + resistor as in the circuit of FIG. The same applies to the portion made up of the capacitor C5 and the switch elements SW4a to SW4d.

更に、キャパシタＣ２、スイッチ素子ＳＷ２ａ〜ＳＷ２ｄ、キャパシタＣ３及びオペアンプＯＰ１からなる部分と、キャパシタＣ５、スイッチ素子ＳＷ４ａ〜ＳＷ４ｄ、キャパシタＣ６及びオペアンプＯＰ２からなる部分とは積分回路を各々構成し、その積分回路は上記の反転増幅器＋抵抗器との組み合わせにより、２つの入力電圧の差を積分する動作を行い、図６に示す如き等価回路が得られる。   Further, the part composed of the capacitor C2, the switch elements SW2a to SW2d, the capacitor C3 and the operational amplifier OP1, and the part composed of the capacitor C5, the switch elements SW4a to SW4d, the capacitor C6 and the operational amplifier OP2 constitute an integration circuit, respectively. 6 integrates the difference between the two input voltages by the combination of the inverting amplifier and the resistor, and an equivalent circuit as shown in FIG. 6 is obtained.

このように、スイッチドキャパシタフィルタ１５においては、スイッチ素子のオンオフにより上記の如き等価回路を部分的に形成することにより、図４のバンドパスフィルタ回路を構成することが行われている。   As described above, in the switched capacitor filter 15, the bandpass filter circuit of FIG. 4 is configured by partially forming the above-described equivalent circuit by turning on and off the switch element.

スイッチドキャパシタフィルタ１５の通過帯域の中心周波数ｆCは、分周器２３の出力信号のクロック周波数をｆSCFとし、キャパシタＣ１〜Ｃ６の容量がＣ１＝Ｃ４，Ｃ２＝Ｃ５，Ｃ３＝Ｃ６とすると、 The center frequency f C of the pass band of the switched capacitor filter 15 is assumed that the clock frequency of the output signal of the frequency divider 23 is f SCF and the capacitances of the capacitors C1 to C6 are C1 = C4, C2 = C5, C3 = C6. ,

Figure 0004616226
で表される。例えば、キャパシタＣ１〜Ｃ６の容量がＣ１＝Ｃ４＝０．５ｐＦ，Ｃ２＝Ｃ５＝１０ｐＦ，Ｃ３＝Ｃ６＝３２ｐＦとすると、ｆC＝４９．７kHzとなる。すなわち、通過帯域の中心周波数ｆCをほぼ５０kHzにすることができる。
Figure 0004616226
 It is represented by For example, if the capacitances of the capacitors C1 to C6 are C1 = C4 = 0.5 pF, C2 = C5 = 10 pF, and C3 = C6 = 32 pF, f C = 49.7 kHz. That is, the center frequency f C of the pass band can be set to approximately 50 kHz.

スイッチドキャパシタフィルタ１５は、ミキサ１３からのＱ位相の中間周波信号の位相がミキサ１２からのＩ位相の中間周波信号のそれよりも９０度だけ進んでいる場合には図７に示す如きバンドパス特性を有し、逆に、Ｉ位相の中間周波信号の位相がＱ位相の中間周波信号のそれよりも９０度だけ進んでいる場合には図８に示す如き減衰特性を有している。   When the phase of the Q-phase intermediate frequency signal from the mixer 13 is advanced by 90 degrees from that of the I-phase intermediate frequency signal from the mixer 12, the switched capacitor filter 15 has a bandpass as shown in FIG. On the other hand, when the phase of the I-phase intermediate frequency signal is advanced by 90 degrees from that of the Q-phase intermediate frequency signal, it has an attenuation characteristic as shown in FIG.

復調回路１６はスイッチドキャパシタフィルタ１５の出力に接続され、スイッチドキャパシタフィルタ１５のＱ位相及びＩ位相の出力信号に対して復調処理を施す。振幅変調が採用されている場合には復調回路１６としては例えば、包絡線検波回路を用いることができる。   The demodulation circuit 16 is connected to the output of the switched capacitor filter 15 and performs demodulation processing on the Q-phase and I-phase output signals of the switched capacitor filter 15. When amplitude modulation is employed, for example, an envelope detection circuit can be used as the demodulation circuit 16.

かかる構成の受信回路において、アンテナからの受信信号は増幅器１１によって高周波増幅された後、ミキサ１２，１３に供給される。ミキサ１２では受信信号とローカルクロック生成回路１４から出力されたＩ位相のローカルクロック信号とが混合され、Ｉ位相の中間周波信号が生成される。一方、ミキサ１３では受信信号とローカルクロック生成回路１４から出力されたＱ位相のローカルクロック信号とが混合され、Ｑ位相の中間周波信号が生成される。Ｉ位相の中間周波信号及びＱ位相の中間周波信号はスイッチドキャパシタフィルタ１５に供給され、そこで、その中間周波信号のうちの中心周波数ｆCの成分だけが抽出される。 In the reception circuit having such a configuration, the reception signal from the antenna is amplified by the amplifier 11 and then supplied to the mixers 12 and 13. The mixer 12 mixes the received signal and the I-phase local clock signal output from the local clock generation circuit 14 to generate an I-phase intermediate frequency signal. On the other hand, the mixer 13 mixes the received signal and the Q-phase local clock signal output from the local clock generation circuit 14 to generate a Q-phase intermediate frequency signal. The I-phase intermediate frequency signal and the Q-phase intermediate frequency signal are supplied to the switched capacitor filter 15, where only the component of the center frequency f C is extracted from the intermediate frequency signal.

Ｑ位相の中間周波信号の位相がミキサ１２からのＩ位相の中間周波信号のそれよりも９０度だけ進んでいる場合には、上記したように、スイッチドキャパシタフィルタ１５は図７に示す如きバンドパス特性を有しているので、受信周波数ｆｒは、Ｉ位相及びＱ位相のローカルクロック信号の周波数ｆLOとすると、ｆｒ＝ｆC＋ｆLOとなる。上記したように、ｆC＝５０kHz，Ｉ位相及びＱ位相のローカルクロック信号の周波数ｆLO＝２００kHzであれば、受信周波数ｆｒ＝２５０kHzとなる。 When the phase of the Q-phase intermediate frequency signal is advanced by 90 degrees from that of the I-phase intermediate frequency signal from the mixer 12, as described above, the switched capacitor filter 15 has a band as shown in FIG. Since it has a path characteristic, if the reception frequency fr is the frequency f LO of the local clock signal of I phase and Q phase, it becomes fr = f C + f LO . As described above, if f C = 50 kHz and the frequency f LO = 200 kHz of the I-phase and Q-phase local clock signals, the reception frequency fr = 250 kHz.

スイッチドキャパシタフィルタ１５を通過したＱ位相及びＩ位相の中心周波数ｆCの成分から復調回路１６による復調処理により復調結果が得られる。 The demodulation result is obtained by the demodulation processing by the demodulation circuit 16 from the components of the center frequency f C of the Q phase and the I phase that have passed through the switched capacitor filter 15.

図３のローカルクロック生成回路１４では分周器２２〜２４の分周比は一定であるので、受信周波数ｆｒが一定となる。しかしながら、発振回路２１による発振信号の周波数を一定としたまま、分周器２２〜２４を可変分周器とし、更に、Ｉ位相及びＱ位相のローカルクロック信号のミキサ１２，１３への供給先を交換してローカルクロック信号の位相の進み関係を換えることにより、受信周波数ｆｒを例えば、図９に示すように、変更することができる。   In the local clock generation circuit 14 of FIG. 3, since the frequency dividing ratios of the frequency dividers 22 to 24 are constant, the reception frequency fr is constant. However, while the frequency of the oscillation signal from the oscillation circuit 21 is kept constant, the frequency dividers 22 to 24 are made variable frequency dividers, and the destinations for supplying the local clock signals of the I phase and Q phase to the mixers 12 and 13 are set. The reception frequency fr can be changed, for example, as shown in FIG. 9, by changing the phase advance relationship of the local clock signals by exchanging them.

スイッチドキャパシタフィルタ１５の中心周波数ｆCの変更は、クロック周波数ｆSCFの変更の他、上記の中心周波数ｆCの式(1)に示されたように、キャパシタＣ１〜Ｃ４の容量を変更することによっても可能である。 The change of the center frequency f C of the switched capacitor filter 15 is not only the change of the clock frequency f SCF but also the capacitance of the capacitors C1 to C4 as shown in the above formula (1) of the center frequency f C. It is also possible.

更に、アンテナ入力、増幅部１１の出力部や中間周波信号の経路部分にフィルタを挿入することは、雑音による回路の飽和を防止したり、スイッチドキャパシタフィルタ１５のエイリアシング(折返し雑音)を減衰させたりすることに有効である。   Furthermore, inserting a filter in the antenna input, the output section of the amplifying section 11 or the path section of the intermediate frequency signal prevents circuit saturation due to noise or attenuates aliasing (folding noise) of the switched capacitor filter 15. It is effective to do.

以上のように、本発明の第１の実施例によれば、ＰＬＬ周波数シンセサイザ回路を用いることなく受信周波数の変更、設定が可能な受信回路を構成することができる。ＰＬＬ周波数シンセサイザ回路を使わないことにより、部品点数、特にループ時定数の大きなキャパシタを削減できる。ＰＬＬ周波数シンセサイザ回路を用いた受信回路では、受信周波数の変更、設定にループが安定するまでの遅延が発生するが、本願の第１の発明の実施例によれば、受信周波数の変更、設定は一瞬で変化し安定する。   As described above, according to the first embodiment of the present invention, it is possible to configure a receiving circuit capable of changing and setting a receiving frequency without using a PLL frequency synthesizer circuit. By not using the PLL frequency synthesizer circuit, it is possible to reduce the number of components, particularly a capacitor having a large loop time constant. In a receiving circuit using a PLL frequency synthesizer circuit, a delay occurs until the loop is stabilized in changing and setting the receiving frequency. According to the embodiment of the first invention of this application, changing and setting the receiving frequency Change and stabilize in an instant.

また、かかる実施例においては、ローカルクロック生成回路１４の基準周波数生成にＰＬＬ周波数シンセサイザ回路を用いる場合でも有効である。すなわち、受信周波数の変更、設定を行う場合でもＰＬＬ周波数シンセサイザ回路自体は一定の周波数で動作させることになるので、受信周波数の変更、設定時の遅延が発生しない。 更に、周波数設定の自由度が増すため、ＰＬＬ周波数シンセサイザ回路の位相比較周波数を高く選ぶことができ、ＰＬＬ周波数シンセサイザ回路の出力クロック信号の位相雑音特性を良好なものにすることができ、受信性能の向上に寄与することができる。   Further, this embodiment is effective even when a PLL frequency synthesizer circuit is used for generating the reference frequency of the local clock generation circuit 14. That is, even when the reception frequency is changed or set, the PLL frequency synthesizer circuit itself operates at a constant frequency, so that no delay occurs when changing or setting the reception frequency. Furthermore, since the degree of freedom of frequency setting increases, the phase comparison frequency of the PLL frequency synthesizer circuit can be selected high, the phase noise characteristic of the output clock signal of the PLL frequency synthesizer circuit can be improved, and the reception performance It can contribute to improvement.

図１０は本願の第２の発明の実施例を示している。この実施例の受信回路は、増幅器１１、ローカルクロック生成回路１４、スイッチドキャパシタフィルタ１５及び復調回路１６を備えている。図２の第１の発明の実施例に示されたミキサ１２，１３が備えられていない。   FIG. 10 shows an embodiment of the second invention of the present application. The receiving circuit of this embodiment includes an amplifier 11, a local clock generation circuit 14, a switched capacitor filter 15, and a demodulation circuit 16. The mixers 12 and 13 shown in the embodiment of the first invention in FIG. 2 are not provided.

スイッチドキャパシタフィルタ１５のオペアンプＯＰ１、キャパシタＣ１〜Ｃ３、及びスイッチ素子ＳＷ１ａ〜ＳＷ１ｄ，ＳＷ２ａ〜ＳＷ２ｄが第１成分抽出部であり、オペアンプＯＰ２、キャパシタＣ４〜Ｃ６、及びスイッチ素子ＳＷ３ａ〜ＳＷ３ｄ，ＳＷ４ａ〜ＳＷ４ｄが第２成分抽出部である。   The operational amplifier OP1, the capacitors C1 to C3, and the switch elements SW1a to SW1d and SW2a to SW2d of the switched capacitor filter 15 are first component extraction units, and the operational amplifier OP2, the capacitors C4 to C6, and the switch elements SW3a to SW3d, SW4a to SW4d is a second component extraction unit.

図３のローカルクロック生成回路１４において、Ｄフリップフロップ２５から出力されるＱ位相のローカルクロック信号がスイッチドキャパシタフィルタ１５の第１成分抽出部のスイッチ素子ＳＷ１ａ〜ＳＷ１ｄ及びＳＷ２ａ〜ＳＷ２ｄのオンオフ用として用いられ、Ｄフリップフロップ２６から出力されるＩ位相のローカルクロック信号がスイッチドキャパシタフィルタ１５の第２成分抽出部のスイッチ素子ＳＷ３ａ〜ＳＷ３ｄ及びＳＷ４ａ〜ＳＷ４ｄのオンオフ用として用いられる。すなわち、スイッチ素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ２ｃはＱ位相のローカルクロック信号に応じてオンオフし、スイッチ素子ＳＷ１ｃ，ＳＷ１ｄ，ＳＷ２ａ，ＳＷ２ｄはＱ位相のローカルクロック信号をインバータ１８によって反転した信号に応じてオンオフする。スイッチ素子ＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｄはＩ位相のローカルクロック信号に応じてオンオフし、スイッチ素子ＳＷ３ｃ，ＳＷ３ｄ，ＳＷ４ｂ，ＳＷ４ｃはＩ位相のローカルクロック信号をインバータ１９によって反転した信号に応じてオンオフする。   In the local clock generation circuit 14 of FIG. 3, the Q-phase local clock signal output from the D flip-flop 25 is used to turn on and off the switch elements SW1a to SW1d and SW2a to SW2d of the first component extraction unit of the switched capacitor filter 15. The I-phase local clock signal output from the D flip-flop 26 is used to turn on and off the switch elements SW3a to SW3d and SW4a to SW4d of the second component extraction unit of the switched capacitor filter 15. That is, the switch elements SW1a, SW1b, SW2b, and SW2c are turned on / off in accordance with the Q-phase local clock signal, and the switch elements SW1c, SW1d, SW2a, and SW2d are in accordance with the signal obtained by inverting the Q-phase local clock signal by the inverter 18. Turn on and off. The switch elements SW3a, SW3b, SW4a, and SW4d are turned on / off in response to the I-phase local clock signal, and the switch elements SW3c, SW3d, SW4b, and SW4c are turned on / off in response to the signal obtained by inverting the I-phase local clock signal by the inverter 19. .

このようにスイッチドキャパシタフィルタ１５のスイッチ素子がオンオフすることにより、増幅器１１の出力受信信号中から上記した式(1)の中心周波数ｆCのＩ位相及びＱ位相各々の帯域成分が抽出され、それが復調回路１６に供給される。 As described above, when the switch element of the switched capacitor filter 15 is turned on and off, the band components of the I phase and the Q phase of the center frequency f C of the above equation (1) are extracted from the output reception signal of the amplifier 11, It is supplied to the demodulation circuit 16.

よって、かかる本願の第２の発明の実施例によれば、ミキサを設けることなく中心周波数ｆCを受信周波数とした受信回路を構成することができる。また、回路規模や消費電力の削減が可能となる。 Therefore, according to the embodiment of the second invention of the present application, it is possible to configure a receiving circuit using the center frequency f C as the receiving frequency without providing a mixer. In addition, the circuit scale and power consumption can be reduced.

なお、この第２の発明の実施例においても、アンテナ入力、増幅部１１の出力部や中間周波信号の経路部分にフィルタを挿入しても良いことは第１の発明の実施例と同様にである。   In the second embodiment, a filter may be inserted in the antenna input, the output section of the amplifying section 11 and the path portion of the intermediate frequency signal, as in the first embodiment. is there.

図１１は本願第１の発明の他の実施例である受信回路を示している。この受信回路は、増幅器１１、ミキサ１２，１３、ローカルクロック生成回路１４ａ、スイッチドキャパシタフィルタ１５及び復調回路１６を備えている。   FIG. 11 shows a receiving circuit according to another embodiment of the first invention of the present application. This receiving circuit includes an amplifier 11, mixers 12 and 13, a local clock generation circuit 14 a, a switched capacitor filter 15, and a demodulation circuit 16.

ローカルクロック生成回路１４ａは、発振回路３１、分周器３２〜３４、Ｄフリップフロップ３５，３６、インバータ３７，３８及びミキサ３９，４０からなる。発振回路３１は周波数ｆOSCの発振信号を生成する。分周器３２〜３４は可変分周器である。分周器３２は発振回路３１による発振信号の周波数を分周して周波数ｆlo1の分周信号を生成する。分周器２３は発振回路２１による発振信号の周波数を分周して周波数ｆlo2×２の分周信号を生成する。分周器３４発振回路２１による発振信号の周波数を分周して周波数ｆscfの分周信号を生成する。この周波数ｆscfの分周信号はスイッチドキャパシタフィルタ１５のクロック信号（スイッチングクロック信号）として用いられる。 The local clock generation circuit 14 a includes an oscillation circuit 31, frequency dividers 32 to 34, D flip-flops 35 and 36, inverters 37 and 38, and mixers 39 and 40. The oscillation circuit 31 generates an oscillation signal having a frequency f OSC . The frequency dividers 32 to 34 are variable frequency dividers. The frequency divider 32 divides the frequency of the oscillation signal generated by the oscillation circuit 31 to generate a frequency-divided signal having a frequency flo1. The frequency divider 23 divides the frequency of the oscillation signal generated by the oscillation circuit 21 to generate a frequency-divided signal having a frequency flo2 × 2. The frequency of the oscillation signal generated by the frequency divider 34 oscillation circuit 21 is divided to generate a frequency-divided signal having a frequency fscf. This frequency-divided signal of frequency fscf is used as a clock signal (switching clock signal) of the switched capacitor filter 15.

スイッチドキャパシタフィルタ１５のスイッチ素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｄ，ＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｄは分周器３４の周波数ｆscfの分周信号に応じてオンオフ動作を行い、スイッチ素子ＳＷ１ｃ，ＳＷ１ｄ，ＳＷ２ｂ，ＳＷ２ｃ，ＳＷ３ｃ，ＳＷ３ｄ，ＳＷ４ｂ，ＳＷ４ｃは、分周器３４の周波数ｆscfの分周信号をインバータ４２によって反転した信号に応じてオンオフ動作を行う。   The switch elements SW1a, SW1b, SW2a, SW2d, SW3a, SW3b, SW4a, and SW4d of the switched capacitor filter 15 perform an on / off operation according to the frequency-divided signal of the frequency fscf of the frequency divider 34, and switch elements SW1c, SW1d, and SW2b , SW2c, SW3c, SW3d, SW4b, and SW4c perform an on / off operation according to a signal obtained by inverting the frequency divided signal of the frequency fscf of the frequency divider 34 by the inverter 42.

Ｄフリップフロップ３５，３６及びインバータ３７，３８は、分周器３３から出力された分周信号を更に２分周する分周器４１を構成している。Ｄフリップフロップ３５，３６は互いに位相が９０度異なる周波数ｆlo2の分周信号を生成する。ミキサ３９は分周器３２の周波数ｆlo1の分周信号とＤフリップフロップ３５の周波数ｆlo2の出力分周信号とを混合してＱ位相のローカルクロック信号を生成し、それをミキサ１３に供給する。ミキサ４０は分周器３２の周波数ｆlo1の分周信号とＤフリップフロップ３６の周波数ｆlo2の出力分周信号とを混合してＩ位相のローカルクロック信号を生成し、それをミキサ１２に供給する。   The D flip-flops 35 and 36 and the inverters 37 and 38 constitute a frequency divider 41 that further divides the frequency-divided signal output from the frequency divider 33 by two. The D flip-flops 35 and 36 generate frequency-divided signals having a frequency flo2 that are 90 degrees out of phase. The mixer 39 mixes the frequency-divided signal of the frequency flo1 of the frequency divider 32 and the output frequency-divided signal of the frequency flo2 of the D flip-flop 35 to generate a Q-phase local clock signal and supplies it to the mixer 13. The mixer 40 mixes the frequency-divided signal of the frequency flo1 of the frequency divider 32 and the output frequency-divided signal of the frequency flo2 of the D flip-flop 36 to generate an I-phase local clock signal and supplies it to the mixer 12.

その他の構成は第１の発明の第１の実施例として示した図２の受信回路と同一である。   The other structure is the same as that of the receiving circuit of FIG. 2 shown as the first embodiment of the first invention.

次に、かかる図１１の受信回路を、電波時計の時刻自動修正用の標準電波を受信する受信回路として用いる場合の動作例を説明する。受信周波数として、４０kHz、６０kHz、７７．５kHzのいずれか１が選択される。発振回路３１の発振周波数ｆOSCは、ｆOSC＝６５５．３６kHzと設定される。スイッチドキャパシタフィルタ１５のキャパシタＣ１〜Ｃ６の容量は、Ｃ１＝Ｃ４＝０．５ｐＦ，Ｃ２＝Ｃ５＝１０ｐＦ，Ｃ３＝Ｃ６＝３２ｐＦとする。スイッチドキャパシタフィルタ１５の通過帯域の中心周波数ｆCは、上記の式(1)が用いられる。 Next, an operation example when the receiving circuit of FIG. 11 is used as a receiving circuit for receiving a standard radio wave for automatic time correction of a radio clock will be described. Any one of 40 kHz, 60 kHz, and 77.5 kHz is selected as the reception frequency. The oscillation frequency f OSC of the oscillation circuit 31 is set to f OSC = 655.36 kHz. The capacitances of the capacitors C1 to C6 of the switched capacitor filter 15 are C1 = C4 = 0.5 pF, C2 = C5 = 10 pF, and C3 = C6 = 32 pF. As the center frequency f C of the pass band of the switched capacitor filter 15, the above equation (1) is used.

先ず、受信周波数を４０kHzに設定するためには、分周器３２の分周比は１／１６、分周器３３の分周比は１／３６０とされる。よって、分周器３２は発振回路３１による発振信号の周波数ｆOSCを１６分周するので、出力分周信号の周波数ｆlo1はｆOSC／１６＝４０．９６kHzとなる。分周器３３は発振回路３１による発振信号の周波数ｆOSCを３６０分周するので、出力分周信号の周波数ｆlo2×２はｆOSC／３６０＝１８２０．４４４４Hzとなる。分周器４１のＤフリップフロップ３５，３６各々から出力される分周信号の周波数ｆlo2は９１０．２２２２Hzとなる。ミキサ３９，４０によるＱ位相及びＩ位相のローカルクロック信号の周波数は、差周波数ｆlo1−ｆlo2＝４００４９．７７７７Hzとなる。ミキサ１２，１３では、増幅器１１から出力される受信信号の周波数４０kHzとｆlo1−ｆlo2とが混合され、その差４９．７７７７HzがＱ位相及びＩ位相の中間周波信号の周波数となる。 First, in order to set the reception frequency to 40 kHz, the frequency division ratio of the frequency divider 32 is 1/16, and the frequency division ratio of the frequency divider 33 is 1/360. Therefore, the frequency divider 32 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 by 16, so that the frequency flo1 of the output frequency division signal is f OSC /16=40.96 kHz. Since the frequency divider 33 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 by 360, the frequency flo2 × 2 of the output frequency division signal is f OSC /360=1820.4444 Hz. The frequency flo2 of the frequency-divided signal output from each of the D flip-flops 35 and 36 of the frequency divider 41 is 910.2222 Hz. The frequency of the Q-phase and I-phase local clock signals by the mixers 39 and 40 is the difference frequency flo1-flo2 = 40000497.777 Hz. In the mixers 12 and 13, the frequency 40 kHz of the reception signal output from the amplifier 11 and flo 1 −flo 2 are mixed, and the difference 49.7777 Hz becomes the frequency of the Q-phase and I-phase intermediate frequency signals.

また、分周器３４の分周比は１／６５３とされる。分周器３４は発振回路３１による発振信号の周波数ｆOSCを６５３分周して、出力分周信号の周波数ｆscfはｆOSC／６５３＝９９９Hzとなる。よって、スイッチドキャパシタフィルタ１５の通過帯域の中心周波数ｆCは、上記の式(1)から４９．７Hzとなり、Ｑ位相及びＩ位相の中間周波信号の周波数にほぼ等しくなる。このように分周器３２〜３４の分周比が設定されることにより、４０kHzの標準周波数信号を受信することができる。 The frequency division ratio of the frequency divider 34 is 1/653. The frequency divider 34 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 by 653, and the frequency fscf of the output frequency division signal becomes f OSC / 653 = 999 Hz. Therefore, the center frequency f C of the pass band of the switched capacitor filter 15 is 49.7 Hz from the above equation (1), and is substantially equal to the frequency of the intermediate frequency signal of Q phase and I phase. Thus, by setting the frequency dividing ratio of the frequency dividers 32 to 34, a standard frequency signal of 40 kHz can be received.

次に、受信周波数を６０kHzに設定するためには、、分周器３２の分周比は１／１２、分周器３３の分周比は１／６０とされる。よって、分周器３２は発振回路３１による発振信号の周波数ｆOSCを１２分周するので、出力分周信号の周波数ｆlo1はｆOSC／１２＝５４．６１３kHzとなる。分周器３３は発振回路３１による発振信号の周波数ｆOSCを６０分周するので、出力分周信号の周波数ｆlo2×２はｆOSC／６０＝１０９２２．６６６Hzとなる。分周器４１のＤフリップフロップ３５，３６各々から出力される分周信号の周波数ｆlo2は５４６１．３３３Hzとなる。ミキサ３９，４０によるＱ位相及びＩ位相のローカルクロック信号の周波数は、和周波数ｆlo1＋ｆlo2＝６００７４．６６６６Hzとなる。ミキサ１２，１３では、増幅器１１から出力される受信信号の周波数６０kHzとｆlo1＋ｆlo2とが混合され、その差７４．６６６６HzがＱ位相及びＩ位相の中間周波信号の周波数となる。 Next, in order to set the reception frequency to 60 kHz, the frequency division ratio of the frequency divider 32 is 1/12, and the frequency division ratio of the frequency divider 33 is 1/60. Therefore, since the frequency divider 32 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 by 12, the frequency flo1 of the output frequency division signal is f OSC /12=54.613 kHz. Since the frequency divider 33 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 by 60, the frequency flo2 × 2 of the output frequency division signal is f OSC /60=10922.666 Hz. The frequency flo2 of the frequency-divided signal output from each of the D flip-flops 35 and 36 of the frequency divider 41 is 54613.333 Hz. The frequency of the Q-phase and I-phase local clock signals by the mixers 39 and 40 is the sum frequency flo1 + flo2 = 60000746.6666 Hz. In the mixers 12 and 13, the frequency 60 kHz of the received signal output from the amplifier 11 and flo1 + flo2 are mixed, and the difference 74.6666 Hz becomes the frequency of the intermediate frequency signal of Q phase and I phase.

また、分周器３４の分周比は１／４３６とされる。分周器３４は発振回路３１による発振信号の周波数ｆOSCを４３６分周して、出力分周信号の周波数ｆscfはｆOSC／４３６＝１５０３．１Hzとなる。よって、スイッチドキャパシタフィルタ１５の通過帯域の中心周波数ｆCは、上記の式(1)から７４．７Hzとなり、Ｑ位相及びＩ位相の中間周波信号の周波数にほぼ等しくなる。このように分周器３２〜３４の分周比が設定されることにより、６０kHzの標準周波数信号を受信することができる。 The frequency division ratio of the frequency divider 34 is 1/436. The frequency divider 34 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 by 436, and the frequency fscf of the output frequency division signal becomes f OSC /436=1503.1 Hz. Therefore, the center frequency f C of the pass band of the switched capacitor filter 15 is 74.7 Hz from the above equation (1), and is substantially equal to the frequency of the intermediate frequency signal of Q phase and I phase. By setting the frequency dividing ratios of the frequency dividers 32 to 34 in this way, a standard frequency signal of 60 kHz can be received.

更に、受信周波数を７７．５kHzに設定するためには、分周器３２の分周比は１／８、分周器３３の分周比は１／７５とされる。よって、分周器３２は発振回路３１による発振信号の周波数ｆOSCを８分周するので、出力分周信号の周波数ｆlo1はｆOSC／８＝８１．９２kHzとなる。分周器３３は発振回路３１による発振信号の周波数ｆOSCを７５分周するので、出力分周信号の周波数ｆlo2×２はｆOSC／７５＝８７３８．１３Hzとなる。分周器４１のＤフリップフロップ３５，３６各々から出力される分周信号の周波数ｆlo2は４３６９．０７Hzとなる。ミキサ３９，４０によるＱ位相及びＩ位相のローカルクロック信号の周波数は、差周波数ｆlo1−ｆlo2＝７７５５０．９３３Hzとなる。ミキサ１２，１３では、増幅器１１から出力される受信信号の周波数７７．５kHzとｆlo1−ｆlo2とが混合され、その差５０．９３３３HzがＱ位相及びＩ位相の中間周波信号の周波数となる。 Further, in order to set the reception frequency to 77.5 kHz, the frequency division ratio of the frequency divider 32 is 1/8 and the frequency division ratio of the frequency divider 33 is 1/75. Therefore, since the frequency divider 32 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 by 8, the frequency flo1 of the output frequency division signal is f OSC /8=81.92 kHz. Since the frequency divider 33 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 by 75, the frequency flo2 × 2 of the output frequency division signal is f OSC /75=8738.13 Hz. The frequency flo2 of the frequency-divided signal output from each of the D flip-flops 35 and 36 of the frequency divider 41 is 4369.07 Hz. The frequency of the Q-phase and I-phase local clock signals by the mixers 39 and 40 is the difference frequency flo1−flo2 = 775550.933 Hz. In the mixers 12 and 13, the frequency 77.5 kHz of the reception signal output from the amplifier 11 and flo 1 −flo 2 are mixed, and the difference 50.9333 Hz becomes the frequency of the intermediate frequency signal of Q phase and I phase.

また、分周器３４の分周比は１／６４０とされる。分周器３４は発振回路３１による発振信号の周波数ｆOSCを６４０分周して、出力分周信号の周波数ｆscfはｆOSC／６４０＝１０２４Hzとなる。よって、スイッチドキャパシタフィルタ１５の通過帯域の中心周波数ｆCは、上記の式(1)から５０．９Hzとなり、Ｑ位相及びＩ位相の中間周波信号の周波数にほぼ等しくなる。このように分周器３２〜３４の分周比が設定されることにより、７７．５kHzの標準周波数信号を受信することができる。 The frequency division ratio of the frequency divider 34 is 1/640. The frequency divider 34 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 by 640, and the frequency fscf of the output frequency division signal becomes f OSC / 640 = 1024 Hz. Therefore, the center frequency f C of the pass band of the switched capacitor filter 15 is 50.9 Hz from the above equation (1), which is substantially equal to the frequency of the intermediate frequency signal of Q phase and I phase. By setting the frequency dividing ratios of the frequency dividers 32 to 34 in this way, a standard frequency signal of 77.5 kHz can be received.

かかる本願の第１の発明の他の実施例によれば、第１の実施例と同様に発振回路３１の周波数を一定にしたまま、異なる複数の受信周波数を選択的に受信することができる。また、第１の実施例に比べ、ローカルクロック信号を生成するために２個の分周器とミキサを用いているので、周波数選択の自由度が大きくなり、細かい周波数間隔での受信周波数設定が可能となる。   According to another embodiment of the first invention of this application, a plurality of different reception frequencies can be selectively received while the frequency of the oscillation circuit 31 is kept constant as in the first embodiment. Also, compared to the first embodiment, since two frequency dividers and a mixer are used to generate the local clock signal, the degree of freedom in frequency selection is increased, and the reception frequency setting at fine frequency intervals is possible. It becomes possible.

第１の発明の他の実施例のローカルクロック生成回路１４ａを図１２に示すように構成することができる。図１２のローカルクロック生成回路１４ａにおいては、分周器３２の出力には、Ｄフリップフロップ５１，５２及びインバータ５３，５４からなる２分周の分周器４３が接続され、分周器３３の出力には、同様に、Ｄフリップフロップ５５，５６及びインバータ５７，５８からなる２分周の分周器４４が接続されている。分周器４３，４４の構成は上記の分周器２４，４１のそれと同一である。また、図１２のローカルクロック生成回路１４ａはミキサ４５〜４８、加算器４９及び減算器５０を備えている。   A local clock generation circuit 14a according to another embodiment of the first invention can be configured as shown in FIG. In the local clock generation circuit 14 a of FIG. 12, the output of the frequency divider 32 is connected to a frequency-dividing frequency divider 43 composed of D flip-flops 51 and 52 and inverters 53 and 54. Similarly, a divide-by-two frequency divider 44 composed of D flip-flops 55 and 56 and inverters 57 and 58 is connected to the output. The configuration of the frequency dividers 43 and 44 is the same as that of the frequency dividers 24 and 41 described above. 12 includes mixers 45 to 48, an adder 49, and a subtractor 50. The local clock generation circuit 14a shown in FIG.

分周器３２は発振回路３１による発振信号の周波数ｆOSCを分周して周波数２×ｆ１の分周信号を生成し、分周器３３は発振回路３１による発振信号の周波数ｆOSCを分周して周波数２×ｆ２の分周信号を生成するとする。そうすると、分周器４３のＤフリップフロップ５１はcosｆ１の分周信号を生成し、Ｄフリップフロップ５２はsinｆ１の分周信号を生成する。cosｆ１の分周信号とsinｆ１の分周信号とは互いに位相が９０度異なるクワドラチャ出力となる。同様に、分周器４４のＤフリップフロップ５５はcosｆ２の分周信号を生成し、Ｄフリップフロップ５６はsinｆ２の分周信号を生成する。cosｆ２の分周信号とsinｆ２の分周信号とは互いに位相が９０度異なるクワドラチャ出力となる。 The frequency divider 32 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31 to generate a frequency divided signal of 2 × f1, and the frequency divider 33 divides the frequency f OSC of the oscillation signal by the oscillation circuit 31. Assume that a frequency-divided signal having a frequency of 2 × f2 is generated. Then, the D flip-flop 51 of the frequency divider 43 generates a frequency-divided signal of cosf1, and the D flip-flop 52 generates a frequency-divided signal of sinf1. The frequency-divided signal of cosf1 and the frequency-divided signal of sinf1 are quadrature outputs whose phases are different from each other by 90 degrees. Similarly, the D flip-flop 55 of the frequency divider 44 generates a frequency-divided signal of cosf2, and the D flip-flop 56 generates a frequency-divided signal of sinf2. The frequency-divided signal of cosf2 and the frequency-divided signal of sinf2 are quadrature outputs whose phases are different from each other by 90 degrees.

ミキサ４５はsinｆ１の分周信号とsinｆ２の分周信号とを乗算してsinｆ１×sinｆ２を混合出力を生成する。ミキサ４５はsinｆ１の分周信号とcosｆ２の分周信号とを乗算してsinｆ１×cosｆ２を混合出力を生成する。ミキサ４７はcosｆ１の分周信号とsinｆ２の分周信号とを乗算してcosｆ１×sinｆ２を混合出力を生成する。ミキサ４８はcosｆ１の分周信号とcosｆ２の分周信号とを乗算してcosｆ１×cosｆ２を混合出力を生成する。加算器４９はミキサ４６，４７の出力信号を加算し、減算器５０はミキサ４８の出力信号からミキサ４５の出力信号を差し引く。ミキサ４５〜４８の混合出力については次式(2)〜(5)の如く展開することができる。
sinｆ１×sinｆ２＝1/2(cos(ｆ１−ｆ２) - cos(ｆ１＋ｆ２)) ……(2)
sinｆ１×cosｆ２＝1/2(sin(ｆ１＋ｆ２) + sin(ｆ１−ｆ２)) ……(3)
cosｆ１×sinｆ２＝1/2(sin(ｆ１＋ｆ２) - sin(ｆ１−ｆ２)) ……(4)
cosｆ１×cosｆ２＝1/2(cos(ｆ１＋ｆ２) + cos(ｆ１−ｆ２)) ……(5)
よって、加算器４９は周波数sin(ｆ１＋ｆ２)のローカルクロック信号を生成し、減算器５０は周波数cos(ｆ１＋ｆ２)のローカルクロック信号を生成する。そのsin(ｆ１＋ｆ２)のローカルクロック信号とcos(ｆ１＋ｆ２)のローカルクロック信号とは互いに位相が９０度異なるクワドラチャ出力となる。この各ローカルクロック信号が図１１のミキサ１２，１３に供給される。 The mixer 45 multiplies the divided signal of sinf1 and the divided signal of sinf2 to generate sinf1 × sinf2 as a mixed output. The mixer 45 multiplies the frequency-divided signal of sinf1 and the frequency-divided signal of cosf2 to generate sinf1 × cosf2 as a mixed output. The mixer 47 multiplies the frequency-divided signal of cosf1 and the frequency-divided signal of sinf2 to generate cosf1 × sinf2 as a mixed output. The mixer 48 multiplies the frequency-divided signal of cosf1 and the frequency-divided signal of cosf2 to generate a mixed output of cosf1 × cosf2. The adder 49 adds the output signals of the mixers 46 and 47, and the subtracter 50 subtracts the output signal of the mixer 45 from the output signal of the mixer 48. The mixed outputs of the mixers 45 to 48 can be developed as in the following equations (2) to (5).
sinf1 × sinf2 = 1/2 (cos (f1-f2) -cos (f1 + f2)) (2)
sinf1 × cosf2 = 1/2 (sin (f1 + f2) + sin (f1-f2)) (3)
cosf1 × sinf2 = 1/2 (sin (f1 + f2) −sin (f1−f2)) (4)
cosf1 × cosf2 = 1/2 (cos (f1 + f2) + cos (f1-f2)) (5)
Therefore, the adder 49 generates a local clock signal having a frequency sin (f1 + f2), and the subtractor 50 generates a local clock signal having a frequency cos (f1 + f2). The sin (f1 + f2) local clock signal and the cos (f1 + f2) local clock signal are quadrature outputs whose phases are different from each other by 90 degrees. Each local clock signal is supplied to the mixers 12 and 13 shown in FIG.

なお、加算器４９はミキサ４５，４８の出力信号を加算し、減算器５０はミキサ４６の出力信号からミキサ４７の出力信号を差し引くことにより、cos(ｆ１−ｆ２)のローカルクロック信号とsin(ｆ１−ｆ２)のローカルクロック信号とを得ることもできる。   Note that the adder 49 adds the output signals of the mixers 45 and 48, and the subtracter 50 subtracts the output signal of the mixer 47 from the output signal of the mixer 46, whereby the local clock signal of cos (f1-f2) and sin ( It is also possible to obtain a local clock signal of f1-f2).

上記した各実施例においては、無線信号としての高周波信号を受信する受信回路を示しているが、本発明は有線信号としての高周波信号を受信する受信回路にも適用可能である。 また、上記した各実施例のスイッチドキャパシタフィルタ１５の構成は他の構成でも良く、実施例では１段構成であるが、多段に構成することも可能である。また、そのフィルタ特性として、バタワース、ベッセル、チェビシェフなどの各種特性を有してもよい。   In each of the above-described embodiments, a receiving circuit that receives a high-frequency signal as a radio signal is shown. However, the present invention is also applicable to a receiving circuit that receives a high-frequency signal as a wired signal. In addition, the configuration of the switched capacitor filter 15 of each of the above-described embodiments may be other configurations, and in the embodiment, it is a single-stage configuration, but can be configured in multiple stages. Moreover, you may have various characteristics, such as Butterworth, Bessel, and Chebyshev, as the filter characteristic.

更に、上記した各実施例の信号経路内にキャパシタ、インダクタ、誘電体素子等の素子によるフィルタを併用しても良い。また、中間周波部分に増幅器や可変利得増幅器を配置しても良い。   Furthermore, a filter formed of an element such as a capacitor, an inductor, or a dielectric element may be used in combination in the signal path of each of the above embodiments. Further, an amplifier or a variable gain amplifier may be disposed in the intermediate frequency portion.

更に、上記した各実施例の復調回路１６としては、無線信号としてＡＭ（振幅変調）、ＦＭ（周波数変調）、ＰＭ（位相変調）等の各種変調方式に対応して適した復調回路を用いれば良い。ＦＭ及びＰＭの場合には、復調回路として遅延検波回路や同期検波回路を用いることができる。   Further, as the demodulation circuit 16 of each of the above-described embodiments, a demodulation circuit suitable for various modulation methods such as AM (amplitude modulation), FM (frequency modulation), PM (phase modulation), etc., is used as a radio signal. good. In the case of FM and PM, a delay detection circuit or a synchronous detection circuit can be used as a demodulation circuit.

従来の受信回路の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the conventional receiving circuit. 本願の第１の発明の実施例を示すブロック図である。It is a block diagram which shows the Example of 1st invention of this application. 図２の受信回路中のローカルクロック生成回路の構成例を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration example of a local clock generation circuit in the reception circuit of FIG. 2. 図２の受信回路中のスイッチドキャパシタフィルタによって等価的に形成されるバンドパスフィルタ回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a band-pass filter circuit equivalently formed by a switched capacitor filter in the receiving circuit of FIG. 2. 図２の受信回路中のスイッチドキャパシタフィルタの一部の等価回路を示す回路図である。FIG. 3 is a circuit diagram showing an equivalent circuit of a part of a switched capacitor filter in the receiving circuit of FIG. 2. 図２の受信回路中のスイッチドキャパシタフィルタの一部の等価回路を示す回路図である。FIG. 3 is a circuit diagram showing an equivalent circuit of a part of a switched capacitor filter in the receiving circuit of FIG. 2. 図２の受信回路中のスイッチドキャパシタフィルタのバンドパス特性を示すである。3 is a bandpass characteristic of a switched capacitor filter in the receiving circuit of FIG. 図２の受信回路中のスイッチドキャパシタフィルタの減衰特性を示すである。FIG. 3 shows attenuation characteristics of a switched capacitor filter in the receiving circuit of FIG. 2. FIG. 図２の受信回路の分周器の分周比、ローカルクロック信号の周波数及び受信周波数の関係を示す図である。FIG. 3 is a diagram illustrating a relationship among a frequency division ratio of a frequency divider of the reception circuit of FIG. 2, a frequency of a local clock signal, and a reception frequency. 本願の第２の発明の実施例を示すブロック図である。It is a block diagram which shows the Example of 2nd invention of this application. 本願の第１の発明の他の実施例を示すブロック図である。It is a block diagram which shows the other Example of 1st invention of this application. 図１１の受信回路中のローカルクロック生成回路の他の構成例を示すブロック図である。FIG. 12 is a block diagram illustrating another configuration example of the local clock generation circuit in the reception circuit of FIG. 11.

符号の説明Explanation of symbols

３ ＰＬＬ周波数シンセサイザ回路
１１ 増幅器
１４，１４ａ ローカルクロック生成回路
１５ スイッチドキャパシタフィルタ
１６ 復調回路 3 PLL frequency synthesizer circuit 11 amplifier 14, 14a local clock generation circuit 15 switched capacitor filter 16 demodulation circuit

Claims (1)

高周波信号を受信する受信回路であって、
同一の周波数で互いに位相が９０度異なる第１及び第２ローカルクロック信号と、スイッチングクロック信号とを生成するクロック生成手段と、
前記高周波信号と前記第１ローカルクロック信号とを混合して受信周波数に対応した中間周波数の第１中間周波信号を生成する第１ミキサと、
前記高周波信号と前記第２ローカルクロック信号とを混合して前記第１中間周波信号と同一中間周波数の第２中間周波信号を生成する第２ミキサと、
前記スイッチングクロック信号に同期して動作して前記第１及び第２中間周波信号の中間周波数の帯域成分を抽出して通過させる複素型スイッチドキャパシタフィルタと、を備え、
前記複素型スイッチドキャパシタフィルタによって通過させる帯域成分の中心周波数は前記スイッチングクロック信号の周波数に基づいて設定され、前記第１ローカルクロック信号の位相が前記第２ローカルクロック信号の位相より９０度進んでいるとき前記受信周波数は前記第１及び第２ローカルクロック信号の周波数に前記中心周波数を加算した周波数となり、前記第１ローカルクロック信号の位相が前記第２ローカルクロック信号の位相より９０度遅れているとき前記受信周波数は前記第１及び第２ローカルクロック信号の周波数から前記中心周波数を減算した周波数となり、
前記クロック生成手段は、基準周波数の発振信号を発生する発振回路と、前記発振信号を分周して同一の周波数で互いに位相が９０度異なる第１及び第２分周信号を生成する第１分周手段と、前記発振信号を分周して同一の周波数で互いに位相が９０度異なる第３及び第４分周信号を生成する第２分周手段と、前記第１分周信号と前記第３分周信号とを乗算する第３ミキサと、前記第１分周信号と前記第４分周信号とを乗算する第４ミキサと、前記第２分周信号と前記第３分周信号とを乗算する第５ミキサと、前記第２分周信号と前記第４分周信号とを乗算する第６ミキサと、前記第４ミキサの出力信号と前記第５ミキサの出力信号と加算して前記第１ローカルクロック信号を生成する加算器と、前記第６ミキサの出力信号から前記第３ミキサの出力信号を差し引いて前記第２ローカルクロック信号を生成する減算器と、前記発振信号を分周して前記スイッチングクロック信号を生成する第３分周手段と、を有し、前記第１ないし第３分周手段各々の分周比が変更可能にされていることを特徴とする受信回路。 A receiving circuit for receiving a high-frequency signal,
Clock generating means for generating first and second local clock signals having the same frequency and a phase difference of 90 degrees, and a switching clock signal;
A first mixer that mixes the high frequency signal and the first local clock signal to generate a first intermediate frequency signal having an intermediate frequency corresponding to a reception frequency;
A second mixer that mixes the high frequency signal and the second local clock signal to generate a second intermediate frequency signal having the same intermediate frequency as the first intermediate frequency signal;
A complex switched capacitor filter that operates in synchronization with the switching clock signal to extract and pass a band component of the intermediate frequency of the first and second intermediate frequency signals;
The center frequency of the band component passed by the complex switched capacitor filter is set based on the frequency of the switching clock signal, and the phase of the first local clock signal is advanced by 90 degrees from the phase of the second local clock signal. The reception frequency becomes a frequency obtained by adding the center frequency to the frequency of the first and second local clock signals, and the phase of the first local clock signal is delayed by 90 degrees from the phase of the second local clock signal. When the reception frequency is a frequency obtained by subtracting the center frequency from the frequency of the first and second local clock signals,
The clock generation means generates an oscillation circuit that generates an oscillation signal of a reference frequency, and a first division that divides the oscillation signal and generates first and second divided signals having the same frequency and a phase difference of 90 degrees from each other. Frequency dividing means, second frequency dividing means for dividing the oscillation signal to generate third and fourth frequency divided signals having the same frequency and 90 degrees different from each other, the first frequency divided signal and the third frequency divided signal A third mixer that multiplies the divided signal, a fourth mixer that multiplies the first divided signal and the fourth divided signal, and multiplies the second divided signal and the third divided signal. The fifth mixer, the sixth mixer that multiplies the second divided signal and the fourth divided signal, the output signal of the fourth mixer, and the output signal of the fifth mixer to add the first mixer An adder for generating a local clock signal and the third mixer from the output signal of the sixth mixer And subtracting the output signal to generate the second local clock signal; and third dividing means for generating the switching clock signal by dividing the oscillation signal. 3. A receiving circuit, wherein the frequency dividing ratio of each of the three frequency dividing means is changeable .
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