JP4615313B2 - 「ブロック・ディム」効果の低減されたディスプレイ - Google Patents

Description

本発明は、一般に、ディスプレイまたはＬＣＤパネルに向けられ、特に、プリント回路基板（ＰＣＢ）なしに組み立てられるゲート・ドライバを有するＬＣＤパネルに向けられる。この技術はいわゆる無ＰＣＢであり、この場合、ゲート・ドライバの配線は従来のプリント回路基板（ＰＣＢ）で行われないが、ＬＣＤガラスに直接に行われる。本発明はチップ・オン・ガラス技術（ＣＯＧ）にも応用できる。

ＬＣＤパネルは広い応用分野、すなわち移動電話、個人用ディジタル・アシスタント、ノートブックまたはＴＶ画面を有している。

新しい組立技術がある。第１に、いわゆる「無ＰＣＢ」技術では、ゲート・ドライバの配線は従来のプリント回路基板（ＰＣＢ）で行われないでＬＣＤガラスに直接に行われ、さらにゲート・ドライバのチップは、ガラス配線に接触したフォイルに取り付けられる（チップ・オン・フォイル、ＣＯＦ）。第２に、いわゆるチップ・オン・ガラス技術では、ゲート・ドライバは直接にガラス配線に接続している。

これらの新しい組立技術は低コストであるが、オン・ガラス配線の導電路抵抗はプリント回路基板で得られる導電路抵抗よりもはるかに高い。オン・ガラス相互接続のシート抵抗は、ＰＣＢ技術のものよりの１００倍高い。この差は、厚さ約０．２μｍの蒸着Ａｌを通常使用するオン・ガラス導体に比べて、ＰＣＢの導体がより厚く、さらに低抵抗性材料すなわち厚さ約３５μｍの積層された銅を使用することによっている。２個のゲート・ドライバ間の導電路抵抗の一般的な値は、ゲート・オフ供給導電路では２５Ωであり、他の信号の導電路では最高１００Ωである。ゲート・オフ供給導電路（ＶＬ）は、ゲート・ラインのオフ状態電圧を供給し、アドレス指定されない線のＴＦＴトランジスタを非導通（オフ）状態にしておく。

導電路抵抗の増加は、「ブロック・ディム（ｂｌｏｃｋ ｄｉｍ）」問題のような使用上の問題を引き起こす。ブロック・ディム問題は、ゲート・オフ供給ライン（ＶＬ）の導電路抵抗によって主に生じる。オン・ガラス導電路抵抗を下げるために、導電路の幅を増すことができるが、全ての導電路を経路設定するために使用可能なＬＣＤパネル上のスペースは限られている。その結果として、ゲート・オフ供給ライン（ＶＬ）用の導電路は、最もクリティカルであるので、できるだけ広く作られ、そして、その他の導電路はより細い。

ＸＧＡ分解能のＬＣＤパネルは、一般に、各々２５６の出力チャネルを有する３個のゲート・ドライバを使用する。無ＰＣＢまたはＣＯＧパネルに関して、ゲート・ドライバへの全ての供給ラインおよび制御信号は、ＬＣＤパネルの能動面上で、ＬＣＤパネルの１つの隅からゲート・ドライバに経路設定される。その結果として、第３のゲート・ドライバに関連した導電路抵抗は、第１のゲート・ドライバの導電路抵抗の約３倍である。一般に、ゲート・ドライバの数は、ＬＣＤパネルのサイズに依存する。

能動マトリックスＬＣＤパネルは、ピクセルのアレイで構成され、ピクセルの数はパネル分解能の関数である。例えば、ＸＧＡパネルは１０２４×７６８のピクセルを有する。ピクセルは、通常、基本色（赤、緑および青）ごとに１つの３個のドットで構成される。このようにして、例えばＸＧＡパネルは、水平軸（ｘ軸）に沿って合計１０２４×３の列および縦軸（ｙ軸）に沿って７６８行またはラインを有する。各ドットは、スイッチを介してそれぞれの列電極に接続されている。スイッチは、行電極によってアドレス指定される（例えば、オンまたはオフに切り換えられる）。選択された行のドットをドライブするために、列電極に電圧が印加され、そしてスイッチがオンに切り換えられる。これによって、選択された行の全てのドットは、列電極に存在する電圧まで充電されるようになる。アドレス指定時間の終りに、スイッチはオフに切り換えられる。このことは、ドットは列電極から切り離され、次回選択されるまでそれの値（充電）を保持することを意味する。この個々のドットのラインごとのアドレス指定は、一般に、ディスプレイの「水平走査」と呼ばれる。ディスプレイの全てのドットは、通常、ほぼ６０Ｈｚのフレーム率でリフレッシュされる。このことは、例えばＸＧＡパネルの場合、単一のラインは、ライン（アドレス指定）時間と呼ばれる（１／６０）／７６８≒２０μｓｅｃでアドレス指定されることを意味する。

大抵の能動マトリックスＬＣＤパネルでは、スイッチはいわゆる薄膜トランジスタ（ＴＦＴ）で形成される。ＴＦＴトランジスタは、ドレイン、ゲートおよびソースの３つの端子を有する。ＴＦＴ−ＬＣＤドットに関して、ゲートは、ゲート・ライン（ＧＬｙ）と一般に呼ばれる行電極に接続されている。ソースは、ソース・ライン（ＳＬｘ）と一般に呼ばれる列電極に接続されている。ＴＦＴトランジスタのドレインは、ＬＣキャパシタンス（ドット・ノード）に接続されている。ドット・キャパシタンスの第２の極板は、共通の対電極（Ｖｃｏｍ）に接続されている。ＴＦＴトランジスタのかなり大きな電荷漏れのために、追加の記憶コンデンサ（Ｃｓｔ）が必要であり、この記憶コンデンサ（Ｃｓｔ）は、一方の側がドット・ノードに接続され、他方の側が基準ノードに接続されている。通常、前のゲート・ライン（ＧＬｙ−１）または次のゲート・ライン（ＧＬｙ＋１）が、容易にアクセスすることができるために、基準ノードとして使用される。ゲート・ラインに平行に走る特別の基準ラインを有することも可能であり、この特別の基準ラインは大抵の場合にＶｃｏｍに接続される。前のゲート・ライン（ＧＬｙ−１）か次のゲート・ライン（ＧＬｙ＋１）かのどちらかが記憶コンデンサ（Ｃｓｔ）の基準ノードとして使用されるときだけ、ブロック・ディム問題が起こる。以下で、前のゲート・ライン（ＧＬｙ−１）が記憶コンデンサ（Ｃｓｔ）の基準ノードであるＬＣＤパネルについて議論するが、与えられる解決策は、次のゲート・ライン（ＧＬｙ＋１）が基準ノードであるパネルに容易に適用することができる。

様々なパターンをＬＣＤパネルに与えることができるが、最もクリティカルなパターンは、ＶＬに大きな戻り電流を発生させる非対称パターンである。１つのそのようなパターンは、いわゆるドードー・パターン（ＤｏＤｏ−ｐａｔｔｅｒｎ）であり、このドードー・パターンは、隣り合うドットのドット・オン、ドット・オフを意味する。ＬＣＤパネルが非対称パターンでドライブされるとき、ＬＣＤパネルに存在する列と行の間の寄生コンデンサが、大量の電荷をゲート・ドライバのゲート・オフ供給ライン（ＶＬ）に結合する。しかし、ゲート・オフ供給ライン（ＶＬ）の導電路抵抗が大きいために、ゲート・オフ供給ライン（ＶＬ）の放電は１ライン時間内に完了し得ない。

この不完全な放電は、個々のドットのサンプル電圧の誤差の原因となる。というのは、ゲート・オフ供給ライン（ＶＬ）は、前にアドレス指定されたゲート・ライン（ＧＬｙ−１）と記憶キャパシタンス（Ｃｓｔ）を介してドットに結合されているからである。サンプル電圧誤差は、ＬＣＤパネルのゲート・ドライバごとに違っている。というのは、全てのゲート・ドライバの見るゲート・オフ供給ライン（ＶＬ）抵抗は、別々の合計になるからである。サンプル電圧誤差は、ＬＣＤパネルに異なる階調をもたらす。階調の差は、ゲート・ドライバ間のちょうど縁でステップ的に発生するので、使用者の目は非常に容易に変化を検出し、したがって水平方向のブロック・ディムが感じられる。

水平ブロック・ディムの問題を克服するいくつかの知られている解決策がある。

第１に、グレイ・ブロック（ｇｒａｙ ｂｌｏｃｋ）間の変化のステップを減少しようと試みることができる。これは、１つのゲート・ドライバの最後のラインが見るゲート・オフ供給ライン（ＶＬ）抵抗を、次のゲート・ドライバの最初のラインが見るゲート・オフ供給ライン（ＶＬ）抵抗と合わせることによって達成される。目に見えるステップを生じさせないためには、与えられたゲート・ドライバに関して、最初の出力から最後の出力までのゲート・オフ供給ライン（ＶＬ）抵抗の増加は、徐々に起こらなければならない。このことは、ゲート・ドライバのゲート・オフ供給ライン（ＶＬ）抵抗がガラス上のゲート・オフ供給ライン（ＶＬ）導電路抵抗と一致していること、およびゲート・ドライバ抵抗の値がパネル内の位置（ＸＧＡの第１、第２または第３のデバイス）に依存してゲート・ドライバごとに異なることを必要とするかもしれない。ゲート・ドライバは同じ製造リール（ｍａｎｕｆａｃｔｕｒｉｎｇ ｒｅｅｌ）の製品であるので、ゲート・ドライバに対して異なる値は起こりえない。全てのゲート・ドライバで使用されるべきもののある程度平均値であるゲート・ドライバＶＬ導電路を使用してステップを最小限にする方法でも、やはり感知できるブロック・ディムが生じる。

第２に、位置に依存した誤差を、より大きいが位置に依存しない誤差に人工的にぼかす方法がある。これは、ゲート・オフ供給ライン（ＶＬ）のソース抵抗を、ガラス上の位置に依存したＶＬ導電路抵抗ステップがソース抵抗に比べて無視できるほどになるような高い値に、上げることによって達成される。例として、２個のドライバ間のオン・ガラス抵抗が２５Ωであれば、５００Ωのゲート・オフ供給ライン（ＶＬ）・ソース抵抗の場合、各ゲート・ドライバが見るゲート・オフ供給ライン（ＶＬ）抵抗の相対的な差は小さいので、サンプル誤差の差も小さい。この方法によって、全てのドットに対してほぼ同じレベルにではあるが誤差の絶対値が増し、したがって、全ＬＣＤパネルの画面前面の性能は、注意深く選ばれた特定のパターンで低下する。

上述の問題が起こるのを防止する第３の方法は、ラインごとに完全に滑らかな階調変化をつくることである。これは特定のドット配置で達成することができ、この場合には、キャパシタンス（Ｃｓｔ）は前または次のゲート・ラインに接続されないで、別個の追加のラインに接続される。キャパシタンス（Ｃｓｔ）に接続された追加のラインは、通常、共通電極電圧（Ｖｃｏｍ）に接続される。したがって、この解決策について「ＣｓｔからＶｃｏｍに」という一般的な名称がある。この方式の主な有利点は、Ｖｃｏｍ導電路抵抗がラインの完全なブロックに対して大きなステップで変化しないで、ラインごとに小さな増分で変化することである。この増分は規則正しくかつ小さいので、目で検出できない。しかし、この解決策の欠陥がある。開口比（ＡＲ）例えばドットの中の光透過領域と光阻止領域の比が、追加のラインによって減少する。さらに、全ての行の追加のＶｃｏｍラインは、コンタクトでＶｃｏｍ加算ラインに接続する必要があり、この加算ラインはゲート・ラインとの交差を避けるように第２金属（ｓｅｃｏｎｄ ｍｅｔａｌ）で経路設定しなければならない。この追加のプロセス・ステップで、ＬＣＤパネルの歩留りが下がり、いっそう高価になる。

したがって、本発明の目的は、努力を少なくしながら、ブロック・ディム効果が起こるのを防止することである。

上記目的は請求項１の特徴により達成される。

本発明は、きれいなゲート・オフ供給ライン（ＶＬ）がアドレス指定されたゲート・ラインの記憶コンデンサ（Ｃｓｔ）に供給されるべきであるという概念に基礎を置いている。ドットで正しい値をサンプリングするためには、現在アドレス指定されているラインだけが、その記憶コンデンサの基準端子にきれいな（誤差のない）ゲート・オフ供給ライン（ＶＬ）の接続を必要とするという観察に、本発明は基づいている。アドレス指定されたラインの記憶コンデンサが前のゲート・ライン（ＧＬ）に接続される場合、この前のゲート・ライン（ＧＬｙ−１）だけが、誤差の無いゲート・オフ供給ライン（ＶＬ）を必要とする。記憶コンデンサが次のＧＬに接続される場合、その次のゲート・ライン（ＧＬｙ＋１）だけが誤差の無いゲート・オフ供給ライン（ＶＬ）を必要とする。全ての他の（アドレス指定されない）ラインは、完全には放電しないゲート・オフ供給ライン（ＶＬ）に接続された記憶キャパシタンス（Ｃｓｔ）を有するかもしれない。

したがって、本発明の実施は、アドレス指定されたゲート・ラインＧＬｙの記憶キャパシタンス（Ｃｓｔ）基準端子（パネルに依存してＧＬｙ−１またはＧＬｙ＋１）を別個のきれいなゲート・オフ供給ラインに接続する回路にある。この別個のきれいなゲート・オフ供給ラインは、以下でＶＬｃｌｅａｎラインと名前をつける。全ての他のコンデンサ（Ｃｓｔ）は普通のＶＬ供給ラインに接続されたままである。ＶＬｃｌｅａｎラインの抵抗は大きな問題ではない。というのは、一度に１つのラインだけがＶＬｃｌｅａｎラインに接続されているからである。ＶＬｃｌｅａｎラインの戻り電流は、ゲート・オフ供給ライン（ＶＬ）の戻り電流の値の〜１／ｎであり、したがって１ライン時間内に完全に放電することができる。その結果として、全てのラインは、正しい基準電圧がキャパシタンス（Ｃｓｔ）にある状態でサンプリングされる。

このことは有利である。というのは、本発明はＬＣＤパネルとドライバの間の抵抗一致を必要としないからである。したがって、本発明はどんなＬＣＤパネル解決策にも使用することができ、またＬＣＤパネル・プロセスの変動に対して耐性がある。さらに、本発明は、システムにどのような追加の誤差も追加しない。全てのアドレス指定されないラインの放電は、ＬＣＤパネルのゲート・オフ供給（ＶＬ）導電路抵抗で制限されるだけであり、その上、大きなソース抵抗で制限されない。このように、アドレス指定されない行の不完全な放電によって生じる、視野角の減少ような人工産物は、最小限になる。提案された解決策は、ラインごとの階調変化を同時に無くすることによって、上述の第３の方法のコストおよび性能の欠点が起こるのを防止する。したがって、本発明はゲート・オフ供給ライン（ＶＬ）で生じる誤差を適切な瞬間に適切な場所で賢明に除去すると要約することができる。提案された発明の主な有利点は、全てのアドレス指定されたラインは同一の値のキャパシタンス（Ｃｓｔ）基準ラインでサンプリングされるので、ゲート・オフ供給ラインの不完全な放電で生じる水平方向のブロック・ディムが完全に取り除かれることである。これによって、ＬＣＤパネルの全ての行で、その位置およびどのドライバに接続されているかに関係なく、一様で正しいサンプル・ドット電圧が結果として得られるようになる。この解決策の小さな欠点は、ＬＣＤパネルの全てのゲート・ドライバに追加の導電路を必要とすることである。

本発明が適切に理解されるために、ここで例示として与えられるいくつかの実施形態を説明し、添付の図面を参照する。

以下の図において、同じ参照数字は様々な図の同一部品を示すために使用される。

図１は、本発明を実施しない従来技術で知られているＰＣＢのない組立またはＣＯＧ組立に見られるような３個のゲート・ドライバＧＤ１〜ＧＤ３を有する完全ＸＧＡ−ＬＣＤパネルを示す。全ての供給および制御信号（ＶＨ、ＶＬ、ＶＤＤ、ＧＮＤ、ＣＬＫ、ＤＩＳ、Ｓｔａｒｔ）は、ＴＦＴ−ＬＣＤパネルの能動面上に、ＬＣＤパネルの１つの隅からゲート・ドライバＧＤ１〜ＧＤ３に経路設定される。その結果として、ゲート・ドライバＧＤ３の見る導電路抵抗は、ゲート・ドライバＧＤ１の見るものの約３倍である。

図２は、ＴＦＴ−ＬＣＤドットのモデルを示す。この構成では、ゲート・ラインＧＬｙの記憶コンデンサＣｓｔは前のゲート・ラインＧＬｙ−１に接続されているが、このモデルは、Ｃｓｔが次のラインＧＬｙ＋１に接続されている構成に対しても同様に使用することができる。今日のＬＣＤパネルの大部分は、前のラインＧＬｙ−１に接続されたコンデンサＣｓｔを使用している。そのようなドット配置は、行ごとに追加のＶｃｏｍラインを使用することが無くなるので、広く使用されている。この行ごとの追加のＶｃｏｍラインの使用は、光透過、視野角、製造歩留り、コスト、その他に悪影響を及ぼす。

コンデンサＣｌｃは、液晶セルの静電容量である。Ｃｓｔ’は、Ｃｃと並列になった記憶コンデンサＣｓｔを簡略化したものであり、このＣｓｔは、Ｇｌｙ−１とドットの間の重なりキャパシタンスである。静電容量Ｃｓｇｏは、ソース・ラインＳＬｘとゲート・ラインＧＬｙの間の重なりキャパシタンスである。Ｒｇｌは、ドット当たりのゲート・ライン抵抗である。一般的な値の例は、Ｃｌｃ＝２５０ｆＦ、Ｃｓｔ＝１７５ｆＦ、Ｃｃ＝１８ｆＦ、Ｃｓｔ’＝１９３ｆＦ、Ｃｓｇｏ＝１９ｆＦ、Ｒｇｌ＝１Ω、Ｃｇｌ＝１０９ｆＦである。

図３は、ＸＧＡ−ＬＣＤパネルのブロック・ディム効果を示す。最もクリティカルなブロック・ディムは、「ドードー」・パターンと呼ばれる特殊な非対称パターンに関連して起こる。ドードー・パターンは、例えば白−黒−白−黒−白−黒などの値を連続した列で表示する。

次の表は、ドットの輝度を、Ｖｃｏｍに対する印加電圧の極性＋および−（上または下のガンマ曲線）を付けた１（白に対して）また０（黒に対して）として示す。この非対称パターンによって、列から行への容量結合のためにＶＬ供給に大きな戻り電流が生じる。この大きな戻り電流は、個々のゲート・ドライバの局部ＶＬ供給に対して大きな外乱を引き起こす。ＶＬ導電路の有限なインピーダンスのために、局部ＶＬの外乱は１ライン時間内に十分に減衰することができない。ＶＬは全てのドット（Ｃｓｔに接続された）で基準として使用されるので、ゲート・ドライバごとに異なるＶＬレベルは異なるグレイ値をもたらす。このことによって、結果として、図３に示すブロック・ディム効果が生じる。

ドードー・パターンに関して、全ての奇数列は白であり、全ての偶数列は黒である。行１の第１のピクセルは、３個のドットを含み、赤および青ドットを表示し（紫紅色）、第２のピクセルは緑を表示する。ドードー・パターンは目で灰色に知覚される。というのは、紫紅色と緑の光学的平均は灰色だからである。選択された極性反転方式のために、印加信号の極性は列ごとに、また行ごとに（ドットごとに）変化する。

表が示すように、第１行のドットの半分は１＋であり、他の半分は０−である。行２では、ドットの半分は１−であり、他の半分は０＋である。「０」および「１」に対応する電圧レベルはガンマ曲線によって決定されるが、これを図４に示す。

例えば「１」＝Ｖｃｏｍ＋／−０．５Ｖおよび「０」＝Ｖｃｏｍ−／＋５．０Ｖである場合、平均列電圧は、行１ではＶｃｏｍ＝＋２．２５Ｖであり、行２ではＶｃｏｍ＝−２．２５Ｖである。したがって、平均列電圧は、ライン時間ごとに４．５Ｖだけ跳ぶ。これが、ドードー・パターンが非対称パターンと呼ばれる理由である。

図５ａは、ソース・ラインＳＬからゲート・ラインＧＬへの容量結合の模式図を示す。全てのドットでの列と行の間の重なりキャパシタンスＣｓｇｏのために、平均列電圧のこの４．５Ｖの跳躍は、ＬＣＤパネルの全てのゲート・ラインＧｌｙに容量的に結合する。キャパシタンスＣｇｌは、図２で説明したように、キャパシタンスＣｓｔ’とＣｌｃの簡略化したものである。静電容量Ｃｓｇｏと静電容量Ｃｇｌの比は、ほぼ１：５である。このことは、ソース・ラインに存在するパルスの振幅の約１／６はゲート・ラインＧＬに結合することを意味する。一対のＴＦＴ−ＬＣセルに注目すると、ソース・ラインＳＬｏｄｄとソース・ラインＳＬｅｖｅｎは、平均（ＳＬｏｄｄ＋ＳＬｅｖｅｎ）／２で置き換えることができる。これを図５ｂに表す。したがって、ゲート・ラインに容量結合された電圧は、この例では４．５Ｖ／６＝７５０ｍＶである。留意されたいことであるが、ドット極性反転ドライブ方式のために２つの隣り合う列で印加電圧の極性は反対であるので、パルスＳＬｏｄｄおよびＳＬｅｖｅｎは位相がずれている。

図６は、ドードー・パターンによるＶＬ導電路外乱のある模式的なＸＧＡ−ＬＣＤパネルを示す。容量結合によってゲート・ラインＧＬに運ばれた電荷は、それから、ゲート・ドライバ（ＧＤ１〜ＧＤ３）の出力段（ＯＵＴｘ）を通して、対応するゲート・ドライバの局部ＶＬ（ＶＬ＿１、ＶＬ＿２、ＶＬ＿３、その他）に放電する。放電電流は、ＶＬＬＣＤパネルの導電路の抵抗器Ｒｐを通過する。

ＸＧＡ−ＬＣＤパネルの全ゲート・ライン・キャパシタンスは、一般に、２５７ｎＦ（＝７６８ライン×３０７２列×１０９ｆＦ／ゲート・ライン）であり、また平均ＬＣＤパネル導電路抵抗は５０Ωである（２×２５Ω、平均値はＶＬ供給から中間ゲート・ドライバ・デバイスまで）。放電過程に対しての結果として得られるＲＣ時定数は１２．９ｍｓ（５０Ω×２５７ｎＦ）であり、これは約２０ｍｓのＸＧＡ行時間に非常に近い。このことは、放電過程は１行時間内に完了し得ないことを意味する。というのは、６ビットＬＣＤパネルの精度内でＶＬを放電するのに、一般に６タウが必要とされるからである。

局部ＶＬの電圧は、個々の抵抗Ｒｐを流れる電流と同じ放電曲線を示す。したがって、ＶＬ供給に向う方のインピーダンスは場所に依存しているので（直列接続されたＲｐの数）、放電振幅および波形はＶＬ＿１、ＶＬ＿２、またはＶＬ＿３で非常に異なっている。

図７は、ドードー・パターンが列に加えられたとき、ＶＬ＿１、ＶＬ＿２、およびＶＬ＿３に局部的な波形があるＸＧＡ−ＬＣＤパネルを示す。図７で、能動ゲート・ラインＧＬｙが低くなるとき、ＶＬ＿１、ＶＬ＿２およびＶＬ＿３の外乱はサンプリング点ｔ_{ｓａｍｐｌｅ}で相当に異なることが明らかに目立っている。

図８は、ドット電圧のサンプリングを示す。サンプリング点ｔ_{ｓａｍｐｌｅ}で、ソース・ラインＳＬｘの電圧がドットでサンプリングされる。理想的なＶＬ値と異なる電圧Ｖ_{ＧＬｙ−１}がドットに余分な電荷をもたらし、この余分な電荷は、ＴＦＴトランジスタがいったんオフになると、静電容量ＣｓｔおよびＣｌｃに保存される。ＧＬｙ−１の平均電圧はＶＬであるので、ドット・セルの平均電圧は、ΔＶｄｏｔ＝−（ＶＬｙ−１（ｔ_{ｓａｍｐｌｅ}）−ＶＬ）×Ｃｓｔ’／（Ｃｓｔ’＋Ｃｌｃ）のオフセット電圧を得る。

ＣｓｔおよびＣｌｃはほぼ同じであるので、平均ドット電圧は、サンプリング時に電圧ＶＬ_ｙ−１−ＶＬのほぼ半分のオフセット（誤差）を有する。Ｖ_{ＧＬｙ−１}の外乱は、ゲート・ドライバの入力の局部ＶＬ＿１ラインからＶＬ＿３ラインまでの外乱に等しいので、ドットでの誤差は局部ＶＬ外乱に依存する。ＶＬ導電路抵抗は有限のステップでゲート・ドライバごとに増加するので、ドット誤差電圧ΔＶｄｏｔは、また、２個のゲート・ドライバ間の境界でステップを生ずる。誤差関数のこのステップは、目で検出することができ、図３に示す。この目に見える結果は、異なる強度の階調を有しかつ全てのゲート・ドライバデバイスの境界に対応する縁を有する水平方向ブロック・ディムである。

ブロック・ディムをもたらす別の効果がある。第２のブロック・ディム効果は、どんなパターンでも起こり得る。これは第１のブロック・ディムほど強くなく、また通常人間の目で検出することができない。しかし、ＬＣＤパネル上でチップ上にＶＬを不注意に供給経路設定することで、または一般に大きなＶＬ導電路抵抗によって、この効果が検出可能なレベルになることがある。ＶＬに対する外乱の第２の原因は、ゲート・ドライバが「オフ」状態（ＶＬ）に切り換わったときのゲート・ラインＧＬｙの放電電流である。ＧＬｙの電荷は、出力段を通して対応するゲート・ドライバの局部ＶＬ＿ｘ供給に、それからＶＬ導電路抵抗Ｒｐを通してＶＬ供給に放電する。ＧＬｙの切換え後の最初に、電荷の相当な部分が同じドライバの他のゲート・ライン全てに局部的に分散される。例えば、全ての選択されないゲート・ラインのキャパシタンスは、ＶＬ減結合コンデンサとして作用する。この局部的なＶＬ減結合によって、局部ＶＬ＿ｘの外乱の振幅は大きく減少する。隣り合うゲート・ドライバの選択されないラインは、また、局部減結合キャパシタンスとしても作用し、さらに外乱の振幅を減少させる。

図９は、局部ＶＬ＿ｘごとに３つのパルスを示す。第１のパルスは、デバイス・ゲート・ドライバＧＤ１でドライブされた任意のＧＬが低くなっていくときの局部的な外乱を示す。第２のパルスは、ゲート・ドライバＧＤ２からのＧＬが切り換わるときの局部的な外乱であり、第３のパルスはゲート・ドライバＧＤ３からのＧＬが切り換わるときに生じる。ＶＬ上の外乱またはスパイクは、ちょうどサンプリング時に生じる。ＴＦＴは急速に閉じるので、誤差Ｖ_{ＧＬｙ−１}（ｔ_{ｓａｍｐｌｅ}）−ＶＬの小部分だけがドットに注入される。しかし、いくつかの用途ではこれが目に見えるディムをもたらすことが起こり得る。

図１０は、追加の供給導電路ＶＬｃｌｅａｎのあるＬＣＤパネルを示し、ゲート・ドライバＧＤ１〜ＧＤ３は模式的に示されている。ドードー・パターンの主な問題は、ゲート・ドライバデバイス（ＶＬ＿１、ＶＬ＿２、ＶＬ＿３、その他）の局部供給がソース・ラインの結合から十分に速く回復しないことである。大きなＬＣＤパネル抵抗と、ＬＣＤパネル・ゲート・ラインのキャパシタンスの大きな総量とによって、時定数は余りにも長くなる。この時定数は、実際的に減少させることができない。しかし、ＶＬ誤差電圧は、サンプリング点でＬＣＤパネルのアドレス指定されたラインの記憶コンデンサに対して悪影響を及ぼすだけである。アドレス指定されないラインがほぼラインごとに跳ぶ静電容量Ｃｓｔ基準電圧を有するかどうかは、２番目に重要なことに過ぎない。というのは、このことはドットのサンプリング動作を変えないからである。本発明は、この非凡な観察に基づいている。サンプリング点で正しいドット電圧を蓄積するためには、現在アドレス指定されているラインだけが、静電容量Ｃｓｔに接続されたきれいなすなわち誤差のないＶＬラインを必要とする。

ゲート・ラインＧＬｙ−１の放電にだけ専ら使用される追加の供給ラインをＬＣＤパネル上に追加することで（Ｃｓｔが前のＧＬに接続されている場合に）、ソース・ラインによってゲート・ラインＧＬｙ−１に結合されるパルスは、非常に速く減衰できるようになる。というのは、放電する必要があるキャパシタンスは、全ＬＣＤパネル・キャパシタンスの１／７６８（ＸＧＡパネルの場合）または１／１０２４（ＳＸＧＡパネルの場合）に過ぎないからである。その結果として、ＶＬｃｌｅａｎ供給導電路のＬＣＤパネル導電路抵抗Ｒｐ２は、ＶＬのＬＣＤパネル導電路抵抗Ｒｐ１よりも相当に高くすることができる。同じ原理は、ＶＬｃｌｅａｎをゲート・ラインＧＬｙ＋１に接続することによって次のゲート・ラインＧＬに接続されたＣｓｔを有するＬＣＤパネルに適用することができる。

図１１ａは、従来の２レベル・ゲート・ドライバの出力段アーキテクチャを示す。従来のゲート・ドライバでは、ゲート・ラインが選択されたとき、ＰＭＯＳトランジスタＭＰ１が導通する。このラインが選択されないとき、ＮＭＯＳトランジスタＭＮ１が導通する。

図１１ｂは、２つのゲート・オフＶＬ供給を有するゲート・ドライバの出力段アーキテクチャを示す。１つのＰＭＯＳトランジスタＭＰ１および１つのＮＭＯＳトランジスタＭＮ１の代わりに、追加のＶｌｃｌｅａｎラインを有するゲート・ドライバには、１つのＰＭＯＳＭＰ１と２つのＮＭＯＳＴ（ＭＮ１およびＭＮ２）がある。追加のＶＬｃｌｅａｎラインのある出力段では、ＭＰ１のタイミングは従来のゲート・ドライバと同じになっている。しかし、ＭＮ１およびＭＮ２は、僅かに違ったようにドライブされる。図１２に示すように、ＭＮ２は全位相ＧＬｙ−１で導通するので、ゲート・ラインＧＬｙが選択されたとき、ゲート・ラインＧＬｙ−１はＶＬｃｌｅａｎラインに接続される。全ての他の選択されない位相でＭＮ１が導通するので、全ての他のゲート・ラインはＶＬに接続される。留意されたいことであるが、ＯＵＴｘがＶＨからＶＬに切り換わるとき位相ＧＬｙの終りで既にＭＮ１をオンにするのがよいだろう。サンプリング点（ｔｓａｍｐｌｅ）を決定するこの遷移は、通常、信号ＤＩＳ（「ディスエーブル」）またはＥＯＮ（「出力イネーブル否定」）をアクティブ化することによって起こる。

従来技術で知られている、供給導電路抵抗のある模式的なＸＧＡ−ＬＣＤパネルを示す図である。 ＴＦＴ−ＬＣＤドット・モデルを示す図である。 ＸＧＡ−ＬＣＤパネルのブロック・ディム効果を示す図である。 ６ビット分解能の場合のガンマ曲線を示す図である。 ソース・ラインからゲート・ラインへの容量結合を示す模式図である。 図５ａのソース・ラインからゲート・ラインへの容量結合の簡略化を示す図である。 ドードー・パターンによるＶＬ導電路外乱のある模式的なＸＧＡ−ＬＣＤパネルを示す図である。 ピクセル電圧のサンプリング時におけるＶＬ導電路外乱の波形を示す図である。 ドット電圧のサンプリングを示す図である。 ゲート・ラインＧＬｙ放電によるＶＬ導電路外乱のあるＸＧＡ−ＬＣＤパネルを示す図である。 追加の供給導電路ＶＬｃｌｅａｎの付いたＬＣＤパネルを示す図である。 最先端の出力段を示す図である。 追加の供給ラインＶｌｃｌｅａｎのある出力段を示す図である。 提案された出力段を示すタイミング図である。

Claims (5)

1. 複数のゲート・ドライバ（ＧＤ）およびソース・ドライバ（ＳＤ）を有するディスプレイであって、前記複数のゲート・ドライバ（ＧＤ）および前記ソース・ドライバ（ＳＤ）は、ｘ行（Ｒｘ）とｙ列（Ｃｙ）に配列されたドットを有する当該ディスプレイを駆動し、
   前記ゲート・ドライバ（ＧＤ）のそれぞれは、当該ディスプレイの複数のゲート・ライン（ＧＬｙ）を駆動するためのいくつかの出力段（ＯＵＴｘ）を有し、
   前記ゲート・ドライバは、第１電圧を供給するための供給ライン（ＶＬ）と前記第１電圧とは異なる第２電圧を供給するための更なる供給ライン（ＶＨ）と前記第１電圧を供給する追加の供給ライン（ＶＬｃｌｅａｎ）のうちのいずれかを、前記ゲート・ラインに接続するように構成されており、
   前記複数のゲート・ライン（ＧＬｙ）のうちのアドレス指定された１つのゲート・ラインの各記憶コンデンサは、前記アドレス指定されたゲート・ライン（ＧＬｙ）の前のゲート・ライン（ＧＬｙ−１）に、接続されており、
   前記アドレス指定されたゲート・ライン（ＧＬｙ）が前記更なる供給ライン（ＶＨ）に結合された時点で、前記追加の供給ラインを、前記前のゲート・ライン（ＧＬｙ−１）に接続する、
   ディスプレイ。
2. 前記出力段がＰＭＯＳトランジスタおよび２個のＮＭＯＳトランジスタを備え、かつ、前記ＰＭＯＳトランジスタ（ＭＰ１）が前記更なる供給ライン（ＶＨ）と前記出力段の出力（ＯＵＴｘ）との間に配列され、かつ、前記２個のＮＭＯＳトランジスタのうちの一方のＮＭＯＳトランジスタ（ＮＭ１）が前記供給ライン（ＶＬ）と前記出力段の出力（ＯＵＴｘ）との間に配列され、かつ、前記２個のＮＭＯＳトランジスタのうちの他方のＮＭＯＳトランジスタ（ＭＮ２）が前記追加の供給ライン（ＶＬｃｌｅａｎ）と前記出力段の出力（ＯＵＴｘ）との間に配列されている、請求項１に記載のディスプレイ。
3. 前記追加の供給ライン（ＶＬｃｌｅａｎ）が、ＶＬ電位から別個の導電路で経路設定される、請求項１に記載のディスプレイ。
4. 前記供給ライン（ＶＬ）の導電路と前記追加の供給ライン（ＶＬｃｌｅａｎ）の導電路が、同じ供給レベルに結合される、請求項１に記載のディスプレイ。
5. 前記供給ライン（ＶＬ）の導電路と前記追加の供給ライン（ＶＬｃｌｅａｎ）の導電路が、供給回路の出力に対して前記導電路のインピーダンスが小さい位置で互いに接続される、請求項１に記載のディスプレイ。

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