JP4614940B2 - 増幅度の調整方法および回路 - Google Patents

Description

本発明は、請求項１と６のそれぞれの前文による方法と回路に関するものである。特に、例えば光データ送信でのデジタル受信器における自動ゲインコントロールに関する。

そのような方法と回路は、名称が「自動ゲインコントロール」の米国特許3,931,584号に記載されている。

通信システムは、高信頼な情報伝達を提供するようにデザインされ、様々なチャンネルの不完全さに対応できるようになっている。デジタル通信システムでは、信号品質を計測するための最も重要なパラメータはBER（ビット誤り率）である。受信器終端で引き出されるべき信号は、データとクロックの情報を含む。受信信号の振幅は減衰しており、その減衰度は伝送チャンネルの長さと型式に依存する。有線および無線で伝送されるデジタル信号のパワーレベルが変化するために、通常、自動ゲインコントロール回路（AGC）がCDR回路（クロックおよびデータの復調）の前に置かれている。CDR回路は、クロック復調（CR）、アナログ・デジタル変換器(ADC)、サンプリング回路からなり、サンプリング回路はクロック復調回路で復調されたクロックを受ける。

自動ゲインコントロールは、入力信号の増幅度を調整し、二乗平均の平方根、平均、あるいはピークの値において、出力信号を実質的に一定の信号レベルにするのに広く使われている。大抵のデジタル通信システムは数十dBのレンジで変化する受信信号に適応するようなしなければならない。しかし、AGCの出力信号のパワーレベル変化は、出来るだけ小さく、少なくとも１ｄＢより小さくするべきである。

米国特許3,931,584号において、発明者は、AGCを二つの回路に分離し、一つは粗く、もう一つは細かくゲインコントロールができる回路を提案している。微調整AGCの増幅度調整のために、ADC回路が生成するデジタルワードの符号と最も重要なビットがモニターされる。その符号と最も重要なビットが０−１および１−０の組み合わせであることを検出するために、排他的OR (XOR)の演算操作が行われる。その組み合わせは、二つの補完システムにおいて、ハイが正、ローが負を示す。そこで、０−１および１−０の組み合わせの度数が一定時間内で計数される。この文献によれば、当業者にとって、AGCの増幅度をコントロールするのに、ディジットの何らかの組み合わせを計数するのは明白なことのようである。コンパレータがその計数値と閾値とを比較する。計数値が閾値より少なければ、微調整AGCはパワーレベルを増し多ければ減ずる。それにより入力信号の増幅度は、最高および最低のデジタルワードがそれぞれデジタルワードで表現できる最大と最少に近づくようなレベルにセットされる。したがって、信号の振幅を示すことができるデジタルワードの数を最大にすることにより、変換器の量子化ノイズが低減される。

その方法は、閾値がノイズのパワー、ノイズの分布や分散のような通信チャンネルの状況に依存するという欠点がある。波長分割マルチプレックス（WDM）のような非常に歪んだチャンネルや無線チャンネルの場合には、通常の方法は適切でないか非常に悪い働きにさえなるかもしれない。時間的に変わるチャンネルでは、最適のデコーディング性能を得るために、チャンネルの作動状況の測定と新閾値の選択がAGC回路の複雑さを増すことになる。これらの測定は非常に歪んだチャンネルでは殆ど実際的ではない。そのようなチャンネルのために開発された受信器は、チャンネルイコライザか、強力なECC（エラー訂正コード）またはその組み合わせを利用しなければならない。

本発明の目的は、最適化されたBERを得るために、受信器の中にあって増幅率を調整する方法と回路を提供することである。

この目的は、独立請求項の主要事項によって達成されている。

本発明の好ましい実施例が独立請求項の主要事項である。

慣例に従えば、「最適な」とか「最適化された」という言葉は幾分曖昧な意味で使用される。その意味するところは、最適化されたBERの解が実際のフレームワークまたは解の空間のなかに探し求められ、より小さなBERが達成されるかもしれないような少し変形されたフレームワークの場合を除外しない。

一つのデジタル値より多くの値をサブセットにグルーピングすることが、要求されるカウンターの数を有利に減らして、回路の複雑さを減じることになる。

均一性パラメータを最小化することが、非常に歪んで時間的に変化する信号にとっても、最少のBERに近づけるため、増幅率を調整するのに有効な方法を提供する。この技術は、リニヤおよびノンリニヤの歪みがあるノンガウシャンの時間的に変化するチャンネルに適用できる。

最初に内部サブセットを、次に外部サブセットを定義して、内部サブセットと外部サブセットのカウンタの値を比較することが最小の探索を回避する。もし内部サブセットの値が外部サブセットのカウンタの値より大きければ増幅度は増大させられる。

内部サブセットのカウンタの値から外部サブセットのカウンタの値を引いた差がコントロールパラメータを構成する。それは比例・積分・微分制御装置（PID制御装置）やファジー制御装置のような一般的な制御アルゴリズムと共に有効に利用することが出来る。

以下に、本発明の実施例を関連する図面を参照しながら記述する。本発明は、以下に示す実施例を参照して詳細な説明と図面により記載されているが、特に記載された実施例により本発明が限定されるものではなくて、記載した実施例は、本発明の様々な態様のほんの一事例にすぎないのであり、本発明は後述の請求項により定められる範囲である。

幾つかのカウンタが紹介され、以下に述べるように、その幾つかは粗AGCユニットのために使われ、他の幾つかは微細AGC調整のために使われている。

粗および微細AGCユニットは他のエレメントによりコントロールされるので、これらのユニットをゲイン可変増幅器（VGA）として選定するのが適切であるかもしれない。AGCとVGAは、以下では同義語として使用されるであろう。

優れたAGCの能力は幾つかのAGCユニットを使うことにより実現される。一般的には、粗AGCユニットは、より精密なゲインコントロールを行う微細AGCユニットより広いダイナミックレンジを持っている。一実施例では、粗AGCユニットは、普通のやりかたにしたがってコントロールされる。ピーク検出器は、粗AGCユニットの出力信号での、正のピークのみまたは正と負のピークの何れかを検出し、それに応じて増幅度を調整する。特に、粗AGCユニットの出力信号が、予め定められた時間の部分において、正の閾値を超えるか、正の閾値を超えて負の閾値より下に低下するときに、それは検出される。

もう一つの実施例では、図１に関連して記載されているが、粗AGCユニットは、論理ユニットまたはDSP（デジタル信号処理）回路で生成される信号によりコントロールされてもよい。スタートアップでは、粗AGCユニットは、トータルゲインを速やかに動作態勢とし、その後、微細AGCが最終的にゲインを調整して、デジタルイコライザまたは他のデコーディング回路の出力で最小のBERになるようにする。

特に、パワーアップ後、微細AGCのゲインは、ある初期値に設定される。それは正側および負側の調整ができるように、微細AGCユニットのゲインの最大でも最小でもないゆとりのある中間のゲイン値に設定される。それから、粗調整の場面では、粗AGCユニットのゲインのみが調整されて、次のADCの入力信号を動作態勢とする。すなわち、粗ゲインパラメータ ｍ_ｃを低いほうの閾値より上に維持する。入力信号が動作態勢に至ったとき、粗AGCユニットのゲインは固定されたままで、微細AGCのゲインは、通常の動作で最少のBERになるように、入力信号のレベルを最適化する。微細AGCのゲインが最小値または最大値に到達したときには、受信器は、粗AGCユニットのゲインを再調整するために、粗調整場面に戻っても良い。粗調整場面の間、粗AGCユニットのゲインは、粗ゲインパラメータ ｍ_ｃがいつも低いほうの閾値より上に維持されるように調整される。光学的に増幅されるDWDMシステムにおいて生じるかもしれない最も困難な状況は、多くのチャンネルが切り離されるとき、または光増幅器において大きな過渡的パワーを生じるようなアド/ドロップマルチプレクサ(ADM)で、同時に多くのチャンネルが付加されるときである。粗調整場面に戻るときに、微細AGCのゲインは再びゆとりのある中間のゲイン値に設定され、粗AGCユニットのゲインは、先に説明したように、トータルゲインを動作態勢とするように調整される。

図１は、本発明による受信器の関連部分のブロックダイアグラムを示す。それは、粗VGAユニット２，微細VGAユニット３，クロック復調(CR)４，サンプラ５，ADC６，デジタルイコライザ７，微細論理ユニット８，粗論理ユニット９等からなっている。粗VGAユニット２に入力される入力信号10は、受信器終端でのチャンネルにより歪んだ伝送信号を表している。それは、無線通信の場合のアンテナの出力信号、あるいは光データ伝送の場合の光から電気へのインタフェースからの出力信号でもよい。

クロック復調回路４への入力信号は十分に強くなければならない。しかし、サンプラ５とADC６へは、最少のBERを達成するために、最適な強度の信号を提供することがより肝要である。この終端に対しては、粗と微細のVGA２と３とが入力信号を増幅してゲインコントロールされた信号12を生成し、それがCR回路４とサンプラ５に入力される。CR回路４は、シンボルクロックを復調して、ライン13と11とでサンプラ５とADC６とにコントロール信号を提供する。これらのコントロール信号は、ゲインがコントロールされた信号12に対して、適当な位相をすでに持っている。そのようなクロック復調回路は、1995年にKluwer Academic Publishers からA.Buchwald, K.W.Martin により発行された「Integrated Fiber-Optic Receiver 」に記載されている。ADC６とサンプラ５との順番が入れ替わってもよいことに注意するべきである。

サンプラ５は基本的にサンプリングとホールドの回路から成り立ち、それは、時間内の適切なポイントでゲインをコントロールされた信号12をサンプリングし、一定の信号を、次のサンプリングが行われるまで、ADCに対してライン14上に出力する。ADCは、デジタルのワードの形で、デジタルイコライザ７と微細論理ユニット８と粗論理ユニット９に対してライン15上に出力する。デジタルイコライザ７はISIに好んで挑んでイコライザの機能を提供する。微細論理ユニット８は、基本的にADC６によって提供されるデジタルのワードの統計値を計算し、微細VGA３のゲインをコントロールするために、微細ゲインコントロール信号をライン18上に生成する。粗論理ユニット９も同様に動作し、粗VGA２のゲインをコントロールするために、粗ゲインコントロール信号をライン19上に生成する。微細論理ユニット８と粗論理ユニット９の動作は、以下に、もっと詳細に説明される。微細論理ユニット８の二つの実施例が図２ａと図２ｂに示されている。

もう一つの実施例では、サンプラ５とADC６とがオーバーサンプリングをしてもよい。結果として、一つより多くのデジタルワードが、入力信号10のなかで構成されているそれぞれのシンボルに対して、ライン15上に提供される。この場合、デジタルイコライザ７は、オーバーサンプリングされたデジタルワードをシンボルあたり一つのデジタルワードに減じてもよく、このデータをライン20上で、論理ユニット８と９に提供するか、または、その代わりにオーバーサンプリングされたデジタルワードは直接論理ユニットで処理されても良い。

ADC６は、２^ｎの量子化レベルを持ち、それぞれのサンプルはｎビットで表される。２^ｎの異なった量子化レベルがデジタルワードのセットＳにマッピングされ、Ｓ＝｛ａ_ｉ｝、ｉ＝１，２，…、２^ｎで表される。デジタルワードａ_ｉの添字ｉは量子化サンプルの大きさのレベルを数値の順列、すなわちａ_１＜ａ_２＜…・＜ａ_２nで表す。

特別な時間間隔MTのなかで、DSPは２^ｎカウンタを使ってそれぞれの可能なワードの生起をカウントする。ここで、Ｍはこの時間間隔における全てのワードの数であり、Ｔは伝送のシンボルレートｆの逆数であるシンボル周期である。

ある振幅のサンプルを計数するために、数式１で定義される簡単な指標関数が使われる。

粗AGCは増幅された出力信号の強さを示す粗ゲインパラメータｍ_ｃを利用する。この目的ために、ＳのサブセットScを導入し、それはデジタルワードのセットを表すかまたは信号の強さに関連する量子化レベルを表している。このパラメータｍ_ｃは数式２で得られる。
ｂ_ｊはディスクリートな時間インデックスｊでの量子化サンプルである。多くのチャンネルに対して、Ｓc＝｛ａ_２n｝を使うのが良い選択である。反対に、光チャンネルまたは一般的に信号に依存するノイズをもつバイナリーチャンネルに対し、Ｓc＝｛ａ_１，ａ_２n｝は満足な動作を提供する。後者の選択はまた他のチャンネルに対しても動作のロスなしに適用できることに注目のこと。

粗調整の場面では、粗論理ユニット９はパラメータｍ_ｃを複数の閾値と比較し、それにより粗ゲインを減少または増大させるための信号を生成する。その結果、粗AGCは、その信号が指示された限度内で十分なパワーを持つことを保証する。

微細AGC２は、ディスクリートな振幅の分布の均一性を示す均一性パラメータｍ_ｕにより調整される。この終端に対して、全ての量子化レベルのセットＳはｌ個のばらばらなサブセットに分割される。（数式３）ここで、２≦ｌ≦２^ｎである。

それぞれのサブセットＳ_ｑに対して、整数ｋ_ｑが伴っている。ｋ _ｑ はＭ個の計測またはサンプル中にあることが期待される、サブセットＳ _ｑ の量子化レベルの期待される回数を表す。それぞれのサンプルは一つのサブセットに付随しているので、数式４が成り立つ。

普通、均一性を達成するには、ｋ_ｑはＭ/ｌを選ぶべきである。チャンネルについての付加的な知識から、ｋ_ｑの値を少し不均一な値にすることにより、より良い動作が得られる可能性がある。

微細AGCユニットをコントロールする均一性パラメータｍ_ｕは数式５で定義される。

特にｋ_ｑでの適切なパラメータの選択で、均一性パラメータｍ_ｕを最少にすることにより最少のBERを達成できる。パラメータの選択が不適切な場合には、局所的な最小値に導くことはできるが、最低のエラーになるような最適なゲインの値を見出すのは困難である。

図２ａは微細論理ユニット８の機能を示している。図２ａには、分配回路50、カウンタ51から54、差分の絶対値回路59から62、レジスタ55から58、加算器70、比較器72、保持回路71と74、排他的OR（XOR）ゲート73、微細ゲイン演算回路75などが示されている。ADC６によりライン15上で、またはデジタルイコライザによりライン20上で提供されたデジタルワードは分配回路50に入力される。分配回路50は、それぞれのデジタルワードを複数のデジタル値と比較する。そのデジタル値は、デジタルワードを一つのサブセットＳ_ｑと関連付けるために、想定された値である。ここで、１≦ｑ≦Mである。それぞれのサブセットＳ_ｑに対応してカウンタ51から54の一つが連結される。分配回路50は、デジタルワードが属するサブセットに対応するカウンタをインクリメントするために、全てのデジタルワードに対しクロックパルスを生成する。さらに、それぞれのサブセットに対し、ひとつずつの差分の絶対値回路とレジスタが備えられている。それぞれの差分の絶対値回路は、差分の絶対値回路が接続されているカウンタとレジスタのカウンタ値からレジスタ値を引いた値の絶対値を計算する。それぞれのレジスタには、一つの値ｋ_ｑが納められている。ここで、１≦ｑ≦Mである。加算器70は全ての差分の絶対値回路の出力を加算する。その結果、分配回路50、カウンタ51から54、差分の絶対値回路59から62、レジスタ55から58、加算器70とで数式５を実行する。したがって、加算器70の出力は均一性パラメータｍ_ｕを構成する。

カウンタ51から54は、MTの周期の間に分配回路50に入力されたＭ個のデジタルワードをカウントする。ここでＴはシンボル周期である。次に、均一性パラメータｍ_ｕ[p]が時刻ｔ_ｐで計算され、カウンタはリセットされる。

保持回路71は、先の時刻ｔ_p-1＝ｔ_p-MTで計算された均一性パラメータｍ_ｕ[p-1]を蓄積している。ここでｔ_ｐは現在の時刻である。さらに均一性パラメータｍ_ｕの計算はデジタルワードがライン15と20上で無視されているアイドル時間Ｔ_ｉに行われても良い。もしＴ_ｉが０でないならば、Ｔ_ｉはMTに加えられなければならないが、簡単化のために、以下の議論ではＴ_ｉは０であるとする。比較器72は、新しく計算された均一性パラメータｍ_ｕ[p]と先に計算された均一性パラメータm_u[p-1]とを比較してコントロール信号ｃ[p]∈{-1,1}を出力する。コントロール信号ｃ[p]はXOR回路73に入力される。それはゲイン位相調整に使用されるタイミング信号ｂ[p]∈{-1,+1}を生成する。タイミング信号ｂ[p]∈{-1,+1}は、タイミング信号ｂ[p]をMTだけ遅らせるための保持回路74を経てXOR回路73の他の端子に帰還される。その結果、XOR回路73はｂ[p]とｂ[p-1]とで排他的ORを演算する。表１にその機能を示す。

実際には、均一性パラメータｍ_ｕを最小化し、その結果、ゲイン調整はディザーモードで動作する。この回路が均一性パラメータｍ_ｕを使った方法でゲインを調整している間、最小値のまわりをディザーしている。

微細ゲインコントロール信号の新しい値が数式６を使って得られる。

数式６において、fg[p-1]は先のまたは古い微細ゲインコントロール信号を表し、Δは微細ゲインコントロール信号の調整ステップを表す。数式６は微細ゲイン演算回路75で実行される。微細ゲインコントロール信号fgはライン18を経由して微細VGA３に与えられ、ゲインを更新する。ある微細ゲインコントロールの後に、ゲインのレンジが最少の均一性パラメータｍ_ｕとBERに対応するゲインに到達してそれを追跡する。

代わりの実施例では、XOR回路73は、論理値１または０を入力し、０または１を出力するような普通の論理回路であってもよい。この実施例では、数式６は、微細ゲイン演算回路75で、先の微細ゲインコントロール信号fg[p-1]は、もしｂ[p]が１ならばΔだけ増加され、もしｂ[p]が０ならばΔだけ減少されなければならない。

図２ｂは微細論理ユニット８の第２の実施例を示している。図２ａの第１の実施例と対照させると、エレメント55から75が保持回路81、82、83、84とマイロプロセッサ85とに置き換わっている。分配回路50とカウンタ51から54でＭ個のサンプルが処理され、そのカウンタ値が保持回路81から84に蓄積される。その後、カウンタはリセットされ、次のＭ個のサンプルを処理する準備をする。マイクロプロセッサ85は保持回路81から84の値を読み出し、数式５に則って均一性パラメータｍ_ｕを計算する。次に、マイクロプロセッサは、図２ａの回路で説明したような保持回路71、比較器72、XOR回路73、保持回路74、微細ゲイン演算回路75などの機能を実施する。

後でシミュレーション結果と関連付けて説明するように、Ｍの代表的な値は120,000である。結果として、分配回路50とカウンタ51から54とに要求される動作周波数はマイクロプロセッサ85の動作周波数より実質的に高くなる。マイクロプロセッサ85は単に数式５の計算を行うだけでなく、最小値のサーチを行わなければならないが、実質的な動作速度の差は120,000であるＭに対しておおまかに1,200倍であり、カウンタ値の処理にはマイクロプロセッサの100クロックサイクル掛かる。したがって、高速なアプリケーションでも、普通のクロック周波数をもつ一般的な用途のマイクロプロセッサを使うことが出来る。標準的なマイクロプロセッサの適用は、開発コストや、特に小さなバッチサイズでは、受信器のコストを下げる。

もしマイクロプロセッサ85が短時間で全てのカウンタ値を取り込めるほど十分速ければ、あるいは、カウントされるＭ個のサンプルのブロック間のアイドル時間で、ある数のサンプルが捨てられるならば、保持回路81から84は省略しても良い。アイドル時間内で、マイクロプロセッサ85はカウンタ値を読み出しても良い。

もう一つの実施例では、カウンタ値は、マイクロプロセッサ85によって、MT/lより小さな間隔で次々に読み出される。続いてそれぞれのカウンタはリセットされる。この実施例では、それぞれのカウンタが評価する時間間隔はお互いに対してシフトされる。シンボルはあるパターンに現れないで、統計的に独立であることを仮定しているから、このシフトは受容される。

第３の実施例では、図には表されていないが、量子化されたサンプルが直接にマイクロプロセッサに入力されてもよい。このときマイクロプロセッサは、図２ａで示されたエレメント50から75の機能を実行する。そのような回路構造は、マイクロプロセッサ85の動作速度の制限による普通のトランスファーレートにのみ応用できる。この実施例では、カウンタ51から54は加算器の論理によりインクリメントされるレジスタで単純に実行されても良い。

その他の実施例では、サブサンプリングを行っても良い。すなわち、それぞれのサンプルではなくて、二つおき、または三つおきのサンプルが処理されカウントされる。

図３は、デジタル化されたサンプル値の統計をバーグラフで示している。可能なデジタルワード21はＸ軸にプロットされている。ADCが３ビットのデジタイズを行うと仮定している。結果として、デジタルワードのレンジは０から７となる。それぞれのバーの領域23は、一連のＭ個のデジタルワードのなかで、特定のデジタルワードの発生数を示す。そのような統計は、それぞれのデジタルワードに対して一つのカウンタが備えられて居れば、得ることができる。

図４は、第１のサブセットに対して、図３の統計によるカウンタ値を表す。全ての可能なデジタルワードのセットＳは４つのサブセット22に分割されている。最初のサブセットＳ_１はデジタルワード０と１、２番目のサブセットＳ_２はデジタルワード２と３、３番目のサブセットＳ_３はデジタルワード４と５、４番目のサブセットＳ_４はデジタルワード６と７からなっている。実線の上側境界をもつバーの領域は、対応するサブセットに対するカウンタのカウンタ値を表す。結果として、図４のサブセットＳ_１に対するバーの領域は、図３におけるデジタルワード０と１に対するバーの領域と等価である。破線24、特に破線で定められた領域は、一定値k₁,k₂,k₃,k₄を表し、それらは差分を得るために、カウンタ値から差し引かれる。数式５に関連して説明されたように、均一性パラメータｍ_ｕを得るために、差分の絶対値が加算される。差分の絶対値は実線と破線の間のストライプ26の領域で表される。

図５は本発明のその他の実施例における二つのサブセットの選択を表す。可能なデジタル値のセットＳは外側のサブセットＳ_１、41と内側のサブセットＳ_２、42との分割されている。外側のサブセットＳ_１はデジタルワード０，１，６，７からなり、内側のサブセットＳ_２はデジタルワード２から５で構成されている。内側のサブセットは、内側のサブセットを構成するデジタルワードと全てのデジタルワードの平均値の差分が、外側のサブセットを構成するデジタルワードと平均値の差分の絶対値より小さいように選ばれていると言われるかも知れない。図３から５に関連して説明されているこの例での全てのデジタルワードの平均値は４である。この実施例における均一性パラメータは数式７で計算される。

図３と図４におけるように、バー43と45の領域は、第１のサブセット内のデジタルワードのカウント数を表し、バー44の領域は、第２のサブセット内のデジタルワードのカウント数を表している。破線46はオフセットk₁を表す。数式７で定義される均一性パラメータｍ_ｕは正負両方の値をとることができる。それぞれの調整ステップでの好ましい実施例では、微細ゲインは均一性パラメータに比例する値で変化する。オフセットk₁が大き過ぎないとしたら、このことは、内側のサブセットのカウント値が外側のサブセットのカウント値より大きければ増幅度は増加するというに等しい。

数式７で定義される均一性パラメータは、最小値のサーチを行わないので、比例・積分・微分（PID）制御装置やファジー制御装置により処理されるのに適当である。

（シミュレーション）
色分散とノイズによる歪んだ光チャンネルの場合に対して、この方法の性能のシミュレーションを行った。この例では、MLSEアルゴリズムがデジタルイコライゼーションに適用され、シミュレーションに使われたパラメータは以下のように選んだ。

Ｍ＝120,000
３ビットの量子化 ｎ＝３、２^ｎ＝８

シミュレーションの結果を図６に示す。このグラフでは、粗ゲインパラメータｍ_ｃ、均一性パラメータｍ_ｕ、およびBERが正規化された信号のパワーに対してプロットされている。信号のパワーが低い場合すなわち正規化信号のパワーが0.2より小さい場合、デジタルイコライザ７は、外側の量子化レベルが空になるために、高いBERを生じる。信号のパワーが増大するにしたがって、正規化信号のパワーが0.6から1.2の間で、一連の評価値は最も良いBERの領域に入る。正規化信号のパワーが0.6から1.2の間で、均一性パラメータｍ_ｕは最小値に至り、粗ゲインパラメータｍ_ｃはＭ/８＝15,000より大きくなる。さらに信号のパワーが増大すると、量子化が過負荷になり、BERの増大を招く。

上に述べたように、粗VGAユニット２のゲインは、最初に、粗ゲインを低い値から高い値に増やすように調整される。ｍ_ｃがＭ/８を超えると、粗ゲインは一定に保たれ、微細AGCユニットが均一性パラメータｍ_ｕを最少にし、最少のBERを示す最良な信号パワーを提供する。

よく分からないが歪んだチャンネル特性に対して、ｍ_ｕを最少にすることが、下流のデジタルイコライザに対して、AGCに有用な振幅統計を出力させることになる。歪みのないほとんど理想的なチャンネルでの信号対ノイズの比を減少させる問題は、粗AGCにより、特により低い限界のｍ_ｃにより取り除かれる。この場合、粗AGCは、信号のパワーをあるレンジに保持し、微細AGCは実際上スイッチをオフされている。例えば、振幅ヒストグラムの分析に基づく非歪み検出器により、あるいは外部構成のコマンドにより、微細AGCは、ディザーの不利益を少なくするために、実際にスイッチをオフされる。それでも、歪みのある時間的に変化するチャンネルでは、微細AGCはその性能を誇示している。

この記述に基づき、当業者により、この発明の変形やバリエーションを行うことができる。したがって、この記述は単なる例示にすぎないと解釈されるものであり、当業者に本発明の実施についての一般的方法を教える目的のものである。ここに示され記述された発明の形態は好ましい実施例として受け取られるべきものであると理解されるべきである。

図１は、本発明による受信器の関連部分のブロックダイアグラムを示している。 図２ａは、ファインロジックユニットの第１の実施例の詳細なブロックダイアグラムを示している。 図２ｂは、ファインロジックユニットの第２の実施例の詳細なブロックダイアグラムを示している。 図３は、デジタル化したサンプル値の統計値を示している。 図４は、第１のサブセットに対する図３の統計値に対応するカウンタ値を示している。 図５は、第２のサブセットに対する図３の統計値に対応するカウンタ値を示している。 図６は、シミュレーションの結果を示している。

符号の説明

ADC： アナログ・デジタル変換器
AGC： 自動ゲインコントロール
BER： ビット誤り率
CDR： クロックとデータの復調
ＣＲ： クロック復調
ISI： シンボル間干渉
WDM： 波長分割マルチプレクス
XOR： 排他的OR
ECC： エラー訂正コード、エラー訂正回路
EQ： デジタルイコライザ
MLSE： 最大値見込みシーケンス評価器
VGA： ゲイン可変増幅器
a_ｉ： デジタルのワード
b_ｊ： 時刻ｊでの量子化サンプル
c_ｑ： サブセットS_ｑのカウント
ｆ： シンボルレート
fg： 微細ゲインコントロール信号
ｉ： デジタルのワードのインデックス １≦ｉ≦２^ｎ
ｊ： 時刻のインデックス １≦ｊ≦Ｍ
Ｍ： サンプルの番号
ｋ_ｑ： サブセットS_ｑにおける期待サンプル数
ｌ： サブセットの数
ｍ_ｃ： 粗ゲインパラメータ
ｍ_ｕ： 均一性パラメータ
ｎ： ADCのビット分解能
ｐ： 均一性パラメータｍ_ｕのインデックス
ｑ： サブセットのインデックス １≦ｑ≦ｌ
Ｓ： 完全なセット
S_ｃ： 粗ゲインのサブセット
S_ｑ： サブセット
ｔ： 時刻
Ｔ： サンプリング周期
T_i： アイドル周期

Claims (4)

1. 受信器（１）での増幅度をコントロールする方法であり、以下のものから構成されている。：
   ゲイン可変増幅器（３）のゲインを設定すること。前記のゲイン可変増幅器は、ゲインをコントロールされた信号（12）を得るために、入力信号（10）を増幅する。；
   前記のゲインをコントロールされた信号（12）をアナログからデジタルに変換すること（６）。それにより、デジタルワード（15、20）を生成すること。それぞれのデジタルワードは複数の可能なデジタル値をもつ。；
   可能なデジタル値の第１のサブセット（Ｓ_１）内に値を有するデジタルワードをカウントすること。それにより第１のカウンタ値を生成すること（51）。；
   カウントされた前記のデジタルワードは予め定められた数のデジタルワードに属すること。；
   前記の第１のサブセット（Ｓ_１）は少なくとも一つの値を含むこと。；
   可能なデジタル値の第２のサブセット（Ｓ_２、Ｓ_３、Ｓ_４）内に値を有するデジタルワードをカウントすること（52、53、54）。それにより第２のカウンタ値を生成すること。；
   カウントされた前記のデジタルワードは、前記の予め定められた数のデジタルワードに属すること。；
   前記の第２のサブセットは第１のサブセットとは異なること。；
   前記の第２のサブセットは少なくとも一つの値を含むこと。；
   以上の方法で、以下により特徴付けられること。
   差分の値（26）を得るために、それぞれのカウンタ値（25、51、52、53、54）からある値（24、55、56、57、58）を引き去ること。；
   均一性パラメータを得るために、全ての前記の差分の値の絶対値を合計すること。；
   前記の均一性パラメータを最少にするようなゲインを設定すること（８、18）。
2. それぞれのサブセットは少なくとも二つの可能なデジタル値を含むことを特徴とする請求項１に記載の増幅度をコントロールする方法。
3. 受信器に使用される回路であって、以下のものから成っている。：
   アナログ信号を受信してゲインがコントロールされた信号（12）を出力するゲイン可変増幅器（３）；
   前記のゲインをコントロールされた信号（12）をデジタル化するために、前記ゲイン可変増幅器（３）に接続されたアナログ・デジタル変換器（６）で、それにより、デジタルワードを生成し、それぞれのデジタルワードは複数の可能なデジタル値をもつ。；
   可能なデジタル値の第１のサブセット内に値を有するデジタルワードをカウントするために、前記アナログ・デジタル変換器に接続された第１のカウンタ（51）；
   カウントされた前記のデジタルワードは予め定められた数のデジタルワードに属すること。；
   前記の第１のサブセット（Ｓ_１;41）は少なくとも一つの値を含むこと。；
   可能なデジタル値の第２のサブセッット（Ｓ_２、Ｓ_３、Ｓ_４;42）内に値を有するデジタルワードをカウントするための、前記アナログ・デジタル変換器（６）に接続された第２のカウンタ（52、53、54）。；
   カウントされた前記のデジタルワードは、前記の予め定められた数のデジタルワードに属すること。；
   前記の第２のサブセット（Ｓ_２、Ｓ_３、Ｓ_４;42）は第１のサブセット（Ｓ_１;41）とは異なること。；
   前記の第２のサブセットは少なくとも一つの値を含むこと。；
   以上の回路で、以下により特徴付けられること。
   第１のレジスタ（55）；
   第２のレジスタ（56、57、58）；
   前記第１のカウンタ（51）の値と前記第１のレジスタ（55）に納められた値との差の絶対値を計算するために、前記第１のカウンタ（51）と前記第１のレジスタ（55）とに接続された第１の差の絶対値回路（59）；
   前記第２のカウンタ（52、53、54）の値と前記第２のレジスタ（56、57、58）に納められた値との差の絶対値を計算するために、前記第２のカウンタ（52、53、54）と前記第２のレジスタ（56、57、58）とに接続された第２の差の絶対値回路（60、61、62）；
   前記差の絶対値を加算するために、それぞれの前記差の絶対値回路（59、60、61、62）に接続された加算器（70）；
   前記加算器（70）は、前記ゲイン演算回路（75）に出力を与え、ゲイン演算回路（75）は、加算器（70）の出力信号にしたがって、前記加算器によって与えられる出力が最小になるような仕方で前記ゲインを設定する。
4. 請求項３に記載の回路であり、さらに以下のものを含む。
   カウンタ値を加算するために、それぞれの前記カウンタに接続された加算器（70）；
   前記加算器（70）は、前記ゲイン演算回路（75）に出力を与え、ゲイン演算回路（75）は、加算器（70）の出力信号にしたがって前記ゲインを設定する。