JP4614554B2

JP4614554B2 - Semiconductor device

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Publication number: JP4614554B2
Application number: JP2001035703A
Authority: JP
Inventors: 嘉哉浅倉; 貴弘野▲崎▼; 和彦林; 和洋中村; 愼治藤本
Original assignee: 日本インター株式会社
Priority date: 2001-02-13
Filing date: 2001-02-13
Publication date: 2011-01-19
Anticipated expiration: 2021-02-13
Also published as: JP2002246609A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に耐圧維持構造として用いられるガードリング構造を備えた半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の耐圧維持構造としてガードリング構造が知られている。一般にガードリングとは、接合周辺の幾何学的形状に伴う空乏層内の電界集中を防ぐため、内部接合をその降伏電圧よりも高い降伏電圧を有するダイオードで取り囲んだ構造をいい、これにより接合リーク電流を低下させ、素子の安定動作を確保するものである。
ガードリング構造は、金属層と半導体層間のショットキー接合の整流作用を利用したショットキーバリアダイオード（以下、ＳＢＤという）や、その他のファーストリカバリダイオード（ＦＲＤ）、電源用ＭＯＳＦＥＴにおいても採用されている。
ＳＢＤは、ＰＮ接合のダイオードと比較して電位障壁が低く順方向電圧降下が少ないという利点を有する反面、耐圧が低く逆方向特性が悪いという欠点がある。そのため、ＳＢＤではショットキー接合周囲にガードリングを設けショットキー接合のリーク電流を制限し逆方向電圧に対する耐性を高めている。
従来、ガードリング構造を備えたＳＢＤにおいて、逆方向電圧に対する特性改善を目的とした種々の提案がなされている。
【０００３】
特開昭５８−５８７７４号公報には、ショットキーバリアがブレイクダウンを起こす前にガードリングの空乏層が半導体基板に達するように構成したＳＢＤ（従来例１とする）が開示されている。かかる公報によれば、従来例１のＳＢＤは、ガードリングの空乏層を半導体基板に到達させ、ＰＮ接合を導通状態にすることによりショットキーバリアのブレイクダウンを防ぎ、ひいてはショットキーバリアのブレイクダウンによる熱破壊を防止するとされる。
一方、特開平１０−１７３２０５号公報に開示されるＳＢＤ（従来例２とする）は、Ｐ型ガードリング拡散層の不純物表面濃度を５×１０¹⁷／ｃｍ³以下にすることで、拡散層におけるアバランシェ降伏を起きにくくするともに、ガードリング部のＰＮ接合から伸びる空乏層がＮ⁺層であるシリコン半導体基板に到達しないだけの厚さをＮ^-エピタキシャル層に持たせることにより、アバランシェ降伏による破壊をＮ^-層で起こさせることでエネルギ破壊値を大きくしたとされる。
【０００４】
図１７に従来例１，２にみられる構造のＳＢＤ１を示す。図１７に示すようにＳＢＤ１は、Ｎ⁺型シリコン基板２と、Ｎ⁺型シリコン基板２上にエピタキシャル成長により形成されたＮ^-型エピタキシャル層３と、Ｎ^-型エピタキシャル層３の表層部にリング状に拡散して形成されたＰ型ガードリング４と、Ｎ^-型エピタキシャル層３表面に形成されたコンタクト開口部を有する保護膜である酸化膜６と、そのコンタクト開口部に被着されたアノード電極となる電極メタル７と、Ｎ⁺型シリコン基板２の裏面に付設されたカソード電極となる電極メタル８とを備えて構成される。
従来例１においては、電極メタル７とＮ^-型エピタキシャル層３とからなるショットキー接合がブレイクダウンする前にＮ^-型エピタキシャル層３側の空乏層５ａがＮ⁺型シリコン基板２に到達し、Ｐ型ガードリング４とＮ^-型エピタキシャル層３とからなるＰＮ接合がパンチスルー（リーチスルー）降伏するとされる。
このような従来例１によれば、ＳＢＤ１のブレイクダウンは急峻なブレイクダウン波形を有するＰＮ接合の破壊によって起き、緩慢なブレイクダウン波形のショットキーバリアによるブレイクダウンは起きないため熱破壊は発生しないとされる。
また従来例２によれば、逆方向最大電圧が印加された時にＮ^-型エピタキシャル層３へ伸びる空乏層５ｂはＮ⁺型シリコン基板２に接触しないとされ、アバランシェ降伏による破壊をＮ^-型エピタキシャル層３で起こさせることでエネルギ破壊値を大きくしたとされる。
【０００５】
ところで、強い逆バイアスモードにあるとき、Ｐ型ガードリング４を形成するＰ型領域とＮ^-型エピタキシャル層３とのＰＮ接合により、Ｐ型ガードリング４からＮ^-型エピタキシャル層３側に延びる空乏層４が、ガードリング外方コーナー部９、９の曲率の影響を受け、Ｂ−Ｂ’ラインで示す部分で十分に延び切らず、この部分の空乏層５の幅が狭くなる。この結果ガードリング外方コーナー部９、９における電界強度Ｅが非常に高くなり、強い電界の影響を受けてガードリング外方コーナー部９、９にキャリア発生Ｇが局所集中する。なお、このキャリア発生Ｇは、式（１）により求められるものとする。
【数１】

ここで、Ｊｎは電子電流、Ｊｐは正孔電流、αｎ及びαｐは電離係数、ｑは電荷素量である。
そして図１８に示すように、ガードリング外方コーナー部９、９に局所的に発生したキャリア対のうち、電子ｅ１…はカソード電極Ｋに引かれ吸収されるが、アノード電極Ａに引きつけられる正孔ｈ１…は、Ｐ型ガードリング４の不純物濃度分布がその表面に近いほど高濃度分布であるため正孔電流Ｊｐが酸化膜６下でより表面側に引きつけられ、その経路が、矢印Ｃ…に示すように酸化膜６直下を通過してコンタクト開口端１１に達する。そのために、酸化膜６直下位置での正孔電流Ｊｐが局所集中し、正孔電流Ｊｐの密度が膨大な値に達するため、デバイスを破壊させる可能性があった。
【０００６】
【発明が解決しようとする課題】
以上の従来技術にあっては次のような問題があった。
【０００７】
（１）不純物濃度が低い、すなわち、比抵抗が高いｐｎ接合では空乏層が広くなる。これは、不純物濃度を低くすることによって半導体内のキャリアは少なくなるため、広範囲からキャリアを取り込み空間電荷を蓄えようとして、空乏層が比較的広範囲に広がる傾向にあるからである。
また、不純物濃度が低いｐｎ接合では空乏層が広くなる結果、広い高電界領域によりなだれ増倍が起こる。すなわち、アバランシェモードの降伏が起こる。
（２）ｐｎ接合の降伏は、空乏領域の最大電界Ｅｍａｘが臨界電界Ｅｃｒｉｔに達するときに起こるというのが実験結果によく一致する一般的な理論である。
（３）したがって、電界分布面積に対しその最高電界Ｅｍａｘが低いほど、より電界分布面積を拡大した後、最大電界Ｅｍａｘが臨界電界Ｅｃｒｉｔに達するので、その際の電界分布面積に相当する降伏電圧は高いということになる。
（４）電界分布面積に対しその最高電界Ｅｍａｘを低くするためには、空乏層が広範に広がる必要がある。
（５）空乏層が広範に広がるためには、不純物濃度を低くすればよい。
（６）Ｎ^-型エピタキシャル層の層厚が無限大であれば、不純物濃度が低いほど降伏電圧は高くなる。しかし、Ｎ^-型エピタキシャル層が有限の場合、リーチスルーによって降伏電圧は制限される。リーチスルーが起こる場合、Ｎ^-型エピタキシャル層が薄いほど、比較的低電圧でリーチスルーし、降伏電圧は低くなる。
（７）Ｎ^-型エピタキシャル層の層厚等によって降伏電圧は異なるため、一定の層厚のエピタキシャル層、一定の深さ及び不純物濃度のガードリングを有するデバイス構造について、Ｎ^-型エピタキシャル層の比抵抗ρの最適値を考察する。
（８）従来例１では、比較的低い逆電圧で空乏層がＮ⁺基板に到達しリーチスルーによって降伏電圧は制限される。すなわち、リーチスルーによって空乏層の広がりが制限されるため、印加電圧の上昇が電界強度の上昇に使われ、比較的低電圧で最大電界が臨界電界に達し降伏する。
したがって、比較的低電圧で降伏するので高いアバランシェ耐量が得られ難いという問題がある。
（９）従来例２は、比抵抗を１Ω・ｃｍとし、逆電圧印加時に空乏層がＮ⁺型シリコン基板に到達しないだけのＮ^-型エピタキシャル層厚を有するとしている。一定の層厚のエピタキシャル層、一定の深さ及び不純物濃度のガードリングを有するデバイス構造について言い換えれば、逆電圧印加時に空乏層がＮ⁺基板に到達しないように比抵抗を低く設定するということである。
比抵抗を低く設定し、空乏層が広範に広がらない場合には、電界強度の上昇を招き比較的低い逆電圧で最大電界が臨界電界に達する。
したがって、比較的低電圧で降伏するので高いアバランシェ耐量が得られ難いという問題がある。
また従来例２は、どの程度空乏層を半導体基板から離せばよいのか、或いは離してはいけないのか、明確な基準がなく有効な解決手段とならないという問題がある。
さらに、Ｎ^-型エピタキシャル層不純物濃度を高くする、すなわち、比抵抗ρを低くするので、順方向電圧Ｖ_Fと逆方向漏れ電流Ｉ_Rとの積Ｖ_F・Ｉ_Rの増加を招き損失が大きくなるという問題がある。
【０００８】
本発明は以上の従来技術における問題に鑑みてなされたものであって、ガードリング構造を備えた半導体装置において、空乏層の到達度の設定によってアバランシェ耐量が最大限引き出された高耐圧の半導体装置を提供することを課題とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の半導体装置は、例えば図１に示すように、比較的高不純物濃度の第一導電型の半導体基板２上に比較的低不純物濃度の第一導電型のエピタキシャル層１３が積層され、前記エピタキシャル層１３の表層部に前記第一導電型と反対導電型の第二導電型領域４が形成された半導体装置１０において、
前記第二導電型領域４と前記エピタキシャル層１３の第一導電型領域１３ａとからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、
前記ＰＮ接合の接合面から前記第一導電型領域１３ａ側に伸びた空乏層１５が、前記半導体基板２から前記エピタキシャル層１３へ不純物が拡散してできたオートドーピング層１３ｂに到達し、
かつ、前記空乏層１５と前記半導体基板２との間に前記エピタキシャル層１３の一部が介在することを特徴とする。
【０００１０】
上述した従来例１，２の問題点に鑑みると、▲１▼空乏層をエピタキシャル層内に十分に広がらせることと、▲２▼空乏層のリーチスルーにより降伏電圧が制限されないことという相反する２つの条件を充足する交点に、最もアバランシェ降伏電圧が高くなる最適値が存在する。
【００１１】
請求項１記載の発明によれば、第二導電型領域とエピタキシャル層の第一導電型領域とからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、
第一導電型領域側に伸びた空乏層が、前記半導体基板から前記エピタキシャル層へ不純物が拡散してできたオートドーピング層に到達する。
したがって、空乏層をエピタキシャル層内に十分に広がらせることができ、空乏層がオートドーピング層に達しない場合（例えば従来例２）に比較して、同一逆電圧に対して最大電界が低くなり、降伏電圧が高くなる。
また請求項１記載の発明によれば、前記アバランシェ降伏電圧が印加された時に、空乏層と半導体基板との間にエピタキシャル層の一部が介在する。
したがって、空乏層が半導体基板に到達する場合（例えば従来例１）に比較して、空乏層のリーチスルーによる降伏電圧の制限が少ない。
以上の理論により請求項１記載の発明によれば、比較的高電圧で降伏するので高いアバランシェ耐量が得られるという効果がある。
また、空乏層がオートドーピング層に達しない場合（例えば従来例２）に比較して、比抵抗ρが高いので、順方向電圧Ｖ_Fと逆方向漏れ電流Ｉ_Rとの積Ｖ_F・Ｉ_Rが低くなり、損失を比較的低く抑えることができる。
【００１２】
ここで、オートドーピング層とは半導体基板中の不純物がエピタキシャル層に進出した領域のうち、次の範囲をいう。
すなわち、（例えば図２〜図４又は図１０に示すように）デバイス完成後の基板に垂直な方向の濃度分布曲線を半導体基板（２）の位置からエピタキシャル層（１３）側へ辿ると、徐々に減少率を大きくし、変曲点（Ｇ）に達するが、この変曲点（Ｇ）を通る前記不純物濃度分布曲線の接線（Ｈ）と、エピタキシャル層表面における外的ドーピング不純物の濃度Ｃｆの値を示す横軸に平行な直線との交点（Ｉ）によって示される位置から半導体基板（２）までの範囲がオートドーピング層である。
このオートドーピング層はエピタキシャル成長中、及びその後の高温熱処理中に半導体基板の不純物が再分布することにより形成される。そしてオートドーピング層の不純物濃度は、エピタキシャル成長時に外部から混入される不純物と、拡散により半導体基板からエピタキシャル層に進出した不純物の合計の濃度により決定される。
【００１３】
請求項２記載の半導体装置は、請求項１記載の発明において、前記第二導電型領域４が環状に形成され、これに包囲される位置に内部接合が形成され、
前記ＰＮ接合にアバランシェ降伏電圧が印加された時に、
前記内部接合から前記第一導電型領域側に伸びた空乏層１５と前記オートドーピング層１３ｂとの間に前記エピタキシャル層１３の一部が介在するか、又はこの空乏層１５が前記オートドーピング層１３ｂに接することを特徴とする。
【００１４】
ここで「接する」とは、空乏層の端が、オートドーピング層とエピタキシャル層の第一導電型領域との界面に一致することを意味する。
また「内部接合」にはショットキー接合やＰＮ接合が該当する。
したがって請求項２記載の発明によれば、第二導電型領域とエピタキシャル層の第一導電型領域とからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、内部接合から第一導電型領域側に伸びた空乏層とオートドーピング層との間にエピタキシャル層の一部が介在するか、又はこの空乏層がオートドーピング層に接するまでとなるので、内部接合から第一導電型領域側に伸びた空乏層はオートドーピング層に侵入することはない、すなわち、内部接合はリーチスルーによる降伏電圧の制限を受けない。そのため、ガードリングに囲まれるＳＢＤ、ＦＲＤ、ＦＥＴ等の半導体素子の逆電圧特性を損ねることがないという利点がある。
【００１５】
請求項３記載の半導体装置は、請求項１又は請求項２記載の発明において、前記第二導電型領域４表面の不純物濃度Ｃｓが、１×１０¹⁷以上，１×１０¹⁸（１／ｃｍ³）以下であることを特徴とする。
【００１６】
したがって請求項３記載の発明によれば、第二導電型領域表面の不純物濃度が、１×１０¹⁷（１／ｃｍ³）以上であるので、十分なオーミックコンタクト性を確保することができるとともに、第二導電型領域表面の不純物濃度が、１×１０¹⁸（１／ｃｍ³）以下であるので、第二導電型領域表面への正孔電流の局所集中をさけることができる。
【００１７】
【発明の実施の形態】
以下に本発明の一実施形態につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００１８】
〔第１の実施の形態〕
まず、本発明の第１の実施の形態につき、図１を参照して説明する。図１は本発明の第１の実施の形態の半導体装置（ＳＢＤ１０）を示す断面図である。
【００１９】
図１に示すように、本実施形態のＳＢＤ１０は、Ｎ⁺型シリコン基板２と、Ｎ⁺型シリコン基板２上にエピタキシャル成長により形成されたエピタキシャル層１３と、エピタキシャル層１３の表層部にリング状に拡散して形成されたＰ型ガードリング４と、エピタキシャル層１３表面に形成されたコンタクト開口部を有する酸化膜６と、そのコンタクト開口部に被着されたアノード電極となる電極メタル７と、Ｎ⁺型シリコン基板２の裏面に付設されたカソード電極となる電極メタル８とを備えて構成される。
【００２０】
Ｎ⁺型シリコン基板２はシリコンにリン、ヒ素又はアンチモン等の不純物を高濃度に含有するＮ⁺型半導体である。
【００２１】
エピタキシャル層１３は、エピタキシャル成長により形成されたシリコン層であり、Ｎ⁺型シリコン基板２と同様の不純物を低濃度に含有する半導体である。エピタキシャル層１３の層厚をｄ−Ｅｐで表す。
エピタキシャル層１３は、Ｎ^-層１３ａと、オートドーピング層１３ｂと、Ｐ型ガードリング４とに分けられる。
【００２２】
オートドーピング層１３ｂは上述したようにエピタキシャル成長中、及びその後の高温熱処理中にＮ⁺型シリコン基板２中の不純物がエピタキシャル層１３に進出した領域のうち一定範囲の半導体領域である。オートドーピング層１３ｂの層厚をｄ−ＡＤで表す。
【００２３】
Ｎ^-層１３ａは、オートドーピング層１３ｂ上に積層されるＮ^-型半導体である。
Ｐ型ガードリング４は、エピタキシャル層１３の表面にイオン注入法により、例えばボロンイオンを注入し、拡散して形成されたＰ型半導体である。このＰ型ガードリング４とＮ^-層１３ａとによりＰＮ接合が構成される。Ｐ型ガードリング４の深さをＸ−ｊｐで表す。
また、Ｐ型ガードリング４表面の不純物濃度は、１×１０¹⁷以上，１×１０¹⁸（１／ｃｍ³）以下とする。十分なオーミックコンタクト性を確保するとともに、Ｐ型ガードリング４表面への正孔電流の局所集中をさけるためである。
【００２４】
酸化膜６はエピタキシャル層１３の表面に露出するＰ型ガードリング４の外周縁を覆う開口パターンを有するシリコン酸化膜からなり、絶縁膜及び保護膜の役割を有する。
【００２５】
電極メタル７はアノード側の電極であり、エピタキシャル層１３とショットキー接合を構成する。電極メタル８はカソード側の電極である。
【００２６】
本実施形態のＳＢＤ１０は上述した従来例１，２とは、逆電圧印加時の空乏層１５の到達度が異なる。
すなわち、本実施形態のＳＢＤ１０においては、Ｐ型ガードリング４とＮ^-層１３ａとからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、前記ＰＮ接合の接合面からＮ^-層１３ａ側に伸びた空乏層１５が、オートドーピング層１３ｂに到達している。
また、図１に示す例の場合、空乏層１５は、オートドーピング層１３ｂ内に侵入している。
しかし、アバランシェ降伏電圧下において空乏層１５はＮ⁺型シリコン基板２には到達せず、空乏層１５とＮ⁺型シリコン基板２との間にエピタキシャル層１３の一部が介在する。すなわち、空乏層１５とＮ⁺型シリコン基板２とは接触せず、分離している。
【００２７】
以上のような空乏層１５の到達度は、エピタキシャル層１３の層厚ｄ−Ｅｐ、Ｐ型ガードリング４の深さＸ−ｊｐ、Ｐ型ガードリング４の不純物濃度、Ｎ^-層１３ａの比抵抗ρの選択により実現するすることができる。その具体的手法の一つとしては、次のように行う。
定格電圧によって、エピタキシャル層１３の層厚ｄ−Ｅｐ、Ｐ型ガードリング４の深さＸ−ｊｐ、Ｐ型ガードリング４の不純物濃度の適当な値を定め、Ｎ^-層１３ａの比抵抗ρの異なるいくつかの構造についてシミュレーションし、各構造についてガードリング部（図１におけるＡ１−Ａ２線）の不純物の濃度分布曲線を得る。図２〜図４に濃度分布曲線の例を示し、以下これを参照して説明する。図２〜図４は異なる３種の比抵抗ρを有する構造Ａ，Ｂ，Ｃの各濃度分布曲線である。構造Ａ，Ｂ，Ｃの順でその比抵抗ρが小さくなるように設定した。そのうち最も高い比抵抗値を有する構造Ａの濃度分布曲線を図２に、構造Ａより低く構造Ｃより高い比抵抗値を有する構造Ｂの濃度分布曲線を図３に、最も低い比抵抗値を有する構造Ｃの濃度分布曲線を図４に示した。グラフ上部に示すように左からＰ型ガードリング４、Ｎ^-層１３ａ、オートドーピング層１３ｂ、Ｎ⁺型シリコン基板２の順で対応する。
【００２８】
次ぎに、各構造についてオートドーピング層１３ｂを次のように特定する。
図２〜図４に示すように、濃度分布曲線をＮ⁺型シリコン基板２の位置からエピタキシャル層１３側へ辿ると、徐々に減少率を大きくし、変曲点Ｇに達するが、この変曲点Ｇを通る不純物濃度分布曲線の接線Ｈを引く。接線Ｈとエピタキシャル層表面における外的ドーピング不純物の濃度Ｃｆの値を示す横軸に平行な直線との交点を交点Ｉとする。交点Ｉを通る横軸に垂直な直線Ｊを引く。エピタキシャル層１３のうち、グラフ上、この直線Ｊより右側となる部分をオートドーピング層１３ｂとする。
【００２９】
ここで定格電圧によってエピタキシャル層１３の層厚ｄ−Ｅｐを定める基準を図５に示す。図５（ａ）に示す表又は（ｂ）に示すグラフに従って、定格（Absolute Maximum Rating）耐圧Ｖａｍｒに応じたＮ^-層１３ａの不純物濃度Ｎｄを特定し、Ｖａｍｒ及びＮｄ及びオートドーピング層１３ｂの層厚ｄ−ＡＤを次式（２）に代入する。
【数２】

又は、Ｖａｍｒを近似式としての次式（３）に代入する。
【数３】

代入した式からエピタキシャル層１３の層厚ｄ−Ｅｐが算出する。なお、ｄ−Ｅｐの値を図５（ａ）の表及びＶａｍｒとｄ−Ｅｐの関係を図５（ｂ）のグラフに示す。
【００３０】
一方、アバランシェ降伏電圧印加時におけるＡ１−Ａ２線の電界分布曲線を得る。図６にアバランシェ降伏電圧印加時における構造Ａ，Ｂ，Ｃの電界分布曲線を示す。空乏層１５は電荷を帯びた領域であるから、その幅は、各電界分布曲線と電界強度０の直線によって囲まれる領域の幅によって示される。
したがって図６からわかるように、各構造Ａ，Ｂ，Ｃの空乏層１５は、オートドーピング層１３ｂに到達している。
また構造Ａ，Ｂの空乏層１５は、オートドーピング層１３ｂ内に確実に侵入している。オートドーピング層１３ｂとＮ^-層１３ａとの境界付近において構造Ａ，Ｂの電界分布曲線が屈折しているのはそのためである。
しかし、各構造Ａ，Ｂ，Ｃの空乏層１５はＮ⁺型シリコン基板２には到達せず、空乏層１５とＮ⁺型シリコン基板２との間にエピタキシャル層１３の一部が介在する。
仮に、空乏層１５が、オートドーピング層１３ｂに到達していないものや、空乏層１５が、Ｎ⁺型シリコン基板２に到達しているものが生じた場合、それらを除外して、以上のような構造Ａ，Ｂ，Ｃを選択する。
【００３１】
構造Ａ，Ｂ，Ｃの中でも、より耐圧の高い構造を選ぶには構造Ｂを選択する。
図６に示されるように、構造Ａの最大電界Ｅｍ２−Ａ、構造Ｂの最大電界Ｅｍ２−Ｂ，構造Ｃの最大電界Ｅｍ２−Ｃを比較すると、構造Ｂの最大電界Ｅｍ２−Ｂが一番低いからである。
【００３２】
次ぎに図６に加え図７を参照して、最大電界と空乏層の到達度との関係につき説明する。図７に定格電圧印加時における構造Ａ，Ｂ，Ｃの電界分布曲線を示す。
図７に示すように定格電圧印加時において、各構造の最大電界は、構造Ａの最大電界Ｅｍ１−Ａ、構造Ｂの最大電界Ｅｍ１−Ｂ，構造Ｃの最大電界Ｅｍ１−Ｃの順で高い値となる。これは、構造Ａより構造Ｂが、構造Ｂより構造Ｃの方が、空乏層１５の拡大領域が狭い（＝空乏層が広がり難い）分、電界強度の上昇を招いたためである。一方、構造Ａ，Ｂの空乏層１５はオートドーピング層１３ｂに若干侵入し、リーチスルーによる制限を受け始めている。
図６に示すように定格電圧印加時より高いアバランシェ降伏電圧印加時ともなれば、リーチスルーによって空乏層１５の広がりが制限されるため、構造Ａの最大電界が最も大きく上昇し、次いで構造Ｂが大きく上昇している（図６中、定格電圧からアバランシェ降伏電圧に変化した場合の最大電界の増分を矢印により示した。）。これは、リーチスルーによって空乏層１５の広がりが制限されるため、構造Ｃより構造Ｂが、構造Ｂより構造Ａの方が空乏層が広がり難い分、印加電圧の上昇が電界強度の上昇に使われたからである。
【００３３】
以上のことから、空乏層１５がオートドーピング層１３ｂに到達する前は、空乏層１５がより広い構造の最大電界がより低くなる傾向にあり、降伏電圧はより高くなるということがわかる。また、空乏層１５がオートドーピング層１３ｂにある程度侵入すると、その傾向は逆転し、空乏層１５がより広い構造の最大電界がより高くなる傾向となり、降伏電圧はより低くなるということがわかる。
したがって、その傾向の逆転ポイントにおいて最大電界が最小となり、その状態が得られる比抵抗ρが最適値である。そして構造Ａ，Ｂ，Ｃのうち構造Ｂがその最適値に最も近い構造である。
したがって、以上のように、デバイス構造を構成することにより、最適値を含んだ耐性の高いデバイス構造を確実に構成することができる。
【００３４】
次ぎに、ショットキー接合部の電界分布ひいては空乏層の広がりの様子について説明する。図８に各構造Ａ，Ｂ，Ｃのアバランシェ降伏電圧印加時におけるショットキー接合部（図１におけるＣ１−Ｃ２線）とガードリング部（図１におけるＡ１−Ａ２線）の電界分布曲線を示す。
【００３５】
図８に示すように構造Ａ，Ｂ，Ｃのすべてにおいて、ショットキー接合部の最大電界はガードリング部の最大電界より大きい。
構造Ｃにおいては、ショットキー接合からＮ^-層１３ａ側に伸びた空乏層１５とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在する。
構造Ｂにおいては、ショットキー接合直下のＮ^-層１３ａ側に伸びた空乏層１５がオートドーピング層１３ｂに接する。ここで「接する」とは、空乏層１５の端が、オートドーピング層１３ｂとＮ^-層１３ａとの界面に一致することを意味する。
構造Ｂ，Ｃのようなデバイス構造によれば、空乏層１５はオートドーピング層１３ｂに侵入することはないので、ショットキー接合はリーチスルーによる降伏電圧の制限を受けず、ＳＢＤ１０の逆電圧特性を損ねることがない。
【００３６】
なお、アバランシェ降伏電圧が印加された時に、ショットキー接合に生じる最大電界から、ガードリング部のＰＮ接合に生じる最大電界を差し引いた値（Ｅｍ−ＳＧとする。）が、０．２０×１０⁵以上，０．２５×１０⁵（Ｖ／ｃｍ）以下であるように設定することを推奨する。他の基準としては、アバランシェ降伏電圧印加時におけるガードリング部のＰＮ接合の最大電界に対するＥｍ−ＳＧの比（Ｒｍ−ＳＧとする。）が、０．０７５以上，０．１以下であるように設定することを推奨する。
Ｅｍ−ＳＧが０．２０×１０⁵（Ｖ／ｃｍ）未満、又はＲｍ−ＳＧが０．０７５未満の場合は、ショットキー接合直下の空乏層１５が伸びやすくなりオートドーピング層１３ｂに侵入してＳＢＤ１０の逆電圧特性を損ねるおそれがあるからである。
一方、Ｅｍ−ＳＧが０．２５×１０⁵（Ｖ／ｃｍ）を超え、又はＲｍ−ＳＧが０．１を超える場合は、ショットキー接合の最大電界が大きくなりやすく、そのためショットキー接合部での破壊が起こりやすくなり、ＳＢＤ１０の耐量が低下し実用性が乏しくなるおそれがあるからである。
【００３７】
【実施例】
次ぎに以上の第一の実施の形態に従い本願発明者が行った実施例につき説明する。本願発明者は、異なる５つの条件の１００Ｖ系／５Ａ型のＳＢＤにつき、２次元の２キャリア（正孔と電子）数値シミュレーションによる設定を行い、そのシミュレーション結果に基づき各デバイス構造を試作し、完成デバイスの各種特性を実測した。また、本願発明者は各デバイス構造について単発ＥＡＳ（Single Pulse Avalanche Energy）試験によりアバランシェ耐量を評価し、本発明の効果を確認した。
【００３８】
【表１】

表１は５つの構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔについての実験条件及び実験結果をまとめたものである。
表１において縦項目No.１１はエピタキシャル層１３の層厚ｄ−Ｅｐである。縦項目No.１２はＮ^-層１３ａの比抵抗ρである。
縦項目No.１３はＮ^-層１３ａの不純物濃度Ｎｄである。
縦項目No.２１はＰ型ガードリング４の深さをＸ−ｊｐであり、縦項目No.２２はシミュレーション設計時のＰ型ガードリング４の深さＸ−ｊｐである。
縦項目No.２３はＰ型ガードリング４のボロンドーズ量である。
縦項目No.２４はＰ型ガードリング４の不純物表面濃度Ｃｓである。
縦項目No.３１はアバランシェ降伏電圧Ｖ−AVBの実測値であり、逆電流Ｉ_R＝４００（μＡ），接合温度Ｔｊ＝２５℃の条件下における逆電圧である。
縦項目No.３２はシミュレーション時のアバランシェ降伏電圧Ｖ−AVBである。
縦項目No.３３は順方向電圧降下Ｖ_Fの実測値、縦項目No.３４は逆方向リーク電流Ｉ_Rの実測値、縦項目No.３５はそれらの積である。
縦項目No.３６は逆回復時間ｔｒｒの実測値である。
縦項目No.３７は単発ＥＡＳ試験によるアバランシェ耐量である。
縦項目No.４１はアバランシェ降伏電圧Ｖ−AVBのうちＰ型ガードリング４の分担する電圧である。
縦項目No.４２はアバランシェ降伏電圧Ｖ−AVBのうちＮ^-層１３ａの分担する電圧である。
縦項目No.４３は定格電圧１００Ｖ印加時のガードリング部の最大電界である。
縦項目No.４４はアバランシェ降伏電圧Ｖ−AVB印加時のガードリング部の最大電界である。
縦項目No.４５はガードリング部の定格電圧１００Ｖ印加時の最大電界とアバランシェ降伏電圧Ｖ−AVB印加時の最大電界との差である。
縦項目No.５１はアバランシェ降伏電圧Ｖ−AVB印加時のショットキー接合部の最大電界である。
縦項目No.６１，６２はガードリング開口端１１付近における正孔電流Ｊｐの電流密度であり、No.６１は定格電圧１００Ｖ印加時の電流密度、No.６２はアバランシェ降伏電圧Ｖ−AVB印加時の電流密度である。
【００３９】
表１に記載されているように、すべての構造においてエピタキシャル層１３の層厚ｄ−Ｅｐを１２（μｍ）とし、構造Ｌ，Ｍ，ＮについてはＰ型ガードリング４の深さＸ−ｊｐを３．０（μｍ）、そのボロンドーズ量を４×１０¹³（１／ｃｍ²）、その表面濃度を２×１０¹⁷（１／ｃｍ³）として、比抵抗ρ＝２．８，２．５，２．０（Ω・ｃｍ）と変化させた。構造Ｓ，ＴについてはＰ型ガードリング４の深さＸ−ｊｐを２．５（μｍ）、そのボロンドーズ量を１×１０¹³（１／ｃｍ²）、その表面濃度を５×１０¹⁶（１／ｃｍ³）として、比抵抗ρ＝２．５，２．０（Ω・ｃｍ）と変化させた。
【００４０】
また、構造ＭについてＳＲ（スプレッディング・レジスタンス：広がり抵抗）法によりガードリング部（図１におけるＡ１−Ａ２線）の不純物濃度を測定したので、その測定値を図９に、グラフ化したものを図１０に示す。
図１０において曲線Ｆ１はＮ⁺型シリコン基板２にエピタキシャル層１３が成膜された基板の不純物濃度曲線であり、エピタキシャル成長時の再分布によりオートドーピング層１３ｂ１が形成されている。曲線Ｆ２はデバイス完成後の不純物濃度曲線であり、Ｐ型ガードリング４が拡散形成されているとともに、熱処理を伴うデバイス形成プロセス時の再分布の影響を受けオートドーピング層１３ｂ１がシフトされ最終的なオートドーピング層１３ｂが形成されている。
上記第１の実施の形態で述べたように、最終的なオートドーピング層１３ｂを特定すると、その層厚は約３．５（μｍ）であった。
【００４１】
次ぎに各構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔについて行った単発ＥＡＳ（Single Pulse Avalanche Energy）試験について説明する。図１１（ａ）に単発ＥＡＳ測定回路図を、図１１（ｂ）に試験デバイスに負荷される電圧の波形図を示す。
単発ＥＡＳ試験は、高電圧パルス信号を単発的に試験デバイスに印加し、デバイスのアバランシェモードにおける耐量を評価する試験法の１つである。
図１１に示すようにＳＢＤ７１として各構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔを接続する。
ＯＮ信号パルス７２をＭＯＳＦＥＴ７３のゲートに印加すると、ＭＯＳＦＥＴ７３はＯＮし、電圧Ｖ−ＤＤの電源７４から電流Ｉ−ＤＳが流れる。これによりコイル７５にエネルギーが蓄えられ続ける。電流Ｉ−ＤＳが上昇し所定のＩ−ＡＶに達した時点でＭＯＳＦＥＴ７３をＯＦＦにすると、電流Ｉ−ＤＳはＭＯＳＦＥＴ７３を流れることができないため、ＳＢＤ７１の両端にはｄｖ／ｄｔの電圧上昇の後、ｔａ期間持続する高電圧ＢＶ−ＤＳＳが発生する。この時、ＳＢＤ７１に負荷されるアバランシェエネルギーＥ−ＳＡは次式（４）により表される。
【数４】

【００４２】
式（４）に示すように、アバランシェエネルギーＥ−ＳＡはコイル７５のインダクタンスとエネルギー蓄積時間により制御することができる。高いアバランシェエネルギーを負荷すればＳＢＤ７１は破壊し電流を阻止することができなくなる。ＳＢＤ７１が支えることのできるアバランシェエネルギーの大小により試験デバイス（ＳＢＤ７１）のアバランシェモードにおける耐量を評価することができる。
各構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔの単発ＥＡＳ試験によるアバランシェ耐量は前掲の表１（縦項目No.３７）に示した通りであり、構造Ｍ，構造Ｓにおいて高いアバランシェ耐量が得られた。
【００４３】
各構造の単発ＥＡＳ試験によるアバランシェ耐量を比較するため図１２にグラフを示した。横軸はＮ^-層１３ａの不純物濃度である。図１２のグラフ上、点Ｌ１，Ｍ１，Ｎ１，Ｓ１，Ｔ１はそれぞれ順に、構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔの単発ＥＡＳ試験によるアバランシェ耐量をプロットしたものであり、点Ｌ２，Ｍ２，Ｎ２，Ｓ２，Ｔ２はそれぞれ順に、構造Ｌ，Ｍ，Ｎ、Ｓ，ＴのＶ_F・Ｉ_R積をプロットしたものである。それらの値は表１に示される。
図１２に示すように、点Ｎ１→Ｍ１の変化に着目すると、不純物濃度が低くなる、すなわち、空乏層の及ぶ範囲が広くなるにつれてアバランシェ耐量は大きくなる。点Ｍ１→Ｌ１の変化に着目すると、不純物濃度が低くなる、すなわち、空乏層の及ぶ範囲が広くなるにつれてアバランシェ耐量は小さくなる。
一方、Ｖ_F・Ｉ_R積は不純物濃度が高まるにつれて、上昇し、より大きな特性損失が生じる。その観点からは、構造Ｍが最適の比抵抗ρを有するとして、グラフ上、点Ｍ１の左側を選択した方がよい。
【００４４】
図１３に各構造の最大電界のグラフを示した。図１３のグラフ上、点Ｌ３，Ｍ３，Ｎ３，Ｓ３，Ｔ３はそれぞれ順に、構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔのアバランシェ降伏電圧Ｖ−AVB印加時のガードリング部の最大電界をプロットしたものであり、点Ｌ４，Ｍ４，Ｎ４，Ｓ４，Ｔ４はそれぞれ順に、構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔの定格電圧１００Ｖ印加時のガードリング部の最大電界をプロットしたものである。それらの値は表１に示される。
図１３に示すように定格電圧１００Ｖ印加時において、Ｌ４→Ｍ４→Ｎ４の順で最大電界は高い値となる。これは、構造Ｌより構造Ｍが、構造Ｍより構造Ｎの方が、空乏層１５の拡大領域が狭い（＝空乏層が広がり難い）分、電界強度の上昇を招いためである。
定格電圧１００Ｖからアバランシェ降伏電圧に印加電圧が上昇すれば、リーチスルーによって空乏層１５の広がりが制限されるため、構造Ｌの最大電界が最も大きく上昇し（点Ｌ４→点Ｌ３の変化）、次いで構造Ｍが大きく上昇している（点Ｍ４→点Ｍ３の変化）。これは、リーチスルーによって空乏層１５の広がりが制限されるため、構造Ｎより構造Ｍが、構造Ｍより構造Ｌ方が空乏層が広がり難い分、印加電圧の上昇が電界強度の上昇に使われたからである。
その結果、アバランシェ降伏電圧印加時において構造Ｍの最大電界が最小となった。
構造Ｍはアバランシェ降伏電圧印加時の最大電界を最も低く抑えられる構造となり、アバランシェ耐量を大きくすることができたのである。
【００４５】
上述したようにデバイス破壊の原因として正孔電流Ｊｐ（図１８参照）の局所集中があげられる。構造Ｌ，Ｍ，ＮについてＰ型ガードリング４表面のコンタクト開口端付近の正孔電流Ｊｐを測定した。その値は前掲の表１縦項目No.６１，６２に示したとおりである。縦項目No.６２に示すアバランシェ降伏電圧Ｖ−AVB印加時の電流密度を図１４にグラフ化した。これらの結果により構造Ｍが最も正孔電流Ｊｐの電流密度が低いことが確認できる。
【００４６】
以上の事実により、構造Ｍは、最大電界を最も低く抑えることができ、最大電界が低いので、正孔電流Ｊｐの発生が抑えられ、正孔電流Ｊｐの局所集中によるデバイス破壊の発生を抑えることができ、アバランシェ耐量が最も大きくなったといえる。
【００４７】
以上説明したように、▲１▼Ｐ型ガードリング４とＮ^-層１３ａとからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、前記ＰＮ接合の接合面からＮ^-層１３ａ側に伸びた空乏層１５が、オートドーピング層１３ｂに到達し、▲２▼空乏層１５はＮ⁺型シリコン基板２には到達せず、空乏層１５とＮ⁺型シリコン基板２との間にエピタキシャル層１３の一部が介在するデバイス構造を選択することにより、最適値を含んだ耐性の高いデバイス構造を確実に選択することができる。
【００４８】
〔第２の実施の形態〕
第１の実施の形態においては、本発明の半導体装置の例としてＳＢＤ１０を挙げたが、本発明はこれに限らず、図１５（ａ）に示すＳＢＤ２０に適用しても良い。
【００４９】
図１５（ａ）に示すようにＳＢＤ２０は、ＳＢＤ１０とはショットキー接合の構造が異なる。ＳＢＤ２０のショットキー接合は、Ｎ^-層１３ａにトレンチ２２が形成され、電極メタル２１の一部が埋め込まれてなる。
かかるＳＢＤ２０によれば、ショットキー接合から空乏層１５の広がりは、シリコン最表面下の広がりＷ−Ｎ１より、トレンチ２２下の広がりＷ−Ｎ２の方がＮ⁺型シリコン基板２に接近する。
ＳＢＤ２０の逆電圧特性を損ねないためには、アバランシェ降伏電圧印加時、広がりＷ−Ｎ２の最下端とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在するか、又は広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに接するまでとし、広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに侵入しないようにすることが好ましい。
【００５０】
〔第３の実施の形態〕
第１の実施の形態においては、本発明の半導体装置の例としてＳＢＤ１０を挙げたが、本発明はこれに限らず、図１５（ｂ）に示すＳＢＤ３０に適用しても良い。
【００５１】
図１５（ｂ）に示すようにＳＢＤ３０は、ＳＢＤ１０とは異なりＮ^-層１３ａ表層部のショットキー接合範囲（Ｐ型ガードリング４内）にＰ型の島状半導体領域３１が拡散形成されている。
かかるＳＢＤ３０によれば、ショットキー接合から空乏層１５の広がりは、シリコン最表面下の広がりＷ−Ｎ１より、島状半導体領域３１下の広がりＷ−Ｎ２の方がＮ⁺型シリコン基板２に接近する。
ＳＢＤ３０の逆電圧特性を損ねないためには、アバランシェ降伏電圧印加時、広がりＷ−Ｎ２の最下端とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在するか、又は広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに接するまでとし、広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに侵入しないようにすることが好ましい。
【００５２】
〔第４の実施の形態〕
上記の実施の形態についてはＳＢＤを用いて説明したが、本発明はＳＢＤに限定されるものではなく、高速ダイオード（以下ＦＲＤ）等のダイオードにおいても、同様に適用可能であることは言うまでもない。
【００５３】
本実施形態においては、図１６（ａ）に示すＦＲＤ４０を例に説明する。
図１６（ａ）に示すようにＦＲＤ４０は、ＳＢＤ１０とは異なりＮ^-層１３ａ上のショットキー接合範囲（Ｐ型ガードリング４内）において、Ｎ^-層１３ａ上にＰ型の半導体層４１が拡散形成されている。半導体層４１の不純物濃度はＰ型ガードリング４の不純物濃度より低く設定される。
かかるＦＲＤ４０によれば、半導体層４１下の広がりＷ−Ｎ２がＮ⁺型シリコン基板２に接近する。
ＦＲＤ４０の逆電圧特性を損ねないためには、アバランシェ降伏電圧印加時、広がりＷ−Ｎ２の最下端とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在するか、又は広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに接するまでとし、広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに侵入しないようにすることが好ましい。
【００５４】
〔第５の実施の形態〕
上記の実施の形態についてはダイオードを用いて説明したが、本発明はダイオードに限定されるものではなく、高耐圧のＭＯＳＦＥＴや、電源装置等の各種回路の電力用スイッチング素子として広く用いられているトランジスタ等においても、同様に適用可能であることは言うまでもない。
【００５５】
本実施形態においては、図１６（ｂ）に示すＭＯＳＦＥＴ５０を例に説明する。
図１６（ｂ）に示すようにＭＯＳＦＥＴ５０は、Ｎ⁺型シリコン基板２、Ｎ^-層１３ａ、Ｐ型ガードリング４、酸化膜５３、電極メタル５５…とから概略構成されドレイン、ソース、ゲートの三つの電極を有する。ＭＯＳＦＥＴ５０に設けられたＰ型ガードリング４は、Ｐ型ガードリング４ａとＰ型ガードリング４ｂとにより二重に形成される。
かかるＭＯＳＦＥＴ５０によれば、シリコン最表面下の広がりＷ−Ｎ１より、島状半導体領域５１下の広がりＷ−Ｎ２の方がＮ⁺型シリコン基板２に接近する。
ＭＯＳＦＥＴ５０の逆電圧特性を損ねないためには、アバランシェ降伏電圧印加時、広がりＷ−Ｎ２の最下端とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在するか、又は広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに接するまでとし、広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに侵入しないようにすることが好ましい。
【００５６】
なお、以上の実施の形態においては、Ｎ型半導体基板を用いた半導体装置について説明したが、本発明はこれに限定されるものではなく、逆導電型であるＰ型半導体基板を用いた半導体装置にも適用することができる。この場合、ガードリングはリンイオン等のＮ型不純物を注入して形成する。
【００５７】
【発明の効果】
以上説明したように本発明によれば、ガードリング構造を備えた半導体装置において、何らの工程増、材料の追加等のコストアップの原因が発生せず、定格特性を超えない範囲での使用における特性を何ら損なうことなく、空乏層の到達度の設定によってアバランシェ耐量が最大限引き出された高耐圧の半導体装置が得られるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置を示す断面図である。
【図２】本発明の第１の実施の形態における構造Ａの濃度分布曲線である。
【図３】本発明の第１の実施の形態における構造Ｂの濃度分布曲線である。
【図４】本発明の第１の実施の形態における構造Ｃの濃度分布曲線である。
【図５】本発明の第１の実施の形態におけるエピタキシャル層１３の層厚ｄ−Ｅｐを定める基準を示す表（ａ）及びグラフ（ｂ）である。
【図６】本発明の第１の実施の形態における構造Ａ，Ｂ，Ｃのアバランシェ降伏電圧印加時における電界分布曲線である。
【図７】本発明の第１の実施の形態における構造Ａ，Ｂ，Ｃの定格電圧印加時印加時における電界分布曲線である。
【図８】本発明の第１の実施の形態における構造Ａ，Ｂ，Ｃのアバランシェ降伏電圧印加時におけるショットキー接合部（図１におけるＣ１−Ｃ２線）とガードリング部（図１におけるＡ１−Ａ２線）の電界分布曲線である。
【図９】本発明の実施例における構造Ｍのガードリング部（図１におけるＡ１−Ａ２線）の不純物濃度の測定値である。
【図１０】本発明の実施例における構造Ｍのガードリング部（図１におけるＡ１−Ａ２線）の不純物濃度曲線である。
【図１１】本発明の実施例において用いた、（ａ）は単発ＥＡＳ測定回路図であり、（ｂ）は試験デバイスに負荷される電圧の波形図である。
【図１２】本発明の実施例における構造Ｌ，Ｍ，Ｎの単発ＥＡＳ試験によるアバランシェ耐量と、Ｖ_F・Ｉ_R積のグラフである。
【図１３】本発明の実施例における構造Ｌ，Ｍ，Ｎの最大電界のグラフである。
【図１４】本発明の実施例における構造Ｌ，Ｍ，Ｎの正孔電流密度を示すグラフである。
【図１５】（ａ）は本発明の第２の実施の形態の半導体装置を示す断面図であり、（ｂ）は本発明の第３の実施の形態の半導体装置を示す断面図である。
【図１６】（ａ）は本発明の第４の実施の形態の半導体装置を示す断面図であり、（ｂ）は本発明の第５の実施の形態の半導体装置を示す断面図である。
【図１７】従来の半導体装置を示す断面図である。
【図１８】正孔電流Ｊｐの局所集中の様子を説明するための模式図である。
【符号の説明】
２…Ｎ⁺型シリコン基板
１３…エピタキシャル層
１３ａ…Ｎ^-層
１３ｂ…オートドーピング層
４…Ｐ型ガードリング
５，１５…空乏層
６…酸化膜
７，８…電極メタル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a guard ring structure used as a breakdown voltage maintaining structure.
[0002]
[Prior art]
A guard ring structure is known as a breakdown voltage maintaining structure of a semiconductor device. In general, a guard ring refers to a structure in which an internal junction is surrounded by a diode having a breakdown voltage higher than its breakdown voltage in order to prevent electric field concentration in the depletion layer due to the geometric shape around the junction. The current is lowered to ensure the stable operation of the element.
The guard ring structure is also used in Schottky barrier diodes (hereinafter referred to as SBD) utilizing the rectifying action of the Schottky junction between the metal layer and the semiconductor layer, other fast recovery diodes (FRD), and power supply MOSFETs. .
SBD has the advantage of having a lower potential barrier and less forward voltage drop than a PN junction diode, but has the disadvantage of having a low breakdown voltage and poor reverse characteristics. For this reason, in the SBD, a guard ring is provided around the Schottky junction to limit the leakage current of the Schottky junction and increase the resistance to the reverse voltage.
Conventionally, various proposals have been made for the purpose of improving characteristics against a reverse voltage in an SBD having a guard ring structure.
[0003]
Japanese Patent Laid-Open No. 58-58774 discloses an SBD (conventional example 1) configured such that the depletion layer of the guard ring reaches the semiconductor substrate before the breakdown of the Schottky barrier occurs. According to this publication, the SBD of Conventional Example 1 prevents the breakdown of the Schottky barrier by causing the depletion layer of the guard ring to reach the semiconductor substrate and bringing the PN junction into a conductive state, and consequently the breakdown of the Schottky barrier. It is said to prevent thermal destruction due to.
On the other hand, the SBD (conventional example 2) disclosed in Japanese Patent Laid-Open No. 10-173205 has an impurity surface concentration of 5 × 10 5 in the P-type guard ring diffusion layer. ¹⁷ / Cm ^Three By making the following, it becomes difficult for avalanche breakdown to occur in the diffusion layer, and a depletion layer extending from the PN junction of the guard ring portion has N ⁺ The thickness that does not reach the silicon semiconductor substrate as the layer is N ^- By providing the epitaxial layer, the destruction caused by avalanche breakdown is N ^- It is said that the energy destruction value was increased by causing it to occur in the layer.
[0004]
FIG. 17 shows an SBD 1 having a structure found in the conventional examples 1 and 2. As shown in FIG. ⁺ Type silicon substrate 2 and N ⁺ N formed by epitaxial growth on the silicon substrate 2 ^- Type epitaxial layer 3 and N ^- P-type guard ring 4 formed by diffusing in a ring shape in the surface layer portion of type epitaxial layer 3, and N ^- Oxide film 6 that is a protective film having a contact opening formed on the surface of type epitaxial layer 3, an electrode metal 7 that becomes an anode electrode deposited on the contact opening, and N ⁺ And an electrode metal 8 serving as a cathode electrode attached to the back surface of the mold silicon substrate 2.
In Conventional Example 1, the electrode metal 7 and N ^- N before the Schottky junction comprising the epitaxial layer 3 breaks down ^- Depletion layer 5a on the side of epitaxial epitaxial layer 3 is N ⁺ Reaches the silicon substrate 2 and P-type guard ring 4 and N ^- It is assumed that the PN junction formed of the type epitaxial layer 3 is punch-through (reach-through) breakdown.
According to the conventional example 1, the breakdown of the SBD 1 occurs due to the breakdown of the PN junction having the steep breakdown waveform, and the breakdown due to the Schottky barrier having the slow breakdown waveform does not occur, so the thermal breakdown does not occur. It is said.
Further, according to Conventional Example 2, when the reverse maximum voltage is applied, N ^- Depletion layer 5b extending to type epitaxial layer 3 is N ⁺ Type silicon substrate 2 is not in contact with the avalanche breakdown and N ^- It is assumed that the energy breakdown value is increased by causing the type epitaxial layer 3 to occur.
[0005]
By the way, when in the strong reverse bias mode, the P-type region forming the P-type guard ring 4 and N ^- P-type guard ring 4 to N by PN junction with type epitaxial layer 3 ^- The depletion layer 4 extending to the type epitaxial layer 3 side is affected by the curvature of the guard ring

outer corner portions

9 and 9 and does not fully extend at the portion indicated by the line BB ′. The width becomes narrower. As a result, the electric field intensity E at the guard ring

outer corner portions

9 and 9 becomes very high, and the carrier generation G locally concentrates on the guard ring

outer corner portions

9 and 9 under the influence of a strong electric field. Note that this carrier generation G is obtained by the equation (1).
[Expression 1]

Here, Jn is an electron current, Jp is a hole current, αn and αp are ionization coefficients, and q is an elementary charge.
As shown in FIG. 18, among the carrier pairs generated locally at the guard ring

outer corners

9 and 9, electrons e1... Are attracted and absorbed by the cathode electrode K, but are positively attracted to the anode electrode A. The hole h1... Has a higher concentration distribution as the impurity concentration distribution of the P-type guard ring 4 is closer to the surface thereof. As shown in FIG. 5, the contact opening edge 11 is reached immediately below the oxide film 6. For this reason, the hole current Jp at the position immediately below the oxide film 6 is locally concentrated, and the density of the hole current Jp reaches a huge value, which may destroy the device.
[0006]
[Problems to be solved by the invention]
The above prior art has the following problems.
[0007]
(1) A depletion layer becomes wide at a pn junction having a low impurity concentration, that is, a high specific resistance. This is because, since the number of carriers in the semiconductor is reduced by reducing the impurity concentration, the depletion layer tends to spread over a relatively wide range in order to take in carriers from a wide range and store space charges.
Also, in the pn junction having a low impurity concentration, the depletion layer becomes wide. As a result, avalanche multiplication occurs due to a wide high electric field region. That is, the avalanche mode yields.
(2) It is a general theory that the breakdown of the pn junction occurs when the maximum electric field Emax in the depletion region reaches the critical electric field Ecrit, which is in good agreement with the experimental results.
(3) Therefore, as the maximum electric field Emax is lower than the electric field distribution area, the electric field distribution area is further expanded and then the maximum electric field Emax reaches the critical electric field Ecrit. Therefore, the breakdown voltage corresponding to the electric field distribution area at that time is It will be expensive.
(4) In order to lower the maximum electric field Emax with respect to the electric field distribution area, it is necessary that the depletion layer spreads widely.
(5) In order for the depletion layer to spread widely, the impurity concentration may be lowered.
(6) N ^- If the layer thickness of the type epitaxial layer is infinite, the lower the impurity concentration, the higher the breakdown voltage. But N ^- If the type epitaxial layer is finite, the breakdown voltage is limited by reach-through. N if reach-through occurs ^- The thinner the epitaxial epitaxial layer, the higher the reach through at a relatively low voltage, and the lower the breakdown voltage.
(7) N ^- Since the breakdown voltage varies depending on the layer thickness of the epitaxial layer, the device structure having an epitaxial layer with a constant thickness, a guard ring with a constant depth and impurity concentration is ^- The optimum value of the specific resistance ρ of the epitaxial layer is considered.
(8) In Conventional Example 1, the depletion layer is N at a relatively low reverse voltage. ⁺ The breakdown voltage is limited by reaching the substrate and reaching through. That is, since the spread of the depletion layer is limited by reach-through, the increase in applied voltage is used to increase the electric field strength, and the maximum electric field reaches a critical electric field and breaks down at a relatively low voltage.
Therefore, there is a problem that it is difficult to obtain a high avalanche resistance because breakdown occurs at a relatively low voltage.
(9) Conventional example 2 has a specific resistance of 1 Ω · cm, and a depletion layer is N when a reverse voltage is applied. ⁺ N that does not reach the silicon substrate ^- Type epitaxial layer thickness. In other words, for a device structure having a constant thickness epitaxial layer, a constant depth and impurity concentration guard ring, the depletion layer is N when a reverse voltage is applied. ⁺ That is, the specific resistance is set low so as not to reach the substrate.
When the specific resistance is set low and the depletion layer does not spread widely, the electric field strength is increased, and the maximum electric field reaches the critical electric field with a relatively low reverse voltage.
Therefore, there is a problem that it is difficult to obtain a high avalanche resistance because breakdown occurs at a relatively low voltage.
Further, the conventional example 2 has a problem that there is no clear standard on how much the depletion layer should be separated from the semiconductor substrate, or how it should not be separated.
In addition, N ^- Since the type epitaxial layer impurity concentration is increased, that is, the specific resistance ρ is decreased, the forward voltage V _F And reverse leakage current I _R Product V _F ・ I _R There is a problem that the loss is increased due to the increase of
[0008]
The present invention has been made in view of the above-described problems in the prior art, and in a semiconductor device having a guard ring structure, a high breakdown voltage semiconductor device in which avalanche resistance is maximized by setting the reach of a depletion layer It is an issue to provide.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problems, a semiconductor device according to claim 1 includes a first conductive layer having a relatively low impurity concentration on a first conductive type semiconductor substrate 2 having a relatively high impurity concentration, as shown in FIG. In the semiconductor device 10 in which the type epitaxial layer 13 is laminated, and the second conductivity type region 4 of the opposite conductivity type to the first conductivity type is formed on the surface layer portion of the epitaxial layer 13.
When an avalanche breakdown voltage is applied to a PN junction composed of the second conductivity type region 4 and the first conductivity type region 13a of the epitaxial layer 13,
A depletion layer 15 extending from the junction surface of the PN junction toward the first conductivity type region 13a reaches an auto-doping layer 13b formed by diffusing impurities from the semiconductor substrate 2 to the epitaxial layer 13,
In addition, a part of the epitaxial layer 13 is interposed between the depletion layer 15 and the semiconductor substrate 2.
[00010]
In view of the problems of the conventional examples 1 and 2 described above, there are two conflicts: (1) the depletion layer is sufficiently spread in the epitaxial layer and (2) the breakdown voltage is not limited by the reach through of the depletion layer. There is an optimum value at which the avalanche breakdown voltage is highest at the intersection satisfying the two conditions.
[0011]
According to the invention of claim 1, when an avalanche breakdown voltage is applied to a PN junction composed of the second conductivity type region and the first conductivity type region of the epitaxial layer,
The depletion layer extending toward the first conductivity type region reaches an auto-doping layer formed by diffusing impurities from the semiconductor substrate to the epitaxial layer.
Accordingly, the depletion layer can be sufficiently spread in the epitaxial layer, and the maximum electric field is reduced with respect to the same reverse voltage as compared with the case where the depletion layer does not reach the auto-doping layer (for example, Conventional Example 2). The breakdown voltage increases.
According to the first aspect of the present invention, when the avalanche breakdown voltage is applied, a part of the epitaxial layer is interposed between the depletion layer and the semiconductor substrate.
Therefore, compared to the case where the depletion layer reaches the semiconductor substrate (for example, Conventional Example 1), there is less restriction on the breakdown voltage due to the reach-through of the depletion layer.
Based on the above theory, according to the first aspect of the present invention, since breakdown occurs at a relatively high voltage, there is an effect that a high avalanche resistance can be obtained.
Further, since the specific resistance ρ is higher than when the depletion layer does not reach the auto-doping layer (for example, Conventional Example 2), the forward voltage V _F And reverse leakage current I _R Product V _F ・ I _R And the loss can be kept relatively low.
[0012]
Here, the auto-doping layer refers to the following range among the regions where impurities in the semiconductor substrate have advanced into the epitaxial layer.
That is, when a concentration distribution curve in a direction perpendicular to the substrate after completion of the device is traced from the position of the semiconductor substrate (2) to the epitaxial layer (13) side (for example, as shown in FIG. 2 to FIG. 4 or FIG. 10), The decrease rate is increased to reach the inflection point (G). The tangent (H) of the impurity concentration distribution curve passing through the inflection point (G) and the concentration Cf of the external doping impurity on the epitaxial layer surface The range from the position indicated by the intersection (I) with the straight line parallel to the horizontal axis indicating the value to the semiconductor substrate (2) is the autodoping layer.
This auto-doping layer is formed by the redistribution of impurities in the semiconductor substrate during epitaxial growth and subsequent high-temperature heat treatment. The impurity concentration of the auto-doping layer is determined by the total concentration of impurities mixed from outside during epitaxial growth and impurities that have advanced from the semiconductor substrate to the epitaxial layer by diffusion.
[0013]
According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the second conductivity type region 4 is formed in an annular shape, and an internal junction is formed at a position surrounded by the second conductive type region 4.
When an avalanche breakdown voltage is applied to the PN junction,
A part of the epitaxial layer 13 is interposed between the depletion layer 15 extending from the internal junction toward the first conductivity type region and the auto-doping layer 13b, or the depletion layer 15 becomes the auto-doping layer 13b. It is characterized by touching.
[0014]
Here, “in contact with” means that the end of the depletion layer coincides with the interface between the auto-doping layer and the first conductivity type region of the epitaxial layer.
The “internal junction” corresponds to a Schottky junction or a PN junction.
Therefore, according to the second aspect of the present invention, when an avalanche breakdown voltage is applied to the PN junction composed of the second conductivity type region and the first conductivity type region of the epitaxial layer, the internal junction leads to the first conductivity type region side. Since a part of the epitaxial layer is interposed between the extended depletion layer and the auto-doping layer, or until this depletion layer comes into contact with the auto-doping layer, the depletion extended from the internal junction to the first conductivity type region side The layer does not penetrate the autodoping layer, i.e. the internal junction is not limited by the breakdown voltage due to reach-through. Therefore, there is an advantage that the reverse voltage characteristics of the semiconductor elements such as SBD, FRD, and FET surrounded by the guard ring are not impaired.
[0015]
According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the impurity concentration Cs on the surface of the second conductivity type region 4 is 1 × 10. ¹⁷ 1 × 10 ¹⁸ (1 / cm ^Three ) It is characterized by the following.
[0016]
Therefore, according to the third aspect of the present invention, the impurity concentration on the surface of the second conductivity type region is 1 × 10 5. ¹⁷ (1 / cm ^Three Therefore, sufficient ohmic contact properties can be secured, and the impurity concentration on the surface of the second conductivity type region is 1 × 10 6. ¹⁸ (1 / cm ^Three ), The local concentration of the hole current on the surface of the second conductivity type region can be avoided.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to the drawings. The following is one embodiment of the present invention and does not limit the present invention.
[0018]
[First Embodiment]
First, a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a cross-sectional view showing a semiconductor device (SBD 10) according to a first embodiment of the present invention.
[0019]
As shown in FIG. 1, the SBD 10 of the present embodiment has N ⁺ Type silicon substrate 2 and N ⁺ Epitaxial layer 13 formed by epitaxial growth on type silicon substrate 2, P-type guard ring 4 formed by diffusing in a ring shape on the surface layer of epitaxial layer 13, and contact opening formed on the surface of epitaxial layer 13 Oxide film 6 having electrode, electrode metal 7 serving as an anode electrode deposited in the contact opening, N ⁺ And an electrode metal 8 serving as a cathode electrode attached to the back surface of the mold silicon substrate 2.
[0020]
N ⁺ Type silicon substrate 2 is an N-containing silicon containing impurities such as phosphorus, arsenic or antimony at a high concentration. ⁺ Type semiconductor.
[0021]
The epitaxial layer 13 is a silicon layer formed by epitaxial growth, and N ⁺ This is a semiconductor containing impurities similar to those of the type silicon substrate 2 at a low concentration. The layer thickness of the epitaxial layer 13 is represented by d-Ep.
The epitaxial layer 13 is N ^- It is divided into a layer 13a, an auto-doping layer 13b, and a P-type guard ring 4.
[0022]
The auto-doping layer 13b is formed during the epitaxial growth as described above and during the subsequent high-temperature heat treatment. ⁺ This is a semiconductor region in a certain range among the regions where impurities in the silicon substrate 2 have advanced into the epitaxial layer 13. The layer thickness of the auto-doping layer 13b is represented by d-AD.
[0023]
N ^- The layer 13a is formed by stacking N on the auto-doping layer 13b. ^- Type semiconductor.
The P-type guard ring 4 is a P-type semiconductor formed by implanting, for example, boron ions into the surface of the epitaxial layer 13 by ion implantation and diffusing. This P-type guard ring 4 and N ^- A PN junction is formed by the layer 13a. The depth of the P-type guard ring 4 is represented by X-jp.
The impurity concentration on the surface of the P-type guard ring 4 is 1 × 10. ¹⁷ 1 × 10 ¹⁸ (1 / cm ^Three ) The following. This is to ensure sufficient ohmic contact and avoid local concentration of hole current on the surface of the P-type guard ring 4.
[0024]
The oxide film 6 is made of a silicon oxide film having an opening pattern that covers the outer peripheral edge of the P-type guard ring 4 exposed on the surface of the epitaxial layer 13, and serves as an insulating film and a protective film.
[0025]
The electrode metal 7 is an electrode on the anode side and forms a Schottky junction with the epitaxial layer 13. The electrode metal 8 is an electrode on the cathode side.
[0026]
The SBD 10 of this embodiment differs from the above-described conventional examples 1 and 2 in the degree of reach of the depletion layer 15 when a reverse voltage is applied.
That is, in the SBD 10 of the present embodiment, the P-type guard ring 4 and the N type ^- When an avalanche breakdown voltage is applied to the PN junction composed of the layer 13a, N is applied from the junction surface of the PN junction. ^- The depletion layer 15 extending toward the layer 13a reaches the auto-doping layer 13b.
In the example shown in FIG. 1, the depletion layer 15 penetrates into the auto-doping layer 13b.
However, the depletion layer 15 is N under the avalanche breakdown voltage. ⁺ Depletion layer 15 and N ⁺ A part of the epitaxial layer 13 is interposed between the type silicon substrate 2. That is, the depletion layer 15 and N ⁺ It is not in contact with the mold silicon substrate 2 and is separated.
[0027]
The degree of arrival of the depletion layer 15 as described above is as follows: the layer thickness d-Ep of the epitaxial layer 13, the depth X-jp of the P-type guard ring 4, the impurity concentration of the P-type guard ring 4, N ^- This can be realized by selecting the specific resistance ρ of the layer 13a. One specific method is as follows.
Depending on the rated voltage, appropriate values for the thickness d-Ep of the epitaxial layer 13, the depth X-jp of the P-type guard ring 4, and the impurity concentration of the P-type guard ring 4 are determined. ^- Several structures having different specific resistances ρ of the layer 13a are simulated, and impurity concentration distribution curves of the guard ring portion (A1-A2 line in FIG. 1) are obtained for each structure. 2 to 4 show examples of density distribution curves, which will be described below with reference to these. 2 to 4 are concentration distribution curves of structures A, B, and C having three different specific resistances ρ. The specific resistance ρ was set to decrease in the order of the structures A, B, and C. The concentration distribution curve of the structure A having the highest specific resistance value is shown in FIG. 2, the concentration distribution curve of the structure B having a specific resistance value lower than the structure A and higher than the structure C is shown in FIG. The concentration distribution curve of structure C is shown in FIG. P-type guard ring 4, N from the left as shown in the upper part of the graph ^- Layer 13a, auto-doping layer 13b, N ⁺ This corresponds to the order of the type silicon substrate 2.
[0028]
Next, the autodoping layer 13b is specified as follows for each structure.
As shown in FIG. 2 to FIG. ⁺ When tracing from the position of the type silicon substrate 2 toward the epitaxial layer 13 side, the rate of decrease gradually increases and reaches the inflection point G. The tangent line H of the impurity concentration distribution curve passing through the inflection point G is drawn. An intersection point between the tangent line H and a straight line parallel to the horizontal axis indicating the value of the concentration Cf of the external doping impurity on the epitaxial layer surface is defined as an intersection point I. A straight line J passing through the intersection I and perpendicular to the horizontal axis is drawn. A portion of the epitaxial layer 13 on the right side of the straight line J on the graph is referred to as an auto-doping layer 13b.
[0029]
Here, a standard for determining the layer thickness d-Ep of the epitaxial layer 13 by the rated voltage is shown in FIG. In accordance with the table shown in FIG. 5A or the graph shown in FIG. 5B, N corresponding to the absolute maximum rating withstand voltage Vamr. ^- The impurity concentration Nd of the layer 13a is specified, and Vamr and Nd and the layer thickness d-AD of the auto-doping layer 13b are substituted into the following equation (2).
[Expression 2]

Alternatively, Vamr is substituted into the following expression (3) as an approximate expression.
[Equation 3]

The layer thickness d-Ep of the epitaxial layer 13 is calculated from the substituted formula. The value of d-Ep is shown in the table of FIG. 5A and the relationship between Vamr and d-Ep is shown in the graph of FIG.
[0030]
On the other hand, an electric field distribution curve of the A1-A2 line when an avalanche breakdown voltage is applied is obtained. FIG. 6 shows electric field distribution curves of structures A, B, and C when an avalanche breakdown voltage is applied. Since the depletion layer 15 is a charged region, the width is indicated by the width of a region surrounded by each electric field distribution curve and a straight line of electric field intensity 0.
Therefore, as can be seen from FIG. 6, the depletion layer 15 of each structure A, B, C reaches the auto-doping layer 13b.
Further, the depletion layer 15 of the structures A and B surely penetrates into the auto-doping layer 13b. Auto-doping layer 13b and N ^- This is why the electric field distribution curves of the structures A and B are refracted near the boundary with the layer 13a.
However, the depletion layer 15 of each structure A, B, C is N ⁺ Depletion layer 15 and N ⁺ A part of the epitaxial layer 13 is interposed between the type silicon substrate 2.
If the depletion layer 15 does not reach the auto-doping layer 13b, or if the depletion layer 15 is N ⁺ If any of them reaches the mold silicon substrate 2, the structures A, B, and C as described above are selected by excluding them.
[0031]
Among the structures A, B, and C, the structure B is selected to select a structure having a higher breakdown voltage.
As shown in FIG. 6, when comparing the maximum electric field Em2-A of the structure A, the maximum electric field Em2-B of the structure B, and the maximum electric field Em2-C of the structure C, the maximum electric field Em2-B of the structure B is the lowest. Because.
[0032]
Next, with reference to FIG. 7 in addition to FIG. 6, the relationship between the maximum electric field and the degree of arrival of the depletion layer will be described. FIG. 7 shows electric field distribution curves of structures A, B, and C when a rated voltage is applied.
As shown in FIG. 7, when the rated voltage is applied, the maximum electric field of each structure is higher in the order of the maximum electric field Em1-A of the structure A, the maximum electric field Em1-B of the structure B, and the maximum electric field Em1-C of the structure C. It becomes. This is because the structure B in the structure B and the structure C in the structure B cause an increase in the electric field strength because the depletion layer 15 has a smaller expansion region (= a depletion layer is difficult to spread). On the other hand, the depletion layer 15 of the structures A and B slightly penetrates into the auto-doping layer 13b and starts to be restricted by reach through.
As shown in FIG. 6, when the avalanche breakdown voltage is applied higher than when the rated voltage is applied, the spread of the depletion layer 15 is limited by reach-through, so that the maximum electric field of the structure A rises the most, and then the structure B There is a large increase (in FIG. 6, the increase in the maximum electric field when the rated voltage is changed to the avalanche breakdown voltage is indicated by an arrow). This is because the spread of the depletion layer 15 is limited by reach-through. Therefore, the increase in applied voltage is used to increase the electric field strength because the depletion layer is less likely to spread in the structure B than in the structure C and in the structure A than in the structure B. Because it was broken.
[0033]
From the above, it can be seen that before the depletion layer 15 reaches the auto-doping layer 13b, the maximum electric field of the structure in which the depletion layer 15 is wider tends to be lower, and the breakdown voltage is higher. It can also be seen that when the depletion layer 15 penetrates into the auto-doping layer 13b to some extent, the tendency is reversed, and the maximum electric field of the structure in which the depletion layer 15 is wider tends to be higher, and the breakdown voltage is lower.
Accordingly, the maximum electric field is minimized at the reversal point of the tendency, and the specific resistance ρ at which the state is obtained is the optimum value. Of the structures A, B, and C, the structure B is the structure closest to the optimum value.
Therefore, by configuring the device structure as described above, a highly durable device structure including the optimum value can be reliably configured.
[0034]
Next, the electric field distribution at the Schottky junction and the state of the depletion layer spreading will be described. FIG. 8 shows electric field distribution curves of the Schottky junction (C1-C2 line in FIG. 1) and the guard ring part (A1-A2 line in FIG. 1) when an avalanche breakdown voltage is applied to each of the structures A, B, and C.
[0035]
As shown in FIG. 8, in all of the structures A, B, and C, the maximum electric field of the Schottky junction is larger than the maximum electric field of the guard ring.
In structure C, N from the Schottky junction ^- A part of the epitaxial layer 13 is interposed between the depletion layer 15 extending toward the layer 13a and the auto-doping layer 13b.
In structure B, N directly below the Schottky junction ^- The depletion layer 15 extending toward the layer 13a is in contact with the auto-doping layer 13b. Here, “contact” means that the end of the depletion layer 15 is in contact with the auto-doping layer 13b and N ^- It means that it coincides with the interface with the layer 13a.
According to the device structure such as the structures B and C, since the depletion layer 15 does not penetrate the auto-doping layer 13b, the Schottky junction is not limited by the breakdown voltage due to the reach-through, and the reverse voltage characteristic of the SBD 10 is obtained. There is no loss.
[0036]
Note that a value obtained by subtracting the maximum electric field generated in the PN junction of the guard ring portion (Em-SG) from the maximum electric field generated in the Schottky junction when the avalanche breakdown voltage is applied is 0.20 × 10. ^Five 0.25 × 10 ^Five It is recommended to set it to be (V / cm) or less. As another criterion, the ratio of Em-SG to the maximum electric field of the PN junction of the guard ring portion (Rm-SG) when an avalanche breakdown voltage is applied is 0.075 or more and 0.1 or less. It is recommended to set.
Em-SG is 0.20 × 10 ^Five When Vm is less than (V / cm) or Rm-SG is less than 0.075, the depletion layer 15 immediately below the Schottky junction tends to extend and may enter the auto-doping layer 13b and impair the reverse voltage characteristics of the SBD 10 Because.
On the other hand, Em-SG is 0.25x10. ^Five When (V / cm) exceeds or Rm-SG exceeds 0.1, the maximum electric field of the Schottky junction tends to increase, and therefore, the breakdown at the Schottky junction easily occurs, and the tolerance of SBD10 decreases. This is because there is a possibility that the practicality becomes poor.
[0037]
【Example】
Next, examples carried out by the inventor of the present application according to the first embodiment will be described. The inventor of the present application performs setting by two-dimensional two-carrier (hole and electron) numerical simulation for 100V system / 5A type SBD under five different conditions, and prototypes and completes each device structure based on the simulation results. Various characteristics of the device were measured. Further, the inventor of the present application evaluated the avalanche resistance for each device structure by a single EAS (Single Pulse Avalanche Energy) test, and confirmed the effect of the present invention.
[0038]
[Table 1]

Table 1 summarizes the experimental conditions and experimental results for the five structures L, M, N, S, and T.
In Table 1, the vertical item No. 11 is the layer thickness d-Ep of the epitaxial layer 13. Vertical item No. 12 is N ^- It is the specific resistance ρ of the layer 13a.
Vertical item No. 13 is N ^- The impurity concentration Nd of the layer 13a.
The vertical item No. 21 is the depth of the P-type guard ring 4 with X-jp, and the vertical item No. 22 is the depth X-jp of the P-type guard ring 4 at the time of simulation design.
The vertical item No. 23 is the amount of borondose of the P-type guard ring 4.
The vertical item No. 24 is the impurity surface concentration Cs of the P-type guard ring 4.
The vertical item No. 31 is an actual measurement value of the avalanche breakdown voltage V-AVB, and the reverse current I _R = 400 (μA), junction voltage Tj = 25 ° C., reverse voltage.
The vertical item No. 32 is an avalanche breakdown voltage V-AVB at the time of simulation.
Vertical item No. 33 is forward voltage drop V _F Measured value of No. 34, vertical item No. 34 is reverse leakage current I _R The actual measurement value and the vertical item No. 35 are their products.
The vertical item No. 36 is an actual measurement value of the reverse recovery time trr.
The vertical item No. 37 is the avalanche resistance by the single EAS test.
The vertical item No. 41 is a voltage shared by the P-type guard ring 4 in the avalanche breakdown voltage V-AVB.
Vertical item No. 42 is N of avalanche breakdown voltage V-AVB. ^- This is the voltage shared by the layer 13a.
The vertical item No. 43 is the maximum electric field of the guard ring portion when the rated voltage of 100V is applied.
The vertical item No. 44 is the maximum electric field of the guard ring portion when the avalanche breakdown voltage V-AVB is applied.
The vertical item No. 45 is the difference between the maximum electric field when the rated voltage of 100 V is applied to the guard ring part and the maximum electric field when the avalanche breakdown voltage V-AVB is applied.
The vertical item No. 51 is the maximum electric field at the Schottky junction when the avalanche breakdown voltage V-AVB is applied.
The vertical items No. 61 and 62 are the current density of the hole current Jp near the guard ring opening end 11, No. 61 is the current density when the rated voltage is 100V, and No. 62 is when the avalanche breakdown voltage V-AVB is applied. Current density.
[0039]
As shown in Table 1, the thickness d-Ep of the epitaxial layer 13 is 12 (μm) in all structures, and the depth X-jp of the P-type guard ring 4 is set for the structures L, M, and N. 3.0 (μm), the amount of borondose is 4 × 10 ¹³ (1 / cm ² ), The surface concentration is 2 × 10 ¹⁷ (1 / cm ^Three ), The specific resistance ρ = 2.8, 2.5, 2.0 (Ω · cm). For the structures S and T, the depth X-jp of the P-type guard ring 4 is 2.5 (μm), and the boron dose is 1 × 10. ¹³ (1 / cm ² ), The surface concentration is 5 × 10 ¹⁶ (1 / cm ^Three ), The specific resistance ρ = 2.5, 2.0 (Ω · cm).
[0040]
Further, since the impurity concentration of the guard ring portion (A1-A2 line in FIG. 1) was measured for the structure M by the SR (Spreading Resistance: Spreading Resistance) method, the measured values are plotted in FIG. As shown in FIG.
In FIG. 10, the curve F1 is N ⁺ 4 is an impurity concentration curve of a substrate in which an epitaxial layer 13 is formed on a type silicon substrate 2, and an auto-doping layer 13b1 is formed by redistribution during epitaxial growth. A curve F2 is an impurity concentration curve after the device is completed. The P-type guard ring 4 is formed by diffusion, and the auto-doping layer 13b1 is shifted under the influence of redistribution during the device formation process accompanied by heat treatment. An auto-doping layer 13b is formed.
As described in the first embodiment, when the final auto-doping layer 13b is specified, the layer thickness is about 3.5 (μm).
[0041]
Next, a single EAS (Single Pulse Avalanche Energy) test performed on each of the structures L, M, N, S, and T will be described. FIG. 11 (a) shows a single EAS measurement circuit diagram, and FIG. 11 (b) shows a waveform diagram of a voltage applied to the test device.
The single EAS test is one of test methods in which a high voltage pulse signal is applied to a test device in a single shot to evaluate the device's tolerance in avalanche mode.
As shown in FIG. 11, each structure L, M, N, S, T is connected as SBD71.
When the ON signal pulse 72 is applied to the gate of the MOSFET 73, the MOSFET 73 is turned on, and the current I-DS flows from the power source 74 of the voltage V-DD. As a result, energy is continuously stored in the coil 75. If the MOSFET 73 is turned off when the current I-DS rises and reaches a predetermined I-AV, the current I-DS cannot flow through the MOSFET 73, so that the dv / dt voltage rises across the SBD 71, A high voltage BV-DSS that lasts for a period of ta occurs. At this time, the avalanche energy E-SA loaded on the SBD 71 is expressed by the following equation (4).
[Expression 4]

[0042]
As shown in Expression (4), the avalanche energy E-SA can be controlled by the inductance of the coil 75 and the energy storage time. If a high avalanche energy is applied, the SBD 71 breaks down and the current cannot be blocked. The tolerance in the avalanche mode of the test device (SBD71) can be evaluated by the magnitude of the avalanche energy that can be supported by the SBD71.
The avalanche resistance of each structure L, M, N, S, and T by a single EAS test is as shown in Table 1 (vertical item No. 37), and a high avalanche resistance was obtained in structures M and S. .
[0043]
A graph is shown in FIG. 12 in order to compare the avalanche resistance of each structure by a single EAS test. The horizontal axis is N ^- This is the impurity concentration of the layer 13a. On the graph of FIG. 12, points L1, M1, N1, S1, and T1 are obtained by plotting the avalanche resistance of the structures L, M, N, S, and T according to the single EAS test in order, respectively. , S2, and T2 are V in the structures L, M, N, S, and T, respectively. _F ・ I _R The product is plotted. Their values are shown in Table 1.
As shown in FIG. 12, when attention is focused on the change from the point N1 to M1, the avalanche resistance increases as the impurity concentration decreases, that is, the range covered by the depletion layer increases. Focusing on the change from the point M1 to L1, the avalanche resistance decreases as the impurity concentration decreases, that is, the range covered by the depletion layer increases.
On the other hand, V _F ・ I _R The product increases as the impurity concentration increases, resulting in greater characteristic losses. From this point of view, it is better to select the left side of the point M1 on the graph on the assumption that the structure M has the optimum specific resistance ρ.
[0044]
FIG. 13 shows a graph of the maximum electric field of each structure. In the graph of FIG. 13, points L3, M3, N3, S3, and T3 are plotted in order of the maximum electric field of the guard ring portion when the avalanche breakdown voltage V-AVB is applied to the structures L, M, N, S, and T, respectively. The points L4, M4, N4, S4, and T4 plot the maximum electric field of the guard ring portion when the rated voltage of 100 V is applied to the structures L, M, N, S, and T, respectively. Their values are shown in Table 1.
As shown in FIG. 13, when the rated voltage of 100 V is applied, the maximum electric field has a higher value in the order of L4 → M4 → N4. This is because the structure M in the structure M and the structure N in the structure M cause an increase in electric field strength because the depletion layer 15 has a narrower expansion region (= a depletion layer is difficult to spread).
If the applied voltage rises from the rated voltage of 100 V to the avalanche breakdown voltage, the reach of the depletion layer 15 is limited by reach-through, so that the maximum electric field of the structure L increases the most (change from point L4 to point L3), then The structure M is greatly increased (change from point M4 to point M3). This is because the spread of the depletion layer 15 is limited by reach-through, so that the increase in applied voltage is used to increase the electric field strength because the depletion layer is less likely to spread in the structure M than in the structure N and in the structure L than the structure M. This is because the.
As a result, the maximum electric field of the structure M was minimized when the avalanche breakdown voltage was applied.
The structure M has a structure in which the maximum electric field when the avalanche breakdown voltage is applied is minimized, and the avalanche resistance can be increased.
[0045]
As described above, local concentration of the hole current Jp (see FIG. 18) can be cited as a cause of device destruction. For the structures L, M, and N, the hole current Jp near the contact opening end on the surface of the P-type guard ring 4 was measured. The values are as shown in Table 1 vertical item Nos. 61 and 62 described above. The current density when applying the avalanche breakdown voltage V-AVB shown in the vertical item No. 62 is graphed in FIG. From these results, it can be confirmed that the structure M has the lowest current density of the hole current Jp.
[0046]
Based on the above fact, the structure M can suppress the maximum electric field to the lowest, and since the maximum electric field is low, the generation of the hole current Jp can be suppressed and the occurrence of device breakdown due to the local concentration of the hole current Jp can be suppressed. It can be said that the avalanche resistance is the largest.
[0047]
As explained above, (1) P type guard ring 4 and N ^- When an avalanche breakdown voltage is applied to the PN junction composed of the layer 13a, N is applied from the junction surface of the PN junction. ^- The depletion layer 15 extending toward the layer 13a reaches the auto-doping layer 13b, and (2) the depletion layer 15 is N ⁺ Depletion layer 15 and N ⁺ By selecting a device structure in which a part of the epitaxial layer 13 is interposed between the silicon substrate 2 and the type silicon substrate 2, it is possible to reliably select a highly durable device structure including an optimum value.
[0048]
[Second Embodiment]
In the first embodiment, the SBD 10 is described as an example of the semiconductor device of the present invention. However, the present invention is not limited to this, and may be applied to the SBD 20 shown in FIG.
[0049]
As shown in FIG. 15A, the SBD 20 differs from the SBD 10 in the structure of the Schottky junction. Schottky junction of SBD20 is N ^- A trench 22 is formed in the layer 13a, and a part of the electrode metal 21 is embedded.
According to the SBD 20, the spread of the depletion layer 15 from the Schottky junction is greater in the spread W-N2 below the trench 22 than in the spread W-N1 below the silicon outermost surface. ⁺ The mold silicon substrate 2 is approached.
In order not to impair the reverse voltage characteristics of the SBD 20, when an avalanche breakdown voltage is applied, a part of the epitaxial layer 13 is interposed between the lowest end of the spread W-N2 and the auto-doping layer 13b, or the spread W-N2 It is preferable that the lowermost end of the substrate is in contact with the auto-doping layer 13b and that the lowermost end of the spread W-N2 does not enter the auto-doping layer 13b.
[0050]
[Third Embodiment]
In the first embodiment, the SBD 10 is described as an example of the semiconductor device of the present invention. However, the present invention is not limited to this, and may be applied to the SBD 30 shown in FIG.
[0051]
As shown in FIG. 15B, the SBD 30 is different from the SBD 10 in N ^- A P-type island-shaped semiconductor region 31 is diffused and formed in a Schottky junction range (within the P-type guard ring 4) of the surface layer portion of the layer 13a.
According to the SBD 30, the spread of the depletion layer 15 from the Schottky junction is N in the spread W-N2 under the island-like semiconductor region 31 than in the spread W-N1 under the silicon outermost surface. ⁺ The mold silicon substrate 2 is approached.
In order not to impair the reverse voltage characteristics of the SBD 30, when an avalanche breakdown voltage is applied, a part of the epitaxial layer 13 is interposed between the lowermost end of the spread W-N2 and the auto-doping layer 13b, or the spread W-N2 It is preferable that the lowermost end of the substrate is in contact with the auto-doping layer 13b and that the lowermost end of the spread W-N2 does not enter the auto-doping layer 13b.
[0052]
[Fourth Embodiment]
Although the above embodiment has been described using the SBD, it is needless to say that the present invention is not limited to the SBD and can be similarly applied to a diode such as a high-speed diode (hereinafter referred to as FRD).
[0053]
In the present embodiment, the FRD 40 shown in FIG.
As shown in FIG. 16A, FRD 40 is different from SBD 10 in N ^- In the Schottky junction range (within the P-type guard ring 4) on the layer 13a, N ^- A P-type semiconductor layer 41 is formed by diffusion on the layer 13a. The impurity concentration of the semiconductor layer 41 is set lower than the impurity concentration of the P-type guard ring 4.
According to the FRD 40, the spread W-N2 under the semiconductor layer 41 is N ⁺ The mold silicon substrate 2 is approached.
In order not to impair the reverse voltage characteristics of the FRD 40, when an avalanche breakdown voltage is applied, a part of the epitaxial layer 13 is interposed between the lowermost end of the spread W-N2 and the auto-doping layer 13b, or the spread W-N2 It is preferable that the lowermost end of the substrate is in contact with the auto-doping layer 13b and that the lowermost end of the spread W-N2 does not enter the auto-doping layer 13b.
[0054]
[Fifth Embodiment]
Although the above embodiment has been described using a diode, the present invention is not limited to the diode, and is widely used as a power switching element for various circuits such as a high voltage MOSFET and a power supply device. Needless to say, the same applies to transistors and the like.
[0055]
In the present embodiment, the MOSFET 50 shown in FIG. 16B will be described as an example.
As shown in FIG. 16B, the MOSFET 50 has N ⁺ Type silicon substrate 2, N ^- The layer 13a, the P-type guard ring 4, the oxide film 53, the electrode metal 55, and so on, have three electrodes of drain, source, and gate. The P-type guard ring 4 provided in the MOSFET 50 is doubled by a P-type guard ring 4a and a P-type guard ring 4b.
According to the MOSFET 50, the spread W-N2 below the island-like semiconductor region 51 is N larger than the spread W-N1 below the silicon outermost surface. ⁺ The mold silicon substrate 2 is approached.
In order not to impair the reverse voltage characteristics of the MOSFET 50, when an avalanche breakdown voltage is applied, a part of the epitaxial layer 13 is interposed between the lowermost end of the spread W-N2 and the auto-doping layer 13b, or the spread W-N2 It is preferable that the lowermost end of the substrate is in contact with the auto-doping layer 13b and that the lowermost end of the spread W-N2 does not enter the auto-doping layer 13b.
[0056]
In the above embodiment, a semiconductor device using an N-type semiconductor substrate has been described. However, the present invention is not limited to this, and a semiconductor device using a P-type semiconductor substrate of reverse conductivity type. It can also be applied to. In this case, the guard ring is formed by implanting N-type impurities such as phosphorus ions.
[0057]
【The invention's effect】
As described above, according to the present invention, in a semiconductor device having a guard ring structure, there is no cause of cost increase such as any increase in process, addition of material, etc., and use within a range not exceeding the rated characteristics. There is an effect that a high breakdown voltage semiconductor device in which the avalanche withstand capability is maximized can be obtained by setting the reach of the depletion layer without deteriorating the characteristics.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a concentration distribution curve of structure A in the first embodiment of the present invention.
FIG. 3 is a concentration distribution curve of structure B in the first embodiment of the present invention.
FIG. 4 is a concentration distribution curve of structure C in the first embodiment of the present invention.
FIG. 5 is a table (a) and a graph (b) showing criteria for determining the layer thickness d-Ep of the epitaxial layer 13 in the first embodiment of the present invention.
FIG. 6 is an electric field distribution curve when an avalanche breakdown voltage is applied to structures A, B, and C according to the first embodiment of the present invention.
FIG. 7 is an electric field distribution curve when a rated voltage is applied to structures A, B, and C in the first embodiment of the present invention.
8 shows a Schottky junction (C1-C2 line in FIG. 1) and a guard ring (A1- in FIG. 1) when an avalanche breakdown voltage is applied to the structures A, B, and C in the first embodiment of the present invention. (A2 line) electric field distribution curve.
FIG. 9 is a measurement value of impurity concentration of a guard ring portion (A1-A2 line in FIG. 1) of structure M in an example of the present invention.
10 is an impurity concentration curve of a guard ring portion (line A1-A2 in FIG. 1) of a structure M in an example of the present invention.
11A is a circuit diagram of a single EAS measurement circuit used in the embodiment of the present invention, and FIG. 11B is a waveform diagram of a voltage applied to a test device.
FIG. 12 shows the avalanche resistance by the single EAS test of the structures L, M, and N in the example of the present invention, and V _F ・ I _R It is a product graph.
FIG. 13 is a graph of the maximum electric field of structures L, M, and N in an example of the present invention.
FIG. 14 is a graph showing hole current densities of structures L, M, and N in an example of the present invention.
15A is a cross-sectional view showing a semiconductor device according to a second embodiment of the present invention, and FIG. 15B is a cross-sectional view showing a semiconductor device according to a third embodiment of the present invention.
16A is a cross-sectional view showing a semiconductor device according to a fourth embodiment of the present invention, and FIG. 16B is a cross-sectional view showing a semiconductor device according to a fifth embodiment of the present invention.
FIG. 17 is a cross-sectional view showing a conventional semiconductor device.
FIG. 18 is a schematic diagram for explaining a state of local concentration of hole current Jp.
[Explanation of symbols]
2 ... N ⁺ Type silicon substrate
13 ... Epitaxial layer
13a ... N ^- layer
13b ... Auto-doping layer
4 ... P-type guard ring
5,15 ... depletion layer
6 ... Oxide film
7,8 ... Electrode metal

Claims

A first conductivity type epitaxial layer having a relatively low impurity concentration is stacked on a first conductivity type semiconductor substrate having a relatively high impurity concentration, and a first conductivity type opposite to the first conductivity type is formed on a surface layer portion of the epitaxial layer. In a semiconductor device in which a two-conductivity type region is formed,
When an avalanche breakdown voltage is applied to a PN junction composed of the second conductivity type region and the first conductivity type region of the epitaxial layer,
The depletion layer extending from the junction surface of the PN junction to the first conductivity type region side reaches an auto-doping layer formed by diffusing impurities from the semiconductor substrate to the epitaxial layer,
A part of the epitaxial layer is interposed between the depletion layer and the semiconductor substrate.

The second conductivity type region is formed in an annular shape, an internal joint is formed at a position surrounded by the region,
When an avalanche breakdown voltage is applied to the PN junction,
A part of the epitaxial layer is interposed between the depletion layer extending from the internal junction toward the first conductivity type region and the auto-doping layer, or the depletion layer is in contact with the auto-doping layer. The semiconductor device according to claim 1.

^3. The semiconductor device according to claim 1, wherein an impurity concentration of the surface of the second conductivity type region is 1 × 10 ¹⁷ or more and 1 × 10 ¹⁸ (1 / cm ³ ) or less.