JP4599037B2

JP4599037B2 - Matrix display

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Publication number: JP4599037B2
Application number: JP2003081715A
Authority: JP
Inventors: 晃一形川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-03-25
Filing date: 2003-03-25
Publication date: 2010-12-15
Anticipated expiration: 2023-03-25
Also published as: JP2004287301A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置などのように、画素をマトリックス状に配置してなるマトリックス表示装置に関する。
【０００２】
近年、デスクトップ型のパーソナルコンピュータにおいては、省エネルギー、省スペースの要求から、ＣＲＴ（陰極線管）に代わり、液晶表示装置を備える製品が市場を拡大しており、競合メーカでは、歩留まり向上によるコストダウンが求められている。
【０００３】
【従来の技術】
図８は従来の液晶表示装置の一例の要部の概略的構成図である（例えば、特許文献１参照）。図８中、１はアクティブマトリックス型の液晶表示パネル、２は液晶表示パネル１に形成されているデータ線（表示信号線）にデータ信号をＡ／Ｄ（アナログ／デシタル）変換して出力するソースドライバ部（データ線駆動回路部）である。
【０００４】
３は液晶表示パネル１に形成されているゲート線（走査信号線）に走査信号を出力するゲートドライバ部（ゲート線駆動回路部）、４は画像信号や同期信号等を入力して液晶表示パネル１に画像を表示するために必要な各種の信号を作成する信号制御部である。
【０００５】
図９はソースドライバ部２の概略的構成図である。図９中、５−１〜５−４は液晶表示パネル１に形成されているデータ線にデータ信号をＡ／Ｄ変換して出力するソースドライバＩＣ（integrated circuit）、６は信号制御部４が出力するデータ信号をソースドライバＩＣ５−１〜５−４に伝送するデータ信号線、７は信号制御部４が出力するクロック信号をソースドライバＩＣ５−１〜５−４に伝送するクロック信号線である。
【０００６】
８−１は信号制御部４が出力するデータスタート信号（データ信号の取り込みタイミングを与える信号）を１段目のソースドライバＩＣ５−１に伝送するデータスタート信号線、８−２は１段目のソースドライバＩＣ５−１が出力するデータスタート信号を２段目のソースドライバＩＣ５−２に伝送するデータスタート信号線である。
【０００７】
８−３は２段目のソースドライバＩＣ５−２が出力するデータスタート信号を３段目のソースドライバＩＣ５−３に伝送するデータスタート信号線、８−４は３段目のソースドライバＩＣ５−３が出力するデータスタート信号を４段目のソースドライバＩＣ５−４に伝送するデータスタート信号線である。
【０００８】
図１０はソースドライバＩＣ５−１〜５−４の動作を示すタイミングチャートであり、信号制御部４からソースドライバＩＣ５−１〜５−４に与えられるクロック信号、データスタート信号、データ信号を示している。
【０００９】
ソースドライバＩＣ５−１〜５−４は、データスタート信号が与えられると、データ信号線６を介して与えられるデータ信号の取り込みをクロック信号に同期させて開始し、規定数のデータ信号の取り込みが完了すると、ソースドライバＩＣ５−１〜５−３は、入力したデータスタート信号を出力する。
【００１０】
図１１はソースドライバ部２の動作を示すタイミングチャートであり、（Ａ）は信号制御部４から出力されるデータ信号、（Ｂ）は１段目のソースドライバＩＣ５−１に入力するデータスタート信号、（Ｃ）は２段目のソースドライバＩＣ５−２に入力するデータスタート信号、（Ｄ）は３段目のソースドライバＩＣ５−３に入力するデータスタート信号、（Ｅ）は４段目のソースドライバＩＣ５−４に入力するデータスタート信号を示している。
【００１１】
１段目のソースドライバＩＣ５−１は、信号制御部４からデータスタート信号が与えられると、信号制御部４から与えられるデータ信号の取り込みをクロック信号に同期させて開始し、規定数のデータ信号の取り込みが完了すると、入力したデータスタート信号をデータスタート信号線８−２に出力して２段目のソースドライバＩＣ５−２に与える。
【００１２】
２段目のソースドライバＩＣ５−２は、１段目のソースドライバＩＣ５−１からデータスタート信号が与えられると、信号制御部４から与えられるデータ信号の取り込みをクロック信号に同期させて開始し、規定数のデータ信号の取り込みが完了すると、入力したデータスタート信号をデータスタート信号線８−３に出力して３段目のソースドライバＩＣ５−３に与える。
【００１３】
３段目のソースドライバＩＣ５−３は、２段目のソースドライバＩＣ５−２からデータスタート信号が与えられると、信号制御部４から与えられるデータ信号の取り込みをクロック信号に同期させて開始し、規定数のデータ信号の取り込みが完了すると、入力したデータスタート信号をデータスタート信号線８−４に出力して４段目のソースドライバＩＣ５−４に与える。
【００１４】
４段目のソースドライバＩＣ５−４は、３段目のソースドライバＩＣ５−３からデータスタート信号が与えられると、信号制御部４から与えられるデータ信号の取り込みをクロック信号に同期させて開始し、規定数のデータ信号を取り込む。以上の動作が各水平ラインのデータ信号を取り込む際に行われる。
【００１５】
【特許文献１】
特開２０００−１９４３１２号公報
【００１６】
【発明が解決しようとする課題】
図８に示す従来の液晶表示装置においては、１段目〜３段目のソースドライバＩＣ５−１〜５−３のいずれかに異常があり、異常があるソースドライバＩＣの内部においてデータスタート信号の転送が正常に行われず、異常があるソースドライバＩＣからデータスタート信号が出力されないと、異常があるソースドライバＩＣの次段以降のソースドライバＩＣにデータスタート信号が与えられないことになる。
【００１７】
この結果、異常のあるソースドライバＩＣに割り当てられているデータ線のみならず、異常のあるソースドライバＩＣの次段以降のソースドライバＩＣに割り当てられているデータ線も駆動されず、異常があるソースドライバＩＣに割り当てられている表示部分のみならず、異常があるソースドライバＩＣの次段以降のソースドライバＩＣに割り当てられている表示部分も表示がなされない状態となる。
【００１８】
例えば、１段目のソースドライバＩＣ５−１に異常があり、１段目のソースドライバＩＣ５−１の内部においてデータスタート信号の転送が正常に行われず、１段目のソースドライバＩＣ５−１からデータスタート信号が出力されないと、２段目以降のソースドライバＩＣ５−２〜５−４にデータスタート信号が与えられないことになる。
【００１９】
この結果、１段目のソースドライバＩＣ５−１に割り当てられているデータ線のみならず、２段目以降のソースドライバＩＣ５−２〜５−４に割り当てられているデータ線も駆動されず、１段目のソースドライバＩＣ５−１に割り当てられている表示部分のみならず、２段目以降のソースドライバＩＣ５−２〜５−４に割り当てられている表示部分も表示がなされない状態となる。
【００２０】
このような場合、修理時の対応として、異常のあるソースドライバＩＣは明確であるが、異常のあるソースドライバＩＣの次段以降のソースドライバＩＣに異常があるか否かを判断することができず、異常のあるソースドライバＩＣの特定を１回の画面表示で行うことができない。
【００２１】
そこで、このような場合には、異常が明確である表示異常初段のソースドライバＩＣを交換した後、再び画面表示を行い、その他のソースドライバＩＣについて異常の有無を確認する必要があり、この結果、異常があるソースドライバＩＣが確認されると、再びソースドライバＩＣの交換作業を行う必要があり、修理時の手間が増加してしまうという問題点があった。このような問題点は、ゲートドライバＩＣについても存在する。
【００２２】
本発明は、かかる点に鑑み、マトリックス表示パネルを駆動する駆動回路の中の異常がある駆動回路の特定を１回の画面表示で行うことができるようにし、修理時の手間の短縮化を図ることができるようにしたマトリックス表示装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明は、マトリックス表示パネルと、初段の駆動回路に与えられる所定の制御信号を順に次段以降の駆動回路に転送するようにカスケード接続されて前記マトリックス表示パネルを駆動する複数の駆動回路を有するマトリックス表示装置であって、各駆動回路間に介在し、前段の駆動回路が前記制御信号を出力する場合には、前記制御信号を後段の駆動回路に転送し、前段の駆動回路が前記制御信号を出力しない場合には、前記制御信号を擬似した擬似制御信号を後段の駆動回路に転送する補助回路を有するというものである。
【００２４】
本発明によれば、複数の駆動回路のいずれかに異常があり、この異常がある駆動回路から所定の制御信号が出力されない場合、異常がある駆動回路に割り当てられている表示部分のみが表示不良となり、異常がある駆動回路の次段以降の正常な駆動回路に割り当てられている表示部分は表示不良とはならない。したがって、複数の駆動回路の中の異常がある駆動回路の特定を１回の画面表示で行うことができる。
【００２５】
【発明の実施の形態】
以下、図１〜図７を参照して、本発明の第１実施形態〜第３実施形態について、本発明を液晶表示装置に適用した場合を例にして説明する。なお、図１、図４、図６において、図８、図９に対応する部分には同一符号を付し、その重複説明は省略する。
【００２６】
（第１実施形態・・図１〜図３）
図１は本発明の第１実施形態の要部の概略的構成図である。本発明の第１実施形態は、図８に示す従来の液晶表示装置が備えるソースドライバ部２と回路構成の異なるソースドライバ部９を備え、その他については、図８に示す従来の液晶表示装置と同様に構成したものである。
【００２７】
ソースドライバ部９は、データスタート信号線８−２〜８−４のそれぞれに補助回路１０−１〜１０−３を介在させ、その他については、図８及び図９に示すソースドライバ部２と同様に構成したものである。
【００２８】
補助回路１０−１は、１段目のソースドライバＩＣ５−１からデータスタート信号が出力されるか否かを監視し、１段目のソースドライバＩＣ５−１からデータスタート信号が出力される場合には、１段目のソースドライバＩＣ５−１から出力されるデータスタート信号を２段目のソースドライバＩＣ５−２に転送し、１段目のソースドライバＩＣ５−１からデータスタート信号が出力されない場合には、自ら生成する擬似データスタート信号を２段目のソースドライバＩＣ５−２に転送するものである。
【００２９】
補助回路１０−２は、２段目のソースドライバＩＣ５−２からデータスタート信号が出力されるか否かを監視し、２段目のソースドライバＩＣ５−２からデータスタート信号が出力される場合には、２段目のソースドライバＩＣ５−２から出力されるデータスタート信号を３段目のソースドライバＩＣ５−３に転送し、２段目のソースドライバＩＣ５−２からデータスタート信号が出力されない場合には、自ら生成する擬似データスタート信号を３段目のソースドライバＩＣ５−３に転送するものである。
【００３０】
なお、本明細書では、信号制御部４から出力されて１段目〜４段目のソースドライバＩＣ５−１〜５−４を順に転送されるデータスタート信号のみならず、擬似データスタート信号も、ソースドライバＩＣから出力される場合には、データスタート信号と呼ぶことにする。
【００３１】
補助回路１０−３は、３段目のソースドライバＩＣ５−３からデータスタート信号が出力されるか否かを監視し、３段目のソースドライバＩＣ５−３からデータスタート信号が出力される場合には、３段目のソースドライバＩＣ５−３から出力されるデータスタート信号を４段目のソースドライバＩＣ５−４に転送し、３段目のソースドライバＩＣ５−３からデータスタート信号が出力されない場合には、自ら生成する擬似データスタート信号を４段目のソースドライバＩＣ５−４に転送するものである。
【００３２】
図２は補助回路１０−１〜１０−３の概略的構成図であり、補助回路１０−１〜１０−３は同一の回路構成とされている。図２中、１１はデータスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が出力されるか否かを判定するためのカウンタであり、リセット信号入力端子ＲＥＳをデータスタート信号が出力されるか否かを監視しているソースドライバＩＣのデータスタート信号出力端子に接続され、被カウント信号入力端子ＩＮにクロック信号が与えられる。
【００３３】
カウンタ１１は、その出力Ｘを１ビット、初期状態をＬレベルとし、信号制御部４から供給されるクロック信号の立ち上がり数をカウントし、データスタート信号が非活性である期間（ソースドライバＩＣが正常である場合に、ソースドライバＩＣからデータスタート信号が出力されてから次のデータスタート信号が出力されるまでの期間）に入力されるクロック信号の数よりも多い、予め設定された値になると、出力ＸがＨレベルに立ち上がるようにされている。
【００３４】
１２はＪＫフリップフロップであり、Ｊ入力端子にカウンタ１１の出力Ｘが与えられ、Ｋ入力端子にデータスタート信号が与えられ、クロック入力端子にクロック信号が与えられる。この結果、クロック信号の立ち上がり時に、Ｊ入力端子がＨレベル、Ｋ入力端子がＬレベルの場合には、出力ＱはＨレベルとなる。また、クロック信号の立ち上がり時に、Ｊ入力端子がＬレベル、Ｋ入力端子がＨレベルの場合には、出力ＱはＬレベルとなる。また、クロック信号の立ち上がり時に、Ｊ入力端子がＬレベル、Ｋ入力端子がＬレベルの場合には、出力Ｑを変化させない。
【００３５】
１３は擬似データスタート信号を出力するカウンタであり、被カウント信号入力端子ＩＮにクロック信号が与えられ、イネーブル信号入力端子ＥＮにＪＫフリップフロップ１２の出力Ｑが与えられ、ＪＫフリップフロップ１２の出力ＱがＬレベルの場合には非活性状態とされ、ＪＫフリップフロップ１２の出力ＱがＨレベルの場合には活性状態とされ、クロック信号の立ち上がり数をカウントし、出力Ｘとしてデータスタート信号を擬似した擬似データスタート信号を出力する。
【００３６】
１４はセレクタであり、ＪＫフリップフロップ１２の出力Ｑを選択制御信号とし、ＪＫフリップフロップ１２の出力ＱがＬレベルの場合には、入力されるデータスタート信号を選択して出力し、ＪＫフリップフロップ１２の出力ＱがＨレベルの場合には、カウンタ１３から出力される擬似データスタート信号を選択して出力するものである。
【００３７】
このように構成された補助回路１０−１〜１０−３においては、データスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が一定周期で出力される場合には、カウンタ１１は、一定周期でリセットされるので、その出力ＸはＬレベルを維持することになる。
【００３８】
そして、データスタート信号が入力されると、ＪＫフリップフロップ１２は、Ｋ入力端子をＨレベルとし、この状態で、クロック信号が立ち上がると、出力ＱはＬレベルとなり、その後、Ｋ入力端子はＬレベルとなり、出力ＱはＬレベルが維持される。したがって、データスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が出力される場合には、セレクタ１４は、入力されたデータスタート信号を選択して出力することになる。
【００３９】
これに対して、データスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が出力されない場合には、カウンタ１１はリセットされることはなく、カウント値は予め設定されたカウント値を超えることになるので、カウンタ１１の出力ＸはＨレベルとなる。
【００４０】
この結果、ＪＫフリップフロップ１２では、Ｊ入力端子はＨレベルになり、出力ＱはＨレベルを維持することになる。したがって、カウンタ１３は、イネーブル信号入力端子ＥＮがＨレベルとなるので、クロック信号の立ち上がり数をカウントし、擬似データスタート信号を出力し、セレクタ１４は、カウンタ１３が出力する擬似データスタート信号を選択して出力することになる。
【００４１】
図３はソースドライバ部９の動作を示すタイミングチャートである。（Ａ）は信号制御部４から出力されるデータ信号、（Ｂ）は１段目のソースドライバＩＣ５−１に入力するデータスタート信号、（Ｃ）は２段目のソースドライバＩＣ５−２に入力するデータスタート信号、（Ｄ）は３段目のソースドライバＩＣ５−３に入力するデータスタート信号、（Ｅ）は４段目のソースドライバＩＣ５−４に入力するデータスタート信号を示している。
【００４２】
本発明の第１実施形態においては、１段目のソースドライバＩＣ５−１は、信号制御部４からデータスタート信号が与えられると、何ら異常がない場合には、信号制御部４から与えられるデータ信号の取り込みをクロック信号に同期させて開始し、規定数のデータ信号の取り込みが完了すると、入力したデータスタート信号をデータスタート信号線８−２に出力し、補助回路１０−１は、１段目のソースドライバＩＣ５−１からデータスタート信号線８−２に出力されるデータスタート信号を入力して２段目のソースドライバＩＣ５−２に転送する。
【００４３】
２段目のソースドライバＩＣ５−２は、補助回路１０−１からデータスタート信号が与えられると、何ら異常がない場合、信号制御部４から与えられるデータ信号の取り込みをクロック信号に同期させて開始し、規定数のデータ信号の取り込みが完了すると、入力したデータスタート信号をデータスタート信号線８−３に出力し、補助回路１０−２は、２段目のソースドライバＩＣ５−２からデータスタート信号線８−３に出力されるデータスタート信号を入力して３段目のソースドライバＩＣ５−３に転送する。
【００４４】
３段目のソースドライバＩＣ５−３は、補助回路１０−２からデータスタート信号が与えられると、何ら異常がない場合、信号制御部４から与えられるデータ信号の取り込みをクロック信号に同期させて開始し、規定数のデータ信号の取り込みが完了すると、入力したデータスタート信号をデータスタート信号線８−４に出力し、補助回路１０−３は、３段目のソースドライバＩＣ５−３からデータスタート信号線８−４に出力されるデータスタート信号を入力して４段目のソースドライバＩＣ５−４に転送する。
【００４５】
４段目のソースドライバＩＣ５−４は、補助回路１０−３からデータスタート信号が与えられると、何ら異常がない場合、信号制御部４から与えられるデータ信号の取り込みをクロック信号に同期させて開始し、規定数のデータ信号を取り込む。以上の動作が各水平ラインのデータ信号を取り込む際に行われる。
【００４６】
ここで、ソースドライバＩＣ５−１〜５−３のいずれか１個又は２個又は３個に異常があり、異常があるソースドライバＩＣからデータスタート信号が出力されない場合には、異常があるソースドライバＩＣからデータスタート信号が出力されるか否かを監視している補助回路は、擬似データスタート信号を出力することになる。
【００４７】
この結果、データスタート信号を出力しないソースドライバＩＣに割り当てられている表示部分のみが表示不良となり、４個のソースドライバＩＣ５−１〜５−４の中の異常のあるソースドライバの特定を１回の画面表示で行うことができる。したがって、本発明の第１実施形態によれば、修理時の手間の短縮化を図ることができる。
【００４８】
（第２実施形態・・図４、図５）
図４は本発明の第２実施形態の要部の概略的構成図である。本発明の第２実施形態は、図８に示す従来の液晶表示装置が備えるソースドライバ部２と回路構成の異なるソースドライバ部１５を備え、その他については、図８に示す従来の液晶表示装置と同様に構成したものである。
【００４９】
ソースドライバ部１５は、データスタート信号線８−２〜８−４のそれぞれに補助回路１６−１〜１６−３を介在させ、その他については、図８及び図９に示すソースドライバ部２と同様に構成したものである。
【００５０】
補助回路１６−１は、１段目のソースドライバＩＣ５−１からデータスタート信号が出力されるか否かを監視し、１段目のソースドライバＩＣ５−１からデータスタート信号が出力される場合には、１段目のソースドライバＩＣ５−１から出力されるデータスタート信号を２段目のソースドライバＩＣ５−２に転送し、１段目のソースドライバＩＣ５−１からデータスタート信号が出力されない場合には、信号制御部４から出力されるデータスタート信号を擬似データスタート信号として２段目のソースドライバＩＣ５−２に転送するものである。
【００５１】
補助回路１６−２は、２段目のソースドライバＩＣ５−２からデータスタート信号が出力されるか否かを監視し、２段目のソースドライバＩＣ５−２からデータスタート信号が出力される場合には、２段目のソースドライバＩＣ５−２から出力されるデータスタート信号を３段目のソースドライバＩＣ５−３に転送し、２段目のソースドライバＩＣ５−２からデータスタート信号が出力されない場合には、１段目のソースドライバＩＣ５−１から出力されるデータスタート信号を擬似データスタート信号として３段目のソースドライバＩＣ５−３に転送するものである。
【００５２】
補助回路１６−３は、３段目のソースドライバＩＣ５−３からデータスタート信号が出力されるか否かを監視し、３段目のソースドライバＩＣ５−３からデータスタート信号が出力される場合には、３段目のソースドライバＩＣ５−３から出力されるデータスタート信号を４段目のソースドライバＩＣ５−４に転送し、３段目のソースドライバＩＣ５−３からデータスタート信号が出力されない場合には、２段目のソースドライバＩＣ５−２から出力されるデータスタート信号を擬似データスタート信号として４段目のソースドライバＩＣ５−４に転送するものである。
【００５３】
図５は補助回路１６−１〜１６−３の概略的構成図であり、補助回路１６−１〜１６−３は同一の回路構成とされている。図５中、１７はデータスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が出力されるか否かを判定するためのカウンタであり、リセット信号入力端子ＲＥＳをデータスタート信号が出力されるか否かを監視しているソースドライバＩＣのデータスタート信号出力端子に接続され、被カウント信号入力端子ＩＮにクロック信号が与えられる。
【００５４】
カウンタ１７は、その出力Ｘを１ビット、初期状態をＬレベルとし、信号制御部４から供給されるクロック信号の立ち上がり数をカウントし、データスタート信号が非活性である期間（ソースドライバＩＣが正常である場合に、ソースドライバＩＣからデータスタート信号が出力されてから次のデータスタート信号が出力されるまでの期間）に入力されるクロック信号の数よりも多い、予め設定された値になると、出力ＸがＨレベルに立ち上がるようにされている。
【００５５】
１８はＪＫフリップフロップであり、Ｊ入力端子にカウンタ１７の出力Ｘが与えられ、Ｋ入力端子にデータスタート信号が与えられ、クロック入力端子にクロック信号が与えられる。この結果、クロック信号の立ち上がり時に、Ｊ入力端子がＨレベル、Ｋ入力端子がＬレベルの場合には、出力ＱはＨレベルとなる。また、クロック信号の立ち上がり時に、Ｊ入力端子がＬレベル、Ｋ入力端子がＨレベルの場合には、出力ＱはＬレベルとなる。また、クロック信号の立ち上がり時に、Ｊ入力端子がＬレベル、Ｋ入力端子がＬレベルの場合には、出力Ｑを変化させない。
【００５６】
１９はセレクタであり、ＪＫフリップフロップ１８の出力Ｑを選択制御信号とし、ＪＫフリップフロップ１８の出力ＱがＬレベルの場合には、入力されるデータスタート信号を選択して出力し、ＪＫフリップフロップ１８の出力ＱがＨレベルの場合には、入力される擬似データスタート信号を選択して出力するものである。
【００５７】
このように構成された補助回路１６−１〜１６−３においては、データスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が一定周期で出力される場合には、カウンタ１７は、一定周期でリセットされ、その出力Ｘは、Ｌレベルを維持することになる。
【００５８】
そして、データスタート信号が入力されると、ＪＫフリップフロップ１８は、Ｋ入力端子をＨレベルとし、この状態で、クロック信号が立ち上がると、出力ＱはＬレベルとなり、その後、Ｋ入力端子はＬレベルとなり、出力ＱはＬレベルが維持され、セレクタ１９は、入力されたデータスタート信号を選択して出力することになる。
【００５９】
これに対して、データスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が出力されない場合には、カウンタ１７はリセットされることはなく、カウント値は予め設定されたカウント値を超えることになるので、カウンタ１７の出力ＸはＨレベルとなる。この結果、ＪＫフリップフロップ１８では、Ｊ入力端子はＨレベルになり、出力ＱはＨレベルが維持され、セレクタ１９は、入力される擬似データスタート信号を選択して出力することになる。
【００６０】
したがって、本発明の第２実施形態によれば、ソースドライバＩＣ５−１〜５−３のいずれか１個又は２個又は３個に異常があり、異常があるソースドライバＩＣからデータスタート信号が出力されない場合、異常があるソースドライバＩＣからデータスタート信号が出力されるか否かを監視している補助回路は、擬似データスタート信号を出力することになる。
【００６１】
この結果、データスタート信号を出力しないソースドライバＩＣに割り当てられている表示部分のみが表示不良となり、４個のソースドライバＩＣ５−１〜５−４の中の異常のあるソースドライバの特定を１回の画面表示で行うことができる。したがって、修理時の手間の短縮化を図ることができる。
【００６２】
（第３実施形態・・図６、図７）
図６は本発明の第３実施形態の要部の概略的構成図であり、本発明の第３実施形態は、図８に示す従来の液晶表示装置が備えるソースドライバ部２と回路構成の異なるソースドライバ部２０を備え、その他については、図８に示す従来の液晶表示装置と同様に構成したものである。
【００６３】
ソースドライバ部２０は、データスタート信号線８−２〜８−４のそれぞれに補助回路２１−１〜２１−３を介在させると共に、信号制御部４から出力されるデータスタート信号を３経路に分岐するデータスタート信号分岐回路２２を設け、データスタート信号分岐回路２２から出力される３個のデータスタート信号をそれぞれデータスタート信号線２３−１〜２３−３を介して補助回路２１−１〜２１−３に転送するようにし、その他については、図８及び図９に示すソースドライバ部２と同様に構成したものである。
【００６４】
補助回路２１−１は、１段目のソースドライバＩＣ５−１からデータスタート信号が出力されるか否かを監視し、１段目のソースドライバＩＣ５−１からデータスタート信号が出力される場合には、１段目のソースドライバＩＣ５−１から出力されるデータスタート信号を２段目のソースドライバＩＣ５−２に転送し、１段目のソースドライバＩＣ５−１からデータスタート信号が出力されない場合には、データスタート信号分岐回路２２からデータスタート信号線２３−１に出力されるデータスタート信号を擬似データスタート信号として２段目のソースドライバＩＣ５−２に転送するものである。
【００６５】
補助回路２１−２は、２段目のソースドライバＩＣ５−２からデータスタート信号が出力されるか否かを監視し、２段目のソースドライバＩＣ５−２からデータスタート信号が出力される場合には、２段目のソースドライバＩＣ５−２から出力されるデータスタート信号を３段目のソースドライバＩＣ５−３に転送し、２段目のソースドライバＩＣ５−２からデータスタート信号が出力されない場合には、データスタート信号分岐回路２２からデータスタート信号線２３−２に出力されるデータスタート信号を擬似データスタート信号として３段目のソースドライバＩＣ５−３に転送するものである。
【００６６】
補助回路２１−３は、３段目のソースドライバＩＣ５−３からデータスタート信号が出力されるか否かを監視し、３段目のソースドライバＩＣ５−３からデータスタート信号が出力される場合には、３段目のソースドライバＩＣ５−３から出力されるデータスタート信号を４段目のソースドライバＩＣ５−４に転送し、３段目のソースドライバＩＣ５−３からデータスタート信号が出力されない場合には、データスタート信号分岐回路２２からデータスタート信号線２３−３に出力されるデータスタート信号を擬似データスタート信号として４段目のソースドライバＩＣ５−４に転送するものである。
【００６７】
図７は補助回路２１−１〜２１−３の概略的構成図であり、補助回路２１−１〜２１−３は同一の回路構成とされている。図７中、２４はデータスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が出力されるか否かを判定するためのカウンタであり、リセット信号入力端子ＲＥＳをデータスタート信号が出力されるか否かを監視しているソースドライバＩＣのデータスタート信号出力端子に接続され、被カウント信号入力端子ＩＮにクロック信号が与えられる。
【００６８】
カウンタ２４は、その出力Ｘを１ビット、初期状態をＬレベルとし、信号制御部４から供給されるクロック信号の立ち上がり数をカウントし、データスタート信号が非活性である期間（ソースドライバＩＣが正常である場合に、ソースドライバＩＣからデータスタート信号が出力されてから次のデータスタート信号が出力されるまでの期間）に入力されるクロック信号の数よりも多い、予め設定された値になると、出力ＸがＨレベルに立ち上がるようにされている。
【００６９】
２５はＪＫフリップフロップであり、Ｊ入力端子にカウンタ２４の出力Ｘが与えられ、Ｋ入力端子にデータスタート信号が与えられ、クロック入力端子にクロック信号が与えられる。この結果、クロック信号の立ち上がり時に、Ｊ入力端子がＨレベル、Ｋ入力端子がＬレベルの場合には、出力ＱはＨレベルとなる。また、クロック信号の立ち上がり時に、Ｊ入力端子がＬレベル、Ｋ入力端子がＨレベルの場合には、出力ＱはＬレベルとなる。また、クロック信号の立ち上がり時に、Ｊ入力端子がＬレベル、Ｋ入力端子がＬレベルの場合には、出力Ｑを変化させない。
【００７０】
２６はセレクタであり、ＪＫフリップフロップ２５の出力Ｑを選択制御信号とし、ＪＫフリップフロップ２５の出力ＱがＬレベルの場合には、入力されるデータスタート信号を選択して出力し、ＪＫフリップフロップ２５の出力ＱがＨレベルの場合には、入力される擬似データスタート信号を選択して出力するものである。
【００７１】
このように構成された補助回路２１−１〜２１−３においては、データスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が一定周期で出力される場合には、カウンタ２４は、一定周期でリセットされ、その出力Ｘは、Ｌレベルを維持することになる。
【００７２】
そして、データスタート信号が入力されると、ＪＫフリップフロップ２５は、Ｋ入力端子をＨレベルとし、この状態で、クロック信号が立ち上がると、出力ＱはＬレベルとなり、その後、Ｋ入力端子はＬレベルとなり、出力ＱはＬレベルが維持され、セレクタ２６は、入力されたデータスタート信号を選択して出力することになる。
【００７３】
これに対して、データスタート信号が出力されるか否かを監視しているソースドライバＩＣからデータスタート信号が出力されない場合には、カウンタ２４はリセットされることはなく、カウント値は予め設定されたカウント値を超えることになるので、カウンタ２４の出力ＸはＨレベルとなる。この結果、ＪＫフリップフロップ２５では、Ｊ入力端子はＨレベルになり、出力ＱはＨレベルが維持され、セレクタ２６は、入力される擬似データスタート信号を選択して出力することになる。
【００７４】
したがって、本発明の第３実施形態によれば、ソースドライバＩＣ５−１〜５−３のいずれか１個又は２個又は３個に異常があり、異常があるソースドライバＩＣからデータスタート信号が出力されない場合、異常があるソースドライバＩＣからデータスタート信号が出力されるか否かを監視している補助回路は、擬似データスタート信号を出力することになる。
【００７５】
この結果、データスタート信号を出力しないソースドライバＩＣに割り当てられている表示部分のみが表示不良となり、４個のソースドライバＩＣ５−１〜５−４の中の異常のあるソースドライバの特定を１回の画面表示で行うことができる。したがって、修理時の手間の短縮化を図ることができる。
【００７６】
なお、本発明の第１実施形態〜第３実施形態においては、補助回路を別置きにした場合について説明したが、補助回路は、ソースドライバＩＣ５−１〜５−４に搭載しても良いし、信号制御部４に含めるようにしても良い。更に、別置きの補助回路のほか、ソースドライバＩＣ５−１〜５−４に搭載した補助回路や、信号制御部４に含める補助回路を設け、通常使用する補助回路に破壊が発生した場合に、別の補助回路を使用できるように構成しても良い。
【００７７】
また、本発明の第１実施形態〜第３実施形態においては、ソースドライバＩＣ５−１〜５−４を順に転送される所定の制御信号としてデータスタート信号を取り上げ、データスタート信号に対応して補助回路を設けるようにした場合について説明したが、ソースドライバＩＣを順に転送される他の信号について補助回路を設けるようにしても良い。
【００７８】
また、本発明の第１実施形態〜第３実施形態においては、ソースドライバＩＣ５−１〜５−４に対応して補助回路を設けるようにした場合について説明したが、この代わりに、走査信号を出力してゲート線（走査信号線）を駆動するゲートドライバＩＣに対応して補助回路を設けるようにしても良いし、ソースドライバＩＣ５−１〜５−４及びゲートドライバＩＣのそれぞれに対応して補助回路を設けるようにしても良い。
【００７９】
なお、ゲートドライバＩＣに対応して補助回路を設ける場合には、補助回路は、ゲートドライバＩＣに走査信号の出力タイミングを与える走査スタート信号がゲートドライバＩＣから出力されるか否かを監視し、走査スタート信号が出力されない場合には、走査スタート信号を擬似した擬似走査スタート信号を出力するように構成する。
【００８０】
また、本発明の第１実施形態〜第３実施形態においては、本発明を液晶表示装置に適用した場合について説明したが、本発明は、プラズマ・ディスプレイ装置等のマトリックス表示装置にも適用することができる。
【００８１】
【発明の効果】
以上のように、本発明によれば、複数の駆動回路のいずれかに異常があり、この異常がある駆動回路から所定の制御信号が出力されない場合、異常のある駆動回路に割り当てられている表示部分のみが表示不良となり、異常のある駆動回路の次段以降の正常な駆動回路に割り当てられている表示部分は表示不良とはならないので、複数の駆動回路の中の異常のある駆動回路の特定を１回の画面表示で行うことができる。したがって、修理時の手間短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部の概略的構成図である。
【図２】本発明の第１実施形態が備えるソースドライバ部内の補助回路の概略的構成図である。
【図３】本発明の第１実施形態が備えるソースドライバ部の動作を示すタイミングチャートである。
【図４】本発明の第２実施形態の要部の概略的構成図である。
【図５】本発明の第２実施形態が備えるソースドライバ部内の補助回路の概略的構成図である。
【図６】本発明の第３実施形態の要部の概略的構成図である。
【図７】本発明の第３実施形態が備えるソースドライバ部内の補助回路の概略的構成図である。
【図８】従来の液晶表示装置の一例の要部の概略的構成図である。
【図９】図８に示す従来の液晶表示装置が備えるソースドライバ部の概略的構成図である。
【図１０】図８に示す従来の液晶表示装置が備えるソースドライバ部内のソースドライバＩＣの動作を示すタイミングチャートである。
【図１１】図８に示す従来の液晶表示装置が備えるソースドライバ部の動作を示すタイミングチャートである。
【符号の説明】
５−ｉ・・・ソースドライバＩＣ
１０−ｉ・・・補助回路
１６−ｉ・・・補助回路
２１−ｉ・・・補助回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a matrix display device in which pixels are arranged in a matrix, such as a liquid crystal display device.
[0002]
In recent years, in desktop personal computers, the demand for energy and space savings has led to the expansion of the market for products equipped with liquid crystal display devices instead of CRTs (cathode ray tubes). It has been demanded.
[0003]
[Prior art]
FIG. 8 is a schematic configuration diagram of a main part of an example of a conventional liquid crystal display device (see, for example, Patent Document 1). In FIG. 8, 1 is an active matrix type liquid crystal display panel, and 2 is a source for A / D (analog / digital) conversion and output of a data signal to a data line (display signal line) formed on the liquid crystal display panel 1. A driver unit (data line driving circuit unit).
[0004]
3 is a gate driver unit (gate line driving circuit unit) that outputs a scanning signal to a gate line (scanning signal line) formed in the liquid crystal display panel 1, and 4 is a liquid crystal display panel that receives an image signal, a synchronization signal, etc. 1 is a signal control unit that creates various signals necessary for displaying an image on the screen.
[0005]
FIG. 9 is a schematic configuration diagram of the source driver unit 2. In FIG. 9, reference numerals 5-1 to 5-4 denote source driver ICs (integrated circuits) for A / D-converting and outputting data signals to data lines formed on the liquid crystal display panel 1, and 6 denotes a signal control unit 4. Data signal lines for transmitting data signals to be output to the source driver ICs 5-1 to 5-4, and 7 are clock signal lines for transmitting the clock signals output from the signal control unit 4 to the source driver ICs 5-1 to 5-4. .
[0006]
Reference numeral 8-1 denotes a data start signal line for transmitting a data start signal output from the signal control unit 4 (a signal for giving a data signal capture timing) to the first-stage source driver IC 5-1; This is a data start signal line for transmitting the data start signal output from the source driver IC 5-1 to the second-stage source driver IC 5-2.
[0007]
8-3 is a data start signal line for transmitting the data start signal output from the second stage source driver IC5-2 to the third stage source driver IC5-3, and 8-4 is the third stage source driver IC5-3. Is a data start signal line for transmitting the data start signal output from the source driver IC 5-4 in the fourth stage.
[0008]
FIG. 10 is a timing chart showing the operation of the source driver ICs 5-1 to 5-4, showing the clock signal, data start signal, and data signal given from the signal control unit 4 to the source driver ICs 5-1 to 5-4. Yes.
[0009]
When the source driver ICs 5-1 to 5-4 are supplied with the data start signal, the source driver ICs 5-1 to 5-4 start capturing the data signal supplied via the data signal line 6 in synchronization with the clock signal. When completed, the source driver ICs 5-1 to 5-3 output the input data start signal.
[0010]
11A and 11B are timing charts showing the operation of the source driver unit 2. FIG. 11A is a data signal output from the signal control unit 4, and FIG. 11B is a data start signal input to the first-stage source driver IC 5-1. , (C) is a data start signal input to the second stage source driver IC5-2, (D) is a data start signal input to the third stage source driver IC5-3, and (E) is a fourth stage source. A data start signal input to the driver IC 5-4 is shown.
[0011]
When a data start signal is given from the signal control unit 4, the first-stage source driver IC 5-1 starts taking in the data signal given from the signal control unit 4 in synchronization with the clock signal. Is completed, the input data start signal is output to the data start signal line 8-2 and applied to the second-stage source driver IC 5-2.
[0012]
When the data start signal is given from the first-stage source driver IC 5-1, the second-stage source driver IC 5-2 starts taking in the data signal given from the signal control unit 4 in synchronization with the clock signal. When the capturing of the prescribed number of data signals is completed, the input data start signal is output to the data start signal line 8-3 and applied to the third-stage source driver IC 5-3.
[0013]
When the third stage source driver IC 5-3 receives the data start signal from the second stage source driver IC 5-2, the third stage source driver IC 5-3 starts capturing the data signal provided from the signal control unit 4 in synchronization with the clock signal. When the capture of the prescribed number of data signals is completed, the input data start signal is output to the data start signal line 8-4 and applied to the fourth-stage source driver IC 5-4.
[0014]
When the data start signal is given from the third-stage source driver IC 5-3, the fourth-stage source driver IC 5-4 starts taking in the data signal given from the signal control unit 4 in synchronization with the clock signal, Capture a specified number of data signals. The above operation is performed when the data signal of each horizontal line is captured.
[0015]
[Patent Document 1]
JP 2000-194312 A
[0016]
[Problems to be solved by the invention]
In the conventional liquid crystal display device shown in FIG. 8, there is an abnormality in any of the first to third stage source driver ICs 5-1 to 5-3, and the data start signal is generated inside the abnormal source driver IC. If the transfer is not normally performed and the data start signal is not output from the abnormal source driver IC, the data start signal is not given to the source driver ICs subsequent to the abnormal source driver IC.
[0017]
As a result, not only the data line assigned to the abnormal source driver IC but also the data line assigned to the source driver IC subsequent to the abnormal source driver IC is not driven, and the abnormal source Not only the display portion assigned to the driver IC but also the display portions assigned to the source driver ICs subsequent to the abnormal source driver IC are not displayed.
[0018]
For example, there is an abnormality in the first-stage source driver IC 5-1, and the data start signal is not normally transferred inside the first-stage source driver IC 5-1, and data is transferred from the first-stage source driver IC 5-1. If the start signal is not output, the data start signal is not supplied to the source driver ICs 5-2 to 5-4 in the second and subsequent stages.
[0019]
As a result, not only the data lines assigned to the first-stage source driver IC 5-1 but also the data lines assigned to the second-stage and subsequent source driver ICs 5-2 to 5-4 are not driven. Not only the display portion assigned to the source driver IC 5-1 at the stage, but also the display portions assigned to the source drivers IC 5-2 to 5-4 at the second stage and thereafter are not displayed.
[0020]
In such a case, as a countermeasure at the time of repair, an abnormal source driver IC is clear, but it can be determined whether or not there is an abnormality in the source driver ICs subsequent to the abnormal source driver IC. Therefore, it is impossible to identify an abnormal source driver IC with a single screen display.
[0021]
Therefore, in such a case, it is necessary to replace the source driver IC in the first stage of display abnormality where the abnormality is clear and then display the screen again to check whether other source driver ICs are abnormal. When an abnormal source driver IC is confirmed, it is necessary to replace the source driver IC again, and there is a problem that the labor for repair increases. Such a problem also exists for the gate driver IC.
[0022]
In view of this point, the present invention makes it possible to identify a drive circuit having an abnormality in a drive circuit that drives a matrix display panel by a single screen display, and to shorten the labor required for repair. An object of the present invention is to provide a matrix display device that can be used.
[0023]
[Means for Solving the Problems]
The present invention has a matrix display panel and a plurality of drive circuits that drive the matrix display panel in cascade connection so as to sequentially transfer a predetermined control signal given to the first-stage drive circuit to the subsequent-stage drive circuit. In the matrix display device, when the preceding drive circuit outputs the control signal interposed between the drive circuits, the control signal is transferred to the succeeding drive circuit, and the preceding drive circuit transmits the control signal. Is not output, an auxiliary circuit for transferring a pseudo control signal simulating the control signal to the drive circuit at the subsequent stage is provided.
[0024]
According to the present invention, when there is an abnormality in any of the plurality of drive circuits and a predetermined control signal is not output from the drive circuit having the abnormality, only the display portion assigned to the drive circuit having the abnormality is defective in display. Thus, a display portion assigned to a normal drive circuit subsequent to the drive circuit having an abnormality does not cause a display defect. Therefore, it is possible to identify a drive circuit having an abnormality among a plurality of drive circuits with a single screen display.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the first to third embodiments of the present invention will be described with reference to FIGS. 1 to 7 by taking the case where the present invention is applied to a liquid crystal display device as an example. 1, 4, and 6, portions corresponding to those in FIGS. 8 and 9 are denoted by the same reference numerals, and redundant description thereof is omitted.
[0026]
(First embodiment: FIGS. 1 to 3)
FIG. 1 is a schematic configuration diagram of a main part of a first embodiment of the present invention. The first embodiment of the present invention includes a source driver unit 9 having a circuit configuration different from that of the source driver unit 2 included in the conventional liquid crystal display device shown in FIG. It is constituted similarly.
[0027]
The source driver unit 9 has auxiliary circuits 10-1 to 10-3 interposed in the data start signal lines 8-2 to 8-4, respectively, and is otherwise the same as the source driver unit 2 shown in FIGS. It is configured.
[0028]
The auxiliary circuit 10-1 monitors whether or not a data start signal is output from the first-stage source driver IC 5-1, and when the data start signal is output from the first-stage source driver IC 5-1 When the data start signal output from the first stage source driver IC5-1 is transferred to the second stage source driver IC5-2, and the data start signal is not output from the first stage source driver IC5-1. Transfers the pseudo data start signal generated by itself to the second-stage source driver IC 5-2.
[0029]
The auxiliary circuit 10-2 monitors whether or not the data start signal is output from the second stage source driver IC5-2, and when the data start signal is output from the second stage source driver IC5-2. When the data start signal output from the second stage source driver IC5-2 is transferred to the third stage source driver IC5-3, and the data start signal is not output from the second stage source driver IC5-2. Transfers the pseudo data start signal generated by itself to the third-stage source driver IC 5-3.
[0030]
In this specification, not only a data start signal output from the signal control unit 4 and sequentially transferred to the first to fourth source driver ICs 5-1 to 5-4, but also a pseudo data start signal, When it is output from the source driver IC, it is called a data start signal.
[0031]
The auxiliary circuit 10-3 monitors whether or not the data start signal is output from the third-stage source driver IC 5-3, and when the data start signal is output from the third-stage source driver IC 5-3. When the data start signal output from the third stage source driver IC 5-3 is transferred to the fourth stage source driver IC 5-4, and the data start signal is not output from the third stage source driver IC 5-3. Transfers the pseudo data start signal generated by itself to the fourth-stage source driver IC 5-4.
[0032]
FIG. 2 is a schematic configuration diagram of the auxiliary circuits 10-1 to 10-3, and the auxiliary circuits 10-1 to 10-3 have the same circuit configuration. In FIG. 2, reference numeral 11 denotes a counter for determining whether or not the data start signal is output from the source driver IC that monitors whether or not the data start signal is output. It is connected to the data start signal output terminal of the source driver IC that monitors whether the data start signal is output, and a clock signal is applied to the counted signal input terminal IN.
[0033]
The counter 11 sets the output X to 1 bit, sets the initial state to L level, counts the number of rising edges of the clock signal supplied from the signal control unit 4, and is a period in which the data start signal is inactive (the source driver IC is normal) In this case, when the value becomes a preset value larger than the number of clock signals input during a period from when the data start signal is output from the source driver IC to when the next data start signal is output, The output X rises to H level.
[0034]
Reference numeral 12 denotes a JK flip-flop. An output X of the counter 11 is given to the J input terminal, a data start signal is given to the K input terminal, and a clock signal is given to the clock input terminal. As a result, when the J input terminal is at the H level and the K input terminal is at the L level at the rising edge of the clock signal, the output Q is at the H level. Further, when the J input terminal is at the L level and the K input terminal is at the H level at the rising edge of the clock signal, the output Q is at the L level. Further, when the J input terminal is at the L level and the K input terminal is at the L level at the rising edge of the clock signal, the output Q is not changed.
[0035]
Reference numeral 13 denotes a counter that outputs a pseudo data start signal. A clock signal is supplied to the counted signal input terminal IN, an output Q of the JK flip-flop 12 is supplied to the enable signal input terminal EN, and an output Q of the JK flip-flop 12 is supplied. Is inactive when L is at L level, and is activated when the output Q of the JK flip-flop 12 is at H level, the number of rising edges of the clock signal is counted, and a data start signal is simulated as output X Outputs pseudo data start signal.
[0036]
Reference numeral 14 denotes a selector, which uses the output Q of the JK flip-flop 12 as a selection control signal. When the output Q of the JK flip-flop 12 is at the L level, the input data start signal is selected and output. When the output Q of 12 is H level, the pseudo data start signal output from the counter 13 is selected and output.
[0037]
In the auxiliary circuits 10-1 to 10-3 configured as described above, when the data start signal is output at a constant cycle from the source driver IC that monitors whether the data start signal is output. Since the counter 11 is reset at a constant cycle, the output X is maintained at the L level.
[0038]
When the data start signal is input, the JK flip-flop 12 sets the K input terminal to the H level. When the clock signal rises in this state, the output Q becomes the L level, and then the K input terminal is set to the L level. Thus, the output Q is maintained at the L level. Therefore, when the data start signal is output from the source driver IC that monitors whether the data start signal is output, the selector 14 selects and outputs the input data start signal. Become.
[0039]
On the other hand, when the data start signal is not output from the source driver IC that monitors whether the data start signal is output, the counter 11 is not reset and the count value is set in advance. Since the count value is exceeded, the output X of the counter 11 becomes H level.
[0040]
As a result, in the JK flip-flop 12, the J input terminal is at the H level, and the output Q is maintained at the H level. Therefore, since the enable signal input terminal EN becomes H level, the counter 13 counts the number of rising edges of the clock signal and outputs a pseudo data start signal, and the selector 14 selects the pseudo data start signal output from the counter 13. Will be output.
[0041]
FIG. 3 is a timing chart showing the operation of the source driver unit 9. (A) is a data signal output from the signal control unit 4, (B) is a data start signal input to the first-stage source driver IC 5-1 and (C) is input to the second-stage source driver IC 5-2. (D) indicates a data start signal input to the third-stage source driver IC 5-3, and (E) indicates a data start signal input to the fourth-stage source driver IC 5-4.
[0042]
In the first embodiment of the present invention, when the data start signal is supplied from the signal control unit 4 to the first-stage source driver IC 5-1, the data supplied from the signal control unit 4 when there is no abnormality. The signal capture is started in synchronization with the clock signal. When the capture of the prescribed number of data signals is completed, the input data start signal is output to the data start signal line 8-2, and the auxiliary circuit 10-1 has one stage. A data start signal output from the second source driver IC 5-1 to the data start signal line 8-2 is input and transferred to the second-stage source driver IC 5-2.
[0043]
When the data start signal is given from the auxiliary circuit 10-1, the second-stage source driver IC 5-2 starts taking in the data signal given from the signal control unit 4 in synchronization with the clock signal when there is no abnormality. When the capture of the prescribed number of data signals is completed, the input data start signal is output to the data start signal line 8-3, and the auxiliary circuit 10-2 receives the data start signal from the second-stage source driver IC5-2. The data start signal output to the line 8-3 is input and transferred to the third-stage source driver IC 5-3.
[0044]
When the data start signal is given from the auxiliary circuit 10-2, the third-stage source driver IC 5-3 starts taking in the data signal given from the signal control unit 4 in synchronization with the clock signal when there is no abnormality. When the capture of the prescribed number of data signals is completed, the input data start signal is output to the data start signal line 8-4, and the auxiliary circuit 10-3 receives the data start signal from the third-stage source driver IC 5-3. A data start signal output to the line 8-4 is input and transferred to the fourth-stage source driver IC 5-4.
[0045]
When the data start signal is supplied from the auxiliary circuit 10-3, the fourth-stage source driver IC 5-4 starts taking in the data signal supplied from the signal control unit 4 in synchronization with the clock signal when there is no abnormality. Then, a predetermined number of data signals are captured. The above operation is performed when the data signal of each horizontal line is captured.
[0046]
Here, when any one, two, or three of the source driver ICs 5-1 to 5-3 are abnormal and the data start signal is not output from the abnormal source driver IC, the abnormal source driver The auxiliary circuit that monitors whether or not the data start signal is output from the IC outputs a pseudo data start signal.
[0047]
As a result, only the display portion assigned to the source driver IC that does not output the data start signal becomes defective in display, and the abnormal source driver among the four source driver ICs 5-1 to 5-4 is identified once. This can be done on the screen display. Therefore, according to the first embodiment of the present invention, it is possible to reduce the labor required for repair.
[0048]
(Second embodiment: FIGS. 4 and 5)
FIG. 4 is a schematic configuration diagram of a main part of the second embodiment of the present invention. The second embodiment of the present invention includes the source driver unit 2 provided in the conventional liquid crystal display device shown in FIG. 8 and a source driver unit 15 having a circuit configuration different from that of the conventional liquid crystal display device shown in FIG. It is constituted similarly.
[0049]
The source driver unit 15 has auxiliary circuits 16-1 to 16-3 interposed in the data start signal lines 8-2 to 8-4, respectively, and is otherwise the same as the source driver unit 2 shown in FIGS. It is configured.
[0050]
The auxiliary circuit 16-1 monitors whether or not a data start signal is output from the first-stage source driver IC 5-1, and when the data start signal is output from the first-stage source driver IC 5-1 When the data start signal output from the first stage source driver IC5-1 is transferred to the second stage source driver IC5-2, and the data start signal is not output from the first stage source driver IC5-1. In this case, the data start signal output from the signal control unit 4 is transferred to the second-stage source driver IC 5-2 as a pseudo data start signal.
[0051]
The auxiliary circuit 16-2 monitors whether or not the data start signal is output from the second stage source driver IC5-2, and when the data start signal is output from the second stage source driver IC5-2. When the data start signal output from the second stage source driver IC5-2 is transferred to the third stage source driver IC5-3, and the data start signal is not output from the second stage source driver IC5-2. Is to transfer the data start signal output from the first stage source driver IC5-1 to the third stage source driver IC5-3 as a pseudo data start signal.
[0052]
The auxiliary circuit 16-3 monitors whether or not the data start signal is output from the third-stage source driver IC 5-3, and when the data start signal is output from the third-stage source driver IC 5-3. When the data start signal output from the third stage source driver IC 5-3 is transferred to the fourth stage source driver IC 5-4, and the data start signal is not output from the third stage source driver IC 5-3. In this case, the data start signal output from the second stage source driver IC5-2 is transferred to the fourth stage source driver IC5-4 as a pseudo data start signal.
[0053]
FIG. 5 is a schematic configuration diagram of the auxiliary circuits 16-1 to 16-3, and the auxiliary circuits 16-1 to 16-3 have the same circuit configuration. In FIG. 5, reference numeral 17 denotes a counter for determining whether or not the data start signal is output from the source driver IC that monitors whether or not the data start signal is output. The reset signal input terminal RES is connected to the counter 17. It is connected to the data start signal output terminal of the source driver IC that monitors whether the data start signal is output, and a clock signal is applied to the counted signal input terminal IN.
[0054]
The counter 17 sets the output X to 1 bit, sets the initial state to L level, counts the number of rising edges of the clock signal supplied from the signal control unit 4, and is a period in which the data start signal is inactive (the source driver IC is normal In this case, when the value becomes a preset value larger than the number of clock signals input during a period from when the data start signal is output from the source driver IC to when the next data start signal is output, The output X rises to H level.
[0055]
Reference numeral 18 denotes a JK flip-flop. The output X of the counter 17 is given to the J input terminal, the data start signal is given to the K input terminal, and the clock signal is given to the clock input terminal. As a result, when the J input terminal is at the H level and the K input terminal is at the L level at the rising edge of the clock signal, the output Q is at the H level. Further, when the J input terminal is at the L level and the K input terminal is at the H level at the rising edge of the clock signal, the output Q is at the L level. Further, when the J input terminal is at the L level and the K input terminal is at the L level at the rising edge of the clock signal, the output Q is not changed.
[0056]
Reference numeral 19 denotes a selector, which uses the output Q of the JK flip-flop 18 as a selection control signal. When the output Q of the JK flip-flop 18 is at L level, the input data start signal is selected and output. When the output Q of 18 is H level, the input pseudo data start signal is selected and output.
[0057]
In the auxiliary circuits 16-1 to 16-3 configured as described above, when the data start signal is output at a constant cycle from the source driver IC that monitors whether or not the data start signal is output. The counter 17 is reset at a constant cycle, and its output X is maintained at the L level.
[0058]
When the data start signal is input, the JK flip-flop 18 sets the K input terminal to the H level. When the clock signal rises in this state, the output Q becomes the L level, and then the K input terminal becomes the L level. Thus, the output Q is maintained at the L level, and the selector 19 selects and outputs the input data start signal.
[0059]
On the other hand, when the data start signal is not output from the source driver IC that monitors whether or not the data start signal is output, the counter 17 is not reset and the count value is set in advance. Since the count value is exceeded, the output X of the counter 17 becomes H level. As a result, in the JK flip-flop 18, the J input terminal is at the H level, the output Q is maintained at the H level, and the selector 19 selects and outputs the input pseudo data start signal.
[0060]
Therefore, according to the second embodiment of the present invention, any one, two, or three of the source driver ICs 5-1 to 5-3 are abnormal, and a data start signal is output from the source driver IC having the abnormality. If not, the auxiliary circuit monitoring whether or not the data start signal is output from the abnormal source driver IC will output the pseudo data start signal.
[0061]
As a result, only the display portion assigned to the source driver IC that does not output the data start signal becomes defective in display, and the abnormal source driver among the four source driver ICs 5-1 to 5-4 is identified once. This can be done on the screen display. Therefore, it is possible to shorten the labor required for repair.
[0062]
(Third embodiment. FIG. 6 and FIG. 7)
FIG. 6 is a schematic configuration diagram of a main part of the third embodiment of the present invention. The third embodiment of the present invention differs from the source driver unit 2 included in the conventional liquid crystal display device shown in FIG. 8 in circuit configuration. The source driver unit 20 is provided, and the other components are configured in the same manner as the conventional liquid crystal display device shown in FIG.
[0063]
The source driver unit 20 interposes auxiliary circuits 21-1 to 21-3 on the data start signal lines 8-2 to 8-4 and branches the data start signal output from the signal control unit 4 into three paths. The data start signal branch circuit 22 is provided, and the three data start signals output from the data start signal branch circuit 22 are supplied to the auxiliary circuits 21-1 to 21- through the data start signal lines 23-1 to 23-3, respectively. The other configuration is the same as that of the source driver unit 2 shown in FIGS. 8 and 9.
[0064]
The auxiliary circuit 21-1 monitors whether or not a data start signal is output from the first-stage source driver IC 5-1, and when the data start signal is output from the first-stage source driver IC 5-1. When the data start signal output from the first stage source driver IC5-1 is transferred to the second stage source driver IC5-2, and the data start signal is not output from the first stage source driver IC5-1. Is to transfer the data start signal output from the data start signal branch circuit 22 to the data start signal line 23-1 as a pseudo data start signal to the second-stage source driver IC 5-2.
[0065]
The auxiliary circuit 21-2 monitors whether or not the data start signal is output from the second stage source driver IC5-2, and when the data start signal is output from the second stage source driver IC5-2. When the data start signal output from the second stage source driver IC5-2 is transferred to the third stage source driver IC5-3, and the data start signal is not output from the second stage source driver IC5-2. Is to transfer the data start signal output from the data start signal branch circuit 22 to the data start signal line 23-2 as a pseudo data start signal to the third-stage source driver IC 5-3.
[0066]
The auxiliary circuit 21-3 monitors whether or not the data start signal is output from the third-stage source driver IC 5-3, and when the data start signal is output from the third-stage source driver IC 5-3. When the data start signal output from the third stage source driver IC 5-3 is transferred to the fourth stage source driver IC 5-4, and the data start signal is not output from the third stage source driver IC 5-3. Is to transfer the data start signal output from the data start signal branch circuit 22 to the data start signal line 23-3 as a pseudo data start signal to the fourth-stage source driver IC 5-4.
[0067]
FIG. 7 is a schematic configuration diagram of the auxiliary circuits 21-1 to 21-3, and the auxiliary circuits 21-1 to 21-3 have the same circuit configuration. In FIG. 7, reference numeral 24 denotes a counter for determining whether or not the data start signal is output from the source driver IC that monitors whether or not the data start signal is output. It is connected to the data start signal output terminal of the source driver IC that monitors whether the data start signal is output, and a clock signal is applied to the counted signal input terminal IN.
[0068]
The counter 24 sets the output X to 1 bit, sets the initial state to L level, counts the number of rising edges of the clock signal supplied from the signal control unit 4, and is a period in which the data start signal is inactive (the source driver IC is normal) In this case, when the value becomes a preset value larger than the number of clock signals input during a period from when the data start signal is output from the source driver IC to when the next data start signal is output, The output X rises to H level.
[0069]
Reference numeral 25 denotes a JK flip-flop. The output X of the counter 24 is given to the J input terminal, the data start signal is given to the K input terminal, and the clock signal is given to the clock input terminal. As a result, when the J input terminal is at the H level and the K input terminal is at the L level at the rising edge of the clock signal, the output Q is at the H level. Further, when the J input terminal is at the L level and the K input terminal is at the H level at the rising edge of the clock signal, the output Q is at the L level. Further, when the J input terminal is at the L level and the K input terminal is at the L level at the rising edge of the clock signal, the output Q is not changed.
[0070]
A selector 26 uses the output Q of the JK flip-flop 25 as a selection control signal. When the output Q of the JK flip-flop 25 is at L level, the input data start signal is selected and output. When the output Q of 25 is H level, the input pseudo data start signal is selected and output.
[0071]
In the auxiliary circuits 21-1 to 21-3 configured as described above, when the data start signal is output from the source driver IC that monitors whether the data start signal is output or not at a constant cycle. The counter 24 is reset at a constant cycle, and its output X is maintained at the L level.
[0072]
When the data start signal is inputted, the JK flip-flop 25 sets the K input terminal to the H level. When the clock signal rises in this state, the output Q becomes the L level, and then the K input terminal becomes the L level. Thus, the output Q is maintained at the L level, and the selector 26 selects and outputs the input data start signal.
[0073]
On the other hand, when the data start signal is not output from the source driver IC that monitors whether the data start signal is output, the counter 24 is not reset and the count value is set in advance. Since the count value is exceeded, the output X of the counter 24 becomes H level. As a result, in the JK flip-flop 25, the J input terminal is at the H level, the output Q is maintained at the H level, and the selector 26 selects and outputs the input pseudo data start signal.
[0074]
Therefore, according to the third embodiment of the present invention, any one, two, or three of the source driver ICs 5-1 to 5-3 are abnormal, and a data start signal is output from the source driver IC having the abnormality. If not, the auxiliary circuit monitoring whether or not the data start signal is output from the abnormal source driver IC will output the pseudo data start signal.
[0075]
As a result, only the display portion assigned to the source driver IC that does not output the data start signal becomes defective in display, and the abnormal source driver among the four source driver ICs 5-1 to 5-4 is identified once. This can be done on the screen display. Therefore, it is possible to shorten the labor required for repair.
[0076]
In the first to third embodiments of the present invention, the case where the auxiliary circuit is provided separately has been described. However, the auxiliary circuit may be mounted on the source driver ICs 5-1 to 5-4. , It may be included in the signal control unit 4. Furthermore, in addition to a separate auxiliary circuit, an auxiliary circuit mounted in the source driver ICs 5-1 to 5-4 and an auxiliary circuit included in the signal control unit 4 are provided. You may comprise so that another auxiliary circuit can be used.
[0077]
In the first to third embodiments of the present invention, the data start signal is taken up as a predetermined control signal that is sequentially transferred through the source driver ICs 5-1 to 5-4, and assistance is provided in accordance with the data start signal. Although the case where a circuit is provided has been described, an auxiliary circuit may be provided for other signals sequentially transferred through the source driver IC.
[0078]
Further, in the first to third embodiments of the present invention, the case where the auxiliary circuit is provided corresponding to the source driver ICs 5-1 to 5-4 has been described. An auxiliary circuit may be provided corresponding to the gate driver IC that outputs and drives the gate line (scanning signal line), or corresponds to each of the source driver ICs 5-1 to 5-4 and the gate driver IC. An auxiliary circuit may be provided.
[0079]
In the case where an auxiliary circuit is provided corresponding to the gate driver IC, the auxiliary circuit monitors whether or not a scanning start signal for giving the output timing of the scanning signal to the gate driver IC is output from the gate driver IC. When the scan start signal is not output, a pseudo scan start signal simulating the scan start signal is output.
[0080]
In the first to third embodiments of the present invention, the case where the present invention is applied to a liquid crystal display device has been described. However, the present invention is also applicable to a matrix display device such as a plasma display device. Can do.
[0081]
【The invention's effect】
As described above, according to the present invention, when there is an abnormality in any of the plurality of drive circuits and a predetermined control signal is not output from the drive circuit having the abnormality, the display assigned to the drive circuit having the abnormality Only the part becomes defective in display, and the display part assigned to the normal drive circuit after the abnormal drive circuit is not defective in display, so it is possible to identify the defective drive circuit among multiple drive circuits. Can be performed on a single screen display. Therefore, it is possible to shorten the time and labor at the time of repair.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of a main part of a first embodiment of the present invention.
FIG. 2 is a schematic configuration diagram of an auxiliary circuit in a source driver unit included in the first embodiment of the present invention.
FIG. 3 is a timing chart showing an operation of a source driver unit provided in the first embodiment of the present invention.
FIG. 4 is a schematic configuration diagram of a main part of a second embodiment of the present invention.
FIG. 5 is a schematic configuration diagram of an auxiliary circuit in a source driver unit included in a second embodiment of the present invention.
FIG. 6 is a schematic configuration diagram of a main part of a third embodiment of the present invention.
FIG. 7 is a schematic configuration diagram of an auxiliary circuit in a source driver unit included in a third embodiment of the present invention.
FIG. 8 is a schematic configuration diagram of a main part of an example of a conventional liquid crystal display device.
9 is a schematic configuration diagram of a source driver unit included in the conventional liquid crystal display device shown in FIG.
10 is a timing chart showing an operation of a source driver IC in a source driver unit included in the conventional liquid crystal display device shown in FIG.
11 is a timing chart showing an operation of a source driver unit included in the conventional liquid crystal display device shown in FIG.
[Explanation of symbols]
5-i ... Source driver IC
10-i ... Auxiliary circuit
16-i ... Auxiliary circuit
21-i ... Auxiliary circuit

Claims

A matrix display panel;
A control circuit for outputting a predetermined control signal;
When the predetermined control signal is given, a plurality of drive circuits that start capturing the predetermined signal and transfer the predetermined control signal to a subsequent circuit when the capturing of the predetermined signal is completed;
A plurality of auxiliary circuits provided one by one between each drive circuit,
The plurality of drive circuits and the plurality of auxiliary circuits input the predetermined control signal output from the control circuit to a first-stage drive circuit, and sequentially pass through the auxiliary circuits between the drive circuits to the subsequent-stage drive circuits. Connected to be transferable,
Each auxiliary circuit
A pseudo predetermined control signal generation circuit that generates a pseudo predetermined control signal that simulates the predetermined control signal by counting a clock signal;
When the drive circuit at the previous stage outputs the predetermined control signal, the predetermined control signal output by the drive circuit at the previous stage is transferred to the drive circuit at the subsequent stage,
The matrix display device according to claim 1, wherein when the preceding drive circuit does not output the predetermined control signal, the pseudo predetermined control signal is transferred to the subsequent drive circuit.

A matrix display panel;
A control circuit for outputting a predetermined control signal;
When the predetermined control signal is given, a plurality of drive circuits that start capturing the predetermined signal and transfer the predetermined control signal to a subsequent circuit when the capturing of the predetermined signal is completed;
A plurality of auxiliary circuits provided one by one between each drive circuit,
The plurality of drive circuits and the plurality of auxiliary circuits input the predetermined control signal output from the control circuit to a first-stage drive circuit, and sequentially pass through the auxiliary circuits between the drive circuits to the subsequent-stage drive circuits. Connected to be transferable,
The auxiliary circuit at the rear stage of the first stage drive circuit is:
When the first stage drive circuit outputs the predetermined control signal, the predetermined control signal output by the first stage drive circuit is transferred to the subsequent stage drive circuit,
When the first stage drive circuit does not output the predetermined control signal, the predetermined control signal output from the control circuit is transferred to the subsequent stage drive circuit as a pseudo predetermined control signal,
Auxiliary circuits other than the auxiliary circuit at the rear stage of the first stage driving circuit are:
When the drive circuit at the previous stage outputs the predetermined control signal, the predetermined control signal output by the drive circuit at the previous stage is transferred to the drive circuit at the subsequent stage,
A matrix display characterized in that, when the preceding drive circuit does not output the predetermined control signal, the predetermined control signal output by the preceding drive circuit is transferred to the subsequent drive circuit as a pseudo predetermined control signal. apparatus.

The drive circuit comprises a source driver IC that drives data lines of the matrix display panel,
3. The matrix display device according to claim 1, wherein the predetermined control signal is a data start signal that gives the source driver IC a timing for taking in a data signal.

The drive circuit comprises a gate driver IC that drives the gate lines of the matrix display panel,
3. The matrix display device according to claim 1, wherein the predetermined control signal is a scan start signal that gives an output timing of a scan signal to the gate driver IC.