JP4591241B2 - Multi-chip module - Google Patents

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Description

本発明は、パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、入力ゲートのしきい値判定を行うものに関する。   The present invention relates to a multi-chip module configured to include a plurality of semiconductor chips inside a package, and to perform threshold determination of an input gate.

複数の半導体チップを内蔵して構成されるマルチチップモジュールは、異なる種類のデバイスプロセスにより形成されたチップを組み合わせて１パッケージ化することでコストダウンを図ったり、複数のメモリデバイスを組み合わせて記憶容量を簡単に増加させることができるなどのメリットがある。また、ＩＣでは、パッケージの外部に露出される信号端子の数がパッケージサイズによって制限される。即ち、矩形状のプラスチックパッケージでは、各辺の長さに応じて配置可能な端子数が決まるようになっている。
そして、マルチチップモジュールは、一般に多機能となるので信号端子数も多くなる傾向にあるため、配置可能な端子数の制限が問題になり易く、複数のチップ間で信号を伝送する部分については極力、互いの信号端子をパッケージ内部で接続するチップ間配線を行うようにしている。 A multi-chip module configured by incorporating a plurality of semiconductor chips can reduce costs by combining chips formed by different types of device processes into one package, or a combination of a plurality of memory devices for storage capacity. There is a merit that it can be increased easily. In the IC, the number of signal terminals exposed to the outside of the package is limited by the package size. That is, in the rectangular plastic package, the number of terminals that can be arranged is determined according to the length of each side.
And since a multichip module generally has many functions and tends to increase the number of signal terminals, the limitation of the number of terminals that can be arranged tends to be a problem, and the portion that transmits signals between multiple chips is as much as possible. In addition, inter-chip wiring for connecting each other's signal terminals inside the package is performed.

図４には、上記のように構成されるマルチチップモジュールのパッケージ内部の構成を示す。即ち、リードフレーム１上には、２つの半導体チップ２Ａ，２Ｂがダイボンディングされている。これらの半導体チップ２Ａ，２Ｂ構成は基本的に対称であるため、以下では特に区別する必要がある場合を除き、添え字Ａ，Ｂは省略して説明する。半導体チップ２の内部回路３とパッド４との間は配線パターン５によって接続されており、パッド４とリード６との間はボンディングワイヤ７によって接続されている。   FIG. 4 shows the internal configuration of the multi-chip module package configured as described above. That is, two semiconductor chips 2A and 2B are die-bonded on the lead frame 1. Since these semiconductor chips 2A and 2B are basically symmetrical, the subscripts A and B will be omitted below unless otherwise required. The internal circuit 3 of the semiconductor chip 2 and the pad 4 are connected by a wiring pattern 5, and the pad 4 and the lead 6 are connected by a bonding wire 7.

半導体チップ２は、ＣＭＯＳプロセスによって構成されている。そして、半導体チップ２Ｂ側の内部回路３Ｂにおける出力端子の１つは、インバータゲート８Ｂを介してパッド９Ｂに接続されている。また、インバータゲート８Ｂの出力端子と電源、グランドとの間には、端子保護用にダイオード接続されたＰチャネルＦＥＴ１０Ｂ，ＮチャネルＦＥＴ１１Ｂが夫々接続されている。
半導体チップ２Ｂのパッド９Ｂは、チップ間配線１１を介して半導体チップ２Ａのパッド９Ａに接続されている。そのパッド９Ａは、インバータゲート８Ａを介して内部回路３Ａの入力端子に接続されている。以上がマルチチップモジュール１２を構成している。 The semiconductor chip 2 is configured by a CMOS process. One of the output terminals in the internal circuit 3B on the semiconductor chip 2B side is connected to the pad 9B via the inverter gate 8B. Also, a P-channel FET 10B and an N-channel FET 11B, which are diode-connected for terminal protection, are connected between the output terminal of the inverter gate 8B and the power supply and ground, respectively.
The pad 9B of the semiconductor chip 2B is connected to the pad 9A of the semiconductor chip 2A via the interchip wiring 11. The pad 9A is connected to the input terminal of the internal circuit 3A via the inverter gate 8A. The above constitutes the multichip module 12.

上記のように構成されるマルチチップモジュール１２では、パッケージ内部でチップ間配線１１が行われているパッド（信号端子）９Ａ，９Ｂについては、電気的特性の検査が行い難くなっており、それらの検査を行うには、特殊な構成を設けて対応する必要がある。例えば、特許文献１では、チップ間配線が行われている信号端子を検査するために検査専用の端子をパッケージの外部に引き出す構成を採用している。
特開２００２−１８１８５８号公報 In the multichip module 12 configured as described above, it is difficult to inspect the electrical characteristics of the pads (signal terminals) 9A and 9B in which the interchip wiring 11 is performed inside the package. In order to perform the inspection, it is necessary to provide a special configuration. For example, Patent Document 1 employs a configuration in which a dedicated inspection terminal is pulled out of a package in order to inspect a signal terminal on which inter-chip wiring is performed.
JP 2002-181858 A

しかしながら、特許文献１のような構成は、上述したようなパッケージ外部に配置する端子数の制約に相反するものであり、適切な対策であるとは言えない。
本発明は上記事情に鑑みてなされたものであり、その目的は、パッケージ外部に配置する端子数を増加させることなく、チップ間配線が行われている信号端子の検査を行うことができるマルチチップモジュールを提供することにある。 However, the configuration as in Patent Document 1 is contrary to the restriction on the number of terminals arranged outside the package as described above, and cannot be said to be an appropriate measure.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a multichip capable of inspecting signal terminals on which interchip wiring is performed without increasing the number of terminals arranged outside the package. To provide a module.

請求項１記載のマルチチップモジュールによれば、任意の２つの半導体チップ間で夫々の信号端子がチップ間配線により相互に接続されている構成部分について、前記信号端子が出力端子として機能するものを検査対象チップとし、他方を検査実施チップとする。そして、検査対象チップ側では、出力レベル設定レジスタを介して出力端子のレベルをハイ又はロウに設定する。   According to the multichip module according to claim 1, the signal terminal functions as an output terminal for a component in which each signal terminal is connected to each other between any two semiconductor chips by interchip wiring. An inspection target chip is used, and the other chip is used as an inspection execution chip. On the inspection target chip side, the level of the output terminal is set to high or low via the output level setting register.

例えば検査対象チップの出力端子をハイレベルに設定した場合、検査実施チップ側では、信号端子とグランドとの間に配置される定電流源部に対し、電流制御レジスタにより定電流源の１つを選択する。そして、選択した定電流源の電流値に応じて、電圧制御レジスタにより、しきい値電圧変更手段を介してコンパレータのしきい値電圧を予め設定しておく。この時、検査対象チップの電源側トランジスタのオン抵抗が設計通りの値であれば、コンパレータの入力電圧は、選択した電流値に応じて所定のレベルになると想定される。従って、その期待値に応じてコンパレータのしきい値電圧を設定しておき、検査対象チップの出力端子がハイレベルを出力した場合にコンパレータの出力レベルが反転すれば、前記オン抵抗が設計通りであることを確認できる。   For example, when the output terminal of the chip to be inspected is set to a high level, on the inspection execution chip side, one of the constant current sources is connected to the constant current source unit arranged between the signal terminal and the ground by the current control register. select. Then, the threshold voltage of the comparator is set in advance through the threshold voltage changing means by the voltage control register in accordance with the current value of the selected constant current source. At this time, if the on-resistance of the power supply side transistor of the chip to be inspected is a value as designed, the input voltage of the comparator is assumed to be a predetermined level according to the selected current value. Therefore, if the threshold voltage of the comparator is set according to the expected value, and the output level of the comparator is inverted when the output terminal of the chip to be inspected outputs a high level, the on-resistance is as designed. I can confirm that there is.

また、検査対象チップの出力端子をロウレベルに設定した場合、検査実施チップ側では、電源と信号端子との間に配置される定電流源部について定電流源の１つを選択し、その定電流源の電流値に応じてコンパレータのしきい値電圧を設定する。この時、検査対象チップのグランド側トランジスタのオン抵抗が設計通りの値であれば、上記と同様にしてコンパレータの出力レベルが反転するので、前記オン抵抗が設計通りとなっていることを確認できる。
そして、各レジスタの設定や読出しは、汎用の外部バスを介して行うことができるので、従来とは異なり、検査専用の端子を使用せずとも検査対象チップの電源側，グランド側トランジスタのオン抵抗、即ち、出力端子の電流−電圧特性が正常であるか否かを簡単に検査することができる。 Further, when the output terminal of the inspection target chip is set to the low level, the inspection execution chip side selects one of the constant current sources for the constant current source unit disposed between the power source and the signal terminal, and the constant current The threshold voltage of the comparator is set according to the current value of the source. At this time, if the on-resistance of the ground-side transistor of the chip to be inspected is a value as designed, the output level of the comparator is inverted in the same manner as described above, so it can be confirmed that the on-resistance is as designed. .
Since each register can be set and read via a general-purpose external bus, unlike the conventional case, the on-resistance of the power-supply side and ground-side transistor of the chip to be inspected can be used without using a dedicated test terminal. That is, it is possible to easily check whether or not the current-voltage characteristic of the output terminal is normal.

請求項２記載のマルチチップモジュールによれば、コンパレータの入力端子の他方を基準電圧発生回路に接続し、その出力電圧を調整することでコンパレータのしきい値を簡単に変更することができる。   According to the multichip module of the second aspect, the threshold value of the comparator can be easily changed by connecting the other input terminal of the comparator to the reference voltage generating circuit and adjusting the output voltage.

請求項３記載のマルチチップモジュールによれば、定電流源部を、検査実施チップの信号端子に対して断続可能に構成し、コンパレータの入力端子の内、基準電圧発生回路に接続される側を、パッケージ外部の信号端子を介して前記回路に接続を行う構成とする。従って、コンパレータの入力端子の一方と定電流源部とを切り離し、入力端子の他方を、前記外部端子を介して外部回路等に接続すれば、そのコンパレータを検査用としてだけでなく、検査実施チップの汎用素子として使用することもできる。   According to the multichip module of claim 3, the constant current source unit is configured to be intermittent with respect to the signal terminal of the inspection execution chip, and the side connected to the reference voltage generation circuit among the input terminals of the comparator is provided. The circuit is connected to the circuit via a signal terminal outside the package. Therefore, if one of the input terminals of the comparator is disconnected from the constant current source and the other input terminal is connected to an external circuit or the like via the external terminal, the comparator is used not only for inspection but also for inspection chip. It can also be used as a general-purpose element.

以下、本発明の一実施例について図１乃至図３を参照して説明する。図１は、マルチチップモジュールの回路構成を、本発明の要旨に係る部分のみ示すものである。マルチチップモジュール２１においては、図３と同様に２つの半導体チップ２２，２３が搭載されており、半導体チップ２２のパッド（信号端子）２４と半導体チップ２３のパッド（信号端子）２５とは、チップ間配線２６によって接続されている。ここで、説明の都合上、半導体チップ２２を検査実施チップと称し、半導体チップ２３を検査対象チップと称する。   An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows only the circuit configuration of a multichip module according to the gist of the present invention. In the multi-chip module 21, two semiconductor chips 22 and 23 are mounted as in FIG. 3, and the pads (signal terminals) 24 of the semiconductor chip 22 and the pads (signal terminals) 25 of the semiconductor chip 23 are divided into chips. They are connected by inter-wiring 26. Here, for convenience of explanation, the semiconductor chip 22 is referred to as an inspection execution chip, and the semiconductor chip 23 is referred to as an inspection target chip.

検査実施チップ２２において、パッド２４と電源，グランドとの間には、夫々ＰチャネルＭＯＳＦＥＴ２７，ＮチャネルＭＯＳＦＥＴ２８が接続されている。そして、これらのＦＥＴ（ハイインピーダンス設定手段）２７，２８のオンオフは、外部バスを介してトランジスタ制御レジスタ（ハイインピーダンス設定手段）２９に書き込みを行うことで制御可能となっている。
また、パッド２４は、コンパレータ３０の非反転入力端子に接続されていると共に、アナログスイッチ（Ｐ５，Ｎ５）３１及び定電流源部３２を介してグランドに接続されている。アナログスイッチ３１のオンオフは、トランジスタ制御レジスタ２９の設定により行われるようになっている。定電流源部３２は、複数の定電流源（電流値Ｉ１，Ｉ２，Ｉ３，・・・）を内蔵しており、それらの１つ以上を内部で替えてアナログスイッチ３１に接続可能となっている。そして、定電流源部３２内部における接続切替えは、電流制御レジスタ３３の書込み設定により行われる。 In the test execution chip 22, a P-channel MOSFET 27 and an N-channel MOSFET 28 are connected between the pad 24, the power source, and the ground, respectively. The on / off of these FETs (high impedance setting means) 27 and 28 can be controlled by writing to the transistor control register (high impedance setting means) 29 via an external bus.
The pad 24 is connected to the non-inverting input terminal of the comparator 30 and is connected to the ground via the analog switch (P5, N5) 31 and the constant current source unit 32. The analog switch 31 is turned on and off by setting the transistor control register 29. The constant current source section 32 includes a plurality of constant current sources (current values I1, I2, I3,...), And one or more of them can be changed internally and connected to the analog switch 31. Yes. The connection switching in the constant current source unit 32 is performed by the write setting of the current control register 33.

コンパレータ３０の反転入力端子は、検査実施チップ２２の内部パッド３４に接続されており、その内部パッド３４は、マルチチップモジュール２１のパッケージ外部に露出しているリード（信号端子）３５に接続されている。そのリード３５の隣には、もう１つのリード（信号端子）３６が配置されており、当該リード３６は、検査実施チップ２２の内部パッド３７を介してＤ／Ａ変換回路（しきい値電圧変更手段，基準電圧発生回路）３８の出力端子に接続されている。Ｄ／Ａ変換回路３８は、電圧制御レジスタ（しきい値電圧変更手段）３９に書き込まれたデジタルデータをＤ／Ａ変換して、アナログ電圧信号を内部パッド３７に出力する。   The inverting input terminal of the comparator 30 is connected to the internal pad 34 of the test execution chip 22, and the internal pad 34 is connected to a lead (signal terminal) 35 exposed outside the package of the multichip module 21. Yes. Next to the lead 35, another lead (signal terminal) 36 is arranged, and the lead 36 is connected to the D / A conversion circuit (threshold voltage change) via the internal pad 37 of the test execution chip 22. Means and a reference voltage generating circuit) 38. The D / A conversion circuit 38 D / A converts the digital data written in the voltage control register (threshold voltage changing means) 39 and outputs an analog voltage signal to the internal pad 37.

即ち、パッケージ外部において、リード３５，３６間を外部配線４０により接続すれば、Ｄ／Ａ変換回路３８より出力されるアナログ電圧信号は、コンパレータ３０の反転入力端子に与えられるようになっている。また、リード３５を、外部配線によって、マルチチップモジュール２１の外部回路等に接続すれば、外部において適当な基準電圧を与えることも可能であることは勿論である。
そして、コンパレータ３０の出力端子は、フリップフロップ（出力状態参照レジスタ）４１の入力端子に接続されていると共に、検査実施チップ２２の図示しない内部回路の入力端子にも接続されている。フリップフロップ４１は、リセット状態からコンパレータ３０の出力レベル変化の立上りエッジでトリガされると、ハイレベル信号を出力するようになっている。 That is, if the leads 35 and 36 are connected by the external wiring 40 outside the package, the analog voltage signal output from the D / A conversion circuit 38 is supplied to the inverting input terminal of the comparator 30. Of course, if the lead 35 is connected to an external circuit or the like of the multichip module 21 by external wiring, an appropriate reference voltage can be applied externally.
The output terminal of the comparator 30 is connected to an input terminal of a flip-flop (output state reference register) 41 and also connected to an input terminal of an internal circuit (not shown) of the test execution chip 22. When the flip-flop 41 is triggered at the rising edge of the output level change of the comparator 30 from the reset state, the flip-flop 41 outputs a high level signal.

以上において、制御レジスタ２９，３３，３９に対する書き込みは、マルチチップモジュール２１の外部インターフェイス（Ｉ／Ｆ）バスを介して行なえるようになっている。また、フリップフロップ４１の出力レベルも外部インターフェイスバスを介して読出し可能であり、フリップフロップ４１のリセットも外部より制御可能となっている。   In the above, writing to the control registers 29, 33, 39 can be performed via the external interface (I / F) bus of the multichip module 21. Further, the output level of the flip-flop 41 can also be read through the external interface bus, and the reset of the flip-flop 41 can be controlled from the outside.

一方、検査対象チップ２３において、パッド２５と電源Ｖ１、グランドとの間には、夫々ＰチャネルＭＯＳＦＥＴ（電源側トランジスタ）４２（Ｐ１）及び４３（Ｐ２），ＮチャネルＭＯＳＦＥＴ（グランド側トランジスタ）４４（Ｎ１）及び４５（Ｎ２）が接続されている。ＦＥＴ４３〜４５は、パッド２５より信号を出力する場合に使用されるものである。そして、これらのＦＥＴ４２〜４５のオンオフは、外部Ｉ／Ｆバスを介してトランジスタ制御レジスタ４６の設定によっても制御可能となっている。
また、パッド２５は、入力端子として機能する場合、外部より入力された信号を入力ゲート（インバータ）４７を介して図示しない内部回路へ入力するようになっている。入力ゲート４７は、電源Ｖ１側に接続されるＰチャネルＭＯＳＦＥＴ４８（Ｐ３），グランド側に接続されるＮチャネルＭＯＳＦＥＴ４９（Ｎ３）で構成されている。 On the other hand, in the test target chip 23, between the pad 25, the power source V1, and the ground, P-channel MOSFETs (power-side transistors) 42 (P1) and 43 (P2), N-channel MOSFETs (ground-side transistors) 44 ( N1) and 45 (N2) are connected. The FETs 43 to 45 are used when a signal is output from the pad 25. The on / off of these FETs 42 to 45 can be controlled by setting the transistor control register 46 via the external I / F bus.
When the pad 25 functions as an input terminal, a signal input from the outside is input to an internal circuit (not shown) via an input gate (inverter) 47. The input gate 47 includes a P-channel MOSFET 48 (P3) connected to the power supply V1 side and an N-channel MOSFET 49 (N3) connected to the ground side.

次に、本実施例の作用について図２及び図３も参照して説明する。図２は、検査対象チップ２３の信号出力用ＦＥＴ４２，４３によりハイレベルを出力する場合（ＶＯＨに対応）のオン抵抗特性、即ち、検査対象チップ２３のパッド２５が出力端子として機能する場合の電流−電圧特性を検査する手順を示すフローチャートである。
尚、図２の処理は、作業者が検査対象チップ２３の外部バスにパーソナルコンピュータ或いは専用のテスト回路を接続して行ったり、或いは検査対象チップ２３が内蔵するＣＰＵ（図示せず）に検査プログラムを実行させることで行うようにしても良い。また、図１に示すように、予めパッケージ外部において、リード３５，３６間は外部配線４０で接続しておく。 Next, the operation of this embodiment will be described with reference to FIGS. FIG. 2 shows the on-resistance characteristics when the signal output FETs 42 and 43 of the test target chip 23 output a high level (corresponding to VOH), that is, the current when the pad 25 of the test target chip 23 functions as an output terminal. -It is a flowchart which shows the procedure which test | inspects a voltage characteristic.
2 is performed by an operator connecting a personal computer or a dedicated test circuit to the external bus of the inspection target chip 23, or an inspection program in a CPU (not shown) built in the inspection target chip 23. You may make it perform by performing. As shown in FIG. 1, the leads 35 and 36 are connected in advance by an external wiring 40 outside the package.

先ず、検査実施チップ２２側について、トランジスタ制御レジスタ２９に書き込みを行い、ＦＥＴ２７及び２８を何れもオフにセットすると共に、アナログスイッチ３１をオンにセットする（ステップＳ１）。尚、ステップＳ１の処理を上述のように検査対象チップ２３側のＣＰＵによって行うとすれば、検査実施チップ２２との間に制御レジスタ２９を制御可能なインターフェイスが必要である。
それから、検査対象チップ２３側においてトランジスタ制御レジスタ４６に書き込みを行い、ＦＥＴ４２及び４３をオフに、ＦＥＴ４４及び４５をオンにセットする（ステップＳ２）。すると、パッド２５はグランド電位となる。続いて、電圧制御レジスタ３９に、コンパレータ３０のしきい値電圧に相当する電圧設定データを書き込むと（ステップＳ３）、電流制御レジスタ３３に設定を行い、上記しきい値電圧に対応して、定電流源部３２が備える定電流源の１つを選択する（ステップＳ４）。例えば、最初は電流値を小さく設定し、それに応じてしきい値電圧を大きく設定する。 First, on the test execution chip 22 side, writing is performed in the transistor control register 29, both FETs 27 and 28 are set off, and the analog switch 31 is set on (step S1). If the processing of step S1 is performed by the CPU on the inspection target chip 23 side as described above, an interface capable of controlling the control register 29 between the inspection execution chip 22 is required.
Then, writing is performed in the transistor control register 46 on the inspection target chip 23 side, and the FETs 42 and 43 are turned off and the FETs 44 and 45 are turned on (step S2). Then, the pad 25 becomes a ground potential. Subsequently, when voltage setting data corresponding to the threshold voltage of the comparator 30 is written in the voltage control register 39 (step S3), the current control register 33 is set, and the voltage control register 39 is set in accordance with the threshold voltage. One of the constant current sources included in the current source unit 32 is selected (step S4). For example, initially, the current value is set small, and the threshold voltage is set large accordingly.

次に、検査対象チップ２３側においてトランジスタ制御レジスタ４６に書き込みを行い、ＦＥＴ４２及び４３をオンに、ＦＥＴ４４及び４５をオフにセットする（ステップＳ５）。すると、電源Ｖ１から、ＦＥＴ４２及び４３，アナログスイッチ３１を介して定電流源部３２で選択された定電流源によって定まる電流（例えばＩ１）が流れる。この時、ＦＥＴ４２及び４３のオン抵抗値Ｒ１，Ｒ２とすると、コンパレータ３０の非反転入力端子の電位Ｖinは、
Ｖin＝Ｖ１−（Ｒ１＋Ｒ２）×Ｉ１
となる。従って、Ｄ／Ａ変換回路３８によって与えるコンパレータ３０のしきい値電圧Ｖthを上記Ｖinよりも僅かに低く設定しておき、コンパレータ３０の出力レベルがロウからハイに反転すれば、ＦＥＴ４２及び４３のオン抵抗値Ｒ１，Ｒ２は略設計通りの値になっていると確認することができる。よって、続くステップＳ６では、フリップフロップ４１の出力データを読み出して、コンパレータ３０の出力状態を確認する。 Next, writing to the transistor control register 46 is performed on the inspection target chip 23 side, and the FETs 42 and 43 are turned on and the FETs 44 and 45 are turned off (step S5). Then, a current (for example, I1) determined by the constant current source selected by the constant current source unit 32 flows from the power source V1 via the FETs 42 and 43 and the analog switch 31. At this time, if the on-resistance values R1 and R2 of the FETs 42 and 43 are set, the potential Vin of the non-inverting input terminal of the comparator 30 is
Vin = V1− (R1 + R2) × I1
It becomes. Therefore, if the threshold voltage Vth of the comparator 30 given by the D / A conversion circuit 38 is set slightly lower than the above Vin and the output level of the comparator 30 is inverted from low to high, the FETs 42 and 43 are turned on. It can be confirmed that the resistance values R1 and R2 are substantially as designed. Therefore, in the subsequent step S6, the output data of the flip-flop 41 is read and the output state of the comparator 30 is confirmed.

それから、フリップフロップ４１をリセットして（ステップＳ７）、検査を続行する場合は（ステップＳ８，「ＮＯ」）ステップＳ２に戻る。次のステップＳ３では、コンパレータ３０に与えるしきい値電圧をより低く設定し、次のステップＳ４では、定電流源部３２において電流値がより大きくなるように電流源を選択する。以上の処理をしきい値電圧及び電流値が所定の値になるまで繰り返し実行する。   Then, the flip-flop 41 is reset (step S7), and when the inspection is continued (step S8, “NO”), the process returns to step S2. In the next step S3, the threshold voltage applied to the comparator 30 is set lower, and in the next step S4, a current source is selected so that the current value becomes larger in the constant current source unit 32. The above process is repeated until the threshold voltage and current value reach predetermined values.

図３は、横軸に定電流源部３２により設定する電流値をとり、縦軸にパッド２４の電圧、即ちコンパレータ３０の入力電圧Ｖinをとって電流−電圧特性の一例を示したものである。例えば、定電流値をＩ１，Ｉ２，Ｉ３と増加させてゆく場合、それに応じてしきい値電圧をＶth1，Ｖth2，Ｖth3と低下させて行くようにする。
そして、夫々の電圧，電流の設定値に応じて、コンパレータ３０の出力レベルが反転すれば、ＦＥＴ４２，４３のオン抵抗特性、つまり検査対象チップ２３のパッド２５が出力端子として機能する場合の電流−電圧特性が正常であるか（通常は線形を示す）否かを確認することができる。 FIG. 3 shows an example of a current-voltage characteristic in which the horizontal axis represents the current value set by the constant current source unit 32 and the vertical axis represents the voltage of the pad 24, that is, the input voltage Vin of the comparator 30. . For example, when the constant current value is increased to I1, I2, and I3, the threshold voltage is decreased to Vth1, Vth2, and Vth3 accordingly.
If the output level of the comparator 30 is inverted according to the respective voltage and current set values, the on-resistance characteristics of the FETs 42 and 43, that is, the current when the pad 25 of the test target chip 23 functions as an output terminal− Whether or not the voltage characteristics are normal (usually linear) can be confirmed.

以上のように本実施例によれば、２つの半導体チップ２２，２３間で夫々のパッド２４，２５がチップ間配線２６により相互に接続されている部分について、パッド２５が出力端子として機能する半導体チップ２３を検査対象チップとし、他方を検査実施チップ２２として、検査対象チップ２２側では、トランジスタ制御レジスタ４６を介してＦＥＴ４２及び４３をオンさせて、パッド２５のレベルをハイに設定する。
そして、検査実施チップ２２側では、パッド２４とグランドとの間に配置される定電流源部３２に対し電流制御レジスタ３３により定電流源の１つを選択し、電圧制御レジスタ３９及びＤ／Ａ変換回路３８によりコンパレータ３０のしきい値電圧を設定するようにした。従って、そのしきい値電圧の設定に対してコンパレータ３０の出力レベルが反転すれば、ＦＥＴ４２，４３のオン抵抗が設計通りであることが確認できる。 As described above, according to the present embodiment, a semiconductor in which the pad 25 functions as an output terminal in a portion where the pads 24 and 25 are connected to each other by the interchip wiring 26 between the two semiconductor chips 22 and 23. The chip 23 is set as the inspection target chip, and the other is set as the inspection execution chip 22. On the inspection target chip 22 side, the FETs 42 and 43 are turned on via the transistor control register 46 to set the level of the pad 25 high.
On the inspection execution chip 22 side, one of the constant current sources is selected by the current control register 33 with respect to the constant current source unit 32 arranged between the pad 24 and the ground, and the voltage control register 39 and the D / A are selected. The threshold voltage of the comparator 30 is set by the conversion circuit 38. Therefore, if the output level of the comparator 30 is inverted with respect to the threshold voltage setting, it can be confirmed that the on-resistances of the FETs 42 and 43 are as designed.

また、各レジスタの設定や読出しは、汎用の外部Ｉ／Ｆバスを介して行うことができるので、従来とは異なり、検査専用の端子を使用せずとも検査対象チップ２３のＦＥＴ４２，４３のオン抵抗、即ち、パッド２５の電流−電圧特性が正常であるか否かを簡単に検査することができる。また、電圧制御レジスタ３９にデータを設定し、Ｄ／Ａ変換回路３８によりコンパレータ３０のしきい値電圧を設定するので、しきい値を簡単に変更することができる。
そして、定電流源部３２を、検査実施チップ２２のパッド２４に対して断続可能に構成し、コンパレータ３０の反転入力端子を、パッケージの外部端子を介してＤ／Ａ変換回路３８に接続するので、コンパレータ３０を検査用としてだけでなく、検査実施チップ２２の汎用素子として使用することもできる。 Since each register can be set and read via a general-purpose external I / F bus, unlike the prior art, the FETs 42 and 43 of the chip to be inspected 23 can be turned on without using a dedicated inspection terminal. Whether or not the resistance, that is, the current-voltage characteristic of the pad 25 is normal can be easily inspected. Further, since the data is set in the voltage control register 39 and the threshold voltage of the comparator 30 is set by the D / A conversion circuit 38, the threshold can be easily changed.
Since the constant current source unit 32 is configured to be able to be intermittently connected to the pad 24 of the test execution chip 22, the inverting input terminal of the comparator 30 is connected to the D / A conversion circuit 38 via the external terminal of the package. The comparator 30 can be used not only for inspection but also as a general-purpose element of the inspection execution chip 22.

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
検査対象チップ２３のＦＥＴ４４，４５側だけをオンにすることでパッド２５出力端子をロウレベルに設定する場合は（ＶＯＬに対応）、検査実施チップ２２側では定電流源部３２を電源とパッド２４との間に配置し、同様に、選択した電流値に応じてコンパレータのしきい値電圧を設定してその出力レベル変化を確認すれば良い。
ＦＥＴ３０及び３３は、必要に応じて設ければ良い。
コンパレータ３０は、必ずしも検査実施チップ２２の汎用素子としても使用可能に構成する必要はなく、検査専用の素子として設けても良い。その場合、コンパレータ３０の入力端子には、定電流源部３２やＤ／Ａ変換回路３８を常時接続しておけば良い。
各ＦＥＴの導電型は、個別の構成に応じて適宜変更しても良い。
しきい値レベル変更手段は、例えばコンパレータの内部で入力オフセット電圧が調整可能となるように構成し、外部よりその調整を行なうようにしても良い。
半導体チップは、３つ以上搭載されていても良い。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications are possible.
When the pad 25 output terminal is set to a low level by turning on only the FETs 44 and 45 side of the inspection target chip 23 (corresponding to VOL), the constant current source unit 32 is connected to the power source, the pad 24 and the constant current source unit 32 on the inspection execution chip 22 side. Similarly, the threshold voltage of the comparator may be set according to the selected current value and the change in the output level may be confirmed.
The FETs 30 and 33 may be provided as necessary.
The comparator 30 is not necessarily configured to be usable as a general-purpose element of the inspection execution chip 22, and may be provided as an element dedicated to inspection. In this case, the constant current source unit 32 and the D / A conversion circuit 38 may be always connected to the input terminal of the comparator 30.
The conductivity type of each FET may be appropriately changed according to the individual configuration.
The threshold level changing means may be configured so that the input offset voltage can be adjusted inside the comparator, for example, and may be adjusted from the outside.
Three or more semiconductor chips may be mounted.

本発明の一実施例であり、マルチチップモジュールの回路構成を本発明の要旨に係る部分のみ示す図The figure which is one Example of this invention, and shows the circuit structure of a multichip module only the part which concerns on the summary of this invention 検査対象チップのパッドについて、電圧−電流特性を検査する手順を示すフローチャートFlow chart showing the procedure for inspecting the voltage-current characteristics of the pads of the inspection target chip 横軸に電流値をとり、縦軸にコンパレータの入力電圧Ｖinをとって電流−電圧特性の一例を示した図A graph showing an example of current-voltage characteristics with the horizontal axis representing current value and the vertical axis representing comparator input voltage Vin. 一般的なマルチチップモジュールの構成を示す図１相当図1 equivalent diagram showing the configuration of a general multi-chip module

符号の説明Explanation of symbols

図面中、２１はマルチチップモジュール、２２は半導体チップ（検査実施チップ）、２３は半導体チップ（検査対象チップ）、２４及び２５はパッド（信号端子）、２６はチップ間配線、３０はコンパレータ、３２は定電流源部、３３は電流制御レジスタ、３５及び３６はリード（信号端子）、３８はＤ／Ａ変換回路（しきい値電圧変更手段，基準電圧発生回路）、３９は電圧制御レジスタ（しきい値電圧変更手段）、４１はフリップフロップ（出力状態参照レジスタ）、４２及び４３はＰチャネルＭＯＳＦＥＴ（電源側トランジスタ）、４４及び４５はＮチャネルＭＯＳＦＥＴ（グランド側トランジスタ）を示す。   In the figure, 21 is a multichip module, 22 is a semiconductor chip (inspection chip), 23 is a semiconductor chip (inspection chip), 24 and 25 are pads (signal terminals), 26 is an interchip wiring, 30 is a comparator, 32 Is a constant current source unit, 33 is a current control register, 35 and 36 are leads (signal terminals), 38 is a D / A conversion circuit (threshold voltage changing means, reference voltage generating circuit), 39 is a voltage control register (Threshold voltage changing means), 41 is a flip-flop (output state reference register), 42 and 43 are P-channel MOSFETs (power supply side transistors), and 44 and 45 are N-channel MOSFETs (ground side transistors).

Claims (3)

パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、
任意の２つの半導体チップ間で夫々の信号端子がチップ間配線により相互に接続されている構成部分について、前記信号端子が出力端子として機能するものを検査対象チップとし、他方を検査実施チップとし、
前記検査対象チップの内部に構成され、
電源と前記出力端子との間、前記出力端子とグランドとの間に夫々配置される電源側，グランド側トランジスタと、
これらのトランジスタのオンオフを外部より設定するための出力レベル設定レジスタと、
前記検査実施チップの内部に構成され、
電流値が異なる複数の定電流源を有し、これら複数の定電流源の何れか１つ以上を、電源と前記信号端子との間又は前記信号端子とグランドとの間に選択的に接続可能に構成される定電流源部と、
この定電流源部に対し、前記接続を切り替えるための制御データを与える電流制御レジスタと、
入力端子の一方が前記信号端子に接続されるコンパレータと、
このコンパレータが、前記入力端子に印加される電圧を比較するためのしきい値電圧を変更するためのしきい値電圧変更手段と、
このしきい値電圧変更手段により付与されるしきい値電圧を調整するための制御データを与える電圧制御レジスタと、
前記コンパレータの出力状態を外部より参照可能に構成される出力状態参照レジスタとを備えたことを特徴とするマルチチップモジュール。 In a multichip module configured with a plurality of semiconductor chips inside a package,
With respect to the components in which the respective signal terminals are connected to each other between any two semiconductor chips by inter-chip wiring, the signal terminal functions as an output terminal as the inspection target chip, the other as the inspection execution chip,
It is configured inside the inspection target chip,
Between the power supply and the output terminal, between the output terminal and the ground, the power supply side, the ground side transistor, respectively,
An output level setting register for setting on / off of these transistors from the outside,
It is configured inside the inspection execution chip,
It has a plurality of constant current sources with different current values, and any one or more of the plurality of constant current sources can be selectively connected between the power supply and the signal terminal or between the signal terminal and the ground. A constant current source configured as follows:
A current control register for supplying control data for switching the connection to the constant current source unit;
A comparator in which one of the input terminals is connected to the signal terminal;
Threshold voltage changing means for changing the threshold voltage for comparing the voltage applied to the input terminal, the comparator,
A voltage control register for providing control data for adjusting the threshold voltage applied by the threshold voltage changing means;
A multi-chip module, comprising: an output state reference register configured to be able to refer to an output state of the comparator from outside. 前記しきい値電圧変更手段は、出力電圧が調整可能に構成される基準電圧発生回路を備えて構成され、
前記コンパレータの入力端子の他方が、前記基準電圧発生回路に接続されることを特徴とする請求項１記載のマルチチップモジュール。 The threshold voltage changing means includes a reference voltage generation circuit configured to adjust an output voltage,
2. The multichip module according to claim 1, wherein the other input terminal of the comparator is connected to the reference voltage generation circuit. 前記定電流源部は、前記検査実施チップの信号端子に対して断続可能に構成され、
前記コンパレータの入力端子の内、前記基準電圧発生回路に接続される側は、当該回路に対する接続を、前記パッケージ外部の信号端子を介して行うように構成されていることを特徴とする請求項２記載のマルチチップモジュール。

The constant current source unit is configured to be intermittent with respect to the signal terminal of the inspection execution chip,
3. The side connected to the reference voltage generation circuit among the input terminals of the comparator is configured to connect to the circuit via a signal terminal outside the package. The multichip module as described.

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