JP4586345B2 - Field effect transistor - Google Patents
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Description
本発明は、電界効果型トランジスタに関し、より詳しくは、チャネル形成領域が有機半導体層から構成された、所謂有機電界効果型トランジスタに関する。 The present invention relates to a field effect transistor, and more particularly to a so-called organic field effect transistor in which a channel formation region is composed of an organic semiconductor layer.
従来のシリコン半導体基板等から半導体装置を製造する場合、フォトリソグラフィ技術や各種の薄膜形成技術が用いられている。ところが、これらの生産技術は複雑であり、半導体装置の製造に長時間を必要とし、半導体装置の製造コストの低減に対する大きな障害となっている。また、従来の半導体装置は所謂バルクであり、可撓性や柔軟性が要求される分野への応用が困難である。更には、ムーアの法則に象徴されるように、高速化(集積)の限界が見えつつある。 When manufacturing a semiconductor device from a conventional silicon semiconductor substrate or the like, a photolithography technique and various thin film forming techniques are used. However, these production techniques are complicated, require a long time for manufacturing the semiconductor device, and are a great obstacle to reducing the manufacturing cost of the semiconductor device. Further, the conventional semiconductor device is so-called bulk, and it is difficult to apply it to a field where flexibility and flexibility are required. Furthermore, as symbolized by Moore's Law, the limits of speeding up (accumulation) are becoming visible.
このような従来のシリコン半導体基板等に基づく半導体装置に代わる電子素子、例えば、電界効果型トランジスタ(FET)として、導電性高分子材料を用いた素子の研究、開発が鋭意進められており、柔軟、且つ、安価なプラスチック・エレクトロニクスという新しい分野が拓かれつつある。 Research and development of an electronic element that replaces a semiconductor device based on such a conventional silicon semiconductor substrate, such as a field effect transistor (FET), using an electroconductive polymer material has been eagerly advanced. In addition, a new field of inexpensive plastic electronics is being developed.
チャネル形成領域が有機半導体層から構成された所謂有機電界効果型トランジスタが、例えば、特開平10−270712や特開2000−269515から周知である。 So-called organic field effect transistors in which a channel formation region is composed of an organic semiconductor layer are well known from, for example, Japanese Patent Laid-Open Nos. 10-270712 and 2000-269515.
ところで、このような有機電界効果型トランジスタにあっては、一方のソース/ドレイン電極の縁部、及び、この一方のソース/ドレイン電極と対向する他方のソース/ドレイン電極の縁部は、平行な直線から構成されている。また、チャネル形成領域を構成する有機半導体結晶の多くは電気的異方性を示す。そして、有機半導体材料を、例えば、塗布、乾燥することで有機半導体結晶層から成るチャネル形成領域を形成したとき、場合によっては、有機半導体結晶の高い電気導電性を有する結晶軸の多くが、ソース/ドレイン電極の縁部と平行となってしまい、有機半導体結晶層から成るチャネル形成領域が、全体として、低い電気導電性しか示さないことがある。 By the way, in such an organic field effect transistor, the edge of one source / drain electrode and the edge of the other source / drain electrode opposite to the one source / drain electrode are parallel to each other. It is composed of straight lines. In addition, many organic semiconductor crystals constituting the channel formation region exhibit electrical anisotropy. Then, when a channel formation region composed of an organic semiconductor crystal layer is formed by applying and drying an organic semiconductor material, for example, in some cases, many of the crystal axes having high electrical conductivity of the organic semiconductor crystal are In some cases, the channel formation region formed of the organic semiconductor crystal layer exhibits only low electrical conductivity as a whole because it is parallel to the edge of the drain electrode.
特表2002−522907には、ソース電極及びドレイン電極が夫々渦巻状の延在部を有する薄膜トランジスタが開示されているが、この薄膜トランジスタのチャネル形成領域は非晶質シリコンから成る。特表2002−522907には、有機電界効果型トランジスタに関して何ら言及されていないし、電気的異方性を有する有機半導体層から成るチャネル形成領域を有する電界効果型トランジスタ固有の問題点に関しても何ら言及されていない。 JP-T-2002-522907 discloses a thin film transistor in which a source electrode and a drain electrode each have a spiral extension, and a channel formation region of the thin film transistor is made of amorphous silicon. JP-T-2002-522907 does not refer to any organic field effect transistor, nor does it refer to any problems inherent to a field effect transistor having a channel formation region composed of an organic semiconductor layer having electrical anisotropy. Not.
従って、本発明の目的は、電気的異方性を有する有機半導体層から成るチャネル形成領域が高い電気導電性を示し得る構造を有する電界効果型トランジスタを提供することにある。 Accordingly, an object of the present invention is to provide a field effect transistor having a structure in which a channel formation region formed of an organic semiconductor layer having electrical anisotropy can exhibit high electrical conductivity.
上記の目的を達成するための本発明の電界効果型トランジスタは、ゲート電極、ソース/ドレイン電極、及び、ソース/ドレイン電極間に設けられたチャネル形成領域を備えており、
該チャネル形成領域は、電気的異方性を有する有機半導体層から成り、
少なくとも、一方のソース/ドレイン電極の縁部と対向する他方のソース/ドレイン電極の縁部は直線ではないことを特徴とする。
In order to achieve the above object, a field effect transistor of the present invention includes a gate electrode, a source / drain electrode, and a channel formation region provided between the source / drain electrodes.
The channel formation region is composed of an organic semiconductor layer having electrical anisotropy,
At least the edge of the other source / drain electrode facing the edge of one of the source / drain electrodes is not a straight line.
本発明の電界効果型トランジスタにあっては、一方のソース/ドレイン電極の縁部は直線状であってもよいが、一方のソース/ドレイン電極の縁部も直線ではないことことが好ましい。そして、この場合、一方のソース/ドレイン電極の縁部から他方のソース/ドレイン電極の縁部までの距離は不変(等距離)であること、即ち、広くは、一方のソース/ドレイン電極の縁部と他方のソース/ドレイン電極の縁部とは平行であることが一層好ましい。具体的には、一方のソース/ドレイン電極の縁部の任意の点から、この点を通る法線が他方のソース/ドレイン電極と交わる点までの距離は等しいことが一層好ましい。尚、ソース/ドレイン電極の延びる方向とこの法線の成す角度の最大値は出来る限り大きいことが望ましく、例えば、最大値として±80度を挙げることができる。更には、一方のソース/ドレイン電極の縁部及び他方のソース/ドレイン電極の縁部の描く軌跡は、本質的には任意の曲線とすることができるが、一方のソース/ドレイン電極の縁部及び他方のソース/ドレイン電極の縁部の内の少なくとも一方の描く軌跡は、例えば、円の一部;円の一部を複数、組合せた軌跡;楕円の一部;楕円の一部を複数、組合せた軌跡;双曲線の一部;双曲線の一部を複数、組合せた軌跡;2次以上の多項式によって表現される曲線の一部;2次以上の多項式によって表現される曲線の一部を複数、組合せた軌跡;「S」字曲線;サイン曲線あるいはコサイン曲線の一部;円の一部、楕円の一部、双曲線の一部、2次以上の多項式によって表現される曲線の一部、サイン曲線あるいはコサイン曲線の一部を任意に組合せた軌跡であることが好ましい。あるいは又、3以上の線分の組合せであることが好ましい。尚、3以上の線分の組合せとする場合、具体的には、例えば、正六角形の3辺、正七角形の3辺、正八角形の3辺又は4辺、正九角形の3辺又は4辺、正十角形の3辺、4辺又は5辺を例示することができる。また、線分と線分が接合する部分は丸みを帯びていてもよい。 In the field effect transistor of the present invention, the edge of one source / drain electrode may be linear, but the edge of one source / drain electrode is preferably not straight. In this case, the distance from the edge of one source / drain electrode to the edge of the other source / drain electrode is invariable (equal distance), that is, broadly, the edge of one source / drain electrode. More preferably, the portion and the edge of the other source / drain electrode are parallel. Specifically, it is more preferable that the distance from any point on the edge of one source / drain electrode to the point where the normal passing through this point intersects the other source / drain electrode is equal. It is desirable that the maximum value of the angle formed by the direction in which the source / drain electrodes extend and the normal line is as large as possible. For example, the maximum value may be ± 80 degrees. Furthermore, the trace drawn by the edge of one source / drain electrode and the edge of the other source / drain electrode may be essentially an arbitrary curve, but the edge of one source / drain electrode And a locus drawn by at least one of the edges of the other source / drain electrode is, for example, a part of a circle; a part of a combination of parts of a circle; a part of an ellipse; a part of an ellipse; Combined trajectory; part of a hyperbola; a part of a hyperbola, a combined trajectory; a part of a curve expressed by a polynomial of quadratic or higher; a part of a curve expressed by a polynomial of quadratic or higher; Combined trajectory; “S” curve; part of sine curve or cosine curve; part of circle, part of ellipse, part of hyperbola, part of curve expressed by higher order polynomial, sine curve Or you can combine any part of the cosine curve It is preferred that the trajectory that was. Alternatively, a combination of three or more line segments is preferable. When combining three or more line segments, specifically, for example, regular hexagonal three sides, regular heptagonal three sides, regular octagonal three sides or four sides, regular octagonal three sides or four sides The three sides, four sides or five sides of a regular decagon can be exemplified. Moreover, the part which a line segment and a line segment join may be roundish.
本発明の電界効果型トランジスタの具体的な構造として、以下の4種類の構造を例示することができる。 The following four types of structures can be illustrated as specific structures of the field effect transistor of the present invention.
即ち、第1の構造を有する電界効果型トランジスタは、
(A)基体上に形成されたゲート電極、
(B)ゲート電極上に形成されたゲート絶縁膜、
(C)ゲート絶縁膜上に形成されたソース/ドレイン電極、並びに、
(D)ソース/ドレイン電極の間であってゲート絶縁膜上に形成された、電気的異方性を有する有機半導体層から成るチャネル形成領域、
を備えている。
That is, the field effect transistor having the first structure is
(A) a gate electrode formed on the substrate;
(B) a gate insulating film formed on the gate electrode;
(C) source / drain electrodes formed on the gate insulating film, and
(D) a channel forming region formed of an organic semiconductor layer having electrical anisotropy formed between the source / drain electrodes and on the gate insulating film;
It has.
また、第2の構造を有する電界効果型トランジスタは、
(A)基体上に形成されたゲート電極、
(B)ゲート電極上に形成されたゲート絶縁膜、
(C)ゲート絶縁膜上に形成された、電気的異方性を有する有機半導体層から成るチャネル形成領域、並びに、
(D)有機半導体層上に形成されたソース/ドレイン電極、
を備えている。
The field effect transistor having the second structure is
(A) a gate electrode formed on the substrate;
(B) a gate insulating film formed on the gate electrode;
(C) a channel formation region formed of an organic semiconductor layer having electrical anisotropy formed on the gate insulating film, and
(D) source / drain electrodes formed on the organic semiconductor layer;
It has.
更には、第3の構造を有する電界効果型トランジスタは、
(A)基体上に形成された、電気的異方性を有する有機半導体層から成るチャネル形成領域、
(B)有機半導体層上に形成されたソース/ドレイン電極、
(C)ソース/ドレイン電極及び有機半導体層上に形成されたゲート絶縁膜、並びに、
(D)ゲート絶縁膜上に形成されたゲート電極、
を備えている。
Furthermore, the field effect transistor having the third structure is:
(A) a channel forming region formed of an organic semiconductor layer having electrical anisotropy formed on a substrate;
(B) source / drain electrodes formed on the organic semiconductor layer,
(C) a gate insulating film formed on the source / drain electrodes and the organic semiconductor layer, and
(D) a gate electrode formed on the gate insulating film,
It has.
また、第4の構造を有する電界効果型トランジスタは、
(A)基体上に形成されたソース/ドレイン電極、
(B)ソース/ドレイン電極及び基体上に形成された、電気的異方性を有する有機半導体層から成るチャネル形成領域、
(C)有機半導体層上に形成されたゲート絶縁膜、並びに、
(D)ゲート絶縁膜上に形成されたゲート電極、
を備えている。
The field effect transistor having the fourth structure is
(A) Source / drain electrodes formed on the substrate,
(B) a channel forming region comprising an organic semiconductor layer having electrical anisotropy formed on the source / drain electrodes and the substrate,
(C) a gate insulating film formed on the organic semiconductor layer, and
(D) a gate electrode formed on the gate insulating film,
It has.
本発明の電界効果型トランジスタにおいて、電気的異方性を有する有機半導体層を構成する材料として、ペンタセン、銅フタロシアニン(CuPc)、テトラチアフルバレン−テトラシアノキノジメタン(TTF−TCNQ)を例示することができる。 In the field effect transistor of the present invention, pentacene, copper phthalocyanine (CuPc), and tetrathiafulvalene-tetracyanoquinodimethane (TTF-TCNQ) are exemplified as materials constituting the organic semiconductor layer having electrical anisotropy. be able to.
ここで、電気的異方性とは、有機結晶構造のa軸、b軸、c軸における電気伝導度の内、最も大きな電気伝導度σMAXと、最も小さな電気伝導度σMINとの割合(σMAX/σMIN)の値が1.25以上であることを意味する。また、半導体層とは、体積抵抗率が10-4Ω・m乃至1012 Ω・mのオーダーを有する層を指す。
Here, the electrical anisotropy is a ratio between the largest electrical conductivity σ MAX and the smallest electrical conductivity σ MIN among the electrical conductivities in the a-axis, b-axis, and c-axis of the organic crystal structure ( It means that the value of (σ MAX / σ MIN ) is 1.25 or more. The semiconductor layer refers to a layer having a volume resistivity on the order of 10 −4 Ω · m to 10 12 Ω · m .
有機半導体層の形成方法として、有機半導体層を構成する材料にも依るが、真空蒸着法やスパッタリング法に例示される物理的気相成長法(PVD法);各種の化学的気相成長法(CVD法);スピンコート法;スクリーン印刷法やインクジェット印刷法といった印刷法;エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法、浸漬法といった各種コーティング法;及びスプレー法の内のいずれかを挙げることができる。 As a method for forming the organic semiconductor layer, although depending on the material constituting the organic semiconductor layer, a physical vapor deposition method (PVD method) exemplified by a vacuum deposition method or a sputtering method; various chemical vapor deposition methods ( CVD method); spin coating method; printing method such as screen printing method and inkjet printing method; air doctor coater method, blade coater method, rod coater method, knife coater method, squeeze coater method, reverse roll coater method, transfer roll coater method, Any one of various coating methods such as a gravure coater method, a kiss coater method, a cast coater method, a spray coater method, a slit orifice coater method, a calendar coater method, and an immersion method; and a spray method can be used.
また、本発明の電界効果型トランジスタにおいて、ゲート電極やソース/ドレイン電極を構成する材料として、白金(Pt)、金(Au)、パラジウム(Pd)、クロム(Cr)、ニッケル(Ni)、アルミニウム(Al)、銀(Ag)、タンタル(Ta)、タングステン(W)、チタン(Ti)、銅(Cu)、インジウム(In)、錫(Sn)等の金属、あるいは、これらの金属元素を含む合金、これらの金属から成る導電性粒子、これらの金属を含む合金の導電性粒子を挙げることができるし、これらの元素を含む層の積層構造とすることもできる。更には、ゲート電極やソース/ドレイン電極を構成する材料として、ポリ(3,4−エチレンジオキシチオフェン)/ポリスチレンスルホン酸[PEDOT/PSS]といった有機材料を挙げることもできる。ゲート電極やソース/ドレイン電極、配線の形成方法として、これらの電極を構成する材料にも依るが、真空蒸着法やスパッタリング法に例示されるPVD法とエッチング技術との組合せ;各種のCVD法とエッチング技術との組合せ;スピンコート法とエッチング技術との組合せ;スクリーン印刷法やインクジェット印刷法といった印刷法;上述した各種コーティング法とエッチング技術との組合せ;リフトオフ法;シャドウマスク法;及びスプレー法とエッチング技術との組合せを挙げることができる。 In the field effect transistor of the present invention, platinum (Pt), gold (Au), palladium (Pd), chromium (Cr), nickel (Ni), aluminum are used as materials constituting the gate electrode and the source / drain electrode. (Al), silver (Ag), tantalum (Ta), tungsten (W), titanium (Ti), copper (Cu), indium (In), tin (Sn) and other metals, or including these metal elements An alloy, conductive particles made of these metals, conductive particles of an alloy containing these metals can be given, and a layered structure of layers containing these elements can also be used. Furthermore, an organic material such as poly (3,4-ethylenedioxythiophene) / polystyrene sulfonic acid [PEDOT / PSS] can also be used as a material constituting the gate electrode and the source / drain electrode. As a method of forming the gate electrode, source / drain electrode, and wiring, depending on the material constituting these electrodes, a combination of PVD method and etching technology exemplified by vacuum deposition method and sputtering method; Combination of etching technology; Combination of spin coating method and etching technology; Printing method such as screen printing method and inkjet printing method; Combination of various coating methods and etching technology described above; Lift-off method; Shadow mask method; A combination with an etching technique can be mentioned.
ゲート絶縁膜を構成する材料として、SiO2、SiN、スピン・オン・グラス(SOG)、金属酸化物高誘電絶縁膜にて例示される無機系絶縁材料だけでなく、ポリメチルメタクリレート(PMMA)やポリビニルフェノール(PVP)、ポリビニルアルコール(PVA)にて例示される有機系絶縁材料を挙げることができるし、これらの組み合わせを用いることもできる。ゲート絶縁膜の形成方法として、真空蒸着法やスパッタリング法に例示されるPVD法;各種のCVD法;スピンコート法;スクリーン印刷法やインクジェット印刷法といった印刷法;上述した各種コーティング法;浸漬法;キャスティング法;及びスプレー法の内のいずれかを挙げることができる。また、場合によっては、ゲート電極の表面を酸化あるいは窒化することによって形成することもできる。ゲート電極の表面を酸化する方法として、ゲート電極を構成する材料にも依るが、O2プラズマを用いた酸化法、陽極酸化法を例示することができる。また、ゲート電極の表面を窒化する方法として、ゲート電極を構成する材料にも依るが、N2プラズマを用いた窒化法を例示することができる。あるいは又、例えば、Au電極に対しては、一端をメルカプト基で修飾された直鎖状炭化水素のように、ゲート電極と化学的に結合を形成し得る官能基を有する絶縁性分子によって、浸漬法等の方法で自己組織的にゲート電極表面を被覆することで、ゲート電極の表面に絶縁膜を形成することもできる。 As materials constituting the gate insulating film, not only inorganic insulating materials exemplified by SiO 2 , SiN, spin-on-glass (SOG), metal oxide high dielectric insulating film, but also polymethyl methacrylate (PMMA), Organic insulating materials exemplified by polyvinyl phenol (PVP) and polyvinyl alcohol (PVA) can be mentioned, and combinations thereof can also be used. As a method for forming the gate insulating film, PVD method exemplified by vacuum deposition method and sputtering method; various CVD methods; spin coating method; printing method such as screen printing method and inkjet printing method; various coating methods described above; immersion method; Any of a casting method and a spray method can be mentioned. In some cases, the surface of the gate electrode can be formed by oxidation or nitridation. As a method for oxidizing the surface of the gate electrode, although depending on the material constituting the gate electrode, an oxidation method using O 2 plasma and an anodic oxidation method can be exemplified. Further, as a method of nitriding the surface of the gate electrode, although it depends on the material constituting the gate electrode, a nitriding method using N 2 plasma can be exemplified. Alternatively, for example, for an Au electrode, it is immersed by an insulating molecule having a functional group that can form a chemical bond with the gate electrode, such as a linear hydrocarbon modified at one end with a mercapto group. An insulating film can be formed on the surface of the gate electrode by coating the surface of the gate electrode in a self-organized manner by a method such as a method.
また、基体として、各種ガラス基板や、表面に絶縁層が形成された各種ガラス基板、石英基板、表面に絶縁層が形成された石英基板、表面に絶縁層が形成されたシリコン基板を挙げることができる。更には、基体として、ポリエーテルスルホン(PES)やポリイミド、ポリカーボネート、ポリエチレンテレフタレート(PET)に例示される高分子材料から構成されたプラスチック・フィルムやプラスチック・シート、プラスチック基板を挙げることができ、このような可撓性を有する高分子材料から構成された基体を使用すれば、例えば曲面形状を有するディスプレイ装置や電子機器への電界効果型トランジスタの組込みあるいは一体化が可能となる。 Examples of the substrate include various glass substrates, various glass substrates having an insulating layer formed on the surface, a quartz substrate, a quartz substrate having an insulating layer formed on the surface, and a silicon substrate having an insulating layer formed on the surface. it can. Furthermore, examples of the substrate include a plastic film, a plastic sheet, and a plastic substrate made of a polymer material exemplified by polyethersulfone (PES), polyimide, polycarbonate, and polyethylene terephthalate (PET). If a substrate made of such a flexible polymer material is used, for example, a field effect transistor can be incorporated or integrated into a display device or electronic device having a curved shape.
本発明の電界効果型トランジスタにおいては、少なくとも、一方のソース/ドレイン電極の縁部と対向する他方のソース/ドレイン電極の縁部は直線ではない。従って、電気的異方性を有する有機半導体層からチャネル形成領域を構成したとき、有機半導体層を構成する材料の高い電気導電性を有する方向(例えば、結晶軸)がソース/ドレイン電極の縁部と平行となってしまい、チャネル形成領域が全体として低い電気導電性しか示さないといった現象の発生を確実に回避することができるし、最適な伝導パス(電流パス)を得ることができる。その結果、電界効果型トランジスタの動作の安定化、移動度の向上、電界効果型トランジスタの特性向上を達成することができる。 In the field effect transistor of the present invention, at least the edge of the other source / drain electrode facing the edge of one of the source / drain electrodes is not a straight line. Therefore, when the channel forming region is formed from the organic semiconductor layer having electrical anisotropy, the direction (for example, the crystal axis) of the material constituting the organic semiconductor layer having the high electrical conductivity is the edge of the source / drain electrode. Therefore, it is possible to reliably avoid the phenomenon that the channel formation region exhibits only low electrical conductivity as a whole, and an optimal conduction path (current path) can be obtained. As a result, the operation of the field effect transistor can be stabilized, the mobility can be improved, and the characteristics of the field effect transistor can be improved.
また、有機半導体層の形成は、通常、高温を必要とせず、場合によっては、スピンコート法、印刷法、スプレー法に例示される真空技術を用いない方法に基づき有機半導体層を形成することもできる。そして、この場合には、プラスチック・フィルムやプラスチック・シート、プラスチック基板のような可撓性を有する基体上に低コストで電界効果型トランジスタを作製することができるし、例えば曲面形状を有するディスプレイ装置や電子機器への電界効果型トランジスタの組込みあるいは一体化が可能となる。 In addition, the formation of the organic semiconductor layer usually does not require a high temperature, and in some cases, the organic semiconductor layer may be formed based on a method not using a vacuum technique exemplified by a spin coating method, a printing method, and a spray method. it can. In this case, a field effect transistor can be produced at low cost on a flexible substrate such as a plastic film, a plastic sheet, or a plastic substrate. For example, a display device having a curved shape In addition, it is possible to incorporate or integrate field effect transistors in electronic devices.
以下、図面を参照して、実施例に基づき本発明を説明するが、従来の電界効果型トランジスタの構成を何ら変更することなく、構造を若干変更することで、チャネル形成領域が全体として低い電気導電性しか示さないといった現象の発生を確実に回避することができる所謂有機電界効果型トランジスタを実現することができる。 Hereinafter, the present invention will be described based on examples with reference to the drawings. However, the structure of the conventional field effect transistor is not changed at all, and the structure is slightly changed, so that the channel formation region has a low electric power as a whole. It is possible to realize a so-called organic field effect transistor that can surely avoid the occurrence of a phenomenon that exhibits only conductivity.
実施例1は、本発明の電界効果型トランジスタ(以下、FETと略称する)に関する。ゲート電極の延びる方向と直角の仮想垂直面で実施例1のFETを切断したときの模式的な一部断面図を図3の(A)に示し、ゲート電極及びソース/ドレイン電極の平面形状の模式図を図3の(B)に示す。尚、ゲート電極は、図3の(B)の上下方向に延びている。 Example 1 relates to a field effect transistor (hereinafter abbreviated as FET) of the present invention. FIG. 3A shows a schematic partial cross-sectional view when the FET of Example 1 is cut along a virtual vertical plane perpendicular to the extending direction of the gate electrode, and the planar shape of the gate electrode and the source / drain electrode is shown in FIG. A schematic diagram is shown in FIG. Note that the gate electrode extends in the vertical direction of FIG.
実施例1のFETは、ゲート電極12、ソース/ドレイン電極14、及び、ソース/ドレイン電極14間に設けられたチャネル形成領域16を備えた薄膜トランジスタ(TFT)である。そして、チャネル形成領域16は、電気的異方性を有する有機半導体層15から成り、少なくとも、一方のソース/ドレイン電極14Aの縁部14aと対向する他方のソース/ドレイン電極14Bの縁部14bは直線ではない。更には、一方のソース/ドレイン電極14Aの縁部14aも直線ではない。ここで、一方のソース/ドレイン電極14Aの縁部14aから他方のソース/ドレイン電極14Bの縁部14bまでの距離は不変(等距離)であり、実施例1においては、一方のソース/ドレイン電極14Aの縁部14a、及び、他方のソース/ドレイン電極14Bの縁部14bの描く軌跡は、円の一部である。
The FET of Example 1 is a thin film transistor (TFT) including a
また、実施例1のFETは第1の構造を有する。即ち、実施例1のFETは、所謂、ボトムゲート型であり、且つ、ボトムコンタクト型のTFTであり、
(A)基体11上に形成されたゲート電極12、
(B)ゲート電極12上に形成されたゲート絶縁膜13、
(C)ゲート絶縁膜13上に形成されたソース/ドレイン電極14、並びに、
(D)ソース/ドレイン電極14の間であってゲート絶縁膜13上に形成された、電気的異方性を有する有機半導体層15から成るチャネル形成領域16、
を備えている。
The FET of Example 1 has the first structure. That is, the FET of Example 1 is a so-called bottom gate type and bottom contact type TFT,
(A) a
(B) a
(C) a source /
(D) a channel forming region 16 formed of an
It has.
実施例1においては、有機半導体層15をペンタセンから構成した。尚、この有機半導体層15の電気的異方性に関しては、以下のとおりである。
a軸における電気伝導度=5×108Ω・cm
b軸における電気伝導度=2.5×106Ω・cm
c軸における電気伝導度=3×1010Ω・cm
In Example 1, the
Electrical conductivity in the a-axis = 5 × 10 8 Ω · cm
Electrical conductivity at b-axis = 2.5 × 10 6 Ω · cm
c-axis electrical conductivity = 3 × 10 10 Ω · cm
また、支持体10をシリコン基板から構成し、基体11をポリエーテルスルホン(PES)から構成した。更には、ゲート電極12及びソース/ドレイン電極14を金(Au)層/Ti層の2層から構成し、ゲート絶縁膜13をSiO2から構成した。
Moreover, the
以下、支持体等の模式的な一部断面図である図1の(A)〜(D)、図2の(A)〜(C)、並びに、図3を参照して、実施例1のFETの製造方法の概要を説明する。 Hereinafter, with reference to FIGS. 1A to 1D, FIGS. 2A to 2C, and FIG. An outline of a method for manufacturing an FET will be described.
[工程−100]
先ず、基体11上にゲート電極12を形成する。具体的には、シリコン基板から成る支持体10に接着されたポリエーテルスルホン(PES)から成る基体11上に、レジスト層31に基づきゲート電極形成用のパターンを形成する(図1の(A)参照)。
[Step-100]
First, the
次いで、密着層としてのTi層、ゲート電極12としてのAu層/Ti層を、基体11及びレジスト層31上に真空蒸着法によって形成する(図1の(B)参照)。図面においては、密着層の図示を省略した。蒸着を行う際、基体11が接着されている支持体10は温度を調整することができる支持体ホルダーに載置されており、蒸着中の支持体温度の上昇を抑制することができるので、基体11の変形を最小限に抑えた成膜を行うことができる。
Next, a Ti layer as an adhesion layer and an Au layer / Ti layer as a
その後、リフトオフ法によりレジスト層31を除去することで、ゲート電極12を得ることができる(図1の(C)参照)。
Thereafter, the resist
[工程−110]
次に、ゲート電極12上を含む基体11上にゲート絶縁膜13を形成する。具体的には、SiO2から成るゲート絶縁膜13を、スパッタリング法に基づき、ゲート電極12及び基体11上に形成する。ゲート絶縁膜13の成膜を行う際、ゲート電極12の一部をハードマスクで覆うことによって、ゲート電極の取出部(図示せず)をフォトリソグラフィ・プロセス無しで形成することができる。また、ゲート絶縁膜13の成膜時、基体11が接着されている支持体10は温度を調整することができる支持体ホルダーに載置されており、SiO2の成膜中の支持体温度の上昇を抑制することができるので、基体11の変形を最小限に抑えた成膜を行うことができる。
[Step-110]
Next, the
[工程−120]
次に、ゲート絶縁膜13上にソース/ドレイン電極14を形成する。具体的には、全面に、レジスト層32に基づきソース/ドレイン電極形成用のパターンを形成する(図1の(D)参照)。
[Step-120]
Next, source /
次いで、密着層としてのTi層、ソース/ドレイン電極14としてのAu層/Ti層を、ゲート絶縁膜13及びレジスト層32上に真空蒸着法によって形成する(図2の(A)参照)。図面においては、密着層の図示を省略した。蒸着を行う際、基体11が接着されている支持体10は温度を調整することができる支持体ホルダーに載置されており、蒸着中の支持体温度の上昇を抑制することができるので、基体11の変形を最小限に抑えた成膜を行うことができる。
Next, a Ti layer as an adhesion layer and an Au layer / Ti layer as a source /
その後、リフトオフ法によりレジスト層32を除去することで、ソース/ドレイン電極14を得ることができる(図2の(B)参照)。
Thereafter, the resist
[工程−130]
次に、ゲート絶縁膜13上に、有機半導体層15を形成する(図2の(C)参照)。具体的には、ペンタセンから成る有機半導体層15を以下の表1に例示する真空蒸着法に基づき、ソース/ドレイン電極14及びゲート絶縁膜13の上に形成する。有機半導体層15の成膜を行う際、ゲート絶縁膜13及びソース/ドレイン電極14の一部をハードマスクで覆うことによって、フォトリソグラフィ・プロセス無しで有機半導体層15を形成することができる。
[Step-130]
Next, the
[表1]
支持体温度:60゜C
成膜速度 :3nm/分
圧力 :5×10-4Pa
[Table 1]
Support temperature: 60 ° C
Deposition rate: 3 nm / min Pressure: 5 × 10 −4 Pa
[工程−140]
次いで、全面にSiO2から成る絶縁層20を形成した後、ゲート電極12及びソース/ドレイン電極14の上方の絶縁層20の部分に開口部を形成し、これらの開口部内を含む絶縁層20上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極12に接続された配線(図示せず)、及び、ソース/ドレイン電極14に接続された配線21を形成することができる(図3)。こうして、実施例1のFETを得ることができる。
[Step-140]
Next, after an insulating layer 20 made of SiO 2 is formed on the entire surface, an opening is formed in the portion of the insulating layer 20 above the
図4の(A)〜(C)に、実施例1のFETにおけるソース/ドレイン電極の縁部の変形例を模式的に示すが、一方のソース/ドレイン電極14Aの縁部14aから他方のソース/ドレイン電極14Bの縁部14bまでの距離は不変(等距離)である。即ち、一方のソース/ドレイン電極14Aの縁部14aと他方のソース/ドレイン電極14Bの縁部14bとは平行である。具体的には、図4の(A)に示す例においては、他方のソース/ドレイン電極14Bの縁部14bの描く軌跡は、楕円の一部である。また、図4の(B)に示す例においては、一方のソース/ドレイン電極14Aの縁部14a及び他方のソース/ドレイン電極14Bの縁部14bの描く軌跡は、3以上の線分の組合せ(具体的には、正八角形の3辺)である。更には、図4の(C)に示す例においては、一方のソース/ドレイン電極14Aの縁部14a及び他方のソース/ドレイン電極14Bの縁部14bの描く軌跡は、3以上の線分の組合せ(具体的には、正八角形の3辺)であるが、線分と線分が接合する部分は丸みを帯びている。尚、ソース/ドレイン電極14A,14Bの縁部14a,14bの描く軌跡は、図3の(B)、図4の(A)〜(C)に示した例に限定するものではない。また、このようなソース/ドレイン電極14A,14Bの縁部14a,14bの描く軌跡の例は、以下に説明する実施例2、実施例3及び実施例4にも適用することができる。
4A to 4C schematically show a modification of the edge of the source / drain electrode in the FET of the first embodiment. The modification is made from the
実施例2は実施例1の変形である。実施例2のFETは第2の構造を有する。即ち、ゲート電極の延びる方向と直角の仮想垂直面でFETを切断したときの模式的な一部断面図を図5に示すように、実施例2のFETは、所謂、ボトムゲート型であり、且つ、トップコンタクト型のTFTであり、
(A)基体11上に形成されたゲート電極12、
(B)ゲート電極12上に形成されたゲート絶縁膜13、
(C)ゲート絶縁膜13上に形成された、電気的異方性を有する有機半導体層15から成るチャネル形成領域16、並びに、
(D)有機半導体層15上に形成されたソース/ドレイン電極14、
を備えている。
The second embodiment is a modification of the first embodiment. The FET of Example 2 has the second structure. That is, the FET of Example 2 is a so-called bottom gate type as shown in FIG. 5 which is a schematic partial sectional view when the FET is cut along a virtual vertical plane perpendicular to the extending direction of the gate electrode. And a top contact type TFT,
(A) a
(B) a
(C) a channel forming region 16 made of an
(D) source /
It has.
実施例2のFETは、このように、ソース/ドレイン電極14及び有機半導体層15の垂直方向の配置状態が実施例1のFETと逆になっているが、その他の点は実施例1のFETと同じとすることができる。それ故、実施例2のFETの詳細な説明は省略する。また、実施例2のFETは、実施例1において説明したFETの製造方法において、[工程−120]と[工程−130]の順序を逆にすることで得ることができるので、実施例2のFETの製造方法の詳細な説明は省略する。
In the FET of the second embodiment, the arrangement state of the source /
実施例3も実施例1の変形である。実施例3のFETは第3の構造を有する。即ち、ゲート電極の延びる方向と直角の仮想垂直面でFETを切断したときの模式的な一部断面図を図6の(A)に示すように、実施例3のFETは、所謂、トップゲート型であり、且つ、トップコンタクト型のTFTであり、
(A)基体11上に形成された、電気的異方性を有する有機半導体層15から成るチャネル形成領域16、
(B)有機半導体層15上に形成されたソース/ドレイン電極14、
(C)ソース/ドレイン電極14及び有機半導体層15上に形成されたゲート絶縁膜13、並びに、
(D)ゲート絶縁膜13上に形成されたゲート電極12、
を備えている。
The third embodiment is also a modification of the first embodiment. The FET of Example 3 has the third structure. That is, the FET of Example 3 is a so-called top gate as shown in FIG. 6A, which is a schematic partial cross-sectional view when the FET is cut along a virtual vertical plane perpendicular to the extending direction of the gate electrode. Type and top contact type TFT,
(A) a channel forming region 16 formed of an
(B) source /
(C) the
(D) a
It has.
尚、実施例3のFETは、このように、構造上、実施例1のFETと異なっているが、各構成要素を構成する材料等は実施例1のFETと同じとすることができる。それ故、実施例3のFETの詳細な説明は省略する。以下、実施例3のFETの製造方法の概要を説明する。 The FET of the third embodiment is thus different in structure from the FET of the first embodiment, but the materials constituting each component can be the same as the FET of the first embodiment. Therefore, detailed description of the FET of Example 3 is omitted. The outline of the method for manufacturing the FET of Example 3 will be described below.
[工程−300]
先ず、実施例1の[工程−130]と同様にして、基体11上に有機半導体層15を形成する。
[Step-300]
First, the
[工程−310]
次に、実施例1の[工程−120]と同様にして、有機半導体層15上にソース/ドレイン電極14を形成する。
[Step-310]
Next, the source /
[工程−320]
その後、実施例1の[工程−110]と同様にして、ソース/ドレイン電極14及び有機半導体層15上にゲート絶縁膜13を形成する。
[Step-320]
Thereafter, the
[工程−330]
次いで、実施例1の[工程−100]と同様にして、ゲート絶縁膜13上にゲート電極12を形成する。
[Step-330]
Next, the
[工程−340]
その後、実施例1の[工程−140]と同様にして、全面にSiO2から成る絶縁層20を形成した後、ゲート電極12及びソース/ドレイン電極14の上方の絶縁層20の部分に開口部を形成し、これらの開口部内を含む絶縁層20上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極12に接続された配線(図示せず)、及び、ソース/ドレイン電極14に接続された配線21を形成する。こうして、実施例3のFETを得ることができる。
[Step-340]
Thereafter, the insulating layer 20 made of SiO 2 is formed on the entire surface in the same manner as in [Step-140] of Example 1, and then an opening is formed in the insulating layer 20 above the
実施例4は実施例3の変形である。実施例4のFETは第4の構造を有する。即ち、ゲート電極の延びる方向と直角の仮想垂直面でFETを切断したときの模式的な一部断面図を図6の(B)に示すように、実施例4のFETは、所謂、トップゲート型であり、且つ、ボトムコンタクト型のTFTであり、
(A)基体11上に形成されたソース/ドレイン電極14、
(B)ソース/ドレイン電極14及び基体11上に形成された、電気的異方性を有する有機半導体層15から成るチャネル形成領域16、
(C)有機半導体層15上に形成されたゲート絶縁膜13、並びに、
(D)ゲート絶縁膜13上に形成されたゲート電極12、
を備えている。
The fourth embodiment is a modification of the third embodiment. The FET of Example 4 has the fourth structure. That is, the FET of Example 4 is a so-called top gate as shown in FIG. 6B, which is a schematic partial cross-sectional view when the FET is cut along a virtual vertical plane perpendicular to the extending direction of the gate electrode. Type and bottom contact type TFT,
(A) source /
(B) a channel forming region 16 made of an
(C) the
(D) a
It has.
実施例4のFETは、このように、ソース/ドレイン電極14及び有機半導体層15の垂直方向の配置状態が実施例3のFETと逆になっているが、その他の点は実施例3のFETと同じとすることができる。それ故、実施例4のFETの詳細な説明は省略する。また、実施例4のFETは、実施例3において説明したFETの製造方法において、[工程−300]と[工程−310]の順序を逆にすることで得ることができるので、実施例4のFETの製造方法の詳細な説明は省略する。
In the FET of the fourth embodiment, the vertical arrangement state of the source /
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。電界効果型トランジスタの構造、製造条件は例示であり、適宜変更することができる。尚、本発明のFETを、ディスプレイ装置や各種の電子機器に適用、使用する場合、基体に多数のFETを集積したモノリシック集積回路としてもよいし、各FETを切断して個別化し、ディスクリート部品として使用してもよい。 As mentioned above, although this invention was demonstrated based on the preferable Example, this invention is not limited to these Examples. The structure and manufacturing conditions of the field effect transistor are illustrative and can be changed as appropriate. When the FET of the present invention is applied to and used in display devices and various electronic devices, it may be a monolithic integrated circuit in which a large number of FETs are integrated on a substrate, or individualized by cutting each FET into discrete components. May be used.
10・・・支持体、11・・・基体、12・・・ゲート電極、13・・・ゲート絶縁膜、14,14A,14B・・・ソース/ドレイン電極、14a,14b・・・ソース/ドレイン電極の縁部、15・・・有機半導体層、16・・・チャネル形成領域、20・・・絶縁層、21・・・配線、31,32・・・レジスト層
DESCRIPTION OF
Claims (1)
該チャネル形成領域は、電気的異方性を有する有機半導体層から成り、
前記ソース/ドレイン電極の一方の先端部は、前記ソース/ドレイン電極の他方の先端部と対向しており、
前記ソース/ドレイン電極の一方の先端部及び前記ソース/ドレイン電極の他方の先端部の描く軌跡は、正六角形の3辺、正七角形の3辺、正八角形の3辺又は4辺、正九角形の3辺又は4辺、正十角形の3辺、4辺又は5辺であり、
前記ソース/ドレイン電極の一方の先端部の任意の点から、この点を通る法線が他方のソース/ドレイン電極の他方と交わる点までの距離は等しい電界効果型トランジスタ。 A field effect transistor comprising a gate electrode, a source / drain electrode, and a channel formation region provided between the source / drain electrodes,
The channel formation region is composed of an organic semiconductor layer having electrical anisotropy,
One end portion of the source / drain electrode is opposed to the other end portion of the source / drain electrodes,
Locus drawn by the other tip portion of one of the tip and the source / drain electrode of the source / drain electrodes, regular hexagon three sides, three sides of the regular heptagon, three sides of the octagonal or four sides, positive Nonagon 3 sides or 4 sides, 3 sides, 4 sides or 5 sides of a regular decagon,
One from any point of the tip portion, the distance to the point where the normal line passing through this point intersects the other of the other of the source / drain electrode is equal field effect transistor of the source / drain electrodes.
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