JP4571462B2

JP4571462B2 - Microcomputer

Info

Publication number: JP4571462B2
Application number: JP2004259712A
Authority: JP
Inventors: 公丈露野
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-09-07
Filing date: 2004-09-07
Publication date: 2010-10-27
Anticipated expiration: 2024-09-07
Also published as: JP2006079180A

Description

本発明はマイクロコンピュータに関し、特に、マイクロコンピュータにおけるプログラム実行の暴走検出に関する。 The present invention relates to a microcomputer, and more particularly to detection of program runaway in a microcomputer.

現在、パーソナルコンピュータなどのコンピュータ・システムに限らず、家電製品やＯＡ機器、自動車や製造装置の制御装置など、多くの電子機器においてマイクロコンピュータが利用されている。マイクロコンピュータは、機能的要素として、命令コードやアドレスを含むデータを読み出して命令実行の結果に応じてマイクロコンピュータ全体を制御す制御部、算術演算や論理演算を実行する演算処理部、必要なデータを記憶するレジスタ・セットなどを備えている。また、各種装置の制御装置として実装される場合には、ＲＯＭやＲＡＭなどのメモリの他、各種周辺機能などを備えている。マイクロコンピュータはプログラムに含まれる命令コードを順次解読し、それに従って処理を行うことで所望の機能を実現する。 At present, microcomputers are used not only in computer systems such as personal computers but also in many electronic devices such as home appliances, OA devices, automobiles, and control devices for manufacturing apparatuses. As a functional element, a microcomputer reads out data including an instruction code and an address and controls the entire microcomputer according to the result of instruction execution, an arithmetic processing part that executes arithmetic operations and logical operations, and necessary data A register set for storing data is provided. When implemented as a control device for various devices, it has various peripheral functions in addition to memories such as ROM and RAM. The microcomputer sequentially decodes the instruction code included in the program and performs a process according to the instruction code, thereby realizing a desired function.

命令コードはレジスタ・セットに含まれるプログラム・カウンタの示すアドレスからフェッチされる。例えば外部ノイズなどのためにプログラム・カウンタの値が変化すると、マイクロコンピュータは不測のアドレスにアクセスし、マイクロコンピュータのプログラム実行が暴走する問題が知られている。このため、マイクロコンピュータの暴走を自動的に検出し、暴走に対応した復帰処理を行うことが必要とされる。暴走検出の方法としては、これまでにいくつかのものが提案されている。例えば、ＲＯＭに記憶されているプログラムにＴＲＡＰ命令を分散的に配置することによって暴走を検出し、ＴＲＡＰ処理によって所定の復帰プログラムを実行することができる。 The instruction code is fetched from the address indicated by the program counter included in the register set. For example, when the value of the program counter changes due to external noise or the like, there is a problem that the microcomputer accesses an unexpected address and the program execution of the microcomputer runs out of control. For this reason, it is necessary to automatically detect a microcomputer runaway and perform a recovery process corresponding to the runaway. Several methods for detecting runaway have been proposed so far. For example, a runaway can be detected by distributing TRAP instructions in a program stored in the ROM, and a predetermined return program can be executed by TRAP processing.

この他、例えば特許文献１は、マイクロコンピュータの一つの暴走検出方法について開示している。特許文献１に開示されたマイクロコンピュータは暴走検出カウンタを備え、常にそれを動作させている。暴走検出カウンタがオーバーフローとなると暴走と判定し、ＣＰＵに異常信号を出力する。マイクロコンピュータは、通常動作時の所定のタイミングで暴走検出カウンタをクリアする。これによって正常動作時に暴走検出カウンタがオーバーフローとなることがなく、正常動作と異なる暴走を検出することができる。 In addition, for example, Patent Document 1 discloses one runaway detection method for a microcomputer. The microcomputer disclosed in Patent Document 1 includes a runaway detection counter, and always operates it. When the runaway detection counter overflows, it is determined that runaway occurs and an abnormal signal is output to the CPU. The microcomputer clears the runaway detection counter at a predetermined timing during normal operation. As a result, the runaway detection counter does not overflow during normal operation, and runaway that differs from normal operation can be detected.

具体的には、マイクロコンピュータはプログラムの実行アドレスを監視し、あらかじめ登録されたアドレスを実行していれば暴走検出カウンタのクリアを行なう。また、マイクロコンピュータの周辺ハードウェアの要因がすべて正しく機能している場合に、暴走検出用カウンタのクリアを行なう。暴走検出用カウンタのクリアは、ソフトウェア（プログラム）を介さずハードウェアによって直接に行われる。このように、暴走検出用カウンタのクリアをハードウェアで行なうことによって、プログラム実行の暴走中に誤ってプログラムが暴走検出カウンタをクリアすることを防止し、プログラム実行が暴走したときの暴走検出を確実に行なうことができる。
特開２００４−１５１８４６号公報 Specifically, the microcomputer monitors the execution address of the program, and clears the runaway detection counter if the pre-registered address is executed. Also, when all the peripheral hardware factors of the microcomputer are functioning correctly, the runaway detection counter is cleared. The runaway detection counter is cleared directly by hardware without using software (program). In this way, by clearing the runaway detection counter in hardware, it is possible to prevent the program from accidentally clearing the runaway detection counter during program execution runaway, and to ensure runaway detection when program execution has runaway Can be done.
JP 2004-151446 A

一方、半導体回路に対しては常に回路規模の縮小が要求されている。しかし、上記の特許文献１においては、ＣＰＵのプログラム実行の暴走を検出するために、暴走検出専用のハードウェアをマイクロコンピュータに実装することが必要とされる。このため暴走検出機能のマイクロコンピュータへの実装が、回路規模の増大につながっていた。本発明は上記のような事情を背景としてなされたものであって、本発明の目的は、マイクロコンピュータにおける暴走検出の回路規模を縮小することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるだろう。 On the other hand, reduction in circuit scale is always required for semiconductor circuits. However, in the above-mentioned patent document 1, in order to detect a runaway program execution of the CPU, it is necessary to mount hardware dedicated to runaway detection in a microcomputer. For this reason, the implementation of the runaway detection function on a microcomputer led to an increase in the circuit scale. The present invention has been made against the background described above, and an object of the present invention is to reduce the circuit scale of runaway detection in a microcomputer. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

以下に課題を解決するための手段を開示する。本項目において、いくつかの構成要素は、実施の形態において説明された構成要素と対応付けられている。しかし、この対応付けは発明の理解の容易のためになされたものであって、各要素は実施の形態の対応要素にのみ限定されるものでない。 Means for solving the problems are disclosed below. In this item, some components are associated with the components described in the embodiments. However, this association is made for easy understanding of the invention, and each element is not limited to the corresponding element in the embodiment.

本発明の第１の態様はプログラムの通常実行と前記プログラムのデバッグとを行うマイクロコンピュータであって、プログラムの命令コードに従って処理を実行するプロセッサ(例えばＣＰＵ１１)と、前記プロセッサの実行アドレスが予め定められたアドレスと一致する場合に一致アドレス検出信号を出力するアドレス判定部（例えば、アドレス判定部１４５）を備え、前記一致アドレス検出信号に基づいてデバッグ処理を実行するデバッグ回路（例えば、デバッグ回路１４）と、前記デバッグ回路と外部装置との間のインタフェース回路と、前記デバッグ回路へのアクセスを、前記プロセッサと前記インタフェース回路との間で切替えるセレクタと、を有し、前記セレクタが前記プロセッサに切替えられている状態において、前記プロセッサは、前記デバッグ回路にアクセスして、前記デバッグ回路のプログラム通常実行時における処理動作の設定を行い、前記プロセッサによる前記プログラムの通常実行時において、前記アドレス判定部からの一致アドレス検出信号に基づいて予め定められた復帰処理の実行を制御する。デバッグ回路を利用して暴走検出を行うことによって、回路規模の縮小に寄与する。 A first aspect of the present invention is a microcomputer that performs normal execution of a program and debugging of the program, and a processor (for example, CPU 11) that executes processing according to an instruction code of the program, and an execution address of the processor is predetermined. A debug circuit (for example, debug circuit 14) that includes an address determination unit (for example, address determination unit 145) that outputs a match address detection signal when it matches the received address, and that executes a debug process based on the match address detection signal. ), An interface circuit between the debug circuit and an external device, and a selector that switches access to the debug circuit between the processor and the interface circuit, and the selector switches to the processor. In the Accesses to the debug circuit, to set the processing operation in the program during normal execution of the debug circuit, during normal execution of the program by the processor, based on a match address detection signal from the address determining unit Controls execution of a predetermined return process. By using the debug circuit to detect runaway, it contributes to a reduction in circuit scale.

本発明の第２の態様はプログラムの通常実行と前記プログラムのデバッグとを行うマイクロコンピュータであって、プログラムの命令コードに従って処理を実行するプロセッサと、前記プロセッサの実行アドレスが予め定められたアドレスと一致する場合に一致アドレス検出信号を出力するアドレス判定部を備え、前記一致アドレス検出信号に基づいてデバッグ処理を実行するデバッグ回路と、前記デバック回路と異なる第２のデバッグ回路とを有し、前記第２のデバッグ回路は、前記プロセッサによる前記プログラムの通常実行時において、前記アドレス判定部からの一致アドレス検出信号に基づいて予め定められた復帰処理を前記プロセッサに実行させる制御プログラムのデバッグを実行する。第２のデバッグ回路によって、デバッグ回路を利用した制御プログラムをデバッグすることができる。A second aspect of the present invention is a microcomputer that performs normal execution of a program and debugging of the program, a processor that executes processing according to an instruction code of the program, an address at which an execution address of the processor is predetermined, and An address determination unit that outputs a match address detection signal when they match, a debug circuit that executes a debug process based on the match address detection signal, and a second debug circuit that is different from the debug circuit, The second debug circuit executes debugging of a control program that causes the processor to execute a predetermined return process based on a coincidence address detection signal from the address determination unit during normal execution of the program by the processor. . The control program using the debug circuit can be debugged by the second debug circuit.

前記プロセッサは、前記復帰処理において予め定められた復帰プログラムを実行することが好ましい。これによって、所望の復帰処理を実行することができる。あるいは、前記マイクロコンピュータは、前記プロセッサに前記一致アドレス検出信号に従って割り込み要求を行い、前記プロセッサは、前記割り込み要求に対応した割り込み処理を前記復帰処理において実行することが好ましい。割り込み要求を利用することで、シンプルな構成で所定の復帰処理を指示することができる。あるいは、前記実行アドレスと前記予め定められたアドレスとが一致すると前記アドレス判定部が判定した場合に検出信号を外部端子に出力し、前記検出信号に応答した外部からのリセット要求に従ってリセット処理を前記復帰処理において行うことができる。It is preferable that the processor executes a predetermined return program in the return process. As a result, a desired return process can be executed. Alternatively, it is preferable that the microcomputer issues an interrupt request to the processor according to the coincidence address detection signal, and the processor executes an interrupt process corresponding to the interrupt request in the return process. By using the interrupt request, it is possible to instruct a predetermined return process with a simple configuration. Alternatively, when the address determination unit determines that the execution address matches the predetermined address, the detection signal is output to an external terminal, and the reset process is performed according to an external reset request in response to the detection signal. This can be done in the return process.

前記アドレス判定部はレジスタを備え、前記レジスタに記憶されているアドレスによって規定されるアドレス範囲のいずれか一つに前記実行アドレスが一致する場合に前記一致アドレス検出信号を出力することができる。あるいは、前記アドレス判定部はレジスタを備え、前記レジスタに記憶されているアドレスと前記実行アドレスが一致する場合に前記一致アドレス検出信号を出力する、ことができる。The address determination unit includes a register, and can output the coincidence address detection signal when the execution address coincides with any one of address ranges defined by addresses stored in the register. Alternatively, the address determination unit may include a register, and output the coincidence address detection signal when the address stored in the register matches the execution address.

前記プログラムの通常実行時にカウントを行うカウンタ（例えば暴走検出カウンタ４１１）をさらに備え、前記一致アドレス検出信号に応答して前記カウンタをクリアし、前記カウンタが予め定められた値に達した場合に復帰処理を実行することができる。これにより、例えば、実行されるべき命令が実行されない場合の暴走検出を行うことができる。A counter (for example, a runaway detection counter 411) that counts during normal execution of the program is further provided, the counter is cleared in response to the coincidence address detection signal, and returned when the counter reaches a predetermined value. Processing can be executed. Thereby, for example, runaway detection can be performed when an instruction to be executed is not executed.

さらに、前記アドレス判定部は、前記プロセッサの実行アドレスと比較するアドレスを規定する値を記憶するレジスタを備え、前記プロセッサは前記レジスタに値を設定することが好ましい。これによって、マイクロコンピュータの内部回路によって、デバッグ・モードから通常動作における暴走検出モードへの設定変更処理を行うことができる。また、前記プロセッサが前記セレクタの切り替えを制御することによって、セレクタの切り替えをマイクロコンピュータの内部処理として実行することができる。 Furthermore, it is preferable that the address determination unit includes a register that stores a value that defines an address to be compared with an execution address of the processor, and the processor sets a value in the register. Thus, setting change processing from the debug mode to the runaway detection mode in the normal operation can be performed by the internal circuit of the microcomputer. In addition, the selector can be switched as an internal process of the microcomputer by the processor controlling the switching of the selector.

本発明によれば、プログラム実行の暴走検出を行うマイクロコンピュータの回路規模を縮小することができる。 According to the present invention, it is possible to reduce the circuit scale of a microcomputer that performs runaway detection of program execution.

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である Hereinafter, embodiments to which the present invention can be applied will be described. The following description is to describe the embodiment of the present invention, and the present invention is not limited to the following embodiment. For clarity of explanation, the following description and drawings are omitted and simplified as appropriate. Moreover, those skilled in the art can easily change, add, and convert each element of the following embodiments within the scope of the present invention.

実施の形態１．
本実施形態のマイクロコンピュータは、プロセッサ（本形態ではＣＰＵとして示されている）におけるプログラム実行の暴走を検出し、暴走に対応した処理を実行する。プログラム実行の暴走検出は、マイクロコンピュータが備えるデバッグ回路を利用することによって行われる。プログラム実行の暴走にデバッグ回路を利用することによって、暴走検出のための専用回路を省略することができ、マイクロコンピュータの回路規模の縮小に寄与する。 Embodiment 1 FIG.
The microcomputer of the present embodiment detects a program execution runaway in a processor (shown as a CPU in the present embodiment) and executes a process corresponding to the runaway. Runaway detection of program execution is performed by using a debug circuit provided in the microcomputer. By using a debug circuit for runaway program execution, a dedicated circuit for detecting runaway can be omitted, which contributes to a reduction in the circuit scale of the microcomputer.

本形態のマイクロコンピュータにおける暴走検出について詳しい説明を行う前に、まず、本形態のマイクロコンピュータのハードウェア構成について、その概略を説明する。図１は、本実施形態に係るマイクロコンピュータ１のハードウェア構成の概略を模式的に示すブロック図である。デバッグ処理において、マイクロコンピュータ１は外部のデバッグ・ツール２と接続される。マイクロコンピュータ１は、デバッグ・ツール２からの制御信号に従ってデバッグ処理を実行し、また、デバッグ処理において得られるデータを、デバッグ・ツール２に出力する。ユーザは、デバッグ・ツール２を介して、デバッグ処理の実行及びその実行結果を得ることができる。 Before describing the runaway detection in the microcomputer of this embodiment in detail, first, the outline of the hardware configuration of the microcomputer of this embodiment will be described. FIG. 1 is a block diagram schematically showing an outline of the hardware configuration of the microcomputer 1 according to this embodiment. In the debugging process, the microcomputer 1 is connected to an external debugging tool 2. The microcomputer 1 executes a debugging process according to a control signal from the debugging tool 2 and outputs data obtained in the debugging process to the debugging tool 2. The user can obtain the execution of the debug process and the execution result through the debug tool 2.

マイクロコンピュータ１は、プロセッサの一例であるＣＰＵ１１、読み出し専用メモリであるＲＯＭ１２、任意のアドレスを指定してデータを読み書きすることが可能なＲＡＭ１３、デバッグ処理を行うデバッグ回路１４、デバッグ回路１４とデバッグ・ツール２との間のインターフェース処理を行うデバッグ用Ｉ／Ｆ回路１５及び周辺回路との間のデータの入出力をインターフェースする周辺Ｉ／Ｏ回路１６を備えている。 The microcomputer 1 includes a CPU 11 that is an example of a processor, a ROM 12 that is a read-only memory, a RAM 13 that can read and write data by designating an arbitrary address, a debug circuit 14 that performs debug processing, a debug circuit 14, A debugging I / F circuit 15 that performs interface processing with the tool 2 and a peripheral I / O circuit 16 that interfaces data input / output with the peripheral circuit are provided.

ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、デバッグ回路１４及び周辺Ｉ／Ｏ回路１６は内部バスを介して接続されており、各回路は、命令コード、アドレスあるいは演算データなどの各種データ及び各種制御信号を、内部バスを介して互いに入出力する。また、マイクロコンピュータ１はデバッグ・ツール２との専用入出力端子を備えており、デバッグ用Ｉ／Ｆ回路１５を介して、デバッグ回路１４との間の制御信号及びデータの入出力を行う。 The CPU 11, the ROM 12, the RAM 13, the debug circuit 14 and the peripheral I / O circuit 16 are connected via an internal bus, and each circuit receives various data such as an instruction code, an address or operation data, and various control signals, and the internal bus. Input / output from / to each other. The microcomputer 1 also has a dedicated input / output terminal for the debug tool 2, and inputs / outputs control signals and data to / from the debug circuit 14 via the debug I / F circuit 15.

ＣＰＵ１１は、レジスタ・セット１１１、制御部１１２、演算処理部１１３及びバス・インターフェース１１４などの各回路ブロックを備えている。レジスタ・セット１１１は複数のレジスタからなり、命令コードやアドレスあるいは演算データなどを一時的に格納する。レジスタ・セット１１１には、演算データを格納するアキュムレータやプログラム実行アドレスを指示するプログラム・カウンタなどが含まれている。 The CPU 11 includes circuit blocks such as a register set 111, a control unit 112, an arithmetic processing unit 113, and a bus interface 114. The register set 111 includes a plurality of registers, and temporarily stores instruction codes, addresses, operation data, and the like. The register set 111 includes an accumulator that stores operation data, a program counter that indicates a program execution address, and the like.

制御部１１２は、ＲＯＭ１２などから命令コードをフェッチする命令フェッチ回路や、命令コードを解読する命令デコーダなどを備えている。制御部１１２は、ＲＯＭ１２やＲＡＭ１３などから命令コードやアドレスを含むデータをレジスタに読み出し、命令実行の結果に応じてマイクロコンピュータ１全体を制御する。また、他の回路からの割り込み要求があった場合に、割り込み要因に応じた割り込み処理の制御を行う。割り込み処理は、ＲＯＭ１２に記憶されている割り込みプログラムを実行することによって行う。演算処理部１１３は、加減算などの数値演算、ＡＮＤ・ＯＲ・ＮＯＴなどの論理演算及びシフト命令などを実行する。バス・インターフェース１１４は、他の回路と間のデータや命令コードの入出力をインターフェースする。 The control unit 112 includes an instruction fetch circuit that fetches an instruction code from the ROM 12 or the like, an instruction decoder that decodes the instruction code, and the like. The control unit 112 reads data including an instruction code and an address from the ROM 12 and the RAM 13 into a register, and controls the entire microcomputer 1 according to the result of executing the instruction. Also, when an interrupt request is received from another circuit, the interrupt processing is controlled according to the interrupt factor. The interruption process is performed by executing an interruption program stored in the ROM 12. The arithmetic processing unit 113 executes numerical operations such as addition and subtraction, logical operations such as AND / OR / NOT, and shift instructions. The bus interface 114 interfaces data and instruction code input / output with other circuits.

ＲＯＭ１２は、ユーザによって設定された命令コードや演算データを予め記憶している。ＲＯＭ１２としては、電源が切れても記憶データを保持する不揮発性メモリが使用され、例えば、フラッシュメモリなどのＥＥＰＲＯＭ（Electrically Erasable Read-Only Memory）を使用することができる。ＲＡＭ１３は揮発性の記憶デバイスであり、再書き込みが不要なＳＲＡＭ、一定時間毎に再書き込みが必要なＤＲＡＭなどを使用することができる。 The ROM 12 stores in advance instruction codes and calculation data set by the user. As the ROM 12, a non-volatile memory that retains stored data even when the power is turned off is used. For example, an EEPROM (Electrically Erasable Read-Only Memory) such as a flash memory can be used. The RAM 13 is a volatile storage device, and an SRAM that does not require rewriting, a DRAM that requires rewriting at regular intervals, and the like can be used.

デバッグ回路１４は、デバッグ・ツール２の制御において、ＣＰＵ１１によって実行される実行プログラムのデバッグ処理を行う。具体的には、デバッグ回路１４は、ＣＰＵ１１によるプログラム実行において所定のイベントが発生したことを検出するイベント検出機能や、所定の条件においてＣＰＵ１１に割り込み要求を行いプログラムの実行をブレークする（中断させる）ブレーク機能などを備えている。その他、典型的には、ステップ実行機能あるいはトレース機能なども備える。ステップ実行機能は、プログラム実行をブレークした後に１命令ずつステップ実行し、トレース機能は、プログラムの実行の履歴をバッファに記録しておき、それをデバッグ・ツール２から読み出すことで、プログラム実行の履歴を確認する。 The debug circuit 14 debugs an execution program executed by the CPU 11 under the control of the debug tool 2. Specifically, the debug circuit 14 breaks (suspends) the execution of a program by making an interrupt request to the CPU 11 under a predetermined condition or an event detection function for detecting that a predetermined event has occurred in the program execution by the CPU 11. It has a break function. In addition, typically, a step execution function or a trace function is also provided. The step execution function performs step execution step by step after the program execution breaks, and the trace function records the program execution history in a buffer and reads it from the debug tool 2 to read the program execution history. Confirm.

例えば、イベント検出機能によってＣＰＵ１１の実行プログラムが所定のアドレスを通過しているか（イベントの発生）を検出し、所定アドレスの通過を確認することができる。また、ブレーク機能によってＣＰＵ１１によるプログラムの実行を中断し、マイクロコンピュータ１の内部状態、例えばＣＰＵ１１のレジスタ・セット１１１の記憶データやＲＡＭ１３に記憶されているデータなどをモニタすることができる。デバッグ処理結果を示すデータは、デバッグ回路１４からデバッグ用Ｉ／回路１５を介してデバッグ・ツール２に出力される。ユーザは、デバッグ・ツール２を介して、イベント検出の結果やブレークしたときのマイクロコンピュータ１の内部状態などを確認する。 For example, the event detection function can detect whether the execution program of the CPU 11 passes a predetermined address (occurrence of an event) and confirm the passage of the predetermined address. The execution of the program by the CPU 11 can be interrupted by the break function, and the internal state of the microcomputer 1, for example, the stored data of the register set 111 of the CPU 11 or the data stored in the RAM 13 can be monitored. Data indicating the debug process result is output from the debug circuit 14 to the debug tool 2 via the debug I / circuit 15. The user checks the result of event detection or the internal state of the microcomputer 1 when a break occurs through the debug tool 2.

上記のように、本形態のデバッグ回路１４は、ＣＰＵ１１のプログラム実行の暴走検出に利用される。以下においては、デバッグ回路１４を使用した暴走検出について詳細を説明する。図２は、デバッグ回路１４によるＣＰＵ１１の暴走検出を説明するため、デバッグ回路１４及び暴走検出に関連するその他の回路構成を示すブロック図である。 As described above, the debug circuit 14 of the present embodiment is used for detecting runaway of program execution by the CPU 11. In the following, details of runaway detection using the debug circuit 14 will be described. FIG. 2 is a block diagram illustrating the debug circuit 14 and other circuit configurations related to the runaway detection in order to explain the runaway detection of the CPU 11 by the debug circuit 14.

図２に示すように、デバッグ回路１４は、設定アドレス記憶部１４１及び判定部１４２を備えている。設定アドレス記憶部１４１は、ユーザに設定されたアドレスを記憶する。判定部１４２は設定アドレス記憶部１４１に記憶されたアドレスによって規定されるアドレスと、ＣＰＵ１１の実行アドレスとの一致を判定する。さらに、判定結果に基づいて、ＣＰＵ１１あるいはデバッグ・ツール２などのデバッグ回路１４の外部回路に検出信号を出力する。検出信号は、例えば、ブレーク機能におけるＣＰＵ１１への割り込み要求であり、あるいは、イベント検出機能におけるデバッグ・ツール２へのアドレス通過検出信号である。 As shown in FIG. 2, the debug circuit 14 includes a setting address storage unit 141 and a determination unit 142. The set address storage unit 141 stores an address set by the user. The determination unit 142 determines whether the address defined by the address stored in the set address storage unit 141 matches the execution address of the CPU 11. Further, based on the determination result, a detection signal is output to an external circuit of the debug circuit 14 such as the CPU 11 or the debug tool 2. The detection signal is, for example, an interrupt request to the CPU 11 in the break function, or an address passage detection signal to the debug tool 2 in the event detection function.

図２の例において、設定アドレス記憶部１４１は、予め定められたアドレス範囲の開始アドレスを記憶する開始アドレス設定レジスタ１４３と、予め定められたアドレス範囲の終了アドレスを記憶する終了アドレス設定レジスタ１４４の２つのレジスタを備えている。このように、本例の設定アドレス記憶部１４１に記憶される２つのアドレスは、所定のアドレス範囲を規定する。 In the example of FIG. 2, the setting address storage unit 141 includes a start address setting register 143 that stores a start address in a predetermined address range, and an end address setting register 144 that stores an end address in a predetermined address range. Two registers are provided. Thus, the two addresses stored in the set address storage unit 141 of this example define a predetermined address range.

判定部１４２は、さらにアドレス判定部１４５を備えている。アドレス判定部１４５は、ＣＰＵ１１の実行アドレスと設定アドレス記憶部１４１が記憶するアドレスを比較し、ＣＰＵ１１の実行アドレスが上記の開始アドレスと終了アドレスの間に含まれる、つまり、開始アドレスと終了アドレスで規定されるアドレス範囲のいずれか一つのアドレスと一致するかを判定する。実行アドレスが上記のアドレス範囲に含まれる場合、アドレス判定部１４５は一致アドレス検出信号を出力する。 The determination unit 142 further includes an address determination unit 145. The address determination unit 145 compares the execution address of the CPU 11 with the address stored in the setting address storage unit 141, and the execution address of the CPU 11 is included between the start address and the end address, that is, the start address and the end address. It is determined whether it matches any one address in the specified address range. When the execution address is included in the above address range, the address determination unit 145 outputs a coincidence address detection signal.

例えば、アドレス判定部１４５はアドレス判定信号をHighレベルからLowレベルに変化させることによって、一致アドレスの検出を示す（Lowレベルのアドレス判定信号が一致アドレス検出信号に相当）。判定部１４２は、一致アドレス検出信号及びその他の制御信号（例えば検出すべきイベント種類を特定する信号、デバッグのモードを特定する信号など）に従って、検出信号をデバッグ回路１４の外部、図２においてはＣＰＵ１１もしくはデバッグ用Ｉ／Ｆ回路１５に出力する。 For example, the address determination unit 145 changes the address determination signal from a high level to a low level to indicate detection of a coincidence address (a low-level address determination signal corresponds to a coincidence address detection signal). In accordance with the coincidence address detection signal and other control signals (for example, a signal specifying an event type to be detected, a signal specifying a debug mode, etc.), the determination unit 142 sends the detection signal to the outside of the debug circuit 14, in FIG. The data is output to the CPU 11 or the debug I / F circuit 15.

デバッグ処理において、イベント検出機能やブレーク機能が上記の実行プログラムと設定アドレスの一致検出機能を使用する。デバッグ処理において、ユーザは、デバッグ・ツール２から設定アドレス記憶部１４１に検出アドレスの設定を予め行う。例えば、イベント検出機能においては、デバッグ回路１４はＣＰＵ１１の実行アドレスをモニタし、アドレス判定部１４５が実行アドレスは所定のアドレス範囲に含まれると判定すると、判定部１４２は、デバッグ用Ｉ／Ｆ回路１５を介してアドレス通過検出信号をデバッグ・ツール２に出力する。これによって、ＣＰＵ１１のプログラム実行が、所定のアドレスを通過したことを確認することができる。 In the debugging process, the event detection function and break function use the above-mentioned execution program and set address coincidence detection function. In the debugging process, the user presets the detection address from the debug tool 2 to the setting address storage unit 141. For example, in the event detection function, the debug circuit 14 monitors the execution address of the CPU 11, and when the address determination unit 145 determines that the execution address is included in a predetermined address range, the determination unit 142 displays the debug I / F circuit. The address passage detection signal is output to the debug tool 2 via the line 15. Thereby, it can be confirmed that the program execution of the CPU 11 has passed a predetermined address.

あるいは、ブレーク機能において、デバッグ回路１４はＣＰＵ１１の実行アドレスをモニタし、アドレス判定部１４５がＣＰＵ１１の実行アドレスが所定のアドレス範囲に含まれると判定すると、判定部１４２は予め定められた割り込み要求をＣＰＵ１１に出力する。ＣＰＵ１１は割り込み要求に応答して実行プログラムを中断する。中断された状態におけるマイクロコンピュータ１の内部状態、例えば、ＣＰＵ１１のレジスタ・セットやＲＡＭ１３に記憶されているデータなどがデバッグ・ツール２に出力され、ユーザはそれを確認することができる。 Alternatively, in the break function, the debug circuit 14 monitors the execution address of the CPU 11, and when the address determination unit 145 determines that the execution address of the CPU 11 is included in a predetermined address range, the determination unit 142 issues a predetermined interrupt request. It outputs to CPU11. The CPU 11 interrupts the execution program in response to the interrupt request. The internal state of the microcomputer 1 in the interrupted state, for example, the register set of the CPU 11 or the data stored in the RAM 13 is output to the debug tool 2, and the user can confirm it.

本形態においては、さらに、マイクロコード１は、アドレス判定部１４５の判定機能を使用して、ＣＰＵ１１によるプログラム実行の暴走検出を行う。デバッグ回路１４を使用し暴走検出の処理の概略を、図３のフローチャートを参照して説明する。ＣＰＵ１１によるプログラムの通常実行時において、デバッグ回路１４の暴走検出機能が動作状態にセットされていると、アドレス判定部１４５は、ＣＰＵ１１の実行アドレスをモニタする（Ｓ１１）。アドレス判定部１４５はＣＰＵ１１の実行アドレスが所定のアドレスと一致するかを判定する（Ｓ１２）。 In this embodiment, the microcode 1 further uses the determination function of the address determination unit 145 to detect runaway of program execution by the CPU 11. The outline of the runaway detection process using the debug circuit 14 will be described with reference to the flowchart of FIG. If the runaway detection function of the debug circuit 14 is set to the operating state during normal execution of the program by the CPU 11, the address determination unit 145 monitors the execution address of the CPU 11 (S11). The address determination unit 145 determines whether the execution address of the CPU 11 matches a predetermined address (S12).

一致しない場合、アドレス判定部１４５はＣＰＵ１１の実行アドレスのモニタを続ける。一致すると判定すると、判定部１４２は予め定められた割り込み要求をＣＰＵ１１に出力する（Ｓ１３）。ＣＰＵ１１は割り込み要求に対応する復帰プログラムをＲＯＭ１１から読み込む。ＣＰＵ１１は、修復プログラムに従って暴走検出に対応した修復処理を実行する（Ｓ１４）。デバッグ回路１４のアドレス一致判定機能を使用してＣＰＵ１１の暴走検出を可能とすることによって、回路構成をより単純なものとすることができる。 If they do not match, the address determination unit 145 continues to monitor the execution address of the CPU 11. If it is determined that they match, the determination unit 142 outputs a predetermined interrupt request to the CPU 11 (S13). The CPU 11 reads a return program corresponding to the interrupt request from the ROM 11. The CPU 11 executes a repair process corresponding to the runaway detection according to the repair program (S14). By making it possible to detect runaway of the CPU 11 using the address match determination function of the debug circuit 14, the circuit configuration can be made simpler.

図２に戻って、暴走検出処理に関する各回路構成の詳細を説明する。デバッグ回路１４は、モード設定レジスタ１４６と切り替えレジスタ１４７を備えている。モード設定レジスタ１４６は、デバッグ回路１４の動作モードを設定するためのレジスタである。モード設定レジスタ１４６はモード設定データを記憶し、この設定データを変更することによってデバッグ回路１４をデバッグ・モードあるいは暴走検出モードなどに設定することができる。切り替えレジスタ１４７は、デバッグ選択部１７の制御データを記憶する。デバッグ選択部１７は、切り替えレジスタ１４７の制御データに従って、デバッグ回路１４の接続先を、ＣＰＵ１１及びデバッグ用Ｉ／Ｆ回路１５から選択する。尚、切り替え機能は、本例のように切り替えレジスタを使用する他、端子からデバッグ選択部１７の切り替えを制御、設定することも可能である。この点は、他の実施形態において同様である。 Returning to FIG. 2, details of each circuit configuration related to the runaway detection process will be described. The debug circuit 14 includes a mode setting register 146 and a switching register 147. The mode setting register 146 is a register for setting the operation mode of the debug circuit 14. The mode setting register 146 stores mode setting data, and the debug circuit 14 can be set to a debug mode or a runaway detection mode by changing the setting data. The switching register 147 stores the control data of the debug selection unit 17. The debug selection unit 17 selects the connection destination of the debug circuit 14 from the CPU 11 and the debug I / F circuit 15 according to the control data of the switching register 147. Note that the switching function uses a switching register as in this example, and can also control and set switching of the debug selection unit 17 from a terminal. This point is the same in other embodiments.

本例において、モード設定レジスタ１４６と切り替えレジスタ１４７のデータ設定は、ＣＰＵ１１が行う。プログラムの通常実行の前に、ＣＰＵ１１は切り替えレジスタ１４７のデータを「ＣＰＵ側」に設定する。デバッグ選択部１７は、切り替えレジスタ１４７の制御データに従って、デバッグ回路１４の接続先をＣＰＵ１１に切替える。ＣＰＵ１１はデバッグ回路１４にアクセスし、開始アドレス設定レジスタ１４３と終了アドレス設定レジスタ１４４に、アドレス・データを設定する。また、モード設定レジスタ１４６に、暴走検出のためのデバッグ機能を動作させるためのモード設定データを設定する。尚、設定アドレス記憶部１４１において、ＣＰＵ１１のプログラムの実行中にアドレスの再設定を行ってもよい。 In this example, the CPU 11 sets data in the mode setting register 146 and the switching register 147. Prior to normal execution of the program, the CPU 11 sets the data in the switching register 147 to “CPU side”. The debug selection unit 17 switches the connection destination of the debug circuit 14 to the CPU 11 according to the control data of the switching register 147. The CPU 11 accesses the debug circuit 14 and sets address data in the start address setting register 143 and the end address setting register 144. In addition, mode setting data for operating a debugging function for detecting runaway is set in the mode setting register 146. In the setting address storage unit 141, the address may be reset while the program of the CPU 11 is being executed.

設定アドレス記憶部１４１は、暴走検出されるアドレス範囲を規定する２つのアドレスを記憶する。開始アドレス設定レジスタ１４３は検出アドレス範囲の開始アドレスを記憶し、終了アドレス設定レジスタ１４４は検出アドレス範囲の終了アドレスを記憶する。ＣＰＵ１１によるプログラムの通常実行時に、アドレス判定部１４５はＣＰＵ１１の実行アドレスをモニタしている。アドレス判定部１４５はＣＰＵ１１の実行アドレスと開始アドレス及び終了アドレスとを比較し、実行アドレスが検出アドレス範囲（開始アドレスから終了アドレスまで）に含まれるかを判定する。 The set address storage unit 141 stores two addresses that define an address range in which runaway is detected. The start address setting register 143 stores the start address of the detection address range, and the end address setting register 144 stores the end address of the detection address range. During normal execution of the program by the CPU 11, the address determination unit 145 monitors the execution address of the CPU 11. The address determination unit 145 compares the execution address of the CPU 11 with the start address and the end address, and determines whether the execution address is included in the detection address range (from the start address to the end address).

アドレス判定部１４５は、ＣＰＵ１１の実行アドレスが開始アドレスから終了アドレスまでのいずれかのアドレスと一致すると判定すると、一致アドレス検出信号を出力する。判定部１４２は、一致アドレス検出信号及びモード設定レジスタ１４６などの制御データに基づいて、割り込み要求をＣＰＵ１１に出力する。本例においては、モード設定レジスタ１４６が暴走検出モードを示し、一致アドレス検出信号を取得した場合に、判定部１４２はＣＰＵ１１に予め定められた割り込み要求を出力する。ＣＰＵ１１は割り込み要求に応答して、ＲＯＭ１２から割り込みプログラムをロードし、割り込みプログラムに応じた復帰処理を実行する。 If the address determination unit 145 determines that the execution address of the CPU 11 matches any address from the start address to the end address, the address determination unit 145 outputs a match address detection signal. The determination unit 142 outputs an interrupt request to the CPU 11 based on the coincidence address detection signal and the control data such as the mode setting register 146. In this example, when the mode setting register 146 indicates the runaway detection mode and the coincidence address detection signal is acquired, the determination unit 142 outputs a predetermined interrupt request to the CPU 11. In response to the interrupt request, the CPU 11 loads an interrupt program from the ROM 12 and executes a return process according to the interrupt program.

図４は、本形態に係るマイクロコンピュータ１の暴走検出とＣＰＵ１１のプログラム空間との関係の一例を示している。図４において、プログラム空間３０はいくつかのセグメントに分割されている。各セグメントは、マイクロコンピュータ１あるいは外部回路に実装されているハードウェアに割り当てられた実装空間３１と、対応するハードウェアが実装されていない非実装空間３２に分けられる。実装空間３１は、それぞれが固有のハードウェアに対応する複数のセグメントを備えている。図３においては、周辺Ｉ／Ｏ空間３１１、ＲＡＭ空間３１２及びＲＯＭ空間３１３が例示されている。 FIG. 4 shows an example of the relationship between the runaway detection of the microcomputer 1 and the program space of the CPU 11 according to this embodiment. In FIG. 4, the program space 30 is divided into several segments. Each segment is divided into a mounting space 31 assigned to the hardware mounted on the microcomputer 1 or an external circuit, and a non-mounting space 32 where the corresponding hardware is not mounted. The mounting space 31 includes a plurality of segments each corresponding to unique hardware. In FIG. 3, a peripheral I / O space 311, a RAM space 312 and a ROM space 313 are illustrated.

本例において、暴走検出アドレス範囲は非実装空間３２と一致している。開始アドレス設定レジスタ１４３及び終了アドレス設定レジスタ１４４は、それぞれ、非実装空間３２の開始アドレス及び終了アドレスを記憶している。ＣＰＵ１１のプログラム実行が暴走し、ＣＰＵ１１が非実装空間３２にアクセスすると、割り込み要求がＣＰＵ１１に入力される。本例では、ＣＰＵ１１が非実装空間３２のいずれか一つのアドレスにアクセスすると、所定の割り込み要求が判定部１４２からＣＰＵ１１に入力される。ＣＰＵ１１は割り込み要求に応答して、ＲＯＭ１３に記憶されている修復プログラムを実行する。検出アドレス範囲を非実装空間に設定することによって、非実装空間への暴走を確実に検出することができる。 In this example, the runaway detection address range coincides with the non-mounting space 32. The start address setting register 143 and the end address setting register 144 store the start address and the end address of the non-implemented space 32, respectively. When the program execution of the CPU 11 runs out of control and the CPU 11 accesses the non-implemented space 32, an interrupt request is input to the CPU 11. In this example, when the CPU 11 accesses any one address in the non-mounting space 32, a predetermined interrupt request is input from the determination unit 142 to the CPU 11. In response to the interrupt request, the CPU 11 executes the repair program stored in the ROM 13. By setting the detection address range in the non-mounting space, it is possible to reliably detect runaway into the non-mounting space.

上記例において、判定部１４２は一致アドレスの検出に応答して、割り込み要求である検出信号をＣＰＵ１１に出力するが、判定部１４２はマイクロコンピュータ１の外部端子に検出信号を出力することができる。外部装置（不図示）は、外部端子からの検出信号に応答して、マイクロコンピュータ１にリセット入力する。マイクロコンピュータ１は、外部からのリセットに応答して、暴走に対応した復帰処理としてのリセット処理を実行する。 In the above example, the determination unit 142 outputs a detection signal that is an interrupt request to the CPU 11 in response to detection of the coincidence address, but the determination unit 142 can output a detection signal to the external terminal of the microcomputer 1. An external device (not shown) resets the microcomputer 1 in response to a detection signal from the external terminal. In response to the reset from the outside, the microcomputer 1 executes a reset process as a return process corresponding to the runaway.

あるいは、上記例において、アドレス判定部１４５は所定のアドレス範囲と実行アドレスの一致を検出するが、判定部１４２は、一つまたは複数の各設定アドレスと実行アドレスの一致を判定することもできる。設定アドレス記憶部１４１は、一つもしくは複数のアドレス設定レジスタを備え、アドレス判定部１４５は、各アドレス設定レジスタに記憶されているアドレスと実行アドレスを比較する。いずれかの設定アドレスと実行アドレスが一致する場合、アドレス判定部１４５は一致アドレス検出信号を出力する。 Alternatively, in the above example, the address determination unit 145 detects a match between a predetermined address range and an execution address, but the determination unit 142 can also determine a match between one or more set addresses and an execution address. The setting address storage unit 141 includes one or a plurality of address setting registers, and the address determination unit 145 compares the address stored in each address setting register with the execution address. If any set address matches the execution address, the address determination unit 145 outputs a match address detection signal.

また、本発明は様々なタイプのマイクロコンピュータに適用することが可能である。例えば、ＭＰＵ、周辺用ＬＳＩ（MPR：Micro Peripheral Unit）、マイクロコントローラ、ＤＳＰ（Digital Signal Processor）など、いずれのタイプのマイクロコンピュータに適用することも可能である。これらの点は、以下の実施形態において同様である。 Further, the present invention can be applied to various types of microcomputers. For example, the present invention can be applied to any type of microcomputer such as an MPU, a peripheral LSI (MPR: Micro Peripheral Unit), a microcontroller, and a DSP (Digital Signal Processor). These points are the same in the following embodiments.

実施の形態２．
本形態のデバッグ回路は、ＣＰＵ１１によるプログラムの通常実行時において本来実行されるべきアドレスを記憶し、ＣＰＵ１１が所定のプログラムを正常に実行していることを監視する。実施の形態１のデバッグ回路は、非実装空間のアドレスなどの本来アクセスされないアドレスを検出することで、暴走検出を行っている。本形態のデバッグ回路は、ＲＯＭ１３のメイン・ループ内のアドレスなど、実行プログラム内の所定のアドレスの通過を検出する。所定アドレスが検出されない場合に、ＣＰＵのプログラム実行が暴走したと判定し、復帰処理の要求を出力する。 Embodiment 2. FIG.
The debug circuit of this embodiment stores an address that should be originally executed when the program is normally executed by the CPU 11, and monitors whether the CPU 11 is executing a predetermined program normally. The debug circuit according to the first embodiment detects runaway by detecting an address that is not originally accessed, such as an address in a non-implemented space. The debug circuit according to the present embodiment detects passage of a predetermined address in the execution program such as an address in the main loop of the ROM 13. If the predetermined address is not detected, it is determined that the program execution of the CPU has gone out of control, and a request for return processing is output.

図５は、本実施の形態に係るマイクロコンピュータ１の概略構成を示すブロック図である。デバッグ回路１４は、実施の形態１と異なり、判定部１４２に暴走検出カウンタ４１１を備えている。また、設定アドレス記憶部1４１は、例示的に、第１アドレス設定レジスタ４２１から第４のアドレス設定レジスタ４２４までの４つのアドレス設定レジスタを備えている。他の構成要素は、実施の形態１において説明したデバッグ回路１４と実質的に同一であり、説明を省略する。また、デバッグ回路１４以外の回路構成は、実施の形態１と同様である。 FIG. 5 is a block diagram showing a schematic configuration of the microcomputer 1 according to the present embodiment. Unlike the first embodiment, the debug circuit 14 includes a runaway detection counter 411 in the determination unit 142. The setting address storage unit 141 includes four address setting registers from a first address setting register 421 to a fourth address setting register 424, for example. Other components are substantially the same as those of the debug circuit 14 described in the first embodiment, and a description thereof will be omitted. The circuit configuration other than the debug circuit 14 is the same as that of the first embodiment.

プログラムの通常実行時において、暴走検出カウンタ４１１は所定のクロック信号に従ってカウントを行う。暴走検出カウンタ４１１のカウント値が予め定められた値を超えてオーバーフローとなると、判定部１４２はＣＰＵ１１のプログラム実行が暴走したと判定する。判定部１４２は、暴走検出カウンタ４１１のオーバーフローに応答して、予め設定されている割り込み要求をＣＰＵ１１に出力する。ＣＰＵ１１は、割り込み要求に応答してＲＯＭ１２に記憶されている割り込みプログラムを実行する。 During normal execution of the program, the runaway detection counter 411 counts according to a predetermined clock signal. When the count value of the runaway detection counter 411 exceeds a predetermined value and overflows, the determination unit 142 determines that the program execution of the CPU 11 has runaway. The determination unit 142 outputs a preset interrupt request to the CPU 11 in response to an overflow of the runaway detection counter 411. The CPU 11 executes the interrupt program stored in the ROM 12 in response to the interrupt request.

設定アドレス記憶部1４１は、ＣＰＵ１１の実行プログラムにおいて、本来実行されるべきアドレスを記憶する。例えば、各アドレス設定レジスタ４２１〜４２４に、実行プログラムのメイン・ループ内の異なるアドレスを記憶する。アドレス判定部１４５は、ＣＰＵ１１による実行アドレスをモニタし、アドレス設定レジスタ４２１〜４２４に記憶されているアドレスと実行アドレスとを比較する。ＣＰＵ１１の実行アドレスが、アドレス設定レジスタ４２１〜４２４に記憶されているアドレスのいずれかと一致する場合、アドレス判定部１４５は一致アドレス検出信号を出力する。 The set address storage unit 141 stores an address to be originally executed in the execution program of the CPU 11. For example, the address setting registers 421 to 424 store different addresses in the main loop of the execution program. The address determination unit 145 monitors the execution address by the CPU 11 and compares the address stored in the address setting registers 421 to 424 with the execution address. When the execution address of the CPU 11 matches any of the addresses stored in the address setting registers 421 to 424, the address determination unit 145 outputs a match address detection signal.

判定部１４２は、アドレス判定部１４５からの一致アドレス検出信号に応答して、暴走検出カウンタ４１１をクリアする。暴走検出カウンタ４１１のオーバーフロー周期は決まっている。このため、プログラムの実行時に所定のタイミングで暴走検出カウンタ４１１をクリアすることによって、暴走検出カウンタ４１１のオーバーフローが防がれる。このように、ＣＰＵ１１がプログラムを正常に実行している場合、アドレス設定レジスタ４２１〜４２４の通過によって暴走検出カウンタ４１１がオーバーフローとなる前にクリアされるので、正常実行と暴走とを判別する（暴走を検出する）ことができる。 The determination unit 142 clears the runaway detection counter 411 in response to the coincidence address detection signal from the address determination unit 145. The overflow period of the runaway detection counter 411 is determined. Therefore, the runaway detection counter 411 is prevented from overflowing by clearing the runaway detection counter 411 at a predetermined timing when the program is executed. As described above, when the CPU 11 is executing the program normally, the runaway detection counter 411 is cleared before it overflows due to the passage of the address setting registers 421 to 424, so that it is discriminated between normal execution and runaway (runaway). Can be detected).

図６のフローチャートを参照して、本形態に係るマイクロコンピュータ１の暴走検出方法を説明する。デバッグ回路１４は、モード設定レジスタ１４６のモード設定データに従って暴走検出機能を実行する。暴走検出カウンタ４１１は、所定のクロック周期に従ってカウントを行う（Ｓ２１）。判定部１４２は、暴走検出カウンタ４１１のオーバーフローを判定する（Ｓ２２）。オーバーフローでない場合、暴走検出カウンタ４１１はカウントを続ける。暴走検出カウンタ４１１がオーバーフローとなった場合、判定部１４２は割り込み要求をＣＰＵ１１に出力し（Ｓ２３）、ＣＰＵ１１は、割り込み要求に応答して、復帰プログラムに従った復帰処理を実行する。 With reference to the flowchart of FIG. 6, the runaway detection method of the microcomputer 1 which concerns on this form is demonstrated. The debug circuit 14 executes the runaway detection function according to the mode setting data of the mode setting register 146. The runaway detection counter 411 performs counting according to a predetermined clock cycle (S21). The determination unit 142 determines whether the runaway detection counter 411 has overflowed (S22). If it is not overflow, the runaway detection counter 411 continues counting. When the runaway detection counter 411 overflows, the determination unit 142 outputs an interrupt request to the CPU 11 (S23), and the CPU 11 executes a return process according to the return program in response to the interrupt request.

一方、アドレス判定部１４５は、ＣＰＵ１１の実行アドレスをモニタする（Ｓ３１）。アドレス判定部１４５は、アドレス設定レジスタ４２１〜４２４に記憶されている各アドレスと、ＣＰＵ１１の実行アドレスを比較する（Ｓ３２）。実行アドレスが、アドレス設定レジスタ４２１〜４２４に記憶されているいずれかのアドレスと一致すると判定した場合、アドレス判定部１４５は一致アドレス検出信号を出力し、判定部１４２は、一致アドレス検出信号に応答して、暴走検出カウンタ４１１をクリアする（Ｓ３３）。一致しない場合、実行アドレスのモニタを続行する（Ｓ３１）。また、暴走検出カウンタ４１１をクリアした後も、実行アドレスのモニタを続ける（Ｓ３１）。 On the other hand, the address determination unit 145 monitors the execution address of the CPU 11 (S31). The address determination unit 145 compares each address stored in the address setting registers 421 to 424 with the execution address of the CPU 11 (S32). If it is determined that the execution address matches any of the addresses stored in the address setting registers 421 to 424, the address determination unit 145 outputs a match address detection signal, and the determination unit 142 responds to the match address detection signal. Then, the runaway detection counter 411 is cleared (S33). If they do not match, the execution address monitoring is continued (S31). Even after the runaway detection counter 411 is cleared, the monitoring of the execution address is continued (S31).

図７は、本形態に係るマイクロコンピュータ１の暴走検出とＣＰＵ１１のプログラム空間との関係の一例を示している。図７はＲＯＭ１２の実装空間３１３を示している。図７に示したアドレス・マップの例において、第１及び第２のアドレス設定レジスタ４２１、４２２は、第１のループにおける異なるアドレスをそれぞれ記憶している。また、第３及び第４のアドレス設定レジスタ４２３、４２４は、第２のループにおける異なるアドレスをそれぞれ記憶している。 FIG. 7 shows an example of the relationship between the runaway detection of the microcomputer 1 and the program space of the CPU 11 according to this embodiment. FIG. 7 shows a mounting space 313 of the ROM 12. In the example of the address map shown in FIG. 7, the first and second address setting registers 421 and 422 store different addresses in the first loop, respectively. The third and fourth address setting registers 423 and 424 store different addresses in the second loop, respectively.

ＣＰＵ１１がプログラムの第１ループを正常に実行し、第１及び第２のアドレス設定レジスタ４２１、４２２に記憶されているアドレスのいずれか一方と実行アドレスが一致すると、判定部１４２は暴走検出カウンタをクリアする。同様に、ＣＰＵ１１がプログラムの第２ループを正常に実行し、第３及び第４のアドレス設定レジスタ４２３、４２４に記憶されているアドレスのいずれか一方と実行アドレスが一致すると、判定部１４２は暴走検出カウンタをクリアする。上記４つのアドレスのいずれも検出されず、時間が経過して暴走検出カウンタ４１１がオーバーフローとなると、判定部１４２は割り込み要求をＣＰＵ１１に出力する。尚、本例において、第１から第４までの４つのアドレス設定レジスタ４２１−４２４の値を随時変更することができる。あるいは、設計によって、第１及び第２のアドレス設定レジスタ４２１、４２２の値を随時変更し、第３及び第４のアドレス設定レジスタ４２３、４２４を省略することも可能である。 When the CPU 11 normally executes the first loop of the program and the execution address matches one of the addresses stored in the first and second address setting registers 421 and 422, the determination unit 142 sets the runaway detection counter. clear. Similarly, when the CPU 11 executes the second loop of the program normally and the execution address matches one of the addresses stored in the third and fourth address setting registers 423 and 424, the determination unit 142 runs out of control. Clear the detection counter. If none of the above four addresses is detected and the runaway detection counter 411 overflows after a lapse of time, the determination unit 142 outputs an interrupt request to the CPU 11. In this example, the values of the first to fourth address setting registers 421-424 can be changed at any time. Alternatively, the values of the first and second address setting registers 421 and 422 can be changed as needed, and the third and fourth address setting registers 423 and 424 can be omitted depending on the design.

実施の形態３．
図８を参照して、第３の実施形態に係るマイクロコンピュータについて説明する。本形態のマイクロコンピュータは、第１の実施形態において説明されたデバッグ回路１４に加えて、もう一つのデバッグ回路を備えている。デバッグ回路を一つ追加することによって、デバッグ回路１４の暴走検出機能のデバッグ処理を行うことが可能となる。 Embodiment 3 FIG.
A microcomputer according to the third embodiment will be described with reference to FIG. The microcomputer of this embodiment includes another debug circuit in addition to the debug circuit 14 described in the first embodiment. By adding one debug circuit, it is possible to perform debug processing of the runaway detection function of the debug circuit 14.

図８に示すように、本形態のマイクロコンピュータ１は、デバッグ回路１４（以下、第１のデバッグ回路１４と呼ぶ）の他に、第２のデバッグ回路４５を備えている。第２のデバッグ回路４５は第１のデバッグ回路１４とは独立に機能することができる。第１のデバッグ回路１４には、デバッグ選択部１７を介して、デバッグ・ツール２及びＣＰＵ１１からアクセスすることができる。一方、第２のデバッグ回路４５はデバッグ専用であって、ＣＰＵ１１の通常動作時における暴走検出には使用されない。そのため、第２のデバッグ回路４５には、デバッグ用Ｉ／Ｆ回路１５を介して、デバッグ・ツール２がアクセスし、ＣＰＵ１１は第２のデバッグ回路４５にアクセスしない。 As shown in FIG. 8, the microcomputer 1 of this embodiment includes a second debug circuit 45 in addition to the debug circuit 14 (hereinafter referred to as the first debug circuit 14). The second debug circuit 45 can function independently of the first debug circuit 14. The first debug circuit 14 can be accessed from the debug tool 2 and the CPU 11 via the debug selection unit 17. On the other hand, the second debug circuit 45 is dedicated for debugging and is not used for runaway detection during normal operation of the CPU 11. Therefore, the debug tool 2 accesses the second debug circuit 45 via the debug I / F circuit 15, and the CPU 11 does not access the second debug circuit 45.

第２のデバッグ回路４５は、第１のデバッグ回路１４と同様の機能を備えている。例えば、イベント検出機能、ブレーク機能、ステップ実行機能あるいはトレース機能などを備えている。イベント検出機能は、プログラムが所定の実行アドレスを通過しているかの確認を行い、プログラムのデバッグを行う。ブレーク機能は、ブレークしたいアドレスを設定しておき、プログラム実行がそのアドレスと一致時にプログラム実行をブレークし、内部状態をモニタする。モニタだけでなく、レジスタ値や変数値を任意に書き換えることもできる。ステップ実行機能は、プログラム実行をブレークした後、１命令ずつステップ実行する。トレース機能は、プログラムの実行の履歴をデバッグ機能２内のバッファに記録しておき、デバッグ・ツール２から読み出すことで、プログラム実行の履歴を確認する。ただし、通常動作時におけるＣＰＵ１１の暴走を検出する機能は備えていない。 The second debug circuit 45 has the same function as the first debug circuit 14. For example, an event detection function, a break function, a step execution function, or a trace function is provided. The event detection function checks whether a program passes a predetermined execution address and debugs the program. The break function sets an address at which a break is desired, breaks program execution when the program execution matches the address, and monitors the internal state. Not only the monitor but also register values and variable values can be rewritten arbitrarily. The step execution function performs step execution step by step after a program execution break. The trace function records the program execution history in a buffer in the debug function 2 and reads it from the debug tool 2 to confirm the program execution history. However, a function for detecting runaway of the CPU 11 during normal operation is not provided.

第２のデバッグ回路４５を備えることによって、第１のデバッグ回路１４の暴走検出機能を第２のデバッグ回路４５によりデバッグすることが可能となる。実施の形態１において説明したように、プログラムの通常実行の前に、暴走検出のためＣＰＵ１１は切り替えレジスタ１４７のデータを「ＣＰＵ側」に設定する。さらに、ＣＰＵ１１はデバッグ回路１４にアクセスし、開始アドレス設定レジスタ１４３と終了アドレス設定レジスタ１４４に、アドレス・データを設定する。設定アドレスとしては、本来通過しないアドレス、例えば、非実装空間のアドレスやROMやRAM空間内で本来実行されるはずのないアドレスなどが相当する。 By providing the second debug circuit 45, the runaway detection function of the first debug circuit 14 can be debugged by the second debug circuit 45. As described in the first embodiment, before the normal execution of the program, the CPU 11 sets the data in the switching register 147 to “CPU side” in order to detect runaway. Further, the CPU 11 accesses the debug circuit 14 and sets address data in the start address setting register 143 and the end address setting register 144. The set address corresponds to an address that does not pass through, for example, an address in a non-mounting space or an address that should not be executed in the ROM or RAM space.

アドレス設定の後、第２のデバッグ回路４５のブレーク機能を使い、デバッグ・ツール２から開始アドレス設定レジスタ１４３と終了アドレス設定レジスタ１４４のアドレスをＲＯＭ空間内などの「必ず実行されるアドレス」に書き換える。ＣＰＵ１１が、モード設定レジスタ１４６に、暴走検出のためのデバッグ機能を動作させるためのモード設定データを設定する。ＣＰＵ１１がプログラム実行を開始すると、プログラムが実行される過程で「必ず実行されるアドレス」を通過する。これにより、第１のデバッグ回路１４による非実装領域への暴走の検出機能を、第２のデバッグ回路によってデバッグすることができる。 After the address is set, the break function of the second debug circuit 45 is used, and the addresses of the start address setting register 143 and the end address setting register 144 are rewritten from the debug tool 2 to “always executed addresses” such as in the ROM space. . The CPU 11 sets mode setting data for operating a debugging function for detecting runaway in the mode setting register 146. When the CPU 11 starts executing the program, it passes through “always executed address” in the course of executing the program. As a result, the function of detecting the runaway to the non-mounting area by the first debug circuit 14 can be debugged by the second debug circuit.

また、第２の実施形態において説明したように、暴走検出のために開始アドレス設定レジスタ１４３と終了アドレス設定レジスタ１４４に本来実行されるべきアドレスが設定された場合、第２のデバッグ回路４５のもつステップ実行機能、ブレーク機能あるいはトレース機能を使って、ＣＰＵ１１のプログラムの処理を追うことによって、第１のデバッグ回路１４のデバッグが可能である。 Further, as described in the second embodiment, when the addresses to be originally executed are set in the start address setting register 143 and the end address setting register 144 in order to detect runaway, the second debug circuit 45 has. The first debug circuit 14 can be debugged by following the program processing of the CPU 11 using the step execution function, break function, or trace function.

上記のように、本実施形態のマイクロコンピュータ１は、独立して機能する２つのデバッグ回路を備えているので、一方のデバッグ回路の暴走検出機能をデバッグすることができる。尚、第２のデバッグ回路４５には、第１のデバッグ回路１４が暴走検出に使用されている場合においても、デバッグ・ツール２からアクセスできるので、第１のデバッグ回路１４の暴走検出のデバッグ以外にも、通常のプログラムのデバッグに使用することも可能である。 As described above, the microcomputer 1 of the present embodiment includes the two debug circuits that function independently, so that the runaway detection function of one of the debug circuits can be debugged. The second debug circuit 45 can be accessed from the debug tool 2 even when the first debug circuit 14 is used for runaway detection. It can also be used for debugging normal programs.

第１の実施形態に係るマイクロコンピュータのハードウェア構成の概略を模式的に示すブロック図。1 is a block diagram schematically showing an outline of a hardware configuration of a microcomputer according to a first embodiment. 第１の実施形態に係るデバッグ回路及び暴走検出に関連するその他の回路構成を示すブロック図。The block diagram which shows the other circuit structure relevant to the debug circuit and runaway detection which concern on 1st Embodiment. 第１の実施形態に係るマイクロコンピュータの暴走検出方法を説明するフローチャート。6 is a flowchart for explaining a microcomputer runaway detection method according to the first embodiment; 第１の実施形態に係るマイクロコンピュータの暴走検出とＣＰＵのプログラム空間との関係の一例を示す図。The figure which shows an example of the relationship between the runaway detection of the microcomputer which concerns on 1st Embodiment, and the program space of CPU. 第２の実施形態に係るマイクロコンピュータのハードウェア構成の概略を模式的に示すブロック図。The block diagram which shows typically the outline of the hardware constitutions of the microcomputer which concerns on 2nd Embodiment. 第２の実施形態に係るマイクロコンピュータの暴走検出方法を説明するフローチャート。9 is a flowchart for explaining a microcomputer runaway detection method according to a second embodiment. 第２の実施形態に係るマイクロコンピュータの暴走検出とＣＰＵのプログラム空間との関係の一例を示す図。The figure which shows an example of the relationship between the runaway detection of the microcomputer which concerns on 2nd Embodiment, and the program space of CPU. 第３の実施形態に係るイクロコンピュータのハードウェア構成の概略を模式的に示すブロック図。The block diagram which shows typically the outline of the hardware constitutions of the microcomputer which concerns on 3rd Embodiment.

Explanation of symbols

１マイクロコンピュータ、２デバッグ・ツール、１４デバッグ回路、
１５デバッグ用Ｉ／Ｆ回路、１６Ｉ／Ｏ周辺回路、１７デバッグ選択部、
３０プログラム空間、３１実装空間、３２非実装空間、
４５第２のデバッグ回路、１１１レジスタ・セット、１１２制御部、
１１３演算処理部、１１４バス・インターフェース、
１４１設定アドレス記憶部、１４２判定部、
１４３開始アドレス設定レジスタ、１４４終了アドレス設定レジスタ、
１４５アドレス判定部、１４６モード設定レジスタ、
１４７切り替えレジスタ、３１１周辺Ｉ／Ｏ空間、３１２ＲＡＭ空間、
３１３ＲＯＭ空間、４１１暴走検出カウンタ、
４２１第１のアドレス設定レジスタ、４２１第２のアドレス設定レジスタ、
４２３第３のアドレス設定レジスタ、４２４第４のアドレス設定レジスタ 1 Microcomputer, 2 Debug Tool, 14 Debug Circuit,
15 debug I / F circuit, 16 I / O peripheral circuit, 17 debug selection unit,
30 program space, 31 mounting space, 32 non-mounting space,
45 Second debug circuit, 111 register set, 112 control unit,
113 arithmetic processing units, 114 bus interface,
141 setting address storage unit, 142 determination unit,
143 start address setting register, 144 end address setting register,
145 Address determination unit, 146 mode setting register,
147 switching register, 311 peripheral I / O space, 312 RAM space,
313 ROM space, 411 Runaway detection counter,
421 first address setting register, 421 second address setting register,
423 Third address setting register 424 Fourth address setting register

Claims

A microcomputer that performs normal execution of a program and debugging of the program,
A processor that executes processing according to an instruction code of the program;
An address determination unit that outputs a match address detection signal when the execution address of the processor matches a predetermined address; and a debug circuit that executes debug processing based on the match address detection signal;
An interface circuit between the debug circuit and an external device;
A selector that switches access to the debug circuit between the processor and the interface circuit;
In the state where the selector is switched to the processor, the processor accesses the debug circuit, and sets the processing operation during normal program execution of the debug circuit,
A microcomputer for controlling execution of a predetermined return process based on a coincidence address detection signal from the address determination unit during normal execution of the program by the processor.

A microcomputer that performs normal execution of a program and debugging of the program,
A processor for executing processing in accordance with instruction codes of the program,
A first debug circuit that outputs an interrupt request to the processor when the execution address of the processor matches a predetermined address;
And a second debug circuit different from the first debug circuit,
The second debug circuit includes:
An address to be executed in the course of executing the program is set in the first debug circuit,
Execution of the return program by the processor in response to the interrupt request output from the first debug circuit when the execution address of the processor coincides with an address that is necessarily executed in the course of execution of the program A microcomputer that follows the process .

The processor executes a predetermined return program in the return process, the microcomputer according to claim 1 or 2.

The microcomputer makes an interrupt request to the processor according to the coincidence address detection signal,
The processor executes an interrupt process corresponding to the interrupt request in the return process;
The microcomputer according to claim 1 or 2 .

When the address determination unit determines that the execution address matches the predetermined address, a detection signal is output to an external terminal, and a reset process is performed according to an external reset request in response to the detection signal. The microcomputer according to claim 1 or 2 , which is performed in step 1.

The address determination unit includes a register, and outputs the matching address detection signal when the execution address to one of the address ranges defined by the address stored in the register match, claim 1 or 2. The microcomputer according to 2 .

The address determination unit comprises a register, the outputs a coincidence address detection signal when the execution address and the address stored in the register match, microcomputer according to claim 1 or 2.

A counter for counting during normal execution of the program;
Clearing the counter in response to the match address detection signal;
When the counter reaches a predetermined value, a return process is executed.
The microcomputer according to claim 1 or 2 .

The address determination unit includes a register that stores a value that defines an address to be compared with an execution address of the processor, and the processor sets a value in the register.
The microcomputer according to claim 1 .

The microcomputer according to claim 1 , wherein the processor controls switching of the selector.