JP4553281B2

JP4553281B2 - Driving method and driving apparatus for liquid crystal display device

Info

Publication number: JP4553281B2
Application number: JP2000161380A
Authority: JP
Inventors: 覚松田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-05-31
Filing date: 2000-05-31
Publication date: 2010-09-29
Anticipated expiration: 2020-05-31
Also published as: JP2001343944A

Description

【０００１】
【発明の属する技術分野】
本発明はアクティブマトリックス方式の液晶表示装置の駆動方法および駆動装置に関する。
【０００２】
【従来の技術】
アクティブマトリックス方式の液晶表示装置の液晶表示モジュールは、図５に示すように液晶パネル１００と液晶パネル１００の外周に配置した駆動装置２００とを具備している。液晶パネル１００は、画素を構成する画素電極およびＴＦＴ（薄膜トランジスタ）がマトリックス状に形成されたリア側のガラス基板と、コモン電極およびカラーフィルタが形成されたフロント側のガラス基板とが液晶を介して互いに対向配置され、ＴＦＴと画素電極に、水平方向に延在し垂直方向に並設される走査線と、垂直方向に延在し水平方向に並設されるデータ線が接続されて構成されている。駆動装置２００は、液晶パネル１００のデータ線に接続される水平ドライバＩＣ２１０と、走査線に接続される垂直ドライバＩＣ２２０とで構成されている。垂直ドライバＩＣ２２０から各走査線に線順次に走査信号が供給されることにより、走査信号が供給された走査線に接続されている各ＴＦＴがオンし、水平ドライバＩＣ２１０から各データ線に同時に供給された駆動電圧がこのオンしたＴＦＴを介して対応する画素電極に供給され、コモン電極に供給される電圧（以下、コモン電圧Ｖcomという）との電位差で液晶を駆動する。
【０００３】
各ドライバＩＣ２１０，２２０のモジュールへの実装は、例えばＸＧＡ（１０２４×７６８画素）表示の場合、
▲１▼水平ドライバＩＣ２１０は、１画素を表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する水平ドライバＩＣ２１０を液晶パネル１００の上側外周に８個をカスケード接続で片側配置される。
▲２▼垂直ドライバＩＣ２２０は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する垂直ドライバＩＣ２２０を液晶パネル１００の左側外周に４個をカスケード接続で片側配置される。
【０００４】
水平ドライバＩＣ２１０により各画素電極に供給される駆動電圧は、液晶固有の特性からコモン電圧に対して正電圧と負電圧を交互に供給しなければならず、例えば、６４階調表示の場合、正電圧として正極性階調電圧ＶＰ１〜ＶＰ６４（Ｖcom＜ＶＰ１＜…＜ＶＰ６４）のうちのひとつの階調電圧ＶＰｘと負電圧として負極性階調電圧ＶＮ１〜ＶＮ６４（Ｖcom＞ＶＮ１＞…＞ＶＮ６４）のうちのひとつの階調電圧ＶＮｘとが交互に供給される。この正電圧と負電圧を交互に供給する駆動方式としては、１画面（フレーム）ごとに切り換えるフレーム反転駆動や、１走査線ごとに切り換えるライン反転駆動や、１画素電極単位で切り換えるドット反転駆動等の交流駆動方式が提案されており、ライン反転駆動やドット反転駆動の場合では、１走査線を走査するごとに、フレーム反転駆動の場合では、１フレームを走査するごとに、液晶パネルの駆動電圧として、データ線に正電圧と負電圧を交互に供給する。
【０００５】
以下に、上記水平ドライバＩＣ２１０としての従来のドット反転駆動の水平ドライバＩＣ１０の概略構成について、３８４本分の駆動能力を有するものとして、図６を参照して説明する。水平ドライバＩＣ１０は表示データとしてＲ、Ｇ、Ｂ各色６ビットのデータ信号を供給することにより６４階調の正極性および負極性階調電圧を駆動電圧として３８４本のデータ線に奇数線と偶数線とで極性が互い違いとなるようにして１走査期間ごとに交互に出力するもので、主回路としてシフトレジスタ１１、データレジスタ１２、ラッチ１３、レベルシフタ１４、Ｄ／Ａコンバータ１５およびボルテージフォロア出力回路１６を有している。シフトレジスタ１１は、例えば、６４ビット双方向性でシフト方向切換え信号Ｒ／Ｌにより右シフト・スタートパルス入出力ＳＴＨＲまたは左シフト・スタートパルス入出力ＳＴＨＬが選択され、クロック信号ＣＬＫのエッジでスタートパルスＳＴＨＲまたはＳＴＨＬの“Ｈ”レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジスタ１２に出力する。データレジスタ１２は、シフトレジスタ１１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビット×６ドット（ＲＧＢ×２）の３６ビット幅で供給されるデータ信号を取込み、ラッチ１３は、データレジスタ１２に取込まれたデータ信号をラッチ信号ＳＴＢのエッジで、レベルシフタ１４に１走査期間ごとに一括出力する。レベルシフタ１４は、データレジスタ１２からのデータ信号を電圧レベルを高めてＤ／Ａコンバータ１５に１走査期間ごとに出力する。Ｄ／Ａコンバータ１５は、３８４個の各出力に対応するデータ信号に基づきγ補正電源入力により内部の階調電圧発生回路で生成された６４階調の正極性および負極性階調電圧のうち１つずつを内部のＲＯＭデコーダで選択してボルテージフォロア出力回路１６の内部の３８４個の演算増幅器１７で駆動能力を高めて３８４本の各データ線に駆動電圧として奇数線と偶数線とで極性が互い違いになるようにして１走査期間ごとに交互に出力する。演算増幅器１７は、図７に示すように、差動段１８と出力段１９とを有し、差動段１８は、演算増幅器１７内にバイアス電流を流すために、図示しないバイアス回路内のトランジスタとミラー接続されるＰチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２とを含み、出力段１９は、立ち上がり波形と立ち下がり波形を出力するためのＰチャネルＭＯＳトランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４とを含んでいる。
【０００６】
【発明が解決しようとする課題】
ところで、ボルテージフォロア出力回路１６から各データ線への駆動電圧は、上述したように、正電圧と負電圧とで交互に出力されるため、この駆動電圧の波形は、負電圧から正電圧の立ち上がり波形と正電圧から負電圧の立ち下がり波形となる。この立ち上がり波形および立ち下がり波形の立ち上がりおよび立ち下がり時間は、液晶パネルの負荷が一定とした場合、ボルテージフォロア出力回路１６に含まれる演算増幅器１７のスルーレートにより決定され、このスルーレートは、バイアス回路からのバイアス電流が一定であれば、一定である。従って、立ち上がり波形および立ち下がり波形の立ち上がりおよび立ち下がり時間は、正電圧と負電圧との電圧差が大きくなるほど長くなり、正電圧と負電圧との電圧差が最大となるとき最長となるため、このスルーレートはこの最長時間を考慮して決定されている。このため、正電圧と負電圧との電圧差が小さい場合でも、演算増幅器１７には正電圧と負電圧との電圧差が最大のときと同じバイアス電流が流れており、低消費電流化を阻害している。また、演算増幅器のスルーレートは、正電圧と負電圧との電圧差が小さい場合でも、正電圧と負電圧との電圧差が最大のときと同じに制御されているため、正電圧と負電圧との電圧差が小さい場合、リンギングを発生させる虞がある。この問題は他の反転駆動方式でも有しており、特に、１走査期間ごとに反転駆動するライン反転駆動やドット反転駆動の場合に問題となる虞がある。
本発明は上記問題点に鑑みてなされたものであり、ボルテージフォロア出力回路に含まれる演算増幅器のスルーレートをデータ線が反転駆動される前後の正電圧と負電圧との電圧差に応じて切り替えることにより、リンギングの発生を防止させ、また、演算増幅器のバイアス電流による消費電流を低減した液晶表示装置の駆動方法および駆動装置を提供することである。
【０００７】
【課題を解決するための手段】
（１）本発明の液晶表示装置の駆動方法は、液晶パネルの走査線の線順次の走査ごとに、液晶パネルのデータ線に対応するｋビットのデータ信号を、Ｄ／Ａコンバータにより２のｋ乗階調数の階調電圧のうちの所望の階調電圧に、コモン電圧に対して正極性および負極性を交互にして変換し、ボルテージフォロア出力回路により駆動能力を上げて、前記データ線に出力することにより、２のｋ乗階調表示するアクティブマトリックス駆動方式の液晶表示装置の駆動方法において、前記正極性および負極性の所望の階調電圧を、Ｄ／Ａコンバータによりｋビットのデータ信号から変換し、ボルテージフォロア出力回路により駆動能力を上げてデータ線に出力するとき、ｎ番目の走査に対応する前記データ信号とｎ＋１番目の走査に対応するデータ信号とを論理処理し、この結果に応じて、前記ｎ＋１番目の走査時の前記ボルテージフォロア出力回路のスルーレートを切り替えることを特徴とする。本手段によれば、各データ線に正電圧と負電圧とを交互に出力するとき、正電圧と負電圧との電圧差に応じて、ボルテージフォロア出力回路のスルーレートを切り替え可能にしているので、正電圧と負電圧との電圧差が大きい場合は、ボルテージフォロア出力回路のスルーレートを高駆動に制御するのに対して、正電圧と負電圧との電圧差が小さい場合は、ボルテージフォロア出力回路のスルーレートを低駆動に制御することができ、リンギングを防止できる。
（２）本発明の液晶表示装置の駆動方法は上記（１）項において、前記論理処理が、前記ｋビットの上位ｘビットで行われることを特徴とする。本手段によれば、論理処理をｋビットより少ないビットのデータで行えるため、簡単な回路で論理処理できる。
（３）本発明の液晶表示装置の駆動装置は、液晶パネルの走査線の線順次の走査ごとに、液晶パネルのデータ線に対応して、ｋビットのデータ信号を２のｋ乗階調数の階調電圧のうちの１つの階調電圧に変換し、コモン電圧に対して正極性と負極性で交互に出力するＤ／Ａコンバータと、この変換された階調電圧を駆動能力を上げて前記データ線に出力するボルテージフォロア出力回路とを具備して、２のｋ乗階調表示するアクティブマトリックス駆動方式の液晶表示装置の駆動装置において、前記データ信号のうちｎ番目の走査に対応するデータ信号とｎ＋１番目の走査に対応するデータ信号とを供給することにより、前記ｎ＋１番目の走査時に、前記ボルテージフォロア出力回路のスルーレートを切り替えるスルーレート制御回路を有することを特徴とする。
（４）本発明の液晶表示装置の駆動装置は、上記（３）項において、前記スルーレート制御回路は、前記ｋビットのデータ信号のうち上位ｘビットのデータ信号が供給されることを特徴とする。
（５）本発明の液晶表示装置の駆動装置は、上記（３）項において、前記スルーレート制御回路は、前記データ線に対応して、論理処理部を有することを特徴とする。
（６）本発明の液晶表示装置の駆動装置は、上記（３）項において、前記ボルテージフォロア出力回路は、前記データ線に対応して、ボルテージフォロア接続の演算増幅器を有し、この演算増幅器の差動段に含まれ、バイアス回路のトランジスタとミラー接続されるトランジスタのミラー比が、前記スルーレート制御回路により切り替えられることを特徴とする。
（７）本発明の液晶表示装置の駆動装置は、液晶パネルのデータ線に対応してシリアル／パラレル変換されたｋビットのデータ信号をラッチ信号の立ち上がりエッジで出力する第１ラッチと、第１ラッチから出力されたｋビットのデータ信号を２のｋ乗階調数の階調電圧のうちの１つの階調電圧に変換し、コモン電圧に対して正極性と負極性で交互に出力するＤ／Ａコンバータと、Ｄ／Ａコンバータからの出力を駆動能力を上げて前記データ線に出力するボルテージフォロア出力回路と、前記第１ラッチから出力されたｋビットのデータ信号のうち上位ｘビットのデータ信号をラッチ信号の立ちあがりエッジで出力する第２ラッチと、前記上位ｘビットのデータ信号について、前記第１ラッチから出力されたｎ＋１番目の走査に対応するデータ信号と、前記第２ラッチから出力されたｎ番目の走査に対応するデータ信号とを論理処理し、この結果に応じて、前記ｎ＋１番目の走査時に、前記ボルテージフォロア出力回路のスルーレートを切り替えるスルーレート制御回路とを具備した、２のｋ乗階調表示するアクティブマトリックス駆動方式の液晶表示装置の駆動装置である。
【０００８】
【発明の実施の形態】
以下に、本発明に基づき、上記水平ドライバＩＣ２１０としての一実施例のドット反転駆動の水平ドライバＩＣ３０について、データ線３８４本分の駆動能力を有するものとして、図１乃至図４を参照して説明する。水平ドライバＩＣ３０は、データ線３８４本分に対応するｋ＝６ビットのデータ信号を供給することにより、各データ線に対応して２のｋ乗＝６４階調の階調電圧のうち１つの階調電圧が、表１に示すように、選択され、この選択された各階調電圧を３８４本のデータ線に１走査期間ごとに奇数線と偶数線とで極性が互い違いとなるようにして出力するもので、主回路としてシフトレジスタ３１、データレジスタ３２、第１ラッチ３３、レベルシフタ３４、Ｄ／Ａコンバータ３５、ボルテージフォロア出力回路３６、第２ラッチ３９およびスルーレート制御回路４０を有している。
【０００９】
【表１】

【００１０】
シフトレジスタ３１は、例えば、６４ビット双方向性でシフト方向切換え信号Ｒ／Ｌにより右シフト・スタートパルス入出力ＳＴＨＲまたは左シフト・スタートパルス入出力ＳＴＨＬが選択され、クロック信号ＣＬＫのエッジでスタートパルスＳＴＨＲまたはＳＴＨＬの“Ｈ”レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジスタ３２に出力する。データレジスタ３２は、シフトレジスタ３１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビット×６ドット（ＲＧＢ×２）の３６ビット幅で供給される６ビット×データ線３８４本分のデータ信号を取込み、第１ラッチ３３は、ラッチ信号ＳＴＢの立ち上がりエッジで、データレジスタ３２に取込まれた６ビット×データ線３８４本分のデータ信号をレベルシフタ３４に、および上記データ信号のうち上位ｘビット、例えば、上位２ビット×データ線３８４本分のデータ信号を第２ラッチ３９とスルーレート制御回路４０とに１走査期間ごとに一括出力する。第２ラッチ３９は、第１ラッチ３３から１つ前のラッチ信号ＳＴＢの立ち上がりエッジで出力された上位２ビット×データ線３８４本分のデータ信号をラッチ信号ＳＴＢの立ち上がりエッジで、１つ前の走査に対応するデータ信号として、スルーレート制御回路４０に１走査期間ごとに一括出力する。スルーレート制御回路４０は、第２ラッチ３９を介して供給された１つ前の走査に対応するデータ信号と、第１ラッチ３３から直接供給された走査に対応するデータ信号とを論理処理して１ビットのスルーレート制御信号をレベルシフタ３４に出力する。レベルシフタ３４は、第１ラッチ３３からの６ビットデータ信号、およびスルーレート制御回路４０からのスルーレート制御信号の電圧レベルを高めて、６ビットデータ信号をＤ／Ａコンバータ３５に、およびスルーレート制御信号をボルテージフォロア出力回路３６に１走査期間ごとに出力する。ボルテージフォロア出力回路３６は、スルーレート制御信号に基づき内部に含まれる３８４個の演算増幅器３７のスルーレートが制御される。Ｄ／Ａコンバータ３５は、３８４個の各出力に対応する６ビットデータ信号に基づき、γ補正電源入力により内部の階調電圧発生回路で生成された６４階調の正極性および負極性階調電圧のうち１つを選択してスルーレートが制御されたボルテージフォロア出力回路３６で駆動能力を高めて３８４本の各データ線に駆動電圧として奇数線と偶数線とで極性が互い違いになるようにして１走査期間ごとに交互に出力する。
【００１１】
スルーレート制御回路４０は、図２に示すように、データ線３８４本に対応して、３８４個の論理処理部４１を有している。各論理処理部４１は、表２に真理値表を示すように、例えば、ｎ番目の走査に対応する上位２ビットのデータ信号Ｄ５(n), Ｄ４(n)と、ｎ＋１番目の走査に対応する上位２ビットのデータ信号Ｄ５(n+1), Ｄ４(n+1)の少なくともどちらか一方のデータ信号が“１１”のとき、“Ｈ”レベルの信号を出力して、演算増幅器３７のスルーレートを速くするために、図２に示すように、ｎ番目の走査に対応する上位２ビットのデータ信号Ｄ５(n), Ｄ４(n)の論理積を出力するＡＮＤ回路４２と、第１ラッチ３３から直接供給されたｎ＋１番目の走査に対応する上位２ビットのデータ信号Ｄ５(n+1), Ｄ４(n+1)の論理積を出力するＡＮＤ回路４３と、ＡＮＤ回路４２，４３の出力の論理和を出力するＯＲ回路４４とで構成する。
【００１２】
【表２】

【００１３】
演算増幅器３７は、図３に示すように、差動段４８と出力段４９とを有している。差動段４８は、演算増幅器３７内にバイアス電流を流すために、図示しないバイアス回路内のトランジスタとミラー接続される並列接続のＰチャネルＭＯＳトランジスタＱ１１，Ｑ１２および並列接続のＮチャネルＭＯＳトランジスタＱ２１，Ｑ２２と、ＭＯＳトランジスタＱ１１を電源電位ＶDDに接続するためのＰチャネルＭＯＳトランジスタＱ５と、ＭＯＳトランジスタＱ２１を接地電位に接続するためのＮチャネルＭＯＳトランジスタＱ６と、トランジスタＱ１１をバイアス入力ＢＰに接続するためのトランスファゲートＴＧ１と、トランジスタＱ２１をバイアス入力ＢＮに接続するためのトランスファゲートＴＧ２と、トランスファゲートＴＧ１のＰチャネル側ゲートにレベルシフト回路３４からのスルーレート制御信号を反転して供給するためのインバータＩＮＶ１と、トランスファゲートＴＧ２のＰチャネル側ゲートおよびＭＯＳトランジスタＱ６のゲートにレベルシフト回路３４からのスルーレート制御信号を反転して供給するためのインバータＩＮＶ２とを含んでいる。出力段３９は、立ち上がり波形と立ち下がり波形を出力するためのＰチャネルＭＯＳトランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４とを含んでいる。
【００１４】
次に、水平ドライバＩＣ３０の動作を説明する。シフトレジスタ３１において、シフト方向切換え信号Ｒ／Ｌにより、例えば、右シフト・スタートパルス入出力ＳＴＨＲが選択されている。
【００１５】
先ず、ｎ−１番目の走査期間でのデータレジスタ３２へのデータ信号の取込みについて説明する。シフトレジスタ３１は、クロック信号ＣＬＫのエッジでスタートパルスＳＴＨＲの“Ｈ”レベルを読込み、データ取込み用の制御信号Ｃ１，Ｃ２，…，Ｃ６４をデータレジスタ３２に順次出力する。データレジスタ３２は、シフトレジスタ３１の制御信号Ｃ１，Ｃ２，…，Ｃ６４により６ビット×６ドット（ＲＧＢ×２）の３６ビット幅で６ビット×データ線３８４本分のｎ番目の走査に対応するデータ信号Ｄ５(n)，Ｄ４(n)，…，Ｄ０(n)を取込む。
【００１６】
次に、ｎ番目の走査期間でのデータレジスタ３２へのデータ信号の取込み、および第２ラッチ３９へのデータ信号の供給について説明する。第１ラッチ３３は、ラッチ信号ＳＴＢの立ち上がりエッジで、データレジスタ３２に取込まれたｎ番目の走査に対応する６ビット×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４(n)，…，Ｄ０(n)のうち上位２ビット×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４(n)を第２ラッチ３９に出力する。データレジスタ３２は、ｎ−１番目の走査期間のときと同様に、６ビット×データ線３８４本分のｎ＋１番目の走査に対応するデータ信号Ｄ５(n+1)，Ｄ４(n+1)，…，Ｄ０(n+1)を取込む。
【００１７】
次に、ｎ＋１番目の走査期間でのボルテージフォロア出力回路３６からの駆動電圧の出力について説明する。第２ラッチ３９は、ラッチ信号ＳＴＢの立ち上がりエッジで、第１ラッチ３３から出力されたｎ番目の走査に対応する２ビット×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４(n)をスルーレート制御回路４０に出力する。第１ラッチ３３は、ラッチ信号ＳＴＢの立ち上がりエッジで、データレジスタ３２に取込まれたｎ＋１番目の走査に対応する６ビット×データ線３８４本分のデータ信号Ｄ５(n+1)，Ｄ４(n+1)，…，Ｄ０(n+1)をレベルシフタ３４に、および６ビット×データ線３８４本分のデータ信号のうち上位２ビット×データ線３８４本分のデータ信号Ｄ５(n+1)，Ｄ４(n+1)を第２ラッチ３９とスルーレート制御回路４０とに出力する。
【００１８】
スルーレート制御回路４０は、第２ラッチ３９を介して供給されたｎ番目の走査に対応する２ビット×データ線３８４本分のデータ信号Ｄ５(n)，Ｄ４(n)と、第１ラッチ３３から直接供給されたｎ＋１番目の走査に対応する２ビット×データ線３８４本分のデータ信号Ｄ５(n+1)，Ｄ４(n+1)とを内部の３８４個の論理処理部４１に含まれるＡＮＤ回路４２，４３およびＯＲ回路４３で論理処理して１ビットのスルーレート制御信号をレベルシフタ３４に出力する。スルーレート制御信号は、表２に示すように、ｎ番目の走査に対応する上位２ビットのデータ信号Ｄ５(n), Ｄ４(n)、ｎ＋１番目の走査に対応する上位２ビットのデータ信号Ｄ５(n+1), Ｄ４(n+1)のうち、少なくともどちらか一方のデータ信号が“１１”のとき、 “Ｈ”レベルとなり、どちらのデータ信号も“１１”でないとき、“Ｌ”レベルとなる。
【００１９】
レベルシフタ３４は、第１ラッチ３３からの６ビットデータ信号、およびスルーレート制御回路４０からのスルーレート制御信号の電圧レベルを高めて、６ビットデータ信号をＤ／Ａコンバータ３５およびスルーレート制御信号をボルテージフォロア出力回路３６に出力する。
【００２０】
ボルテージフォロア出力回路３６は、スルーレート制御信号に基づき内部に含まれる３８４個の演算増幅器３７のスルーレートが次のように制御される。スルーレート制御信号が“Ｈ”レベルの場合、演算増幅器３７の差動段４８に含まれるトランスファゲートＴＧ１，ＴＧ２がオン制御されるとともにトランジスタＱ５，Ｑ６がオフ制御されて、トランジスタＱ１２，Ｑ２２とともにトランジスタＱ１１，Ｑ２１もミラー接続されミラー比が大きくなり、出力段４９に含まれるトランジスタＱ３，Ｑ４は高駆動に制御される。スルーレート制御信号が“Ｌ”レベルの場合、演算増幅器３７の差動段４８に含まれるトランスファゲートＴＧ１，ＴＧ２がオフ制御されるとともに、トランジスタＱ５，Ｑ６がオン制御されて、トランジスタＱ１１，Ｑ２１はミラー接続されず、トランジスタＱ１２，Ｑ２２のみのミラー接続となりミラー比が小さくなり、出力段４９に含まれるトランジスタＱ３，Ｑ４は低駆動に制御される。
【００２１】
Ｄ／Ａコンバータ３５は、３８４個の各出力に対応する６ビットデータ信号に基づき、γ補正電源入力により内部の階調電圧発生回路で生成された６４階調の正極性および負極性階調電圧のうち１つを選択してスルーレートが制御されたボルテージフォロア出力回路３６で駆動能力を高めて３８４本の各データ線に駆動電圧としてｎ番目の走査とは反対極性で出力する。
【００２２】
次に、ボルテージフォロア出力回路３６から正電圧と負電圧とを交互に出力するときの正電圧と負電圧との電圧差が大きい場合と小さい場合について、具体例で説明する。先ず、正電圧と負電圧との電圧差が大きい場合として、演算増幅器３７からｎ番目の走査時に正極性階調電圧ＶＰ６４を出力し、ｎ＋１番目の走査時に負極性階調電圧ＶＮ６４を出力する場合について説明する。表１から、ｎ番目の走査時の正極性階調電圧ＶＰ６４に対応する６ビットのデータ信号Ｄ５(n)，Ｄ４(n)，…，Ｄ０(n)の上位２ビットのデータ信号Ｄ５(n)，Ｄ４(n)は、Ｄ５(n)＝“１”, Ｄ４(n)＝“１”であり、ｎ＋１番目の走査時の負極性階調電圧ＶＮ６４に対応する６ビットのデータ信号Ｄ５(n+1)，Ｄ４(n+1)，…，Ｄ０(n+1)の上位２ビットのデータ信号Ｄ５(n+1)，Ｄ４(n+1)は、Ｄ５(n+1)＝“１”, Ｄ４(n+1)＝“１”である。スルーレート制御回路４０は、ｎ＋１番目の走査時に、これらのデータ信号が供給されると、表２に示すように、“Ｈ”レベルのスルーレート制御信号ＴＲを演算増幅器３７に出力する。演算増幅器３７は、ｎ＋１番目の走査時に、“Ｈ”レベルのスルーレート制御信号ＴＲが供給されると、差動段４８に含まれる、トランジスタＱ１２，Ｑ２２とともにトランジスタＱ１１，Ｑ２１もミラー接続されミラー比が大きくなってバイアス電流が大きくなり、スルーレートが高駆動に制御される。
【００２３】
次に、正電圧と負電圧との電圧差が小さい場合として、演算増幅器３７からｎ番目の走査時に正極性階調電圧ＶＰ１６を出力し、ｎ＋１番目の走査時に負極性階調電圧ＶＮ１６を出力する場合について説明する。表１から、ｎ番目の走査時の正極性階調電圧ＶＰ１６に対応する６ビットのデータ信号の上位２ビットのデータ信号は、Ｄ５(n)＝“０”, Ｄ４(n)＝“０”であり、ｎ＋１番目の走査時の負極性階調電圧ＶＮ１６に対応する６ビットのデータ信号の上位２ビットのデータ信号は、Ｄ５(n+1)＝“０”, Ｄ４(n+1)＝“０”である。スルーレート制御回路４０は、ｎ＋１番目の走査時に、これらのデータ信号が供給されると、表２に示すように、“Ｌ”レベルのスルーレート制御信号ＴＲを演算増幅器３７に出力する。演算増幅器３７は、ｎ＋１番目の走査時に、“Ｌ”レベルのスルーレート制御信号ＴＲが供給されると、差動段４８に含まれるトランジスタＱ１１，Ｑ２１はミラー接続されず、トランジスタＱ１２，Ｑ２２のみミラー接続されミラー比が小さくなってバイアス電流が小さくなり、スルーレートが低駆動に制御される。
【００２４】
以上のように、演算増幅器３７から正電圧と負電圧とを交互に出力するとき、正電圧と負電圧との電圧差が大きい場合は、スルーレート制御回路４０から“Ｈ”レベルのスルーレート制御信号ＴＲを出力して、演算増幅器３７のスルーレートを高駆動に制御するのに対して、正電圧と負電圧との電圧差が小さい場合は、スルーレート制御回路４０から“Ｌ”レベルのスルーレート制御信号ＴＲを出力して、演算増幅器３７のスルーレートを低駆動に制御するようにしているので、正電圧と負電圧との電圧差が小さい場合のバイアス電流は、正電圧と負電圧との電圧差が大きい場合より小さくて済み、演算増幅器３７の消費電流を低くすることができる。また、正電圧と負電圧との電圧差が小さい場合に演算増幅器３７のスルーレートを高駆動に制御すると、リンギングを発生させる虞があるが、この場合、演算増幅器３７のスルーレートを低駆動に制御するようにしているので、リンギングの発生を防止できる。
【００２５】
次に、本発明の他の実施例として、演算増幅器３７の替わりに演算増幅器５７を用いた場合について説明する。演算増幅器５７は、図４に示すように、差動段５８と出力段５９とを有している。差動段５８は、演算増幅器５７内にバイアス電流を流すために、図示しないバイアス回路内のトランジスタとミラー接続されるＰチャネルＭＯＳトランジスタＱ１およびＮチャネルＭＯＳトランジスタＱ２を含んでいる。出力段５９は、立ち上がり波形と立ち下がり波形を出力するための並列接続のＰチャネルＭＯＳトランジスタＱ３１，Ｑ３２および並列接続のＮチャネルＭＯＳトランジスタＱ４１，４２と、ＭＯＳトランジスタＱ３１を電源電位ＶDDに接続するためのＰチャネルＭＯＳトランジスタＱ５と、ＭＯＳトランジスタＱ４１を接地電位に接続するためのＮチャネルＭＯＳトランジスタＱ６と、トランジスタＱ３１を差動段５８の出力に接続するためのトランスファゲートＴＧ１と、トランジスタＱ４１を差動段５８の出力に接続するためのトランスファゲートＴＧ２と、トランスファゲートＴＧ１のＰチャネル側ゲートにレベルシフト回路３４からのスルーレート制御信号ＴＲを反転して供給するためのインバータＩＮＶ１と、トランスファゲートＴＧ２のＰチャネル側ゲートおよびＭＯＳトランジスタＱ６のゲートにレベルシフト回路３４からのスルーレート制御信号ＴＲを反転して供給するためのインバータＩＮＶ２とを含んでいる。
【００２６】
演算増幅器５７のスルーレートは次のように制御される。スルーレート制御信号ＴＲが“Ｈ”レベルの場合、演算増幅器５７の出力段５９に含まれるトランスファゲートＴＧ１，ＴＧ２がオン制御されるとともにトランジスタＱ５，Ｑ６がオフ制御されて、トランジスタＱ３２，Ｑ４２とともにトランジスタＱ３１，Ｑ４１も駆動可能となり、高駆動に制御される。スルーレート制御信号ＴＲが“Ｌ”レベルの場合、演算増幅器５７の出力段５９に含まれるトランスファゲートＴＧ１，ＴＧ２がオフ制御されるとともに、トランジスタＱ５，Ｑ６がオン制御されて、トランジスタＱ３１，Ｑ４１はオフ制御され、トランジスタＱ３２，Ｑ４２のみ駆動可能であり、低駆動に制御される。
【００２７】
演算増幅器５７では、正電圧と負電圧との電圧差が小さい場合と大きい場合とでバイアス電流の切替えはなく、従って、正電圧と負電圧との電圧差が小さい場合でも演算増幅器３７の消費電流を低くすることができない。しかし、正電圧と負電圧との電圧差が小さい場合、演算増幅５７のスルーレートを低駆動に制御するようにしているので、演算増幅３７と同様に、リンギングの発生を防止できる。
【００２８】
尚、上記実施例では、ボルテージフォロア出力回路３６に配置される演算増幅器を立ち上がりおよび立ち下がり用の両方を兼ねて配置される１アンプ方式の演算増幅器３７，５７で説明したが、データ線３８４本のＮ番目（Ｎ＝１，３，…，３８３）と（Ｎ＋１）番目を１組として、Ｎ番目と（Ｎ＋１）番目とに互い違いに接続される立ち上がり専用演算増幅器および立ち下がり専用演算増幅器の２アンプ方式の演算増幅器であってもよい。
【００２９】
【発明の効果】
本発明によれば、液晶表示装置の駆動装置から各データ線に正電圧と負電圧とを交互に出力するとき、正電圧と負電圧との電圧差に応じて、ボルテージフォロア出力回路のスルーレートを切り替え可能にしているので、正電圧と負電圧との電圧差が大きい場合は、ボルテージフォロア出力回路のスルーレートを高駆動に制御するのに対して、正電圧と負電圧との電圧差が小さい場合は、ボルテージフォロア出力回路のスルーレートを低駆動に制御するようにした場合、リンギングを防止できる。また、正電圧と負電圧との電圧差が小さい場合、ボルテージフォロア出力回路に含まれる演算増幅器の差動段でのバイアス電流を電圧差が大きい場合より小さくして、ボルテージフォロア出力回路のスルーレートを低駆動に制御する場合は、ボルテージフォロア出力回路の消費電流を低くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である水平ドライバＩＣの概略構成を示すブロック図。
【図２】図１の水平ドライバＩＣに使用されるスルーレート制御回路の回路図。
【図３】図１の水平ドライバＩＣに使用される一実施例の演算増幅器の要部回路図。
【図４】図１の水平ドライバＩＣに使用される他の実施例の演算増幅器の要部回路図。
【図５】液晶表示モジュールの概略構造図。
【図６】従来の水平ドライバＩＣの概略構成を示すブロック図。
【図７】図６の水平ドライバＩＣに使用される演算増幅器の要部回路図。
【符号の説明】
３０水平ドライバＩＣ
３１シフトレジスタ
３２データレジスタ
３３第１ラッチ
３４レベルシフタ
３５Ｄ／Ａコンバータ
３６ボルテージフォロア出力回路
３７，５７演算増幅器
３９第２ラッチ
４０スルーレート制御回路
４１論理処理部
４２，４３ＡＮＤ回路
４４ＯＲ回路
４８，５８演算増幅器の差動段
４９，５９演算増幅器の出力段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving method and a driving apparatus for an active matrix liquid crystal display device.
[0002]
[Prior art]
The liquid crystal display module of the active matrix liquid crystal display device includes a liquid crystal panel 100 and a driving device 200 disposed on the outer periphery of the liquid crystal panel 100 as shown in FIG. In the liquid crystal panel 100, a rear glass substrate on which pixel electrodes and TFTs (thin film transistors) constituting a pixel are formed in a matrix and a front glass substrate on which common electrodes and color filters are formed are arranged via liquid crystals. Scanning lines that extend in the horizontal direction and are juxtaposed in the vertical direction, and data lines that extend in the vertical direction and are juxtaposed in the horizontal direction are connected to the TFT and the pixel electrode. Yes. The driving device 200 includes a horizontal driver IC 210 connected to the data line of the liquid crystal panel 100 and a vertical driver IC 220 connected to the scanning line. By supplying a scanning signal from the vertical driver IC 220 to each scanning line in a line-sequential manner, each TFT connected to the scanning line to which the scanning signal is supplied is turned on, and is simultaneously supplied from the horizontal driver IC 210 to each data line. The drive voltage is supplied to the corresponding pixel electrode via the turned-on TFT, and the liquid crystal is driven by a potential difference from a voltage supplied to the common electrode (hereinafter referred to as a common voltage Vcom).
[0003]
For example, in the case of XGA (1024 × 768 pixels) display, each driver IC 210, 220 is mounted on a module.
(1) Since the horizontal driver IC 210 requires three data lines for R (red), G (green), and B (blue) to display one pixel, 1024 × 3 = 3072 data lines For example, eight horizontal driver ICs 210 having a driving capacity of 384 are arranged on one side of the upper periphery of the liquid crystal panel 100 in a cascade connection.
(2) The vertical driver IC 220 needs to drive 768 gate lines. For example, four vertical driver ICs 220 having a driving capacity of 192 are arranged on the left outer periphery of the liquid crystal panel 100 in a cascade connection. .
[0004]
The driving voltage supplied to each pixel electrode by the horizontal driver IC 210 must alternately supply a positive voltage and a negative voltage with respect to the common voltage due to the characteristic of the liquid crystal. One gradation voltage VPx of positive gradation voltages VP1 to VP64 (Vcom <VP1 <... <VP64) as a voltage and negative gradation voltages VN1 to VN64 (Vcom>VN1>...> VN64) as a negative voltage. One of the gradation voltages VNx is alternately supplied. As driving methods for alternately supplying the positive voltage and the negative voltage, frame inversion driving for switching every screen (frame), line inversion driving for switching for each scanning line, dot inversion driving for switching for each pixel electrode, and the like. In the case of line inversion driving or dot inversion driving, the driving voltage of the liquid crystal panel is scanned every time one scanning line is scanned, and in the case of frame inversion driving, every time one frame is scanned. As described above, a positive voltage and a negative voltage are alternately supplied to the data line.
[0005]
A schematic configuration of a conventional dot inversion driving horizontal driver IC 10 as the horizontal driver IC 210 will be described below with reference to FIG. The horizontal driver IC 10 supplies data signals of 6 bits for each color R, G, and B as display data, thereby using the positive and negative gradation voltages of 64 gradations as drive voltages to 384 data lines as odd lines and even lines. Are alternately output every scanning period so that the polarities are alternated, and the shift register 11, the data register 12, the latch 13, the level shifter 14, the D / A converter 15, and the voltage follower output circuit 16 as main circuits. have. For example, the shift register 11 is 64-bit bi-directional, and the right shift / start pulse input / output STHR or the left shift / start pulse input / output STHL is selected by the shift direction switching signal R / L, and the start pulse at the edge of the clock signal CLK. The STHR or STHL “H” level is read, and control signals C 1, C 2,..., C 64 for taking data are sequentially generated and output to the data register 12. The data register 12 takes in a data signal supplied in a 36-bit width of 6 bits × 6 dots (RGB × 2) based on the control signals C1, C2,..., C64 of the shift register 11, and the latch 13 12 is collectively output to the level shifter 14 for each scanning period at the edge of the latch signal STB. The level shifter 14 increases the voltage level of the data signal from the data register 12 and outputs it to the D / A converter 15 every scanning period. The D / A converter 15 is one of the 64 grayscale positive and negative grayscale voltages generated by the internal grayscale voltage generation circuit by the γ correction power supply input based on the data signals corresponding to 384 outputs. Each one is selected by an internal ROM decoder, and the drive capability is enhanced by 384 operational amplifiers 17 in the voltage follower output circuit 16 so that the polarity of the odd and even lines is set as a drive voltage for each of the 384 data lines. The signals are alternately output every scanning period so as to be staggered. As shown in FIG. 7, the operational amplifier 17 has a differential stage 18 and an output stage 19, and the differential stage 18 is a transistor in a bias circuit (not shown) in order to flow a bias current in the operational amplifier 17. The output stage 19 includes a P-channel MOS transistor Q3 and an N-channel MOS transistor Q4 for outputting a rising waveform and a falling waveform. It is out.
[0006]
[Problems to be solved by the invention]
By the way, as described above, the drive voltage from the voltage follower output circuit 16 to each data line is alternately output as a positive voltage and a negative voltage. Waveform and positive voltage to negative voltage falling waveform. The rise and fall times of the rising waveform and the falling waveform are determined by the slew rate of the operational amplifier 17 included in the voltage follower output circuit 16 when the load on the liquid crystal panel is constant. If the bias current from is constant, it is constant. Therefore, the rising and falling times of the rising waveform and falling waveform become longer as the voltage difference between the positive voltage and the negative voltage becomes larger, and becomes the longest when the voltage difference between the positive voltage and the negative voltage becomes maximum. This slew rate is determined in consideration of this longest time. For this reason, even when the voltage difference between the positive voltage and the negative voltage is small, the same bias current flows through the operational amplifier 17 as when the voltage difference between the positive voltage and the negative voltage is the maximum, which hinders the reduction in current consumption. is doing. The slew rate of the operational amplifier is controlled to be the same as when the voltage difference between the positive voltage and the negative voltage is maximum even when the voltage difference between the positive voltage and the negative voltage is small. If there is a small voltage difference between the two, ringing may occur. This problem is also present in other inversion driving methods, and in particular, there is a risk of problems in the case of line inversion driving or dot inversion driving in which inversion driving is performed for each scanning period.
The present invention has been made in view of the above problems, and switches the slew rate of an operational amplifier included in a voltage follower output circuit in accordance with a voltage difference between a positive voltage and a negative voltage before and after the data line is driven to be inverted. Accordingly, it is an object of the present invention to provide a driving method and a driving device for a liquid crystal display device in which occurrence of ringing is prevented and current consumption due to bias current of an operational amplifier is reduced.
[0007]
[Means for Solving the Problems]
(1) In the driving method of the liquid crystal display device of the present invention, for each line-sequential scan of the scanning lines of the liquid crystal panel, k-bit data signals corresponding to the data lines of the liquid crystal panel are converted to 2 k by the D / A converter. A positive voltage and a negative voltage are alternately converted into a desired gray scale voltage among the gray scale voltages of the multiplicity of gray scales, and a drive performance is increased by a voltage follower output circuit. In the driving method of the liquid crystal display device of the active matrix driving system that displays 2 k grayscale by outputting, the desired positive and negative grayscale voltages are converted into k-bit data signals by a D / A converter. And the data follower corresponding to the nth scan and the data corresponding to the (n + 1) th scan are output by the voltage follower output circuit. And a signal to logic processing, depending on the result, and switches the slew rate of the voltage follower output circuit during the n + 1 th scan. According to this means, when the positive voltage and the negative voltage are alternately output to each data line, the slew rate of the voltage follower output circuit can be switched according to the voltage difference between the positive voltage and the negative voltage. When the voltage difference between the positive voltage and the negative voltage is large, the slew rate of the voltage follower output circuit is controlled to a high drive, whereas when the voltage difference between the positive voltage and the negative voltage is small, the voltage follower output The slew rate of the circuit can be controlled to a low drive, and ringing can be prevented.
(2) The method for driving a liquid crystal display device according to the present invention is characterized in that, in the above item (1), the logical processing is performed by the upper x bits of the k bits. According to this means, logical processing can be performed with data of bits smaller than k bits, and therefore logical processing can be performed with a simple circuit.
(3) The driving device for the liquid crystal display device according to the present invention converts a k-bit data signal into a 2 k power gradation number corresponding to the data line of the liquid crystal panel for each line-sequential scan of the scanning line of the liquid crystal panel. A D / A converter that converts the grayscale voltage into one grayscale voltage and alternately outputs positive and negative with respect to the common voltage, and increases the drive capability of the converted grayscale voltage. A data follower output circuit for outputting to the data line, wherein the data corresponding to the nth scan among the data signals is a drive device of an active matrix drive type liquid crystal display device that displays 2k gray scales A slew rate control circuit for switching a slew rate of the voltage follower output circuit at the time of the (n + 1) th scanning by supplying a signal and a data signal corresponding to the (n + 1) th scanning; It is characterized in.
(4) In the driving device for a liquid crystal display device according to the present invention, in the above item (3), the slew rate control circuit is supplied with an upper x-bit data signal among the k-bit data signals. To do.
(5) The drive device for a liquid crystal display device according to the present invention is characterized in that, in the above item (3), the slew rate control circuit includes a logic processing unit corresponding to the data line.
(6) In the driving device for a liquid crystal display device of the present invention, in the above item (3), the voltage follower output circuit has an operational amplifier connected to a voltage follower corresponding to the data line. The mirror ratio of the transistor included in the differential stage and mirror-connected to the transistor of the bias circuit is switched by the slew rate control circuit.
(7) A driving device for a liquid crystal display device according to the present invention includes a first latch that outputs a k-bit data signal, which is serial / parallel converted corresponding to a data line of a liquid crystal panel, at a rising edge of the latch signal; The k-bit data signal outputted from the latch is converted into one gradation voltage of gradation voltages of 2 k gradations, and alternately outputted with a positive polarity and a negative polarity with respect to the common voltage D An A / A converter, a voltage follower output circuit that outputs the output from the D / A converter to the data line with an increased driving capability, and data of upper x bits among k-bit data signals output from the first latch A second latch that outputs a signal at the rising edge of the latch signal, and the data corresponding to the (n + 1) th scan output from the first latch for the upper x-bit data signal. And the data signal corresponding to the nth scan output from the second latch are logically processed, and the slew rate of the voltage follower output circuit is switched during the (n + 1) th scan in accordance with the result. This is a drive device for an active matrix drive type liquid crystal display device that displays a 2 k power gray scale and includes a slew rate control circuit.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
In the following, a dot inversion driving horizontal driver IC 30 as an example of the horizontal driver IC 210 according to the present invention will be described with reference to FIGS. 1 to 4 as having 384 data lines. To do. The horizontal driver IC 30 supplies a k = 6 bit data signal corresponding to 384 data lines, so that one level of 2 k = 64 gradation voltages corresponding to each data line. As shown in Table 1, the regulated voltage is selected, and the selected gradation voltages are output to the 384 data lines so that the polarities of the odd-numbered lines and the even-numbered lines are alternated every scanning period. The main circuit includes a shift register 31, a data register 32, a first latch 33, a level shifter 34, a D / A converter 35, a voltage follower output circuit 36, a second latch 39, and a slew rate control circuit 40.
[0009]
[Table 1]

[0010]
For example, the shift register 31 is 64-bit bi-directional, and the right shift / start pulse input / output STHR or the left shift / start pulse input / output STHL is selected by the shift direction switching signal R / L, and the start pulse at the edge of the clock signal CLK. The STHR or STHL “H” level is read, and control signals C 1, C 2,..., C 64 for taking data are sequentially generated and output to the data register 32. The data register 32 is based on the control signals C1, C2,..., C64 of the shift register 31 and is supplied with 6 bits × 6 dots (RGB × 2) with a 36-bit width and a data signal for 384 data lines. The first latch 33 receives the data signal of 6 bits × 384 data lines taken into the data register 32 at the rising edge of the latch signal STB to the level shifter 34 and the upper x bits of the data signal. For example, the data signals for the upper 2 bits × 384 data lines are collectively output to the second latch 39 and the slew rate control circuit 40 for each scanning period. The second latch 39 outputs the data signal of the upper 2 bits × 384 data lines output at the rising edge of the previous latch signal STB from the first latch 33 at the rising edge of the latch signal STB. Data signals corresponding to scanning are collectively output to the slew rate control circuit 40 for each scanning period. The slew rate control circuit 40 logically processes the data signal corresponding to the previous scan supplied via the second latch 39 and the data signal corresponding to the scan directly supplied from the first latch 33. A 1-bit slew rate control signal is output to the level shifter 34. The level shifter 34 increases the voltage level of the 6-bit data signal from the first latch 33 and the slew rate control signal from the slew rate control circuit 40, and the 6-bit data signal is supplied to the D / A converter 35 and the slew rate control. The signal is output to the voltage follower output circuit 36 every scanning period. The voltage follower output circuit 36 controls the slew rate of 384 operational amplifiers 37 included therein based on the slew rate control signal. The D / A converter 35 is based on a 6-bit data signal corresponding to each of 384 outputs, and has 64 gradation positive and negative gradation voltages generated by an internal gradation voltage generation circuit by a γ correction power supply input. The voltage follower output circuit 36 in which one of them is selected and the slew rate is controlled to enhance the driving capability so that the polarity of the odd and even lines is alternated as the driving voltage for each of the 384 data lines. The data is alternately output every scanning period.
[0011]
As shown in FIG. 2, the slew rate control circuit 40 has 384 logic processing units 41 corresponding to 384 data lines. As shown in the truth table in Table 2, each logic processing unit 41 corresponds to, for example, the upper 2-bit data signals D5 (n) and D4 (n) corresponding to the nth scan and the (n + 1) th scan. When at least one of the upper 2-bit data signals D5 (n + 1) and D4 (n + 1) is “11”, an “H” level signal is output and the operational amplifier 37 In order to increase the slew rate, as shown in FIG. 2, an AND circuit 42 that outputs a logical product of upper 2 bits of data signals D5 (n) and D4 (n) corresponding to the nth scan, An AND circuit 43 that outputs a logical product of the upper 2 bits of data signals D5 (n + 1) and D4 (n + 1) corresponding to the n + 1th scan directly supplied from the latch 33; And an OR circuit 44 that outputs a logical sum of the outputs.
[0012]
[Table 2]

[0013]
As shown in FIG. 3, the operational amplifier 37 has a differential stage 48 and an output stage 49. The differential stage 48 includes parallel-connected P-channel MOS transistors Q11 and Q12 and a parallel-connected N-channel MOS transistor Q21, mirror-connected to a transistor in a bias circuit (not shown) in order to flow a bias current in the operational amplifier 37. Q22, P-channel MOS transistor Q5 for connecting MOS transistor Q11 to power supply potential VDD, N-channel MOS transistor Q6 for connecting MOS transistor Q21 to the ground potential, and for connecting transistor Q11 to bias input BP Transfer gate TG1, transfer gate TG2 for connecting transistor Q21 to bias input BN, and slew rate control signal from level shift circuit 34 on the P channel side gate of transfer gate TG1 An inverter INV1 for feeding, and an inverter INV2 for supplying inverts the slew rate control signal from the level shift circuit 34 to the gate of the P channel gate and the MOS transistor Q6 of the transfer gate TG2. Output stage 39 includes a P channel MOS transistor Q3 and an N channel MOS transistor Q4 for outputting a rising waveform and a falling waveform.
[0014]
Next, the operation of the horizontal driver IC 30 will be described. In the shift register 31, for example, the right shift / start pulse input / output STHR is selected by the shift direction switching signal R / L.
[0015]
First, the taking in of the data signal to the data register 32 in the (n-1) th scanning period will be described. The shift register 31 reads the “H” level of the start pulse STHR at the edge of the clock signal CLK, and sequentially outputs control signals C1, C2,..., C64 for taking in data to the data register 32. The data register 32 corresponds to the nth scan of 6 bits × 384 data lines with a 36 bit width of 6 bits × 6 dots (RGB × 2) by the control signals C1, C2,..., C64 of the shift register 31. Data signals D5 (n), D4 (n),..., D0 (n) are captured.
[0016]
Next, taking in of the data signal to the data register 32 and supply of the data signal to the second latch 39 in the nth scanning period will be described. The first latch 33 is the rising edge of the latch signal STB, and the data signals D5 (n), D4 (n), D4 (n), 6 bits × 384 data lines corresponding to the n-th scan fetched into the data register 32. .., D0 (n), and the data signals D5 (n) and D4 (n) for the upper 2 bits × 384 data lines are output to the second latch 39. Similarly to the case of the (n-1) th scanning period, the data register 32 stores data signals D5 (n + 1), D4 (n + 1), D4 (n + 1), 6 bits × 384 data lines corresponding to the (n + 1) th scanning. ..., D0 (n + 1) is taken in.
[0017]
Next, output of the drive voltage from the voltage follower output circuit 36 in the (n + 1) th scanning period will be described. The second latch 39 receives the data signals D5 (n) and D4 (n) for 2 bits × 384 data lines corresponding to the nth scan output from the first latch 33 at the rising edge of the latch signal STB. Output to the slew rate control circuit 40. The first latch 33 is the rising edge of the latch signal STB and the data signals D5 (n + 1) and D4 (n) for 6 bits × 384 data lines corresponding to the (n + 1) th scan taken in the data register 32. +1),..., D0 (n + 1) to the level shifter 34, and among the data signals for 6 bits × 384 data lines, the data signals D5 (n + 1) for the upper 2 bits × 384 data lines, D4 (n + 1) is output to the second latch 39 and the slew rate control circuit 40.
[0018]
The slew rate control circuit 40 includes 2 bits × 384 data lines D5 (n) and D4 (n) corresponding to the nth scan supplied via the second latch 39, and the first latch 33. The data signals D5 (n + 1) and D4 (n + 1) corresponding to 2 bits × 384 data lines corresponding to the (n + 1) th scan directly supplied from 384 are included in the 384 logic processing units 41 inside. The AND

circuits

42 and 43 and the OR circuit 43 perform logical processing to output a 1-bit slew rate control signal to the level shifter 34. As shown in Table 2, the slew rate control signal includes upper 2 bits of data signals D5 (n) and D4 (n) corresponding to the nth scan, and upper 2 bits of data signal D5 corresponding to the (n + 1) th scan. When at least one of (n + 1) and D4 (n + 1) is “11”, it is “H” level, and when neither data signal is “11”, it is “L” level. It becomes.
[0019]
The level shifter 34 raises the voltage level of the 6-bit data signal from the first latch 33 and the slew rate control signal from the slew rate control circuit 40 to convert the 6-bit data signal into the D / A converter 35 and the slew rate control signal. It outputs to the voltage follower output circuit 36.
[0020]
The voltage follower output circuit 36 controls the slew rates of the 384 operational amplifiers 37 included therein based on the slew rate control signal as follows. When the slew rate control signal is at “H” level, the transfer gates TG1 and TG2 included in the differential stage 48 of the operational amplifier 37 are turned on, the transistors Q5 and Q6 are turned off, and the transistors Q12 and Q22 together with the transistors Q11 and Q21 are also mirror-connected to increase the mirror ratio, and the transistors Q3 and Q4 included in the output stage 49 are controlled to be driven high. When the slew rate control signal is “L” level, the transfer gates TG1 and TG2 included in the differential stage 48 of the operational amplifier 37 are turned off, the transistors Q5 and Q6 are turned on, and the transistors Q11 and Q21 are turned on. Without mirror connection, only the transistors Q12 and Q22 are mirror-connected, and the mirror ratio is reduced, and the transistors Q3 and Q4 included in the output stage 49 are controlled to be driven low.
[0021]
The D / A converter 35 is based on a 6-bit data signal corresponding to each of 384 outputs, and has 64 gradation positive and negative gradation voltages generated by an internal gradation voltage generation circuit by a γ correction power supply input. The voltage follower output circuit 36 in which one of them is selected and the slew rate is controlled to increase the driving capability, and outputs the driving voltage to the 384 data lines with the polarity opposite to that of the nth scanning.
[0022]
Next, the case where the voltage difference between the positive voltage and the negative voltage when the positive voltage and the negative voltage are alternately output from the voltage follower output circuit 36 is large and small will be described with a specific example. First, assuming that the voltage difference between the positive voltage and the negative voltage is large, the operational amplifier 37 outputs the positive gradation voltage VP64 during the nth scan and outputs the negative gradation voltage VN64 during the n + 1th scan. Will be described. From Table 1, the upper 2-bit data signal D5 (n) of the 6-bit data signals D5 (n), D4 (n),..., D0 (n) corresponding to the positive polarity gradation voltage VP64 at the n-th scanning. ), D4 (n) are D5 (n) = “1”, D4 (n) = “1”, and a 6-bit data signal D5 (D5 (n) corresponding to the negative polarity gradation voltage VN64 at the (n + 1) th scanning time. n + 1), D4 (n + 1),..., D0 (n + 1), the upper 2 bits of the data signals D5 (n + 1) and D4 (n + 1) are represented by D5 (n + 1) = " 1 ", D4 (n + 1) =" 1 ". When these data signals are supplied during the (n + 1) th scanning, the slew rate control circuit 40 outputs an “H” level slew rate control signal TR to the operational amplifier 37 as shown in Table 2. When the “H” level slew rate control signal TR is supplied to the operational amplifier 37 at the time of the (n + 1) th scanning, the transistors Q11 and Q21 and the transistors Q11 and Q21 included in the differential stage 48 are also mirror-connected and the mirror ratio is increased. Increases, the bias current increases, and the slew rate is controlled to be high.
[0023]
Next, assuming that the voltage difference between the positive voltage and the negative voltage is small, the operational amplifier 37 outputs the positive gradation voltage VP16 during the nth scan, and outputs the negative gradation voltage VN16 during the n + 1th scan. The case will be described. From Table 1, the upper 2 bits of the 6-bit data signal corresponding to the positive polarity gradation voltage VP16 at the n-th scanning are D5 (n) = “0” and D4 (n) = “0”. The upper 2 bits of the 6-bit data signal corresponding to the negative polarity gradation voltage VN16 at the time of the (n + 1) th scanning are D5 (n + 1) = “0”, D4 (n + 1) = “0”. When these data signals are supplied during the (n + 1) th scan, the slew rate control circuit 40 outputs an “L” level slew rate control signal TR to the operational amplifier 37 as shown in Table 2. In the operational amplifier 37, when the slew rate control signal TR of “L” level is supplied during the (n + 1) th scanning, the transistors Q11 and Q21 included in the differential stage 48 are not mirror-connected, and only the transistors Q12 and Q22 are mirrored. Connected, the mirror ratio is reduced, the bias current is reduced, and the slew rate is controlled to be low.
[0024]
As described above, when the positive voltage and the negative voltage are alternately output from the operational amplifier 37, if the voltage difference between the positive voltage and the negative voltage is large, the slew rate control of “H” level is performed from the slew rate control circuit 40. When the signal TR is output and the slew rate of the operational amplifier 37 is controlled to a high drive, when the voltage difference between the positive voltage and the negative voltage is small, the slew rate control circuit 40 outputs the “L” level slew. Since the rate control signal TR is output and the slew rate of the operational amplifier 37 is controlled to be low drive, the bias current when the voltage difference between the positive voltage and the negative voltage is small is the positive voltage and the negative voltage. Therefore, the current consumption of the operational amplifier 37 can be reduced. Further, if the slew rate of the operational amplifier 37 is controlled to a high drive when the voltage difference between the positive voltage and the negative voltage is small, ringing may occur. In this case, the slew rate of the operational amplifier 37 is set to a low drive. Since control is performed, occurrence of ringing can be prevented.
[0025]
Next, as another embodiment of the present invention, a case where an operational amplifier 57 is used in place of the operational amplifier 37 will be described. The operational amplifier 57 has a differential stage 58 and an output stage 59 as shown in FIG. Differential stage 58 includes a P-channel MOS transistor Q1 and an N-channel MOS transistor Q2 that are mirror-connected to a transistor in a bias circuit (not shown) in order to cause a bias current to flow in operational amplifier 57. Output stage 59 connects P-channel MOS transistors Q31 and Q32 connected in parallel for outputting rising and falling waveforms, N-channel MOS transistors Q41 and 42 connected in parallel, and MOS transistor Q31 to power supply potential VDD. P channel MOS transistor Q5, N channel MOS transistor Q6 for connecting MOS transistor Q41 to the ground potential, transfer gate TG1 for connecting transistor Q31 to the output of differential stage 58, and transistor Q41 being differentially connected A transfer gate TG2 for connection to the output of the stage 58, an inverter INV1 for inverting and supplying the slew rate control signal TR from the level shift circuit 34 to the P channel side gate of the transfer gate TG1, and a transfer gate And an inverter INV2 for supplying inverts the slew rate control signal TR from the level shift circuit 34 to the gate of the P channel gate and the MOS transistor Q6 of TG2.
[0026]
The slew rate of the operational amplifier 57 is controlled as follows. When the slew rate control signal TR is at the “H” level, the transfer gates TG1 and TG2 included in the output stage 59 of the operational amplifier 57 are turned on, the transistors Q5 and Q6 are turned off, and the transistors Q32 and Q42 together with the transistors Q31 and Q41 can also be driven, and are controlled at high drive. When the slew rate control signal TR is at “L” level, the transfer gates TG1 and TG2 included in the output stage 59 of the operational amplifier 57 are turned off, the transistors Q5 and Q6 are turned on, and the transistors Q31 and Q41 are turned on. The transistors Q32 and Q42 are driven off and are controlled to be low-driven.
[0027]
In the operational amplifier 57, the bias current is not switched between the case where the voltage difference between the positive voltage and the negative voltage is small and the case where the voltage difference is large. Therefore, even if the voltage difference between the positive voltage and the negative voltage is small, the current consumption of the operational amplifier 37 is reduced. Can not be lowered. However, when the voltage difference between the positive voltage and the negative voltage is small, the slew rate of the operational amplification 57 is controlled to be low, so that the occurrence of ringing can be prevented as in the operational amplification 37.
[0028]
In the above-described embodiment, the operational amplifiers arranged in the voltage follower output circuit 36 have been described with the operational amplifiers 37 and 57 of the one-amplifier system arranged for both rising and falling, but 384 data lines are used. N-th (N = 1, 3,..., 383) and (N + 1) -th set of N, and N-th and (N + 1) -th are connected to the rising-dedicated operational amplifier and falling-dedicated operational amplifier 2 An amplifier type operational amplifier may be used.
[0029]
【The invention's effect】
According to the present invention, when a positive voltage and a negative voltage are alternately output from the driving device of the liquid crystal display device to each data line, the slew rate of the voltage follower output circuit is determined according to the voltage difference between the positive voltage and the negative voltage. When the voltage difference between the positive voltage and the negative voltage is large, the slew rate of the voltage follower output circuit is controlled to a high drive, whereas the voltage difference between the positive voltage and the negative voltage is If it is small, ringing can be prevented when the slew rate of the voltage follower output circuit is controlled to be low. When the voltage difference between the positive voltage and the negative voltage is small, the bias current in the differential stage of the operational amplifier included in the voltage follower output circuit is made smaller than when the voltage difference is large, and the slew rate of the voltage follower output circuit is reduced. Can be controlled to a low drive, the current consumption of the voltage follower output circuit can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a horizontal driver IC according to an embodiment of the present invention.
2 is a circuit diagram of a slew rate control circuit used in the horizontal driver IC of FIG. 1. FIG.
3 is a circuit diagram of a main part of an operational amplifier according to an embodiment used in the horizontal driver IC shown in FIG. 1;
FIG. 4 is a circuit diagram of a main part of an operational amplifier of another embodiment used in the horizontal driver IC of FIG. 1;
FIG. 5 is a schematic structural diagram of a liquid crystal display module.
FIG. 6 is a block diagram showing a schematic configuration of a conventional horizontal driver IC.
7 is a circuit diagram of a main part of an operational amplifier used in the horizontal driver IC of FIG. 6;
[Explanation of symbols]
30 Horizontal driver IC
31 Shift register
32 data registers
33 First latch
34 Level Shifter
35 D / A converter
36 Voltage follower output circuit
37, 57 operational amplifier
39 Second latch
40 Slew rate control circuit
41 Logic processing section
42, 43 AND circuit
44 OR circuit
48, 58 Operational amplifier differential stage
49,59 Operational amplifier output stage

Claims

For each line-sequential scan of the scanning lines of the liquid crystal panel, a k-bit data signal corresponding to the data lines of the liquid crystal panel is converted to a desired level among the gradation voltages of 2 k gradations by the D / A converter. Actively displaying 2k gray scales by converting positive voltage and negative voltage alternately into a regulated voltage and increasing the driving capability by a voltage follower output circuit and outputting it to the data line. In the driving method of the matrix driving type liquid crystal display device,
Logically processing the data signal corresponding to the nth scan and the data signal corresponding to the (n + 1) th scan, and switching the slew rate of the voltage follower output circuit during the (n + 1) th scan according to the result. A method for driving a liquid crystal display device.

2. The driving method of a liquid crystal display device according to claim 1, wherein the logical processing is performed by the upper x bits of the k bits.

For each line-sequential scan of the scanning lines of the liquid crystal panel, the k-bit data signal is converted into one gradation voltage of gradation voltages of 2k tones corresponding to the data lines of the liquid crystal panel. And a D / A converter that alternately outputs positive and negative voltages with respect to the common voltage, and a voltage follower output circuit that outputs the converted grayscale voltage to the data line by increasing the driving capability. In the driving device of the liquid crystal display device of the active matrix driving system that displays the 2 k power gradation,
A slew rate that switches a slew rate of the voltage follower output circuit during the (n + 1) th scanning by supplying a data signal corresponding to the nth scanning and a data signal corresponding to the (n + 1) th scanning among the data signals. A drive device for a liquid crystal display device comprising a control circuit.

4. The driving device of a liquid crystal display device according to claim 3, wherein the slew rate control circuit is supplied with an upper x bit data signal of the k bit data signals.

4. The driving device of a liquid crystal display device according to claim 3, wherein the slew rate control circuit includes a logic processing unit corresponding to the data line.

The voltage follower output circuit has a voltage follower connection operational amplifier corresponding to the data line, and is included in the differential stage of the operational amplifier, and the mirror ratio of the transistor of the bias circuit and the transistor that is mirror-connected is 4. The driving device for a liquid crystal display device according to claim 3, wherein the driving device is switched by the slew rate control circuit.

A first latch that outputs a k-bit data signal that is serial / parallel converted corresponding to a data line of the liquid crystal panel at a rising edge of the latch signal;
The k-bit data signal output from the first latch is converted into one gradation voltage of gradation voltages of 2k gradations, and alternately output with positive polarity and negative polarity with respect to the common voltage. D / A converter to
A voltage follower output circuit for increasing the driving capability and outputting the output from the D / A converter to the data line;
A second latch that outputs an upper x-bit data signal of the k-bit data signal output from the first latch at a rising edge of the latch signal;
The upper x bit data signal is logically processed with respect to the data signal corresponding to the (n + 1) th scan output from the first latch and the data signal corresponding to the nth scan output from the second latch. In accordance with this result, a liquid crystal display device of an active matrix driving system which displays a 2 k power gradation display, comprising a slew rate control circuit for switching the slew rate of the voltage follower output circuit during the (n + 1) th scanning. Drive device.