KR100973822B1 - Driving apparatus of liquid crystal display - Google Patents

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Abstract

본 발명은 액정 표시 장치의 구동 장치에 관한 것으로서, 소비 전력을 감소시킬 수 있는 다양한 반전 구동이 가능한 액정 표시 장치의 구동 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving device of a liquid crystal display device, and more particularly, to a driving device of a liquid crystal display device capable of various inverted driving that can reduce power consumption.

스위칭 소자를 각각 포함하는 복수의 화소를 포함하는 액정 표시 장치를 구동하는 장치로서, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부, 복수의 계조 전압을 생성하는 계조 전압 생성부, 상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고 공통 전압을 생성하는 공통 전압 생성부를 포함하며, 상기 시프트 레지스터 각각은 복수의 스위칭 소자에 병렬로 연결되어 있고, 상기 스위칭 소자는 복수의 선택 신호에 의하여 순차적으로 턴온된다. A device for driving a liquid crystal display including a plurality of pixels each including a switching element, comprising: a gate driver including a plurality of shift registers arranged in a row, a gray voltage generator for generating a plurality of gray voltages, and the gray voltages And a data driver for supplying a voltage corresponding to the image data as the data voltage to the pixel, and a common voltage generator for generating a common voltage, each of the shift registers being connected in parallel to a plurality of switching elements. The devices are sequentially turned on by a plurality of selection signals.

이런 방식으로, 소비 전력을 낮추는 한편 다양한 반전 구동을 행할 수 있다.In this way, various inversion driving can be performed while lowering power consumption.

액정표시장치, 게이트구동부, 시프트레지스터, 클록신호, 수직동기시작신호, 중소형, 공통전압, 반전LCD, gate driver, shift register, clock signal, vertical synchronization start signal, small and medium size, common voltage, inversion

Description

액정 표시 장치의 구동 장치 {DRIVING APPARATUS OF LIQUID CRYSTAL DISPLAY}Driving device of liquid crystal display {DRIVING APPARATUS OF LIQUID CRYSTAL DISPLAY}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3a는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다.3A is a block diagram of a gate driver according to an exemplary embodiment of the present invention.

도 3b는 도 3a에 도시한 시프트 레지스터의 상세 회로도이다.FIG. 3B is a detailed circuit diagram of the shift register shown in FIG. 3A.

도 3c는 도 3b에 도시한 시프트 레지스터의 타이밍도이다.3C is a timing diagram of the shift register shown in FIG. 3B.

도 4a는 본 발명의 다른 실시예에 따른 시프트 레지스터의 블록도이다.4A is a block diagram of a shift register according to another embodiment of the present invention.

도 4b는 도 4a에 도시한 시프트 레지스터의 상세 회로도이다.4B is a detailed circuit diagram of the shift register shown in FIG. 4A.

도 4c는 도 4b에 도시한 시프트 레지스터의 타이밍도이다.4C is a timing diagram of the shift register shown in FIG. 4B.

도 5는 도 3 및 도 4에 도시한 게이트 출력 신호, 공통 전압 및 스위칭 선택 신호의 타이밍도이다.5 is a timing diagram of the gate output signal, the common voltage, and the switching selection signal shown in FIGS. 3 and 4.

도 6은 본 발명의 다른 실시예에 따른 시프트 레지스터의 구조를 나타내는 도면이다.6 is a diagram illustrating a structure of a shift register according to another embodiment of the present invention.

도 7은 본 발명의 또 다른 실시예에 따른 시프트 레지스터의 구조를 나타내는 도면이다.7 is a diagram showing the structure of a shift register according to another embodiment of the present invention.

본 발명은 액정 표시 장치의 구동 장치에 관한 것이다.The present invention relates to a drive device for a liquid crystal display device.

일반적인 액정 표시 장치(liquid crystal display, LCD)는 화소 전극 및 공통 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 화소 전극은 행렬의 형태로 배열되어 있고 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압을 인가 받는다. 공통 전극은 표시판의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다. 화소 전극과 공통 전극 및 그 사이의 액정층은 회로적으로 볼 때 액정 축전기를 이루며, 액정 축전기는 이에 연결된 스위칭 소자와 함께 화소를 이루는 기본 단위가 된다.A typical liquid crystal display (LCD) includes two display panels provided with pixel electrodes and a common electrode, and a liquid crystal layer having dielectric anisotropy interposed therebetween. The pixel electrodes are arranged in a matrix and connected to switching elements such as thin film transistors (TFTs) to receive data voltages one by one in sequence. The common electrode is formed over the entire surface of the display panel and receives a common voltage. The pixel electrode, the common electrode, and the liquid crystal layer therebetween form a liquid crystal capacitor, and the liquid crystal capacitor becomes a basic unit that forms a pixel together with a switching element connected thereto.

이러한 액정 표시 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 형성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이 때, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임별로, 행별로, 또는 도트별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.In such a liquid crystal display, a voltage is applied to two electrodes to form an electric field in the liquid crystal layer, and the intensity of the electric field is adjusted to control the transmittance of light passing through the liquid crystal layer to obtain a desired image. At this time, in order to prevent deterioration caused by the application of an electric field in one direction to the liquid crystal layer for a long time, the polarity of the data voltage with respect to the common voltage is inverted frame by frame, row, or dot.

한편, 저전력을 요구하는 중소형 액정 표시 장치는 전력을 소모를 줄이기 위하여 행별로 반전하는 라인 반전(line inversion)을 주로 이용한다. 최근에는 소비 전력을 더 낮추기 위하여 스킵 2B 반전(skip 2B inversion) 방식을 이용한다. Meanwhile, small and medium sized liquid crystal display devices requiring low power mainly use line inversion that inverts row by row in order to reduce power consumption. Recently, skip 2B inversion is used to further reduce power consumption.                         

이는 라인 반전의 일종으로서 게이트선을 3개의 그룹으로 편성하고, 각 그룹에 속하는 게이트선별로 그리고 그룹별로 순차적으로 게이트 신호를 인가하여 한 프레임동안 반전되는 공통 전압의 반전 회수를 3회로 낮추는 방식이다. This is a type of line inversion, in which gate lines are organized into three groups, and gate signals are sequentially applied to each gate line and each group to reduce three times the inversion of the common voltage inverted for one frame.

본 발명이 이루고자 하는 기술적 과제는 라인 반전 방식을 이용하여 전력 소비를 감소시킬 수 있는 액정 표시 장치의 구동 장치를 제공하는 것이다.An object of the present invention is to provide a driving device of a liquid crystal display device which can reduce power consumption by using a line inversion method.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 액정 표시 장치의 구동 장치는, 스위칭 소자를 각각 포함하는 복수의 화소를 포함하며, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부, 복수의 계조 전압을 생성하는 계조 전압 생성부, 상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고 공통 전압을 생성하는 공통 전압 생성부를 포함하며, 상기 시프트 레지스터 각각은 복수의 스위칭 소자에 병렬로 연결되어 있고, 상기 스위칭 소자는 복수의 선택 신호에 의하여 순차적으로 턴온된다.According to an aspect of the present invention, there is provided a driving apparatus of a liquid crystal display device including: a plurality of gate drivers including a plurality of pixels each including a switching element, and a plurality of shift registers arranged in a row; A gray voltage generator for generating a gray voltage of a gray scale; a data driver for supplying a voltage corresponding to image data among the gray voltages to the pixel as a data voltage; and a common voltage generator for generating a common voltage. Is connected in parallel to a plurality of switching elements, and the switching elements are sequentially turned on by a plurality of selection signals.

한편, 상기 시프트 레지스터 중 첫 번째 시프트 레지스터는 한 프레임동안 상기 선택 신호의 수효만큼 수직 동기 시작 신호(STV)를 입력받을 수 있으며, 상기 공통 전압은 한 프레임동안 상기 선택 신호의 수효만큼 반전되는 것이 바람직하다.On the other hand, the first shift register of the shift register may receive the vertical synchronization start signal (STV) as many as the number of the selection signal for one frame, the common voltage is preferably inverted by the number of the selection signal for one frame. Do.

또한, 상기 시프트 레지스터 중 이웃한 시프트 레지스터는 위상이 서로 반대인 제1 및 제2 클록 신호를 인가받을 수 있다. In addition, neighboring shift registers among the shift registers may receive first and second clock signals having opposite phases.                     

이 때, 상기 시프트 레지스터가 복수의 CMOS 트랜지스터로 이루어지는 경우, 상기 클록 신호의 주기는 1H인 일 수 있다.At this time, when the shift register is composed of a plurality of CMOS transistors, the period of the clock signal may be 1H.

이와는 달리, 상기 시프트 레지스터가 다음 단 시프트 레지스터의 출력에 기초하여 현재의 시프트 레지스터의 출력을 내보내는 경우 상기 시프트 레지스터는 복수의 NMOS 또는 PMOS 트랜지스터로 이루어질 수 있으며, 이 때 상기 클록 신호의 주기는 2H일 수 있다.Alternatively, when the shift register outputs the output of the current shift register based on the output of the next stage shift register, the shift register may consist of a plurality of NMOS or PMOS transistors, wherein the period of the clock signal is 2H. Can be.

본 발명의 다른 실시예에 따른 액정 표시 장치의 구동 장치는 스위칭 소자를 각각 포함하는 복수의 화소를 포함하며, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부, 복수의 계조 전압을 생성하는 계조 전압 생성부, 상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고 공통 전압을 생성하는 공통 전압 생성부를 포함하며, 상기 시프트 레지스터는 복수의 시프트 레지스터 그룹을 포함하며, 상기 시프트 레지스터 그룹은 소정의 시프트 레지스터를 포함하고, 상기 시프트 레지스터 그룹은 교대로 배치되어 있다.A driving apparatus of a liquid crystal display according to another exemplary embodiment of the present invention includes a plurality of pixels each including a switching element, a gate driver including a plurality of shift registers arranged in a row, and a gray level for generating a plurality of gray voltages. A voltage generator, a data driver configured to supply a voltage corresponding to image data among the gray scale voltages to the pixel as a data voltage, and a common voltage generator configured to generate a common voltage, wherein the shift register includes a plurality of shift register groups. The shift register group includes a predetermined shift register, and the shift register groups are alternately arranged.

여기서, 상기 복수의 시프트 레지스터 그룹의 첫 번째 시프트 레지스터 각각은 수직 동기 시작 신호에 기초하여 게이트 출력을 생성할 수 있다.Here, each of the first shift registers of the plurality of shift register groups may generate a gate output based on the vertical synchronization start signal.

이와는 달리, 상기 복수의 시프트 레지스터 그룹 중 한 그룹의 첫 번째 시프트 레지스터는 수직 동기 시작 신호에 기초하여 게이트 출력을 생성하고, 나머지 그룹의 첫 번째 시프트 레지스터는 상기 한 그룹의 마지막 시프트 레지스터의 출력에 기초하여 게이트 출력을 생성할 수 있다. Alternatively, the first shift register of one of the plurality of shift register groups produces a gate output based on a vertical sync start signal, and the first shift register of the remaining groups is based on the output of the last shift register of the group. To generate a gate output.                     

여기서, 상기 공통 전압은 한 프레임동안 상기 그룹의 수효만큼 반전될 수 있으며, 상기 시프트 레지스터 중 이웃한 시프트 레지스터는 위상이 서로 반대인 제1 및 제2 클록 신호를 인가받을 수 있다.Here, the common voltage may be inverted by the number of the group for one frame, and neighboring shift registers of the shift registers may receive first and second clock signals having opposite phases.

이 때, 상기 시프트 레지스터가 복수의 CMOS 트랜지스터로 이루어지는 경우, 상기 클록 신호의 주기는 1H일 수 있다.At this time, when the shift register is composed of a plurality of CMOS transistors, the period of the clock signal may be 1H.

이와는 달리, 상기 시프트 레지스터가 다음 단 시프트 레지스터의 출력에 기초하여 현재의 시프트 레지스터의 출력을 내보내는 경우 상기 시프트 레지스터는 복수의 NMOS 또는 PMOS 트랜지스터로 이루어일 수 있으며, 이 때 상기 클록 신호의 주기는 2H일 수 있다.Alternatively, when the shift register outputs the output of the current shift register based on the output of the next stage shift register, the shift register may consist of a plurality of NMOS or PMOS transistors, wherein the period of the clock signal is 2H. Can be.

한편, 상기 시프트 레지스터는 상기 스위칭 소자와 동일한 공정으로 형성될 수 있다.On the other hand, the shift register may be formed in the same process as the switching element.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

이제 본 발명의 실시예에 따른 액정 표시 장치의 구동 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a driving device of a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.FIG. 1 is a block diagram of a liquid crystal display device according to an embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of a pixel of a liquid crystal display device according to an embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구 동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.As shown in FIG. 1, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel assembly 300, a gate driver 400 connected thereto, a data driver 500, and a data driver. The gray voltage generator 800 connected to the signal 500 and the signal controller 600 for controlling the gray voltage are included.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.The liquid crystal panel assembly 300 includes a plurality of display signal lines G 1 -G n , D 1 -D m and a plurality of pixels connected to the plurality of display signal lines G 1 -G n , D 1 -D m , and arranged in a substantially matrix form. .

표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선 (D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. The display signal lines G 1 -G n and D 1 -D m are a plurality of gate lines G 1 -G n for transmitting a gate signal (also called a “scan signal”) and a data signal line or data for transmitting a data signal. It includes the line (D 1 -D m ). The gate lines G 1 -G n extend substantially in the row direction and are substantially parallel to each other, and the data lines D 1 -D m extend substantially in the column direction and are substantially parallel to each other.

각 화소는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.Each pixel includes a switching element Q connected to a display signal line G 1 -G n , D 1 -D m , and a liquid crystal capacitor C LC and a storage capacitor C ST connected thereto. It includes. The holding capacitor C ST can be omitted as necessary.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G1-Gn) 및 데이터선(D1-D m)에 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CST)에 연결되어 있다.The switching element Q is provided on the lower panel 100, and the control terminal and the input terminal are connected to the gate line G 1 -G n and the data line D 1 -D m, respectively. The output terminal is connected to the liquid crystal capacitor C LC and the storage capacitor C ST .

액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200) 의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.The liquid crystal capacitor C LC has two terminals, the pixel electrode 190 of the lower panel 100 and the common electrode 270 of the upper panel 200, and the liquid crystal layer 3 between the two electrodes 190 and 270. It functions as a dielectric. The pixel electrode 190 is connected to the switching element Q, and the common electrode 270 is formed on the front surface of the upper panel 200 and receives a common voltage V com . Unlike in FIG. 2, the common electrode 270 may be provided in the lower panel 100. In this case, both electrodes 190 and 270 may be linear or rod-shaped.

유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor C ST is formed by overlapping a separate signal line (not shown) and the pixel electrode 190 provided on the lower panel 100, and a predetermined voltage such as a common voltage V com is applied to the separate signal line. Is approved. However, the storage capacitor C ST may be formed such that the pixel electrode 190 overlaps the front end gate line directly above the insulator.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.Meanwhile, in order to implement color display, each pixel must display color, which is possible by providing a red, green, or blue color filter 230 in a region corresponding to the pixel electrode 190. In FIG. 2, the color filter 230 is formed in a corresponding region of the upper panel 200. Alternatively, the color filter 230 may be formed above or below the pixel electrode 190 of the lower panel 100.

액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.A polarizer (not shown) for polarizing light is attached to an outer surface of at least one of the two display panels 100 and 200 of the liquid crystal panel assembly 300.

계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.The gray voltage generator 800 generates two sets of gray voltages related to the transmittance of the pixel. One of the two sets has a positive value for the common voltage (V com ) and the other set has a negative value.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G1-Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.The gate driver 400 is connected to the gate lines G 1 -G n of the liquid crystal panel assembly 300 to receive a gate signal formed by a combination of a gate on voltage V on and a gate off voltage V off from the outside. It is applied to the gate lines G 1 -G n .

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다. The data driver 500 is connected to the data lines D 1 -D m of the liquid crystal panel assembly 300 to select the gray voltage from the gray voltage generator 800 and apply the gray voltage to the pixel as a data signal. It consists of a circuit.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.The signal controller 600 generates control signals for controlling operations of the gate driver 400 and the data driver 500, and provides the corresponding control signals to the gate driver 400 and the data driver 500.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.Next, the display operation of the liquid crystal display will be described in more detail.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.The signal controller 600 inputs an input control signal for controlling the RGB image signals R, G, and B and their display from an external graphic controller (not shown), for example, a vertical sync signal V sync and a horizontal sync signal. (H sync ), a main clock (MCLK), a data enable signal (DE) is provided. The signal controller 600 generates a gate control signal CONT1 and a data control signal CONT2 based on the input control signal, and adjusts the image signals R, G, and B to match the operating conditions of the liquid crystal panel assembly 300. After appropriately processing, the gate control signal CONT1 is sent to the gate driver 400, and the data control signal CONT2 and the processed image signals R ', G', and B 'are sent to the data driver 500.

게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 온 전압 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.The gate control signal CONT1 includes a vertical synchronization start signal STV indicating the start of output of the gate on pulse (gate on voltage section), a gate clock signal CPV for controlling the output timing of the gate on pulse, and a gate on pulse. An output enable signal OE or the like that defines a width.

데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.The data control signal CONT2 is a load for applying a corresponding data voltage to the horizontal synchronization start signal STH indicating the start of input of the image data R ', G', and B 'and the data lines D 1 -D m . Signal LOAD, inverted signal RVS and data that inverts the polarity of the data voltage with respect to common voltage V com (hereinafter referred to as " polarity of data voltage " by reducing " polarity of data voltage with respect to common voltage "). Clock signal HCLK and the like.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받아 시프트시키고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환하고, 이를 해당 데이터선(D1-Dm)에 인가한다.The data driver 500 sequentially receives and shifts image data R ', G', and B 'corresponding to one row of pixels according to the data control signal CONT2 from the signal controller 600, and generates a gray voltage. The image data R ', G', B 'is converted into the corresponding data voltage by selecting the gray voltage corresponding to each of the image data R', G ', and B' among the gray voltages from the unit 800. Then, it is applied to the corresponding data line D 1 -D m .

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G 1-Gn)에 연결 된 스위칭 소자(Q)를 턴온시키면 데이터선(D1-Dm)에 인가된 데이터 전압이 턴온된 스위칭 소자(Q)를 통하여 해당 화소에 인가된다.The gate driver 400 applies the gate-on voltage V on to the gate lines G 1 -G n in response to the gate control signal CONT1 from the signal controller 600, thereby applying the gate lines G 1 -G n. When the switching element Q connected to the () is turned on, the data voltage applied to the data lines D 1 -D m is applied to the corresponding pixel through the turned-on switching element Q.

화소에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(CLC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리한다. 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.The difference between the data voltage applied to the pixel and the common voltage V com is shown as the charging voltage of the liquid crystal capacitor C LC , that is, the pixel voltage. The liquid crystal molecules vary in arrangement depending on the magnitude of the pixel voltage. As a result, the polarization of light passing through the liquid crystal layer 3 changes. The change in polarization is represented by a change in transmittance of light by a polarizer (not shown) attached to the display panels 100 and 200.

1 수평 주기(또는 "1H")[수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기]가 지나면 데이터 구동부(500)와 게이트 구동부(400)는 다음 행의 화소에 대하여 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von )을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("컬럼 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전")After one horizontal period (or “1H”) (one period of the horizontal sync signal H sync , the data enable signal DE, and the gate clock CPV), the data driver 500 and the gate driver 400 are next. The same operation is repeated for the pixels in the row. In this manner, the gate-on voltages V on are sequentially applied to all the gate lines G 1 -G n during one frame to apply data voltages to all the pixels. At the end of one frame, the next frame starts and the state of the inversion signal RVS applied to the data driver 500 is controlled so that the polarity of the data voltage applied to each pixel is opposite to that of the previous frame ("frame inversion). "). In this case, the polarity of the data voltage flowing through one data line may be changed (“column inversion”) or the polarity of the data voltage applied to one pixel row may be different according to the characteristics of the inversion signal RVS within one frame ( "Dot reversal")

그러면 게이트 구동부의 구조와 동작에 대하여 도면을 참고로 하여 좀더 상세하게 설명한다. The structure and operation of the gate driver will be described in more detail with reference to the accompanying drawings.                     

도 3a는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이며, 도 3b는 도 3a에 도시한 시프트 레지스터의 상세 회로도이고, 도 3c는 도 3b에 도시한 시프트 레지스터의 타이밍도이다.3A is a block diagram of a gate driver according to an exemplary embodiment of the present invention, FIG. 3B is a detailed circuit diagram of the shift register shown in FIG. 3A, and FIG. 3C is a timing diagram of the shift register shown in FIG. 3B.

도 3a에 도시한 바와 같이, 게이트 구동부(400)는 일렬로 배열된 복수의 시프트 레지스터(410)를 포함하며, 시프트 레지스터(410)는 화소의 스위칭 소자와 동일한 공정으로 형성되어 동일한 기판위에 집적될 수 있다.As shown in FIG. 3A, the gate driver 400 includes a plurality of shift registers 410 arranged in a row, and the shift registers 410 are formed in the same process as the switching elements of the pixel and integrated on the same substrate. Can be.

도시한 시프트 레지스터(410)는 첫 번째와 두 번째 시프트 레지스터로서, 첫 번째 시프트 레지스터의 경우에는 수직 동기 시작 신호(STV)와 클록 신호(CK1, CK2)에 동기하여 게이트 출력을 생성하고, 두 번째 이 후의 각 시프트 레지스터(410)는 전단 게이트 출력과 클록 신호(CK1, CK2)에 동기하여 게이트 출력을 생성한다. The shift register 410 shown is the first and second shift registers. In the case of the first shift register, a gate output is generated in synchronization with the vertical synchronization start signal STV and the clock signals CK1 and CK2. Each subsequent shift register 410 generates a gate output in synchronization with the front gate output and the clock signals CK1 and CK2.

이웃한 시프트 레지스터(410)는 서로 다른 클록 신호(CK1, CK2)를 입력받는데, 두 클록 신호(CK1, CK2)는 위상이 반대이며 1H의 주기를 가진다. 각 클록 신호(CK1, CK2)는 화소의 스위칭 소자(Q)를 구동할 수 있도록 하이인 경우는 게이트 온 전압(Von)이고 로우인 경우는 게이트 오프 전압(Voff)이다. The neighboring shift register 410 receives different clock signals CK1 and CK2, and the two clock signals CK1 and CK2 are opposite in phase and have a period of 1H. Each of the clock signals CK1 and CK2 is a gate on voltage V on when it is high so as to drive the switching element Q of the pixel, and a gate off voltage V off when it is low.

각 시프트 레지스터(410)의 출력은 세 개의 스위칭 소자[SW1-SW3, SW4-SW6,..SW(3n+4)-SW(3n+6)]에 병렬로 연결되어 있으며, 스위칭 소자를 선택하는 신호에 따라 해당하는 게이트선(G1-Gn)에 출력된다.The output of each shift register 410 is connected in parallel to the three switching elements [SW1-SW3, SW4-SW6, ..SW (3n + 4) -SW (3n + 6)]. According to the signal is output to the corresponding gate line (G 1 -G n ).

도 3b에 도시한 바와 같이, 각 시프트 레지스터(410)는 복수의 3상태 버퍼(tri-state buffer)(TSB1-TSB4, TSB5-TSB8) 및 인버터(INV1-INV4, INV5-INV8)를 포함한다.As shown in FIG. 3B, each shift register 410 includes a plurality of tri-state buffers TSB1-TSB4, TSB5-TSB8 and inverters INV1-INV4, INV5-INV8.

여기서, 3상태 버퍼(TSB1-TSB4, TSB5-TSB8)와 인버터(INV1-INV4, INV5-INV8)는 알려진 바와 같이 CMOS 트랜지스터로 구현된다. 3상태 버퍼(TSB1-TSB4, TSB5-TSB8)는 1개의 CMOS 트랜지스터와 이와 직렬로 상하로 각각 연결된 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어지며, 인버터(INV1-INV4, INV5-INV8)는 1개의 CMOS 트랜지스터로 이루어진다. 또한, 여기서의 3상태 버퍼는 입력을 반전시키는 반전 3상태 버퍼이다.Here, the tri-state buffers TSB1-TSB4, TSB5-TSB8 and inverters INV1-INV4, INV5-INV8 are implemented with CMOS transistors as is known. The tri-state buffers TSB1-TSB4 and TSB5-TSB8 consist of one CMOS transistor and NMOS transistors and PMOS transistors connected in series with each other in series, and the inverters INV1-INV4 and INV5-INV8 are one CMOS transistor. Is done. Also, the tristate buffer here is an inverted tristate buffer that inverts the input.

이하에서는 첫 번째 시프트 레지스터와 두 번째 시프트 레지스터(410)를 이루는 3상태 버퍼(TSB1-TSB4, TSB5-TSB8)와 인버터(INV1-INV4, INV5-INV8)의 연결관계는 동일하므로, 첫 번째 시프트 레지스터(410)에 대하여만 설명한다.Hereinafter, since the connection between the three-state buffers TSB1-TSB4 and TSB5-TSB8 and the inverters INV1-INV4 and INV5-INV8 constituting the first shift register and the second shift register 410 is the same, the first shift register is the same. Only 410 will be described.

도시한 바와 같이, 3상태 버퍼(TSB1, TSB3)와 인버터(INV1, INV2)는 직렬로 연결되며, 나머지 3상태 버퍼(TSB2, TSB4)는 인버터(INV1, INV2)에 각각 병렬로 연결되어 있다. 알려진 바와 같이, 인버터(INV1, INV2)와 병렬로 연결되어 있는 3상태 버퍼(TSB2, TSB3)는 래치(latch)의 역할을 하며 일정 시간동안 이전 신호를 유지한다.As shown, the three-state buffers TSB1 and TSB3 and the inverters INV1 and INV2 are connected in series, and the remaining three-state buffers TSB2 and TSB4 are connected to the inverters INV1 and INV2 in parallel. As is known, the tri-state buffers TSB2 and TSB3 connected in parallel with the inverters INV1 and INV2 serve as latches and hold the previous signal for a period of time.

인버터(INV1-INV4)는 입력 단자와 출력 단자를 포함하며, 3상태 버퍼(TSB1-TSB4)는 입력 단자와 출력 단자 이외에 클록 신호(CK1, CK2)를 수신하는 단자를 더 포함한다.The inverters INV1-INV4 include an input terminal and an output terminal, and the tri-state buffer TSB1-TSB4 further includes a terminal for receiving clock signals CK1 and CK2 in addition to the input terminal and the output terminal.

3상태 버퍼(TSB1, TSB4)는 클록 신호(CK1)가 하이가 될 때 턴온되어 입력 신 호를 반전시켜 내보내며, 클록 신호(CK1)가 로우가 될 때 턴오프된다.The three-state buffers TSB1 and TSB4 are turned on when the clock signal CK1 becomes high to invert the input signal and are turned off when the clock signal CK1 becomes low.

이와는 달리, 3상태 버퍼(TSB2, TSB3)는 클록 신호(CK2)가 하이가 될 때 턴온되어 입력 신호를 반전시켜 내보내며, 클록 신호(CK2)가 로우가 될 때 턴오프된다. 물론 여기서 턴오프는 고임피던스(high impedance)가 상태가 되어 출력이 생성되지 않음을 의미한다.In contrast, the three-state buffers TSB2 and TSB3 are turned on when the clock signal CK2 becomes high to invert the input signal, and are turned off when the clock signal CK2 becomes low. Of course, the turn-off here means that the high impedance is in a state and no output is produced.

도 3c를 참조하여 도 3b에 도시한 시프트 레지스터의 동작에 대하여 설명한다.The operation of the shift register shown in FIG. 3B will be described with reference to FIG. 3C.

먼저 첫 번째 시프트 레지스터(410)에 수직 동기 시작 신호(STV)가 입력되고 이어 시간(t1)에 클록 신호(CK1)가 하이가 된다. First, the vertical synchronization start signal STV is input to the first shift register 410, and then the clock signal CK1 becomes high at time t 1 .

이 때, 3상태 버퍼(STB1)는 턴온 상태이고, 3상태 버퍼(TSB2, TSB3)는 턴오프 상태이므로, 입력된 수직 동기 시작 신호(STV)는 3상태 버퍼(TSB1)와 인버터(INV1)를 통해 두 번 반전되어 도 3c에 도시한 바와 같은 노드(A)의 신호를 생성한다.At this time, since the three-state buffer STB1 is turned on and the three-state buffers TSB2 and TSB3 are turned off, the input vertical synchronization start signal STV is connected to the three-state buffer TSB1 and the inverter INV1. It is inverted twice through to generate a signal of node A as shown in FIG. 3C.

이어, 시간(t2)에 클록 신호(CK1)가 로우가 되고 클록 신호(CK2)가 하이가 되면, 3상태 버퍼(TSB1)는 턴오프되고, 3상태 버퍼(TSB2, TSB3)는 턴온된다. 이 때, 노드(A)의 신호는 여전히 하이이고 노드(A) 신호는 각각 3상태 버퍼(TSB2)와 3상태 버퍼(TSB3)로 입력된다. 그러면 인버터(INV1)와 3상태 버퍼(TSB2)는 폐회로를 형성하면서 계속 순환하게 되고 노드(A) 신호는 클록 신호(CK1, CK2)의 반주기동안 계속되면서 하이를 유지하므로 이러한 특성이 전술한 래치의 기능을 한다. 또한, 노드(A) 신호는 노드(B)로 전달되어 도시한 바와 같은 노드(B) 신호를 생성한다.Subsequently, when the clock signal CK1 becomes low and the clock signal CK2 becomes high at time t 2 , the tri-state buffer TSB1 is turned off and the tri-state buffers TSB2 and TSB3 are turned on. At this time, the signal of the node A is still high and the node A signal is input to the tri-state buffer TSB2 and the tri-state buffer TSB3, respectively. Then, the inverter INV1 and the tri-state buffer TSB2 continue to circulate while forming a closed circuit, and the node A signal is kept high for half a period of the clock signals CK1 and CK2. Function The node A signal is also passed to node B to produce a node B signal as shown.

이어, 시간(t3)에 클록 신호(CK1)가 하이가 되고 클록 신호(CK2)가 로우가 되면, 3상태 버퍼(TSB3)는 턴오프되고 3상태 버퍼(TSB4, TSB5)는 턴온된다. 이 때, 노드(B)의 신호는 여전히 하이이고 전술한 노드(A)에서와 같이 폐회로를 형성하여 순환하면서 클록 신호(CK1, CK2)의 반주기동안 하이를 유지하여 전체적으로 1H동안 하이를 출력한다. 이러한 노드(B)의 출력은 2개의 인버터(INV3, INV4)를 첫 번째 게이트 신호 출력(Gout1)을 생성한다.Subsequently, when the clock signal CK1 becomes high and the clock signal CK2 becomes low at time t 3 , the tri-state buffer TSB3 is turned off and the tri-state buffers TSB4 and TSB5 are turned on. At this time, the signal of the node B is still high and forms a closed circuit as in the node A described above, and circulates to maintain high for half a period of the clock signals CK1 and CK2 to output high for 1H as a whole. The output of this node B generates two inverters INV3 and INV4 to the first gate signal output Gout1.

이러한 방식으로 두 번째 시프트 레지스터(410)도 동일한 동작을 반복하여 도시한 바와 같이 1H가 시프트된 게이트 신호 출력(Gout4)을 생성한다.In this manner, the second shift register 410 repeats the same operation to generate the gate signal output Gout4 shifted by 1H as shown.

그러면, 도 4a 내지 도 4c를 참조하여 NMOS 트랜지스터로 시프트 레지스터를 구성하는 경우에 대하여 설명한다.Next, a case in which a shift register is formed of an NMOS transistor will be described with reference to FIGS. 4A to 4C.

도 4a는 본 발명의 다른 실시예에 따른 시프트 레지스터의 블록도이고, 도 4b는 도 4a에 도시한 시프트 레지스터의 상세 회로도이며, 도 4c는 도 4b에 도시한 시프트 레지스터의 타이밍도이다.4A is a block diagram of a shift register according to another embodiment of the present invention, FIG. 4B is a detailed circuit diagram of the shift register shown in FIG. 4A, and FIG. 4C is a timing diagram of the shift register shown in FIG. 4B.

도 4a에 도시한 바와 같이, 시프트 레지스터(410)는 N 번째 시프트 레지스터(410)이며, 도 3a에 도시한 시프트 레지스터(410)와 같이 클록 신호(CK1, CK2)와 전단 게이트 출력[Gout(N-1)]을 입력받는 것은 동일하지만 제어 단자(CON)를 더 포함하여 다음 단 게이트 클록 신호[Gout(N+1)]을 입력받는다. As shown in FIG. 4A, the shift register 410 is an N-th shift register 410. Like the shift register 410 shown in FIG. 3A, the clock signals CK1 and CK2 and the front gate output Gout (N -1)] is the same, but further includes a control terminal CON to receive the next gate clock signal Gout (N + 1).                     

또한, 여기서의 클록 신호(CK1, CK2)의 주기는 2H로서, 도 3에 도시한 시프트 레지스터(410)의 클록 신호(CK1, CK2)에 비하여 주기가 2배이다. Note that the period of the clock signals CK1 and CK2 here is 2H, which is twice the period of the clock signals CK1 and CK2 of the shift register 410 shown in FIG.

도 4b에 도시한 바와 같이, 시프트 레지스터(410)는 복수의 트랜지스터(M1-M8)와 축전기(C)를 포함한다. 여기서, 트랜지스터(M1-M8)는 NMOS 트랜지스터이며, PMOS 트랜지스터를 사용할 수도 있다. 또한, 게이트 온 전압(Von)과 게이트 오프 전압(Voff)은 전술한 바와 같이, 클록 신호(CK1, CK2)의 하이 및 로우값에 각각 해당한다.As shown in FIG. 4B, the shift register 410 includes a plurality of transistors M1 -M8 and a capacitor C. As shown in FIG. Here, the transistors M1-M8 are NMOS transistors, and PMOS transistors may be used. In addition, the gate on voltage V on and the gate off voltage V off correspond to the high and low values of the clock signals CK1 and CK2, as described above.

트랜지스터(M1)의 제1 단자는 전단 게이트 출력[Gout(N-1)]에 연결되어 있으며 제2 단자는 게이트 온 전압(Von)에 연결되어 있고 제3 단자는 접점(J1)에 연결되어 있다. 트랜지스터(M2)의 제1 단자는 다음 단 게이트 출력[Gout(N+1)]에 연결되어 있으며 제2 단자는 게이트 온 전압(Von)에 연결되어 있고 제3 단자는 접점(J2)에 연결되어 있다. 트랜지스터(M3)의 제1 및 제2 단자는 게이트 온 전압(Von)에 연결되어 있고 제3 단자는 접점(J2)에 연결되어 있다.The first terminal of the transistor M1 is connected to the front gate output Gout (N-1), the second terminal is connected to the gate on voltage V on , and the third terminal is connected to the contact J1. have. The first terminal of transistor M2 is connected to the next gate output Gout (N + 1), the second terminal is connected to the gate on voltage V on , and the third terminal is connected to the contact J2. It is. The first and second terminals of the transistor M3 are connected to the gate on voltage V on , and the third terminal is connected to the contact J2.

트랜지스터(M4)의 제1 단자는 접점(J1)에 연결되어 있고 제2 단자는 클록 신호(CK2)에 연결되어 있으며 제3 단자는 트랜지스터(M8)의 제1 단자에 연결되어 있다. 트랜지스터(M8)의 제1 단자는 접점(J1)에 연결되어 있다.The first terminal of the transistor M4 is connected to the contact J1, the second terminal is connected to the clock signal CK2, and the third terminal is connected to the first terminal of the transistor M8. The first terminal of the transistor M8 is connected to the contact J1.

트랜지스터(M5)의 제1 단자는 다음 단 게이트 출력[Gout(N+1)]에 연결되어 있으며 제2 단자는 접점(J1)에 연결되어 있고, 트랜지스터(M6)의 제1 단자는 접점(J2)에 연결되어 있고 제2 단자는 접점(J1)에 연결되어 있으며, 트랜지스터 (M7)의 제1 단자는 접점(J1)에 연결되어 있고 제2 단자는 접점(J2)에 연결되어 있다. The first terminal of transistor M5 is connected to the next stage gate output Gout (N + 1), the second terminal is connected to contact J1, and the first terminal of transistor M6 is contact J2. ), The second terminal is connected to the contact J1, the first terminal of the transistor M7 is connected to the contact J1, and the second terminal is connected to the contact J2.

트랜지스터(M5, M6, M7, M8)의 제3 단자는 게이트 오프 전압(Voff)에 연결되어 있다.The third terminals of the transistors M5, M6, M7, and M8 are connected to the gate off voltage V off .

축전기(C)의 제1 단은 접점(J1)에 연결되어 있으며 제2 단은 트랜지스터(M4)와 트랜지스터(M8) 사이에 연결되어 있다.The first end of the capacitor C is connected to the contact J1 and the second end is connected between the transistor M4 and the transistor M8.

그러면 이러한 시프트 레지스터(410)의 동작에 대하여 도 4c를 참고로 하여 설명한다.Next, the operation of the shift register 410 will be described with reference to FIG. 4C.

시간(t1)에 전단 게이트 출력[Gout(N-1)]이 트랜지스터(M1)에 입력된다. 이 때, 트랜지스터(M1)는 제1 단자에 연결되어 있는 게이트 온 전압(Von)을 접점(J1)을 거쳐 축전기(C)로 전달한다. At the time t 1 , the front gate output Gout (N−1) is input to the transistor M1. At this time, the transistor M1 transfers the gate-on voltage V on connected to the first terminal to the capacitor C via the contact J1.

그러면 축전기(C)는 충전을 시작하고 트랜지스터(M4)의 제1 단자의 전압은 상승하기 시작하여 트랜지스터(M4)를 턴온시킨다. 또한, 접점(J1)에 제1 단자가 연결되어 있는 트랜지스터(M7)가 턴온되어 접점(J2)으로 게이트 오프 전압(Voff)이 전달되어 트랜지스터(M8)를 턴오프시킨다. 이 때, 트랜지스터(M4)는 입력 신호인 클록 신호(CK2)가 로우이므로 로우인 게이트 출력[Gout(N)]을 생성한다.Capacitor C then starts charging and the voltage at the first terminal of transistor M4 begins to rise to turn transistor M4 on. In addition, the transistor M7 having the first terminal connected to the contact J1 is turned on to transfer the gate-off voltage V off to the contact J2 to turn off the transistor M8. At this time, the transistor M4 generates the gate output Gout (N) which is low because the clock signal CK2 which is the input signal is low.

시간(t2)에 클록 신호(CK2)가 하이가 되면 트랜지스터(M4)를 제외한 나머지 트랜지스터는 모두 턴오프 상태이고, 턴온된 트랜지스터(M4)를 통하여 하이에 해당하는 게이트 출력[Gout(N)]을 생성한다. When the clock signal CK2 becomes high at the time t 2 , all the transistors except the transistor M4 are turned off, and the gate output Gout (N) corresponding to high is turned on through the turned-on transistor M4. Create

시간(t3)에 다음 단 게이트 출력[Gout(N+1)]이 입력된다. 그러면 트랜지스터(M2, M5)가 턴온된다. At the time t 3 , the next stage gate output Gout (N + 1) is input. The transistors M2 and M5 are then turned on.

턴온된 트랜지스터(M2)를 통하여 접점(J2)으로 전달된 게이트 온 전압(Von)이 각각 트랜지스터(M6)와 트랜지스터(M8)를 턴온시킨다. 또한, 턴온된 트랜지스터 (M5)를 통하여 접점(J1)으로 게이트 오프 전압(Voff)이 전달되어 트랜지스터(M7)가 턴오프된다.The gate-on voltage V on transmitted to the contact J2 through the turned-on transistor M2 turns on the transistor M6 and the transistor M8, respectively. In addition, the gate-off voltage V off is transmitted to the contact J1 through the turned-on transistor M5 to turn off the transistor M7.

그러면 턴온된 트랜지스터(M8)를 통해 게이트 오프 전압(Voff)이 트랜지스터 (M4)의 제3 단자로 전달되어 도시한 바와 같이 로우인 게이트 출력[Gout(N)]을 생성한다. Then, the gate-off voltage V off is transferred to the third terminal of the transistor M4 through the turned-on transistor M8 to generate a gate output Gout (N) that is low as shown.

이 때, 축전기(C)는 접점(J1)에 연결되어 있는 제1 단과 트랜지스터(M4)의 제3 단자에 연결되어 있는 제2 단이 모두 게이트 오프 전압(Voff)에 연결되어 있으므로 전위차가 사라져 방전을 시작한다.At this time, since the capacitor C has both the first terminal connected to the contact J1 and the second terminal connected to the third terminal of the transistor M4 connected to the gate off voltage V off , the potential difference disappears. Start discharging.

이러한 방식으로, 시프트 레지스터(410)는 전단 게이트 출력[Gout(N-1)]을 1H만큼 시프트시켜 현재의 게이트 출력[Gout(N)]을 생성한다.In this manner, the shift register 410 shifts the front gate output Gout (N-1) by 1H to produce the current gate output Gout (N).

그러면 도 5를 참조하여 도 3a 및 도 4a에 도시한 시프트 레지스터의 전체적인 동작에 대하여 살펴본다. Next, the overall operation of the shift register shown in FIGS. 3A and 4A will be described with reference to FIG. 5.                     

도 5는 도 3 및 도 4에 도시한 게이트 출력 신호(Gout1-Gout9), 공통 전압(Vcom) 및 스위칭 선택 신호(SEL1, SEL2, SEL3)의 타이밍도이다.5 is a timing diagram of the gate output signals Gout1-Gout9, the common voltage V com , and the switching selection signals SEL1, SEL2, and SEL3 shown in FIGS. 3 and 4.

전술한 바와 같이 도 3a의 경우에는 CMOS 트랜지스터를 사용하여 구현한 시프트 레지스터이고 도 4a의 경우에는 NMOS 트랜지스터를 사용하여 구현한 시프트 레지스터이다.As described above, in FIG. 3A, the shift register is implemented using a CMOS transistor, and in FIG. 4A, the shift register is implemented using an NMOS transistor.

도 3a 및 도 4a에서, 선택 신호(SEL1)가 인가되었을 때, 이에 연결되어 있는 스위칭 소자(SW1, SW4, SW7,..)가 턴온되어 게이트 출력(Gout1, Gout4, Gout7,...)을 해당 게이트선으로 내보내고, 선택 신호(SEL2)가 인가되었을 때, 이에 연결되어 있는 스위칭 소자(SW2, SW5, SW8,..)가 턴온되어 게이트 출력(Gout2, Gout5, Gout8,...)을 해당 게이트선으로 내보내며, 선택 신호(SEL3)가 인가되었을 때, 이에 연결되어 있는 스위칭 소자(SW3, SW6, SW9,..)가 턴온되어 게이트 출력(Gout3, Gout6, Gout9,...)을 해당 게이트선으로 내보낸다.3A and 4A, when the selection signal SEL1 is applied, the switching elements SW1, SW4, SW7, .. connected thereto are turned on so that the gate outputs Gout1, Gout4, Gout7,... When the select signal SEL2 is applied to the gate line and the selection signal SEL2 is applied, the switching elements SW2, SW5, SW8, .. connected thereto are turned on to correspond to the gate outputs Gout2, Gout5, Gout8, ... When the selection signal SEL3 is applied to the gate line, the switching elements SW3, SW6, SW9, .. connected thereto are turned on to correspond to the gate outputs Gout3, Gout6, Gout9, ... Export to the gate line.

이는 게이트선(G1-Gn)을 3개씩 묶어서 1개의 그룹으로 편성하고 각 그룹별로 스위칭 소자를 이용하여 순차 출력하는 방식으로서, 시프트 레지스터(410)의 단수(number of stage)를 줄일 수 있다. 즉, 도시한 바와 같이, 각 그룹에서 3개의 스위칭 소자를 사용하는 경우에는 전체적인 시프트 레지스터(410)의 단수가 게이트선의 수효에 비하여 1/3로 줄어든다. 마찬가지로, k개의 스위칭 소자를 사용하여 구동하면 시프트 레지스터(410)의 단수는 1/k로 감소한다.This method combines three gate lines G 1 -G n into one group and sequentially outputs each group by using a switching element, thereby reducing the number of stages of the shift register 410. . That is, as shown in the figure, when three switching elements are used in each group, the number of stages of the overall shift register 410 is reduced by one third compared to the number of gate lines. Similarly, driving with k switching elements reduces the number of stages of the shift register 410 to 1 / k.

한편, 도시한 바와 같이 공통 전압(Vcom)은 한 프레임 내에서 세 번 반전을 한다. 그러면 이에 맞추어 데이터 전압도 극성을 반전시켜 데이터 구동부(500)에서 출력한다. 또한, 도 3a 및 도 4a에 도시한 시프트 레지스터(410)의 구조에서는 동작을 위하여 한 프레임동안 세 번의 수직 동기 시작 신호(STV)를 입력한다. Meanwhile, as shown in the drawing, the common voltage V com is inverted three times in one frame. Then, the data voltage is also inverted in polarity and output from the data driver 500. Also, in the structure of the shift register 410 shown in Figs. 3A and 4A, three vertical synchronization start signals STVs are input for one frame for operation.

물론, 전술한 실시예에서 3개의 게이트선을 묶어서 하나의 그룹으로 하는 경우를 예로 들었지만 이와는 달리 4개 또는 5개 등 k개의 게이트선을 묶어서 하나의 그룹으로 하는 경우도 얼마든지 가능하며, 이 때에는 선택 신호 및 수직 동기 시작 신호(STV)의 입력 회수도 이에 맞추어 주면 된다.Of course, in the above-described embodiment, a case in which three gate lines are bundled into one group is used as an example. Alternatively, k gate lines, such as four or five, may be bundled into one group. The number of inputs of the selection signal and the vertical synchronization start signal STV may also be adjusted accordingly.

또한, 도3a 및 도 4a에 도시한 시프트 레지스터(410)의 수효가 종전에 비하여 1/k로 감소하기 때문에 게이트 구동부(400)가 차지하는 면적을 줄일 수 있으며, 이로 인해 조립 공정에서 회로의 부이물에 의한 공정 불량을 줄일 수 있다.In addition, since the number of the shift registers 410 shown in FIGS. 3A and 4A is reduced to 1 / k, the area occupied by the gate driver 400 can be reduced. It is possible to reduce the process defects caused by.

한편, 시프트 레지스터(410)의 단수의 감소 없이 수직 동기 시작 신호(STV)만 추가하여 게이트 구동부(400)를 구현하는 방법이 있는데 이에 대하여 도 6 및 도 7을 참고로 하여 설명한다.Meanwhile, there is a method of implementing the gate driver 400 by adding only the vertical synchronization start signal STV without decreasing the number of shift registers 410. This will be described with reference to FIGS. 6 and 7.

도 6은 본 발명의 다른 실시예에 따른 시프트 레지스터의 구조를 나타내는 도면이고, 도 7은 본 발명의 또 다른 실시예에 따른 시프트 레지스터의 구조를 나타내는 도면이다.6 is a diagram illustrating a structure of a shift register according to another embodiment of the present invention, and FIG. 7 is a diagram illustrating a structure of a shift register according to another embodiment of the present invention.

도 6 및 도 7은 CMOS 트랜지스터를 사용하여 시프트 레지스터를 구현한 예를 나타내는 도면으로서, 도 4a에 도시한 실시예와는 달리 다음 단 게이트 출력[Gout(N+1)]을 현재의 시프트 레지스터(410)로 입력하여 출력을 제한하는 제어 단자(CON)가 없다. 6 and 7 are diagrams showing examples of implementing a shift register using a CMOS transistor. Unlike the embodiment illustrated in FIG. 4A, the next stage gate output Gout (N + 1) is replaced with a current shift register ( There is no control terminal CON to input to 410 to limit the output.                     

또한, 이웃한 시프트 레지스터(410)는 위상이 반대인 클록 신호(CK1, CK2)를 입력받는 것은 도 3a 및 도 4a의 경우와 동일하지만, 수직 동기 시작 신호(STV)의 입력 방식과 전단 게이트 출력의 입력 방식이 다르다.In addition, the neighboring shift register 410 receives the clock signals CK1 and CK2 having opposite phases as in the case of FIGS. 3A and 4A, but the input method and the front gate output of the vertical synchronization start signal STV. The input method of is different.

도 6 및 도 7에서, 첫 번째 시프트 레지스터의 출력(Gout1)은 네 번째 시프트 레지스터로 입력되며, 네 번째 시프트 레지스터의 출력(Gout4)은 일곱 번째 시프트 레지스터로 입력된다. 두 번째 시프트 레지스터의 출력(Gout2)은 다섯 번째 시프트 레지스터로 입력되며, 다섯 번째 시프트 레지스터의 출력(Gout5)은 여덟 번째 시프트 레지스터로 입력된다. 세 번째 시프트 레지스터의 출력(Gout3)은 여섯 번째 시프트 레지스터로 입력되며, 여섯 번째 시프트 레지스터의 출력(Gout6)은 아홉 번째 시프트 레지스터로 입력된다. 6 and 7, the output Gout1 of the first shift register is input to the fourth shift register, and the output Gout4 of the fourth shift register is input to the seventh shift register. The output Gout2 of the second shift register is input to the fifth shift register, and the output Gout5 of the fifth shift register is input to the eighth shift register. The output Gout3 of the third shift register is input to the sixth shift register, and the output Gout6 of the sixth shift register is input to the ninth shift register.

다시 말하면, 3k+1, 3k+2, 3k+3(k는 0과 자연수)과 같이, 게이트선(G1-Gn)을 전체적으로 3개의 그룹으로 편성하고 먼저 한 그룹을 구동하고 이어 나머지 두 개의 그룹을 순차적으로 구동하는 것이다. 물론 이러한 그룹은 3개로 한정되지 않고 그 이외의 수효도 가능하다.In other words, like 3k + 1, 3k + 2, and 3k + 3 (k is 0 and a natural number), the gate lines G 1 -G n are organized into three groups as a whole, first driving one group and then the other two. It is driving two groups sequentially. Of course, these groups are not limited to three, but other numbers are possible.

도 6의 경우 수직 동기 시작 신호(STV1, STV2, STV3)는 첫 번째, 두 번째 및 세 번째 시프트 레지스터(410)에 각각 입력된다. 도 7의 경우 수직 동기 시작 신호(STV)가 첫 번째 시프트 레지스터(410)에 한 번만 입력된다. In the case of FIG. 6, the vertical synchronization start signals STV1, STV2, and STV3 are input to the first, second, and third shift registers 410, respectively. In the case of FIG. 7, the vertical synchronization start signal STV is input only once to the first shift register 410.

또한, 도 7의 경우에는 수직 동기 시작 신호(STV)가 한 번만 입력되는 대신 마지막 이전의 게이트 출력[Gout(last-1)]과 그 이전 게이트 출력[Gout(last-2)]을 수직 동기 시작 신호(STV)로서 사용하여 마지막 이전의 게이트 출력[Gout(last-1)]과 그 이전 게이트 출력[Gout(last-2)]을 세 번째 및 두 번째 시프트 레지스터(410)로 각각 입력시킨다. In addition, in the case of FIG. 7, the vertical synchronization start signal STV is inputted only once, and the vertical previous gate output Gout (last-1) and the previous gate output Gout (last-2) are vertically synchronized. The signal STV is used to input the last previous gate output Gout (last-1) and the previous gate output Gout (last-2) into the third and second shift registers 410, respectively.

좀 더 설명하면, 예를 들어 게이트 구동부(400)가 모두 6개의 시프트 레지스터(410)로 이루어지는 경우, 첫 번째 시프트 레지스터(410)에 수직 동기 시작 신호(STV)가 입력되고, 그 출력은 네 번째 시프트 레지스터(410)에 입력된다. 다시 네 번째 시프트 레지스터(410)의 출력은 두 번째 시프트 레지스터(410)로 수직 동기 시작 신호(STV) 대신에 입력된다. 두 번째 시프트 레지스터(410)의 출력은 다섯 번째 시프트 레지스터(410)로 입력된다. 또한, 다섯 번째 시프트 레지스터 (410)의 출력은 세 번째 시프트 레지스터(410)로 입력되고 그 출력은 여섯 번째 시프트 레지스터(410)로 입력된다.More specifically, for example, when the gate drivers 400 are all composed of six shift registers 410, the vertical synchronization start signal STV is input to the first shift register 410, and the output thereof is the fourth. It is input to the shift register 410. Again the output of the fourth shift register 410 is input to the second shift register 410 instead of the vertical sync start signal STV. The output of the second shift register 410 is input to the fifth shift register 410. Also, the output of the fifth shift register 410 is input to the third shift register 410 and its output is input to the sixth shift register 410.

여기서, 도 6에 도시한 실시예는 도 3a에 도시한 실시예에서 스위칭 소자를 선택하기 위한 선택 신호를 인가하는 회로를 구현하기 힘들거나, 시프트 레지스터(410)의 동작 주파수 제한이 있을 때 용이하게 적용할 수 있다. Here, the embodiment shown in FIG. 6 is difficult to implement a circuit for applying a selection signal for selecting the switching element in the embodiment shown in FIG. 3A, or when the operating frequency limitation of the shift register 410 is limited. Applicable

또한, 도 7에 도시한 실시예는 도 3a 및 도 6에 도시한 실시예에 비하여 신호의 배선수를 감소시킬 수 있는 장점이 있다. 다만, 마지막 이전의 게이트 출력[Gout(last-1)]과 그 이전의 게이트 출력[Gout(last-2)]을 세 번째 및 두 번째 시프트 레지스터(410)로 입력시키므로 신호의 지연 내지 감소가 있을 수 있으므로, 이를 완화할 수 있는 아날로그 증폭기 등을 삽입하는 것이 바람직하다.In addition, the embodiment shown in FIG. 7 has an advantage of reducing the number of wirings of signals as compared with the embodiments shown in FIGS. 3A and 6. However, since the last previous gate output Gout (last-1) and the previous gate output Gout (last-2) are input to the third and second shift registers 410, there may be a delay or decrease in the signal. As such, it is preferable to insert an analog amplifier or the like that can alleviate this problem.

한편, 도 6 및 도 7에 도시한 실시예는 CMOS 트랜지스터로 구현한 것을 일례 로 설명하였지만, 도 4a와 같이 NMOS 또는 PMOS 트랜지스터로 구현할 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게는 당연하다.On the other hand, the embodiment shown in Figures 6 and 7 has been described as an example implemented with a CMOS transistor, it can be implemented as an NMOS or PMOS transistor as shown in Figure 4a those skilled in the art Of course not.

이런 방식으로, 소정의 그룹으로 나누어 시프트 레지스터를 구동함으로써, 중소형 액정 표시 장치에서 공통 전압(Vcom)의 반전 회수를 감소시켜 소비 전력을 줄일 수 있다.In this manner, by shifting the shift register into predetermined groups, the number of inversions of the common voltage V com in the small and medium-sized liquid crystal display device can be reduced, thereby reducing power consumption.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims (20)

스위칭 소자를 각각 포함하는 복수의 화소를 포함하는 액정 표시 장치를 구동하는 장치로서,An apparatus for driving a liquid crystal display device including a plurality of pixels each including a switching element, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부,A gate driver including a plurality of shift registers arranged in a line; 복수의 계조 전압을 생성하는 계조 전압 생성부,A gray voltage generator for generating a plurality of gray voltages; 상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고A data driver which supplies a voltage corresponding to image data among the gray voltages to the pixel as a data voltage, and 공통 전압을 생성하는 공통 전압 생성부Common voltage generator to generate a common voltage 를 포함하며,Including; 상기 시프트 레지스터 각각은 복수의 스위칭 소자에 병렬로 연결되어 있고, Each of the shift registers is connected in parallel to a plurality of switching elements, 상기 스위칭 소자는 복수의 선택 신호에 의하여 순차적으로 턴온되는The switching elements are sequentially turned on by a plurality of selection signals. 액정 표시 장치의 구동 장치.Driving device for liquid crystal display device. 제1항에서,In claim 1, 상기 시프트 레지스터 중 첫 번째 시프트 레지스터는 한 프레임동안 상기 선택 신호의 수효만큼 수직 동기 시작 신호(STV)를 입력받는 액정 표시 장치의 구동 장치.And a first shift register of the shift register receives a vertical synchronization start signal (STV) as many as the selection signal during one frame. 제2항에서,In claim 2, 상기 공통 전압은 한 프레임동안 상기 선택 신호의 수효만큼 반전되는 액정 표시 장치의 구동 장치.And the common voltage is inverted by the number of the selection signals for one frame. 제3항에서,4. The method of claim 3, 상기 시프트 레지스터 중 이웃한 시프트 레지스터는 위상이 서로 반대인 제1 및 제2 클록 신호를 인가받는 액정 표시 장치의 구동 장치.Adjacent shift registers among the shift registers are configured to receive first and second clock signals having opposite phases. 제4항에서,In claim 4, 상기 시프트 레지스터는 복수의 CMOS 트랜지스터로 이루어지는 액정 표시 장치의 구동 장치.And the shift register comprises a plurality of CMOS transistors. 제5항에서,In claim 5, 상기 클록 신호의 주기는 1H인 액정 표시 장치의 구동 장치.And the clock signal has a period of 1H. 제4항에서,In claim 4, 상기 시프트 레지스터는 다음 단 시프트 레지스터의 출력에 기초하여 현재의 시프트 레지스터의 출력을 내보내는 액정 표시 장치의 구동 장치.And the shift register outputs the output of the current shift register based on the output of the next stage shift register. 제7항에서,In claim 7, 상기 시프트 레지스터는 복수의 NMOS 또는 PMOS 트랜지스터로 이루어지는 액 정 표시 장치의 구동 장치.And the shift register comprises a plurality of NMOS or PMOS transistors. 제8항에서,In claim 8, 상기 클록 신호의 주기는 2H인 액정 표시 장치의 구동 장치.And the clock signal has a period of 2H. 삭제delete 스위칭 소자를 각각 포함하는 복수의 화소를 포함하는 액정 표시 장치를 구동하는 장치로서,An apparatus for driving a liquid crystal display device including a plurality of pixels each including a switching element, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부,A gate driver including a plurality of shift registers arranged in a line; 복수의 계조 전압을 생성하는 계조 전압 생성부,A gray voltage generator for generating a plurality of gray voltages; 상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고A data driver which supplies a voltage corresponding to image data among the gray voltages to the pixel as a data voltage, and 공통 전압을 생성하는 공통 전압 생성부Common voltage generator to generate a common voltage 를 포함하며,Including; 상기 복수의 시프트 레지스터는 교대로 배치되는 복수의 시프트 레지스터 그룹으로 나뉘고, The plurality of shift registers are divided into a plurality of shift register groups arranged alternately, 상기 복수의 시프트 레지스터 그룹의 첫 번째 시프트 레지스터 각각은 수직 동기 시작 신호에 기초하여 게이트 출력을 생성하는 액정 표시 장치의 구동 장치.And each of the first shift registers of the plurality of shift register groups generates a gate output based on a vertical synchronization start signal. 스위칭 소자를 각각 포함하는 복수의 화소를 포함하는 액정 표시 장치를 구동하는 장치로서,An apparatus for driving a liquid crystal display device including a plurality of pixels each including a switching element, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부,A gate driver including a plurality of shift registers arranged in a line; 복수의 계조 전압을 생성하는 계조 전압 생성부,A gray voltage generator for generating a plurality of gray voltages; 상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고A data driver which supplies a voltage corresponding to image data among the gray voltages to the pixel as a data voltage, and 공통 전압을 생성하는 공통 전압 생성부Common voltage generator to generate a common voltage 를 포함하며,Including; 상기 복수의 시프트 레지스터는 교대로 배치되는 복수의 시프트 레지스터 그룹으로 나뉘고, The plurality of shift registers are divided into a plurality of shift register groups arranged alternately, 상기 복수의 시프트 레지스터 그룹 중 한 그룹의 첫 번째 시프트 레지스터는 수직 동기 시작 신호에 기초하여 게이트 출력을 생성하고, 나머지 그룹의 첫 번째 시프트 레지스터는 상기 한 그룹의 마지막 시프트 레지스터의 출력에 기초하여 게이트 출력을 생성하는 액정 표시 장치의 구동 장치.A first shift register of one of the plurality of shift register groups produces a gate output based on a vertical sync start signal, and a first shift register of the remaining groups is gate output based on an output of the last shift register of the one group Driving device of the liquid crystal display device for generating a. 제11항 또는 제12항에서,The method of claim 11 or 12, 상기 공통 전압은 한 프레임동안 상기 그룹의 수효만큼 반전되는 액정 표시 장치의 구동 장치.And the common voltage is inverted by the number of the group for one frame. 제13항에서,The method of claim 13, 상기 시프트 레지스터 중 이웃한 시프트 레지스터는 위상이 서로 반대인 제1 및 제2 클록 신호를 인가받는 액정 표시 장치의 구동 장치.Adjacent shift registers among the shift registers are configured to receive first and second clock signals having opposite phases. 제14항에서,The method of claim 14, 상기 시프트 레지스터는 복수의 CMOS 트랜지스터로 이루어지는 액정 표시 장치의 구동 장치.And the shift register comprises a plurality of CMOS transistors. 제15항에서,16. The method of claim 15, 상기 클록 신호의 주기는 1H인 액정 표시 장치의 구동 장치.And the clock signal has a period of 1H. 제14항에서,The method of claim 14, 상기 시프트 레지스터는 다음 단 시프트 레지스터의 출력에 기초하여 현재의 시프트 레지스터의 출력을 내보내는 액정 표시 장치의 구동 장치.And the shift register outputs the output of the current shift register based on the output of the next stage shift register. 제17항에서,The method of claim 17, 상기 시프트 레지스터는 복수의 NMOS 또는 PMOS 트랜지스터로 이루어지는 액정 표시 장치의 구동 장치.And the shift register comprises a plurality of NMOS or PMOS transistors. 제18항에서,The method of claim 18, 상기 클록 신호의 주기는 2H인 액정 표시 장치의 구동 장치.And the clock signal has a period of 2H. 제1항, 제11항 및 제12항 중 어느 한 항에 있어서,The method according to any one of claims 1, 11 and 12, 상기 시프트 레지스터는 상기 스위칭 소자와 동일한 공정으로 형성되는 액정 표시 장치의 구동 장치.And the shift register is formed in the same process as the switching element.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101159329B1 (en) * 2005-06-28 2012-06-22 엘지디스플레이 주식회사 Driving circuit of liquid crystal display and driving method of lcd
EP2234100B1 (en) 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101636906B1 (en) * 2009-12-24 2016-07-07 삼성전자주식회사 Gate driving device and method of driving gate
KR102282935B1 (en) * 2014-12-05 2021-07-28 엘지디스플레이 주식회사 Gate drive integrated circuit and display device including the same
JP2023093436A (en) * 2021-12-22 2023-07-04 株式会社半導体エネルギー研究所 Semiconductor device and display device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020004810A (en) * 2000-04-26 2002-01-16 구사마 사부로 Data line driving circuit of electro-optical panel, control method thereof, electro-optical device, and electronic apparatus
KR20030080979A (en) * 2002-04-08 2003-10-17 삼성전자주식회사 Liquid crystal display apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020004810A (en) * 2000-04-26 2002-01-16 구사마 사부로 Data line driving circuit of electro-optical panel, control method thereof, electro-optical device, and electronic apparatus
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