JP4547753B2

JP4547753B2 - Manufacturing method of semiconductor device

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Publication number: JP4547753B2
Application number: JP2000006700A
Authority: JP
Inventors: 淳弘鈴木; 修佐々木; 卓巳藤本
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2000-01-14
Filing date: 2000-01-14
Publication date: 2010-09-22
Anticipated expiration: 2020-01-14
Also published as: JP2001196541A

Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜ポリシリコン抵抗体を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＩＣ回路の抵抗として、半導体基板中にｎ型およびｐ型の不純物を拡散することにより形成していた拡散抵抗体や、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のゲート電極となるｎ型ドープドポリシリコン膜（リンやヒ素などのｎ型不純物を多量にドープした数十Ω／□程度の抵抗値を有するポリシリコン膜のこと）を用いた薄膜ポリシリコン抵抗体が用いられてきた。また、従来のＩＣ回路のポリシリコン−ポリシリコンキャパシタの電極として、この薄膜ポリシリコン抵抗体が用いられてきた。
【０００３】
図１１は、従来の拡散抵抗体の断面図である。フィールド酸化膜７２を形成する前に、抵抗体となるｎ^-拡散層８８とｐ^-拡散層８９を形成するためのｎ型不純物イオンとｐ型不純物イオンをｐウエル領域８１とｎウエル領域８２中にそれぞれイオン注入し、熱処理により打ち込まれた不純物イオンをドライブし、つぎに、その上にフィールド酸化膜７２を形成する。その後、図示しない他の箇所にＭＯＳＦＥＴを形成した後、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で酸化膜７６を形成し、つぎに、ＣＶＤ法によるＢＰＳＧ膜７７（ボロン・リンガラス膜）を形成する。つぎに、コンタクト孔を開け、Ａｌ電極７８を形成する。図中の８５、８６はｎ⁺拡散層、ｐ⁺拡散層であり、この拡散層は、ｎ^-拡散層８８、ｐ^-拡散層８９とＡｌ電極７８とのコンタクト抵抗を低減するために形成される。
【０００４】
図１２は、従来の薄膜ポリシリコン抵抗体の断面図である。図示しないＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポリシリコン膜９０を薄膜ポリシリコン抵抗体として用いる。フィールド酸化膜９２上に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポリシリコン膜９０を抵抗体として形成し、その上にＣＶＤ法で酸化膜９６を形成し、その後、ＣＶＤ法によるＢＰＳＧ膜９７を形成し、つぎに、コンタクト孔を開け、Ａｌ電極９８を形成する。
【０００５】
図１３は、従来のポリシリコン−ポリシリコンキャパシタの断面図である。フィールド酸化膜１０２上に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポリシリコン膜１１０を下部電極として形成し、その上にＣＶＤ法による層間酸化膜１０３を形成し、その上に、ＣＶＤ法によるｎ型ドープドポリシリコン膜１１１を上部電極として形成する。このｎ型ドープドポリシリコン膜１１１の抵抗値と下部電極のｎ型ドープドポリシリコン膜１１０の抵抗値は、通常、同一である。つぎに、ＣＶＤ法による酸化膜１０６を形成し、その上に、ＣＶＤ法によるＢＰＳＧ膜１０７を形成した後、コンタクト孔を開け、Ａｌ電極１０８を形成する。
【０００６】
図１４は、従来の薄膜ポリシリコン抵抗体とポリシリコン−ポリシリコンキャパシタを組み合わせた断面図である。これは、図１２の従来の薄膜ポリシリコン抵抗体と図１３の従来のポリシリコン−ポリシリコンキャパシタを組み合わせたものである。図中の１２１は半導体基板、１２２はフィールド酸化膜、１２３は層間酸化膜、１２６は酸化膜、１２７はＢＰＳＧ膜、１２８はＡｌ電極、１３０、１３１はｎ型ドープドポリシリコン膜である。
【０００７】
【発明が解決しようとする課題】
従来、半導体基板中に形成される拡散抵抗体は、ＩＣ回路において、頻繁に使用されてきたが、セルフバイアス効果やバックバイアス効果により、バイアス依存性があること、抵抗値のバラツキが大きいこと、抵抗値の温度係数が大きいことなどのために、高精度を要求するＩＣ回路には適さない。例えば、ｎ型不純物で形成された拡散抵抗体においては、抵抗値の温度係数が３５００ｐｐｍ／℃で、５Ｖ使用のＩＣ回路では１０％抵抗値が変化する。ｐ型不純物で形成された拡散抵抗体においては、抵抗値の温度係数が４０００から５５００ｐｐｍ／℃で、５Ｖ使用のＩＣ回路では７％抵抗値が変化する。但し、抵抗値の温度係数は、〔（Ｒ_A−Ｒ₂₅）／（Ｔ_A−Ｔ₂₅）〕／Ｒ₂₅〕で定義される。ここで、Ｒ_Aは所定の温度（Ｔ_A）におけるシート抵抗値、Ｒ₂₅は２５℃（Ｔ₂₅）におけるシート抵抗値である。
【０００８】
前記のバイアス依存性、抵抗値の温度係数および抵抗値のバラツキを改善するために、図１２で説明したように、ＭＯＳＦＥＴのゲート電極となるｎ型ドープドポリシリコンを抵抗体として適用した薄膜ポリシリコン抵抗体がある。この薄膜ポリシリコン抵抗体は、拡散抵抗体に比べて、抵抗値のバラツキが小さく、バイアス依存性が無く、抵抗値の温度係数も６５０から７５０ｐｐｍ／℃と小さく、従来、ＩＣ回路で使用されてきた。
【０００９】
しかし、この薄膜ポリシリコン抵抗体は、抵抗値（シート抵抗値のこと）が２５Ω／□と小さいため、高抵抗を必要とする回路では、抵抗体の占める面積が大きくなる。また、抵抗値の温度係数は、６５０から７５０ｐｐｍ／℃で、拡散抵抗体に比べて小さいが、さらに高精度を必要とするＩＣ回路にとっては、この抵抗値の温度係数はまだ大きい。
【００１０】
特開平４−２８４６６６号では、この抵抗値の温度係数をゼロまたは小さくし、抵抗値が一桁大きい薄膜ポリシリコン抵抗体の製造方法が開示されている。
しかし、この特開平４−２８４６６６号では、リンイオンをイオン注入した薄膜ポリシリコン抵抗体については開示されているが、ボロンイオンをイオン注入して、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体を有する半導体装置およびその製造方法や、この薄膜ポリシリコン抵抗体を電極とするポリシリコン−ポリシリコンキャパシタを有する半導体装置およびその製造方法や、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体を用いた高抵抗の薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリコンキャパシタとを組み合わせた半導体装置およびその製造方法については開示されていない。
【００１１】
この発明の目的は、ボロンイオンをイオン注入して、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体や高抵抗の薄膜ポリシリコン抵抗体を形成する半導体装置およびその製造方法を提供することや、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体と、高抵抗の薄膜ポリシリコン抵抗体の組み合わせや、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体を用いた高抵抗の薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリコンキャパシタとを組み合わせて形成する半導体装置およびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板上に形成された絶縁膜上に、ポリシリコン膜で形成された高抵抗の第１薄膜ポリシリコン抵抗体と、温度係数が−５０ｐｐｍ／℃から＋５０ｐｐｍ／℃の範囲である第２薄膜ポリシリコン抵抗体が形成された半導体装置の製造方法で、前記半導体基板に絶縁膜を形成する工程と、該絶縁膜上にノンドープドポリシリコン膜を形成する工程と、該ノンドープドポリシリコン膜全面にＢＦ_２のイオン注入により第１のボロンを導入する第１のボロン導入工程と、該第１のボロンがドープされたポリシリコン膜に選択的に、前記第１のボロン導入工程で導入された前記第１のボロンと合わせてドーズ量が２．５×１０¹⁵ｃｍ^-2ないし３．５×１０¹⁵ｃｍ^-2となるようにＢＦ_２のイオン注入により第２のボロンを導入する第２のボロン導入工程と、パターニングにより、前記第１のボロンを導入された前記第１薄膜ポリシリコン抵抗体と、前記第１のボロンおよび前記第２のボロンを導入された前記第２薄膜ポリシリコン抵抗体とを形成する工程と、前記第１薄膜ポリシリコン抵抗体および前記第２薄膜ポリシリコン抵抗体上に層間絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜（ボロンドープのリンガラス膜）を形成する工程と、該ＢＰＳＧ膜をリフローする工程とを含み、該リフローのための熱処理温度で、前記第１薄膜ポリシリコン抵抗体および前記第２薄膜ポリシリコン抵抗体に導入された前記第１のボロンおよび前記第２のボロンを活性化する製造方法とする。
【００１３】
半導体基板上に形成された絶縁膜上に、電極が薄膜ポリシリコン膜であるポリシリコン−ポリシリコンキャパシタが形成された半導体装置の製造方法で、前記半導体基板に第１絶縁膜を形成する工程と、該第１絶縁膜上に選択的にポリシリコン−ポリシリコンキャパシタの第１電極となるドープドポリシリコン膜を形成する工程と、該第１電極上と、露出した前記第１絶縁膜上に、第２絶縁膜を形成する工程と、該第２絶縁膜上に、ノンドープドポリシリコン膜を形成する工程と、該ノンドープドポリシリコン膜にドーズ量が２．５×１０¹⁵ｃｍ^-2ないし３．５×１０¹⁵ｃｍ^-2となるようにＢＦ₂のイオン注入でボロンを導入し、前記ポリシリコン−ポリシリコンキャパシタの第１電極上と対向する第２電極を形成する工程と、前記第２電極上に層間絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜（ボロンドープのリンガラス膜）を形成する工程と、該ＢＰＳＧ膜をリフローする工程とを含み、該リフローのための熱処理温度で、前記第２電極に導入された前記ボロンを活性化する製造方法とする。
【００１４】
半導体基板上に形成された絶縁膜上に、ポリシリコン膜で形成された温度係数が−５０ｐｐｍ／℃から＋５０ｐｐｍ／℃の範囲である薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であるポリシリコン−ポリシリコンキャパシタが形成された半導体装置の製造方法で、前記半導体基板に第１絶縁膜を形成する工程と、該第１絶縁膜上に選択的に前記ポリシリコン−ポリシリコンキャパシタの第１電極となるドープドポリシリコン膜を形成する工程と、該第１電極上と、露出した前記第１絶縁膜上に、第２絶縁膜を形成する工程と、該第２絶縁膜上に、ノンドープドポリシリコン膜を選択的に形成する工程と、該ノンドープドポリシリコン膜にドーズ量が２．５×１０¹⁵ｃｍ^-2ないし３．５×１０¹⁵ｃｍ^-2となるようにＢＦ₂のイオン注入でボロンを導入し、前記薄膜ポリシリコン抵抗体と、前記ポリシリコン−ポリシリコンキャパシタの前記第１電極上と対向する第２電極とを形成する工程と、前記薄膜ポリシリコン抵抗体および前記第２電極上に層間絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜（ボロンドープのリンガラス膜）を形成する工程と、該ＢＰＳＧ膜をリフローする工程とを含み、該リフローのための熱処理温度で、前記薄膜ポリシリコン抵抗体および前記第２電極に導入された前記ボロンを活性化する製造方法とする。
【００２２】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した製造工程断面図である。
同図（ａ）に示すように、図示しないＭＯＳＦＥＴのソース領域とドレイン領域を形成した後に、半導体基板１上のフィールド酸化膜２を形成し、このフィールド酸化膜２上に層間酸化膜３を膜厚１００ｎｍで形成する。つぎに、ＣＶＤ法により薄膜ノンドープドポリシリコン膜４を膜厚３００ｎｍで酸化膜３上に形成し、ボロンイオン（ＢＦ₂イオン）を加速電圧６５ｋｅＶで３．０×１０¹⁵ｃｍ^-2全面に打ち込む。
【００２３】
つぎに、同図（ｂ）に示すように、フォトレジスト膜５を用いてパターニングし、その後、選択的にエッチングして、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体４ａを形成する。つぎに、同図（ｃ）で示すように、ＣＶＤ法による酸化膜６を膜厚１２０ｎｍで薄膜ポリシリコン抵抗体４ａ上と層間酸化膜３上に形成し、つぎに、ＢＰＳＧ膜７をＣＶＤ法で膜厚６５０ｎｍで、酸化膜６上に形成する。この後に平坦化のためにＢＰＳＧリフロー（ＢＰＳＧ膜７を熱処理して、表面を溶解させ、なだらかにする工程のこと）を行う。このＢＰＳＧリフローは、９００℃でＮ₂＋Ｏ₂で１０分、つぎに、Ｏ₂で１２分、つぎに、Ｎ₂で５分行い、合計で２７分間行う。このＢＰＳＧリフローの熱処理で、前記のボロンイオン（ＢＦ₂イオン）は活性化し、このＢＰＳＧリフロー温度がボロンイオンの活性化のためのアニール温度となる。
【００２４】
つぎに、同図（ｄ）で示すように、酸化膜６とＢＰＳＧ膜７にコンタクト孔を開け、Ａｌ電極８を形成する。
前記のＢＰＳＧリフローで、薄膜ポリシリコン抵抗体４ａは抵抗値が約２８０Ω／□で、抵抗値の温度係数がゼロになる。薄膜ポリシリコン抵抗体４ａの膜厚が２００ｎｍの場合は、約４００Ω／□となる。
【００２５】
また、前記のボロンの打ち込み量（ドーズ量）を２．５×１０¹⁵ｃｍ^-2から３．５×１０¹⁵ｃｍ^-2とし、アニール温度であるＢＰＳＧリフローの温度を８５０℃から９５０℃の範囲にすることで、薄膜ポリシリコン抵抗体４ａの抵抗値の温度係数は、−５０ｐｐｍ／℃から＋５０ｐｐｍ／℃の範囲になり、小さな値となる。
【００２６】
尚、同図（ｄ）は、この発明の第２実施例の半導体装置の要部断面図となる。
この構造の説明は、製造方法で説明した内容と同じなので省略する。
この抵抗値の温度係数がゼロもしくは小さな薄膜ポリシリコン抵抗体４ａを、ＩＣ回路における標準的アンプ回路の帰還抵抗、標準的レギュレータの抵抗、標準的発振回路に適用することで、広範囲の温度領域に亘り、高精度のＩＣ回路を製作できる。また、薄膜ポリシリコン抵抗体は、拡散抵抗体のようなバイアス依存性が無いので、ＩＣ回路における分割抵抗として高抵抗の薄膜ポリシリコン抵抗体を用いることで、バイアス効果による抵抗値の変化がなく、精度のよいＩＣ回路とすることができる。
【００２７】
図２は、図１の薄膜ポリシリコン抵抗体４ａの平面図である。同図において、９は、Ａｌ電極８と薄膜ポリシリコン抵抗体４ａとのコンタクト孔である。また、３は層間酸化膜である。
ところで、薄膜ポリシリコン抵抗体の抵抗値の温度係数は、大体、ノンドープドポリシリコン膜４中へのＢＦ₂イオンの打ち込み量とアニール温度で決まり、抵抗値はＢＦ₂イオンの打ち込み量とアニール温度と膜厚で決まる。以下の説明においては、アニール温度を、ＢＰＳＧリフロー温度である９００℃とした場合である。
【００２８】
ノンドープドポリシリコン膜の膜厚が３００ｎｍのときは、ＢＦ₂イオンの打ち込み量を３．０×１０¹⁴ｃｍ^-2とすると、薄膜ポリシリコン抵抗体の抵抗値が２．８ｋΩ／□から３．２ｋΩ／□で、抵抗値の温度係数が約−２０００ｐｐｍ／℃となる。５．０×１０¹⁴ｃｍ^-2とすると、抵抗値が１．４ｋΩ／□から１．６ｋΩ／□で、抵抗値の温度係数が約−１７００ｐｐｍ／℃となる。１．０×１０¹⁵ｃｍ^-2とすると、抵抗値が６５０Ω／□から６７０ｋΩ／□で、抵抗値の温度係数が約−７５０ｐｐｍ／℃となる。５．０×１０¹⁵ｃｍ^-2とすると、抵抗値が２４０Ω／□から２５０Ω／□で、抵抗値の温度係数が＋９０ｐｐｍ／℃となる。８．０×１０¹⁵ｃｍ^-2とすると、抵抗値が２２０Ω／□から２４０Ω／□で、抵抗値の温度係数が約＋１００ｐｐｍ／℃となる。
【００２９】
また、ノンドープドポリシリコン膜４の膜厚が２００ｎｍのときは、ＢＦ₂イオンの打ち込み量を５．０×１０¹⁴ｃｍ^-2とすると、薄膜ポリシリコン抵抗体の抵抗値が１．４ｋΩ／□から１．６ｋΩ／□で、抵抗値の温度係数が−１５００ｐｐｍ／℃となり、３．０×１０¹⁵ｃｍ^-2とすると、３９５Ω／□から４０５Ω／□で、抵抗値の温度係数がゼロとなる。前記のことから、ＢＦ₂イオンの打ち込み量と膜厚を制御することで、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体４ａまたは抵抗値の温度係数が小さな薄膜ポリシリコン抵抗体を形成したり、所定の温度係数を有する薄膜ポリシリコン抵抗体を形成することができる。
【００３０】
尚、前記の薄膜ポリシリコン抵抗体は膜厚２００ｎｍおよび３００ｎｍのときの説明であるが、薄膜ポリシリコン抵抗体の膜厚が１００ｎｍのときは、ＢＦ₂イオンのイオン打ち込み量を３．０×１０¹⁵ｃｍ^-2とすると、抵抗値は２００ｎｍの場合より大きく、抵抗値の温度係数がゼロの薄膜ポリシリコンを形成できる。
【００３１】
図３は、この発明の第３実施例の半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した製造工程断面図である。この半導体装置は高抵抗の薄膜ポリシリコン抵抗体と温度係数ゼロの薄膜ポリシリコン抵抗体を有して場合である。この高抵抗のポリシリコン抵抗体１４ｂと温度係数ゼロの薄膜ポリシリコン抵抗体１４ａをマスク１枚追加することにより同時に形成する。つぎに、その工程を説明する。
【００３２】
半導体基板１１上に形成されたフィールド酸化膜１２上に、ＣＶＤ法でノンドープドポリシリコン膜１４を積層するまでは、図１の工程と同様である。その後の工程について、つぎに説明する。
同図（ａ）に示すように、高抵抗の薄膜ポリシリコン１４ｃを形成するため、ノンドープドポリシリコン膜１４に、ＢＦ₂イオンを加速電圧６４ｋｅＶで全面に、打ち込み量が５．０×１０¹⁴ｃｍ^-2になるように打ち込む。打ち込みした後は、高抵抗の薄膜ポリシリコン１４ｃ（同図（ａ）の１４が１４ｃとなる）になる。
【００３３】
つぎに同図（ｂ）に示すように、高抵抗の薄膜ポリシリコン１４ｃにおいて、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体４ａを形成する領域１９と、高抵抗の薄膜ポリシリコン抵抗体１４ｂのコンタクト領域２０を開口したフォトレジスト膜１５でパターニングする。薄膜ポリシリコン抵抗体１４ａの温度係数がゼロになるＢＦ₂イオンの打ち込み量は３．０×１０¹⁵ｃｍ^-2であるので、２．５×１０¹⁵ｃｍ^-2（３．０×１０¹⁵ｃｍ^-2−５．０×１０¹⁴ｃｍ^-2）の打ち込み量のＢＦ₂イオンを６５ｋｅＶで追加打ち込みを行う。このとき、高抵抗の薄膜ポリシリコン抵抗体１４ｂとＡｌ電極１８とのコンタクト領域２０になる箇所にもＢＦ₂イオンを打ち込む。これは、高抵抗の薄膜ポリシリコン抵抗体４ｂとＡｌ電極１８とのコンタクト抵抗値を低減させるためである。
【００３４】
つぎに、同図（ｃ）に示すように、フォトレジスト膜１５を除去し、高抵抗の薄膜ポリシリコン抵抗体１４ｂの領域と、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体１４ａの領域とを分離するために、再度、パターニングしたフォトマスク１５ａを用いて、分離のためのエッチングを行う。
つぎに、同図（ｄ）に示すように、フォトレジスト膜１５ａを除去し、酸化膜１６を１２０ｎｍの厚みに積層し、ＢＰＳＧ膜１７を６５０ｎｍの厚みに積層し、ＢＰＳＧリフローした後、コンタクト孔を形成し、Ａｌ電極１８を形成する。
ノンドープドポリシリコン膜１４中に打ち込んだ不純物であるＢＦ₂イオンの活性化は、ＢＰＳＧリフロー（ＢＰＳＧ膜１７を熱処理して表面を滑らかにすること）で行う。このようにして、高抵抗の薄膜ポリシリコン抵抗体１４ｂと抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体１４ａを同時に形成できる。ＢＦ₂イオンのイオン打ち込み量を制御することで、所望の２つの抵抗値を兼ね備えた薄膜ポリシリコン抵抗体を形成できる。
【００３５】
尚、同図（ｄ）が、この発明の第４実施例の半導体装置の要部断面図となる。
この構造の説明は製造方法の内容と同じなので省略する。
図４は、この発明の第５実施例の半導体装置の要部断面図である。同図はこの半導体装置が有しているポリシリコン−ポリシリコンキャパシタの断面図であり、ノンドープドポリシリコン膜に、前記のように、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体３４ａをポリシリコン−ポリシリコンキャパシタの上部電極としている。その製造方法を説明する。
【００３６】
図示しないＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポリシリコン膜４０を、下部電極として、フィールド酸化膜３２上に形成した後、図示しないＭＯＳＦＥＴのソース領域とドレイン領域を形成し、つぎに、その上に、ＣＶＤ法で層間酸化膜３３を膜厚１００ｎｍで形成し、つぎに、ＣＶＤ法でノンドープドポリシリコン膜を膜厚３００ｎｍで層間酸化膜３３上に形成する。つぎに、このノンドープドポリシリコン膜にＢＦ₂イオンを打ち込んで、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体３４ａとする工程は、図１と同様であり、この薄膜ポリシリコン抵抗体３４ａが、ポリシリコン−ポリシリコンキャパシタの上部電極となる。このようにして、層間酸化膜３３を介し薄膜ポリシリコン抵抗体３４ａとする上部電極、ｎ型ドープドポリシリコン膜４０を下部電極としたポリシリコン−ポリシリコンキャパシタが完成する。図中の３６は酸化膜、３７はＢＰＳＧ膜、３８はＡｌ電極である。
【００３７】
また、このポリシリコン−ポリシリコンキャパシタの上部電極は抵抗体であり、この抵抗体とポリシリコン−ポリシリコンキャパシタは直列接続されており、この両者でＣＲ回路を構成することができる。
尚、前記の製造方法が、この発明の第６実施例の半導体装置の製造方法となる。
【００３８】
図５は、この発明の第７実施例の半導体装置の要部断面図である。この実施例は、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体４４ａとポリシリコン−ポリシリコンキャパシタを同一プロセスで形成した場合である。その製造方法を説明する。
図示しないＭＯＳＦＥＴのゲート電極と同一であるｎ型ドープドポリシリコン膜４４ｃを下部電極として、フィールド酸化膜４２上に形成した後、図示しないＭＯＳＦＥＴのソース領域とドレイン領域を形成する。つぎに、その上に、ＣＶＤ法で層間酸化膜４３を膜厚１００ｎｍで形成する。つぎに、ＣＶＤ法でノンドープドポリシリコン膜を膜厚３００ｎｍで層間酸化膜４３上に形成する。つぎに、このノンドープドポリシリコン膜にＢＦ₂イオンを打ち込んで、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体４４ａ、４４ｄとする工程は、図１と同様である。４４ｄがポリシリコン−ポリシリコンキャパシタの上部電極となり、また、４４ａが抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体となる。図中の４１は半導体基板、４４ｃは下部電極となるｎ型ドープドポリシリコン膜、４６は酸化膜、４７はＢＰＳＧ膜、４８はＡｌ電極である。この実施例の場合も、ＢＰＳＧリフローでボロンイオンを活性化させる。
【００３９】
尚、前記の製造方法が、この発明の第８実施例の半導体装置の製造方法となる。
図６から図１０は、この発明の第９実施例の半導体装置の製造方法で、工程順に示した製造工程断面図である。この実施例は、ノンドープドポリシリコン膜５４を微細化デバイスにおけるＬＤＤ構造作成に適用し、ＬＤＤ構造のＭＯＳＦＥＴと、温度係数ゼロの薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリコンキャパシタを製作した例である。
【００４０】
この実施例は、ＭＯＳＦＥＴのソース領域とドレイン領域のイオン注入と、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体を形成するためのイオン注入を同時に行うことが特徴である。
図６に示すように、ＭＯＳＦＥＴのゲート電極をｎ型ドープドポリシリコン膜６０で形成し、その後、ｎチャネル型ＭＯＳＦＥＴにおいては、ｎ型の不純物（Ｐ、Ａｓ）のイオン打ち込みを行い、ｎ^-拡散層６３でｎ型のＬＤＤ領域を、半導体基板５１の表面層に形成されたｐウエル領域６１に形成し、ｐチャネル型ＭＯＳＦＥＴにおいてはｐ型の不純物（ＢＦ₂など）のイオン打ち込みを行い、ｐ^-拡散層６４でｐ型のＬＤＤ領域を、半導体基板５１の表面層に形成されたｎウエル領域６２に形成しする。その後、熱酸化膜６７（ＭＯＳＦＥＴのゲート酸化膜に相当し、前記の層間酸化膜に相当する）を約２０ｎｍから３５ｎｍの厚さで形成し、ノンドープドポリシリコン膜５４をＣＶＤ法で２００ｎｍの厚さで積層する。フィールド酸化膜５２上には、前記のゲート電極を形成するときに、ポリシリコン−ポリシリコンキャパシタの下部電極としてＭＯＳＦＥＴのゲート電極と同一のｎ型のドープドポリシリコン膜６０を積層する。
【００４１】
つぎに、図７に示すように、フィールド酸化膜５２上の抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ａとポリシリコン−ポリシリコンキャパシタの上部電極となる薄膜ポリシリコン抵抗体５４ｃを形成するために、フォトレジスト膜５５を用いて、パターニングし、選択的に、ドライエッチングを行う。このエッチングのときに、ゲート電極を形成しているｎ型ドープドポリシリコン膜６０の側壁には、熱酸化膜６７を介してノンドープドポリシリコン膜５４のサイドウォールがエッチング残りとして形成される。
【００４２】
つぎに、図８に示すように、フォトレジスト５５を除去し、再度フォトレジストを被覆し、パターニングされたフォトレジスト５５ａを用いて、ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域になるｎ⁺拡散層６５をＡｓイオンのイオン注入で行う。このとき、ｎ⁺拡散層６５の形成は、ゲート電極の側壁に形成されるノンドープドポリシリコン膜５４ｅのサイドォールをマスクとして、セルフアラインで行われる。
【００４３】
つぎに、図９に示すように、フォトレジスト５５ａを除去し、再度フォトレジストを被覆し、パターニングされたフォトレジスト５５ｂをマスクに用いて、ｐチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域となるｐ⁺拡散層６６が形成される箇所のｎウエル領域６２と、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ａとなる箇所のノンドープドポリシリコン膜と、ポリシリコン−ポリシリコンキャパシタの上部電極（抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ｃ）となる箇所のノンドープドポリシリコン膜に、ＢＦ₂イオンを加速電圧６５ｋｅＶで、３．０×１０¹⁵ｃｍ^-2で、同時に打ち込む。このとき、ｐ⁺拡散層６６の形成は、ゲート電極の側壁に形成されるノンドープドポリシリコン膜５４ｄのサイドォールをマスクとして、セルフアラインで行われる。
【００４４】
勿論、ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域となるｎ⁺拡散層６５のイオン注入工程と、薄膜ポリシリコン抵抗体（５４ａに相当する抵抗体）のイオン注入を同時に行うことも可能である。この場合も、ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域のイオン注入は、ゲート電極の側壁のノンドープドポリシリコン膜５４ｄをサイドウォールとして用いて、セルフアラインで行うことができる。
【００４５】
つぎに、図１０に示すように、フォトレジスト膜５５ｂを除去した後、図１、図４の製造工程を経て、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ａと、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ｃを上部電極とするポリシリコン−ポリシリコンキャパシタを形成し、その上に酸化膜５６とＢＰＳＧ膜５７を積層し、ＢＰＳＧリフローを行う。このとき、ＢＰＳＧリフローで薄膜ポリシリコン抵抗体５４ａ、５４ｃを形成するためにイオン注入されたＢＦ₂イオンが活性化する。
前記の各実施例の抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体は、温度係数が小さい薄膜ポリシリコン抵抗体としても勿論構わない。
【００４６】
【発明の効果】
この発明により、抵抗温度係数がゼロまもしくは小さな薄膜ポリシリコン抵抗体と高抵抗の薄膜ポリシリコン抵抗体を同一プロセスで形成できる。
また、抵抗温度係数がゼロもしくは小さな薄膜ポリシリコン抵抗体、高抵抗の薄膜ポリシリコン抵抗体およびポリシリコン−ポリシリコンキャパシタの上部電極を同一プロセスで形成できる。
【００４７】
また、ノンドープドポリシリコンに打ち込むＢＦ₂イオンの打ち込み量（ドーズ量）を所定の値にすることで、抵抗値の温度係数ゼロ、もしくは小さなポリシリコン抵抗体とすることができる。
また、ＢＰＳＧリフローの熱処理で、ノンドープドポリシリコンに打ち込むＢＦ₂イオンの活性化を行うことで、工程を簡略化できる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の製造方法で、（ａ）から（ｄ）は工程順に示した製造工程断面図
【図２】図１の薄膜ポリシリコン抵抗体４ａの平面図
【図３】この発明の第３実施例の半導体装置の製造方法で、（ａ）から（ｄ）は工程順に示した製造工程断面図
【図４】この発明の第５実施例の半導体装置の要部断面図
【図５】この発明の第７実施例の半導体装置の要部断面図
【図６】この発明の第９実施例の半導体装置の製造工程断面図
【図７】図６に続く、この発明の第９実施例の半導体装置の製造工程断面図
【図８】図７に続く、この発明の第９実施例の半導体装置の製造工程断面図
【図９】図８に続く、この発明の第９実施例の半導体装置の製造工程断面図
【図１０】図９に続く、この発明の第９実施例の半導体装置の製造工程断面図
【図１１】従来の拡散抵抗体の断面図
【図１２】従来の薄膜ポリシリコン抵抗体の断面図
【図１３】従来のポリシリコン−ポリシリコンキャパシタの断面図
【図１４】従来の薄膜ポリシリコン抵抗体とポリシリコン−ポリシリコンキャパシタを組み合わせた断面図
【符号の説明】
１、１１、３１、４１、５１半導体基板
２、１２、３２、４２、５２フィールド酸化膜
３、１３、３３、４３層間酸化膜
４、１４、３４、５４ノンドープドポリシリコン膜
４ａ、３４ａ、４４ａ、５４ａ薄膜ポリシリコン抵抗体（温度係数ゼロ）
４ｂ薄膜ポリシリコン抵抗体（高抵抗）
５、１５、１５ａ、５５、５５ａ、５５ｂフォトレジスト膜
６、１６、３６、４６酸化膜
７、１７、３７、４７ＢＰＳＧ膜
８、１８、３８、４８Ａｌ電極
１４ｃ高抵抗の薄膜ポリシリコン
１９領域
２０コンタクト領域
４０、６０ｎ型ドープドポリシリコン膜
４４ｃｎ型ドープドポリシリコン膜（下部電極）
４４ｄ、５４ｃ薄膜ポリシリコン抵抗体（上部電極）
５４ｄ、５４ｅ薄膜ポリシリコン（サイドウォール）
６１ｐウエル領域
６２ｎウエル領域
６３ｐ^-拡散層
６４ｎ^-拡散層
６５ｎ⁺拡散層
６６ｐ⁺拡散層
６７熱酸化膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a thin film polysilicon resistor.
[0002]
[Prior art]
Conventionally, as a resistance of an IC circuit, a diffusion resistor formed by diffusing n-type and p-type impurities in a semiconductor substrate, or an n-type doped serving as a gate electrode of a MOSFET (MOS field effect transistor) A thin-film polysilicon resistor using a polysilicon film (a polysilicon film having a resistance value of about several tens of Ω / □ doped with a large amount of n-type impurities such as phosphorus and arsenic) has been used. Further, this thin film polysilicon resistor has been used as an electrode of a polysilicon-polysilicon capacitor of a conventional IC circuit.
[0003]
FIG. 11 is a cross-sectional view of a conventional diffused resistor. Before the field oxide film 72 is formed, n serving as a resistor is formed. ^- Diffusion layer 88 and p ^- N-type impurity ions and p-type impurity ions for forming the diffusion layer 89 are implanted into the p-well region 81 and the n-well region 82, respectively, and the impurity ions implanted by the heat treatment are driven. Then, a field oxide film 72 is formed. Thereafter, after forming MOSFETs at other locations not shown, an oxide film 76 is formed by a CVD (Chemical Vapor Deposition) method, and then a BPSG film 77 (boron / phosphor glass film) by a CVD method is formed. Next, a contact hole is opened and an Al electrode 78 is formed. 85 and 86 in the figure are n ⁺ Diffusion layer, p ⁺ A diffusion layer, which is n ^- Diffusion layer 88, p ^- It is formed to reduce the contact resistance between diffusion layer 89 and Al electrode 78.
[0004]
FIG. 12 is a cross-sectional view of a conventional thin film polysilicon resistor. An n-type doped polysilicon film 90 which is the same as a gate electrode of a MOSFET (not shown) is used as a thin film polysilicon resistor. On the field oxide film 92, an n-type doped polysilicon film 90 which is the same as the gate electrode of the MOSFET is formed as a resistor, and an oxide film 96 is formed thereon by a CVD method. Thereafter, a BPSG film 97 by the CVD method is formed. Next, a contact hole is opened and an Al electrode 98 is formed.
[0005]
FIG. 13 is a cross-sectional view of a conventional polysilicon-polysilicon capacitor. An n-type doped polysilicon film 110 that is the same as the gate electrode of the MOSFET is formed as a lower electrode on the field oxide film 102, an interlayer oxide film 103 is formed thereon by a CVD method, and a CVD method is formed thereon. An n-type doped polysilicon film 111 is formed as an upper electrode. The resistance value of the n-type doped polysilicon film 111 and the resistance value of the n-type doped polysilicon film 110 of the lower electrode are usually the same. Next, an oxide film 106 is formed by a CVD method, and a BPSG film 107 is formed thereon by a CVD method. Then, a contact hole is opened and an Al electrode 108 is formed.
[0006]
FIG. 14 is a cross-sectional view of a combination of a conventional thin film polysilicon resistor and a polysilicon-polysilicon capacitor. This is a combination of the conventional thin film polysilicon resistor of FIG. 12 and the conventional polysilicon-polysilicon capacitor of FIG. In the figure, 121 is a semiconductor substrate, 122 is a field oxide film, 123 is an interlayer oxide film, 126 is an oxide film, 127 is a BPSG film, 128 is an Al electrode, and 130 and 131 are n-type doped polysilicon films.
[0007]
[Problems to be solved by the invention]
Conventionally, diffused resistors formed in a semiconductor substrate have been frequently used in IC circuits, but due to the self-bias effect and back-bias effect, there is bias dependence, and there is a large variation in resistance value. Due to the large temperature coefficient of resistance, etc., it is not suitable for IC circuits that require high accuracy. For example, in a diffused resistor formed of n-type impurities, the temperature coefficient of resistance value is 3500 ppm / ° C., and in an IC circuit using 5 V, the resistance value changes by 10%. In the diffused resistor formed of p-type impurities, the temperature coefficient of resistance value is 4000 to 5500 ppm / ° C., and the 7% resistance value changes in an IC circuit using 5V. However, the temperature coefficient of the resistance value is [(R _A -R _{twenty five} ) / (T _A -T _{twenty five} ]] / R _{twenty five} ] Is defined. Where R _A Is the predetermined temperature (T _A ) Sheet resistance value in R) _{twenty five} Is 25 ° C (T _{twenty five} ) Is the sheet resistance value.
[0008]
In order to improve the bias dependency, the temperature coefficient of the resistance value, and the variation of the resistance value, as described with reference to FIG. 12, the thin film poly-silicon applied with the n-type doped polysilicon serving as the gate electrode of the MOSFET as the resistor. There is a silicon resistor. This thin-film polysilicon resistor has a smaller resistance variation, no bias dependency, and a resistance temperature coefficient as small as 650 to 750 ppm / ° C., and has been conventionally used in an IC circuit. It was.
[0009]
However, since this thin film polysilicon resistor has a small resistance value (sheet resistance value) of 25Ω / □, the area occupied by the resistor becomes large in a circuit that requires high resistance. The temperature coefficient of the resistance value is 650 to 750 ppm / ° C., which is smaller than that of the diffused resistor, but for an IC circuit that requires higher accuracy, the temperature coefficient of the resistance value is still large.
[0010]
Japanese Patent Application Laid-Open No. 4-284666 discloses a method of manufacturing a thin film polysilicon resistor in which the temperature coefficient of the resistance value is zero or small and the resistance value is one digit larger.
However, Japanese Patent Laid-Open No. 4-284666 discloses a thin film polysilicon resistor in which phosphorus ions are ion-implanted, but a semiconductor having a thin film polysilicon resistor having a zero temperature coefficient or a small temperature coefficient by ion implantation of boron ions. Device and manufacturing method thereof, semiconductor device having polysilicon-polysilicon capacitor using thin-film polysilicon resistor as electrode, manufacturing method thereof, and thin film of high resistance using thin-film polysilicon resistor having zero or small temperature coefficient A semiconductor device in which a polysilicon resistor and a polysilicon-polysilicon capacitor are combined and a manufacturing method thereof are not disclosed.
[0011]
An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, in which boron ions are ion-implanted to form a thin film polysilicon resistor having a zero or small temperature coefficient or a high resistance thin film polysilicon resistor. Combination of zero or small thin film polysilicon resistor and high resistance thin film polysilicon resistor, high resistance thin film polysilicon resistor using zero or small temperature coefficient thin film polysilicon resistor, and polysilicon-polysilicon It is an object of the present invention to provide a semiconductor device formed in combination with a capacitor and a manufacturing method thereof.
[0012]
[Means for Solving the Problems]
To achieve the above object, a high-resistance first thin-film polysilicon resistor formed of a polysilicon film on an insulating film formed on a semiconductor substrate, and a temperature coefficient is -50ppm / ° C to + 50ppm / ° C A method of manufacturing a semiconductor device in which a second thin film polysilicon resistor is formed, the step of forming an insulating film on the semiconductor substrate, the step of forming a non-doped polysilicon film on the insulating film, and the non-doped poly BF on the entire surface of the silicon film ₂ A first boron introducing step of introducing first boron by ion implantation of the first boron, and the first boron introduced in the first boron introducing step selectively into the polysilicon film doped with the first boron. Together with boron, the dose is 2.5 × 10 ¹⁵ cm ^-2 Or 3.5 × 10 ¹⁵ cm ^-2 BF to be ₂ A second boron introducing step of introducing second boron by ion implantation of the first thin film polysilicon resistor into which the first boron has been introduced by patterning, the first boron and the second boron. Forming the second thin film polysilicon resistor into which the boron is introduced, the first thin film polysilicon resistor and the second thin film polysilicon resistor Thin film A step of forming an interlayer insulating film on the polysilicon resistor, a step of forming a BPSG film (boron-doped phosphorus glass film) on the interlayer insulating film, and a step of reflowing the BPSG film. Heat treatment temperature for the first thin film polysilicon resistor and the second thin film resistor Thin film In the manufacturing method, the first boron and the second boron introduced into the polysilicon resistor are activated.
[0013]
Forming a first insulating film on the semiconductor substrate in a method of manufacturing a semiconductor device in which a polysilicon-polysilicon capacitor having an electrode made of a thin polysilicon film is formed on an insulating film formed on a semiconductor substrate; Forming a doped polysilicon film as a first electrode of a polysilicon-polysilicon capacitor selectively on the first insulating film, on the first electrode, and on the exposed first insulating film. A step of forming a second insulating film, a step of forming a non-doped polysilicon film on the second insulating film, and a dose amount of 2.5 × 10 6 on the non-doped polysilicon film. ¹⁵ cm ^-2 Or 3.5 × 10 ¹⁵ cm ^-2 BF to be ₂ Boron is introduced by ion implantation, and is opposed to the first electrode of the polysilicon-polysilicon capacitor. The second electrode Forming an interlayer insulating film on the second electrode, forming a BPSG film (boron-doped phosphorus glass film) on the interlayer insulating film, and reflowing the BPSG film. And a manufacturing method of activating the boron introduced into the second electrode at a heat treatment temperature for the reflow.
[0014]
On the insulating film formed on the semiconductor substrate, the temperature coefficient formed by the polysilicon film is -50ppm / ° C to + 50ppm / ° C A method of manufacturing a semiconductor device in which a thin film polysilicon resistor and a polysilicon-polysilicon capacitor whose electrodes are polysilicon films are formed, a step of forming a first insulating film on the semiconductor substrate, and the first insulating film A step of selectively forming a doped polysilicon film to be a first electrode of the polysilicon-polysilicon capacitor on the first electrode; and a second insulating film on the first electrode and the exposed first insulating film. A step of selectively forming a non-doped polysilicon film on the second insulating film, and a dose amount of 2.5 × 10 6 on the non-doped polysilicon film. ¹⁵ cm ^-2 Or 3.5 × 10 ¹⁵ cm ^-2 BF to be ₂ Boron is introduced by ion implantation, and forming the thin film polysilicon resistor and the second electrode facing the first electrode of the polysilicon-polysilicon capacitor, the thin film polysilicon resistor, and A step of forming an interlayer insulating film on the second electrode, a step of forming a BPSG film (boron-doped phosphorus glass film) on the interlayer insulating film, and a step of reflowing the BPSG film. The manufacturing method of activating the boron introduced into the thin film polysilicon resistor and the second electrode at a heat treatment temperature for the purpose.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a method of manufacturing a semiconductor device according to a first embodiment of the present invention, wherein FIG. 1A to FIG.
As shown in FIG. 2A, after forming a source region and a drain region of a MOSFET (not shown), a field oxide film 2 on a semiconductor substrate 1 is formed, and an interlayer oxide film 3 is formed on the field oxide film 2. It is formed with a thickness of 100 nm. Next, a thin film non-doped polysilicon film 4 is formed with a film thickness of 300 nm on the oxide film 3 by CVD, and boron ions (BF ₂ Ions) at an acceleration voltage of 65 keV and 3.0 × 10 ¹⁵ cm ^-2 Type in the entire surface.
[0023]
Next, as shown in FIG. 5B, patterning is performed using a photoresist film 5, and then selective etching is performed to form a thin film polysilicon resistor 4a having a zero temperature coefficient of resistance. Next, as shown in FIG. 3C, an oxide film 6 is formed on the thin film polysilicon resistor 4a and the interlayer oxide film 3 with a film thickness of 120 nm by the CVD method, and then the BPSG film 7 is formed by the CVD method. Is formed on the oxide film 6 with a film thickness of 650 nm. After this, BPSG reflow (a process in which the surface of the BPSG film 7 is heat-treated to melt and smoothen it) is performed for planarization. This BPSG reflow is N ₂ + O ₂ 10 minutes, then O ₂ 12 minutes, then N ₂ For 5 minutes for a total of 27 minutes. In the heat treatment of this BPSG reflow, the boron ions (BF ₂ Ions) are activated, and this BPSG reflow temperature becomes an annealing temperature for activating boron ions.
[0024]
Next, as shown in FIG. 4D, contact holes are formed in the oxide film 6 and the BPSG film 7 to form an Al electrode 8.
By the BPSG reflow, the thin film polysilicon resistor 4a has a resistance value of about 280Ω / □, and the temperature coefficient of the resistance value becomes zero. When the film thickness of the thin-film polysilicon resistor 4a is 200 nm, it is about 400Ω / □.
[0025]
The boron implantation amount (dose amount) is 2.5 × 10. ¹⁵ cm ^-2 To 3.5 × 10 ¹⁵ cm ^-2 And the temperature coefficient of the resistance value of the thin-film polysilicon resistor 4a is in the range of −50 ppm / ° C. to +50 ppm / ° C. Small value.
[0026]
FIG. 4D is a cross-sectional view of the main part of the semiconductor device according to the second embodiment of the present invention.
Since the description of this structure is the same as that described in the manufacturing method, the description thereof is omitted.
By applying this thin film polysilicon resistor 4a, whose temperature coefficient of resistance value is zero or small, to the feedback resistance of a standard amplifier circuit in an IC circuit, the resistance of a standard regulator, and the standard oscillation circuit, it can be used in a wide temperature range. A highly accurate IC circuit can be manufactured. In addition, since the thin film polysilicon resistor has no bias dependency like the diffused resistor, the resistance value does not change due to the bias effect by using a high resistance thin film polysilicon resistor as the dividing resistor in the IC circuit. Therefore, an IC circuit with high accuracy can be obtained.
[0027]
FIG. 2 is a plan view of the thin film polysilicon resistor 4a of FIG. In the figure, 9 is a contact hole between the Al electrode 8 and the thin film polysilicon resistor 4a. Reference numeral 3 denotes an interlayer oxide film.
By the way, the temperature coefficient of the resistance value of the thin film polysilicon resistor is approximately BF into the non-doped polysilicon film 4. ₂ Decided by ion implantation amount and annealing temperature, resistance value is BF ₂ It is determined by the ion implantation amount, annealing temperature, and film thickness. In the following description, the annealing temperature is 900 ° C. which is the BPSG reflow temperature.
[0028]
When the thickness of the non-doped polysilicon film is 300 nm, BF ₂ Ion implantation amount is 3.0 × 10 ¹⁴ cm ^-2 Then, the resistance value of the thin-film polysilicon resistor is 2.8 kΩ / □ to 3.2 kΩ / □, and the temperature coefficient of the resistance value is about −2000 ppm / ° C. 5.0 × 10 ¹⁴ cm ^-2 Then, the resistance value is 1.4 kΩ / □ to 1.6 kΩ / □, and the temperature coefficient of the resistance value is about −1700 ppm / ° C. 1.0 × 10 ¹⁵ cm ^-2 Then, the resistance value is 650 Ω / □ to 670 kΩ / □, and the temperature coefficient of the resistance value is about −750 ppm / ° C. 5.0 × 10 ¹⁵ cm ^-2 Then, the resistance value is 240Ω / □ to 250Ω / □, and the temperature coefficient of the resistance value is +90 ppm / ° C. 8.0 × 10 ¹⁵ cm ^-2 Then, the resistance value is 220Ω / □ to 240Ω / □, and the temperature coefficient of the resistance value is about +100 ppm / ° C.
[0029]
When the thickness of the non-doped polysilicon film 4 is 200 nm, BF ₂ Ion implantation amount is 5.0 × 10 ¹⁴ cm ^-2 Then, the resistance value of the thin film polysilicon resistor is 1.4 kΩ / □ to 1.6 kΩ / □, and the temperature coefficient of the resistance value is −1500 ppm / ° C., 3.0 × 10 ¹⁵ cm ^-2 Then, the temperature coefficient of the resistance value becomes zero from 395Ω / □ to 405Ω / □. From the above, BF ₂ By controlling the ion implantation amount and film thickness, a thin film polysilicon resistor 4a having a zero temperature coefficient of resistance or a thin film polysilicon resistor having a small temperature coefficient of resistance is formed, or a predetermined temperature coefficient is set. It is possible to form a thin film polysilicon resistor having the same.
[0030]
The thin film polysilicon resistor is described when the film thickness is 200 nm and 300 nm. However, when the film thickness of the thin film polysilicon resistor is 100 nm, BF ₂ The ion implantation amount of ions is 3.0 × 10 ¹⁵ cm ^-2 Then, a thin film polysilicon having a resistance value larger than that of 200 nm and having a temperature coefficient of resistance value of zero can be formed.
[0031]
FIG. 3 shows a method of manufacturing a semiconductor device according to a third embodiment of the present invention. FIG. 3A to FIG. This semiconductor device has a thin film polysilicon resistor having a high resistance and a thin film polysilicon resistor having a zero temperature coefficient. The high resistance polysilicon resistor 14b and the thin film polysilicon resistor 14a having a zero temperature coefficient are simultaneously formed by adding one mask. Next, the process will be described.
[0032]
The process until the non-doped polysilicon film 14 is laminated on the field oxide film 12 formed on the semiconductor substrate 11 by the CVD method is the same as that shown in FIG. The subsequent steps will be described next.
As shown in FIG. 5A, in order to form a high-resistance thin film polysilicon 14c, a BF is formed on the non-doped polysilicon film 14. ₂ Ions are implanted on the entire surface with an acceleration voltage of 64 keV, and the implantation amount is 5.0 × 10 ¹⁴ cm ^-2 Type in to become. After the implantation, the thin film polysilicon 14c with high resistance is formed (14 in FIG. 14A becomes 14c).
[0033]
Next, as shown in FIG. 4B, in the high resistance thin film polysilicon 14c, a region 19 for forming the thin film polysilicon resistor 4a having a zero temperature coefficient of resistance and a high resistance thin film polysilicon resistor 14b are formed. The contact region 20 is patterned with the opened photoresist film 15. BF with zero temperature coefficient of thin film polysilicon resistor 14a ₂ Ion implantation amount is 3.0 × 10 ¹⁵ cm ^-2 Therefore, 2.5 × 10 ¹⁵ cm ^-2 (3.0 × 10 ¹⁵ cm ^-2 -5.0 × 10 ¹⁴ cm ^-2 ) BF ₂ Ions are additionally implanted at 65 keV. At this time, the BF is also formed at the location where the contact region 20 between the high resistance thin film polysilicon resistor 14b and the Al electrode 18 is formed. ₂ Ion is implanted. This is to reduce the contact resistance value between the high resistance thin film polysilicon resistor 4b and the Al electrode 18.
[0034]
Next, as shown in FIG. 2C, the photoresist film 15 is removed, and a region of the high resistance thin film polysilicon resistor 14b and a region of the thin film polysilicon resistor 14a having a zero temperature coefficient of resistance are obtained. In order to separate the film, etching for separation is performed again using the patterned photomask 15a.
Next, as shown in FIG. 4D, the photoresist film 15a is removed, the oxide film 16 is laminated to a thickness of 120 nm, the BPSG film 17 is laminated to a thickness of 650 nm, and after BPSG reflow, And an Al electrode 18 is formed.
BF which is an impurity implanted in the non-doped polysilicon film 14 ₂ Ion activation is performed by BPSG reflow (the surface of the BPSG film 17 is heat treated to make it smooth). In this way, the high resistance thin film polysilicon resistor 14b and the thin film polysilicon resistor 14a having a zero temperature coefficient of resistance can be formed simultaneously. BF ₂ By controlling the ion implantation amount of ions, a thin film polysilicon resistor having two desired resistance values can be formed.
[0035]
FIG. 4D is a cross-sectional view of the main part of the semiconductor device according to the fourth embodiment of the present invention.
Since the description of this structure is the same as that of the manufacturing method, it is omitted.
FIG. 4 is a cross-sectional view of the principal part of the semiconductor device according to the fifth embodiment of the present invention. This figure is a cross-sectional view of a polysilicon-polysilicon capacitor included in this semiconductor device. As described above, a thin film polysilicon resistor 34a having a zero temperature coefficient of resistance is applied to a non-doped polysilicon film. The upper electrode of the silicon-polysilicon capacitor is used. The manufacturing method will be described.
[0036]
An n-type doped polysilicon film 40 that is the same as the gate electrode of the MOSFET (not shown) is formed on the field oxide film 32 as a lower electrode, and then a source region and a drain region of the MOSFET (not shown) are formed. Then, an interlayer oxide film 33 is formed with a film thickness of 100 nm by CVD, and then a non-doped polysilicon film is formed with a film thickness of 300 nm on the interlayer oxide film 33 by CVD. Next, BF is added to the non-doped polysilicon film. ₂ The process of implanting ions to form a thin film polysilicon resistor 34a having a zero temperature coefficient of resistance is the same as in FIG. 1, and this thin film polysilicon resistor 34a is connected to the upper electrode of the polysilicon-polysilicon capacitor. Become. In this manner, a polysilicon-polysilicon capacitor having the upper electrode as the thin film polysilicon resistor 34a and the n-type doped polysilicon film 40 as the lower electrode through the interlayer oxide film 33 is completed. In the figure, 36 is an oxide film, 37 is a BPSG film, and 38 is an Al electrode.
[0037]
Further, the upper electrode of this polysilicon-polysilicon capacitor is a resistor, and this resistor and the polysilicon-polysilicon capacitor are connected in series, and a CR circuit can be constituted by both of them.
The above manufacturing method is the manufacturing method of the semiconductor device according to the sixth embodiment of the present invention.
[0038]
FIG. 5 is a sectional view showing the principal part of a semiconductor device according to a seventh embodiment of the present invention. In this embodiment, a thin film polysilicon resistor 44a having a zero temperature coefficient of resistance and a polysilicon-polysilicon capacitor are formed by the same process. The manufacturing method will be described.
An n-type doped polysilicon film 44c that is the same as the gate electrode of a MOSFET (not shown) is formed on the field oxide film 42 as a lower electrode, and then a source region and a drain region of the MOSFET (not shown) are formed. Next, an interlayer oxide film 43 having a thickness of 100 nm is formed thereon by CVD. Next, a non-doped polysilicon film is formed on the interlayer oxide film 43 with a film thickness of 300 nm by a CVD method. Next, BF is added to the non-doped polysilicon film. ₂ The process of implanting ions into thin film polysilicon resistors 44a and 44d having a resistance temperature coefficient of zero is the same as in FIG. 44d is the upper electrode of the polysilicon-polysilicon capacitor, and 44a is a thin film polysilicon resistor having a zero temperature coefficient of resistance. In the figure, 41 is a semiconductor substrate, 44c is an n-type doped polysilicon film that serves as a lower electrode, 46 is an oxide film, 47 is a BPSG film, and 48 is an Al electrode. Also in this example, boron ions are activated by BPSG reflow.
[0039]
The above manufacturing method is the manufacturing method of the semiconductor device according to the eighth embodiment of the present invention.
6 to 10 are cross-sectional views of manufacturing steps shown in the order of steps in the method of manufacturing a semiconductor device according to the ninth embodiment of the present invention. In this embodiment, the non-doped polysilicon film 54 is applied to the creation of an LDD structure in a miniaturized device, and an LDD structure MOSFET, a thin film polysilicon resistor having a zero temperature coefficient, and a polysilicon-polysilicon capacitor are manufactured. It is.
[0040]
This embodiment is characterized in that ion implantation for the source region and drain region of the MOSFET and ion implantation for forming a thin film polysilicon resistor having a resistance temperature coefficient of zero are performed simultaneously.
As shown in FIG. 6, the gate electrode of the MOSFET is formed of an n-type doped polysilicon film 60. Thereafter, in the n-channel MOSFET, ion implantation of n-type impurities (P, As) is performed, and n ^- An n-type LDD region is formed in the diffusion layer 63 in a p-well region 61 formed in the surface layer of the semiconductor substrate 51. In the p-channel MOSFET, a p-type impurity (BF ₂ Etc.) and p ^- A p-type LDD region is formed in the n-well region 62 formed in the surface layer of the semiconductor substrate 51 by the diffusion layer 64. Thereafter, a thermal oxide film 67 (corresponding to the gate oxide film of the MOSFET and corresponding to the interlayer oxide film) is formed with a thickness of about 20 nm to 35 nm, and the non-doped polysilicon film 54 is formed with a thickness of 200 nm by the CVD method. Laminate. On the field oxide film 52, when the gate electrode is formed, an n-type doped polysilicon film 60 which is the same as the gate electrode of the MOSFET is laminated as a lower electrode of the polysilicon-polysilicon capacitor.
[0041]
Next, as shown in FIG. 7, a thin film polysilicon resistor 54a having a zero temperature coefficient of resistance value on the field oxide film 52 and a thin film polysilicon resistor 54c serving as an upper electrode of the polysilicon-polysilicon capacitor are formed. Therefore, patterning is performed using the photoresist film 55, and dry etching is selectively performed. At the time of this etching, the sidewall of the non-doped polysilicon film 54 is formed as an etching residue on the sidewall of the n-type doped polysilicon film 60 forming the gate electrode via the thermal oxide film 67.
[0042]
Next, as shown in FIG. 8, the photoresist 55 is removed, the photoresist is coated again, and the patterned photoresist 55a is used to form the n-channel MOSFET source and drain regions. ⁺ The diffusion layer 65 is formed by ion implantation of As ions. At this time, n ⁺ The diffusion layer 65 is formed by self-alignment using the side wall of the non-doped polysilicon film 54e formed on the side wall of the gate electrode as a mask.
[0043]
Next, as shown in FIG. 9, the photoresist 55a is removed, the photoresist is covered again, and the patterned photoresist 55b is used as a mask to form the p-type MOSFET source and drain regions. ⁺ The n-well region 62 where the diffusion layer 66 is formed, the non-doped polysilicon film where the thin film polysilicon resistor 54a has a zero temperature coefficient of resistance, and the upper electrode (resistance) of the polysilicon-polysilicon capacitor BF is applied to the non-doped polysilicon film at the location to be the thin film polysilicon resistor 54c) having a zero temperature coefficient. ₂ Ions are accelerated at an acceleration voltage of 65 keV and 3.0 × 10 ¹⁵ cm ^-2 And type in at the same time. At this time, p ⁺ The diffusion layer 66 is formed by self-alignment using the side wall of the non-doped polysilicon film 54d formed on the side wall of the gate electrode as a mask.
[0044]
Of course, n which becomes the source region and drain region of the n-channel MOSFET ⁺ It is also possible to simultaneously perform the ion implantation step of the diffusion layer 65 and the ion implantation of the thin film polysilicon resistor (resistor corresponding to 54a). Also in this case, the ion implantation of the source region and the drain region of the n-channel MOSFET can be performed by self-alignment using the non-doped polysilicon film 54d on the side wall of the gate electrode as the side wall.
[0045]
Next, as shown in FIG. 10, after the photoresist film 55b is removed, the thin film polysilicon resistor 54a having a zero temperature coefficient of resistance and the temperature coefficient of the resistance value are obtained through the manufacturing steps of FIGS. A polysilicon-polysilicon capacitor having the zero thin-film polysilicon resistor 54c as an upper electrode is formed, an oxide film 56 and a BPSG film 57 are laminated thereon, and BPSG reflow is performed. At this time, BF ion-implanted to form the thin film polysilicon resistors 54a and 54c by BPSG reflow ₂ Ions are activated.
Of course, the thin film polysilicon resistor having a temperature coefficient of zero in each of the above embodiments may be a thin film polysilicon resistor having a small temperature coefficient.
[0046]
【The invention's effect】
According to the present invention, a thin film polysilicon resistor having a resistance temperature coefficient of zero or small and a thin film polysilicon resistor having a high resistance can be formed by the same process.
Further, the thin film polysilicon resistor having zero or small resistance temperature coefficient, the high resistance thin film polysilicon resistor, and the upper electrode of the polysilicon-polysilicon capacitor can be formed by the same process.
[0047]
Also, BF that is implanted into non-doped polysilicon ₂ By setting the ion implantation amount (dose amount) to a predetermined value, the resistance value has a zero temperature coefficient or a small polysilicon resistor.
Also, BF implanted into non-doped polysilicon by BPSG reflow heat treatment ₂ By activating ions, the process can be simplified.
[Brief description of the drawings]
FIGS. 1A to 1D are cross-sectional views of manufacturing steps shown in order of steps in a method of manufacturing a semiconductor device according to a first embodiment of the present invention; FIGS.
FIG. 2 is a plan view of the thin film polysilicon resistor 4a of FIG.
FIGS. 3A to 3D are cross-sectional views showing a manufacturing process according to a third embodiment of the present invention, wherein FIGS.
FIG. 4 is a cross-sectional view of an essential part of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 5 is a cross-sectional view of an essential part of a semiconductor device according to a seventh embodiment of the present invention.
FIG. 6 is a cross-sectional view of a manufacturing process of a semiconductor device according to a ninth embodiment of the invention.
7 is a cross-sectional view of the manufacturing process of the semiconductor device according to the ninth embodiment of the present invention which continues from FIG. 6;
FIG. 8 is a cross-sectional view of the manufacturing process of the semiconductor device according to the ninth embodiment of the present invention continued from FIG. 7;
FIG. 9 is a cross-sectional view of the manufacturing process of the semiconductor device according to the ninth embodiment of the invention, following FIG. 8;
FIG. 10 is a cross-sectional view of the manufacturing process of the semiconductor device according to the ninth embodiment of the invention, following FIG. 9;
FIG. 11 is a cross-sectional view of a conventional diffusion resistor
FIG. 12 is a sectional view of a conventional thin film polysilicon resistor.
FIG. 13 is a sectional view of a conventional polysilicon-polysilicon capacitor.
FIG. 14 is a cross-sectional view of a conventional thin film polysilicon resistor combined with a polysilicon-polysilicon capacitor.
[Explanation of symbols]
1, 11, 31, 41, 51 Semiconductor substrate
2, 12, 32, 42, 52 Field oxide film
3, 13, 33, 43 Interlayer oxide film
4, 14, 34, 54 Non-doped polysilicon film
4a, 34a, 44a, 54a Thin film polysilicon resistor (zero temperature coefficient)
4b Thin film polysilicon resistor (high resistance)
5, 15, 15a, 55, 55a, 55b Photoresist film
6, 16, 36, 46 Oxide film
7, 17, 37, 47 BPSG membrane
8, 18, 38, 48 Al electrode
14c High resistance thin film polysilicon
19 areas
20 Contact area
40, 60 n-type doped polysilicon film
44c n-type doped polysilicon film (lower electrode)
44d, 54c Thin film polysilicon resistor (upper electrode)
54d, 54e Thin film polysilicon (sidewall)
61 p-well region
62 n-well region
63 p ^- Diffusion layer
64 n ^- Diffusion layer
65 n ⁺ Diffusion layer
66 p ⁺ Diffusion layer
67 Thermal oxide film

Claims

A high-resistance first thin-film polysilicon resistor formed of a polysilicon film on an insulating film formed on a semiconductor substrate, and a second thin-film poly having a temperature coefficient in the range of −50 ppm / ° C. to +50 ppm / ° C. A method of manufacturing a semiconductor device in which a silicon resistor is formed, the step of forming an insulating film on the semiconductor substrate, the step of forming a non-doped polysilicon film on the insulating film, and the entire surface of the non-doped polysilicon film A first boron introducing step of introducing first boron by ion implantation of BF ₂ , and the first boron introducing step selectively introduced into the polysilicon film doped with the first boron Second boron is introduced by ion implantation of BF ₂ so that the dose is 2.5 × 10 ¹⁵ cm ⁻² to 3.5 × 10 ¹⁵ cm ⁻² together with the first boron. Guidance A first thin film polysilicon resistor into which the first boron is introduced and a second thin film polysilicon resistor into which the first boron and the second boron are introduced by patterning and patterning. Forming an interlayer insulating film on the first thin film polysilicon resistor and the second thin film polysilicon resistor, and forming a BPSG film (boron-doped phosphorus glass film) on the interlayer insulating film. And the step of reflowing the BPSG film, and the first boron introduced into the first thin film polysilicon resistor and the second thin film polysilicon resistor at a heat treatment temperature for the reflow And a method of manufacturing a semiconductor device, wherein the second boron is activated.

Forming a first insulating film on the semiconductor substrate in a method of manufacturing a semiconductor device in which a polysilicon-polysilicon capacitor having an electrode made of a thin polysilicon film is formed on an insulating film formed on a semiconductor substrate; Forming a doped polysilicon film as a first electrode of a polysilicon-polysilicon capacitor selectively on the first insulating film, on the first electrode, and on the exposed first insulating film. A step of forming a second insulating film, a step of forming a non-doped polysilicon film on the second insulating film, and a dose amount of 2.5 × 10 ¹⁵ cm ⁻² to the non-doped polysilicon film. Introducing boron by ion implantation of BF ₂ so as to be 3.5 × 10 ¹⁵ cm ⁻² to form a second electrode facing the first electrode of the polysilicon-polysilicon capacitor; 2 electrodes Forming a interlayer insulating film on the interlayer insulating film, forming a BPSG film (boron-doped phosphorous glass film) on the interlayer insulating film, and reflowing the BPSG film at a heat treatment temperature for the reflow. A method for manufacturing a semiconductor device, comprising: activating the boron introduced into the second electrode.

A thin film polysilicon resistor having a temperature coefficient in the range of −50 ppm / ° C. to +50 ppm / ° C. formed of a polysilicon film on an insulating film formed on a semiconductor substrate, and polysilicon in which an electrode is a polysilicon film A method of manufacturing a semiconductor device in which a polysilicon capacitor is formed; a step of forming a first insulating film on the semiconductor substrate; and a first electrode of the polysilicon-polysilicon capacitor selectively on the first insulating film Forming a doped polysilicon film, forming a second insulating film on the first electrode and the exposed first insulating film, and forming a non-doped layer on the second insulating film. selectively forming a polysilicon film, the non-doped polysilicon film to a dose of 2.5 × 10 ¹⁵ cm ^-2 to 3.5 × 10 ¹⁵ cm ^-2 to become as ion implantation BF ₂ Introducing boron and forming the thin film polysilicon resistor and the second electrode facing the first electrode of the polysilicon-polysilicon capacitor; the thin film polysilicon resistor and the second electrode; A heat treatment temperature for the reflow, including a step of forming an interlayer insulating film thereon, a step of forming a BPSG film (boron-doped phosphorus glass film) on the interlayer insulating film, and a step of reflowing the BPSG film And activating the boron introduced into the thin-film polysilicon resistor and the second electrode.