JP4543716B2

JP4543716B2 - Electron source and manufacturing method thereof

Info

Publication number: JP4543716B2
Application number: JP2004085103A
Authority: JP
Inventors: 宜志竹川; 勉櫟原; 卓哉菰田
Original assignee: Panasonic Corp; Matsushita Electric Works Ltd
Current assignee: Panasonic Corp; Panasonic Electric Works Co Ltd
Priority date: 2004-03-23
Filing date: 2004-03-23
Publication date: 2010-09-15
Anticipated expiration: 2024-03-23
Also published as: JP2005276506A

Description

本発明は、電界放射により電子線を放射するようにした電子源およびその製造方法に関するものである。 The present invention relates to an electron source which emits an electron beam by field emission and a method for manufacturing the same.

従来から、この種の電子源として、例えば、図３や図４に示す構成の電子源１０’，１０”が知られている。 Conventionally, as this type of electron source, for example, electron sources 10 ′ and 10 ″ configured as shown in FIGS. 3 and 4 are known.

図３に示す構成の電子源１０’は、導電性基板としてのｎ形シリコン基板１の主表面（一表面）側に酸化した多孔質多結晶シリコンよりなる強電界ドリフト層６’が形成され、強電界ドリフト層６’上に金属薄膜（例えば、金薄膜）よりなる表面電極７が形成されている。また、ｎ形シリコン基板１の裏面にはオーミック電極２が形成されており、ｎ形シリコン基板１とオーミック電極２とで下部電極１２を構成している。なお、表面電極７の厚さ寸法は例えば１０ｎｍ程度に設定されている。また、図３に示す構成の電子源１０’では、下部電極１２と強電界ドリフト層６’との間にノンドープの多結晶シリコン層３’が介在しており、多結晶シリコン層３’と強電界ドリフト層６’とで、下部電極１２と表面電極７との間に介在し電子が通過する電子通過層を構成しているが、多結晶シリコン層３’を介在させずに強電界ドリフト層６’のみで電子通過層を構成したものも提案されている。 In the electron source 10 ′ configured as shown in FIG. 3, a strong electric field drift layer 6 ′ made of oxidized porous polycrystalline silicon is formed on the main surface (one surface) side of an n-type silicon substrate 1 as a conductive substrate. A surface electrode 7 made of a metal thin film (for example, a gold thin film) is formed on the strong electric field drift layer 6 ′. An ohmic electrode 2 is formed on the back surface of the n-type silicon substrate 1, and the n-type silicon substrate 1 and the ohmic electrode 2 constitute a lower electrode 12. In addition, the thickness dimension of the surface electrode 7 is set to about 10 nm, for example. Further, in the electron source 10 ′ having the configuration shown in FIG. 3, a non-doped polycrystalline silicon layer 3 ′ is interposed between the lower electrode 12 and the strong electric field drift layer 6 ′, and the polycrystalline silicon layer 3 ′ and the electron source 10 ′ are strong. The electric field drift layer 6 ′ constitutes an electron passage layer that is interposed between the lower electrode 12 and the surface electrode 7 and allows electrons to pass therethrough. However, the strong electric field drift layer is not formed without the polycrystalline silicon layer 3 ′. A structure in which an electron passage layer is formed of only 6 'has also been proposed.

一方、図４に示した電子源１０”は、絶縁性を有するガラス基板よりなる絶縁性基板１１の一表面上に形成した金属膜により下部電極１２を構成している点が図３の構成とは相違するだけなので、図３に示した電子源１０’と同様の構成要素には同一の符号を付して説明を省略する。 On the other hand, the electron source 10 ″ shown in FIG. 4 has the configuration shown in FIG. 3 in that the lower electrode 12 is formed of a metal film formed on one surface of an insulating substrate 11 made of an insulating glass substrate. Are the same as those of the electron source 10 ′ shown in FIG.

上述の電子源１０’，１０”から電子を放出させるには、例えば、表面電極７に対向配置されたコレクタ電極２１を設け、表面電極７とコレクタ電極２１との間を真空とした状態で、表面電極７が下部電極１２に対して高電位側となるように表面電極７と下部電極１２との間に直流電圧Ｖpsを印加するとともに、コレクタ電極２１が表面電極７に対して高電位側となるようにコレクタ電極２１と表面電極７との間に直流電圧Ｖｃを印加する。ここに、直流電圧Ｖpsを適宜に設定すれば、下部電極１２から注入された電子が強電界ドリフト層６’をドリフトし表面電極７を通して放出される（図３、図４中の一点鎖線は表面電極７を通して放出された電子ｅ⁻の流れを示す）。なお、強電界ドリフト層６’の表面に到達した電子はホットエレクトロンであると考えられ、表面電極７を容易にトンネルし真空中に放出される。 In order to emit electrons from the above-described electron sources 10 ′ and 10 ″, for example, a collector electrode 21 disposed opposite to the surface electrode 7 is provided, and a vacuum is applied between the surface electrode 7 and the collector electrode 21. A DC voltage Vps is applied between the surface electrode 7 and the lower electrode 12 so that the surface electrode 7 is on the high potential side with respect to the lower electrode 12, and the collector electrode 21 is on the high potential side with respect to the surface electrode 7. A DC voltage Vc is applied between the collector electrode 21 and the surface electrode 7. If the DC voltage Vps is appropriately set here, electrons injected from the lower electrode 12 cause the strong electric field drift layer 6 'to pass through. (The dashed line in FIGS. 3 and 4 indicates the flow of electrons e ⁻ emitted through the surface electrode 7.) Electrons that have reached the surface of the strong electric field drift layer 6 ′. Is hot electro Believed to be, the surface electrodes 7 easily tunnel to be emitted into the vacuum.

上述の各電子源１０’，１０”では、表面電極７と下部電極１２との間に流れる電流をダイオード電流Ｉpsと呼び、コレクタ電極２１と表面電極７との間に流れる電流をエミッション電流（放出電子電流）Ｉｅと呼ぶことにすれば（図３、図４参照）、ダイオード電流Ｉpsに対するエミッション電流Ｉｅの比率（＝Ｉｅ／Ｉps）が大きいほど電子放出効率（＝（Ｉｅ／Ｉps）×１００〔％〕）が高くなる。なお、上述の電子源１０’，１０”では、表面電極７と下部電極１２との間に印加する直流電圧Ｖpsを１０〜２０Ｖ程度の低電圧としても電子を放出させることができ、直流電圧Ｖpsが大きいほどエミッション電流Ｉｅが大きくなる。ここにおいて、上述のような電子源１０’，１０”では、強電界ドリフト層６’の厚みを薄くした方がエミッション電流Ｉｅを増大させることができ、強電界ドリフト層６’の厚みが２μｍを超えないようにすることが好ましいことが知られている（例えば、特許文献１参照）。 In each of the above-described electron sources 10 ′ and 10 ″, the current flowing between the surface electrode 7 and the lower electrode 12 is called a diode current Ips, and the current flowing between the collector electrode 21 and the surface electrode 7 is an emission current (emission). The electron current (Ie) is referred to as Ie (see FIGS. 3 and 4). As the ratio of the emission current Ie to the diode current Ips (= Ie / Ips) increases, the electron emission efficiency (= (Ie / Ips) × 100 [ Note that the above-described electron sources 10 ′ and 10 ″ emit electrons even when the DC voltage Vps applied between the surface electrode 7 and the lower electrode 12 is set to a low voltage of about 10 to 20V. The emission current Ie increases as the DC voltage Vps increases. Here, in the electron sources 10 ′ and 10 ″ as described above, the emission current Ie can be increased by reducing the thickness of the strong electric field drift layer 6 ′, and the thickness of the strong electric field drift layer 6 ′ is 2 μm. It is known that it is preferable not to exceed (see, for example, Patent Document 1).

以下、図４に示した構成の電子源１０”の製造方法について図５を参照しながら簡単に説明する。 Hereinafter, a method of manufacturing the electron source 10 ″ having the configuration shown in FIG. 4 will be briefly described with reference to FIG.

まず、絶縁性基板１１の一表面上に金属膜からなる下部電極１２をスパッタ法や蒸着法などによって形成し（図５（ａ））、その後、下部電極１２上に所定膜厚（例えば、１．５μｍ）のノンドープの多結晶シリコン層３’を化学気相成長法（ＣＶＤ法）によって成膜する（図５（ｂ））。 First, the lower electrode 12 made of a metal film is formed on one surface of the insulating substrate 11 by sputtering or vapor deposition (FIG. 5A), and then a predetermined film thickness (for example, 1) is formed on the lower electrode 12. .5 μm) non-doped polycrystalline silicon layer 3 ′ is formed by chemical vapor deposition (CVD) (FIG. 5B).

その後、多結晶シリコン層３’をフッ化水素水溶液を含む電解液中で所定深さまで陽極酸化することにより多結晶シリコンのグレインおよび多数のナノメータオーダのシリコン微結晶を含む多孔質多結晶シリコン層を形成し、多孔質多結晶シリコン層を急速加熱法ないし電気化学的な酸化方法によって酸化することで強電界ドリフト層６’を形成する（図５（ｃ））。ここに、強電界ドリフト層６’は、多結晶シリコンのグレイン、多数のナノメータオーダのシリコン微結晶、各グレインそれぞれの表面に形成された薄いシリコン酸化膜、各シリコン微結晶それぞれの表面に形成されシリコン微結晶の結晶粒径よりも小さな膜厚のシリコン酸化膜からなる絶縁膜とを有している。 Thereafter, the polycrystalline silicon layer 3 ′ is anodized to a predetermined depth in an electrolyte containing an aqueous hydrogen fluoride solution to form a porous polycrystalline silicon layer containing polycrystalline silicon grains and a number of nanometer order silicon microcrystals. The strong electric field drift layer 6 ′ is formed by oxidizing the porous polycrystalline silicon layer by a rapid heating method or an electrochemical oxidation method (FIG. 5C). Here, the strong electric field drift layer 6 ′ is formed on the surface of each grain of polycrystalline silicon, a number of nanometer-order silicon microcrystals, a thin silicon oxide film formed on the surface of each grain, and the surface of each silicon microcrystal. And an insulating film made of a silicon oxide film having a film thickness smaller than the crystal grain size of the silicon microcrystal.

上述の強電界ドリフト層６’を形成した後は、強電界ドリフト層６’上に金薄膜からなる表面電極７を蒸着法などによって形成すればよい。 After the above-described strong electric field drift layer 6 'is formed, the surface electrode 7 made of a gold thin film may be formed on the strong electric field drift layer 6' by a vapor deposition method or the like.

以上説明した従来の製造方法では、上述の多結晶シリコン層３’の成膜方法として、膜質、生産性などの観点からＣＶＤ法を採用しているが、ＣＶＤ法によって成膜された多結晶シリコン層３’は、多数のシリコン単結晶粒の集まりからなる（つまり、下部電極１２の厚み方向に突出した多数の柱状のシリコン単結晶粒の集まりからなる）ので、多結晶シリコン層３’の表面が多数の領域により形成されて凹凸が形成されてしまう。これに対して、強電界ドリフト層６’は多結晶シリコン層３’を基礎として形成され、表面電極７は強電界ドリフト層６’上に形成されるものであるから、強電界ドリフト層６’形成前の多結晶シリコン層３’の表面の凹凸が強電界ドリフト層６’表面の凹凸となり、表面電極７表面の凹凸の原因となる。 In the conventional manufacturing method described above, the CVD method is employed from the viewpoint of film quality, productivity, etc. as the method for forming the polycrystalline silicon layer 3 ′ described above, but the polycrystalline silicon formed by the CVD method is used. Since the layer 3 ′ is composed of a large number of silicon single crystal grains (that is, composed of a large number of columnar silicon single crystal grains protruding in the thickness direction of the lower electrode 12), the surface of the polycrystalline silicon layer 3 ′ is formed. Are formed by a large number of regions, and unevenness is formed. On the other hand, since the strong electric field drift layer 6 ′ is formed on the basis of the polycrystalline silicon layer 3 ′ and the surface electrode 7 is formed on the strong electric field drift layer 6 ′, the strong electric field drift layer 6 ′. Unevenness on the surface of the polycrystalline silicon layer 3 ′ before formation becomes unevenness on the surface of the strong electric field drift layer 6 ′, which causes unevenness on the surface of the surface electrode 7.

ところで、上述の電子源１０’，１０”は、上述のように表面電極７と下部電極１２との間に表面電極７を高電位側として直流電圧Ｖpsを印加した場合、下部電極１２から注入された電子が強電界ドリフト層６’におけるシリコン微結晶の表面の絶縁膜にかかっているで加速され表面電極７を通して放出されるが、電子の放出方向が強電界ドリフト層６’表面の凹凸および表面電極７表面の凹凸の影響を受けてしまう。すなわち、上述の電子源１０’，１０”では、強電界ドリフト層６’表面の凹凸および表面電極７表面の凹凸の影響により、下部電極１２の厚み方向に直交する仮想基準面に対する電子の放出方向の角度分布が大きくなる（仮想基準面の法線方向からの電子放出角度の分布が大きくなる）という不具合がある。この種の不具合は、リヤプレートに設ける電子源から放出される電子により励起されて発光する蛍光体をフェースプレートに設ける画像表示装置の電子源として応用する場合に、表示画像の解像度の低下原因となってしまう。 By the way, the above-described electron sources 10 ′ and 10 ″ are injected from the lower electrode 12 when the DC voltage Vps is applied between the surface electrode 7 and the lower electrode 12 with the surface electrode 7 as a high potential side as described above. The electrons are accelerated by being applied to the insulating film on the surface of the silicon microcrystal in the strong electric field drift layer 6 ′, and are emitted through the surface electrode 7. The electron emission direction is the unevenness and the surface of the strong electric field drift layer 6 ′. In other words, in the above-described electron sources 10 ′ and 10 ″, the thickness of the lower electrode 12 is affected by the unevenness on the surface of the strong electric field drift layer 6 ′ and the unevenness on the surface of the surface electrode 7. There is a problem that the angular distribution of the electron emission direction with respect to the virtual reference plane orthogonal to the direction becomes large (the distribution of the electron emission angle from the normal direction of the virtual reference plane becomes large). This type of defect is a cause of a decrease in resolution of a display image when applied as an electron source of an image display device provided with a face plate that is excited by electrons emitted from an electron source provided on a rear plate. turn into.

これに対して、上述のような電子源１０’，１０”において強電界ドリフト層６’表面および表面電極７表面の平坦性を向上可能な製造方法としては、ＣＶＤ法により成膜した多結晶シリコン層３’を陽極酸化処理する前に、多結晶シリコン層３’の表面を研磨により平滑化（平坦化）する平滑化工程と、平滑化工程により多結晶シリコン層３’に形成されたダメージ層を除去若しくは回復するダメージ層除去工程とを追加した製造方法が本願発明者らにより提案されている（特許文献２参照）。なお、表面を平滑化するとは、表面の凹凸の振幅を小さくし且つ滑らかに連続させるように加工することを意味している。
特開２００１−１８９１２３号公報特開２００３−２２９０５０号公報 On the other hand, as a manufacturing method capable of improving the flatness of the surface of the strong electric field drift layer 6 ′ and the surface electrode 7 in the electron sources 10 ′ and 10 ″ as described above, a polycrystalline silicon film formed by the CVD method is used. Before anodizing the layer 3 ′, a smoothing step of smoothing (planarizing) the surface of the polycrystalline silicon layer 3 ′ by polishing, and a damage layer formed on the polycrystalline silicon layer 3 ′ by the smoothing step The present inventors have proposed a manufacturing method in which a damage layer removing step for removing or recovering the surface is added (see Patent Document 2) Note that smoothing the surface reduces the amplitude of the surface irregularities and It means that it is processed so that it continues smoothly.
JP 2001-189123 A JP 2003-229050 A

ところで、上記特許文献２に開示された電子源の製造方法では、電子源１０’，１０”の電子放出角度の分布を小さくすることができる（言い換えれば、電子源１０’，１０”から放出される電子の直進性を改善することができる）が、上述の電子源１０’．１０”の工業的な利用（つまり、実用的な利用）を考えた場合には、電子放出特性（エミッション電流Ｉｅ、電子放出効率など）、電気的特性（絶縁耐圧など）、経時安定性などのより一層の向上が望まれる。 By the way, in the electron source manufacturing method disclosed in Patent Document 2, the distribution of the electron emission angles of the electron sources 10 ′ and 10 ″ can be reduced (in other words, the electron sources 10 ′ and 10 ″ are emitted from the electron sources 10 ′ and 10 ″). The straightness of the electrons can be improved), but the electron source 10 '. When considering industrial use of 10 ″ (that is, practical use), the electron emission characteristics (emission current Ie, electron emission efficiency, etc.), electrical characteristics (insulation breakdown voltage, etc.), stability over time, etc. Further improvement is desired.

ここにおいて、上記特許文献２に開示された電子源の製造方法を採用した場合の電子放出特性、電気的特性、経時安定性の低下要因としては、平滑化工程にて多結晶シリコン層３’に導入された欠陥（例えば、結晶欠陥）や汚染物質をダメージ層除去工程で完全には取り除くことができず、強電界ドリフト層６’中で加速された電子が強電界ドリフト層６’の表面近傍で欠陥や汚染物質により散乱されたり捕獲されてしまうことが考えられる。なお、ダメージ層除去工程として熱処理ではなくエッチングを行うようにした場合には、エッチング量を多くすることによって平滑化工程にて多結晶シリコン層３’に導入された欠陥や汚染物質を十分に除去できる可能性もあるが、エッチング量を多くした場合には、ロット間でダメージ層除去工程後の多結晶シリコン層３’の厚さのばらつきが大きくなったり、ダメージ層除去工程にて多結晶シリコン層３’の表面の平坦性が悪化してしまうことが考えられる。 In this case, as a cause of a decrease in electron emission characteristics, electrical characteristics, and temporal stability when the method for manufacturing an electron source disclosed in Patent Document 2 is adopted, the polycrystalline silicon layer 3 ′ is subjected to a smoothing process. Introduced defects (for example, crystal defects) and contaminants cannot be completely removed by the damage layer removing step, and electrons accelerated in the strong electric field drift layer 6 ′ are near the surface of the strong electric field drift layer 6 ′. In other words, it may be scattered or captured by defects or contaminants. In addition, when etching is performed instead of heat treatment as the damaged layer removing step, defects and contaminants introduced into the polycrystalline silicon layer 3 ′ in the smoothing step are sufficiently removed by increasing the etching amount. Although there is a possibility, when the etching amount is increased, the variation in the thickness of the polycrystalline silicon layer 3 ′ after the damaged layer removing process between lots becomes large, or the polycrystalline silicon is removed in the damaged layer removing process. It is conceivable that the flatness of the surface of the layer 3 ′ deteriorates.

本発明は上記事由に鑑みて為されたものであり、その目的は、電子放出角度の分布を小さくしながらも従来よりも電子放出特性および電気的特性および経時安定性を向上可能な電子源およびその製造方法を提供することにある。 The present invention has been made in view of the above-mentioned reasons, and an object of the present invention is to provide an electron source capable of improving electron emission characteristics, electrical characteristics, and stability over time, while reducing the distribution of electron emission angles. It is in providing the manufacturing method.

請求項１の発明は、下部電極と表面電極との間に下部電極から注入された電子が表面電極へ向かって通過する電子通過層を備え、電子が表面電極を通して放出される電子源であって、電子通過層が、下部電極上への成膜後に表面を平滑化された第１の多結晶シリコン層と、第１の多結晶シリコン層上に成膜した第２の多結晶シリコン層の少なくとも一部をナノ結晶化することで多数のナノメータオーダのシリコン微結晶を形成してから各シリコン微結晶それぞれの表面にシリコン微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成した強電界ドリフト層とからなることを特徴とする。 The invention of claim 1 is an electron source comprising an electron passing layer through which electrons injected from the lower electrode pass between the lower electrode and the surface electrode, and the electrons are emitted through the surface electrode. At least one of a first polycrystalline silicon layer whose surface is smoothed after deposition on the lower electrode and a second polycrystalline silicon layer deposited on the first polycrystalline silicon layer. A strong electric field in which a portion of the nanocrystals are formed by nanocrystallization to form a number of nanometer-order silicon microcrystals, and then an insulating film having a thickness smaller than the crystal grain size of the silicon microcrystals is formed on the surface of each silicon microcrystal. It consists of a drift layer.

この発明によれば、第２の多結晶シリコン層の厚みを薄くしておくことにより電子通過層の表面の平坦性を向上させることができ且つ従来に比べて電子通過層の表面近傍の欠陥や不純物汚染を少なくすることができるから、電子放出角度の分布を小さくしながらも従来よりも電子放出特性および電気的特性および経時安定性を向上させることが可能となる。 According to this invention, the flatness of the surface of the electron passage layer can be improved by reducing the thickness of the second polycrystalline silicon layer, and defects near the surface of the electron passage layer can be improved. Since impurity contamination can be reduced, it is possible to improve electron emission characteristics, electrical characteristics, and stability over time, while reducing the distribution of electron emission angles.

請求項２の発明は、請求項１記載の電子源の製造方法であって、下部電極上に成膜した第１の多結晶シリコン層の表面を研磨により平滑化する平滑化工程と、第１の多結晶シリコン層上に第２の多結晶シリコン層を成膜する成膜工程と、第２の多結晶シリコン層をナノ結晶化することで多数のナノメータオーダのシリコン微結晶を形成するナノ結晶化工程と、各シリコン微結晶それぞれの表面にシリコン微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する絶縁膜形成工程とを備えることを特徴とする。 A second aspect of the present invention is the electron source manufacturing method according to the first aspect, wherein a smoothing step of smoothing the surface of the first polycrystalline silicon layer formed on the lower electrode by polishing, Forming a second polycrystalline silicon layer on the polycrystalline silicon layer, and nanocrystal forming a plurality of nanometer-order silicon microcrystals by nanocrystallizing the second polycrystalline silicon layer And an insulating film forming step of forming an insulating film having a film thickness smaller than the crystal grain size of the silicon microcrystals on the surface of each silicon microcrystal.

この発明によれば、電子放出角度の分布を小さくしながらも従来よりも電子放出特性および電気的特性および経時安定性を向上した電子源を提供することができる。 According to the present invention, it is possible to provide an electron source that has improved electron emission characteristics, electrical characteristics, and stability over time, while reducing the distribution of electron emission angles.

請求項３の発明は、請求項２の発明において、前記平滑化工程では、前記第１の多結晶シリコン層の表面を化学的機械研磨により平滑化することを特徴とする。 According to a third aspect of the invention, in the second aspect of the invention, in the smoothing step, the surface of the first polycrystalline silicon layer is smoothed by chemical mechanical polishing.

この発明によれば、前記第１の多結晶シリコン層の表面を電解研磨や機械的研磨などによって平滑化する場合に比べて、前記第１の多結晶シリコン層に導入される欠陥などのダメージを少なくすることができるとともに平坦性をより向上させることができる。 According to this invention, compared to the case where the surface of the first polycrystalline silicon layer is smoothed by electrolytic polishing or mechanical polishing, damage such as defects introduced into the first polycrystalline silicon layer is reduced. It can be reduced and the flatness can be further improved.

請求項４の発明は、請求項２または請求項３の発明において、前記成膜工程では、前記第２の多結晶シリコン層をＣＶＤ法によって成膜することを特徴とする。 According to a fourth aspect of the present invention, in the second or third aspect of the present invention, in the film formation step, the second polycrystalline silicon layer is formed by a CVD method.

この発明によれば、前記第２の多結晶シリコン層をスパッタ法などによって成膜する場合に比べて前記第２の多結晶シリコン層の膜質を向上させることができるとともに、生産性を向上させることができる。 According to this invention, the film quality of the second polycrystalline silicon layer can be improved and productivity can be improved as compared with the case where the second polycrystalline silicon layer is formed by sputtering or the like. Can do.

請求項５の発明は、請求項２ないし請求項４の発明において、前記平滑化工程と前記成膜工程との間に、前記平滑化工程にて前記第１の多結晶シリコン層に生じた欠陥を回復する熱処理工程を備える。 According to a fifth aspect of the present invention, in the inventions of the second to fourth aspects, the defect generated in the first polycrystalline silicon layer in the smoothing step between the smoothing step and the film forming step. A heat treatment step for recovering.

この発明によれば、前記平滑化工程にて前記第１の多結晶シリコン層に生じた欠陥を回復でき、しかも、熱処理工程を行わない場合に比べて前記第１の多結晶シリコン層上に成膜される前記第２の多結晶シリコン層の膜質も改善されるから、電子放出特性および電気的特性および経時安定性をより向上させることが可能となる。 According to the present invention, defects generated in the first polycrystalline silicon layer in the smoothing step can be recovered, and further, the defects are formed on the first polycrystalline silicon layer as compared with the case where the heat treatment step is not performed. Since the film quality of the second polycrystalline silicon layer to be formed is also improved, it becomes possible to further improve the electron emission characteristics, electrical characteristics, and stability over time.

請求項１の発明では、電子放出角度の分布を小さくしながらも従来よりも電子放出特性および電気的特性および経時安定性を向上させることが可能となるという効果がある。 According to the first aspect of the present invention, there is an effect that it is possible to improve the electron emission characteristic, the electric characteristic, and the stability over time as compared with the prior art while reducing the distribution of the electron emission angle.

請求項２の発明では、電子放出角度の分布を小さくしながらも従来よりも電子放出特性および電気的特性および経時安定性を向上した電子源を提供することができるという効果がある。 The invention according to claim 2 has an effect that it is possible to provide an electron source with improved electron emission characteristics, electrical characteristics, and stability over time, while reducing the distribution of electron emission angles.

（実施形態１）
以下、本実施形態の電子源１０の基本構成および動作原理は図４に示した従来例と略同じであって、図１（ｆ）に示すように、絶縁性基板（例えば、絶縁性を有するガラス基板、絶縁性を有するセラミック基板など）１１の一表面上に金属膜からなる下部電極１２が形成され、下部電極１２上に成膜後に表面を平滑化されたノンドープの第１の多結晶シリコン層３が形成され、第１の多結晶シリコン層３上に強電界ドリフト層６が形成され、強電界ドリフト層６上に金属薄膜（例えば、金薄膜）よりなる表面電極７が形成されている。ここにおいて、強電界ドリフト層６は、第１の多結晶シリコン層３上に成膜されたノンドープの第２の多結晶シリコン層４（図１（ｄ）参照）に対して、後述のナノ結晶化プロセスおよび酸化プロセスを行うことにより形成されており、図２に示すように、多結晶シリコンの複数のグレイン（半導体結晶）５１と、各グレイン５１それぞれの表面に形成された薄いシリコン酸化膜５２と、隣り合うグレイン５１間に介在する多数のナノメータオーダのシリコン微結晶６３と、シリコン微結晶６３の表面に形成され当該シリコン微結晶６３の結晶粒径よりも小さな膜厚の絶縁膜である多数のシリコン酸化膜６４とを含んでおり、グレイン５１、シリコン微結晶６３、各シリコン酸化膜５２，６４以外の領域はアモルファスシリコン若しくは一部が酸化したアモルファスシリコンよりなるアモルファス領域６５により構成されていると考えられる。すなわち、強電界ドリフト層６は、多結晶シリコンおよび多結晶シリコンの粒界付近に存在する多数のシリコン微結晶６３が混在している。なお、各グレイン５１は、絶縁性基板１１の厚み方向に沿って延びている（つまり、各グレイン５１は下部電極１２の厚み方向に延びている）。図２中の矢印は、電子源１０を駆動する際に表面電極７を高電位側として表面電極７と下部配線１２ａとの間に電圧を印加した時に下部配線１２ａから注入された電子の流れを示しており、下部配線１２ａから注入された電子はシリコン酸化膜６４にかかっている強電界により加速され、ドリフト部６ａにおけるグレイン５１間の領域を表面電極７に向かってドリフトし、表面電極７を通して放出される。なお、従来例と同様の構成要素については同一の符号を付して説明を省略する。 (Embodiment 1)
Hereinafter, the basic configuration and operation principle of the electron source 10 according to the present embodiment are substantially the same as those of the conventional example shown in FIG. 4, and as shown in FIG. Non-doped first polycrystalline silicon in which a lower electrode 12 made of a metal film is formed on one surface of a glass substrate, an insulating ceramic substrate, etc., and the surface is smoothed after film formation on the lower electrode 12 A layer 3 is formed, a strong electric field drift layer 6 is formed on the first polycrystalline silicon layer 3, and a surface electrode 7 made of a metal thin film (for example, a gold thin film) is formed on the strong electric field drift layer 6. . Here, the strong electric field drift layer 6 is a nanocrystal described later with respect to the non-doped second polycrystalline silicon layer 4 (see FIG. 1D) formed on the first polycrystalline silicon layer 3. As shown in FIG. 2, a plurality of grains (semiconductor crystals) 51 of polycrystalline silicon and a thin silicon oxide film 52 formed on the surface of each grain 51 are formed. A number of nanometer-order silicon microcrystals 63 interposed between adjacent grains 51, and a number of insulating films formed on the surface of the silicon microcrystal 63 and having a film thickness smaller than the crystal grain size of the silicon microcrystal 63. The regions other than the grains 51, the silicon microcrystals 63, and the silicon oxide films 52 and 64 are amorphous silicon or a part thereof. It considered as being constituted by an amorphous region 65 composed of oxidized amorphous silicon. That is, the strong electric field drift layer 6 is a mixture of polycrystalline silicon and a large number of silicon microcrystals 63 existing near the grain boundaries of the polycrystalline silicon. Each grain 51 extends along the thickness direction of the insulating substrate 11 (that is, each grain 51 extends in the thickness direction of the lower electrode 12). The arrows in FIG. 2 indicate the flow of electrons injected from the lower wiring 12a when a voltage is applied between the surface electrode 7 and the lower wiring 12a with the surface electrode 7 at the high potential side when the electron source 10 is driven. The electrons injected from the lower wiring 12 a are accelerated by a strong electric field applied to the silicon oxide film 64, drift in the region between the grains 51 in the drift portion 6 a toward the surface electrode 7, and pass through the surface electrode 7. Released. In addition, the same code | symbol is attached | subjected about the component similar to a prior art example, and description is abbreviate | omitted.

本実施形態では、第１の多結晶シリコン層３と強電界ドリフト層６とで、下部電極１２と表面電極７との間に介在し電子が通過する電子通過層を構成しており、下部電極１２と電子通過層と表面電極７とで電子線を放射する電子源素子を構成しているので、本実施形態の電子源１０を画像表示装置の電子源として利用する場合には、絶縁性基板１１の上記一表面側に多数の電子源素子がマトリクス状に配列された構造となるように、製造時に下部電極２、電子通過層、表面電極７などを適宜にパターニングすればよい。 In the present embodiment, the first polycrystalline silicon layer 3 and the strong electric field drift layer 6 constitute an electron passing layer that is interposed between the lower electrode 12 and the surface electrode 7 and through which electrons pass. 12, the electron passage layer and the surface electrode 7 constitute an electron source element that emits an electron beam. Therefore, when the electron source 10 of this embodiment is used as an electron source of an image display device, an insulating substrate is used. Thus, the lower electrode 2, the electron passage layer, the surface electrode 7 and the like may be appropriately patterned at the time of manufacture so that a large number of electron source elements are arranged in a matrix on the one surface side.

なお、下部電極１２は金属材料からなる単層（例えば、Ｍｏ，Ｃｒ，Ｗ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる単層）の薄膜により構成されているが、多層（例えば、Ｍｏ，Ｃｒ，Ｗ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる多層）の薄膜により構成してもよいし、不純物をドープした多結晶シリコンなどの半導体材料により形成してもよい。 The lower electrode 12 is a single layer made of a metal material (for example, a single layer made of a metal such as Mo, Cr, W, Ti, Ta, Ni, Al, Cu, Au, Pt, or an intermetallic compound such as silicide). The thin film is composed of a multilayer (for example, a multilayer composed of a metal or alloy such as Mo, Cr, W, Ti, Ta, Ni, Al, Cu, Au, Pt, or an intermetallic compound such as silicide). You may comprise, and you may form with semiconductor materials, such as a polycrystalline silicon doped with the impurity.

以下、本実施形態の電子源１０の製造方法について図１を参照しながら説明する。 Hereinafter, a method for manufacturing the electron source 10 of the present embodiment will be described with reference to FIG.

まず、絶縁性基板１１の一表面上に金属膜からなる下部電極１２をスパッタ法や蒸着法などによって形成することによって、図１（ａ）に示す構造を得る。 First, the structure shown in FIG. 1A is obtained by forming the lower electrode 12 made of a metal film on one surface of the insulating substrate 11 by sputtering or vapor deposition.

その後、下部電極１２上に所定膜厚（例えば、１．５μｍ）のノンドープの第１の多結晶シリコン層３をＣＶＤ法（例えば、熱ＣＶＤ法、プラズマＣＶＤ法など）により成膜することによって、図１（ｂ）に示す構造を得る。なお、第１の多結晶シリコン層３は、ＣＶＤ法に限らず、スパッタ法やＣＧＳ（Continuous Grain Silicon）法、アモルファスシリコンを堆積させた後にレーザアニールする方法などによって成膜してもよいが、第１の多結晶シリコン層３の膜質や生産性の観点からＣＶＤ法を採用することが好ましい。 Thereafter, a non-doped first polycrystalline silicon layer 3 having a predetermined thickness (for example, 1.5 μm) is formed on the lower electrode 12 by a CVD method (for example, a thermal CVD method, a plasma CVD method, etc.), The structure shown in FIG. The first polycrystalline silicon layer 3 is not limited to the CVD method, and may be formed by sputtering, CGS (Continuous Grain Silicon), laser annealing after depositing amorphous silicon, or the like. From the viewpoint of the film quality and productivity of the first polycrystalline silicon layer 3, it is preferable to employ the CVD method.

次に、第１の多結晶シリコン層３の表面を研磨により平滑化する平滑化工程を行うことによって、図１（ｃ）に示す構造を得る。ここにおいて、平滑化工程では、第１の多結晶シリコン層３の表面を化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により平滑化している。なお、平滑化工程において行う研磨としては、電解研磨、機械的研磨などを採用してもよいが、ＣＭＰにより平滑化した方が電解研磨や機械的研磨などによって平滑化する場合に比べて、第１の多結晶シリコン層３に導入される欠陥などのダメージを少なくすることができるとともに第１の多結晶シリコン層３表面の平坦性をより向上させることができる。 Next, the structure shown in FIG. 1C is obtained by performing a smoothing step of smoothing the surface of the first polycrystalline silicon layer 3 by polishing. Here, in the smoothing step, the surface of the first polycrystalline silicon layer 3 is smoothed by chemical mechanical polishing (CMP). As polishing performed in the smoothing step, electrolytic polishing, mechanical polishing, or the like may be employed. However, smoothing by CMP is more effective than smoothing by electrolytic polishing or mechanical polishing. Damage such as defects introduced into one polycrystalline silicon layer 3 can be reduced, and the flatness of the surface of the first polycrystalline silicon layer 3 can be further improved.

その後、第１の多結晶シリコン層３上にノンドープの第２の多結晶シリコン層４をＣＶＤ法（例えば、熱ＣＶＤ法、プラズマＣＶＤ法など）によって成膜する成膜工程を行うことにより、図１（ｄ）に示す構造を得る。このようにして成膜する多結晶シリコン層４は表面の平坦性が良く且つ結晶欠陥の少ない良質の膜とすることが可能となる。ここにおいて、第２の多結晶シリコン層４は平滑化された第１の多結晶シリコン層３上に成膜するので、第２の多結晶シリコン層４の膜厚を従来の製造方法において下部電極１２上に成膜する多結晶シリコン層３’に比べて比較的薄く設定しておけば、下部電極１２の厚み方向に直交する面内での結晶核形成を略均一にすることができ、第２の多結晶シリコン層４表面の平坦性を向上させることができる。具体的には、第２の多結晶シリコン層４の膜厚は、２００ｎｍ〜５００ｎｍの範囲内で設定することが好ましい。なお、第２の多結晶シリコン層４についても、ＣＶＤ法に限らず、スパッタ法やＣＧＳ法、アモルファスシリコンを堆積させた後にレーザアニールする方法などによって成膜してもよいが、第２の多結晶シリコン層４の膜質や生産性の観点からＣＶＤ法を採用することが好ましい。 Thereafter, a non-doped second polycrystalline silicon layer 4 is formed on the first polycrystalline silicon layer 3 by a CVD method (for example, a thermal CVD method, a plasma CVD method, etc.). The structure shown in 1 (d) is obtained. The polycrystalline silicon layer 4 thus formed can be a high quality film with good surface flatness and few crystal defects. Here, since the second polycrystalline silicon layer 4 is formed on the smoothed first polycrystalline silicon layer 3, the thickness of the second polycrystalline silicon layer 4 is set to the lower electrode in the conventional manufacturing method. If it is set to be relatively thin as compared with the polycrystalline silicon layer 3 ′ formed on the substrate 12, crystal nucleation in the plane perpendicular to the thickness direction of the lower electrode 12 can be made substantially uniform. The flatness of the surface of the polycrystalline silicon layer 4 can be improved. Specifically, the film thickness of the second polycrystalline silicon layer 4 is preferably set within a range of 200 nm to 500 nm. The second polycrystalline silicon layer 4 is not limited to the CVD method, and may be formed by sputtering, CGS, laser annealing after depositing amorphous silicon, or the like. From the viewpoint of the film quality and productivity of the crystalline silicon layer 4, it is preferable to employ the CVD method.

次に、第２の多結晶シリコン層４をナノ結晶化する上述のナノ結晶化プロセス（ナノ結晶化工程）を行うことにより、多結晶シリコンのグレイン５１（図２参照）とシリコン微結晶６３（図２参照）とアモルファスシリコンとが混在する第１の複合ナノ結晶層を形成し、その後、酸化プロセス（絶縁膜形成工程）を行うことによって上述の図２のような構成の第２の複合ナノ結晶層からなる強電界ドリフト層６を形成することによって、図１（ｅ）に示す構造を得る。なお、本実施形態では、第２の多結晶シリコン層４の全部をナノ結晶化しているが、第２の多結晶シリコン層４の一部をナノ結晶化するようにしてもよい。ここにおいて、ナノ結晶化プロセスでは、５５ｗｔ％のフッ化水素水溶液とエタノールとを１：０．８〜１：１．５の比で混合した混合液よりなる電解液の入った処理槽を利用し、白金電極（図示せず）と下部電極１２との間に電圧を印加して、第２の多結晶シリコン層４に光照射を行いながら所定の電流（例えば、電流密度が３０ｍＡ／ｃｍ^２の電流）を所定時間（例えば、１０秒）だけ流すことによって第１の複合ナノ結晶層が形成される。また、酸化プロセスでは、例えば、電気化学的な酸化方法により第１の複合ナノ結晶層を酸化することによって上述のグレイン５１、シリコン微結晶６３、各シリコン酸化膜５２，６４を含む強電界ドリフト層６が形成される。ここにおいて、電気化学的な酸化方法では、例えば、電解質溶液（例えば、１ｍｏｌ／ｌのＨ_２ＳＯ_４、１ｍｏｌ／ｌのＨＮＯ_３、王水など）の入った酸化処理槽を利用し、白金電極（図示せず）と下部電極１２との間に定電流を流し第１の複合ナノ結晶層を電気化学的に酸化することによって上述のグレイン５１、シリコン微結晶６３、各シリコン酸化膜５２，６４を含む強電界ドリフト層６を形成すればよい。 Next, by performing the above-described nanocrystallization process (nanocrystallization process) for nanocrystallizing the second polycrystalline silicon layer 4, polycrystalline silicon grains 51 (see FIG. 2) and silicon microcrystals 63 (see FIG. 2). 2) and a first composite nanocrystal layer in which amorphous silicon is mixed, and then an oxidation process (insulating film formation step) is performed to thereby form the second composite nanocrystal having the structure shown in FIG. By forming the strong electric field drift layer 6 made of a crystal layer, the structure shown in FIG. In the present embodiment, the entire second polycrystalline silicon layer 4 is nanocrystallized, but a part of the second polycrystalline silicon layer 4 may be nanocrystallized. Here, in the nanocrystallization process, a treatment tank containing an electrolytic solution made of a mixed solution in which a 55 wt% hydrogen fluoride aqueous solution and ethanol are mixed at a ratio of 1: 0.8 to 1: 1.5 is used. A voltage is applied between the platinum electrode (not shown) and the lower electrode 12 to irradiate the second polycrystalline silicon layer 4 with light, and a predetermined current (for example, current density is 30 mA / cm ² ). The first composite nanocrystal layer is formed by applying a current for a predetermined time (for example, 10 seconds). Further, in the oxidation process, for example, the first composite nanocrystal layer is oxidized by an electrochemical oxidation method to thereby include the above-described grain 51, silicon microcrystal 63, and the strong electric field drift layer including the silicon oxide films 52 and 64. 6 is formed. Here, in the electrochemical oxidation method, for example, an oxidation treatment tank containing an electrolyte solution (for example, 1 mol / l H ₂ SO ₄ , 1 mol / l HNO ₃ , aqua regia, etc.) is used, and a platinum electrode is used. The above-described grain 51, silicon microcrystal 63, and silicon oxide films 52 and 64 are formed by electrochemically oxidizing the first composite nanocrystal layer by passing a constant current between the electrode (not shown) and the lower electrode 12. A strong electric field drift layer 6 including

上述の強電界ドリフト層６を形成した後は、強電界ドリフト層６上に金薄膜からなる表面電極７を蒸着法などによって形成することにより、図１（ｆ）に示す構造の電子源１０が得られる。 After the above-described strong electric field drift layer 6 is formed, a surface electrode 7 made of a gold thin film is formed on the strong electric field drift layer 6 by vapor deposition or the like, so that the electron source 10 having the structure shown in FIG. can get.

以上説明した本実施形態の製造方法によれば、電子通過層の表面（つまり、強電界ドリフト層６の表面）の平坦性を向上させることができ且つ上記特許文献２に開示された製造方法により製造した従来の電子源に比べて電子通過層の表面近傍の欠陥や不純物汚染を少なくすることができるから、電子放出角度の分布を小さくしながらも従来よりも電子放出特性および電気的特性および経時安定性を向上させる電子源１０を製造することが可能となる。 According to the manufacturing method of the present embodiment described above, the flatness of the surface of the electron passage layer (that is, the surface of the strong electric field drift layer 6) can be improved, and the manufacturing method disclosed in Patent Document 2 above. Compared to the manufactured conventional electron source, defects near the surface of the electron passage layer and impurity contamination can be reduced, so that the electron emission characteristics and electrical characteristics and time-lapse are smaller than the conventional one while reducing the electron emission angle distribution. It becomes possible to manufacture the electron source 10 which improves stability.

また、図１を参照しながら説明した上述の製造方法において、上記平滑化工程と上記成膜工程との間に、上記平滑化工程にて第１の多結晶シリコン層３に生じた欠陥を回復する熱処理工程を行うようにしてもよい。ここに、熱処理工程における熱処理の温度は、４００℃〜８００℃の範囲で適宜設定すればよい。 Further, in the above-described manufacturing method described with reference to FIG. 1, a defect generated in the first polycrystalline silicon layer 3 in the smoothing step is recovered between the smoothing step and the film forming step. A heat treatment step may be performed. Here, the temperature of the heat treatment in the heat treatment step may be appropriately set in the range of 400 ° C to 800 ° C.

このような熱処理工程を追加すれば、上記平滑化工程にて第１の多結晶シリコン層３に生じた欠陥を回復でき、しかも、熱処理工程を行わない場合に比べて第１の多結晶シリコン層３上に成膜される第２の多結晶シリコン層４の膜質も改善されるから、電子放出特性および電気的特性および経時安定性をより向上させることが可能となる。 If such a heat treatment step is added, defects generated in the first polycrystalline silicon layer 3 in the smoothing step can be recovered, and the first polycrystalline silicon layer can be compared with a case where the heat treatment step is not performed. Since the film quality of the second polycrystalline silicon layer 4 formed on the substrate 3 is also improved, the electron emission characteristics, electrical characteristics, and stability over time can be further improved.

ところで、本実施形態では、上述のナノ結晶化工程により形成された第１の複合ナノ結晶層中の各シリコン微結晶６３それぞれの表面にシリコン微結晶６３の結晶粒径よりも小さな膜厚の絶縁膜を形成する絶縁膜形成工程として、上述の酸化プロセスを採用しているが、酸化プロセスの代わりに窒化プロセスや酸窒化プロセスを採用してもよく、窒化プロセスを採用した場合には、図２にて説明した各シリコン酸化膜５２，６４がいずれもシリコン窒化膜となり、酸窒化プロセスを採用した場合には、図２にて説明した各シリコン酸化膜５２，６４がいずれもシリコン酸窒化膜となる。 By the way, in the present embodiment, an insulation having a film thickness smaller than the crystal grain size of the silicon microcrystal 63 is formed on the surface of each silicon microcrystal 63 in the first composite nanocrystal layer formed by the nanocrystallization process described above. Although the above-described oxidation process is employed as the insulating film forming step for forming the film, a nitridation process or an oxynitridation process may be employed instead of the oxidation process. When the nitridation process is employed, FIG. Each of the silicon oxide films 52 and 64 described in FIG. 2 becomes a silicon nitride film, and when the oxynitriding process is adopted, each of the silicon oxide films 52 and 64 described in FIG. Become.

また、上述の例では絶縁性基板１１の上記一表面側に下部電極１２を形成しているが、絶縁性基板１１に代えてシリコン基板などの半導体基板を用い、半導体基板と当該半導体基板の裏面側に積層した導電性層（例えば、オーミック電極）とで下部電極を構成するようにしてもよい。 In the above example, the lower electrode 12 is formed on the one surface side of the insulating substrate 11. However, a semiconductor substrate such as a silicon substrate is used instead of the insulating substrate 11, and the semiconductor substrate and the back surface of the semiconductor substrate are used. You may make it comprise a lower electrode with the electroconductive layer (for example, ohmic electrode) laminated | stacked on the side.

実施形態１における電子源の製造方法を説明するための主要工程断面図である。FIG. 5 is a main process cross-sectional view for explaining the electron source manufacturing method according to the first embodiment. 同上における電子源の要部説明図である。It is principal part explanatory drawing of the electron source in the same as the above. 従来例を示す電子源の動作説明図である。It is operation | movement explanatory drawing of the electron source which shows a prior art example. 他の従来例を示す電子源の動作説明図である。It is operation | movement explanatory drawing of the electron source which shows another prior art example. 同上の電子源の製造方法を説明するための主要工程断面図である。It is principal process sectional drawing for demonstrating the manufacturing method of an electron source same as the above.

Explanation of symbols

３第１の多結晶シリコン層
４第２の多結晶シリコン層
６強電界ドリフト層
７表面電極
１０電子源
１１絶縁性基板
１２下部電極 DESCRIPTION OF SYMBOLS 3 1st polycrystalline silicon layer 4 2nd polycrystalline silicon layer 6 Strong electric field drift layer 7 Surface electrode 10 Electron source 11 Insulating substrate 12 Lower electrode

Claims

An electron passage layer in which electrons injected from the lower electrode pass between the lower electrode and the surface electrode passes toward the surface electrode, and is an electron source from which electrons are emitted through the surface electrode. Nanocrystallizing at least a part of the first polycrystalline silicon layer whose surface is smoothed after deposition on the electrode and the second polycrystalline silicon layer deposited on the first polycrystalline silicon layer After forming a large number of nanometer-order silicon microcrystals, each of the silicon microcrystals has a strong electric field drift layer in which an insulating film having a film thickness smaller than the crystal grain size of the silicon microcrystals is formed. Characteristic electron source.

2. The method of manufacturing an electron source according to claim 1, wherein a smoothing step of smoothing the surface of the first polycrystalline silicon layer formed on the lower electrode by polishing, on the first polycrystalline silicon layer A film forming process for forming a second polycrystalline silicon layer; a nanocrystallization process for forming a plurality of nanometer-order silicon microcrystals by nanocrystallizing the second polycrystalline silicon layer; A method of manufacturing an electron source, comprising: an insulating film forming step of forming an insulating film having a thickness smaller than the crystal grain size of silicon microcrystals on the surface of each crystal.

3. The method of manufacturing an electron source according to claim 2, wherein in the smoothing step, the surface of the first polycrystalline silicon layer is smoothed by chemical mechanical polishing.

4. The method of manufacturing an electron source according to claim 2, wherein in the film formation step, the second polycrystalline silicon layer is formed by a CVD method.

The heat treatment process which recovers the defect which arose in the said 1st polycrystalline silicon layer in the said smoothing process between the said smoothing process and the said film-forming process is provided. 5. A method for producing an electron source according to any one of 4 above.