【０００１】
【発明の属する技術分野】
本発明は、電界放射により電子線を放射するようにした電界放射型電子源の製造方法に関するものである。
【０００２】
【従来の技術】
従来から、ナノ結晶シリコン（ナノメータオーダのシリコン微結晶）を利用した電子デバイスとして図８や図９に示す構成の電界放射型電子源１０’，１０”が提案されている（例えば、特許文献１、特許文献２参照）。
【０００３】
図８に示す構成の電界放射型電子源１０’は、導電性基板としてのｎ形シリコン基板１の主表面（一表面）側に酸化した多孔質多結晶シリコン層よりなる強電界ドリフト層６が形成され、強電界ドリフト層６上に金属薄膜（例えば、金薄膜）よりなる表面電極７が形成されている。また、ｎ形シリコン基板１の裏面にはオーミック電極２が形成されており、ｎ形シリコン基板１とオーミック電極２とで下部電極１２を構成している。なお、図８に示す例では、ｎ形シリコン基板１と強電界ドリフト層６との間にノンドープの多結晶シリコン層３を介在させてあり、多結晶シリコン層３と強電界ドリフト層６とで電子が通過する電子通過部を構成しているが、多結晶シリコン層３を介在させずに強電界ドリフト層６のみで電子通過部を構成したものも提案されている。
【０００４】
図８に示す構成の電界放射型電子源１０’から電子を放出させるには、例えば、表面電極７に対向配置されたコレクタ電極２１を設け、表面電極７とコレクタ電極２１との間を真空とした状態で、表面電極７が下部電極１２に対して高電位側となるように表面電極７と下部電極１２との間に直流電圧Ｖpsを印加するとともに、コレクタ電極２１が表面電極７に対して高電位側となるようにコレクタ電極２１と表面電極７との間に直流電圧Ｖｃを印加する。ここに、直流電圧Ｖpsを適宜に設定すれば、下部電極１２から注入された電子が強電界ドリフト層６をドリフトし表面電極７を通して放出される（図８中の一点鎖線は表面電極７を通して放出された電子ｅ−の流れを示す）。なお、表面電極７の厚さは１０〜１５ｎｍ程度に設定されている。
【０００５】
ところで、図８に示した構成の電界放射型電子源１０’では、ｎ形シリコン基板１とオーミック電極２とで下部電極１２を構成しているが、図９に示すように、例えば絶縁性を有するガラス基板１１の一表面上に金属薄膜よりなる下部電極１２を形成した電界放射型電子源１０”も提案されている。ここに、上述の図８に示した電界放射型電子源１０’と同様の構成要素には同一の符号を付して説明を省略する。
【０００６】
図９に示す構成の電界放射型電子源１０”から電子を放出させるには、例えば、表面電極７に対向配置されたコレクタ電極２１を設け、表面電極７とコレクタ電極２１との間を真空とした状態で、表面電極７が下部電極１２に対して高電位側となるように表面電極７と下部電極１２との間に直流電圧Ｖpsを印加するとともに、コレクタ電極２１が表面電極７に対して高電位側となるようにコレクタ電極２１と表面電極７との間に直流電圧Ｖｃを印加する。ここに、直流電圧Ｖpsを適宜に設定すれば、下部電極１２から注入された電子が強電界ドリフト層６をドリフトし表面電極７を通して放出される（図９中の一点鎖線は表面電極７を通して放出された電子ｅ−の流れを示す）。なお、強電界ドリフト層６の表面に到達した電子はホットエレクトロンであると考えられ、表面電極７を容易にトンネルし真空中に放出される。
【０００７】
上述の各電界放射型電子源１０’，１０”では、表面電極７と下部電極１２との間に流れる電流をダイオード電流Ｉpsと呼び、コレクタ電極２１と表面電極７との間に流れる電流をエミッション電流（放出電子電流）Ｉｅと呼ぶことにすれば（図８および図９参照）、ダイオード電流Ｉpsに対するエミッション電流Ｉｅの比率（＝Ｉｅ／Ｉps）が大きいほど電子放出効率（＝（Ｉe／Ｉps）×１００〔％〕）が高くなる。なお、上述の電界放射型電子源１０’，１０”では、表面電極７と下部電極１２との間に印加する直流電圧Ｖpsを１０〜２０Ｖ程度の低電圧としても電子を放出させることができ、直流電圧Ｖpsが大きいほどエミッション電流Ｉeが大きくなる。
【０００８】
ところで、図９に示す構成の電界放射型電子源１０”を製造する場合には、例えば、ガラス基板１１の一表面上に下部電極１２をスパッタ法などにより形成した後、ガラス基板１１の一表面側の全面にプラズマＣＶＤ法などによって４００℃以上の基板温度でノンドープの多結晶シリコン層３を形成し（図１０（ａ）参照）、その後、多結晶シリコン層３を所定深さまで陽極酸化することにより多結晶シリコンのグレインおよび多数のナノメータオーダのシリコン微結晶を含む多孔質多結晶シリコン層４’を形成し（図１０（ｂ）参照）、多孔質多結晶シリコン層４’を急速加熱法ないし電気化学的な酸化方法によって酸化することで強電界ドリフト層６を形成し（図１０（ｃ）参照）、続いて、強電界ドリフト層６上に表面電極７を蒸着法などによって形成している（図１０（ｄ）参照）。
【０００９】
また、図９に示した電界放射型電子源１０”をディスプレイの電子源とし応用する場合には、例えば図１１に示す構成を採用すればよい。
【００１０】
図１１に示すディスプレイは、電界放射型電子源１０に対向して平板状のガラス基板よりなるフェースプレート３０が配置され、フェースプレート３０における電界放射型電子源１０との対向面には透明な導電膜（例えば、ＩＴＯ膜）よりなるコレクタ電極（以下、アノード電極と称す）２１が形成されている。また、アノード電極２１における電界放射型電子源１０との対向面には、画素ごとに形成された蛍光物質と蛍光物質間に形成された黒色材料からなるブラックストライプとが設けられている。ここに、蛍光物質はアノード電極２１における電界放射型電子源１０との対向面に塗布されており、電界放射型電子源１０から放射される電子線によって可視光を発光する。なお、蛍光物質には電界放射型電子源１０から放射されアノード電極２１に印加された電圧によって加速された高エネルギの電子が衝突するようになっており、蛍光物質としてはＲ（赤色），Ｇ（緑色），Ｂ（青色）の各発光色のものを用いている。また、フェースプレート３０は図示しない矩形枠状のフレームによって電界放射型電子源１０と離間させてあり、フェースプレート３０と電界放射型電子源１０との間に形成される気密空間を真空にしてある。
【００１１】
図１１に示した電界放射型電子源１０は、絶縁性を有するガラス基板１１と、ガラス基板１１の一表面上に列設された複数の下部電極１２と、下部電極１２にそれぞれ重なる形で形成された複数の多結晶シリコン層３と、多結晶シリコン層３にそれぞれ重なる形で形成された酸化した多孔質多結晶シリコン層よりなる複数の強電界ドリフト層６と、隣り合う強電界ドリフト層６間および隣り合う多結晶シリコン層３間を埋める多結晶シリコン層よりなる分離層１６と、強電界ドリフト層６および分離層１６の上で強電界ドリフト層６および分離層１６に跨って下部電極１２に交差する方向に列設された複数の表面電極７とを備えている。ここにおいて、図１１に示す電界放射型電子源１０では、強電界ドリフト層６と多結晶シリコン層３と分離層１６とで電子通過部５を構成しており、図１２に示すように、ガラス基板１１の一表面上に列設された複数の下部電極１２とガラス基板１１の一表面に平行な面内で下部電極１２に直交する方向に列設された複数の表面電極７とで電子通過部５を挟んでいる。なお、強電界ドリフト層６と下部電極１２との間に多結晶シリコン層３を介在させずに強電界ドリフト層６と分離層１６とで電子通過部５を構成したものも提案されている。
【００１２】
この電界放射型電子源１０では、ガラス基板１１の一表面上に列設された複数の下部電極１２と、下部電極１２に交差する方向に列設された複数の表面電極７との交点に相当する部位に強電界ドリフト層６の一部が挟まれているから、表面電極７と下部電極１２との組を適宜選択して選択した組間に電圧を印加することにより、強電界ドリフト層６において選択された表面電極７と下部電極１２との交点に相当する部位に強電界が作用して電子が放出される。つまり、複数の表面電極７の群と複数の下部電極１２の群とからなるマトリクス（格子）の格子点に、下部電極１２と、下部電極１２上の多結晶シリコン層３と、多結晶シリコン層３上の強電界ドリフト層６と、強電界ドリフト層６上の表面電極７とからなる電子源素子１０ａを配置したことに相当し、電圧を印加する表面電極７と下部電極１２との組を選択することによって所望の電子源素子１０ａから電子を放出させることが可能になる。なお、上述の記載から分かるように、電子源素子１０ａは画素ごとに設けられることになる。
【００１３】
図１１に示す構成の電界放射型電子源１０は、ガラス基板１１の一表面上に複数の下部電極１２を形成した後、ガラス基板１１の上記一表面側の全面にプラズマＣＶＤ法や減圧ＣＶＤ法や触媒ＣＶＤ法などによって２００℃以上（例えば、２００℃〜６００℃）の基板温度でノンドープの多結晶シリコン層３を成膜し、その後、多結晶シリコン層３のうち下部電極１２に重なる部分をフッ化水素水溶液を含む電解液中で陽極酸化することにより多結晶シリコンのグレインおよび多数のナノメータオーダのシリコン微結晶を含む多孔質多結晶シリコン層を形成し、多孔質多結晶シリコン層を急速加熱法ないし電気化学的な酸化方法によって酸化することで強電界ドリフト層６を形成している。ここに、強電界ドリフト層６は、多結晶シリコンのグレイン、多数のナノメータオーダのシリコン微結晶、各グレインの表面に形成された薄いシリコン酸化膜、各シリコン微結晶の表面に形成されたシリコン酸化膜とを有している。
【００１４】
【特許文献１】
特許第２９８７１４０号公報（第４頁−第７頁、図１−図３）
【特許文献２】
特許第３１１２４５６号公報（第１０頁−第１４頁、図１、図２、図８、図９）
【００１５】
【発明が解決しようとする課題】
上述のように、図１１に示した構成の電界放射型電子源１０は、その製造にあたって、ガラス基板１１の上記一表面上にパターニングされた下部電極１２を形成した後でガラス基板１１の上記一表面側の全面に多結晶シリコン層３を成膜して、多結晶シリコン層３のうち下部電極１２に重なる部分を陽極酸化することによって多孔質化し、さらに酸化することによって強電界ドリフト層６を形成しているものである。
【００１６】
ここにおいて、図１１に示した構成の電界放射型電子源１０では、その製造にあたって、ガラス基板１１の上記一表面側の全面に多結晶シリコン層３を成膜するプロセスを行う際にガラス基板１１を例えば他表面側から基板加熱用のヒータ（以下、基板加熱ヒータと称す）のような加熱源により加熱する必要があるが、ガラス基板１１上に形成された下部電極１２のパターンの形状の違いによって、ガラス基板１１の面内で温度が変化してしまい、電子通過部５のもと（ベース）になる多結晶シリコン層３の膜質が面内でばらつき、結果的に電子通過部５における強電界ドリフト層６の膜質がばらついてしまい、電子放出特性が面内でばらついてしまうという問題があった。なお、このような問題は、図１１に示す構成の電界放射型電子源１０に限らず、例えば、ガラス基板の一表面側に下部電極と絶縁層と上部電極とからなる複数のＭＩＭ型の電子源素子を備えた電界放射型電子源の製造時においても起こりうる問題である。すなわち、ガラス基板の一表面側にパターニングされた下部電極を形成した後にガラス基板を他表面側から加熱する必要のあるプロセスを含んで形成される電子通過部を備えた電界放射型電子源では、上述の問題が起こるものと考えられる。
【００１７】
本発明は上記事由に鑑みて為されたものであり、その目的は、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、絶縁性を有するガラス基板と、ガラス基板の一表面に平行な面内でパターニングされた下部電極と、ガラス基板の厚み方向において下部電極に対向する表面電極と、ガラス基板の前記一表面側に形成され下部電極と表面電極とで挟まれた部分を下部電極から注入された電子が表面電極へ向かって通過する電子通過部とを備えた電界放射型電子源の製造方法であって、ガラス基板の前記一表面側に下部電極を形成した後、電子通過部の基礎となるノンドープの多結晶シリコン層の形成にあたっては、ガラス基板の他表面側からガラス基板を加熱源により加熱しながら成膜するようにし、当該ノンドープの多結晶シリコン層の成膜以前に前記ガラス基板の前記一表面側と前記他表面側との一方の全面に赤外線吸収層を形成することを特徴とするものであり、電子通過部の形成時に赤外線吸収層が存在していることにより電子通過部の膜質が下部電極の形状に起因して面内でばらつくことを防止されているので、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源を提供することができる。
【００１９】
請求項２の発明は、請求項１において、前記赤外線吸収層は、前記ガラス基板の前記一表面側に形成するので、前記電子通過部を形成する際における前記ガラス基板の前記一表面側での温度のばらつきを小さくでき、前記赤外線吸収層が前記ガラス基板の前記他表面側に形成されている場合に比べて前記電子通過部の膜質の面内ばらつきをより小さくできるから、電子放出特性の面内ばらつきをより小さくできる。
【００２１】
請求項３の発明は、請求項２の発明において、前記赤外線吸収層は、前記ガラス基板の前記一表面側において前記下部電極および前記ガラス基板の前記一表面を覆うように形成するので、前記電子通過部を形成する前の前記ガラス基板の前記一表面側の表面の段差が緩和され前記電子通過部の表面の平坦性を向上させることができる。
【００２２】
請求項４の発明は、請求項１の発明において、前記赤外線吸収層は、前記ガラス基板の前記他表面側に形成するので、前記赤外線吸収層が前記ガラス基板の前記一表面側に形成される前記下部電極、前記電子通過部、前記表面電極などの形状に影響を与えるのを防止することができる。
【００２３】
請求項５の発明は、請求項１ないし請求項４の発明において、前記赤外線吸収層の材料がアモルファスシリコンからなるので、効率良く赤外線を吸収することができる。また、前記赤外線吸収層を例えばプラズマＣＶＤ法、スパッタ法、蒸着法、触媒ＣＶＤ法などの一般的は薄膜形成方法で容易に形成することができるという利点がある。
【００２４】
請求項６の発明は、請求項４の発明において、前記赤外線吸収層の材料が金属材料からなるので、前記赤外線吸収層を例えばスパッタ法、蒸着法、ＣＶＤ法などの一般的な薄膜形成方法で容易に形成することができる。
【００２６】
【発明の実施の形態】
（実施形態１）
本実施形態の電界放射型電子源１０は、図１および図２に示すように、絶縁性を有するガラス基板１１と、ガラス基板１１上に形成された後述のアモルファスシリコン層からなる赤外線吸収層１３と、赤外線吸収層１３上に列設された複数の下部電極１２と、ガラス１１の上記一表面に平行な面内で下部電極１２に直交する方向に列設された複数の表面電極７と、ガラス基板１１の上記一表面側に設けられた電子通過部５とを備えている。なお、下部電極１２はガラス基板１１の上記一表面に平行な別の面内でパターニングされている。
【００２７】
上述の電子通過部５は、各下部電極１２にそれぞれ重なる形で形成された複数のノンドープの多結晶シリコン層３と、多結晶シリコン層３にそれぞれ重なる形で形成された複数の強電界ドリフト層６と、隣り合う強電界ドリフト層６間および隣り合う多結晶シリコン層３間を埋める多結晶シリコン層よりなる分離層１６とで構成されている。
【００２８】
下部電極１２は金属材料からなる単層（例えば、Ｗ，Ｍｏ，Ｃｒ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔ，Ａｇなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる単層）の金属薄膜をパターニングすることにより構成されているが、多層（例えば、Ｗ，Ｍｏ，Ｃｒ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔ，Ａｇなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる多層）の薄膜をパターニングすることにより構成してもよい。なお、下部電極１２の厚さは数百ｎｍ〜数千ｎｍ程度に設定されている。
【００２９】
また、表面電極７の材料には仕事関数の小さな材料（例えば、金）が採用されているが、表面電極７の材料は金に限定されるものではなく、また、表面電極７は単層構造に限らず、多層構造としてもよい。表面電極７の厚さは強電界ドリフト層６を通ってきた電子がトンネルできる厚さであればよく、４ｎｍ〜１５ｎｍ程度に設定すればよい。なお、各下部電極１２および各表面電極７はそれぞれ短冊状に形成されており、ガラス基板１１の厚み方向において表面電極７の一部が下部電極１２と対向している。また、各下部電極１２の長手方向の両端部上にはパッド２８が形成され、各表面電極７の長手方向の両端部上にはパッド２７が形成されている。
【００３０】
本実施形態の電界放射型電子源１０は、図１１に示した従来構成と同様に、ガラス基板１１の一表面側において列設された複数の下部電極１２と、下部電極１２に交差する方向に列設された複数の表面電極７との交点に相当する部位に強電界ドリフト層６の一部が挟まれているから、表面電極７と下部電極１２との組を適宜選択して選択した組間に電圧を印加することにより、強電界ドリフト層６において選択された表面電極７と下部電極１２との交点に相当する部位に強電界が作用して電子が放出される。つまり、複数の表面電極７の群と複数の下部電極１２の群とからなるマトリクス（格子）の格子点に、下部電極１２と、下部電極１２上の多結晶シリコン層３と、多結晶シリコン層３上の強電界ドリフト層６と、強電界ドリフト層６上の表面電極７とからなる電子源素子１０ａを配置したことに相当し、電圧を印加する表面電極７と下部電極１２との組を選択することによって所望の電子源素子１０ａから電子を放出させることが可能になる。したがって、表面電極７は必ずしも短冊状に形成する必要はなく、電子源素子１０ａに対応する部位にのみ形成して下部電極１２に直交する方向に並んだ表面電極７を低抵抗のバス電極により電気的に接続するようにしてもよい。
【００３１】
強電界ドリフト層６は、後述のナノ結晶化プロセスおよび酸化プロセスを行うことにより形成されており、図３に示すように、少なくとも、下部電極１２の表面側に列設された柱状の多結晶シリコンのグレイン（半導体結晶）５１と、グレイン５１の表面に形成された薄いシリコン酸化膜５２と、グレイン５１間に介在する多数のナノメータオーダのシリコン微結晶（半導体微結晶）６３と、各シリコン微結晶６３の表面に形成され当該シリコン微結晶６３の結晶粒径よりも小さな膜厚の酸化膜である多数のシリコン酸化膜（絶縁膜）６４とから構成されると考えられる。なお、各グレイン５１は、下部電極１２の厚み方向に延びている。
【００３２】
本実施形態の電界放射型電子源１０では、次のようなモデルで電子放出が起こると考えられる。すなわち、表面電極７と下部電極１２との間に表面電極７を高電位側として直流電圧Ｖpsを印加することにより、下部電極１２から強電界ドリフト層６へ電子ｅ−が注入される。一方、強電界ドリフト層６に印加された電界の大部分はシリコン酸化膜６４にかかるから、注入された電子ｅ−はシリコン酸化膜６４にかかっている強電界により加速され、強電界ドリフト層６におけるグレイン５１の間の領域を表面に向かって図３中の矢印の向き（図３における上向き）へドリフトし、表面電極７をトンネルし真空中に放出される。しかして、強電界ドリフト層６では下部電極１２から注入された電子がシリコン微結晶６３でほとんど散乱されることなくシリコン酸化膜６４にかかっている電界で加速されてドリフトし、表面電極７を通して放出され、強電界ドリフト層６で発生した熱がグレイン５１を通して放熱されるから、電子放出時にポッピング現象が発生せず、安定して電子を放出することができる。なお、強電界ドリフト層６の表面に到達した電子はホットエレクトロンであると考えられ、表面電極７を容易にトンネルし真空中に放出される。
【００３３】
以下、本実施形態の電界放射型電子源１０の製造方法について図４を参照しながら簡単に説明する。ただし、図４には１つの電子源素子１０ａに対応する部分の断面を示してある。
【００３４】
まず、ガラス基板１１の上記一表面上にノンドープのアモルファスシリコン層からなる赤外線吸収層１３を例えばプラズマＣＶＤ法によって成膜し、次に、下部電極１２を形成するために赤外線吸収層１３上に所定膜厚（例えば、３００ｎｍ）の金属薄膜（例えば、タングステン膜）をスパッタ法によって成膜した後、金属薄膜上にフォトレジスト層を塗布形成し、金属薄膜のうち下部電極１２となる部分を残すためにフォトレジスト層をフォトリソグラフィ技術を利用してパターニングしてから、フォトレジスト層をマスクとして金属薄膜を反応性イオンエッチング法によってパターニングすることでそれぞれ金属薄膜の一部からなる複数の下部電極１２を形成し、続いて、フォトレジスト層を除去してから、ガラス基板１１の上記一表面側の全面に所定膜厚（例えば、１．５μｍ）のノンドープの多結晶シリコン層３を例えばプラズマＣＶＤ法によって所定の基板温度（例えば、４５０℃）で成膜するプロセスを行うことにより、図４（ａ）に示す構造が得られる。ここに、多結晶シリコン層３の成膜時には、図５に示すように、ガラス基板１１において下部電極１２が形成されていない側の面（他表面）がプラズマＣＶＤ装置からなる膜形成装置の基板保持台に設けた基板加熱ヒータ４０に対向するようにしてガラス基板１１を基板保持台に保持させた状態で、ガラス基板１１の温度が予め設定した基板温度になるように基板加熱ヒータ４０へ通電することにより、ガラス基板１１を上記他表面側から加熱する。このようにガラス基板１１を加熱した場合、図５中に矢印で示した向き（つまり、基板加熱ヒータ４０からガラス基板１１に向かう向き）に赤外線が放射されたとしても、本実施形態ではガラス基板１１の上記一表面上に赤外線吸収層１３が設けられ赤外線吸収層１３上にパターニングされた下部電極１２が設けらているので、ガラス基板１１の上記一表面側の温度の面内ばらつきを従来のように赤外線吸収層１３が設けていない場合に比べて小さくすることができ、多結晶シリコン層３の膜質の面内ばらつきを従来に比べて小さくすることができる。なお、多結晶シリコン層３の成膜方法は、プラズマＣＶＤ法に限定するものではなく、ガラス基板１１を上記他表面側から加熱しながら成膜する成膜方法であればよく、例えば、スパッタ法や蒸着法などのプラズマＣＶＤ法以外の薄膜形成方法を採用してもよい。
【００３５】
ノンドープの多結晶シリコン層３を形成した後、上述のナノ結晶化プロセスを行うことにより、多結晶シリコンの多数のグレイン５１（図３参照）と多数のシリコン微結晶６３（図３参照）とが混在する複合ナノ結晶層（以下、第１の複合ナノ結晶層と称す）４を強電界ドリフト層６の形成予定部位に形成することにより、図４（ｂ）に示す構造が得られる。ここにおいて、ナノ結晶化プロセスでは、５５ｗｔ％のフッ化水素水溶液とエタノールとを略１：１で混合した混合液よりなる電解液を用い、下部電極１２を陽極とし、電解液中において多結晶シリコン層３に白金電極よりなる陰極を対向配置して、５００Ｗのタングステンランプからなる光源により多結晶シリコン層３の主表面に光照射を行いながら、電源から陽極と陰極との間に定電流（例えば、電流密度が１２ｍＡ／ｃｍ２の電流）を所定時間（例えば、１０秒）だけ流すことによって、多結晶シリコンのグレイン５１およびシリコン微結晶６３を含む第１の複合ナノ結晶層４を多結晶シリコン層３において下部電極１２に重なる部位に形成する。
【００３６】
ナノ結晶化プロセスが終了した後に、上述の酸化プロセスを行うことで第１の複合ナノ結晶層４を電気化学的に酸化することによって、図３のような構成を有する複合ナノ結晶層（以下、第２の複合ナノ結晶層と称す）からなる強電界ドリフト層６を多結晶シリコン層３において下部電極１２に重なる部位に形成することにより、図４（ｃ）に示す構造が得られる。酸化プロセスでは、エチレングリコールからなる有機溶媒中に０．０４ｍｏｌ／ｌの硝酸カリウムからなる溶質を溶かした溶液よりなる電解液を用い、下部電極１２を陽極とし、電解液中において第１の複合ナノ結晶層４に白金電極よりなる陰極を対向配置して、下部電極１２を陽極とし、電源から陽極と陰極との間に定電流（例えば、電流密度が０．１ｍＡ／ｃｍ２の電流）を流し陽極と陰極との間の電圧が２０Ｖだけ上昇するまで第１の複合ナノ結晶層４を電気化学的に酸化することによって、上述のグレイン５１、シリコン微結晶６３、各シリコン酸化膜５２，６４を含む第２の複合ナノ結晶層からなる強電界ドリフト層６を形成するようになっている。ここにおいて、多結晶シリコン層３のうち隣り合う強電界ドリフト層６の間を埋める部分が上述の分離層１６となる。なお、本実施形態では、上述のナノ結晶化プロセスを行うことによって形成される第１の複合ナノ結晶層４においてグレイン５１、シリコン微結晶６３以外の領域はアモルファスシリコンからなるアモルファス領域となっており、強電界ドリフト層６においてグレイン５１、シリコン微結晶６３、各シリコン酸化膜５２，６４以外の領域がアモルファスシリコン若しくは一部が酸化したアモルファスシリコンからなるアモルファス領域６５となっているが、ナノ結晶化プロセスの条件によってはアモルファス領域６５が孔となり、このような場合の第１の複合ナノ結晶層４は多孔質多結晶シリコン層４’（図１０参照）と同じ構成とみなすことができる。
【００３７】
強電界ドリフト層６および分離層１６を形成した後は、例えば蒸着法などによって金薄膜からなる表面電極７を形成することにより、図４（ｄ）に示す構造の電界放射型電子源１０が得られる。
【００３８】
以上説明した製造方法によれば、ガラス基板１１の上記一表面側に下部電極１２を形成した後、赤外線吸収層１３を形成してから、多結晶シリコン層３の成膜プロセス、ナノ結晶化プロセス、酸化プロセスを行うことで電子通過部５を形成するので、上記成膜プロセスにより成膜され電子通過部５のベースとなるノンドープの多結晶シリコン層３（図４（ａ）参照）の膜質が下部電極１２の形状に起因して面内でばらつくのを防止することができ、結果的に電子通過部５のうち下部電極１２と表面電極７とに挟まれた多結晶シリコン層３（図４（ｄ）参照）および強電界ドリフト層６それぞれの膜質や強電界ドリフト層６と分離層１６との境界近傍の膜質が下部電極１２の形状に起因して面内でばらつくのを防止することができるから、従来に比べて電子放出特性（エミッション電流Ｉｅ、電子放出効率など）の面内ばらつきが小さな電界放射型電子源１０を提供することができる。
【００３９】
言い換えれば、上述の製造方法にて製造した本実施形態の電界放射型電子源１０は、ガラス基板１１の上記一表面上に電子通過部５の形成前に形成された赤外線吸収層１３を備えており、電子通過部５の形成時に赤外線吸収層１３が存在していることにより電子通過部５の膜質が下部電極１２の形状に起因して面内でばらつくことを防止されているので、従来に比べて電子放出特性の面内ばらつきを小さくすることができる。要するに、電子通過部５に含まれる多数の強電界ドリフト層６で電子放出特性がばらつくのを抑えることができ、電界放射型電子源１０をディスプレイの電子源として応用した場合にディスプレイの輝度の面内ばらつきを抑制することが可能となる。
【００４０】
また、本実施形態では、赤外線吸収層１３をガラス基板１１の上記一表面側に設けてあるので、電子通過部５を形成する際におけるガラス基板１１の上記一表面側での温度のばらつきを小さくでき、赤外線吸収層１３がガラス基板１１の上記他表面側に形成されている場合に比べて電子通過部５の膜質の面内ばらつきをより小さくできるから、電子放出特性の面内ばらつきをより小さくできる。しかも、赤外線吸収層１３をガラス基板１１の上記一表面上に形成し、下部電極１２を赤外線吸収層１３上に形成してあるので、赤外線吸収層１３がガラス基板１１の上記一表面側に形成される下部電極１２、電子通過部５、表面電極７などの形状に影響を与えるのを防止することができる。また、本実施形態では、赤外線吸収層１３の材料がアモルファスシリコンからなるので、効率良く赤外線を吸収することができ、赤外線吸収層１３を例えばプラズマＣＶＤ法、スパッタ法、蒸着法、触媒ＣＶＤ法などの一般的は薄膜形成方法で容易に形成することができるという利点がある。なお、赤外線吸収層１３の材料は、アモルファスシリコン層に限らず、赤外線を吸収する材料であれば他のアモルファス材料でもよい。
【００４１】
（実施形態２）
本実施形態の電界放射型電子源１０の基本構成は実施形態１と略同じであって、図６に示すように、下部電極１２がガラス基板１１の上記一表面上においてパターニングされており、アモルファスシリコン層からなる赤外線吸収層１３がガラス基板１１の上記一表面側において下部電極１２およびガラス基板１１の前記一表面を覆うように形成されている点が相違する。なお、他の構成および動作は実施形態１と同じである。
【００４２】
本実施形態の電界放射型電子源１０の製造方法は実施形態１にて説明した製造方法と略同じであって、赤外線吸収層１３を形成する工程と下部電極１２を形成する工程との順番が逆になっている点が相違する。すなわち、実施形態１の製造方法ではガラス基板１１の上記一表面側へ赤外線吸収層１３、下部電極１２、多結晶シリコン層３の順番で形成していたのに対して、本実施形態の製造方法では、ガラス基板１１の上記一表面上に下部電極１２を形成した後で赤外線吸収層１３を形成してから、実施形態１にて説明した多結晶シリコン層３の成膜プロセス、ナノ結晶化プロセス、酸化プロセスを行うことで電子通過部５を形成している。
【００４３】
しかして、本実施形態の製造方法においても、実施形態１と同様、電子通過部５の形成前に赤外線吸収層１３を形成しているので、上記成膜プロセスにより成膜され電子通過部５のベースとなるノンドープの多結晶シリコン層３の膜質が下部電極１２の形状に起因して面内でばらつくのを防止することができ、結果的に電子通過部５のうち下部電極１２と表面電極７とに挟まれた多結晶シリコン層３および強電界ドリフト層６それぞれの膜質や強電界ドリフト層６と分離層１６との境界近傍の膜質が下部電極１２の形状に起因して面内でばらつくのを防止することができるから、従来に比べて電子放出特性（エミッション電流Ｉｅ、電子放出効率など）の面内ばらつきが小さな電界放射型電子源１０を提供することができる。
【００４４】
要するに、本実施形態の電界放射型電子源１０においても、赤外線吸収層１３をガラス基板１１の上記一表面側に設けてあるので、電子通過部５を形成する際におけるガラス基板１１の上記一表面側での温度のばらつきを小さくでき、赤外線吸収層１３がガラス基板１１の上記他表面側に形成されている場合に比べて電子通過部５の膜質の面内ばらつきをより小さくできるから、電子放出特性の面内ばらつきをより小さくできる。また、本実施形態の電界放射型電子源１０では、電子通過部５を形成する前のガラス基板１１の上記一表面側の表面の段差が緩和され電子通過部５の表面の平坦性を向上させることができる。しかも、上記成膜プロセスにより成膜されたノンドープの多結晶シリコン層３をベースとして形成される電子通過部５がアモルファスシリコン層からなる赤外線吸収層１３上に設けられているので、赤外線吸収層１３の成膜工程とノンドープの多結晶シリコン層３の成膜工程とを一つの膜形成装置のチャンバ内で同じ原料ガスを用いて連続的に行うことが可能となり、製造期間の短縮を図れるという利点がある。
【００４５】
（実施形態３）
本実施形態の電界放射型電子源１０の基本構成は実施形態１と略同じであって、図７に示すように、赤外線吸収層１３をガラス基板１１の上記他表面側に形成している点が相違する。ここにおいて、本実施形態では、赤外線吸収層１３を、成膜した時に表面の光沢が少ない金属材料（例えば、クロムなど）により形成してある。なお、他の構成および動作は実施形態１と同じである。
【００４６】
本実施形態の電界放射型電子源１０の製造方法は実施形態１にて説明した製造方法と略同じであって、赤外線吸収層１３をガラス基板１１の上記他表面側へ例えばスパッタ法などによって形成した後、ガラス基板１１の上記一表面側へ下部電極１２を形成してから、実施形態１にて説明した多結晶シリコン層３の成膜プロセス、ナノ結晶化プロセス、酸化プロセスを行うことで電子通過部５を形成している。なお、赤外線吸収層１３を形成する工程と下部電極１２を形成する工程との順番は逆でもよい。また、本実施形態では、赤外線吸収層１３をガラス基板１１の上記他表面側に形成してあるので、電子通過部５の形成後に赤外線吸収層１３を除去してもよい。
【００４７】
しかして、本実施形態の製造方法においても、実施形態１と同様、電子通過部５の形成前に赤外線吸収層１３を形成しているので、上記成膜プロセスにより成膜され電子通過部５のベースとなるノンドープの多結晶シリコン層３の膜質が下部電極１２の形状に起因して面内でばらつくのを防止することができ、結果的に電子通過部５のうち下部電極１２と表面電極７とに挟まれた多結晶シリコン層３および強電界ドリフト層６それぞれの膜質や強電界ドリフト層６と分離層１６との境界近傍の膜質が下部電極１２の形状に起因して面内でばらつくのを防止することができるから、従来に比べて電子放出特性（エミッション電流Ｉｅ、電子放出効率など）の面内ばらつきが小さな電界放射型電子源１０を提供することができる。
【００４８】
要するに、本実施形態の電界放射型電子源１０では、赤外線吸収層１３をガラス基板１１の上記他表面側に設けてあるので、電子通過部５を形成する際におけるガラス基板１１の上記一表面側での温度のばらつきを小さくでき、電子放出特性の面内ばらつきをより小さくできる。また、本実施形態の電界放射型電子源１０では、赤外線吸収層１３がガラス基板１１の上記他表面側に形成されているので、赤外線吸収層１３がガラス基板１１の上記一表面側に形成される下部電極１２、電子通過部５、表面電極７などの形状に影響を与えるのを防止することができる。また、赤外線吸収層１３の材料が金属材料からなるので、赤外線吸収層１３を例えばスパッタ法、蒸着法、ＣＶＤ法などの一般的な薄膜形成方法で容易に形成することができる。
【００４９】
ところで、上記各実施形態では、上記成膜プロセスにより成膜したノンドープの多結晶シリコン層３に対してナノ結晶化プロセスを行って、その後、酸化プロセスを行うことにより強電界ドリフト層６を形成しているが、多結晶シリコン層３の代わりに他の半導体層を採用することも考えられる。また、本実施形態では、シリコン酸化膜６４が絶縁膜を構成しており絶縁膜の形成に酸化プロセスを採用しているが、酸化プロセスの代わりに窒化プロセスないし酸窒化プロセスを採用してもよく、窒化プロセスを採用した場合には図３にて説明した各シリコン酸化膜５２，６４がいずれもシリコン窒化膜となり、酸窒化プロセスを採用した場合には各シリコン酸化膜５２，６４がシリコン酸窒化膜となる。
【００５０】
【発明の効果】
請求項１の発明は、絶縁性を有するガラス基板と、ガラス基板の一表面に平行な面内でパターニングされた下部電極と、ガラス基板の厚み方向において下部電極に対向する表面電極と、ガラス基板の前記一表面側に形成され下部電極と表面電極とで挟まれた部分を下部電極から注入された電子が表面電極へ向かって通過する電子通過部とを備えた電界放射型電子源の製造方法であって、ガラス基板の前記一表面側に下部電極を形成した後、電子通過部の基礎となるノンドープの多結晶シリコン層の形成にあたっては、ガラス基板の他表面側からガラス基板を加熱源により加熱しながら成膜するようにし、当該ノンドープの多結晶シリコン層の成膜以前に前記ガラス基板の前記一表面側と前記他表面側との一方の全面に赤外線吸収層を形成するものであり、電子通過部の形成時に赤外線吸収層が存在していることにより電子通過部の膜質が下部電極の形状に起因して面内でばらつくことを防止されているので、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源を提供することができるという効果がある。
【００５１】
請求項２の発明は、請求項１において、前記赤外線吸収層は、前記ガラス基板の前記一表面側に形成するので、前記電子通過部を形成する際における前記ガラス基板の前記一表面側での温度のばらつきを小さくでき、前記赤外線吸収層が前記ガラス基板の前記他表面側に形成されている場合に比べて前記電子通過部の膜質の面内ばらつきをより小さくできるから、電子放出特性の面内ばらつきをより小さくできるという効果がある。
【００５３】
請求項３の発明は、請求項２の発明において、前記赤外線吸収層は、前記ガラス基板の前記一表面側において前記下部電極および前記ガラス基板の前記一表面を覆うように形成するので、前記電子通過部を形成する前の前記ガラス基板の前記一表面側の表面の段差が緩和され前記電子通過部の表面の平坦性を向上させることができるという効果がある。
【００５４】
請求項４の発明は、請求項１の発明において、前記赤外線吸収層は、前記ガラス基板の前記他表面側に形成するので、前記赤外線吸収層が前記ガラス基板の前記一表面側に形成される前記下部電極、前記電子通過部、前記表面電極などの形状に影響を与えるのを防止することができるという効果がある。
【００５５】
請求項５の発明は、請求項１ないし請求項４の発明において、前記赤外線吸収層の材料がアモルファスシリコンからなるので、効率良く赤外線を吸収することができる。また、前記赤外線吸収層を例えばプラズマＣＶＤ法、スパッタ法、蒸着法、触媒ＣＶＤ法などの一般的は薄膜形成方法で容易に形成することができるという利点がある。
【００５６】
請求項６の発明は、請求項４の発明において、前記赤外線吸収層の材料が金属材料からなるので、前記赤外線吸収層を例えばスパッタ法、蒸着法、ＣＶＤ法などの一般的な薄膜形成方法で容易に形成することができるという効果がある。
【図面の簡単な説明】
【図１】実施形態１における電界放射型電子源の要部概略断面図である。
【図２】同上における電界放射型電子源の一部破断した概略斜視図である。
【図３】同上における電界放射型電子源の要部概略構成図である。
【図４】同上における電界放射型電子源の製造方法を説明するための主要工程断面図である。
【図５】同上における電界放射型電子源の製造方法の説明図である。
【図６】実施形態２における電界放射型電子源の要部概略断面図である。
【図７】実施形態３における電界放射型電子源の要部概略断面図である。
【図８】従来例を示す電界放射型電子源の動作説明図である。
【図９】他の従来例を示す電界放射型電子源の動作説明図である。
【図１０】同上の電界放射型電子源の製造方法を説明するための主要工程断面図である。
【図１１】同上を応用したディスプレイの概略構成図である。
【図１２】同上を応用したディスプレイにおける電界放射型電子源の概略斜視図である。
【符号の説明】
３ 多結晶シリコン層
５ 電子通過部
７ 表面電極
１０ 電界放射型電子源
１０ａ 電子源素子
１１ ガラス基板
１２ 下部電極
１３ 赤外線吸収層
１６ 分離層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a field emission electron that emits an electron beam by field emission. Made of source It relates to the manufacturing method.
[0002]
[Prior art]
Conventionally, field emission electron sources 10 ′ and 10 ″ configured as shown in FIGS. 8 and 9 have been proposed as electronic devices using nanocrystalline silicon (nanometer order silicon microcrystals) (for example, Patent Document 1). , See Patent Document 2).
[0003]
The field emission electron source 10 ′ having the configuration shown in FIG. 8 has a strong electric field drift layer 6 made of a porous polycrystalline silicon layer oxidized on the main surface (one surface) side of an n-type silicon substrate 1 as a conductive substrate. A surface electrode 7 made of a metal thin film (for example, a gold thin film) is formed on the strong electric field drift layer 6. An ohmic electrode 2 is formed on the back surface of the n-type silicon substrate 1, and the n-type silicon substrate 1 and the ohmic electrode 2 constitute a lower electrode 12. In the example shown in FIG. 8, a non-doped polycrystalline silicon layer 3 is interposed between the n-type silicon substrate 1 and the strong electric field drift layer 6. Although the electron passage part which an electron passes is comprised, what comprised the electron passage part only by the strong electric field drift layer 6 without interposing the polycrystalline silicon layer 3 is proposed.
[0004]
In order to emit electrons from the field emission electron source 10 ′ having the configuration shown in FIG. 8, for example, a collector electrode 21 disposed to face the surface electrode 7 is provided, and a vacuum is formed between the surface electrode 7 and the collector electrode 21. In this state, the DC voltage Vps is applied between the surface electrode 7 and the lower electrode 12 so that the surface electrode 7 is on the high potential side with respect to the lower electrode 12, and the collector electrode 21 is A DC voltage Vc is applied between the collector electrode 21 and the surface electrode 7 so as to be on the high potential side. If the DC voltage Vps is appropriately set here, the electrons injected from the lower electrode 12 drift through the strong electric field drift layer 6 and are emitted through the surface electrode 7 (the one-dot chain line in FIG. 8 is emitted through the surface electrode 7). Electron e − Shows the flow). The thickness of the surface electrode 7 is set to about 10 to 15 nm.
[0005]
By the way, in the field emission type electron source 10 ′ having the configuration shown in FIG. 8, the n-type silicon substrate 1 and the ohmic electrode 2 constitute the lower electrode 12. However, as shown in FIG. A field emission electron source 10 ″ in which a lower electrode 12 made of a metal thin film is formed on one surface of a glass substrate 11 is also proposed. Here, the field emission electron source 10 ′ shown in FIG. Similar components are denoted by the same reference numerals, and description thereof is omitted.
[0006]
In order to emit electrons from the field emission type electron source 10 ″ having the configuration shown in FIG. 9, for example, a collector electrode 21 disposed opposite to the surface electrode 7 is provided, and a vacuum is formed between the surface electrode 7 and the collector electrode 21. In this state, the DC voltage Vps is applied between the surface electrode 7 and the lower electrode 12 so that the surface electrode 7 is on the high potential side with respect to the lower electrode 12, and the collector electrode 21 is A DC voltage Vc is applied between the collector electrode 21 and the surface electrode 7 so as to be on the high potential side.If the DC voltage Vps is appropriately set here, the electrons injected from the lower electrode 12 cause a strong electric field drift. Drifts through the layer 6 and is emitted through the surface electrode 7 (the dashed line in FIG. 9 indicates the electrons e emitted through the surface electrode 7). − Shows the flow). The electrons reaching the surface of the strong electric field drift layer 6 are considered to be hot electrons, and are easily tunneled through the surface electrode 7 and emitted into the vacuum.
[0007]
In each of the field emission electron sources 10 ′ and 10 ″ described above, the current flowing between the surface electrode 7 and the lower electrode 12 is called a diode current Ips, and the current flowing between the collector electrode 21 and the surface electrode 7 is emitted. If referred to as current (emission electron current) Ie (see FIG. 8 and FIG. 9), the electron emission efficiency (= (Ie / Ips) increases as the ratio of the emission current Ie to the diode current Ips (= Ie / Ips) increases. In addition, in the above-described field emission electron sources 10 ′ and 10 ″, the DC voltage Vps applied between the surface electrode 7 and the lower electrode 12 is a low voltage of about 10 to 20V. However, the emission current Ie increases as the DC voltage Vps increases.
[0008]
When manufacturing the field emission electron source 10 ″ having the configuration shown in FIG. 9, for example, after forming the lower electrode 12 on one surface of the glass substrate 11 by sputtering or the like, one surface of the glass substrate 11 is formed. A non-doped polycrystalline silicon layer 3 is formed on the entire surface on the side by a plasma CVD method or the like at a substrate temperature of 400 ° C. or higher (see FIG. 10A), and then the polycrystalline silicon layer 3 is anodized to a predetermined depth. To form a porous polycrystalline silicon layer 4 ′ containing polycrystalline silicon grains and a number of nanometer order silicon microcrystals (see FIG. 10B). The strong electric field drift layer 6 is formed by oxidation by an electrochemical oxidation method (see FIG. 10C), and then the surface electrode 7 is deposited on the strong electric field drift layer 6 by a vapor deposition method. It is formed (see FIG. 10 (d)).
[0009]
In addition, when the field emission electron source 10 ″ shown in FIG. 9 is applied as an electron source of a display, for example, the configuration shown in FIG. 11 may be adopted.
[0010]
In the display shown in FIG. 11, a face plate 30 made of a flat glass substrate is disposed to face the field emission electron source 10, and a transparent conductive material is provided on the face plate 30 facing the field emission electron source 10. A collector electrode (hereinafter referred to as an anode electrode) 21 made of a film (for example, an ITO film) is formed. In addition, on the surface of the anode electrode 21 facing the field emission electron source 10, a fluorescent material formed for each pixel and a black stripe made of a black material formed between the fluorescent materials are provided. Here, the fluorescent material is applied to the surface of the anode electrode 21 facing the field emission electron source 10 and emits visible light by the electron beam emitted from the field emission electron source 10. Note that high-energy electrons emitted from the field emission electron source 10 and accelerated by the voltage applied to the anode electrode 21 collide with the fluorescent material, and the fluorescent materials include R (red), G (Green) and B (Blue) emission colors are used. Further, the face plate 30 is separated from the field emission electron source 10 by a rectangular frame-like frame (not shown), and the airtight space formed between the face plate 30 and the field emission electron source 10 is evacuated. .
[0011]
The field emission electron source 10 shown in FIG. 11 is formed so as to overlap with a glass substrate 11 having an insulating property, a plurality of lower electrodes 12 arranged on one surface of the glass substrate 11, and the lower electrode 12. A plurality of polycrystalline silicon layers 3, a plurality of strong electric field drift layers 6 made of an oxidized porous polycrystalline silicon layer formed so as to overlap the polycrystalline silicon layer 3, and an adjacent strong electric field drift layer 6 A separation layer 16 made of a polycrystalline silicon layer filling the space between adjacent polycrystalline silicon layers 3 and the lower electrode 12 on the strong electric field drift layer 6 and the separation layer 16 and straddling the strong electric field drift layer 6 and the separation layer 16. And a plurality of surface electrodes 7 arranged in a direction intersecting with. Here, in the field emission electron source 10 shown in FIG. 11, the strong electric field drift layer 6, the polycrystalline silicon layer 3, and the separation layer 16 constitute the electron passage portion 5, and as shown in FIG. Electrons pass through a plurality of lower electrodes 12 arranged on one surface of the substrate 11 and a plurality of surface electrodes 7 arranged in a direction orthogonal to the lower electrode 12 in a plane parallel to one surface of the glass substrate 11. The part 5 is sandwiched. It has been proposed that the electron passage portion 5 is constituted by the strong electric field drift layer 6 and the separation layer 16 without interposing the polycrystalline silicon layer 3 between the strong electric field drift layer 6 and the lower electrode 12.
[0012]
In this field emission electron source 10, it corresponds to an intersection of a plurality of lower electrodes 12 arranged on one surface of the glass substrate 11 and a plurality of surface electrodes 7 arranged in a direction intersecting the lower electrode 12. Since a part of the strong electric field drift layer 6 is sandwiched between the parts to be applied, the strong electric field drift layer 6 can be obtained by appropriately selecting a pair of the surface electrode 7 and the lower electrode 12 and applying a voltage between the selected pair. A strong electric field acts on a portion corresponding to the intersection of the surface electrode 7 and the lower electrode 12 selected in step 1, and electrons are emitted. That is, the lower electrode 12, the polycrystalline silicon layer 3 on the lower electrode 12, and the polycrystalline silicon layer are arranged at lattice points of a matrix (lattice) composed of a group of a plurality of surface electrodes 7 and a group of a plurality of lower electrodes 12. 3 corresponds to the arrangement of the electron source element 10a composed of the strong electric field drift layer 6 on the surface 3 and the surface electrode 7 on the strong electric field drift layer 6, and a set of the surface electrode 7 and the lower electrode 12 to which a voltage is applied. By selecting, it becomes possible to emit electrons from the desired electron source element 10a. As can be seen from the above description, the electron source element 10a is provided for each pixel.
[0013]
In the field emission electron source 10 having the configuration shown in FIG. 11, after forming a plurality of lower electrodes 12 on one surface of a glass substrate 11, a plasma CVD method or a low pressure CVD method is applied to the entire surface of the one surface side of the glass substrate 11. The non-doped polycrystalline silicon layer 3 is formed at a substrate temperature of 200 ° C. or higher (for example, 200 ° C. to 600 ° C.) by a catalytic CVD method or the like, and then the portion of the polycrystalline silicon layer 3 that overlaps the lower electrode 12 is formed. A porous polycrystalline silicon layer containing polycrystalline silicon grains and a number of nanometer-order silicon microcrystals is formed by anodizing in an electrolyte containing an aqueous hydrogen fluoride solution, and the porous polycrystalline silicon layer is rapidly heated. The strong electric field drift layer 6 is formed by oxidation by a method or an electrochemical oxidation method. Here, the strong electric field drift layer 6 includes polycrystalline silicon grains, a number of nanometer-order silicon microcrystals, a thin silicon oxide film formed on the surface of each grain, and a silicon oxide formed on the surface of each silicon microcrystal. And a membrane.
[0014]
[Patent Document 1]
Japanese Patent No. 2987140 (pages 4-7, FIGS. 1-3)
[Patent Document 2]
Japanese Patent No. 311456 (pages 10-14, FIG. 1, FIG. 2, FIG. 8, FIG. 9)
[0015]
[Problems to be solved by the invention]
As described above, the field emission electron source 10 having the configuration shown in FIG. 11 is manufactured by forming the patterned lower electrode 12 on the one surface of the glass substrate 11 and then forming the one of the glass substrate 11. A polycrystalline silicon layer 3 is formed on the entire surface, and a portion of the polycrystalline silicon layer 3 that overlaps the lower electrode 12 is made porous by anodization, and further oxidized to form a strong electric field drift layer 6. It is what is formed.
[0016]
Here, in the field emission electron source 10 having the configuration shown in FIG. 11, the glass substrate 11 is formed when the process of forming the polycrystalline silicon layer 3 on the entire surface of the one surface side of the glass substrate 11 is performed. For example, from the other surface side by a heating source such as a substrate heating heater (hereinafter referred to as a substrate heating heater), but the difference in the shape of the pattern of the lower electrode 12 formed on the glass substrate 11 As a result, the temperature changes in the plane of the glass substrate 11, and the film quality of the polycrystalline silicon layer 3 that becomes the base (base) of the electron passage portion 5 varies in the plane. There is a problem that the film quality of the electric field drift layer 6 varies and the electron emission characteristics vary in the plane. Note that such a problem is not limited to the field emission electron source 10 having the configuration shown in FIG. 11, for example, a plurality of MIM type electrons including a lower electrode, an insulating layer, and an upper electrode on one surface side of a glass substrate. This is a problem that may also occur during the manufacture of a field emission electron source having a source element. That is, in a field emission electron source including an electron passage formed including a process that requires heating a glass substrate from the other surface side after forming a patterned lower electrode on one surface side of the glass substrate, It is considered that the above problems occur.
[0017]
The present invention has been made in view of the above-mentioned reasons, and the object thereof is a field emission electron in which in-plane variation in electron emission characteristics is small compared to the conventional case. Made of source It is to provide a manufacturing method.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, the invention of claim 1 provides a glass substrate having insulating properties, a lower electrode patterned in a plane parallel to one surface of the glass substrate, and a lower electrode in the thickness direction of the glass substrate. Opposing surface electrodes and the one surface of the glass substrate Formed on the side A field emission electron having an electron passage part through which electrons injected from the lower electrode pass through the portion sandwiched between the lower electrode and the surface electrode toward the surface electrode A method of manufacturing a source, wherein after forming a lower electrode on the one surface side of the glass substrate, in forming a non-doped polycrystalline silicon layer that is the basis of the electron passage portion, the glass substrate is formed from the other surface side of the glass substrate. The film is heated while being heated by a heating source, and an infrared absorption layer is formed on the entire surface of the one surface side and the other surface side of the glass substrate before the non-doped polycrystalline silicon layer is formed. thing Since the infrared absorbing layer is present when the electron passage part is formed, the film quality of the electron passage part is prevented from varying in the plane due to the shape of the lower electrode. In-plane variation in electron emission characteristics compared to conventional methods It is possible to provide a field emission electron source with small cracks .
[0019]
A second aspect of the present invention is the first aspect of the present invention, wherein the infrared absorption layer is the one surface side of the glass substrate. Because to form The variation in temperature on the one surface side of the glass substrate when forming the electron passage portion can be reduced, compared with the case where the infrared absorption layer is formed on the other surface side of the glass substrate. Since the in-plane variation in the film quality of the electron passage portion can be further reduced, the in-plane variation in the electron emission characteristics can be further reduced.
[0021]
Claim 3 The invention of claim 2 is the invention of claim 2 The infrared The line absorption layer covers the lower electrode and the one surface of the glass substrate on the one surface side of the glass substrate. Because it forms The step on the surface of the one surface side of the glass substrate before forming the electron passage portion is relaxed, and the flatness of the surface of the electron passage portion can be improved.
[0022]
Claim 4 In the invention of claim 1, in the invention of claim 1, the infrared absorption layer is provided on the other surface side of the glass substrate. Because it forms The infrared absorbing layer can be prevented from affecting the shapes of the lower electrode, the electron passage portion, the surface electrode, and the like formed on the one surface side of the glass substrate.
[0023]
Claim 5 The invention of claim 1 to claim 1 4 In the invention, since the material of the infrared absorption layer is made of amorphous silicon, infrared rays can be efficiently absorbed. Further, there is an advantage that the infrared absorbing layer can be easily formed by a general thin film forming method such as a plasma CVD method, a sputtering method, a vapor deposition method, or a catalytic CVD method.
[0024]
Claim 6 The invention of claim 4 In this invention, since the material of the infrared absorbing layer is made of a metal material, the infrared absorbing layer can be easily formed by a general thin film forming method such as sputtering, vapor deposition or CVD.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
As shown in FIGS. 1 and 2, the field emission electron source 10 of the present embodiment includes an insulating glass substrate 11 and an infrared absorption layer 13 composed of an amorphous silicon layer described later formed on the glass substrate 11. A plurality of lower electrodes 12 arranged on the infrared absorption layer 13, and a plurality of surface electrodes 7 arranged in a direction perpendicular to the lower electrode 12 in a plane parallel to the one surface of the glass 11, The electron passage part 5 provided in the said one surface side of the glass substrate 11 is provided. The lower electrode 12 is patterned in another plane parallel to the one surface of the glass substrate 11.
[0027]
The above-mentioned electron passage portion 5 includes a plurality of non-doped polycrystalline silicon layers 3 formed so as to overlap each lower electrode 12 and a plurality of strong electric field drift layers formed so as to overlap each of the polycrystalline silicon layers 3. 6 and a separation layer 16 made of a polycrystalline silicon layer that fills between the adjacent strong electric field drift layers 6 and between the adjacent polycrystalline silicon layers 3.
[0028]
The lower electrode 12 is a single layer made of a metal material (for example, a single layer made of a metal such as W, Mo, Cr, Ti, Ta, Ni, Al, Cu, Au, Pt, Ag, or an intermetallic compound such as silicide). It is configured by patterning a metal thin film of the above, but it is a multilayer (for example, metal such as W, Mo, Cr, Ti, Ta, Ni, Al, Cu, Au, Pt, Ag, or an intermetallic compound such as silicide) It may be configured by patterning a multi-layered thin film. The thickness of the lower electrode 12 is set to about several hundred nm to several thousand nm.
[0029]
The material of the surface electrode 7 is a material having a small work function (for example, gold), but the material of the surface electrode 7 is not limited to gold, and the surface electrode 7 has a single layer structure. Not limited to this, a multilayer structure may be used. The thickness of the surface electrode 7 should just be the thickness which can tunnel the electron which passed the strong electric field drift layer 6, and should just be set to about 4 nm-15 nm. Each lower electrode 12 and each surface electrode 7 are each formed in a strip shape, and a part of the surface electrode 7 faces the lower electrode 12 in the thickness direction of the glass substrate 11. Pads 28 are formed on both ends of each lower electrode 12 in the longitudinal direction, and pads 27 are formed on both ends of each surface electrode 7 in the longitudinal direction.
[0030]
The field emission electron source 10 of the present embodiment has a plurality of lower electrodes 12 arranged on the one surface side of the glass substrate 11 and a direction intersecting the lower electrode 12 in the same manner as the conventional configuration shown in FIG. Since a part of the strong electric field drift layer 6 is sandwiched at a portion corresponding to the intersection with the plurality of surface electrodes 7 arranged in a row, a combination of the surface electrode 7 and the lower electrode 12 is appropriately selected and selected. By applying a voltage therebetween, a strong electric field acts on a portion corresponding to the intersection of the surface electrode 7 and the lower electrode 12 selected in the strong electric field drift layer 6 to emit electrons. That is, the lower electrode 12, the polycrystalline silicon layer 3 on the lower electrode 12, and the polycrystalline silicon layer are arranged at lattice points of a matrix (lattice) composed of a group of a plurality of surface electrodes 7 and a group of a plurality of lower electrodes 12. 3 corresponds to the arrangement of the electron source element 10a composed of the strong electric field drift layer 6 on the surface 3 and the surface electrode 7 on the strong electric field drift layer 6, and a set of the surface electrode 7 and the lower electrode 12 to which a voltage is applied. By selecting, it becomes possible to emit electrons from the desired electron source element 10a. Therefore, the surface electrode 7 is not necessarily formed in a strip shape, and the surface electrode 7 formed only in a portion corresponding to the electron source element 10a and arranged in a direction orthogonal to the lower electrode 12 is electrically connected by a low resistance bus electrode. May be connected to each other.
[0031]
The strong electric field drift layer 6 is formed by performing a nanocrystallization process and an oxidation process, which will be described later, and as shown in FIG. 3, at least columnar polycrystalline silicon arranged on the surface side of the lower electrode 12. Grains (semiconductor crystals) 51, a thin silicon oxide film 52 formed on the surface of the grains 51, a number of nanometer-order silicon microcrystals (semiconductor microcrystals) 63 interposed between the grains 51, and each silicon microcrystal It is considered that it is composed of a large number of silicon oxide films (insulating films) 64 that are formed on the surface of 63 and have an oxide film thickness smaller than the crystal grain size of the silicon microcrystal 63. Each grain 51 extends in the thickness direction of the lower electrode 12.
[0032]
In the field emission electron source 10 of the present embodiment, it is considered that electron emission occurs in the following model. That is, by applying a DC voltage Vps between the surface electrode 7 and the lower electrode 12 with the surface electrode 7 set to the high potential side, electrons e are transferred from the lower electrode 12 to the strong electric field drift layer 6. − Is injected. On the other hand, since most of the electric field applied to the strong electric field drift layer 6 is applied to the silicon oxide film 64, the injected electrons e − Is accelerated by a strong electric field applied to the silicon oxide film 64, and drifts in the region between the grains 51 in the strong electric field drift layer 6 toward the surface in the direction of the arrow in FIG. 3 (upward in FIG. 3). The electrode 7 is tunneled and emitted into a vacuum. Thus, in the strong electric field drift layer 6, electrons injected from the lower electrode 12 are almost scattered by the silicon microcrystal 63, are accelerated by the electric field applied to the silicon oxide film 64, and drift through the surface electrode 7. Since the heat generated in the strong electric field drift layer 6 is dissipated through the grains 51, no popping phenomenon occurs when electrons are emitted, and electrons can be stably emitted. The electrons reaching the surface of the strong electric field drift layer 6 are considered to be hot electrons, and are easily tunneled through the surface electrode 7 and emitted into the vacuum.
[0033]
Hereinafter, a method for manufacturing the field emission electron source 10 of the present embodiment will be briefly described with reference to FIG. However, FIG. 4 shows a cross section of a portion corresponding to one electron source element 10a.
[0034]
First, an infrared absorption layer 13 made of a non-doped amorphous silicon layer is formed on the one surface of the glass substrate 11 by, for example, a plasma CVD method. Next, a predetermined electrode is formed on the infrared absorption layer 13 to form the lower electrode 12. A metal thin film (for example, tungsten film) having a film thickness (for example, 300 nm) is formed by sputtering, and then a photoresist layer is applied and formed on the metal thin film to leave a portion to be the lower electrode 12 in the metal thin film. Then, after patterning the photoresist layer using a photolithography technique, the metal thin film is patterned by a reactive ion etching method using the photoresist layer as a mask to form a plurality of lower electrodes 12 each consisting of a part of the metal thin film. After forming, and subsequently removing the photoresist layer, the one surface of the glass substrate 11 is formed. By performing a process of forming a non-doped polycrystalline silicon layer 3 having a predetermined film thickness (for example, 1.5 μm) on the entire surface of the substrate at a predetermined substrate temperature (for example, 450 ° C.) by, for example, plasma CVD, FIG. The structure shown in a) is obtained. Here, when the polycrystalline silicon layer 3 is formed, as shown in FIG. 5, the surface of the glass substrate 11 on which the lower electrode 12 is not formed (the other surface) is a substrate of a film forming apparatus comprising a plasma CVD apparatus. In a state where the glass substrate 11 is held on the substrate holding table so as to face the substrate heater 40 provided on the holding table, the substrate heater 40 is energized so that the temperature of the glass substrate 11 becomes a preset substrate temperature. By doing this, the glass substrate 11 is heated from the said other surface side. When the glass substrate 11 is heated in this way, even if infrared rays are emitted in the direction indicated by the arrow in FIG. 5 (that is, the direction from the substrate heater 40 toward the glass substrate 11), in this embodiment, the glass substrate is used. 11 is provided with an infrared absorption layer 13 on the one surface, and a patterned lower electrode 12 is provided on the infrared absorption layer 13, so that the in-plane variation of the temperature on the one surface side of the glass substrate 11 is reduced. Thus, it can be made smaller than the case where the infrared absorption layer 13 is not provided, and the in-plane variation in the film quality of the polycrystalline silicon layer 3 can be made smaller than in the prior art. Note that the method for forming the polycrystalline silicon layer 3 is not limited to the plasma CVD method, and any film forming method for forming the glass substrate 11 while heating the glass substrate 11 from the other surface side may be used. Alternatively, a thin film forming method other than the plasma CVD method such as vapor deposition may be adopted.
[0035]
After the non-doped polycrystalline silicon layer 3 is formed, the above-described nanocrystallization process is performed to obtain a large number of polycrystalline silicon grains 51 (see FIG. 3) and a large number of silicon microcrystals 63 (see FIG. 3). By forming the mixed composite nanocrystal layer (hereinafter referred to as the first composite nanocrystal layer) 4 at the site where the strong electric field drift layer 6 is to be formed, the structure shown in FIG. 4B is obtained. Here, in the nanocrystallization process, an electrolytic solution made of a mixed solution in which a 55 wt% hydrogen fluoride aqueous solution and ethanol are mixed at approximately 1: 1 is used, the lower electrode 12 is used as an anode, and polycrystalline silicon is contained in the electrolytic solution. A constant current (for example, between the anode and the cathode from the power source is applied while the cathode made of a platinum electrode is opposed to the layer 3 and the main surface of the polycrystalline silicon layer 3 is irradiated with light by a light source made of a 500 W tungsten lamp. , Current density is 12 mA / cm 2 Current) for a predetermined time (for example, 10 seconds), the first composite nanocrystal layer 4 including the polycrystalline silicon grains 51 and the silicon microcrystals 63 overlaps the lower electrode 12 in the polycrystalline silicon layer 3. Form on site.
[0036]
After the nanocrystallization process is completed, the above-described oxidation process is performed to electrochemically oxidize the first composite nanocrystal layer 4 to thereby form a composite nanocrystal layer (hereinafter, referred to as FIG. 3). A strong electric field drift layer 6 made of a second composite nanocrystal layer is formed in a portion overlapping the lower electrode 12 in the polycrystalline silicon layer 3 to obtain the structure shown in FIG. In the oxidation process, an electrolytic solution made of a solution obtained by dissolving 0.04 mol / l potassium nitrate in an organic solvent made of ethylene glycol is used, the lower electrode 12 is used as an anode, and the first composite nanocrystal in the electrolytic solution is used. A cathode made of a platinum electrode is disposed opposite to the layer 4, the lower electrode 12 is used as an anode, and a constant current (for example, a current density of 0.1 mA / cm between the anode and the cathode is supplied from the power source). 2 And the first composite nanocrystal layer 4 is electrochemically oxidized until the voltage between the anode and the cathode increases by 20 V, whereby the above-described grain 51, silicon microcrystal 63, and each silicon oxide are oxidized. The strong electric field drift layer 6 made of the second composite nanocrystal layer including the films 52 and 64 is formed. Here, a portion of the polycrystalline silicon layer 3 that fills the space between the adjacent strong electric field drift layers 6 is the above-described separation layer 16. In this embodiment, in the first composite nanocrystal layer 4 formed by performing the above-described nanocrystallization process, the regions other than the grains 51 and the silicon microcrystals 63 are amorphous regions made of amorphous silicon. In the strong electric field drift layer 6, regions other than the grains 51, silicon microcrystals 63, and the silicon oxide films 52 and 64 are amorphous regions 65 made of amorphous silicon or partially oxidized amorphous silicon. Depending on process conditions, the amorphous region 65 becomes a hole, and the first composite nanocrystal layer 4 in such a case can be regarded as having the same configuration as the porous polycrystalline silicon layer 4 ′ (see FIG. 10).
[0037]
After the formation of the strong electric field drift layer 6 and the separation layer 16, the field emission electron source 10 having the structure shown in FIG. 4D is obtained by forming the surface electrode 7 made of a gold thin film by, for example, vapor deposition. It is done.
[0038]
According to the manufacturing method described above, after the lower electrode 12 is formed on the one surface side of the glass substrate 11, the infrared absorption layer 13 is formed, and then the polycrystalline silicon layer 3 deposition process and nanocrystallization process are performed. Since the electron passage portion 5 is formed by performing the oxidation process, the film quality of the non-doped polycrystalline silicon layer 3 (see FIG. 4A) formed by the film formation process and serving as the base of the electron passage portion 5 is improved. It is possible to prevent in-plane variation due to the shape of the lower electrode 12, and as a result, the polycrystalline silicon layer 3 sandwiched between the lower electrode 12 and the surface electrode 7 in the electron passage portion 5 (FIG. 4). (See (d)) and the film quality of each of the strong electric field drift layer 6 and the film quality in the vicinity of the boundary between the strong electric field drift layer 6 and the separation layer 16 can be prevented from varying in the plane due to the shape of the lower electrode 12. Because you can Compared plane variation of electron emission characteristics (emission current Ie, and electron emission efficiency) and can provide a small field emission electron source 10.
[0039]
In other words, the field emission electron source 10 of the present embodiment manufactured by the above-described manufacturing method includes the infrared absorption layer 13 formed on the one surface of the glass substrate 11 before the electron passage portion 5 is formed. In addition, since the infrared absorption layer 13 is present when the electron passage portion 5 is formed, the film quality of the electron passage portion 5 is prevented from varying in the plane due to the shape of the lower electrode 12, so that In comparison, the in-plane variation of the electron emission characteristics can be reduced. In short, it is possible to suppress the variation in electron emission characteristics of a large number of strong electric field drift layers 6 included in the electron passage portion 5, and when the field emission electron source 10 is applied as an electron source of a display, the luminance of the display It is possible to suppress the internal variation.
[0040]
In the present embodiment, since the infrared absorption layer 13 is provided on the one surface side of the glass substrate 11, variation in temperature on the one surface side of the glass substrate 11 when forming the electron passage portion 5 is reduced. In addition, since the in-plane variation of the film quality of the electron passage portion 5 can be reduced as compared with the case where the infrared absorption layer 13 is formed on the other surface side of the glass substrate 11, the in-plane variation of the electron emission characteristics is further reduced. it can. Moreover, since the infrared absorption layer 13 is formed on the one surface of the glass substrate 11 and the lower electrode 12 is formed on the infrared absorption layer 13, the infrared absorption layer 13 is formed on the one surface side of the glass substrate 11. It is possible to prevent the shape of the lower electrode 12, the electron passage part 5, the surface electrode 7 and the like from being affected. In the present embodiment, since the material of the infrared absorption layer 13 is made of amorphous silicon, infrared rays can be efficiently absorbed. For example, the infrared absorption layer 13 is formed by plasma CVD, sputtering, vapor deposition, catalytic CVD, or the like. In general, there is an advantage that it can be easily formed by a thin film forming method. The material of the infrared absorption layer 13 is not limited to an amorphous silicon layer, and may be other amorphous materials as long as the material absorbs infrared rays.
[0041]
(Embodiment 2)
The basic configuration of the field emission electron source 10 of the present embodiment is substantially the same as that of the first embodiment. As shown in FIG. 6, the lower electrode 12 is patterned on the one surface of the glass substrate 11 and is amorphous. The difference is that an infrared absorption layer 13 made of a silicon layer is formed so as to cover the lower electrode 12 and the one surface of the glass substrate 11 on the one surface side of the glass substrate 11. Other configurations and operations are the same as those in the first embodiment.
[0042]
The manufacturing method of the field emission type electron source 10 of the present embodiment is substantially the same as the manufacturing method described in the first embodiment, and the order of the step of forming the infrared absorption layer 13 and the step of forming the lower electrode 12 is the same. The difference is the opposite. That is, in the manufacturing method of the first embodiment, the infrared absorption layer 13, the lower electrode 12, and the polycrystalline silicon layer 3 are formed in this order on the one surface side of the glass substrate 11, whereas the manufacturing method of the present embodiment. Then, after forming the infrared absorption layer 13 after forming the lower electrode 12 on the said one surface of the glass substrate 11, the film-forming process of the polycrystalline silicon layer 3 demonstrated in Embodiment 1, and the nanocrystallization process The electron passage portion 5 is formed by performing an oxidation process.
[0043]
Thus, in the manufacturing method of the present embodiment, as in the first embodiment, the infrared absorption layer 13 is formed before the electron passage portion 5 is formed. It is possible to prevent the film quality of the non-doped polycrystalline silicon layer 3 serving as a base from varying in the plane due to the shape of the lower electrode 12, and as a result, the lower electrode 12 and the surface electrode 7 in the electron passage portion 5. The film quality of each of the polycrystalline silicon layer 3 and the strong electric field drift layer 6 and the film quality near the boundary between the strong electric field drift layer 6 and the separation layer 16 varies in-plane due to the shape of the lower electrode 12. Therefore, it is possible to provide the field emission type electron source 10 in which the in-plane variation of the electron emission characteristics (emission current Ie, electron emission efficiency, etc.) is smaller than that in the prior art.
[0044]
In short, also in the field emission electron source 10 of the present embodiment, since the infrared absorption layer 13 is provided on the one surface side of the glass substrate 11, the one surface of the glass substrate 11 when the electron passage portion 5 is formed. The variation in temperature at the side can be reduced, and the in-plane variation in the film quality of the electron passage portion 5 can be further reduced as compared with the case where the infrared absorption layer 13 is formed on the other surface side of the glass substrate 11. In-plane variation in characteristics can be further reduced. Further, in the field emission electron source 10 of the present embodiment, the step on the surface on the one surface side of the glass substrate 11 before the electron passage portion 5 is formed is relaxed, and the flatness of the surface of the electron passage portion 5 is improved. be able to. In addition, since the electron passage portion 5 formed on the basis of the non-doped polycrystalline silicon layer 3 formed by the film formation process is provided on the infrared absorption layer 13 made of an amorphous silicon layer, the infrared absorption layer 13 The film forming process and the film forming process of the non-doped polycrystalline silicon layer 3 can be continuously performed using the same source gas in the chamber of one film forming apparatus, and the manufacturing period can be shortened. There is.
[0045]
(Embodiment 3)
The basic configuration of the field emission electron source 10 of the present embodiment is substantially the same as that of the first embodiment, and the infrared absorption layer 13 is formed on the other surface side of the glass substrate 11 as shown in FIG. Is different. Here, in the present embodiment, the infrared absorption layer 13 is formed of a metal material (for example, chromium) having a low surface gloss when formed. Other configurations and operations are the same as those in the first embodiment.
[0046]
The manufacturing method of the field emission electron source 10 of the present embodiment is substantially the same as the manufacturing method described in the first embodiment, and the infrared absorption layer 13 is formed on the other surface side of the glass substrate 11 by, for example, sputtering. Then, after forming the lower electrode 12 on the one surface side of the glass substrate 11, the film formation process, the nanocrystallization process, and the oxidation process of the polycrystalline silicon layer 3 described in the first embodiment are performed. A passage portion 5 is formed. Note that the order of the step of forming the infrared absorption layer 13 and the step of forming the lower electrode 12 may be reversed. In this embodiment, since the infrared absorption layer 13 is formed on the other surface side of the glass substrate 11, the infrared absorption layer 13 may be removed after the electron passage portion 5 is formed.
[0047]
Thus, in the manufacturing method of the present embodiment, as in the first embodiment, the infrared absorption layer 13 is formed before the electron passage portion 5 is formed. It is possible to prevent the film quality of the non-doped polycrystalline silicon layer 3 serving as a base from varying in the plane due to the shape of the lower electrode 12, and as a result, the lower electrode 12 and the surface electrode 7 in the electron passage portion 5. The film quality of each of the polycrystalline silicon layer 3 and the strong electric field drift layer 6 and the film quality near the boundary between the strong electric field drift layer 6 and the separation layer 16 varies in-plane due to the shape of the lower electrode 12. Therefore, it is possible to provide the field emission type electron source 10 in which the in-plane variation of the electron emission characteristics (emission current Ie, electron emission efficiency, etc.) is smaller than that in the prior art.
[0048]
In short, in the field emission electron source 10 of the present embodiment, since the infrared absorption layer 13 is provided on the other surface side of the glass substrate 11, the one surface side of the glass substrate 11 when the electron passage portion 5 is formed. Variation in temperature can be reduced, and in-plane variation in electron emission characteristics can be further reduced. Moreover, in the field emission type electron source 10 of this embodiment, since the infrared absorption layer 13 is formed on the other surface side of the glass substrate 11, the infrared absorption layer 13 is formed on the one surface side of the glass substrate 11. It is possible to prevent the shape of the lower electrode 12, the electron passage portion 5, the surface electrode 7 and the like from being affected. Further, since the material of the infrared absorbing layer 13 is made of a metal material, the infrared absorbing layer 13 can be easily formed by a general thin film forming method such as sputtering, vapor deposition, or CVD.
[0049]
By the way, in each said embodiment, the nanocrystallization process is performed with respect to the non-doped polycrystalline silicon layer 3 formed into a film by the said film-forming process, and the strong electric field drift layer 6 is formed by performing an oxidation process after that. However, another semiconductor layer is used instead of the polycrystalline silicon layer 3 It is also possible to do. In this embodiment, the silicon oxide film 64 constitutes an insulating film, and an oxidation process is used to form the insulating film. However, a nitriding process or an oxynitriding process may be used instead of the oxidation process. When the nitriding process is employed, the silicon oxide films 52 and 64 described with reference to FIG. 3 are both silicon nitride films. When the oxynitriding process is employed, the silicon oxide films 52 and 64 are silicon oxynitride. Become a film.
[0050]
【The invention's effect】
The invention of claim 1 includes an insulating glass substrate, a lower electrode patterned in a plane parallel to one surface of the glass substrate, a surface electrode facing the lower electrode in the thickness direction of the glass substrate, and a glass substrate The one surface of Formed on the side A field emission electron having an electron passage part through which electrons injected from the lower electrode pass through the portion sandwiched between the lower electrode and the surface electrode toward the surface electrode A method of manufacturing a source, wherein after forming a lower electrode on the one surface side of the glass substrate, in forming a non-doped polycrystalline silicon layer that is the basis of the electron passage portion, the glass substrate is formed from the other surface side of the glass substrate. The film is heated while being heated by a heating source, and an infrared absorption layer is formed on the entire surface of the one surface side and the other surface side of the glass substrate before the non-doped polycrystalline silicon layer is formed. thing Since the presence of the infrared absorption layer at the time of forming the electron passage portion prevents the film quality of the electron passage portion from varying in the plane due to the shape of the lower electrode, In-plane variation of emission characteristics Can provide a field emission electron source There is an effect that.
[0051]
A second aspect of the present invention is the first aspect of the present invention, wherein the infrared absorption layer is the one surface side of the glass substrate. Because to form The variation in temperature on the one surface side of the glass substrate when forming the electron passage portion can be reduced, compared with the case where the infrared absorption layer is formed on the other surface side of the glass substrate. Since the in-plane variation in the film quality of the electron passage portion can be further reduced, the in-plane variation in the electron emission characteristics can be further reduced.
[0053]
Claim 3 The invention of claim 2 is the invention of claim 2 The infrared The line absorption layer covers the lower electrode and the one surface of the glass substrate on the one surface side of the glass substrate. Because it forms There is an effect that the step on the surface of the one surface side of the glass substrate before forming the electron passage part is relaxed, and the flatness of the surface of the electron passage part can be improved.
[0054]
Claim 4 In the invention of claim 1, in the invention of claim 1, the infrared absorption layer is provided on the other surface side of the glass substrate. Because it forms There is an effect that the infrared absorbing layer can be prevented from affecting the shapes of the lower electrode, the electron passage portion, the surface electrode, and the like formed on the one surface side of the glass substrate.
[0055]
Claim 5 The invention of claim 1 to claim 1 4 In the invention, since the material of the infrared absorption layer is made of amorphous silicon, infrared rays can be efficiently absorbed. Further, there is an advantage that the infrared absorbing layer can be easily formed by a general thin film forming method such as a plasma CVD method, a sputtering method, a vapor deposition method, or a catalytic CVD method.
[0056]
Claim 6 The invention of claim 4 In the invention, since the material of the infrared absorbing layer is made of a metal material, the infrared absorbing layer can be easily formed by a general thin film forming method such as sputtering, vapor deposition, or CVD. is there.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a main part of a field emission electron source according to a first embodiment.
FIG. 2 is a schematic perspective view, partly broken, of the field emission electron source of the above.
FIG. 3 is a schematic configuration diagram of a main part of the field emission electron source in the same as above.
FIG. 4 is a cross-sectional view of main processes for explaining the method of manufacturing the field emission electron source according to the above.
FIG. 5 is an explanatory diagram of a manufacturing method of the field emission electron source according to the above.
6 is a schematic cross-sectional view of a main part of a field emission type electron source according to Embodiment 2. FIG.
7 is a schematic cross-sectional view of a main part of a field emission electron source according to Embodiment 3. FIG.
FIG. 8 is an operation explanatory diagram of a field emission electron source showing a conventional example.
FIG. 9 is an operation explanatory diagram of a field emission electron source showing another conventional example.
FIG. 10 is a cross-sectional view of main steps for explaining the manufacturing method of the field emission electron source of the above.
FIG. 11 is a schematic configuration diagram of a display to which the above is applied.
FIG. 12 is a schematic perspective view of a field emission electron source in a display to which the same is applied.
[Explanation of symbols]
3 Polycrystalline silicon layer
5 electron passage
7 Surface electrode
10 Field emission electron source
10a Electron source element
11 Glass substrate
12 Lower electrode
13 Infrared absorbing layer
16 Separation layer
