JP4541382B2 - Manufacturing method of semiconductor wafer - Google Patents
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Description
本発明は、半導体インゴットを切断して得られたスライスドウェハに、研磨やエッチングといった加工を施して半導体ウェハを得る製造方法に関するものであり、特にその形状が高平坦度で、且つ外周部形状が精密である半導体ウェハの製造方法に関するものである。 The present invention relates to a manufacturing method for obtaining a semiconductor wafer by subjecting a sliced wafer obtained by cutting a semiconductor ingot to processing such as polishing and etching, and in particular, its shape is highly flat and has an outer peripheral shape. The present invention relates to a method for manufacturing a semiconductor wafer with high precision.
従来から行われてきた最も基本的な半導体ウェハの製造方法は、次に示す工程からなる。
(1)半導体インゴットを切断して、スライスドウェハを得る。
(2)スライスドウェハの外周部を面取りする。
(3)面取りされたウェハをラッピングなどにより平坦化する。
(4)平坦化加工で生じた加工歪層をアルカリまたは酸エッチングにより除去する。
(5)エッチドウェハの少なくとも片面を研磨して鏡面ウェハを得る。
The most basic method for manufacturing a semiconductor wafer that has been conventionally performed includes the following steps.
(1) The semiconductor ingot is cut to obtain a sliced wafer.
(2) Chamfer the outer periphery of the sliced wafer.
(3) The chamfered wafer is flattened by lapping or the like.
(4) The processing strain layer generated by the flattening process is removed by alkali or acid etching.
(5) At least one surface of the etched wafer is polished to obtain a mirror wafer.
平坦化加工においては、バッチ式処理であるラッピング加工がその生産性の良さから好まれていたが、デバイス工程側からの高平坦度の要求がより厳しくなることにより、ラッピングではその平坦度に限界があり、その要求を満たすことが難しい場合がある。さらに、半導体ウェハの大口径化に伴い、12インチ以上のウェハをラッピングして高平坦化することは、平坦性に加え、装置の大型化等の問題から困難である。そこで、この半導体ウェハの大口径化においては、バッチ式処理による生産性より高品質化を重視することにより、各種の平面研削が注目されている。特に、表裏両面を上下の砥石により同時に研削する両面同時研削(以下、『両頭研削』と称す。)は平坦化性能が高く、しかも表裏両面同時加工であるため、片面ずつの平面研削に比較するとその生産性が高い。 In flattening, lapping, which is a batch process, was preferred because of its high productivity. However, the demand for high flatness from the device process side has become more stringent, which limits the flatness of lapping. There are cases where it is difficult to satisfy the demand. Furthermore, with the increase in the diameter of semiconductor wafers, it is difficult to wrap wafers of 12 inches or more to achieve high flatness due to problems such as an increase in size of the apparatus in addition to flatness. Therefore, in increasing the diameter of the semiconductor wafer, various types of surface grinding have attracted attention by placing importance on higher quality than productivity by batch processing. In particular, double-sided simultaneous grinding (hereinafter referred to as “double-sided grinding”), in which both front and back surfaces are ground simultaneously with the upper and lower grinding stones, has a high leveling performance and simultaneous processing on both front and back sides. Its productivity is high.
各種の平面研削を駆使した先行技術としては、特開平9−260314号公開公報に示された「半導体ウェーハ製造方法」がある。これは、面取りされたスライスドウェハを上記した両頭研削も含む種類の異なる平面研削により平坦化加工するものである。
しかしながら、この高平坦化が可能な先行技術で加工した半導体ウェハは次に示す外周部の形状に問題が生じる。
(1)片面平面研削
切断されたスライスドウェハ5aには、うねりや反りといった凹凸52aがある。このスライスドウェハ5aの片面、ここでは便宜上裏面51aを真空チャッキングしてその外周部を面取り加工する。〔図8(a)参照〕
真空チャッキングされることにより、ウェハ5bの裏面51bは真空チャック50に倣った状態となり、その形状が一時的に矯正される。したがって、この真空チャック50の吸着面を基準面として面取り加工されることになる。〔図8(b)参照〕
尚、以下同様に面取り加工においては、便宜上吸着される片面を『裏面』と称する。
However, the semiconductor wafer processed by the prior art capable of high planarization has a problem in the shape of the outer peripheral portion shown below.
(1) Single-sided surface grinding The cut sliced wafer 5a has
By vacuum chucking, the back surface 51b of the wafer 5b is in a state following the
In the same way, in the chamfering process, one surface that is attracted for convenience is referred to as a “back surface”.
この面取りされたウェハ5bを例えば片面を吸着して片面研削により平面研削するにあたっては、吸着する機材が面取りにおける吸着機材とは異なるため、その基準面が面取りにおける基準面とは一致しない。したがって、面取り部分の中心と平面研削の基準となる厚み中心面とは一致しないことになる。このため、この片面ずつの平面研削で表裏両面を研削すると、面取りした部分の一部が研削される結果となり、ウェハ5cの面取り形状が損なわれてしまう場合がある。〔図8(c)参照〕
特に、上記先行技術に記載されている第1研削技術または第2研削技術によると、さらに面取り部分の中心面が厚さ中心面からずれてしまう場合がある。
When this chamfered wafer 5b is subjected to surface grinding by, for example, single-sided suction and single-side grinding, the adsorbing equipment is different from the adsorbing equipment in the chamfering, and therefore the reference surface does not coincide with the reference surface in the chamfering. Therefore, the center of the chamfered portion does not coincide with the thickness center plane serving as a reference for surface grinding. For this reason, if both the front and back surfaces are ground by this one-side surface grinding, a part of the chamfered portion is ground, and the chamfered shape of the wafer 5c may be impaired. [Refer to FIG. 8 (c)]
In particular, according to the first grinding technique or the second grinding technique described in the above prior art, the center plane of the chamfered portion may further deviate from the thickness center plane.
(2)両頭研削
上記片面平面研削と同様に、研削前の面取りにおいては裏面61aを基準面として面取り加工される。〔図9(a)参照〕
ところが、両頭研削によりスライスドウェハ6aの表裏両面を同時に平面研削するにあたっては、表裏両面から挟圧した形で研削が開始されるため、その基準面は表裏両面の基準面60a、60bであり、それらの中心面は面取り加工の面取り中心面60cとは一致しない。〔図9(b)参照〕
その結果、ウェハ6cの面取り形状の一部が失われることになる。〔図9(c)参照〕
(2) Double-headed grinding As in the single-sided surface grinding described above, chamfering before grinding is performed with the
However, in simultaneous surface grinding of the front and back surfaces of the sliced wafer 6a by double-headed grinding, since the grinding is started in a form sandwiched from the front and back surfaces, the reference surfaces are the
As a result, a part of the chamfered shape of the
したがって、この面取り形状の一部が失われたウェハをその後の工程で加工するにあたっては、本来カケやチッピング防止の面取りの役目を果たさない場合がある。また、仮にカケやチッピングが発生しなかった場合においても、近年のデバイス工程から要求されている面取り形状の基準にそぐわない可能性がある。本発明は、上記問題に鑑みてなされたもので、面取り形状が平坦化工程で失われるのを防止する半導体ウェハの製造方法を提供することを目的とするものである。 Therefore, when a wafer in which a part of the chamfered shape is lost is processed in a subsequent process, the wafer may not originally serve as a chamfer for preventing chipping or chipping. Further, even if chipping or chipping does not occur, there is a possibility that it does not meet the chamfered shape standard required in recent device processes. The present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor wafer that prevents a chamfered shape from being lost in a planarization step.
このため本発明では、半導体インゴットを切断して得られたスライスドウェハを加工して半導体ウェハを製造するにあたり、切断された該スライスドウェハを平坦化加工した後に、その外周部を面取りするようにしたものである。この平坦化加工としては、両頭研削した後に、さらに仕上げ平坦化加工としての両頭研削をする方法がある。さらに、外周部を面取り加工した後に平坦化加工を施す方法、または平坦化加工を施す前に、その外周部を粗面取りする方法がある。 For this reason, in the present invention, when a sliced wafer obtained by cutting a semiconductor ingot is processed to manufacture a semiconductor wafer, the cut sliced wafer is flattened and then the outer periphery thereof is chamfered. It is a thing. As the flattening process, there is a method of performing double-headed grinding as finish flattening after double-headed grinding. Further, there are a method of performing a flattening process after chamfering the outer peripheral part, or a method of rough chamfering the outer peripheral part before performing the flattening process.
本発明では以上のように構成したので、次に示す優れた効果がある。
(1)一旦形成された面取り形状をその後工程において失うことがない。したがって、面取り形状の不備によるカケやチッピングといった問題がなくなり、デバイス工程における歩留りも向上する。
(2)平坦化された厚み中心面と面取り形状の中心面が一致するため、バランスのとれた形状の高品質な半導体ウェハを製造できる。特に、大口径の半導体ウェハにおいては端面と端面との距離が大きいため、この厚み中心面と面取り形状の中心面との一致精度は、半導体ウェハ品質における重要な要件となる。
Since it comprised as mentioned above in this invention, there exists the outstanding effect shown next.
(1) The chamfered shape once formed is not lost in the subsequent process. Therefore, problems such as chipping and chipping due to incomplete chamfering shapes are eliminated, and the yield in the device process is improved.
(2) Since the flattened thickness center plane coincides with the center plane of the chamfered shape, a high-quality semiconductor wafer having a balanced shape can be manufactured. In particular, since a large-diameter semiconductor wafer has a large distance between the end surfaces, the matching accuracy between the thickness center surface and the chamfered center surface is an important requirement in semiconductor wafer quality.
従来、必ずスライスドウェハの平坦化工程の前になされていた面取りを、本発明においては、スライスドウェハの平坦化工程の後に行うようにしたものである。 In the present invention, the chamfering that has always been performed before the planarization process of the sliced wafer is conventionally performed after the planarization process of the sliced wafer.
従来、平坦化工程ではラッピングが多用されていたため、カケやチッピング防止のために面取りは不可欠であった。ところが、近年の半導体ウェハ大口径化に伴う平面研削技術の向上により、必ずしも平坦化加工前に面取り加工をする必要性が無くなってきている。特に、片面をチャッキングしての片面平面研削や表裏面同時に行う両頭研削では、ラッピングキャリアに嵌合してのラッピングとは異なり、その外周部が衝突するものはなく、カケやチッピングの原因となる外周部への負荷集中は非常に少なくて済む。したがって、切断後のスライスドウェハを平面研削によりその平坦面における形状を整えた後に、面取り加工をすることにより、その後の工程では面取り形状を大きく失うことはなくなる。 Conventionally, since lapping has been frequently used in the flattening process, chamfering has been indispensable for preventing chipping and chipping. However, with the recent improvement in surface grinding technology accompanying the increase in the diameter of semiconductor wafers, it is not always necessary to chamfer before planarization. In particular, in single-sided surface grinding with chucking one side and double-sided grinding performed simultaneously on the front and back surfaces, unlike the lapping that fits the wrapping carrier, there is nothing that collides with the outer periphery, causing cracks and chipping. The load concentration on the outer peripheral portion becomes very small. Therefore, by chamfering the sliced wafer after cutting after adjusting the shape of the flat surface by surface grinding, the chamfered shape is not greatly lost in the subsequent steps.
以下、本発明の各実施例を図面に基づいて説明する。
実施例1
図1は本発明にかかる製造方法における工程の組み合わせ例を示す工程図、図2は実施例1の製造方法を示す工程図、図3は実施例1の製造方法により得られる半導体ウェハの形状を強調して示す側面断面図である。図2に示すように、本実施例の製造方法は次に示す工程からなる。
(1)半導体インゴットを切断してスライスドウェハ1aを得る。この切断されたスライスドウェハ1aの表裏面には、うねり等の凹凸12aが存在する。〔図3(a)参照〕
(2)切断されたスライスドウェハ1aの表裏両面を第1次両頭研削により平坦化加工し、切断によるうねりといった凹凸12aを除去する。ここにおける両頭研削は切断後の形状を整えることを主目的とする粗研削である。したがって、その表裏面には若干の凹凸13aが残存する。〔図3(b)参照〕
(3)凹凸12aを除去したスライスドウェハ1aの表裏両面を、さらに仕上げ加工としての精密な第2次両頭研削を行う。ここにおける両頭研削は、平坦度を高めると共に、第1次両頭研削において生じた加工歪層を軽減することを主目的としており、これによりこの後の表面加工の負荷を軽減して生産性を高める効果を有する。〔図3(c)参照〕
(4)平坦加工されたウェハ1bの裏面を吸着して、その外周部11bを面取り加工する。この面取り加工の方法としては、従来からある研削、研磨等その狙いとする仕上がり具合により任意に選択するものとする。〔図3(d)参照〕
(5)面取りされたウェハ1cの表面をエッチングして、第2次平坦化加工で残存した表裏面の加工歪層を除去すると共に、面取り加工で生じた加工歪層も除去する。
Embodiments of the present invention will be described below with reference to the drawings.
Example 1
FIG. 1 is a process diagram showing an example of a combination of steps in a manufacturing method according to the present invention, FIG. 2 is a process diagram showing a manufacturing method of Example 1, and FIG. 3 shows a shape of a semiconductor wafer obtained by the manufacturing method of Example 1. It is side surface sectional drawing highlighted. As shown in FIG. 2, the manufacturing method of the present embodiment includes the following steps.
(1) The semiconductor ingot is cut to obtain a sliced wafer 1a. Concavities and
(2) Both the front and back surfaces of the cut sliced wafer 1a are flattened by primary double-side grinding, and
(3) Both the front and back surfaces of the sliced wafer 1a from which the
(4) The rear surface of the flatly processed wafer 1b is sucked and the outer
(5) The surface of the chamfered wafer 1c is etched to remove the front and back processing strain layers remaining in the secondary planarization process, and the processing strain layer generated by the chamfering process is also removed.
実施例2
本実施例においては、平坦化加工をする前において粗面取りを施し、その後各種の平面研削やラッピングにより平坦形状を確立した後に、外周部の形状形成のための本面取りを行うものである。(図1参照)
図4は実施例2の製造方法における半導体ウェハ外周部分の形状を示す部分拡大側面断面図である。本実施例により示す粗面取りと本来の形状形成のための面取りとの相違点は、図4に示すように、スライスドウェハ3aを加工してウェハ3cを得るにあたり、その外周部31cの形状に影響を与えないエッジ部分31aを除去するものであり、その厚さとしては例えば直径8インチ、厚さ800〜900μm程度のものにあっては、その取代tは50〜100μm程度が望ましい。
Example 2
In this embodiment, rough chamfering is performed before the flattening process, and then a flat shape is established by various surface grinding and lapping, and then the main chamfering for forming the shape of the outer peripheral portion is performed. (See Figure 1)
FIG. 4 is a partially enlarged side sectional view showing the shape of the outer peripheral portion of the semiconductor wafer in the manufacturing method of the second embodiment. The difference between the rough chamfering shown in the present embodiment and the chamfering for forming the original shape is that, as shown in FIG. 4, when the sliced
この粗面取りする主な目的は、スライスドウェハが平坦化工程の後の本面取り工程へ移行するまでの間の搬送等の取扱において、カケやチッピングの危険がある場合に、これを防止する有効な手段として形成するものである。 The main purpose of this rough chamfering is to prevent this when there is a risk of chipping or chipping during handling of the sliced wafer until it moves to the main chamfering process after the flattening process. It is formed as a simple means.
実施例3
上記各実施例は、平坦化加工とエッチングまたは研磨工程との間に面取り加工を行うようにしているが、本実施例においては、2段階の平坦化加工の間に面取り加工を行うようにしたものである。図5は実施例3の製造方法における工程の組み合わせ例を示す工程図、図6は実施例3の製造方法により得られる半導体ウェハの形状を示す側面断面図である。図6(a)に示すように、半導体インゴット(図示せず)を切断して得られたスライスドウェハ4aに第1次平面研削を両頭研削により施す。これにより、スライスドウェハ4表裏両面の大まかな凹凸42aは除去される。
Example 3
In each of the above embodiments, the chamfering process is performed between the flattening process and the etching or polishing process. However, in this example, the chamfering process is performed between the two stages of the flattening process. Is. FIG. 5 is a process diagram showing an example of a combination of steps in the manufacturing method of Example 3, and FIG. 6 is a side sectional view showing the shape of a semiconductor wafer obtained by the manufacturing method of Example 3. As shown in FIG. 6A, the first surface grinding is applied to the sliced wafer 4a obtained by cutting the semiconductor ingot (not shown) by double-head grinding. As a result, the
図6(b)に示すように、第1次平面研削を施したスライスドウェハ4a裏面を吸着してその外周部を面取り加工する。大まかな凹凸42aはすでに除去さているため、厚さ中心面とこの面取り中心面とは略一致する。したがって、その後の工程において面取り形状が損なわれることはない。
As shown in FIG. 6B, the back surface of the sliced wafer 4a subjected to the primary surface grinding is sucked and its outer peripheral portion is chamfered. Since the
図6(c)に示すように、大まかな凹凸はすでに除去さているため、スライスドウェハ4aの厚さ中心面40aとこのウェハ4bの面取り中心面40bとは略一致する。したがって、その後の工程において面取り形状が損なわれることはない。
As shown in FIG. 6C, since the rough unevenness has already been removed, the
面取り加工されたウェハ4bに第2次平面研削を両頭研削により施す。図6(d)に示すように、面取りが既になされているが、大まかな凹凸はすでに除去さているので、この第2次平面研削をすることによりウェハ4cの面取り形状を損なうことはない。尚、すでに面取りされておりラッピングキャリアへの投入を問題なく行うことができるため、第2次平面研削としてバッチ式であるラッピングも適用できる。
Secondary chamfering is performed on the chamfered
実施例4
本実施例においては、平坦化加工する手段として乾式のプラズマエッチングにより行うものである。このプラズマエッチングは従来の浸漬式の湿式エッチングに代わるエッチング手段として近年注目されているものである。浸漬式の湿式エッチングとの最大の相違点は取代の制御精度にある。また、エッチングであるので加工中においてウェハ外周部に荷重ストレスが生じないため、カケやチッピングといった心配がなく、切断後のスライスドウェハを平坦化させるのに好適と言える。
Example 4
In this embodiment, dry plasma etching is performed as a means for flattening. This plasma etching has recently attracted attention as an etching means to replace the conventional immersion type wet etching. The biggest difference from the immersion type wet etching is the control accuracy of the machining allowance. Further, since etching is performed, no load stress is generated on the outer peripheral portion of the wafer during processing, so there is no concern about chipping or chipping, and it can be said that it is suitable for flattening a sliced wafer after cutting.
図7は実施例4の製造方法を示す工程図である。切断後のスライスドウェハをプラズマエッチングのみにより平坦化させることは可能であるが、現状におけるプラズマエッチングの弱点として、その加工時間が長いことがあげられる。(図1参照) FIG. 7 is a process diagram showing the manufacturing method of Example 4. Although it is possible to planarize the sliced wafer after cutting only by plasma etching, a weak point of plasma etching at present is that the processing time is long. (See Figure 1)
したがって、平面研削やラッピングと組み合わせて使用することにより、その生産性を高めることができる。例えば図7に示すように切断したスライスドウェハの表裏面における概略の凹凸を両頭研削により除去した後に、面取りを行い、さらにこれをプラズマエッチングする。両頭研削されることよりウェハの平坦形状は概ね整っているため、その後の工程における面取り中心面と、エッチングの基準(中心)面は略一致する。面取りされたウェハをプラズマエッチングすることにより、さらに平坦度を高めると同時に、両頭研削で生じた加工歪層を除去することができ、湿式のエッチングを施すことなく、次の工程である研磨を施すことも可能である。 Therefore, productivity can be improved by using it in combination with surface grinding or lapping. For example, as shown in FIG. 7, rough irregularities on the front and back surfaces of the sliced wafer cut as shown in FIG. 7 are removed by double-head grinding, and then chamfering is performed, and plasma etching is further performed. Since the flat shape of the wafer is generally prepared by double-head grinding, the chamfering center plane in the subsequent process and the etching reference (center) plane substantially coincide. By performing plasma etching on the chamfered wafer, the flatness can be further improved, and at the same time, the processing strain layer generated by double-head grinding can be removed, and the next polishing is performed without performing wet etching. It is also possible.
1a…スライスドウェハ
12a…凹凸
13a…凹凸
1b…ウェハ
11b…外周部
1c…ウェハ
3a…スライスドウェハ
3c…ウェハ
31a…エッジ部分
31c…外周部
t…取代
4a…スライスドウェハ
42a…凹凸
4b…ウェハ
4c…ウェハ
40a…厚さ中心面
40b…面取り中心面
DESCRIPTION OF SYMBOLS 1a ...
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