JP4514411B2 - Inter-bus communication interface device - Google Patents
Inter-bus communication interface device Download PDFInfo
- Publication number
- JP4514411B2 JP4514411B2 JP2003090293A JP2003090293A JP4514411B2 JP 4514411 B2 JP4514411 B2 JP 4514411B2 JP 2003090293 A JP2003090293 A JP 2003090293A JP 2003090293 A JP2003090293 A JP 2003090293A JP 4514411 B2 JP4514411 B2 JP 4514411B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- bus
- communication
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Multi Processors (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は複数のバス間のデータの送受信を行うバス間通信インタフェース装置に関し、特にバッファを介したデータ転送を行うバス間通信インタフェース装置に関する。
【0002】
【従来の技術】
ビデオカメラ等の各種電子機器では、全体を制御するCPU(Central Processing Unit)以外に、所定の処理を実行するための情報処理ユニットを有していることがある。たとえば、電子機器をLAN(Local Area Network)接続する場合、CPUが内蔵されたLANインタフェースを実装し、通信データの暗号化等の高度な処理を行うことが可能である。
【0003】
CPU(以下、内部CPUと呼ぶ)を内蔵する情報処理ユニットと電子機器全体を制御する外部ホスト装置(以下、外部ホストと呼ぶ)との間では、適宜データ通信が行われる。なお、外部ホストにもCPUが内蔵されており、このような外部機器とのデータ通信を必要とする様々な装置のインタフェースでは、一般的に転送効率を確保するためにFIFO(First-In First-Out)と呼ばれるバッファを利用している。FIFOは、先に格納したデータを先に出力する方式のバッファである。外部ホストと内部CPUとの間で送受信されるデータは一旦FIFOに書き込まれ、その後、送信相手がFIFOからデータを読み出す。
【0004】
図14は、内部CPUにおける外部ホストからのデータの受信方法を示す概念図である。図14に示すように、外部ホスト910と内部CPU930との間にデータ受信用のFIFO920が設けられている。なお、図14の例では、FIFO920内に、データを蓄えるバッファ領域と、そのバッファ領域がデータで満たされたときに割り込み信号をアサートする割り込み発生回路とを含むものとする。
【0005】
外部ホスト910は、通信データをFIFO920に書き込む(ステップS101)。すると、FIFO920において割り込み信号がアサートされる(ステップS102)。その割り込み信号を検知した内部CPU930は、FIFO920から通信データを読み込む(ステップS103)。
【0006】
図15は、内部CPUにおける外部ホストからのデータの受信手順を示すフローチャートである。以下、図15に示す処理をステップ番号に沿って説明する。
[ステップS111]外部ホスト910は、FIFO920へデータを書き込む。なお、外部ホスト910は、転送すべきデータの最終端には、データ終了情報を付加する。データ終了情報を付加した後、FIFO920に空き領域が有る場合、その空き領域に無効なデータ(例えば、全ての0のデータ)を書き込み、FIFO920内をデータで満たす。
【0007】
[ステップS112]FIFO920は、FIFO920内のバッファ領域がデータで満たされたか否かを判定し、満たされていない場合(not full)には、ステップS111の処理を繰り返す。
【0008】
[ステップS113]FIFO920は、FIFO920内のバッファ領域がデータで満たされたか否かを判定し、満たされている場合(full)には、ステップS114に処理が進められる。
【0009】
[ステップS114]FIFO920は、割り込み信号をアサートする。
[ステップS115]内部CPU930は、割り込み信号のアサートを検知すると、FIFO920内のデータを読み出す。
【0010】
[ステップS116]内部CPU930は、FIFO920のステータスが空(Empty)になると読み込みを終了し、処理をステップS111に進める。その後、外部ホスト910により、後続のデータがFIFO920に書き込まれる。
【0011】
[ステップS117]また、内部CPU930は、FIFO920からデータを読み出す毎に、読み出したデータの内容が受信データ終了情報か否かを随時チェックする。そして、受信データ終了情報を検出すると、内部CPU930は、データ受信処理を終了させる。
【0012】
図16は、内部CPUにおける外部ホストへのデータの送信方法を示す概念図である。図16に示すように、外部ホスト910と内部CPU930との間にデータ送信用のFIFO940が設けられている。なお、FIFO940には、データを蓄えるバッファ領域と、そのバッファ領域がデータで満たされたときにデータ送信要求信号をアサートする回路とを含む。
【0013】
内部CPU930は、通信データをFIFO940に書き込む(ステップS121)。すると、FIFO940においてデータ送信要求信号がアサートされる(ステップS122)。そのデータ送信要求信号を検知した外部ホスト910は、FIFO940から通信データを読み込む(ステップS123)。
【0014】
図17は、内部CPUにおける外部ホストへのデータの送信手順を示すフローチャートである。以下、図17に示す処理をステップ番号に沿って説明する。
[ステップS131]内部CPU930は、FIFO940へデータを書き込む。
【0015】
[ステップS132]FIFO940は、データ送信要求信号をアサートする。
[ステップS133]外部ホスト910は、FIFO940内のバッファ領域からデータをリードする。
【0016】
[ステップS134]外部ホスト910は、FIFO940のステータスが空でない(not Empty)場合には、ステップS133のデータリードを継続する。
[ステップS135]外部ホスト910は、FIFO940のステータスが空(Empty)になるとデータリードを終了する。
【0017】
このようにして、FIFOを経由したデータの送受信が行われる。
なお、上記の例では、外部ホスト910から内部CPU930へのデータ転送において、割り込み信号のアサートによりFIFO920へのデータ書き込み完了が通知されるが、他の方法で通知することもできる。たとえば、読み込み要求伝達用の要求回路を設け、その回路を介して読み込み要求を伝達することもできる(特許文献1参照)。
【0018】
【特許文献1】
特開平11−18122号公報(第1図、第2図)
【0019】
【発明が解決しようとする課題】
しかし、従来の技術では、外部ホスト910から内部CPU930に転送されるデータの終端検出のために、内部CPU930が逐次データの内容を解析する必要がある。そのため、内部CPUへの負荷が過大となっていた。しかも、通信に必要なデータは、全てFIFO920,940を通じてやりとりされる。そのため、データ送受信途中に通信の制御情報を交換することは出来ない。
【0020】
また、FIFO920,940からの内部CPU930による読み込みは割り込み信号を契機に行われるが、割り込み制御ではFIFO920,940内のデータがフルとならない場合、全てのデータを読み出すことが出来ない。そのため、外部ホスト910側において、固定のデータ量となるようにデータの最後に無効なデータを付加する必要がある。その結果、外部ホスト910においてソフトウェアでFIFOへ書き込むデータを処理することとなり、実行時間が長くなることの問題が発生し、高速通信では障害となってきている。
【0021】
なお、特許文献1における要求回路は、単に読み込み要求を伝達しているだけであり、データ通信に関する任意の制御情報の伝達に利用することはできない。すなわち、図14に示す割り込み信号アサート(ステップS102)の処理が、要求回路への読み込み要求の設定に置き換えられただけである。しかも、要求回路への読み込み要求の設定を契機として、通信相手においてデータの読み込みが行われるため、要求回路に読み込み要求以外の情報を書き込むと、正常なデータ通信が行えなくなってしまう。
【0022】
本発明はこのような点に鑑みてなされたものであり、異なるバスに接続された複数の装置間のデータの受け渡しを効率よく行うことができるバス間通信インタフェース装置を提供することを目的とする。
【0023】
【課題を解決するための手段】
本発明では上記課題を解決するために、図1に示すようなバス間通信インタフェース装置が提供される。本発明に係るバス間通信インタフェース装置1は、第1のバス4と第2のバス5との間のデータ通信を制御するものである。バス間通信インタフェース装置1は、以下の要素を有している。
【0024】
バッファ1aは、第1のバス4に接続された第1の装置2から送られた通信データ6を格納する。レジスタ1bは、通信データ6の通信制御情報7を格納する。制御回路1cは、バッファ1aに格納された通信データ6を第2のバス5に接続された第2の装置3に渡すと共に、レジスタ1bに格納された通信制御情報7を第2の装置3に渡す。
【0025】
このようなバス間通信インタフェース装置1によれば、通信データ6はバッファを介して第1の装置2から第2の装置3へ転送され、通信制御情報7は、レジスタ1bを介して第1の装置2から第2の装置3へ転送される。
【0026】
また、本発明では上記課題を解決するために、第1のバスと第2のバスとの間のデータ通信を制御するバス間通信インタフェース装置において、前記第1のバスに接続された第1の装置から送られた通信データを格納する複数のバッファ領域を備え、前記各バッファ領域を交互に前記通信データの格納対象とするバッファと、前記バッファが前記通信データの格納を完了すると、前記第1の装置から送られた前記通信データの終端を示す通信制御情報を格納するレジスタと、前記各バッファ領域のうち、前記通信データを格納したバッファ領域を前記第2のバスに接続された第2の装置に通知するための第1のフラグと、前記レジスタに前記通信制御情報が格納されているか否かを前記第2の装置に通知するための第2のフラグと、を格納するステータスレジスタと、前記バッファが前記通信データの格納を完了すると前記ステータスレジスタに前記通信データが格納された前記バッファ領域を示す前記第1のフラグを設定し、前記レジスタに前記通信制御情報が格納されると前記第2のフラグを設定し、前記通信データの格納対象のバッファ領域が前記通信データで満たされたことを検知した場合、および、前記レジスタに前記通信制御情報が格納されたことを検知した場合に、前記ステータスレジスタの設定内容により前記バッファに格納された前記通信データおよび前記レジスタに格納された前記通信制御情報を読み取る前記第2の装置に前記ステータスレジスタの読み取りを促す割り込み信号を出力する制御回路と、を有することを特徴とするバス間通信インタフェース装置が提供される。
【0027】
また、本発明では上記課題を解決するために、第1のバスと第2のバスとの間のデータ通信を制御するバス間通信インタフェース装置において、前記第1のバスに接続された第1の装置から送られた通信データを格納する複数のバッファ領域を備え、前記各バッファ領域を交互に前記通信データの格納対象とするバッファと、前記バッファが前記通信データの格納を完了すると、前記第1の装置から送られた前記通信データの終端を示す通信制御情報を格納するレジスタと、前記各バッファ領域のうち、前記通信データを格納したバッファ領域を前記第2のバスに接続された第2の装置に通知するための第1のフラグと、前記レジスタに前記通信制御情報が格納されているか否かを前記第2の装置に通知するための第2のフラグと、を格納するステータスレジスタと、前記バッファが前記通信データの格納を完了すると前記ステータスレジスタに前記通信データが格納された前記バッファ領域を示す前記第1のフラグを設定し、前記レジスタに前記通信制御情報が格納されると前記第2のフラグを設定し、前記通信データの格納対象のバッファ領域が前記通信データで満たされたことを検知した場合、および、前記レジスタに前記通信制御情報が格納されたことを検知した場合に、前記ステータスレジスタの設定内容の読み取り後前記ステータスレジスタが前記バッファがフルであることを示す場合には前記バッファに格納された前記通信データを読み取り、前記ステータスレジスタが前記レジスタに所定データが設定されたことを示す場合には前記レジスタに格納された前記通信制御情報を読み取る前記第2の装置に、前記ステータスレジスタの読み取りを促す割り込み信号を出力する制御回路と、を有することを特徴とするバス間通信インタフェース装置が提供される。
【0029】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
まず、実施の形態に適用される発明の概要について説明し、その後、実施の形態の具体的な内容を説明する。
【0030】
図1は、実施の形態に適用される発明の概念図である。バス間通信インタフェース装置1は、第1のバス4と第2のバス5との間のデータ通信を制御するものである。第1のバス4には第1の装置2が接続されており、第2のバス5には第2の装置3が接続されている。バス間通信インタフェース装置1は、バッファ1a、レジスタ1b、および制御回路1cを有している。バッファ1aは、第1のバスに接続された第1の装置2から送られた通信データ6を格納する。レジスタ1bは、通信データ6の通信制御情報7を格納する。制御回路1cは、バッファ1aに格納された通信データ6を第2のバス5に接続された第2の装置3に渡すと共に、レジスタ1bに格納された通信制御情報7を第2の装置3に渡す。
【0031】
このような装置において、第1の装置2は、通信データ6を送信する際には、バッファ1aに対して書き込みを行い、通信制御情報7を送信する際には、レジスタ1bに対して書き込みを行う。たとえば、ストリーミングの通信データ6がある場合、第1の装置2は、その通信データ6を順次バッファ1aに書き込む。そして、通信データ6の書き込みが終了すると、通信データ6の終了を示すデータ終了情報を通信制御情報7としてレジスタ1bに書き込む。すると、通信データ6はバッファを介して第1の装置2から第2の装置3へ転送され、通信制御情報7は、レジスタ1bを介して第1の装置2から第2の装置3へ転送される。
【0032】
このように、通信データ6を格納するバッファ1aと別のレジスタ1bを介して通信制御情報7を転送するようにしたことで、第2の装置3において通信データ6と通信制御情報7とを判別する処理が簡略化される。すなわち、第2の装置3は、バッファ1aから読み込んだデータは通信データ6であり、レジスタ1bから読み込んだデータは通信制御情報7であると認識できる。そのため、バス間のデータ通信を効率的に行うことができる。具体的には、データ終了情報をレジスタ1bを介して転送することで、第2の装置3において通信データ6の内容を解析することなく通信データ6の終了を認識できる。その結果、第2の装置3の処理負荷が軽減される。
【0033】
なお、図1には、第1の装置2から第2の装置3へのデータ通信の構成のみを示しているが、逆方向のデータ通信も同様の構成で行うことができる。以下、本発明を適用した通信を双方向に行うことができるバス間通信インタフェース装置が組み込まれた情報処理ユニットを例に採り、本発明の実施の形態を具体的に説明する。
【0034】
図2は、本発明の実施の形態に係る装置のハードウェア構成を示す図である。図2に示すように、情報処理ユニット100は、外部接続バス10を介して外部ホスト200に接続されている。
【0035】
情報処理ユニット100は、内部CPU110、外部接続インタフェース120、周辺回路130,140を有しており、これらの各要素が内部バス150で接続されている。
【0036】
内部CPU110は、情報処理ユニット100全体を制御する。外部接続インタフェース120は、外部接続バス10を介して外部ホスト200に接続されており、外部ホスト200と内部CPU110との間のデータ通信を中継する。周辺回路130,140は、所定のデータ処理を実行するための回路である。たとえば、周辺回路130,140は、暗号化/復号回路やLAN通信回路などである。
【0037】
このような回路構成を有する装置では、外部ホスト200と情報処理ユニット100内の内部CPU110との間で、外部接続インタフェース120を介してデータ通信が行われる。以下、外部接続インタフェース120の詳細な構成について説明する。
【0038】
図3は、外部接続インタフェースの内部構成例を示す図である。外部接続バス10は、データバス11、制御信号入力バス12、および制御信号出力バス13とで構成される。データバス11は、外部ホスト200と情報処理ユニット100との間で通信するデータを双方向に転送するためのバスである。
【0039】
制御信号入力バス12は、外部ホスト200から外部接続インタフェース120へ制御信号を入力するためのバスである。制御信号入力バス12には、チップセレクト信号(EX_CSX)、アドレス信号(EX_A)、リードストローブ信号(EX_RDX)、ライトストローブ信号(EX_WRX)の信号線が含まれる。チップセレクト信号(EX_CSX)は、アクセスするメモリ回路(FIFOや各種レジスタを含む)を指定する信号である。アドレス信号(EX_A)は、アクセスするメモリ回路内のアクセス対象とする記憶領域を示す信号である。リードストローブ信号(EX_RDX)は、読み出しのアクセスであることを示す信号である。ライトストローブ信号(EX_WRX)は、書き込みのアクセスであることを示す信号である。
【0040】
制御信号出力バス13は、外部接続インタフェース120から外部ホスト200へ制御信号を出力するためのバスである。制御信号出力バス13には、受信データ要求信号(RX_DRQX)と送信データ要求信号(TX_DRQX)の信号線が含まれる。受信データ要求信号(RX_DRQX)は、外部ホスト200に対して、データ受信が可能であることを通知する信号である。送信データ要求信号(TX_DRQX)は、外部ホスト200に対して、送信すべきデータがあることを通知する信号である。
【0041】
外部接続インタフェース120は、受信用FIFO(RX_FIFO)121a,121b、送信用FIFO(TX_FIFO)122、受信用レジスタ(RX_REG)123、送信用レジスタ(TX_REG)124、バスインタフェース(BUS IF)125、ステータスレジスタ(ST_REG)126、およびコントロールブロック127を有している。
【0042】
受信用FIFO121a,121bは、外部ホスト200からの受信データを記憶するためのデータ記憶領域である。受信用FIFO121a,121bは、外部接続バス10内のデータバス11を介して、外部ホスト200に接続されている。また、受信用FIFO121a,121bは、バスインタフェース125に接続されている。受信用FIFO121a,121bは、1ポートのバッファをダブルバッファ構造にしたものであり、一方の受信用FIFOにデータを格納している間に、他方の受信用FIFOからデータを読み出すことができる。本実施の形態では、受信用FIFO121aをA面とし、受信用FIFO121bをB面とする。データの格納や読み出しが完了すると、格納対象の受信用FIFOと読み出し対象の受信用FIFOとが切り替えられ、データの格納および読み出しが続行される。
【0043】
送信用FIFO122は、外部ホスト200への送信データを記憶するためのデータ記憶領域である。送信用FIFO122は、外部接続バス10内のデータバス11を介して、外部ホスト200に接続されている。また、受信用FIFO121a,121bは、バスインタフェース125に接続されている。本実施の形態では送信用FIFO122にデュアルポートバッファが用いられ、データの書き込みと同時に、読み出しを行うことができる。
【0044】
受信用レジスタ123は、受信データのデータ終了情報等の通信制御情報を格納するための記憶領域である。受信用レジスタ123は、外部接続バス10のデータバス11とバスインタフェース125との間に、受信用FIFO121a,121bと並列に接続されている。
【0045】
送信用レジスタ124は、送信データのデータ終了情報等の通信制御情報を格納するための記憶領域である。送信用レジスタ124は、外部接続バス10のデータバス11とバスインタフェース125との間に、送信用FIFO122と並列に接続されている。
【0046】
バスインタフェース125は、内部バス150を介して内部CPU110と通信するためのインタフェースである。バスインタフェース125は、内部バス150を介して、受信用FIFO121a,121b内のデータを内部CPU110に送信したり、内部CPU110から送られるデータを送信用FIFO122に格納したりする。また、バスインタフェース125は、コントロールブロック127の制御に従って、内部CPU110に対して受信割り込み信号やDMA転送要求信号等を通知する。受信割り込み信号は、受信用FIFO121a,121bがデータで満たされたときや、受信用レジスタ123にデータ終了情報が格納されたときにアサートされる。DMA転送要求信号は、DMA転送を行うときにアサートされる信号である。
【0047】
ステータスレジスタ126は、各FIFOやレジスタの状態を表すレジスタである。ステータスレジスタ126に登録される情報の詳細は、後述する(図4、図5参照)。
【0048】
コントロールブロック127は、外部接続インタフェース120を制御するためのコントローラである。図3では、省略しているが、コントロールブロック127は、他の各構成要素に接続されている。また、コントロールブロック127は、外部接続バス10内の制御信号入力バス12と制御信号出力バス13とに接続されている。
【0049】
次に、図4、図5を参照して、ステータスレジスタ126のデータ構造について説明する。
図4は、ステータスレジスタのデータ構造例を示す第1の図である。図5は、ステータスレジスタのデータ構造例を示す第2の図である。ステータスレジスタ126は32ビットのレジスタであり、図4には第31ビットから第2ビットに設定される情報が示されており、図5には第1ビットと第0ビットに設定される情報が示されている。図4、図5では、各ビットに関し、ビット名、初期値、内部CPU110からのアクセス制限(リード(R)/ライト(W)の可否)、機能が示されている。
【0050】
図4に示すように、第31ビットから第10ビットは、現在使用されておらず、将来の使用のために予約されたビットである。初期値は「0」である。
第7ビットと第6ビットとは、ビット名「TX_FIFO」、初期値「00」、アクセス制限はリード(R)のみ可能である。この2ビットにより、送信用FIFO122のステータス状況が示される。値が「00」の場合、送信用FIFO122にデータが無いか、若しくはクリアされたことを示す。値が「01」の場合、送信用FIFO122にデータがあることを示す。値が「10」の場合、送信用FIFO122がデータフルになったことを示す。「11」の値は、将来の使用のために予約された値である。
【0051】
第5ビットと第4ビットは、ビット名「RX_FIFO_B」、初期値「00」、アクセス制限はリード(R)のみ可能である。この2ビットにより、B面の受信用FIFO121bのステータス状況が示される。値が「00」の場合、B面の受信用FIFO121bにデータが無いか、若しくはクリアされたことを示す。値が「01」の場合、B面の受信用FIFO121bにデータがあることを示す。値が「10」の場合、B面の受信用FIFO121bがデータフルになったことを示す。「11」の値は、将来の使用のために予約された値である。
【0052】
第3ビットと第2ビットは、ビット名「RX_FIFO_A」、初期値「00」、アクセス制限はリード(R)のみ可能である。この2ビットにより、A面の受信用FIFO121aのステータス状況が示される。値が「00」の場合、A面の受信用FIFO121aにデータが無いか、若しくはクリアされたことを示す。値が「01」の場合、A面の受信用FIFO121aにデータがあることを示す。値が「10」の場合、A面の受信用FIFO121aがデータフルになったことを示す。「11」の値は、将来の使用のために予約された値である。
【0053】
第1ビットは、ビット名「TX_REG_OUT」、初期値「0」、アクセス制限はリード(R)のみ可能である。このビットにより、送信用レジスタ124のステータス状況が示される。なお、このビットの値は、読み出されると同時にクリアされる(リードクリア)。値が「0」の場合、送信用レジスタ124にデータの出力が無いか、若しくはクリアされたことを示す。値が「1」の場合、送信用レジスタ124にデータの出力があったことを示す。
【0054】
第0ビットは、ビット名「RX_REG_IN」、初期値「0」、アクセス制限はリード(R)のみ可能である。このビットにより、受信用レジスタ123のステータス状況が示される。なお、このビットの値は、読み出されると同時にクリアされる(リードクリア)。値が「0」の場合、受信用レジスタ123にデータが無いか、若しくはクリアされたことを示す。値が「1」の場合、受信用レジスタ123にデータがあることを示す。
【0055】
以上のような構成において、以下のような処理が行われる。
まず、外部ホスト200からのデータを受信する処理について説明する。
図6は、データ受信時の処理手順を示すフローチャートである。以下、図6に示す処理をステップ番号に沿って説明する。
【0056】
[ステップS11]外部ホスト200は、受信用FIFO121a,121bの一方へデータを書き込む。なお、受信用FIFO121a,121bにデータの書き込みが開始されると、コントロールブロック127により、書き込み対象となる受信用FIFOに有効なデータが有ることを示す情報がステータスレジスタ126に設定される。具体的には、A面の受信用FIFO121aにデータの書き込みが行われた場合、ステータスレジスタ126の第3ビットと第2ビットとに「01」が設定される。また、B面の受信用FIFO121bにデータが書き込まれた場合、ステータスレジスタ126の第5ビットと第4ビットとに「01」が設定される。
【0057】
[ステップS12]外部接続インタフェース120のコントロールブロック127は、書き込みが行われている受信用FIFOがデータフルになると、そのことを検知し、処理をステップS14に進める。
【0058】
このとき、コントロールブロック127は、ステータスレジスタ126に、受信用FIFOがデータフルになったことを示す値を設定する。具体的には、A面の受信用FIFO121aがデータフルになったのであれば、ステータスレジスタ126の第3ビットと第2ビットとに、「10」が設定される。また、B面の受信用FIFO121bがデータフルになったのであれば、ステータスレジスタ126の第5ビットと第4ビットとに、「10」が設定される。
【0059】
また、コントロールブロック127は、書き込み対象とする受信用FIFOの切り替えを行う。すなわち、A面の受信用FIFO121aがデータフルになった場合、外部ホスト200からの書き込み対象がB面の受信用FIFO121bに切り替えられる。逆に、B面の受信用FIFO121bがデータフルになった場合、外部ホスト200からの書き込み対象がA面の受信用FIFO121aに切り替えられる。書き込み対象切り替え後は、ステップS14〜ステップS16の処理と並行して、新たに書き込み対象とされた受信用FIFOに、外部ホスト200から送られたデータが書き込まれる。
【0060】
[ステップS13]また、外部ホスト200は、転送すべきデータの書き込みが終了した場合などの通信制御情報の送信タイミングになると、データ終了情報等の通信制御情報を受信用レジスタ123に書き込む。このとき、コントロールブロック127は、ステータスレジスタ126に、受信用レジスタ123にデータ終了情報等の通信制御情報が設定されたことを示す値を設定する。具体的には、ステータスレジスタ126の第0ビットに「1」が設定される。
【0061】
[ステップS14]コントロールブロック127は、受信用FIFOがデータフルになった場合、または受信用レジスタ123にデータ終了情報等の通信制御情報が書き込まれた場合、バスインタフェース125を制御して、内部CPU110に対する割り込み信号をアサートする。
【0062】
[ステップS15]内部CPU110は、割り込み信号のアサートに応答して、外部接続インタフェース120内のステータスレジスタ126のデータを読み取る(ステータスリード)。そして、内部CPU110は、ステータスレジスタ126の内容を解析する。受信用FIFOがデータフルであることが示されていれば処理がステップS16に進められ、受信用レジスタ123にデータ終了情報等のデータが設定されたことが示されていれば処理がステップS17に進められる。
【0063】
[ステップS16]内部CPU110は、受信用FIFOに書き込まれたデータを読み取る。具体的には、ステータスレジスタ126の第3ビットと第2ビットとに「10」が設定されていた場合、内部CPU110はA面の受信用FIFO121aからデータを取得する。ステータスレジスタ126の第5ビットと第4ビットとに「10」が設定されていた場合、内部CPU110はB面の受信用FIFO121bからデータを取得する。
【0064】
なお、受信用FIFO内のデータが内部CPU110で読み取られると、コントロールブロック127により、その受信用FIFOがデータ無しであることを示す値が、ステータスレジスタ126に設定される。具体的には、A面の受信用FIFO121aからデータが読み取られた場合、ステータスレジスタ126の第3ビットと第2ビットとに、「00」の値が設定される。また、B面の受信用FIFO121bからデータが読み取られた場合、ステータスレジスタ126の第5ビットと第4ビットとに、「00」の値が設定される。
【0065】
その後、処理はステップS11に進められ、外部ホスト200から受信用FIFOへの書き込みが続行される。
[ステップS17]内部CPU110は、受信用レジスタ123の内容を読み取る。受信用レジスタ123に書き込まれた内容が、データ終了情報であれば処理がステップS18に進められる。データ終了情報以外の通信制御情報が受信用レジスタ123に書き込まれていれば、処理がステップS11に進められ、外部ホスト200から受信用FIFOへの書き込みが続行される。
【0066】
[ステップS18]内部CPU110は、受信データのデータ終了情報を取得した場合、データの有る受信用FIFOからデータを読み取る。2つの受信用FIFO121a,121bのどちらに有効なデータが格納されているのかは、ステータスレジスタ126の設定値に基づいて判断することができる。具体的には、ステータスレジスタ126の第3ビットと第2ビットとに「01」が設定されていれば、A面の受信用FIFO121aに有効なデータが格納されている。また、ステータスレジスタ126の第5ビットと第4ビットとに「01」が設定されていれば、B面の受信用FIFO121bに有効なデータが格納されている。
【0067】
このように受信用レジスタ123を介して通信制御情報の受け渡しを行うことにより、受信用FIFO121a,121bに格納されたデータ内容を逐一解析する必要が無くなる。その結果、外部ホスト200からのデータ受信を効率よく行うことができる。
【0068】
図7は、データ送信時の処理手順を示すフローチャートである。以下、図7に示す処理をステップ番号に沿って説明する。
[ステップS21]外部接続インタフェース120の内部CPU110は、送信用FIFO122にデータを書き込む。外部ホスト200に対して送信すべき他の通信制御情報があれば、処理がステップS22に進められる。通信制御情報がなければ処理がステップS23に進められる。
【0069】
なお、送信用FIFO122にデータの書き込みが開始されると、コントロールブロック127により、送信用FIFO122に有効なデータが有ることを示す情報がステータスレジスタ126に設定される。具体的には、ステータスレジスタ126の第7ビットと第6ビットとに「01」が設定される。
【0070】
[ステップS22]内部CPU110は、送信用レジスタ124に通信制御情報を書き込む。このとき、コントロールブロック127は、ステータスレジスタ126に、送信用レジスタ124にデータ終了情報等の通信制御情報が設定されたことを示す値を設定する。具体的には、ステータスレジスタ126の第1ビットに「1」が設定される。
【0071】
[ステップS23]コントロールブロック127は、データ送信要求信号をアサートする。
[ステップS24]外部ホスト200は、データ送信要求信号がアサートされると、送信用FIFO122内のデータをリードする。データリード後、送信用FIFO122内にデータが無くなれば(Empty)、データ送信処理が終了する。送信用FIFO122内にデータがあれば(not Empty)、処理がステップS23に進められデータ送信処理が実行される。
【0072】
[ステップS25]外部ホスト200は、データ送信要求信号がアサートされている間、定期的に送信用レジスタ124の内容をリードする。そして、外部ホスト200は、送信用レジスタ124内に管理情報が格納されていれば、その管理情報に応じた処理を行う。その後、送信用FIFO122内にデータが無くなれば(Empty)、データ送信処理が終了する。送信用FIFO122内にデータがあれば(not Empty)、処理がステップS23に進められデータ送信処理が実行される。
【0073】
図8は、内部バスの信号の構成例を示す図である。内部バス150には、9種類の信号線が設けられている。
端子名が「MCLK0」の信号線で通信される信号の名称は「クロック信号」であり、外部接続インタフェース120への入力信号である。この信号線は、同期用のクロック信号の入力に使用される。
【0074】
端子名が「RSTXI」の信号線で通信される信号の名称は「リセット信号」であり、外部接続インタフェース120への入力信号である。この信号線は、リセット信号の入力に使用される。
【0075】
端子名が「A0[3:0]」の信号線で通信される信号の名称は「アドレスバス」であり、外部接続インタフェース120への入力信号である。この信号線は、アドレス信号の入力に使用される。
【0076】
端子名が「DO[31:0]」の信号線で通信される信号の名称は「ライトデータバス」であり、外部接続インタフェース120への入力信号である。この信号線は、ライトデータの入力に使用される。
【0077】
端子名が「DI[31:0]」の信号線で通信される信号の名称は「リードデータバス」であり、外部接続インタフェース120からの出力信号である。この信号線は、リードデータの出力に使用される。
【0078】
端子名が「RDX0」の信号線で通信される信号の名称は「リードストローブ信号」であり、外部接続インタフェース120への入力信号である。この信号線は、リードストローブ信号の入力に使用される。なお、リードストローブ信号は、Lowアクティブの信号である。
【0079】
端子名が「WRX0[3:0]」の信号線で通信される信号の名称は「ライトストローブ信号」であり、外部接続インタフェース120への入力信号である。この信号線は、ライトストローブ信号の入力に使用される。なお、ライトストローブ信号は、Lowアクティブの信号である。
【0080】
端子名が「CSX」の信号線で通信される信号の名称は「チップセレクト信号」であり、外部接続インタフェース120への入力信号である。この信号線は、チップセレクト信号の入力に使用される。なお、チップセレクト信号は、Lowアクティブの信号である。
【0081】
端子名が「INT」の信号線で通信される信号の名称は「割り込み信号」であり、外部接続インタフェース120からの出力信号である。この信号線は、割り込み信号の出力に使用される。なお、割り込み信号は、highアクティブの信号である。
【0082】
図9は、外部接続バスの信号構成例を示す図である。外部接続バス10には、9種類の信号線が設けられている。
端子名が「EX_DI[15:0]」の信号線で通信される信号の名称は「入力データバス」であり、外部接続インタフェース120への入力信号である。この信号線は、外部ホスト200からのデータ入力に使用される。
【0083】
端子名が「EX_DO[15:0]」の信号線で通信される信号の名称は「出力データバス」であり、外部接続インタフェース120からの出力信号である。この信号線は、外部ホスト200へのデータ出力に使用される。
【0084】
端子名が「EX_DOE」の信号線で通信される信号の名称は「データバス方向切り替え信号」であり、外部接続インタフェース120からの出力信号である。この信号線は、データバス方向切り替え信号の出力に使用される。
【0085】
端子名が「EX_CSX」の信号線で通信される信号の名称は「チップセレクト信号」であり、外部接続インタフェース120への入力信号である。この信号線は、チップセレクト信号の入力に使用される。なお、チップセレクト信号は、Lowアクティブの信号である。
【0086】
端子名が「EX_A」の信号線で通信される信号の名称は「アドレス信号」であり、外部接続インタフェース120への入力信号である。この信号線は、アドレス信号の入力に使用される。なお、アドレス信号は、値が「0」のときレジスタ選択を示し、値が「1」のときFIFO選択を示す。
【0087】
端子名が「EX_RDX」の信号線で通信される信号の名称は「リードストローブ信号」であり、外部接続インタフェース120への入力信号である。この信号線は、リードストローブ信号の入力に使用される。なお、リードストローブ信号は、Lowアクティブの信号である。
【0088】
端子名が「EX_WRX」の信号線で通信される信号の名称は「ライトストローブ信号」であり、外部接続インタフェース120への入力信号である。この信号線は、ライトストローブ信号の入力に使用される。なお、ライトストローブ信号は、Lowアクティブの信号である。
【0089】
端子名が「RX_DRQX」の信号線で通信される信号の名称は「受信データ要求信号」であり、外部接続インタフェース120からの出力信号である。この信号線は、受信データ要求信号の出力に使用される。なお、受信データ要求信号は、Lowアクティブの信号である。受信データ要求信号は、何れかの受信用FIFO121a,121bがデータフルになるまで”Low”レベルにアサートされる。
【0090】
端子名が「TX_DRQX」の信号線で通信される信号の名称は「送信データ要求信号」であり、外部接続インタフェース120からの出力信号である。この信号線は、送信データ要求信号の出力に使用される。なお、送信データ要求信号は、Lowアクティブの信号である。送信データ要求信号は、送信用レジスタ124および送信用の内蔵RAMに読み出し可能なデータが有る場合、送信用FIFO122がデータフルになるまで”Low”レベルにアサートされる。
【0091】
このような信号を用いて、外部ホスト200と内部CPU110との間のデータ通信が行われる。以下に、外部ホスト200からのデータを受信する場合と、外部ホスト200に対してデータを送信する場合とについて、タイミングチャートを参照して説明する。
【0092】
図10は、データ受信の際のタイミングチャートである。図10では、内部バス150で供給されるクロック信号(MCLKO)の下に外部接続バス10の信号が示されており、その下に内部バス150の信号が示されている。
【0093】
外部接続バス10の信号としては、受信データ要求信号(RX_DRQX)、アドレス信号(EX_A)、チップセレクト信号(EX_CSX)、ライトストローブ信号(EX_WRX)、リードストローブ信号(EX_RDX)、データバス11が示されている。内部バス150の信号としては、割り込み信号(INT)、アドレスバス(AO[3:0])、チップセレクト信号(CSX)、リードストローブ信号(RDXO)、リードデータバス(DI[31:0])が示されている。また、情報処理ユニット100内部の状態として、受信用レジスタ入力ステータス(RX_REG_IN)と受信用レジスタ123の値とが示されている。
【0094】
なお、図10において、割り込み信号はハイアクティブであり、他の信号はローアクティブである。また、外部側のアドレス信号(EX_A)はLowの時レジスタを選択し、Highの時FIFOを選択している。受信用レジスタ入力ステータス(RX_REG_IN)とは、ステータスレジスタ126の第0ビットの値である。
【0095】
また、受信用FIFO121a,121bがフルとなったとき、割り込み信号が発生する。その時、内部CPU110は、ステータスレジスタ126の内容を読み取ることによりFIFOがデータフルであることを認識し、受信用FIFO121a,121bの読み取りを開始する。受信データ要求信号は、受信用FIFO121a,121bにデータが書き込める場合(フルでない場合)、常にアサートし続けられる。
【0096】
以下に、図10に示す信号の遷移を時系列で説明する。
まず、時刻t1に、外部ホスト200において内部CPU110に渡すべきデータが発生し、外部接続バス10にアドレス信号(EX_A)で受信用レジスタ123が指定される。
【0097】
時刻t2(時刻t1の1周期後)に、チップセレクト信号(EX_CSX)とライトストローブ信号(EX_WRX)とがアサートされると共に、外部ホスト200からデータバス11へ通信制御情報が出力される。
【0098】
時刻t3(時刻t2の1周期後)に、内部バス150の割り込み信号(INT)がアサートされる。このとき、ステータスレジスタ126の受信用レジスタ入力ステータス(RX_REG_IN)が、「0」(受信用レジスタ123に未読データ無し)から「1」(受信用レジスタ123に未読データ有り)に変更される。同時に、受信用レジスタ123に通信制御情報が格納される。
【0099】
時刻t4(時刻t3の1周期後)に、チップセレクト信号(EX_CSX)とライトストローブ信号(EX_WRX)とがネゲートされる。このとき、外部ホスト200からの通信データの出力は停止する。
【0100】
時刻t5(時刻t4の1周期後)に、内部CPU110は、内部バス150のアドレスバス(AO[3:0])に、ステータスレジスタ126のアドレスを出力する。
時刻t6(時刻t5の1周期後)に、内部CPU110により、チップセレクト信号(CSX)とリードストローブ信号(RDXO)とがアサートされる。
【0101】
時刻t7(時刻t6の1周期後)に、ステータスレジスタ126の内容がリードデータバス(DI[31:0])に出力される。このとき、ステータスレジスタ126内の受信用レジスタ入力ステータス(RX_REG_IN)は「1」に設定されている。ステータスレジスタ126の内容のリードが行われたことにより、割り込み信号(INT)はネゲートされる。
【0102】
時刻t8(時刻t7の1周期後)に、チップセレクト信号(CSX)とリードストローブ信号(RDXO)とがネゲートされる。
時刻t9(時刻t8の1周期後)に、内部CPU110は、受信用レジスタ123内に未読データが存在していることを認識し、アドレスバス(AO[3:0])に、受信用レジスタ123のアドレスを出力する。このとき、リードデータバス(DI[31:0])へのステータスレジスタ126の内容の出力が停止され、ステータスレジスタ126の受信用レジスタ入力ステータス(RX_REG_IN)に「0」が設定される。
【0103】
時刻t10(時刻t9の1周期後)に、チップセレクト信号(CSX)とリードストローブ信号(RDXO)とがアサートされる。
時刻t11(時刻t10の1周期後)に、受信用レジスタ123の内容がリードデータバス(DI[31:0])に出力される。これにより、受信用レジスタ123に格納された通信データが内部CPU110に渡される。
【0104】
時刻t12(時刻t11の1周期後)に、チップセレクト信号(CSX)とリードストローブ信号(RDXO)とがネゲートされる。
時刻t13(時刻t12の1周期後)に、内部CPU110によるアドレスバス(AO[3:0])への受信用レジスタ123のアドレス出力が停止すると共に、外部接続インタフェース120によるリードデータバス(DI[31:0])への受信用レジスタ123の内容の出力が停止する。
【0105】
次に、データ送信時の処理について説明する。
図11は、データ送信の際のタイミングチャートである。図11では、内部バス150で供給されるクロック信号(MCLKO)の下に外部接続バス10の信号が示されており、その下に内部バス150の信号が示されている。
【0106】
外部接続バス10の信号としては、送信データ要求信号(TX_DRQX)、アドレス信号(EX_A)、チップセレクト信号(EX_CSX)、ライトストローブ信号(EX_WRX)、リードストローブ信号(EX_RDX)、データバス11が示されている。内部バス150の信号としては、アドレスバス(AO[3:0])、チップセレクト信号(CSX)、ライトストローブ信号(WRXO[3:0])、リートストローブ信号(RDXO)、ライトデータバス(DO[31:0])、リードデータバス(DI[31:0])、割り込み信号(INT)が示されている。また、情報処理ユニット100内部の状態として、送信用レジスタ124の値と送信用レジスタ出力ステータス(TX_REG_OUT)の値が示されている。
【0107】
なお、図11において、割り込み信号(INT)はハイアクティブ(1の時有効)であり、他の信号は全てローアクティブ(0の時有効)である。外部接続バス10のアドレス信号(EX_A)はLowの時レジスタを選択し、Highの時送信用FIFO122を選択している。送信用レジスタステータスとは、ステータスレジスタ126の第1ビットの値である。送信データ要求信号(TX_DRQX)は、送信用レジスタ124に未送信のデータがある時と、送信用FIFO122に送信可能なデータが存在する場合にアサートされる。ステータスレジスタ126の内容が読み出されることにより、送信用レジスタ出力ステータス(TX_REG_OUT)の値はクリアされる。送信用レジスタ124は、データがリードされると内部のデータを0クリアする。外部ホスト200は、送信用レジスタ124のリード時に、レジスタ内部のデータが0でなければ新規送信データとして認識する。
【0108】
以下に、図11に示す信号の遷移を時系列で説明する。
まず、時刻t21に、内部CPU110により、アドレスバス(AO[3:0])に送信用レジスタ124のアドレスが出力されると共に、データバス(DO[31:0])に通信データが出力される。このとき、送信用レジスタ124の値は「0」である。また、送信用レジスタ出力ステータス(TX_REG_OUT)の値も「0」である。
【0109】
時刻t22(時刻t21の1周期後)に、チップセレクト信号(CSX)とライトストローブ信号(WRXO[3:0])とがアサートされる。
時刻t23(時刻t22の1周期後)に、送信用レジスタ124に通信データが書き込まれる。すなわち、チップセレクト信号(CSX)とライトストローブ信号(WRXO[3:0])とがアサートされたことにより、アドレスバス(AO[3:0])で指定されたアドレス(送信用レジスタ124のアドレス)への通信データの書き込みが行われる。このとき、外部接続バス10の送信データ要求信号(TX_DRQX)がアサートされる。
【0110】
時刻t24(時刻t23の1周期後)に、チップセレクト信号(CSX)とライトストローブ信号(WRXO[3:0])とがネゲートされる。
時刻t25(時刻t24の1周期後)に、アドレスバス(AO[3:0])への送信用レジスタ124のアドレスの出力が停止されると共に、ライトデータバス(DO[31:0])への通信データの出力が停止される。
【0111】
時刻t26(時刻t25の1周期後)に、外部接続バス10のチップセレクト信号(EX_CSX)とリードストローブ信号(EX_RDX)とがアサートされる。
時刻t27(時刻t26の1周期後)に、データバス11に対して、送信用レジスタ124に格納されていた通信データが出力され、送信データ要求信号(TX_DRQX)がネゲートされる。
【0112】
時刻t28(時刻t27の1周期後)に、外部接続バス10のチップセレクト信号(EX_CSX)とリードストローブ信号(EX_RDX)とがネゲートされる。また、データバス11に通信データが出力されたことにより、内部CPU110に対して割り込み信号(INT)がアサートされる。
【0113】
時刻t29(時刻t28の1周期後)に、送信用レジスタ124が0クリアされ、送信用レジスタ出力ステータス(TX_REG_OUT)に1が設定される。このとき、外部接続バス10のデータバス11への通信データの出力が停止される。
【0114】
時刻t30(時刻t29の2周期後)に、内部CPU110により、アドレスバス(AO[3:0])にステータスレジスタ126のアドレスが出力される。
時刻t31(時刻t30の1周期後)に、チップセレクト信号(CSX)とリードストローブ信号(RDXO)とがアサートされる。
【0115】
時刻t32(時刻t31の1周期後)に、リードデータバス(DI[31:0])にステータスレジスタ126のデータが出力される。これにより、内部CPU110において、ステータスレジスタ126の値が読み込まれる。このとき、割り込み信号(INT)がネゲートされる。
【0116】
時刻t33(時刻t32の1周期後)に、チップセレクト信号(CSX)とリードストローブ信号(RDXO)とがネゲートされる。
時刻t34(時刻t33の1周期後)に、アドレスバス(AO[3:0])へのステータスレジスタ126のアドレス出力、およびリードデータバス(DI[31:0])へのデータ出力が停止される。このとき、ステータスレジスタ126の値が内部CPU110で読み込まれたことにより、送信用レジスタ出力ステータス(TX_REG_OUT)が0にクリアされる。
【0117】
以上のようにして、外部接続インタフェース120を介して外部ホスト200と内部CPU110との間でデータ通信が行われる。このとき、FIFO以外に、受信用レジスタ123や送信用レジスタ124が設けられ、これらのレジスタを介して管理情報(データ終了情報等)の受け渡しができる。これにより、FIFOを介して通信されるデータの内容を逐次解析する必要が無くなり、内部CPU110等にかかる処理付加が軽減される。内部CPU110は、処理負荷が軽減した分の処理能力を、暗号化/復号等の他の処理に振り当てることができる。
【0118】
なお、本実施の形態を実現するためには、外部ホスト200がデータの送受信を行う際のアドレス指定を、FIFOとレジスタとの間で適宜切り替える必要がある。以下に、外部ホスト200がデータ通信を行う際の処理手順について説明する。
【0119】
図12は、外部ホストにおけるデータ受信手順を示すフローチャートである。以下、図12に示す処理をステップ番号に沿って説明する。
[ステップS31]外部ホスト200は、送信データ要求信号(TX_DRQX)がアサートされているか否かを判断する。アサートされていれば処理がステップS32に進められる。アサートされていなければステップS31の処理が繰り返される。
【0120】
[ステップS32]外部ホスト200は、送信用レジスタ124のアドレスと送信用FIFO122のアドレスとの何れかを選択する。どちらのアドレスを選択するのかは、予め設定された規則に従って決定する。たとえば、送信用レジスタ124のデータを参照する周期が決定されており、その周期毎に送信用レジスタ124のアドレスを選択し、それ以外のタイミングでは送信用FIFO122のアドレスを選択する。
【0121】
[ステップS33]外部ホスト200は、選択されたアドレスのデータを受信する。送信用レジスタ124のアドレスが選択されたのであれば、送信用レジスタ124内のデータを受信し、送信用FIFO122のアドレスが選択されたのであれば、送信用FIFO122のデータを受信する。その後、処理がステップS31に進められる。
【0122】
以上のようにして、外部ホスト200は、送信データ要求信号(TX_DRQX)がアサートされている間、外部ホスト200は、定期的に送信用レジスタ124をリードする。なお、情報処理ユニット100から外部ホスト200へ送信するデータが無くなれば、送信データ要求信号(TX_DRQX)がネゲートされ、外部ホスト200から送信用レジスタ124や送信用FIFO122への読み取りアクセスは中断する。
【0123】
図13は、外部ホストにおけるデータ送信手順を示すフローチャートである。以下、図13に示す処理をステップ番号に沿って説明する。
[ステップS41]外部ホスト200は、受信データ要求信号(RX_DRQX)がアサートされているか否かを判断する。受信データ要求信号がアサートされていれば、処理がステップS42に進められる。受信データ要求信号がアサートされていなければ、ステップS41の処理が繰り返される。
【0124】
[ステップS42]外部ホスト200は、受信用レジスタ123のアドレスと受信用FIFO121a,121bのアドレスとの何れかを選択する。どちらのアドレスを選択するのかは、送信すべきデータの内容に応じて決定する。たとえば、内部CPU110に渡すべき実データを送信する場合、受信用FIFO121a,121bのアドレスを選択する。そして、実データの送信が終了し、データ終了情報を送信する場合、受信用レジスタ123のアドレスを選択する。
【0125】
[ステップS43]外部ホスト200は、選択されたアドレス宛にデータを送信する。受信用レジスタ123のアドレスが選択されたのであれば、受信用レジスタ123へデータを送信し、受信用FIFO121a,121bのアドレスが選択されたのであれば、受信用FIFO121a,121bへデータを送信する。その後、処理がステップS41に進められる。
【0126】
以上のようにして、外部ホスト200は、受信データ要求信号(RX_DRQX)がアサートされている場合、受信用FIFO121a,121bや受信用レジスタ123にデータを格納することができる。たとえば、一連のデータをリードする。なお、情報処理ユニット100から外部ホスト200へ送信するデータが無くなれば、送信データ要求信号(TX_DRQX)がネゲートされ、外部ホスト200から送信用レジスタ124や送信用FIFO122への読み取りアクセスは中断する。
【0127】
なお、外部ホスト200における図12、図13に示した処理機能は、予め用意されたプログラムを外部ホスト200内のCPUが実行することで実現することができる。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記録装置には、ハードディスク装置(HDD)、フレキシブルディスク(FD)、磁気テープなどがある。光ディスクには、DVD(Digital Versatile Disc)、DVD−RAM(Random Access Memory)、CD−ROM(Compact Disc Read Only Memory)、CD−R(Recordable)/RW(ReWritable)などがある。光磁気記録媒体には、MO(Magneto-Optical disc)などがある。
【0128】
プログラムを流通させる場合には、たとえば、そのプログラムが記録されたDVD、CD−ROMなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【0129】
プログラムを実行するコンピュータは、たとえば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【0130】
以上説明したように、本発明の実施の形態では、外部インタフェース部分に送信用FIFO(TX_FIFO)、受信用FIFO(RX_FIFO)と共に送信用レジスタ(TX_REG)、受信用レジスタ(RX_FIFO)を設けることにより外部との通信を可能にしている。外部ホスト200から受信用レジスタ123に通信制御情報が書き込まれると、割り込み信号がアサートされることで、内部CPU110は受信用レジスタ123への書き込みを認識できる。また、送信用レジスタ124への書き込み時は、書き込まれることで外部へのデータ送信要求信号をアサートすることにより、外部ホスト200は送信用レジスタ124にデータが書き込まれたことを認識できる。送信用レジスタ124のデータが既に読み込まれたものであるかどうかは、送信用レジスタ124内のデータをリードクリアすることで判別可能となる。
【0131】
このように、データ送受信の終了などの通信に必要となる情報を、レジスタでやりとりすることで、FIFO内部のデータを解析する必要がなく、内部CPU110の負荷が軽減される。すなわち、通信の状況に応じて、外部ホスト200もしくは内部CPU110は、通信する内容等の情報を相手に伝える必要がある。この時、データ送信側がアドレス信号(EX_A or AO)でレジスタを選択し、データを書き込むことにより、通信制御情報をFIFOを介さず相手に送ることが出来る。このことにより、内部CPU110はレジスタからのデータを通信制御情報であると認識すればよく、FIFOのデータが通信制御情報かデータかを解析する必要はなくなる。従って内部CPU110の負荷は軽減され、より良いパフォーマンスが期待できる。
【0132】
また、データ送受信中にレジスタを通じて任意の情報を交換することが出来る。すなわち、従来の外部接続インタフェースでは、FIFOのデータ内に通信制御情報が格納されるので、データを読み込んでからでないと情報のやりとりが出来ない構造となっていた。一方、本実施の形態ではレジスタに通信制御情報が格納されると内部CPU110に対して割り込みが発生するため、遅延無く、通信制御情報が内部CPU110に渡される。その結果、データ送受信の途中でも外部ホスト200と内部CPU110間の迅速な情報の送受信が可能である。
【0133】
このような、FIFOとは別に設けられたレジスタにより通信制御情報を送受信することで、通信データの転送効率を下げずに、他の情報を受け渡すことが可能となる。したがって、ネットワーク等のデータがストリームとして流れている場合に特に効果が大きくなる。たとえば、動画像データのストリーム配信を行いながら、そのストリームの転送効率を低下させずに、通信制御情報の受け渡しが可能である。
【0134】
また、レジスタにデータ終了情報を格納することで、FIFOのデータをリードしなくても、送受信の終了が判定できる。そのため、例えば1ポートRAMを使用したFIFOの場合、データがフルとならなくてもFIFOへのデータ書き込みを止め、データを読み出す判断が可能となる。すなわち、従来技術では、1ポートRAMを用いたFIFOでは、データがフルとなってからでないと割り込み信号もしくはデータ送受信要求信号がアサートされない。そのためデータの受信側ではFIFOがデータフルになるまでリードすることができない。一方、本実施の形態では、データ送受信終了となり、FIFOフルとなっていない状況でもレジスタにデータ終了情報を書き込むことにより、最後のデータが格納されたことが内部CPU110に通知される。その結果、FIFOがデータフルにならなくても、FIFOからのデータの読み込みを開始することが可能となる。
【0135】
なお、送信用レジスタ124をフリーのレジスタとして使用することもできる。送信用レジスタ124を用いて、例えば受信用FIFO121a,121b内の書き込み可能バイト数などの自由なデータを外部ホスト200へと送ることができる。これにより、外部接続インタフェース120の利用範囲が広がると共に、円滑なデータ通信を行うことが可能となる。
【0136】
同様に、受信用レジスタ123をフリーのレジスタとして使用することができる。受信用レジスタ123を用いて、例えば外部ホスト200側からの送信データサイズなどの自由なデータを送ることができる。これにより、外部接続インタフェース120の利用範囲が広がると共に、円滑なデータ通信を行うことが可能となる。
【0137】
(付記1) 第1のバスと第2のバスとの間のデータ通信を制御するバス間通信インタフェース装置において、
前記第1のバスに接続された第1の装置から送られた通信データを格納するバッファと、
前記通信データに関する通信制御情報を格納するレジスタと、
前記バッファに格納された前記通信データを前記第2のバスに接続された第2の装置に渡すと共に、前記レジスタに格納された前記通信制御情報を前記第2の装置に渡す制御回路と、
を有することを特徴とするバス間通信インタフェース装置。
【0138】
(付記2) 前記バッファは、先に格納したデータを先に出力する方式のバッファであることを特徴とする付記1記載のバス間通信インタフェース装置。
(付記3) 前記バッファは、複数のバッファ領域を有しており、それぞれのバッファ領域を交互に前記通信データの格納対象とすることを特徴とする付記1記載のバス間通信インタフェース装置。
【0139】
(付記4) 前記制御回路は、前記レジスタに前記通信制御情報が格納されると、前記第2の装置に対して割り込み信号を出力することを特徴とする付記1記載のバス間通信インタフェース装置。
【0140】
(付記5) 前記レジスタ内の未送信データの有無を示す情報を格納するステータスレジスタを更に有し、
前記制御回路は、前記レジスタに新たなデータが格納されたとき、および前記第2の装置により前記バッファのデータが読み出されたとき、前記ステータスレジスタの情報を更新することを特徴とする付記1記載のバス間通信インタフェース装置。
【0141】
(付記6) 第1のバスと第2のバスとの間のデータ通信を制御するバス間通信インタフェース装置において、
前記第1のバスに接続された第1の装置から送られた第1の通信データを格納する第1のバッファと、
前記第1の通信データに関する第1の通信制御情報を格納する第1のレジスタと、
前記第2のバスに接続された第2の装置から送られた第2の通信データを格納する第2のバッファと、
前記第2の通信データに関する第2の通信制御情報を格納する第2のレジスタと、
前記第1のバッファに格納された前記第1の通信データを前記第2の装置に渡すと共に、前記第1のレジスタに格納された前記第1の通信制御情報を前記第2の装置に渡し、更に前記第2のバッファに格納された前記第2の通信データを前記第1の装置に渡すと共に、前記第2のレジスタに格納された前記第2の通信制御情報を前記第1の装置に渡す制御回路と、
を有することを特徴とするバス間通信インタフェース装置。
【0142】
(付記7) 外部接続バスを介して接続された外部ホスト装置と連携した情報処理を行う情報処理ユニットにおいて、
内部CPUと、
前記外部ホスト装置から送られた受信データを格納する受信用バッファと、
前記受信データに関する受信用通信制御情報を格納する受信用レジスタと、
内部バスを介して前記内部CPUから送られた送信データを格納する送信用バッファと、
前記送信データに関する送信用通信制御情報を格納する送信用レジスタと、
前記受信用バッファに格納された前記受信データを前記内部CPUに渡すと共に、前記受信用レジスタに格納された前記受信用通信制御情報を前記内部CPUに渡し、更に前記送信用バッファに格納された前記送信データを前記外部ホスト装置に渡すと共に、前記送信用レジスタに格納された前記送信用通信制御情報を前記外部ホスト装置に渡す制御回路と、
を有することを特徴とする情報処理ユニット。
【0143】
(付記8) 前記制御回路は、前記受信用バッファが前記受信データで満たされたとき、および前記受信用レジスタに前記受信用通信制御情報が格納されたとき、前記内部CPUに対して割り込み信号を出力することを特徴とする付記7記載の情報処理ユニット。
【0144】
(付記9) 前記受信用レジスタ内の未送信データの有無を示す情報を格納するステータスレジスタを更に有し、
前記制御回路は、前記レジスタに新たなデータが格納されたとき、および前記第2の装置により前記バッファのデータが読み出されたとき、前記ステータスレジスタの情報を更新し、
前記内部CPUは、前記割り込み信号を受け取ると前記ステータスレジスタの内容を参照することを特徴とする付記8記載の情報処理ユニット。
【0145】
(付記10) 前記制御回路は、前記受信用バッファまたは前記受信用レジスタにデータが格納されたとき、前記外部ホスト装置に対して、送信データの受取を要求する送信データ要求信号を出力することを特徴とする付記7記載の情報処理ユニット。
【0146】
(付記11) 特定の情報処理を実行する情報処理ユニットと連携した処理を実行する外部ホスト装置において、
前記情報処理ユニットから送信データの受取を要求する送信データ要求信号が出力されている場合、前記情報処理ユニット内の送信バッファのアドレスを指定して送信データの読み込みを行うと共に、前記情報処理ユニット内の送信用レジスタのアドレスを指定して送信用通信制御情報の読み込みを行うデータ読み込み手段と、
前記情報処理ユニットからデータの受信可能を示す受信データ要求信号が出力されている場合、前記情報処理ユニット内の受信バッファのアドレスを指定して受信データの書き込みを行うと共に、前記情報処理ユニット内の受信用レジスタのアドレスを指定して受信用通信制御情報の書き込みを行うデータ書き込み手段と、
を有することを特徴とする外部ホスト装置。
【0147】
(付記12) 前記データ書き込み手段は、前記受信データの書き込みが完了したとき、前記受信用通信制御情報として、前記受信データの書き込みが終了したことを通知するデータ終了情報の書き込みを行うことを特徴とする付記11記載の外部ホスト装置。
【0148】
(付記13) 第1のバスに接続された第1の装置と第2のバスに接続された第2の装置との間のデータ通信を、バス間通信インタフェース装置を介して行うためのバス間通信制御方法において、
前記第1の装置が、前記第2の装置に渡すべき通信データを、前記バス間通信インタフェース装置内のバッファに格納し、
前記第1の装置が、前記通信データに関する通信制御情報を、前記バス間通信インタフェース装置内のレジスタに格納し、
前記バス間通信インタフェース装置が、前記バッファに前記通信データが満たされたとき、および前記レジスタに前記通信制御情報が格納されたときに、前記第2の装置に対して割り込み信号を出力し、
前記第2の装置が、前記割り込み信号に応答して前記バッファ内の前記通信データまたは、前記レジスタ内の前記通信制御情報を読み込む、
ことを特徴とするバス間通信制御方法。
【0149】
(付記14) 前記第1の装置は、前記通信制御情報として、前記通信データの書き込みが終了したことを通知するデータ終了情報を書き込み、
前記第2の装置は、前記データ終了情報を読み込むことで、前記通信データの終了を認識することを特徴とするバス間通信制御方法。
【0150】
【発明の効果】
以上説明したように本発明では、通信データをバッファを介して転送し、通信制御情報をレジスタを介して転送するようにしたため、通信データの内容を解析することなく通信制御情報の受け渡しが可能となり、通信データの送受信を効率よく行うことができる。
【図面の簡単な説明】
【図1】 実施の形態に適用される発明の概念図である。
【図2】 本発明の実施の形態に係る装置のハードウェア構成を示す図である。
【図3】 外部接続インタフェースの内部構成例を示す図である。
【図4】 ステータスレジスタのデータ構造例を示す第1の図である。
【図5】 ステータスレジスタのデータ構造例を示す第2の図である。
【図6】 データ受信時の処理手順を示すフローチャートである。
【図7】 データ送信時の処理手順を示すフローチャートである。
【図8】 内部バスの信号の構成例を示す図である。
【図9】 外部接続バスの信号構成例を示す図である。
【図10】 データ受信の際のタイミングチャートである。
【図11】 データ送信の際のタイミングチャートである。
【図12】 外部ホストにおけるデータ受信手順を示すフローチャートである。
【図13】 外部ホストにおけるデータ送信手順を示すフローチャートである。
【図14】 内部CPUにおける外部ホストからのデータの受信方法を示す概念図である。
【図15】 内部CPUにおける外部ホストからのデータの受信手順を示すフローチャートである。
【図16】 内部CPUにおける外部ホストへのデータの送信方法を示す概念図である。
【図17】 内部CPUにおける外部ホストへのデータの送信手順を示すフローチャートである。
【符号の説明】
1 バス間通信インタフェース装置
1a バッファ
1b レジスタ
1c 制御回路
2 第1の装置
3 第2の装置
4 第1のバス
5 第2のバス
10 外部接続バス
100 情報処理ユニット
110 内部CPU
120 外部接続インタフェース
130,140 周辺回路
200 外部ホスト[0001]
BACKGROUND OF THE INVENTION
The present invention provides an inter-bus communication interface device for transmitting and receiving data between a plurality of buses.In placeIn particular, inter-bus communication interface devices that transfer data via buffersIn placeRelated.
[0002]
[Prior art]
Various electronic devices such as a video camera may have an information processing unit for executing predetermined processing in addition to a CPU (Central Processing Unit) that controls the whole. For example, when an electronic device is connected to a LAN (Local Area Network), a LAN interface with a built-in CPU can be mounted to perform advanced processing such as encryption of communication data.
[0003]
Data communication is appropriately performed between an information processing unit incorporating a CPU (hereinafter referred to as an internal CPU) and an external host device (hereinafter referred to as an external host) that controls the entire electronic device. Note that the external host also has a CPU built therein, and in the interface of various devices that require data communication with such external devices, a FIFO (First-In First--) is generally used to ensure transfer efficiency. It uses a buffer called Out). The FIFO is a buffer of a system that outputs the previously stored data first. Data transmitted / received between the external host and the internal CPU is once written in the FIFO, and then the other party reads the data from the FIFO.
[0004]
FIG. 14 is a conceptual diagram illustrating a method of receiving data from an external host in the internal CPU. As shown in FIG. 14, a data receiving FIFO 920 is provided between the
[0005]
The
[0006]
FIG. 15 is a flowchart showing a procedure for receiving data from an external host in the internal CPU. In the following, the process illustrated in FIG. 15 will be described in order of step number.
[Step S111] The
[0007]
[Step S112] The FIFO 920 determines whether or not the buffer area in the FIFO 920 is filled with data. If the buffer area is not filled (not full), the process of step S111 is repeated.
[0008]
[Step S113] The FIFO 920 determines whether or not the buffer area in the FIFO 920 is filled with data. If the buffer area is full (full), the process proceeds to step S114.
[0009]
[Step S114] The FIFO 920 asserts an interrupt signal.
[Step S115] When the
[0010]
[Step S116] When the status of the
[0011]
[Step S117] Further, every time data is read from the
[0012]
FIG. 16 is a conceptual diagram illustrating a method of transmitting data to an external host in the internal CPU. As shown in FIG. 16, a data transmission FIFO 940 is provided between the
[0013]
The
[0014]
FIG. 17 is a flowchart showing a procedure for transmitting data to the external host in the internal CPU. In the following, the process illustrated in FIG. 17 will be described in order of step number.
[Step S131] The
[0015]
[Step S132] The FIFO 940 asserts a data transmission request signal.
[Step S133] The
[0016]
[Step S134] If the status of the FIFO 940 is not empty (not Empty), the
[Step S135] When the status of the FIFO 940 becomes empty (Empty), the
[0017]
In this way, data transmission / reception via the FIFO is performed.
In the above example, in the data transfer from the
[0018]
[Patent Document 1]
Japanese Patent Laid-Open No. 11-18122 (FIGS. 1 and 2)
[0019]
[Problems to be solved by the invention]
However, in the conventional technique, in order to detect the end of data transferred from the
[0020]
In addition, reading by the
[0021]
Note that the request circuit in
[0022]
The present invention has been made in view of the above points, and an inter-bus communication interface device capable of efficiently exchanging data between a plurality of devices connected to different buses.PlaceThe purpose is to provide.
[0023]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides an inter-bus communication interface device as shown in FIG. The inter-bus
[0024]
The
[0025]
According to such an inter-bus
[0026]
In the present invention, in order to solve the above-mentioned problem, in the inter-bus communication interface device for controlling data communication between the first bus and the second bus, the first bus connected to the first bus A plurality of buffer areas for storing communication data sent from the apparatus, wherein each of the buffer areas alternately stores the communication data; and when the buffer completes the storage of the communication data, the first A register that stores communication control information indicating the end of the communication data sent from the device, and a buffer area that stores the communication data among the buffer areas is connected to the second bus. A first flag for notifying the device, and a second flag for notifying the second device whether or not the communication control information is stored in the register. When the storage of the communication data is completed by the status register and the buffer, the first flag indicating the buffer area in which the communication data is stored is set in the status register, and the communication control information is stored in the register. Then, the second flag is set, and it is detected that the buffer area to be stored with the communication data is filled with the communication data, and that the communication control information is stored in the register. An interrupt signal that prompts the second device to read the status register to the second device that reads the communication data stored in the buffer and the communication control information stored in the register according to the setting contents of the status register. An inter-bus communication interface device, There is provided.
[0027]
In the present invention, in order to solve the above-mentioned problem, in the inter-bus communication interface device for controlling data communication between the first bus and the second bus, the first bus connected to the first bus A plurality of buffer areas for storing communication data sent from the apparatus, wherein each of the buffer areas alternately stores the communication data; and when the buffer completes the storage of the communication data, the first A register that stores communication control information indicating the end of the communication data sent from the device, and a buffer area that stores the communication data among the buffer areas is connected to the second bus. A first flag for notifying the device, and a second flag for notifying the second device whether or not the communication control information is stored in the register. When the storage of the communication data is completed by the status register and the buffer, the first flag indicating the buffer area in which the communication data is stored is set in the status register, and the communication control information is stored in the register. Then, the second flag is set, and it is detected that the buffer area to be stored with the communication data is filled with the communication data, and that the communication control information is stored in the register. When the status register indicates that the buffer is full after reading the setting contents of the status register, the communication data stored in the buffer is read, and the status register reads predetermined data in the register. Indicates that the communication is stored in the register. To the second device for reading the control information, and a control circuit for outputting an interrupt signal to prompt the reading of the status register, the bus communication interface apparatus characterized by having provided.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, the outline of the invention applied to the embodiment will be described, and then the specific contents of the embodiment will be described.
[0030]
FIG. 1 is a conceptual diagram of the invention applied to the embodiment. The inter-bus
[0031]
In such a device, the
[0032]
In this way, the
[0033]
Although FIG. 1 shows only the configuration of data communication from the
[0034]
FIG. 2 is a diagram showing a hardware configuration of the apparatus according to the embodiment of the present invention. As shown in FIG. 2, the
[0035]
The
[0036]
The
[0037]
In the apparatus having such a circuit configuration, data communication is performed between the
[0038]
FIG. 3 is a diagram illustrating an internal configuration example of the external connection interface. The
[0039]
The control
[0040]
The control
[0041]
The
[0042]
The
[0043]
The
[0044]
The
[0045]
The
[0046]
The
[0047]
The
[0048]
The
[0049]
Next, the data structure of the
FIG. 4 is a first diagram illustrating an exemplary data structure of the status register. FIG. 5 is a second diagram illustrating an exemplary data structure of the status register. The
[0050]
As shown in FIG. 4, the 31st to 10th bits are bits that are not currently used and are reserved for future use. The initial value is “0”.
The 7th and 6th bits have a bit name “TX_FIFO”, an initial value “00”, and access restriction can only be read (R). These two bits indicate the status status of the
[0051]
The fifth and fourth bits have a bit name “RX_FIFO_B”, an initial value “00”, and access restriction is only possible for read (R). These two bits indicate the status of the
[0052]
The third bit and the second bit have a bit name “RX_FIFO_A”, an initial value “00”, and the access restriction can only be read (R). These two bits indicate the status of the
[0053]
The first bit has a bit name “TX_REG_OUT”, an initial value “0”, and access restriction is possible only for read (R). This bit indicates the status status of the
[0054]
The 0th bit is a bit name “RX_REG_IN”, an initial value “0”, and access restriction is only possible for read (R). This bit indicates the status status of the
[0055]
In the above configuration, the following processing is performed.
First, processing for receiving data from the
FIG. 6 is a flowchart showing a processing procedure at the time of data reception. In the following, the process illustrated in FIG. 6 will be described in order of step number.
[0056]
[Step S11] The
[0057]
[Step S12] The
[0058]
At this time, the control block 127 sets a value indicating that the reception FIFO is full of data in the
[0059]
In addition, the
[0060]
[Step S13] The
[0061]
[Step S14] The
[0062]
[Step S15] The
[0063]
[Step S16] The
[0064]
When data in the reception FIFO is read by the
[0065]
Thereafter, the process proceeds to step S11, and the writing from the
[Step S17] The
[0066]
[Step S18] When the
[0067]
As described above, by passing the communication control information through the
[0068]
FIG. 7 is a flowchart showing a processing procedure during data transmission. In the following, the process illustrated in FIG. 7 will be described in order of step number.
[Step S <b> 21] The
[0069]
When writing of data to the
[0070]
[Step S22] The
[0071]
[Step S23] The
[Step S24] When the data transmission request signal is asserted, the
[0072]
[Step S25] The
[0073]
FIG. 8 is a diagram illustrating a configuration example of signals of the internal bus. The
The name of the signal communicated with the signal line whose terminal name is “MCLK0” is “clock signal” and is an input signal to the
[0074]
The name of the signal communicated with the signal line whose terminal name is “RSTXI” is “reset signal”, which is an input signal to the
[0075]
The name of the signal communicated with the signal line whose terminal name is “A0 [3: 0]” is “address bus”, which is an input signal to the
[0076]
The name of the signal communicated with the signal line whose terminal name is “DO [31: 0]” is “write data bus”, which is an input signal to the
[0077]
The name of the signal communicated with the signal line whose terminal name is “DI [31: 0]” is “read data bus”, which is an output signal from the
[0078]
The name of the signal communicated with the signal line whose terminal name is “RDX0” is “read strobe signal”, which is an input signal to the
[0079]
The name of the signal communicated with the signal line having the terminal name “WRX0 [3: 0]” is “write strobe signal”, which is an input signal to the
[0080]
The name of the signal communicated with the signal line whose terminal name is “CSX” is “chip select signal”, which is an input signal to the
[0081]
The name of the signal communicated with the signal line whose terminal name is “INT” is “interrupt signal”, which is an output signal from the
[0082]
FIG. 9 is a diagram illustrating a signal configuration example of the external connection bus. The
The name of the signal communicated with the signal line whose terminal name is “EX_DI [15: 0]” is “input data bus”, which is an input signal to the
[0083]
The name of the signal communicated with the signal line whose terminal name is “EX_DO [15: 0]” is “output data bus”, which is an output signal from the
[0084]
The name of the signal communicated with the signal line whose terminal name is “EX_DOE” is “data bus direction switching signal”, which is an output signal from the
[0085]
The name of the signal communicated with the signal line whose terminal name is “EX_CSX” is “chip select signal”, which is an input signal to the
[0086]
The name of the signal communicated with the signal line whose terminal name is “EX_A” is “address signal”, which is an input signal to the
[0087]
The name of the signal communicated with the signal line whose terminal name is “EX_RDX” is “read strobe signal”, which is an input signal to the
[0088]
The name of the signal communicated with the signal line whose terminal name is “EX_WRX” is “write strobe signal”, which is an input signal to the
[0089]
The name of the signal communicated with the signal line having the terminal name “RX_DRQX” is “reception data request signal”, which is an output signal from the
[0090]
The name of the signal communicated with the signal line having the terminal name “TX_DRQX” is “transmission data request signal”, which is an output signal from the
[0091]
Data communication between the
[0092]
FIG. 10 is a timing chart at the time of data reception. In FIG. 10, the signal of the
[0093]
As signals of the
[0094]
In FIG. 10, the interrupt signal is high active, and the other signals are low active. When the external address signal (EX_A) is low, the register is selected, and when it is high, the FIFO is selected. The reception register input status (RX_REG_IN) is the value of the 0th bit of the
[0095]
An interrupt signal is generated when the receiving
[0096]
Hereinafter, the transition of the signal shown in FIG. 10 will be described in time series.
First, at time t1, data to be passed to the
[0097]
At time t2 (one cycle after time t1), the chip select signal (EX_CSX) and the write strobe signal (EX_WRX) are asserted, and communication control information is output from the
[0098]
At time t3 (one cycle after time t2), the interrupt signal (INT) of the
[0099]
At time t4 (one cycle after time t3), the chip select signal (EX_CSX) and the write strobe signal (EX_WRX) are negated. At this time, the output of communication data from the
[0100]
At time t5 (one cycle after time t4), the
At time t6 (one cycle after time t5), the
[0101]
At time t7 (one cycle after time t6), the contents of the
[0102]
At time t8 (one cycle after time t7), the chip select signal (CSX) and the read strobe signal (RDXO) are negated.
At time t9 (one cycle after time t8), the
[0103]
At time t10 (one cycle after time t9), the chip select signal (CSX) and the read strobe signal (RDXO) are asserted.
At time t11 (one cycle after time t10), the contents of the
[0104]
At time t12 (one cycle after time t11), the chip select signal (CSX) and the read strobe signal (RDXO) are negated.
At time t13 (one cycle after time t12), the
[0105]
Next, processing at the time of data transmission will be described.
FIG. 11 is a timing chart for data transmission. In FIG. 11, the signal of the
[0106]
As signals of the
[0107]
In FIG. 11, the interrupt signal (INT) is high active (valid when 1), and all other signals are low active (valid when 0). When the address signal (EX_A) of the
[0108]
Hereinafter, the transition of the signal shown in FIG. 11 will be described in time series.
First, at time t21, the
[0109]
At time t22 (one cycle after time t21), the chip select signal (CSX) and the write strobe signal (WRXO [3: 0]) are asserted.
At time t23 (one cycle after time t22), communication data is written to the
[0110]
At time t24 (one cycle after time t23), the chip select signal (CSX) and the write strobe signal (WRXO [3: 0]) are negated.
At time t25 (one cycle after time t24), output of the address of the
[0111]
At time t26 (one cycle after time t25), the chip select signal (EX_CSX) and the read strobe signal (EX_RDX) of the
At time t27 (one cycle after time t26), the communication data stored in the
[0112]
At time t28 (one cycle after time t27), the chip select signal (EX_CSX) and the read strobe signal (EX_RDX) of the
[0113]
At time t29 (one cycle after time t28), the
[0114]
At time t30 (two cycles after time t29), the
At time t31 (one cycle after time t30), the chip select signal (CSX) and the read strobe signal (RDXO) are asserted.
[0115]
At time t32 (one cycle after time t31), the data in the
[0116]
At time t33 (one cycle after time t32), the chip select signal (CSX) and the read strobe signal (RDXO) are negated.
At time t34 (one cycle after time t33), the
[0117]
As described above, data communication is performed between the
[0118]
In order to realize the present embodiment, it is necessary to appropriately switch the address designation when the
[0119]
FIG. 12 is a flowchart showing a data reception procedure in the external host. In the following, the process illustrated in FIG. 12 will be described in order of step number.
[Step S31] The
[0120]
[Step S32] The
[0121]
[Step S33] The
[0122]
As described above, the
[0123]
FIG. 13 is a flowchart showing a data transmission procedure in the external host. In the following, the process illustrated in FIG. 13 will be described in order of step number.
[Step S41] The
[0124]
[Step S42] The
[0125]
[Step S43] The
[0126]
As described above, the
[0127]
It should be noted that the processing functions shown in FIGS. 12 and 13 in the
[0128]
When distributing the program, for example, portable recording media such as a DVD and a CD-ROM in which the program is recorded are sold. It is also possible to store the program in a storage device of a server computer and transfer the program from the server computer to another computer via a network.
[0129]
The computer that executes the program stores, for example, the program recorded on the portable recording medium or the program transferred from the server computer in its own storage device. Then, the computer reads the program from its own storage device and executes processing according to the program. The computer can also read the program directly from the portable recording medium and execute processing according to the program. In addition, each time the program is transferred from the server computer, the computer can sequentially execute processing according to the received program.
[0130]
As described above, in the embodiment of the present invention, the external interface part is provided with the transmission FIFO (TX_FIFO), the reception FIFO (RX_FIFO), the transmission register (TX_REG), and the reception register (RX_FIFO). Communication with is possible. When communication control information is written from the
[0131]
In this way, by exchanging information necessary for communication such as the end of data transmission / reception with the register, it is not necessary to analyze the data in the FIFO, and the load on the
[0132]
Also, any information can be exchanged through the register during data transmission / reception. That is, in the conventional external connection interface, the communication control information is stored in the FIFO data, so that the information cannot be exchanged unless the data is read. On the other hand, in this embodiment, when communication control information is stored in a register, an
[0133]
By transmitting / receiving the communication control information using a register provided separately from the FIFO, it is possible to pass other information without lowering the communication data transfer efficiency. Therefore, the effect is particularly great when data such as a network flows as a stream. For example, it is possible to deliver communication control information while performing stream distribution of moving image data without reducing the transfer efficiency of the stream.
[0134]
Further, by storing the data end information in the register, it is possible to determine the end of transmission / reception without reading the FIFO data. Therefore, for example, in the case of a FIFO using a 1-port RAM, it is possible to determine whether to stop writing data to the FIFO and read the data even if the data is not full. That is, in the conventional technique, in the FIFO using the 1-port RAM, the interrupt signal or the data transmission / reception request signal is not asserted until the data is full. Therefore, the data receiving side cannot read until the FIFO is full of data. On the other hand, in the present embodiment, even when data transmission / reception ends and the FIFO is not full, data end information is written to the register to notify the
[0135]
The
[0136]
Similarly, the
[0137]
(Supplementary Note 1) In an inter-bus communication interface device that controls data communication between a first bus and a second bus,
A buffer for storing communication data sent from the first device connected to the first bus;
A register for storing communication control information related to the communication data;
A control circuit for passing the communication data stored in the buffer to a second device connected to the second bus and passing the communication control information stored in the register to the second device;
A bus-to-bus communication interface device.
[0138]
(Additional remark 2) The said buffer is a buffer of the system which outputs the data stored previously, The communication between buses of
(Supplementary note 3) The inter-bus communication interface device according to
[0139]
(Supplementary note 4) The inter-bus communication interface device according to
[0140]
(Additional remark 5) It further has a status register which stores the information which shows the presence or absence of the unsent data in the said register,
The control circuit updates information in the status register when new data is stored in the register and when data in the buffer is read out by the second device. The inter-bus communication interface device described.
[0141]
(Supplementary Note 6) In the inter-bus communication interface device for controlling data communication between the first bus and the second bus,
A first buffer for storing first communication data sent from a first device connected to the first bus;
A first register for storing first communication control information related to the first communication data;
A second buffer for storing second communication data sent from a second device connected to the second bus;
A second register for storing second communication control information related to the second communication data;
Passing the first communication data stored in the first buffer to the second device, and passing the first communication control information stored in the first register to the second device; Further, the second communication data stored in the second buffer is transferred to the first device, and the second communication control information stored in the second register is transferred to the first device. A control circuit;
A bus-to-bus communication interface device.
[0142]
(Supplementary Note 7) In an information processing unit that performs information processing in cooperation with an external host device connected via an external connection bus,
An internal CPU;
A receiving buffer for storing received data sent from the external host device;
A reception register for storing communication control information for reception related to the reception data;
A transmission buffer for storing transmission data sent from the internal CPU via an internal bus;
A transmission register for storing transmission communication control information related to the transmission data;
The reception data stored in the reception buffer is transferred to the internal CPU, the reception communication control information stored in the reception register is transferred to the internal CPU, and further stored in the transmission buffer. A control circuit for passing transmission data to the external host device and passing the transmission communication control information stored in the transmission register to the external host device;
An information processing unit comprising:
[0143]
(Supplementary Note 8) The control circuit outputs an interrupt signal to the internal CPU when the reception buffer is filled with the reception data and when the reception communication control information is stored in the reception register. The information processing unit according to
[0144]
(Additional remark 9) It further has a status register for storing information indicating the presence / absence of untransmitted data in the reception register,
The control circuit updates information in the status register when new data is stored in the register and when data in the buffer is read out by the second device,
9. The information processing unit according to claim 8, wherein the internal CPU refers to the contents of the status register when receiving the interrupt signal.
[0145]
(Supplementary Note 10) When data is stored in the reception buffer or the reception register, the control circuit outputs a transmission data request signal for requesting reception of transmission data to the external host device. The information processing unit according to
[0146]
(Supplementary Note 11) In an external host device that executes processing in cooperation with an information processing unit that executes specific information processing,
When a transmission data request signal requesting reception of transmission data is output from the information processing unit, the transmission data is read by designating an address of a transmission buffer in the information processing unit, and in the information processing unit A data reading means for reading the communication control information for transmission by designating the address of the transmission register,
When a reception data request signal indicating that data can be received is output from the information processing unit, the reception data is written by designating an address of a reception buffer in the information processing unit, and in the information processing unit Data writing means for designating the address of the register for reception and writing communication control information for reception;
An external host device characterized by comprising:
[0147]
(Supplementary Note 12) When the writing of the received data is completed, the data writing unit writes data end information notifying that the writing of the received data is completed as the communication control information for reception. The external host device according to
[0148]
(Supplementary Note 13) Between buses for performing data communication between the first device connected to the first bus and the second device connected to the second bus via the inter-bus communication interface device In the communication control method,
The first device stores communication data to be passed to the second device in a buffer in the inter-bus communication interface device,
The first device stores communication control information related to the communication data in a register in the inter-bus communication interface device;
The inter-bus communication interface device outputs an interrupt signal to the second device when the communication data is filled in the buffer and when the communication control information is stored in the register,
The second device reads the communication data in the buffer or the communication control information in the register in response to the interrupt signal;
A bus inter-bus communication control method.
[0149]
(Supplementary Note 14) The first device writes data end information notifying that writing of the communication data has ended as the communication control information,
The inter-bus communication control method, wherein the second device recognizes the end of the communication data by reading the data end information.
[0150]
【The invention's effect】
As described above, according to the present invention, communication data is transferred via a buffer and communication control information is transferred via a register, so that communication control information can be transferred without analyzing the contents of communication data. Therefore, transmission / reception of communication data can be performed efficiently.
[Brief description of the drawings]
FIG. 1 is a conceptual diagram of an invention applied to an embodiment.
FIG. 2 is a diagram showing a hardware configuration of an apparatus according to an embodiment of the present invention.
FIG. 3 is a diagram illustrating an internal configuration example of an external connection interface;
FIG. 4 is a first diagram illustrating a data structure example of a status register.
FIG. 5 is a second diagram illustrating a data structure example of a status register.
FIG. 6 is a flowchart showing a processing procedure when data is received.
FIG. 7 is a flowchart showing a processing procedure during data transmission.
FIG. 8 is a diagram illustrating a configuration example of signals of an internal bus.
FIG. 9 is a diagram illustrating a signal configuration example of an external connection bus.
FIG. 10 is a timing chart at the time of data reception.
FIG. 11 is a timing chart at the time of data transmission.
FIG. 12 is a flowchart showing a data reception procedure in the external host.
FIG. 13 is a flowchart showing a data transmission procedure in the external host.
FIG. 14 is a conceptual diagram illustrating a method of receiving data from an external host in an internal CPU.
FIG. 15 is a flowchart showing a procedure for receiving data from an external host in the internal CPU;
FIG. 16 is a conceptual diagram illustrating a method for transmitting data to an external host in an internal CPU.
FIG. 17 is a flowchart showing a procedure for transmitting data to an external host in the internal CPU.
[Explanation of symbols]
1 Inter-bus communication interface device
1a buffer
1b register
1c Control circuit
2 First device
3 Second device
4 First bus
5 Second bus
10 External connection bus
100 Information processing unit
110 Internal CPU
120 External interface
130,140 peripheral circuit
200 External host
Claims (3)
前記第1のバスに接続された第1の装置から送られた通信データを格納する複数のバッファ領域を備え、前記各バッファ領域を交互に前記通信データの格納対象とするバッファと、
前記バッファが前記通信データの格納を完了すると、前記第1の装置から送られた前記通信データの終端を示す通信制御情報を格納するレジスタと、
前記各バッファ領域のうち、前記通信データを格納したバッファ領域を前記第2のバスに接続された第2の装置に通知するための第1のフラグと、前記レジスタに前記通信制御情報が格納されているか否かを前記第2の装置に通知するための第2のフラグと、を格納するステータスレジスタと、
前記バッファが前記通信データの格納を完了すると前記ステータスレジスタに前記通信データが格納された前記バッファ領域を示す前記第1のフラグを設定し、前記レジスタに前記通信制御情報が格納されると前記第2のフラグを設定し、前記通信データの格納対象のバッファ領域が前記通信データで満たされたことを検知した場合、および、前記レジスタに前記通信制御情報が格納されたことを検知した場合に、前記ステータスレジスタの設定内容により前記バッファに格納された前記通信データおよび前記レジスタに格納された前記通信制御情報を読み取る前記第2の装置に前記ステータスレジスタの読み取りを促す割り込み信号を出力する制御回路と、
を有することを特徴とするバス間通信インタフェース装置。In an inter-bus communication interface device that controls data communication between a first bus and a second bus,
A plurality of buffer areas for storing communication data sent from the first device connected to the first bus, wherein the buffer areas alternately store the communication data; and
When the buffer completes storing the communication data, a register for storing communication control information indicating the end of the communication data sent from the first device;
Of the buffer areas, a first flag for notifying a buffer area storing the communication data to a second device connected to the second bus, and the communication control information is stored in the register. A status register for storing a second flag for notifying the second device whether or not
When the buffer completes storing the communication data, the first flag indicating the buffer area in which the communication data is stored is set in the status register, and when the communication control information is stored in the register, the first flag is set. 2 flag is set, when it is detected that the buffer area for storing the communication data is filled with the communication data, and when it is detected that the communication control information is stored in the register, A control circuit that outputs an interrupt signal for urging the second device to read the status register to the second device that reads the communication data stored in the buffer and the communication control information stored in the register according to the setting contents of the status register; ,
A bus-to-bus communication interface device.
前記第1のバスに接続された第1の装置から送られた通信データを格納する複数のバッファ領域を備え、前記各バッファ領域を交互に前記通信データの格納対象とするバッファと、 A plurality of buffer areas for storing communication data sent from the first device connected to the first bus, wherein the buffer areas alternately store the communication data; and
前記バッファが前記通信データの格納を完了すると、前記第1の装置から送られた前記通信データの終端を示す通信制御情報を格納するレジスタと、 When the buffer completes storing the communication data, a register for storing communication control information indicating the end of the communication data sent from the first device;
前記各バッファ領域のうち、前記通信データを格納したバッファ領域を前記第2のバスに接続された第2の装置に通知するための第1のフラグと、前記レジスタに前記通信制御情報が格納されているか否かを前記第2の装置に通知するための第2のフラグと、を格納するステータスレジスタと、 Of the buffer areas, a first flag for notifying a buffer area storing the communication data to a second device connected to the second bus, and the communication control information is stored in the register. A status register for storing a second flag for notifying the second device whether or not
前記バッファが前記通信データの格納を完了すると前記ステータスレジスタに前記通信データが格納された前記バッファ領域を示す前記第1のフラグを設定し、前記レジスタに前記通信制御情報が格納されると前記第2のフラグを設定し、前記通信データの格納対象のバッファ領域が前記通信データで満たされたことを検知した場合、および、前記レジスタに前記通信制御情報が格納されたことを検知した場合に、前記ステータスレジスタの設定内容の読み取り後前記ステータスレジスタが前記バッファがフルであることを示す場合には前記バッファに格納された前記通信データを読み取り、前記ステータスレジスタが前記レジスタに所定データが設定されたことを示す場合には前記レジスタに格納された前記通信制御情報を読み取る前記第2の装置に、前記ステータスレジスタの読み取りを促す割り込み信号を出力する制御回路と、 When the buffer completes storing the communication data, the first flag indicating the buffer area in which the communication data is stored is set in the status register, and when the communication control information is stored in the register, the first flag is set. 2 flag is set, when it is detected that the buffer area for storing the communication data is filled with the communication data, and when it is detected that the communication control information is stored in the register, When the status register indicates that the buffer is full after reading the setting contents of the status register, the communication data stored in the buffer is read, and the status register is set with predetermined data in the register. To read the communication control information stored in the register. The device, and a control circuit for outputting an interrupt signal to prompt the reading of the status register,
を有することを特徴とするバス間通信インタフェース装置。 A bus-to-bus communication interface device.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003090293A JP4514411B2 (en) | 2003-03-28 | 2003-03-28 | Inter-bus communication interface device |
US10/790,176 US20040193763A1 (en) | 2003-03-28 | 2004-03-02 | Inter-bus communication interface device and data security device |
US12/580,993 US8832460B2 (en) | 2003-03-28 | 2009-10-16 | Inter-bus communication interface device and data security device |
US14/297,200 US9378165B2 (en) | 2003-03-28 | 2014-06-05 | Inter-bus communication interface device |
US15/181,201 US9942207B2 (en) | 2003-03-28 | 2016-06-13 | Security network controller |
US15/897,867 US10609005B2 (en) | 2003-03-28 | 2018-02-15 | Security network controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003090293A JP4514411B2 (en) | 2003-03-28 | 2003-03-28 | Inter-bus communication interface device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004295778A JP2004295778A (en) | 2004-10-21 |
JP4514411B2 true JP4514411B2 (en) | 2010-07-28 |
Family
ID=33403957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003090293A Expired - Lifetime JP4514411B2 (en) | 2003-03-28 | 2003-03-28 | Inter-bus communication interface device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4514411B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008305232A (en) * | 2007-06-08 | 2008-12-18 | Fujitsu Microelectronics Ltd | Pc card system |
WO2015029185A1 (en) * | 2013-08-29 | 2015-03-05 | 株式会社日立製作所 | Information processing system and information processing method |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003022248A (en) * | 2001-07-06 | 2003-01-24 | Sony Corp | Bus bridge circuit and data transferring method |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04369756A (en) * | 1991-02-28 | 1992-12-22 | Oki Electric Ind Co Ltd | Data transfer method |
-
2003
- 2003-03-28 JP JP2003090293A patent/JP4514411B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003022248A (en) * | 2001-07-06 | 2003-01-24 | Sony Corp | Bus bridge circuit and data transferring method |
Also Published As
Publication number | Publication date |
---|---|
JP2004295778A (en) | 2004-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1389760B1 (en) | Data transfer control system, program and data transfer control method | |
EP2309396A2 (en) | Hardware assisted inter-processor communication | |
JPS62221057A (en) | Method and apparatus for generating pointer address | |
EP0780773B1 (en) | Asynchronous bus bridge | |
EP1820309A2 (en) | Streaming memory controller | |
US20020184453A1 (en) | Data bus system including posted reads and writes | |
US9015380B2 (en) | Exchanging message data in a distributed computer system | |
EP2214103B1 (en) | I/O controller and descriptor transfer method | |
KR102106541B1 (en) | Method for arbitrating shared resource access and shared resource access arbitration apparatus and shared resource apparatus access arbitration system for performing the same | |
US8037254B2 (en) | Memory controller and method for coupling a network and a memory | |
EP1253520B1 (en) | Apparatus for issuing command for high-speed serial interface | |
JP4514411B2 (en) | Inter-bus communication interface device | |
JP2004349836A (en) | Electronic apparatus, and method for apparatus and data transfer control | |
JPH1040215A (en) | Pci bus system | |
US6715021B1 (en) | Out-of-band look-ahead arbitration method and/or architecture | |
JP2002366427A (en) | Inter-processor communication system, and inter- processor communication method to be used for the system | |
KR100950356B1 (en) | Data transfer unit with support for multiple coherency granules | |
JP2004070423A (en) | Usb controller and method of controlling data transfer thereof | |
JP2004056376A (en) | Semiconductor device and data transfer control method | |
JP5211537B2 (en) | Interface circuit | |
JP3458037B2 (en) | Split bus control method | |
EP1459191B1 (en) | Communication bus system | |
CN116149453A (en) | Controller, electronic device and data transmission system | |
JP2007011884A (en) | Data transfer unit | |
JP2002374310A (en) | Packet processor and packet processing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060202 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090105 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090113 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090316 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091013 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100420 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100511 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4514411 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |