JP5211537B2 - Interface circuit - Google Patents

Interface circuit Download PDF

Info

Publication number
JP5211537B2
JP5211537B2 JP2007107672A JP2007107672A JP5211537B2 JP 5211537 B2 JP5211537 B2 JP 5211537B2 JP 2007107672 A JP2007107672 A JP 2007107672A JP 2007107672 A JP2007107672 A JP 2007107672A JP 5211537 B2 JP5211537 B2 JP 5211537B2
Authority
JP
Japan
Prior art keywords
processor
data
access information
read
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007107672A
Other languages
Japanese (ja)
Other versions
JP2008269035A (en
Inventor
克也 津下
豊 小菅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007107672A priority Critical patent/JP5211537B2/en
Publication of JP2008269035A publication Critical patent/JP2008269035A/en
Application granted granted Critical
Publication of JP5211537B2 publication Critical patent/JP5211537B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Information Transfer Systems (AREA)

Description

本発明はインターフェース回路に関し、特にプロセッサとデバイスとのデータのやり取りを仲介するインターフェース回路に関する。   The present invention relates to an interface circuit, and more particularly to an interface circuit that mediates data exchange between a processor and a device.

近年、CPU(Central Processing Unit)などのプロセッサの処理速度が高速化しているが、それにより制御される各種デバイスのインターフェース速度は十分追従していない。デバイスによっては、電源投入後の起動に時間がかかるものや特性等の安定に時間がかかるものも存在する。   In recent years, the processing speed of a processor such as a CPU (Central Processing Unit) has been increased, but the interface speed of various devices controlled thereby has not sufficiently followed. Depending on the device, there are devices that take time to start up after power-on and devices that take time to stabilize characteristics.

図9は、プロセッサによる電子デバイス制御を説明する図である。図の回路ブロックは、例えば、光伝送装置の回路ブロックであり、プロセッサ101と、EEPROM(Electrically Erasable Programmable Read-only Memory)102、LSI(Large Scale Integration)103,107、光モジュール104,109、増幅器105,108、およびASSPLSI(Application Specific Standard Product LSI)106の電子デバイスとが示してある。   FIG. 9 is a diagram for explaining electronic device control by the processor. The circuit block shown in the figure is, for example, a circuit block of an optical transmission apparatus, and includes a processor 101, an EEPROM (Electrically Erasable Programmable Read-only Memory) 102, LSIs (Large Scale Integration) 103 and 107, optical modules 104 and 109, and an amplifier. 105 and 108, and electronic devices of ASSP LSI (Application Specific Standard Product LSI) 106 are shown.

プロセッサ101は、CPUやDSP(Digital Signal Processor)などのプロセッサである。バス111は、プロセッサ101と直接データのやり取りを行うバスであり、例えば、PCI(Peripheral Component Interconnect)バスなどである。   The processor 101 is a processor such as a CPU or a DSP (Digital Signal Processor). The bus 111 is a bus that directly exchanges data with the processor 101, and is, for example, a PCI (Peripheral Component Interconnect) bus.

電子デバイスは、バスブリッジ回路やコントローラなどのI/F(InterFace)回路121〜128を介してバス111と接続される。バス112,117は、例えば、I2Cバスであり、バス113,116は、RS−232Cである。また、バス114は、バス111よりバスサイクルの遅い低速バスであり、バス115は、バス111よりバス幅の狭い狭帯域バスである。   The electronic device is connected to the bus 111 via I / F (InterFace) circuits 121 to 128 such as a bus bridge circuit and a controller. The buses 112 and 117 are, for example, I2C buses, and the buses 113 and 116 are RS-232C. The bus 114 is a low-speed bus whose bus cycle is slower than that of the bus 111, and the bus 115 is a narrow-band bus whose bus width is narrower than that of the bus 111.

I/F回路121〜128は、プロセッサ101と接続されているバス111を別のバスに適合するようにデータ変換等し、プロセッサ101と電子デバイスのデータのやり取りを仲介する。プロセッサ101は、I/F回路121〜128を介して、各電子デバイスに対してデータのリード/ライトアクセスを行う。   The I / F circuits 121 to 128 convert data such that the bus 111 connected to the processor 101 is compatible with another bus, and mediate exchange of data between the processor 101 and the electronic device. The processor 101 performs data read / write access to each electronic device via the I / F circuits 121 to 128.

図10は、プロセッサのライト動作タイミングの例を示した図である。プロセッサ101は、電子デバイスにデータを書き込むとき、データを書き込む電子デバイスのライトアドレスとライトデータとを出力する。また、データを書き込む電子デバイスを選択するためのチップセレクトと電子デバイスにデータを書き込むためのライトイネーブル信号を出力する。   FIG. 10 is a diagram illustrating an example of the write operation timing of the processor. When writing data to the electronic device, the processor 101 outputs a write address and write data of the electronic device to which the data is written. Further, a chip select for selecting an electronic device to which data is written and a write enable signal for writing data to the electronic device are output.

これにより、プロセッサ101から出力されたライトデータは、選択された電子デバイスに書き込まれ、データが書き込まれた電子デバイスは、プロセッサ101に対し、アクノリッジを返す。プロセッサ101は、電子デバイスからアクノリッジを受信すると、次のアクセスを開始することができる。   As a result, the write data output from the processor 101 is written to the selected electronic device, and the electronic device to which the data has been written returns an acknowledge to the processor 101. When the processor 101 receives an acknowledge from the electronic device, the processor 101 can start the next access.

電子デバイスのインターフェースクロックがバス111の動作クロックに対して低速の場合や電子デバイスの応答時間がかかる場合などには、図10の矢印A101に示すように、アクノリッジが返されるまでの時間が長くなる。また、電子デバイスのバスのビット幅がプロセッサ101のバスに比べて小さい場合には、I/F回路は、プロセッサ101の1度のアクセスに対し、複数回のアクセスを電子デバイスに繰り返さなければならず、アクノリッジが返されるまでの時間が長くなる。この場合、プロセッサ101は、直ちに次のアクセスを開始することができない。   When the interface clock of the electronic device is slower than the operation clock of the bus 111 or when the response time of the electronic device is long, the time until the acknowledgment is returned becomes longer as shown by the arrow A101 in FIG. . In addition, when the bit width of the bus of the electronic device is smaller than that of the processor 101, the I / F circuit must repeat multiple accesses to the electronic device for one access of the processor 101. First, the time until the acknowledge is returned becomes longer. In this case, the processor 101 cannot immediately start the next access.

図11は、プロセッサのリード動作タイミングの例を示した図である。プロセッサ101は、電子デバイスからデータを読み出すとき、データを読み出す電子デバイスのリードアドレスを出力する。また、データを読み出す電子デバイスを選択するためのチップセレクトとデータを読み出すためのリードイネーブルとを出力する。   FIG. 11 is a diagram illustrating an example of the read operation timing of the processor. When reading data from the electronic device, the processor 101 outputs a read address of the electronic device from which the data is read. Further, a chip select for selecting an electronic device from which data is read and a read enable for reading data are output.

これにより、電子デバイスからリードデータとアクノリッジが出力され、プロセッサ101は、そのリードデータを読み出すことができる。
上述のライト動作と同様に、電子デバイスのインターフェースクロックがバス111の動作クロックに対して低速の場合や電子デバイスの応答時間がかかる場合などには、矢印A102に示すように、アクノリッジが返されるまでの時間が長くなる。また、電子デバイスのバスのビット幅がプロセッサ101のバスに比べて小さい場合には、I/F回路は、プロセッサ101の1度のアクセスに対し、複数回のアクセスを電子デバイスに繰り返さなければならず、アクノリッジが返されるまでの時間が長くなる。この場合、プロセッサ101は、直ちに次のアクセスを開始することができない。
Thereby, the read data and the acknowledge are output from the electronic device, and the processor 101 can read the read data.
Similar to the write operation described above, when the interface clock of the electronic device is slower than the operation clock of the bus 111 or when the response time of the electronic device is long, as shown by the arrow A102, until the acknowledge is returned. The time will be longer. In addition, when the bit width of the bus of the electronic device is smaller than that of the processor 101, the I / F circuit must repeat multiple accesses to the electronic device for one access of the processor 101. First, the time until the acknowledge is returned becomes longer. In this case, the processor 101 cannot immediately start the next access.

図12は、アクセス制御動作を示したシーケンス図である。図のプロセッサは、図9のプロセッサ101に対応する。I/F回路#1〜#3は、I/F回路121〜128のうちの、3つのI/F回路に対応する。電子デバイス#1〜#3は、図9の電子デバイスのうちの、3つの電子デバイスに対応する。ステップS101〜S103までは、データの書き込み動作を示し、ステップS104〜S106は、データの読み出し動作を示している。   FIG. 12 is a sequence diagram showing an access control operation. The processor in the figure corresponds to the processor 101 in FIG. The I / F circuits # 1 to # 3 correspond to three I / F circuits among the I / F circuits 121 to 128. Electronic devices # 1 to # 3 correspond to three electronic devices of the electronic devices in FIG. Steps S101 to S103 indicate a data write operation, and steps S104 to S106 indicate a data read operation.

ステップS101において、プロセッサは、I/F回路#1を介して電子デバイス#1に書き込みデータ#1を書き込む。電子デバイス#1は、書き込みデータ#1を書き込むと、Ack(アクノリッジ)#1をI/F回路#1を介してプロセッサに通知する。   In step S101, the processor writes the write data # 1 to the electronic device # 1 via the I / F circuit # 1. When writing the write data # 1, the electronic device # 1 notifies the processor of Ack (acknowledge) # 1 via the I / F circuit # 1.

ステップS102において、プロセッサは、I/F回路#2を介して電子デバイス#2に書き込みデータ#2を書き込む。電子デバイス#2は、書き込みデータ#2を書き込むと、Ack#2をI/F回路#2を介してプロセッサに通知する。   In step S102, the processor writes the write data # 2 to the electronic device # 2 via the I / F circuit # 2. When writing the write data # 2, the electronic device # 2 notifies the processor of Ack # 2 via the I / F circuit # 2.

ステップS103において、プロセッサは、I/F回路#3を介して電子デバイス#3に書き込みデータ#3を書き込む。電子デバイス#3は、書き込みデータ#3を書き込むと、Ack#3をI/F回路#3を介してプロセッサに通知する。   In step S103, the processor writes the write data # 3 to the electronic device # 3 via the I / F circuit # 3. When the electronic device # 3 writes the write data # 3, the electronic device # 3 notifies the processor of Ack # 3 via the I / F circuit # 3.

ステップS104において、プロセッサは、I/F回路#1を介して電子デバイス#1にデータの読み出し要求#1を行う。電子デバイス#1は、読み出し要求#1を受けると、Ack#1と読み出したData#1とをI/F回路#1を介してプロセッサに出力する。   In step S104, the processor makes a data read request # 1 to the electronic device # 1 via the I / F circuit # 1. Upon receiving the read request # 1, the electronic device # 1 outputs Ack # 1 and the read Data # 1 to the processor via the I / F circuit # 1.

ステップS105において、プロセッサは、I/F回路#2を介して電子デバイス#2にデータの読み出し要求#2を行う。電子デバイス#2は、読み出し要求#2を受けると、Ack#2と読み出したData#2とをI/F回路#2を介してプロセッサに出力する。   In step S105, the processor makes a data read request # 2 to the electronic device # 2 via the I / F circuit # 2. When the electronic device # 2 receives the read request # 2, the electronic device # 2 outputs Ack # 2 and the read Data # 2 to the processor via the I / F circuit # 2.

ステップS106において、プロセッサは、I/F回路#3を介して電子デバイス#3にデータの読み出し要求#3を行う。電子デバイス#3は、読み出し要求#3を受けると、Ack#3と読み出したData#3とをI/F回路#1を介してプロセッサに出力する。   In step S106, the processor makes a data read request # 3 to the electronic device # 3 via the I / F circuit # 3. Upon receiving the read request # 3, the electronic device # 3 outputs Ack # 3 and the read Data # 3 to the processor via the I / F circuit # 1.

プロセッサは、データの書き込みまたは読み出しを行った場合、電子デバイスからアクノリッジが帰ってくるまで、データの書き込みまたは読み出しに動作が占有される。例えば、ステップS101において、プロセッサは書き込みデータ#1をI/F回路#1に出力すると、Ack#1が返ってくるまでは、次のステップS102の書き込みデータ#2の動作を行うことができない。特に、電子デバイスの速度が遅い場合、プロセッサの占有時間は長くなる。   When the processor writes or reads data, the processor occupies the operation of writing or reading data until an acknowledgment is returned from the electronic device. For example, when the processor outputs write data # 1 to the I / F circuit # 1 in step S101, it cannot perform the operation of write data # 2 in the next step S102 until Ack # 1 is returned. In particular, when the speed of the electronic device is low, the occupation time of the processor becomes long.

プロセッサのアーキテクチャによっては、アクノリッジを返信するのではなく、処理が完了するまでビジー信号をアサートしたり、処理が可能となった時点でレディ信号をアサートしたりする場合があるが、制御対象の電子デバイスが低速な場合にアクセス周期が長くなる点については変わらない。   Depending on the architecture of the processor, a busy signal may be asserted until processing is completed, or a ready signal may be asserted when processing is possible. The point that the access cycle becomes longer when the device is slow is the same.

なお、従来、複数のユーザからのデータファイルの読み出し/書き込み要求に対し、要求発生順に待たされることなく読み出し処理を最大限高速に実行するファイルアクセス制御装置が提案されている(例えば、特許文献1参照)。
特開平6−250792号公報
Conventionally, there has been proposed a file access control apparatus that executes read processing at the maximum speed without waiting for the data file read / write requests from a plurality of users in the order in which the requests are generated (for example, Patent Document 1). reference).
JP-A-6-250792

このように、プロセッサが低速なデバイスにアクセスする場合、デバイスからの応答信号を受信するまでの時間が長くなり、その間プロセッサおよびそのバスは、デバイスのアクセス動作に占有されるという問題点があった。   As described above, when the processor accesses a low-speed device, it takes a long time to receive a response signal from the device, and the processor and its bus are occupied by the access operation of the device during that time. .

本発明はこのような点に鑑みてなされたものであり、低速なデバイスであってもプロセッサのアクセス動作が占有されないで動作することができるインターフェース回路を提供することを目的とする。   The present invention has been made in view of these points, and an object of the present invention is to provide an interface circuit that can operate without occupying the access operation of the processor even with a low-speed device.

本発明の一実施態様では上記問題を解決するために、図1に示すようなプロセッサ2とデバイス3とのデータのやり取りを仲介するインターフェース回路1において、プロセッサ2から、デバイス3にアクセスするためのアクセス情報を受信し、アクセス情報に対する応答信号を自律してプロセッサ2に出力し、デバイス3からのデータをプロセッサ2に出力するプロセッサ側インターフェース手段1aと、プロセッサ側インターフェース手段1aが受信したアクセス情報を記憶するアクセス情報記憶手段1bと、アクセス情報記憶手段1bに記憶されたアクセス情報に基づいてデバイス3にアクセスし、デバイス3から出力されるデータを受信するデバイス側インターフェース手段1cと、デバイス側インターフェース手段1cが受信したデータを記憶するデータ記憶手段1dと、を有することを特徴とするインターフェース回路1が提供される。   In an embodiment of the present invention, in order to solve the above problem, in the interface circuit 1 that mediates the exchange of data between the processor 2 and the device 3 as shown in FIG. The access information is received, a response signal to the access information is autonomously output to the processor 2, and the processor side interface means 1a for outputting the data from the device 3 to the processor 2, and the access information received by the processor side interface means 1a Access information storage means 1b for storing, device side interface means 1c for accessing the device 3 based on the access information stored in the access information storage means 1b and receiving data output from the device 3, and device side interface means 1c received The interface circuit 1 is provided, characterized in that it comprises a data storage unit 1d for storing over data, the.

このようなインターフェース回路1によれば、プロセッサ2からのアクセス情報に対する応答信号を自律してプロセッサ2に出力する。また、プロセッサ2からのアクセス情報をアクセス情報記憶手段1bに記憶し、デバイス3からのデータをデータ記憶手段1dに記憶する。   According to such an interface circuit 1, a response signal for access information from the processor 2 is autonomously output to the processor 2. Further, the access information from the processor 2 is stored in the access information storage unit 1b, and the data from the device 3 is stored in the data storage unit 1d.

これにより、プロセッサ2とデバイス3との間でやり取りされるアクセス情報およびデータは、アクセス情報記憶手段1bおよびデータ記憶手段1dに一時的に記憶され、プロセッサ2は、インターフェース回路1から自律した応答信号を受信するので、他の制御を行うことが可能となる。   Thereby, the access information and data exchanged between the processor 2 and the device 3 are temporarily stored in the access information storage means 1b and the data storage means 1d, and the processor 2 responds autonomously from the interface circuit 1. Therefore, other control can be performed.

本発明のインターフェース回路では、プロセッサとデバイスとの間でやり取りするアクセス情報およびデータを、アクセス情報記憶手段およびデータ記憶手段に一時的に記憶し、プロセッサに、自律して応答信号を出力するようにした。これによって、プロセッサは、他の制御を行うことが可能となり、デバイスのアクセス動作に占有されることがなくなる。   In the interface circuit of the present invention, access information and data exchanged between the processor and the device are temporarily stored in the access information storage means and the data storage means, and a response signal is output autonomously to the processor. did. As a result, the processor can perform other control and is not occupied by the access operation of the device.

以下、本発明の原理を図面を参照して詳細に説明する。
図1は、インターフェース回路の概要を説明する図である。インターフェース回路1は、プロセッサ側インターフェース手段1a、アクセス情報記憶手段1b、デバイス側インターフェース手段1c、およびデータ記憶手段1dを有している。インターフェース回路1は、プロセッサ2およびデバイス3とバスによって接続され、プロセッサ2とデバイス3のデータのやり取りを仲介する。
Hereinafter, the principle of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram for explaining the outline of the interface circuit. The interface circuit 1 includes a processor side interface unit 1a, an access information storage unit 1b, a device side interface unit 1c, and a data storage unit 1d. The interface circuit 1 is connected to the processor 2 and the device 3 through a bus, and mediates data exchange between the processor 2 and the device 3.

プロセッサ側インターフェース手段1aは、プロセッサ2から、デバイス3にアクセスするためのアクセス情報を受信する。アクセス情報は、例えば、デバイス3のライトアドレスやライトデータ、リードアドレスなどである。また、プロセッサ側インターフェース手段1aは、アクセス情報に対する応答信号を自律してプロセッサ2に出力する。また、プロセッサ側インターフェース手段1aは、データ記憶手段1dに記憶されたデータをプロセッサ2に出力する。   The processor-side interface unit 1 a receives access information for accessing the device 3 from the processor 2. The access information is, for example, a write address, write data, or read address of the device 3. The processor-side interface unit 1a autonomously outputs a response signal to the access information to the processor 2. The processor-side interface unit 1a outputs the data stored in the data storage unit 1d to the processor 2.

アクセス情報記憶手段1bは、プロセッサ側インターフェース手段1aが受信したアクセス情報を記憶する。
デバイス側インターフェース手段1cは、アクセス情報記憶手段1bに記憶されたアクセス情報に基づいてデバイス3にアクセスする。例えば、アクセス情報記憶手段1bに記憶されたアクセス情報に基づいてデバイス3にライトアクセスし、または、リードアクセスする。また、デバイス側インターフェース手段1cは、デバイス3から出力されるデータを受信する。例えば、リードアクセスに対するリードデータを受信する。
The access information storage unit 1b stores the access information received by the processor side interface unit 1a.
The device-side interface unit 1c accesses the device 3 based on the access information stored in the access information storage unit 1b. For example, the device 3 is write-accessed or read-accessed based on the access information stored in the access information storage means 1b. The device-side interface unit 1 c receives data output from the device 3. For example, read data for read access is received.

データ記憶手段1dは、デバイス側インターフェース手段1cが受信したデータを記憶する。
以下、動作について説明する。プロセッサ2は、デバイス3にアクセスする場合、アクセス情報をインターフェース回路1に出力する。インターフェース回路1のプロセッサ側インターフェース手段1aは、デバイス3の応答とは無関係に自律して応答信号をプロセッサ2に出力する。
The data storage unit 1d stores the data received by the device side interface unit 1c.
The operation will be described below. When accessing the device 3, the processor 2 outputs access information to the interface circuit 1. The processor side interface unit 1 a of the interface circuit 1 autonomously outputs a response signal to the processor 2 regardless of the response of the device 3.

一方、プロセッサ2のアクセス情報は、アクセス情報記憶手段1bに記憶される。これにより、デバイス側インターフェース手段1cは、プロセッサ2に関係なく、アクセス情報記憶手段1bに記憶されたアクセス情報に基づいてデバイス3にアクセスできる。また、アクセス情報に応じたデバイス3のデータは、データ記憶手段1dに記憶される。これにより、プロセッサ2は、いつでもデータ記憶手段1dに記憶されたデータを読み出すことが可能となる。   On the other hand, the access information of the processor 2 is stored in the access information storage means 1b. Thus, the device-side interface unit 1c can access the device 3 based on the access information stored in the access information storage unit 1b regardless of the processor 2. The data of the device 3 corresponding to the access information is stored in the data storage unit 1d. As a result, the processor 2 can read the data stored in the data storage unit 1d at any time.

このように、インターフェース回路1がプロセッサ2とデバイス3との間を仲介するので、プロセッサ2は、他の制御を行うことができ、デバイス3のアクセス動作に占有されることがなくなる。   Thus, since the interface circuit 1 mediates between the processor 2 and the device 3, the processor 2 can perform other control and is not occupied by the access operation of the device 3.

次に、本発明の実施の形態を図面を参照して詳細に説明する。
図2は、I/F回路のブロック構成図である。図に示すようにI/F回路10は、CPUバスI/F部11、CPU側メモリ制御部12、メモリ部20、デバイス側メモリ制御部31、デバイスI/F部32、アクセス監視部41、およびセレクタ42,43を有している。I/F回路10は、CPUと低速な電子デバイスとのやり取りを仲介する回路であり、例えば、図9に示したI/F回路121〜128の部分に適用される。CPUバスI/F部11は、CPUと接続されたバス(例えば、図9のバス111)に接続され、デバイスI/F部32は、電子デバイスと接続されたバス(例えば、図9のバス112〜119)に接続される。
Next, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 2 is a block diagram of the I / F circuit. As shown in the figure, the I / F circuit 10 includes a CPU bus I / F unit 11, a CPU side memory control unit 12, a memory unit 20, a device side memory control unit 31, a device I / F unit 32, an access monitoring unit 41, And selectors 42 and 43. The I / F circuit 10 is a circuit that mediates exchange between the CPU and a low-speed electronic device, and is applied to, for example, the I / F circuits 121 to 128 shown in FIG. The CPU bus I / F unit 11 is connected to a bus (for example, the bus 111 in FIG. 9) connected to the CPU, and the device I / F unit 32 is a bus (for example, the bus in FIG. 9) connected to an electronic device. 112-119).

なお、I/F回路10の機能は、CPUと電子デバイスとでやり取りされるデータが格納されるメモリ部20と、メモリ部20とCPUとの間のやり取りを制御するCPUバスI/F部11およびCPU側メモリ制御部12と、メモリ部20と電子デバイスとの間のやり取りを制御するデバイス側メモリ制御部31およびデバイスI/F部32と、CPUと電子デバイスとのやり取りを、メモリ部20を介さずに直接行うことができるように制御するアクセス監視部41およびセレクタ42,43とに分けることができる。   Note that the functions of the I / F circuit 10 are a memory unit 20 that stores data exchanged between the CPU and the electronic device, and a CPU bus I / F unit 11 that controls the exchange between the memory unit 20 and the CPU. And the CPU side memory control unit 12, the device side memory control unit 31 and the device I / F unit 32 that control the exchange between the memory unit 20 and the electronic device, and the exchange between the CPU and the electronic device. It can be divided into an access monitoring unit 41 and selectors 42 and 43 which are controlled so that they can be performed directly without going through.

CPUバスI/F部11は、CPUからライトアクセスを受けた場合、CPU側メモリ制御部12にその旨を通知するとともに、電子デバイスのアクノリッジとは無関係に、自律してCPUに対してアクノリッジを返す。その際、CPUバスI/F部11は、CPUからのライトアドレスおよびライトデータを含むアクセス情報をメモリ部20に出力する。   When the CPU bus I / F unit 11 receives a write access from the CPU, the CPU bus I / F unit 11 notifies the CPU side memory control unit 12 of that fact and autonomously acknowledges the CPU regardless of the acknowledgment of the electronic device. return. At that time, the CPU bus I / F unit 11 outputs access information including a write address and write data from the CPU to the memory unit 20.

CPUバスI/F部11は、CPUからリードアクセスを受けた場合、CPU側メモリ制御部12にその旨を通知するとともに、電子デバイスのアクノリッジとは無関係に、自律してCPUに対してアクノリッジを返す。その際、CPUバスI/F部11は、メモリ部20に格納されているリードデータをCPUに出力する。また、CPUバスI/F部11は、CPUからのリードアドレスを含むアクセス情報をメモリ部20に送出する。   When the CPU bus I / F unit 11 receives a read access from the CPU, the CPU bus I / F unit 11 notifies the CPU side memory control unit 12 of that fact and autonomously acknowledges the CPU regardless of the acknowledgment of the electronic device. return. At that time, the CPU bus I / F unit 11 outputs the read data stored in the memory unit 20 to the CPU. Further, the CPU bus I / F unit 11 sends access information including a read address from the CPU to the memory unit 20.

なお、後で詳述するが、メモリ部20には、CPUが前回リードアクセスしたリードデータが格納されるため、CPUは、前回リードアクセスしたリードデータを得ることになる。   As will be described in detail later, the CPU 20 obtains read data that was previously read-accessed because the CPU 20 stores read data that was previously read-accessed by the CPU.

CPU側メモリ制御部12は、メモリ部20に対するアクセス情報の書き込みを制御する。例えば、CPUから送出されたライトアドレスおよびライトデータを含むアクセス情報をメモリ部20に記憶し、CPUから送出されたリードアドレスを含むアクセス情報をメモリ部20に記憶する。また、CPU側メモリ制御部12は、CPUから送出されたリードアドレスに対応したリードデータをメモリ部20から読み出し、CPUバスI/F部11に出力する。   The CPU side memory control unit 12 controls the writing of access information to the memory unit 20. For example, access information including a write address and write data transmitted from the CPU is stored in the memory unit 20, and access information including a read address transmitted from the CPU is stored in the memory unit 20. The CPU-side memory control unit 12 reads the read data corresponding to the read address sent from the CPU from the memory unit 20 and outputs the read data to the CPU bus I / F unit 11.

メモリ部20は、FIFO(First In First Out)メモリ21およびリードデータ格納メモリ22を有する。FIFOメモリ21には、CPUからのアクセス情報がFIFO方式で記憶される。   The memory unit 20 includes a first in first out (FIFO) memory 21 and a read data storage memory 22. In the FIFO memory 21, access information from the CPU is stored in a FIFO manner.

リードデータ格納メモリ22には、電子デバイスから読み出されたリードデータが格納される。リードデータ格納メモリ22のアドレスは、電子デバイスのリードアドレスと対応しており、リードデータ格納メモリ22の所定のアドレスを読み出せば、対応する電子デバイスのリードアドレスを読み出せるようになっている。   The read data storage memory 22 stores read data read from the electronic device. The address of the read data storage memory 22 corresponds to the read address of the electronic device. When a predetermined address of the read data storage memory 22 is read, the read address of the corresponding electronic device can be read.

デバイス側メモリ制御部31は、アクセス情報がFIFOメモリ21に蓄積され、かつ、デバイスI/F部32が電子デバイスにアクセスを行っていない場合に、アクセス情報の読み出し制御を行う。FIFOメモリ21から読み出されたアクセス情報は、デバイスI/F部32に出力される。デバイス側メモリ制御部31は、FIFOメモリ21にアクセス情報が無くなるまで、アクセス情報の読み出しを行う。   The device-side memory control unit 31 controls access information reading when the access information is stored in the FIFO memory 21 and the device I / F unit 32 is not accessing the electronic device. The access information read from the FIFO memory 21 is output to the device I / F unit 32. The device-side memory control unit 31 reads the access information until there is no access information in the FIFO memory 21.

デバイスI/F部32は、FIFOメモリ21から出力されたアクセス情報を、電子デバイスに適合するフォーマットおよびタイミングに変換して出力する。また、電子デバイスにアクセスするための必要な制御信号を電子デバイスに出力する。   The device I / F unit 32 converts the access information output from the FIFO memory 21 into a format and timing compatible with the electronic device and outputs the converted information. In addition, a necessary control signal for accessing the electronic device is output to the electronic device.

例えば、FIFOメモリ21から出力されたアクセス情報がライトアドレスおよびライトデータの場合、デバイスI/F部32は、電子デバイスに対し、そのライトアドレスおよびライトデータを出力するとともに、チップセレクト信号およびライトイネーブル信号の制御信号を出力する。これにより、CPUからのライトデータが電子デバイスに書き込まれる。   For example, when the access information output from the FIFO memory 21 is a write address and write data, the device I / F unit 32 outputs the write address and write data to the electronic device, and also provides a chip select signal and a write enable. The signal control signal is output. Thereby, the write data from the CPU is written to the electronic device.

また、FIFOメモリ21から出力されたアクセス情報がリードアドレスの場合、デバイスI/F部32は、電子デバイスに対し、そのリードアドレスを出力するとともに、チップセレクト信号およびリードイネーブル信号の制御信号を出力する。また、デバイスI/F部32は、電子デバイスからリードアドレスに対応したリードデータを受信し、リードデータ格納メモリ22の対応するアドレスに格納する。   When the access information output from the FIFO memory 21 is a read address, the device I / F unit 32 outputs the read address to the electronic device and also outputs a control signal for a chip select signal and a read enable signal. To do. Further, the device I / F unit 32 receives read data corresponding to the read address from the electronic device, and stores it in the corresponding address of the read data storage memory 22.

デバイスI/F部32は、電子デバイスからアクノリッジが返信されると、デバイスへのアクセスが完了したことをデバイス側メモリ制御部31に通知する。これにより、デバイス側メモリ制御部31は、デバイスI/F部32が電子デバイスにアクセスを行っているか否か認識することができる。   When an acknowledgment is returned from the electronic device, the device I / F unit 32 notifies the device-side memory control unit 31 that the access to the device is completed. As a result, the device-side memory control unit 31 can recognize whether or not the device I / F unit 32 is accessing the electronic device.

アクセス監視部41は、CPUが電子デバイスの特定アドレスにアクセスしたか監視する。特定のアドレスとは、例えば、データの書き込み/読み出しにリアルタイム性が要求されるアドレスである。アクセス監視部41は、CPUが電子デバイスの特定アドレスにアクセスした場合、メモリ部20を介さずに電子デバイスに直接ライトアクセスおよびリードアクセスできるようにする。   The access monitoring unit 41 monitors whether the CPU has accessed a specific address of the electronic device. The specific address is, for example, an address that requires real-time property for data writing / reading. The access monitoring unit 41 enables direct write access and read access to the electronic device without going through the memory unit 20 when the CPU accesses a specific address of the electronic device.

例えば、CPUが特定アドレスにリードアクセスした場合、アクセス監視部41は、CPUバスI/F部11から出力されるリードアドレスのアドレス情報を、直接デバイスI/F部32に出力されるようにセレクタ42を制御する。そして、デバイスI/F部32から出力される電子デバイスのリードデータを、直接CPUバスI/F部11に出力されるようにセレクタ43を制御する。これにより、CPUは、リアルタイム性の要求されるリードデータに対しては、1回前に行ったリードアクセスのリードデータではなく、現在要求したリードデータを得ることができる。   For example, when the CPU performs read access to a specific address, the access monitoring unit 41 selects the address information of the read address output from the CPU bus I / F unit 11 so as to be output directly to the device I / F unit 32. 42 is controlled. Then, the selector 43 is controlled so that the read data of the electronic device output from the device I / F unit 32 is directly output to the CPU bus I / F unit 11. As a result, the CPU can obtain the currently requested read data, not the read data of the read access performed once before, for the read data that requires real-time performance.

なお、特定アドレスは、設計段階で固定的にアクセス監視部41に設定することもできるし、電源投入時などのI/F回路10の初期化を行う時にアクセス監視部41に設定することもできる。   The specific address can be fixedly set in the access monitoring unit 41 at the design stage, or can be set in the access monitoring unit 41 when the I / F circuit 10 is initialized at power-on or the like. .

また、CPUバスI/F部11は、自律してアクノリッジを返すとしたが、CPUが特定アドレスにアクセスした場合には、電子デバイスのアクノリッジに応じてCPUにアクノリッジを返す。   The CPU bus I / F unit 11 autonomously returns an acknowledge, but when the CPU accesses a specific address, it returns an acknowledge to the CPU according to the acknowledge of the electronic device.

図3は、ライトアクセス制御動作を示したシーケンス図である。図のCPUは、例えば、図9のプロセッサ101に対応する。I/F回路#1〜#3は、図9に示したI/F回路121〜128のうちの、3つのI/F回路に対応する。ただし、I/F回路#1〜#3は、図2で示したブロック構成を有している。電子デバイス#1〜#3は、図9の電子デバイスのうちの、3つの電子デバイスに対応する。   FIG. 3 is a sequence diagram showing the write access control operation. The CPU in the figure corresponds to, for example, the processor 101 in FIG. The I / F circuits # 1 to # 3 correspond to three I / F circuits among the I / F circuits 121 to 128 shown in FIG. However, the I / F circuits # 1 to # 3 have the block configuration shown in FIG. Electronic devices # 1 to # 3 correspond to three electronic devices of the electronic devices in FIG.

図に示すようにCPUは、I/F回路#1〜#3に対して、電子デバイス#1〜#3のライトアドレスやライトデータなどを含む書き込みデータを出力する。I/F回路#1〜#3のそれぞれのCPUバスI/F部11は、CPUから書き込みデータを受信すると、自律してアクノリッジを返す。   As shown in the figure, the CPU outputs write data including write addresses and write data of the electronic devices # 1 to # 3 to the I / F circuits # 1 to # 3. When each CPU bus I / F unit 11 of the I / F circuits # 1 to # 3 receives write data from the CPU, it autonomously returns an acknowledge.

I/F回路#1〜#3のそれぞれのCPUバスI/F部11は、CPUからの書き込みデータをFIFOメモリ21に出力する。I/F回路#1〜#3のそれぞれのデバイスI/F部32は、CPUの動作とは独立して、FIFOメモリ21に格納された書き込みデータを電子デバイス#1〜#3に出力する。   Each CPU bus I / F unit 11 of the I / F circuits # 1 to # 3 outputs write data from the CPU to the FIFO memory 21. The device I / F units 32 of the I / F circuits # 1 to # 3 output the write data stored in the FIFO memory 21 to the electronic devices # 1 to # 3 independently of the operation of the CPU.

このように、I/F回路#1〜#3は、CPUからの書き込みデータをメモリ部20に記憶するとともに、自律してアクノリッジをCPUに返す。以後、I/F回路#1〜#3は、CPUとは独立してCPUからの書き込みデータを電子デバイス#1〜#3に書き込む。これにより、電子デバイスへのデータ書き込みは、図に示すように各I/F回路#1〜#3で並列して行われ、CPUは、矢印A1において他の制御を行うことができる。   As described above, the I / F circuits # 1 to # 3 store the write data from the CPU in the memory unit 20 and autonomously return an acknowledge to the CPU. Thereafter, the I / F circuits # 1 to # 3 write the write data from the CPU into the electronic devices # 1 to # 3 independently of the CPU. Thus, data writing to the electronic device is performed in parallel in each of the I / F circuits # 1 to # 3 as shown in the figure, and the CPU can perform other control at the arrow A1.

図4は、リードアクセス制御動作を示したシーケンス図である。図のCPU、I/F回路#1〜#3、電子デバイス#1〜#3は、図3と同様でありその説明を省略する。
図に示すようにCPUは、I/F回路#1〜#3に対して、電子デバイス#1〜#3のリードアドレスなどを含む読み出し要求を行う。I/F回路#1〜#3のそれぞれのCPUバスI/F部11は、CPUからの読み出し要求を受信すると、自律してアクノリッジを返す。
FIG. 4 is a sequence diagram showing the read access control operation. The CPU, the I / F circuits # 1 to # 3, and the electronic devices # 1 to # 3 in the figure are the same as those in FIG.
As shown in the figure, the CPU issues a read request including the read addresses of the electronic devices # 1 to # 3 to the I / F circuits # 1 to # 3. When each CPU bus I / F unit 11 of the I / F circuits # 1 to # 3 receives a read request from the CPU, it autonomously returns an acknowledge.

CPUが初めてリードアクセスしたリードデータ格納メモリ22のリードアドレスには、リードデータは格納されていない。従って、CPUは、初めて電子デバイス#1〜#3にリードアクセスしたときには、図に示すようにDummyのデータをI/F回路#1〜#3から受信することになる。このため、CPUは、初めてリードアクセスしたリードデータに対しては破棄等する必要がある。   No read data is stored in the read address of the read data storage memory 22 that the CPU has read-accessed for the first time. Therefore, when the CPU makes a read access to the electronic devices # 1 to # 3 for the first time, the dummy data is received from the I / F circuits # 1 to # 3 as shown in the figure. Therefore, the CPU needs to discard the read data that has been read-accessed for the first time.

I/F回路#1〜#3のそれぞれのCPUバスI/F部11は、CPUから読み出し要求を受けると、読み出し要求に含まれるリードアドレスをFIFOメモリ21に格納する。I/F回路#1〜#3のそれぞれのデバイスI/F部32は、CPUの動作とは独立して、FIFOメモリ21に格納されたリードアドレスに基づいて電子デバイス#1〜#3からリードデータを読み出す。I/F回路#1〜#3のそれぞれのデバイスI/F部32は、電子デバイスから読み出したリードデータを、リードデータ格納メモリ22に格納する。   When the CPU bus I / F unit 11 of each of the I / F circuits # 1 to # 3 receives a read request from the CPU, the read address included in the read request is stored in the FIFO memory 21. The device I / F units 32 of the I / F circuits # 1 to # 3 read from the electronic devices # 1 to # 3 based on the read address stored in the FIFO memory 21 independently of the operation of the CPU. Read data. The device I / F units 32 of the I / F circuits # 1 to # 3 store the read data read from the electronic device in the read data storage memory 22.

次にCPUが同じリードアドレスでリードアクセスしたとき、リードデータ格納メモリ22には、前回読み出したリードデータが格納されている。よって、CPUは、前回リードアクセスしたときのリードデータを取得することになる。   Next, when the CPU performs a read access with the same read address, the read data stored in the read data storage memory 22 is stored. Therefore, the CPU acquires the read data when the previous read access was made.

例えば、矢印A11,A12に示すように、CPUがはじめて行った読み出し要求#1−1のData#1−1は、リードデータ格納メモリ22に格納される。
CPUが、矢印A13に示すように次に読み出し要求#1−1を行った場合、リードデータ格納メモリ22には、矢印A12で示したData#1−1が格納されているため、矢印A14に示すようにData#1−1がCPUに出力される。
For example, as indicated by arrows A <b> 11 and A <b> 12, Data # 1-1 of the read request # 1-1 performed for the first time by the CPU is stored in the read data storage memory 22.
When the CPU next issues a read request # 1-1 as indicated by an arrow A13, Data # 1-1 indicated by an arrow A12 is stored in the read data storage memory 22; As shown, Data # 1-1 is output to the CPU.

このように、I/F回路#1〜#3は、CPUからの読み出し要求をメモリ部20に記憶するとともに、自律してアクノリッジをCPUに返す。また、リードデータ格納メモリ22に格納されているリードデータをCPUに返す。I/F回路#1〜#3は、CPUとは独立して電子デバイス#1〜#3にリードアクセスする。これにより、電子デバイスへのリードデータの読み出しは、図に示すように各I/F回路#1〜#3で並列して行われ、CPUは、矢印A15,A16において他の制御を行うことができる。   Thus, the I / F circuits # 1 to # 3 store the read request from the CPU in the memory unit 20 and autonomously return an acknowledge to the CPU. Also, the read data stored in the read data storage memory 22 is returned to the CPU. The I / F circuits # 1 to # 3 perform read access to the electronic devices # 1 to # 3 independently of the CPU. As a result, reading of the read data to the electronic device is performed in parallel in each of the I / F circuits # 1 to # 3 as shown in the figure, and the CPU can perform other controls at the arrows A15 and A16. it can.

なお、上述したように、CPUが取得するリードデータは、同じリードアドレスで前回リードアクセスしたリードデータである。リードアクセスが周期的に行われる場合には、1周期前のデータが読み出されることになるが、低速な電子デバイスにおいては、もともとリアルタイムな読み出しは困難なため、問題となるケースは少ない。また、リアルタイムが要求される場合であっても、アクセス監視部41およびセレクタ42,43によって、メモリ部20を介することなく直接電子デバイスにアクセスでき、リードデータを取得することができる。   As described above, the read data acquired by the CPU is read data that was previously read-accessed with the same read address. When read access is performed periodically, data one cycle before is read out. However, in a low-speed electronic device, since real-time reading is inherently difficult, there are few cases of problems. Even when real time is required, the access monitoring unit 41 and the selectors 42 and 43 can directly access the electronic device without going through the memory unit 20, and can acquire read data.

以下、I/F回路10のCPU側(CPUバスI/F部11およびCPU側メモリ制御部12)の動作フローについて説明する。
図5,6は、I/F回路のCPU側の動作を示したフローチャートである。
Hereinafter, an operation flow on the CPU side (CPU bus I / F unit 11 and CPU side memory control unit 12) of the I / F circuit 10 will be described.
5 and 6 are flowcharts showing the operation on the CPU side of the I / F circuit.

ステップS1において、I/F回路10のCPUバスI/F部11は、CPUバス(CPU)からアクセスがあったか否か判断する。CPUからアクセスがない場合、ステップS1の処理を繰り返す。CPUからアクセスがあった場合、ステップS2へ進む。   In step S1, the CPU bus I / F unit 11 of the I / F circuit 10 determines whether there is an access from the CPU bus (CPU). If there is no access from the CPU, the process of step S1 is repeated. If there is an access from the CPU, the process proceeds to step S2.

ステップS2において、アクセス監視部41は、電子デバイスの直接応答が必要か否か判断する。例えば、CPUがリアルタイム性を要求するライトアドレスまたはリードアドレスにアクセスしてきたか否か判断する。アクセス監視部41は、直接応答が必要であると判断した場合、ステップS11へ進む。直接応答が不要であると判断した場合、ステップS3へ進む。すなわち、アクセス監視部41は、メモリ部20を介したデータのやり取りを行わない場合、ステップS11へ進み、メモリ部20を介したデータのやり取りを行う場合、ステップS3へ進む。   In step S2, the access monitoring unit 41 determines whether or not a direct response of the electronic device is necessary. For example, it is determined whether or not the CPU has accessed a write address or read address that requires real-time performance. If the access monitoring unit 41 determines that a direct response is necessary, the process proceeds to step S11. If it is determined that no direct response is required, the process proceeds to step S3. That is, the access monitoring unit 41 proceeds to step S11 when not exchanging data via the memory unit 20, and proceeds to step S3 when exchanging data via the memory unit 20.

CPU側メモリ制御部12は、CPUのアクセス種別を判断する。CPUのアクセス種別がライトアクセスの場合、ステップS4へ進む。CPUのアクセス種別がリードアクセスの場合、ステップS6へ進む。   The CPU-side memory control unit 12 determines the access type of the CPU. If the access type of the CPU is write access, the process proceeds to step S4. If the access type of the CPU is read access, the process proceeds to step S6.

ステップS4において、CPU側メモリ制御部12は、ライトアクセスのアクセス情報をFIFOメモリ21に格納する。
ステップS5において、CPUバスI/F部11は、CPUにアクノリッジを返信する。CPUは、CPUバスI/F部11からアクノリッジを受信することにより、電子デバイスへのデータ書き込みから開放され、他の制御を行うことができる。
In step S <b> 4, the CPU-side memory control unit 12 stores write access access information in the FIFO memory 21.
In step S5, the CPU bus I / F unit 11 returns an acknowledge to the CPU. By receiving the acknowledge from the CPU bus I / F unit 11, the CPU is released from data writing to the electronic device and can perform other controls.

ステップS6において、CPU側メモリ制御部12は、リードアクセスのアクセス情報をFIFOメモリ21に格納する。
ステップS7において、CPU側メモリ制御部12は、リードアドレスのリードデータ格納メモリ22からリードデータを読み出す。
In step S <b> 6, the CPU-side memory control unit 12 stores read access access information in the FIFO memory 21.
In step S7, the CPU side memory control unit 12 reads the read data from the read data storage memory 22 of the read address.

ステップS8において、CPUバスI/F部11は、リードデータ格納メモリ22から読み出されたリードデータをアクノリッジとともにCPUへ返信する。なお、リードデータ格納メモリ22には、前回リードアクセスしたときのリードアドレスのリードデータが格納されている。   In step S8, the CPU bus I / F unit 11 returns the read data read from the read data storage memory 22 to the CPU together with an acknowledge. The read data storage memory 22 stores the read data of the read address at the previous read access.

ステップS11において、アクセス監視部41は、電子デバイスへのアクセス要求をデバイスI/F部32に通知する。
ステップS12において、アクセス監視部41は、デバイスI/F部32が電子デバイスにアクセス可能であるか否か判断する。すなわち、デバイスI/F部32が電子デバイスにアクセスしていないか判断する。デバイスI/F部32が電子デバイスにアクセス可能な場合、ステップS13へ進む。デバイスI/F部32が電子デバイスにアクセス可能でない場合、ステップS12の処理を繰り返す。
In step S <b> 11, the access monitoring unit 41 notifies the device I / F unit 32 of an access request to the electronic device.
In step S12, the access monitoring unit 41 determines whether or not the device I / F unit 32 can access the electronic device. That is, it is determined whether the device I / F unit 32 is accessing the electronic device. If the device I / F unit 32 can access the electronic device, the process proceeds to step S13. If the device I / F unit 32 cannot access the electronic device, the process of step S12 is repeated.

ステップS13において、アクセス監視部41は、アクセス種別がライトアクセスかリードアクセスか判断する。ライトアクセスの場合、ステップS14へ進む。リードアクセスの場合、ステップS16へ進む。   In step S13, the access monitoring unit 41 determines whether the access type is write access or read access. In the case of write access, the process proceeds to step S14. In the case of read access, the process proceeds to step S16.

ステップS14において、アクセス監視部41は、CPUバスI/F部11から出力されるライトアクセスのアクセス情報を、メモリ部20を介さずデバイスI/F部32に出力されるようセレクタ42,43を制御する。   In step S14, the access monitoring unit 41 sets the selectors 42 and 43 so that the write access access information output from the CPU bus I / F unit 11 is output to the device I / F unit 32 without passing through the memory unit 20. Control.

ステップS15において、CPUバスI/F部11は、CPUにアクノリッジを返信する。なお、アクノリッジの返信は、CPUバスI/F部11が自律して行うのではなく、電子デバイスのアクノリッジに応じて行う。   In step S15, the CPU bus I / F unit 11 returns an acknowledge to the CPU. The acknowledge response is not performed autonomously by the CPU bus I / F unit 11 but according to the acknowledge of the electronic device.

ステップS16において、アクセス監視部41は、CPUバスI/F部11から出力されるリードアクセスのアクセス情報を、メモリ部20を介さずデバイスI/F部32に出力されるようセレクタ42,43を制御する。   In step S <b> 16, the access monitoring unit 41 sets the selectors 42 and 43 to output the read access access information output from the CPU bus I / F unit 11 to the device I / F unit 32 without passing through the memory unit 20. Control.

ステップS17において、アクセス監視部41は、デバイスI/F部32がリードデータのアクセスを完了したか否か判断する。すなわち、デバイスI/F部32が電子デバイスからリードデータを取得したか否か判断する。デバイスI/F部32がリードデータのアクセスを完了したと判断した場合、ステップS18へ進む。デバイスI/F部32がリードデータのアクセスを完了していないと判断した場合、ステップS17の処理を繰り返す。   In step S <b> 17, the access monitoring unit 41 determines whether the device I / F unit 32 has completed access to read data. That is, it is determined whether the device I / F unit 32 has acquired read data from the electronic device. If the device I / F unit 32 determines that the access to the read data has been completed, the process proceeds to step S18. When the device I / F unit 32 determines that the access to the read data has not been completed, the process of step S17 is repeated.

ステップS18において、CPUバスI/F部11は、メモリ部20を介さずにデバイスI/F部32よりリードデータを受信する。
ステップS19において、CPUバスI/F部11は、リードデータとアクノリッジをCPUに返信する。なお、アクノリッジの返信は、CPUバスI/F部11が自律して行うのではなく、電子デバイスのアクノリッジに応じて行う。
In step S <b> 18, the CPU bus I / F unit 11 receives read data from the device I / F unit 32 without going through the memory unit 20.
In step S19, the CPU bus I / F unit 11 returns read data and an acknowledge to the CPU. The acknowledge response is not performed autonomously by the CPU bus I / F unit 11 but according to the acknowledge of the electronic device.

次に、I/F回路10の電子デバイス側(デバイス側メモリ制御部31およびデバイスI/F部32)の動作フローについて説明する。
図7,8は、I/F回路の電子デバイス側の動作を示したフローチャートである。
Next, an operation flow on the electronic device side (device-side memory control unit 31 and device I / F unit 32) of the I / F circuit 10 will be described.
7 and 8 are flowcharts showing operations on the electronic device side of the I / F circuit.

ステップS21において、アクセス監視部41は、CPUから直接アクセス要求があったか否か判断する。CPU側から直接アクセス要求がない場合、ステップS22へ進む。CPU側からアクセス要求があった場合、ステップS31へ進む。   In step S21, the access monitoring unit 41 determines whether or not there is a direct access request from the CPU. If there is no direct access request from the CPU side, the process proceeds to step S22. If there is an access request from the CPU side, the process proceeds to step S31.

ステップS22において、デバイス側メモリ制御部31は、FIFOメモリ21にアクセス情報が格納されているか否か判断する。FIFOメモリ21にアクセス情報が格納されている場合、ステップS23へ進む。FIFOメモリ21にアクセス情報が格納されていない場合、ステップS21へ進む。   In step S <b> 22, the device-side memory control unit 31 determines whether access information is stored in the FIFO memory 21. If the access information is stored in the FIFO memory 21, the process proceeds to step S23. If the access information is not stored in the FIFO memory 21, the process proceeds to step S21.

ステップS23において、デバイス側メモリ制御部31は、FIFOメモリ21からアクセス情報を読み出す。
ステップS24において、デバイス側メモリ制御部31は、読み出したアクセス情報からCPUがアクセスしたアクセス種別がリードアクセスであったのか、ライトアクセスであったのか判断する。リードアクセスの場合、ステップS27へ進む。ライトアクセスの場合、ステップS25へ進む。
In step S <b> 23, the device-side memory control unit 31 reads access information from the FIFO memory 21.
In step S24, the device-side memory control unit 31 determines from the read access information whether the access type accessed by the CPU is read access or write access. In the case of read access, the process proceeds to step S27. In the case of write access, the process proceeds to step S25.

ステップS25において、デバイスI/F部32は、FIFOメモリ21から読み出されたアクセス情報を基に、電子デバイスにライトアクセスする。
ステップS26において、デバイスI/F部32は、電子デバイスからのアクノリッジ信号を受信したか否か判断する。電子デバイスからアクノリッジを受信しない場合、ステップS26の処理を繰り返す。電子デバイスからアクノリッジを受信した場合、ステップS21へ進む。
In step S <b> 25, the device I / F unit 32 performs write access to the electronic device based on the access information read from the FIFO memory 21.
In step S26, the device I / F unit 32 determines whether or not an acknowledge signal from the electronic device has been received. If no acknowledgment is received from the electronic device, the process of step S26 is repeated. If an acknowledge is received from the electronic device, the process proceeds to step S21.

ステップS27において、デバイスI/F部32は、FIFOメモリ21から読み出されたアクセス情報を基に、電子デバイスにリードアクセスする。
ステップS28において、デバイスI/F部32は、電子デバイスからアクノリッジおよびリードデータを受信したか否か判断する。電子デバイスからアクノリッジおよびリードデータを受信しない場合、ステップS28の処理を繰り返す。電子デバイスからアクノリッジおよびリードデータを受信した場合、ステップS29へ進む。
In step S <b> 27, the device I / F unit 32 performs read access to the electronic device based on the access information read from the FIFO memory 21.
In step S28, the device I / F unit 32 determines whether or not an acknowledge and read data are received from the electronic device. If the acknowledge and read data are not received from the electronic device, the process of step S28 is repeated. When the acknowledge and read data are received from the electronic device, the process proceeds to step S29.

ステップS29において、デバイスI/F部32は、CPUのリードアドレスに対応したリードデータ格納メモリ22のアドレスに、電子デバイスのリードデータを書き込む。
ステップS31において、デバイスI/F部32は、アクセス監視部41に電子デバイスへのアクセスが可能であることを通知する。
In step S29, the device I / F unit 32 writes the read data of the electronic device to the address of the read data storage memory 22 corresponding to the read address of the CPU.
In step S31, the device I / F unit 32 notifies the access monitoring unit 41 that access to the electronic device is possible.

ステップS32において、デバイスI/F部32は、セレクタ42を介してアクセス情報を受信する。
ステップS33において、デバイス側メモリ制御部31は、セレクタ42から出力されるアクセス情報のアクセス種別がリードアクセスであるかライトアクセスであるか判断する。アクセス種別がリードアクセスの場合、ステップS36へ進む。アクセス種別がライトアクセスの場合、ステップS34へ進む。
In step S <b> 32, the device I / F unit 32 receives access information via the selector 42.
In step S33, the device-side memory control unit 31 determines whether the access type of the access information output from the selector 42 is a read access or a write access. If the access type is read access, the process proceeds to step S36. If the access type is write access, the process proceeds to step S34.

ステップS34において、デバイスI/F部32は、アクセス情報を基に電子デバイスにライトアクセスする。
ステップS35において、デバイスI/F部32は、電子デバイスからアクノリッジがあったか判断する。電子デバイスからアクノリッジがあれば、ステップS21へ進む。電子デバイスからアクノリッジがなければ、ステップS35の処理を繰り返す。
In step S34, the device I / F unit 32 performs write access to the electronic device based on the access information.
In step S35, the device I / F unit 32 determines whether there is an acknowledge from the electronic device. If there is an acknowledge from the electronic device, the process proceeds to step S21. If there is no acknowledge from the electronic device, the process of step S35 is repeated.

ステップS36において、デバイスI/F部32は、アクセス情報を基に電子デバイスにリードアクセスする。
ステップS37において、デバイスI/F部32は、電子デバイスからアクノリッジおよびリードデータを受信したか否か判断する。電子デバイスからアクノリッジおよびリードデータを受信した場合、ステップS38へ進む。電子デバイスからアクノリッジおよびリードデータを受信しない場合、ステップS37の処理を繰り返す。
In step S36, the device I / F unit 32 performs read access to the electronic device based on the access information.
In step S37, the device I / F unit 32 determines whether an acknowledge and read data are received from the electronic device. When the acknowledge and read data are received from the electronic device, the process proceeds to step S38. When the acknowledge and read data are not received from the electronic device, the process of step S37 is repeated.

ステップS38において、デバイスI/F部32は、メモリ部20を介することなく、リードデータをCPUバスI/F部11に送出する。
このように、I/F回路10は、CPUと電子デバイスとの間でやり取りするアクセス情報およびリード/ライトデータを、FIFOメモリ21およびリードデータ格納メモリ22に一時的に記憶し、CPUに、電子デバイスとは自律してアクノリッジを返信するようにした。これによって、CPUは、他の制御を行うことが可能となり、電子デバイスのアクセス動作に占有されなくなる。
In step S <b> 38, the device I / F unit 32 sends the read data to the CPU bus I / F unit 11 without going through the memory unit 20.
As described above, the I / F circuit 10 temporarily stores access information and read / write data exchanged between the CPU and the electronic device in the FIFO memory 21 and the read data storage memory 22, and stores the electronic information in the CPU. The device responds autonomously with an acknowledge. As a result, the CPU can perform other control and is not occupied by the access operation of the electronic device.

また、I/F回路10を用いたシステムでは、電源投入時などのシステムの起動時間を短縮することができる。
また、I/F回路10を用いたシステムでは、システム全体の処理能力を向上させることができる。
Further, in the system using the I / F circuit 10, the system start-up time such as when the power is turned on can be shortened.
Further, in the system using the I / F circuit 10, the processing capacity of the entire system can be improved.

さらに、CPUは、アクセス監視部41によってメモリ部20を介することなく直接電子デバイスにアクセスすることもでき、リアルタイム性が要求される処理にも対応することができる。   Further, the CPU can directly access the electronic device by the access monitoring unit 41 without going through the memory unit 20, and can cope with processing that requires real-time performance.

(付記1) プロセッサとデバイスとのデータのやり取りを仲介するインターフェース回路において、
前記プロセッサから、前記デバイスにアクセスするためのアクセス情報を受信し、前記アクセス情報に対する応答信号を自律して前記プロセッサに出力し、前記デバイスからの前記データを前記プロセッサに出力するプロセッサ側インターフェース手段と、
前記プロセッサ側インターフェース手段が受信した前記アクセス情報を記憶するアクセス情報記憶手段と、
前記アクセス情報記憶手段に記憶された前記アクセス情報に基づいて前記デバイスにアクセスし、前記デバイスから出力される前記データを受信するデバイス側インターフェース手段と、
前記デバイス側インターフェース手段が受信した前記データを記憶するデータ記憶手段と、
を有することを特徴とするインターフェース回路。
(Supplementary note 1) In an interface circuit that mediates the exchange of data between a processor and a device,
Processor-side interface means for receiving access information for accessing the device from the processor, autonomously outputting a response signal to the access information to the processor, and outputting the data from the device to the processor; ,
Access information storage means for storing the access information received by the processor side interface means;
Device-side interface means for accessing the device based on the access information stored in the access information storage means and receiving the data output from the device;
Data storage means for storing the data received by the device-side interface means;
An interface circuit comprising:

(付記2) 前記プロセッサ側インターフェース手段が受信した前記アクセス情報の内容に基づいて、前記アクセス情報を前記アクセス情報記憶手段を介さずに前記デバイス側インターフェース手段に出力するアクセス情報出力手段をさらに有し、
前記デバイス側インターフェース手段は、前記アクセス情報出力手段から出力される前記アクセス情報に基づいて前記デバイスにアクセスすることを特徴とする請求項1記載のインターフェース回路。
(Additional remark 2) It has an access information output means which outputs the access information to the device side interface means without going through the access information storage means based on the contents of the access information received by the processor side interface means ,
The interface circuit according to claim 1, wherein the device-side interface unit accesses the device based on the access information output from the access information output unit.

(付記3) 前記プロセッサ側インターフェース手段が受信した前記アクセス情報の内容に基づいて、前記デバイス側インターフェース手段が受信した前記データを前記データ記憶手段を介さずに前記プロセッサ側インターフェース手段に出力するデータ出力手段をさらに有し、
前記プロセッサ側インターフェース手段は、前記データ出力手段から出力される前記データを前記プロセッサに出力することを特徴とする請求項1記載のインターフェース回路。
(Supplementary Note 3) Data output for outputting the data received by the device side interface means to the processor side interface means without going through the data storage means based on the contents of the access information received by the processor side interface means Further comprising means,
2. The interface circuit according to claim 1, wherein the processor-side interface means outputs the data output from the data output means to the processor.

(付記4) 前記プロセッサ側インターフェース手段は、前記プロセッサから前記アクセス情報を受信すると前記プロセッサにアクノリッジ信号を出力することを特徴とする請求項1記載のインターフェース回路。   (Supplementary Note 4) The interface circuit according to claim 1, wherein the processor-side interface means outputs an acknowledge signal to the processor when the access information is received from the processor.

(付記5) 前記アクセス情報記憶手段は、FIFOメモリであることを特徴とする請求項1記載のインターフェース回路。
(付記6) 前記プロセッサ側インターフェース手段は、前記データ記憶手段に記憶されている前記データを前記応答信号とともに前記プロセッサに出力することを特徴とする請求項1記載のインターフェース回路。
(Supplementary Note 5) The interface circuit according to claim 1, wherein the access information storage means is a FIFO memory.
(Supplementary note 6) The interface circuit according to claim 1, wherein the processor-side interface means outputs the data stored in the data storage means to the processor together with the response signal.

インターフェース回路の概要を説明する図である。It is a figure explaining the outline | summary of an interface circuit. I/F回路のブロック構成図である。It is a block block diagram of an I / F circuit. ライトアクセス制御動作を示したシーケンス図である。FIG. 10 is a sequence diagram showing a write access control operation. リードアクセス制御動作を示したシーケンス図である。FIG. 5 is a sequence diagram showing a read access control operation. I/F回路のCPU側の動作を示したフローチャートである。It is the flowchart which showed the operation | movement by the side of CPU of an I / F circuit. I/F回路のCPU側の動作を示したフローチャートである。It is the flowchart which showed the operation | movement by the side of CPU of an I / F circuit. I/F回路の電子デバイス側の動作を示したフローチャートである。It is the flowchart which showed the operation | movement by the side of the electronic device of an I / F circuit. I/F回路の電子デバイス側の動作を示したフローチャートである。It is the flowchart which showed the operation | movement by the side of the electronic device of an I / F circuit. プロセッサによる電子デバイス制御を説明する図である。It is a figure explaining electronic device control by a processor. プロセッサのライト動作タイミングの例を示した図である。It is the figure which showed the example of the write operation timing of the processor. プロセッサのリード動作タイミングの例を示した図である。It is the figure which showed the example of the read operation timing of the processor. アクセス制御動作を示したシーケンス図である。It is the sequence diagram which showed the access control operation.

符号の説明Explanation of symbols

1 インターフェース回路
1a プロセッサ側インターフェース手段
1b アクセス情報記憶手段
1c デバイス側インターフェース手段
1d データ記憶手段
2 プロセッサ
3 デバイス
DESCRIPTION OF SYMBOLS 1 Interface circuit 1a Processor side interface means 1b Access information storage means 1c Device side interface means 1d Data storage means 2 Processor 3 Device

Claims (5)

プロセッサとデバイスとのデータのやり取りを仲介するインターフェース回路において、
前記プロセッサから、前記デバイスにアクセスするためのライトアドレス、ライトデータ、およびリードアドレスを含むアクセス情報を受信し、前記アクセス情報に対する応答信号を自律して前記プロセッサに出力し、前記デバイスからのリードデータを前記プロセッサに出力するプロセッサ側インターフェース手段と、
前記プロセッサ側インターフェース手段が受信した前記アクセス情報を記憶するアクセス情報記憶手段と、
前記アクセス情報記憶手段から先入れ先出し方式にて出力される前記アクセス情報が前記ライトアドレスおよびライトデータである場合、前記ライトアドレスに基づいて前記デバイスにアクセスして前記ライトデータを書き込み、前記アクセス情報記憶手段から先入れ先出し方式にて出力される前記アクセス情報が前記リードアドレスである場合、前記デバイスに前記リードアドレスでアクセスし、前記デバイスから出力される前記リードデータを受信するデバイス側インターフェース手段と、
前記デバイス側インターフェース手段が受信した前記リードデータを記憶するデータ記憶手段と、
を有し、
前記プロセッサ側インターフェース手段は、前記データ記憶手段が前記デバイス側インターフェース手段から受信した前記リードデータを記憶していない場合にはダミーデータを前記プロセッサに出力し、前記データ記憶手段が前記デバイス側インターフェース手段から受信した前記リードデータを記憶している場合には前記リードデータを前記プロセッサに出力することを特徴とするインターフェース回路。
In the interface circuit that mediates the exchange of data between the processor and the device,
Receives access information including a write address, write data, and a read address for accessing the device from the processor, autonomously outputs a response signal to the access information to the processor, and reads data from the device Processor side interface means for outputting to the processor;
Access information storage means for storing the access information received by the processor side interface means;
When the access information output from the access information storage means in a first-in first-out manner is the write address and write data, the device accesses the device based on the write address and writes the write data, and the access information storage means When the access information output in a first-in first-out method is the read address, device side interface means for accessing the device with the read address and receiving the read data output from the device;
Data storage means for storing the read data received by the device-side interface means;
I have a,
The processor-side interface means outputs dummy data to the processor when the data storage means does not store the read data received from the device-side interface means, and the data storage means is the device-side interface means An interface circuit which outputs the read data to the processor when the read data received from the memory is stored .
前記プロセッサ側インターフェース手段が受信した前記アクセス情報の内容に基づいて、前記アクセス情報を前記アクセス情報記憶手段を介さずに前記デバイス側インターフェース手段に出力するアクセス情報出力手段をさらに有し、
前記デバイス側インターフェース手段は、前記アクセス情報出力手段から出力される前記アクセス情報に基づいて前記デバイスにアクセスすることを特徴とする請求項1記載のインターフェース回路。
Based on the content of the access information received by the processor side interface means, further comprising access information output means for outputting the access information to the device side interface means without going through the access information storage means;
The interface circuit according to claim 1, wherein the device-side interface unit accesses the device based on the access information output from the access information output unit.
前記プロセッサ側インターフェース手段が受信した前記アクセス情報の内容に基づいて、前記デバイス側インターフェース手段が受信した前記データを前記データ記憶手段を介さずに前記プロセッサ側インターフェース手段に出力するデータ出力手段をさらに有し、
前記プロセッサ側インターフェース手段は、前記データ出力手段から出力される前記データを前記プロセッサに出力することを特徴とする請求項1記載のインターフェース回路。
Based on the content of the access information received by the processor-side interface means, the apparatus further comprises data output means for outputting the data received by the device-side interface means to the processor-side interface means without going through the data storage means. And
2. The interface circuit according to claim 1, wherein the processor-side interface means outputs the data output from the data output means to the processor.
前記プロセッサ側インターフェース手段は、前記プロセッサから前記アクセス情報を受信すると前記プロセッサにアクノリッジ信号を出力することを特徴とする請求項1記載のインターフェース回路。   2. The interface circuit according to claim 1, wherein said processor side interface means outputs an acknowledge signal to said processor when receiving said access information from said processor. 前記アクセス情報記憶手段は、FIFOメモリであることを特徴とする請求項1記載のインターフェース回路。
2. The interface circuit according to claim 1, wherein the access information storage means is a FIFO memory.
JP2007107672A 2007-04-17 2007-04-17 Interface circuit Expired - Fee Related JP5211537B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007107672A JP5211537B2 (en) 2007-04-17 2007-04-17 Interface circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007107672A JP5211537B2 (en) 2007-04-17 2007-04-17 Interface circuit

Publications (2)

Publication Number Publication Date
JP2008269035A JP2008269035A (en) 2008-11-06
JP5211537B2 true JP5211537B2 (en) 2013-06-12

Family

ID=40048492

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007107672A Expired - Fee Related JP5211537B2 (en) 2007-04-17 2007-04-17 Interface circuit

Country Status (1)

Country Link
JP (1) JP5211537B2 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2550444B2 (en) * 1991-03-07 1996-11-06 富士通株式会社 Device controller
JP2006113798A (en) * 2004-10-14 2006-04-27 Ricoh Co Ltd Data transfer system, reception buffer device, method for setting specification of data transfer system and image formation system

Also Published As

Publication number Publication date
JP2008269035A (en) 2008-11-06

Similar Documents

Publication Publication Date Title
US20040107265A1 (en) Shared memory data transfer apparatus
US5867675A (en) Apparatus and method for combining data streams with programmable wait states
JP5090819B2 (en) Memory card and data storage method
US20030188054A1 (en) Data transfer apparatus and method
JPS62221057A (en) Method and apparatus for generating pointer address
CN102646446A (en) Hardware dynamic cache power management
JP4198376B2 (en) Bus system and information processing system including bus system
US20060095637A1 (en) Bus control device, arbitration device, integrated circuit device, bus control method, and arbitration method
US8037254B2 (en) Memory controller and method for coupling a network and a memory
JP2008015876A (en) Data access system, data access device, data access integrated circuit and data accessing method
JP2005267148A (en) Memory controller
JP5211537B2 (en) Interface circuit
US7451254B2 (en) System and method for adaptive buffer allocation in a memory device interface
US20080016296A1 (en) Data processing system
JP2010026592A (en) Memory device and memory device control device
JP3747213B1 (en) NAND flash memory device and controller for sequential ROM interface
JPH11232213A (en) Data transfer system for input/output device
JP4431492B2 (en) Data transfer unit that supports multiple coherency granules
JP2007140858A (en) Method for accessing memory, and device for accessing memory
JP4793798B2 (en) Microcomputer
JP2006011926A (en) Serial data transfer system, serial data transfer device, serial data transfer method and image forming apparatus
JP4249741B2 (en) Bus system and information processing system including bus system
JP2003085125A (en) Memory controller and memory control method
JP2007108858A (en) Pin sharing device and pin sharing method
JP2004295778A (en) Inter-bus communication interface device, information processing unit, external host device, and inter-bus communication control method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100119

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120326

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121002

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121225

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130211

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160308

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees