JP4503504B2 - Error correction signal output device, error correction signal output method, and error correction signal output program - Google Patents

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本発明は、ハイビジョンシリアルデジタル信号の誤りを訂正する技術に係り、特に、複数の受信装置によって受信されたハイビジョンシリアルデジタル信号を用いて誤りを訂正した信号を生成して出力する誤り訂正信号出力装置、誤り訂正信号出力方法及び誤り訂正信号出力プログラムに関する。   The present invention relates to a technique for correcting an error in a high-vision serial digital signal, and more particularly, an error correction signal output device that generates and outputs a signal in which an error is corrected using high-vision serial digital signals received by a plurality of receiving devices. The present invention relates to an error correction signal output method and an error correction signal output program.

一般的に、ハイビジョンの映像信号として、ハイビジョンシリアルデジタル（ＨＤ−ＳＤＩ；Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）信号が用いられている（非特許文献１参照）。そして、このＨＤ−ＳＤＩ信号の誤りを検出するために、巡回冗長検査（ＣＲＣ；Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋｉｎｇ）が用いられる（非特許文献２参照）。   In general, a high-definition serial digital (HD-SDI) signal is used as a high-definition video signal (see Non-Patent Document 1). In order to detect an error in the HD-SDI signal, cyclic redundancy checking (CRC) is used (see Non-Patent Document 2).

そして、このＳＤＩ信号を伝送する装置は既に販売されている（非特許文献３参照）。この装置は、６０ＧＨｚ帯のミリ波の電波を使用し、変調方式にＡＳＫ（Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式を用いてＨＤ−ＳＤＩ信号を無線伝送するものである。
「ＳＭＰＴＥデジタル規格集２−ＨＤＴＶ」、兼六館出版株式会社、１９９９年９月１日、ｐ．４７−５８ 西村芳一著、「ディジタル・エラー訂正技術入門」、ＣＱ出版株式会社、２００４年６月１日、ｐ．４０−４１ “最大１．５Ｇｂｐｓの高速・大容量データ伝送が可能な「ミリ波（６０ＧＨｚ）ブロードバンドトランシーバ」の発売について”、２００４年６月３日、日本電気エンジニアリング株式会社、［online］、［平成１７年３月１６日検索］、＜http://www.nec-eng.co.jp/press/pdf/60ghz.pdf＞ And the apparatus which transmits this SDI signal is already marketed (refer nonpatent literature 3). This apparatus uses a millimeter-wave radio wave of 60 GHz band and wirelessly transmits an HD-SDI signal using an ASK (Amplitude Shift Keying) system as a modulation system.
“SMPTE Digital Standards Collection 2-HDTV”, Kenrokukan Publishing Co., Ltd., September 1, 1999, p. 47-58 Yoshiichi Nishimura, “Introduction to Digital Error Correction Technology”, CQ Publishing Co., Ltd., June 1, 2004, p. 40-41 “Release of“ millimeter-wave (60 GHz) broadband transceiver ”capable of high-speed, large-capacity data transmission of up to 1.5 Gbps”, June 3, 2004, NEC Engineering, [online], [2005 Search on March 16], <http://www.nec-eng.co.jp/press/pdf/60ghz.pdf>

しかしながら、位置が固定された状態の非特許文献３のような装置からＨＤ−ＳＤＩ信号を伝送する場合には、安定してＨＤ−ＳＤＩ信号を伝送できるが、例えば、レールカメラ等の移動可能な装置から移動しながらＨＤ−ＳＤＩ信号を伝送する場合には、安定して伝送できず、受信側において誤りが含まれるＨＤ−ＳＤＩ信号が受信されるという問題があった。   However, when an HD-SDI signal is transmitted from a device such as Non-Patent Document 3 in a fixed position, the HD-SDI signal can be stably transmitted. When the HD-SDI signal is transmitted while moving from the apparatus, there is a problem that the HD-SDI signal cannot be stably transmitted and an HD-SDI signal including an error is received on the reception side.

本発明は、前記従来技術の問題を解決するために成されたもので、受信した映像信号に含まれる誤りを訂正して、信頼性の高い信号を出力することができ、また、映像を見るユーザにとって違和感を与えない映像となる映像信号を出力することができる誤り訂正信号出力装置、誤り訂正信号出力方法及び誤り訂正信号出力プログラムを提供することを目的とする。   The present invention has been made to solve the above-described problems of the prior art, and can correct an error contained in a received video signal and output a highly reliable signal. An object of the present invention is to provide an error correction signal output device, an error correction signal output method, and an error correction signal output program capable of outputting a video signal that is a video that does not give the user a sense of incongruity.

前記課題を解決するため、請求項１に記載の誤り訂正信号出力装置は、複数の受信装置によって受信された映像信号である受信信号を入力し、誤りを訂正した映像信号を出力する誤り訂正信号出力装置であって、多数決手段と、誤り検出手段と、第１の信号選択手段とを備える構成とした。   In order to solve the above-mentioned problem, an error correction signal output device according to claim 1 inputs a reception signal which is a video signal received by a plurality of reception devices and outputs a video signal in which an error is corrected. The output device includes a majority decision unit, an error detection unit, and a first signal selection unit.

かかる構成によれば、誤り訂正信号出力装置は、多数決手段によって、受信信号について、ビットごとにビットの値の多数決をとり、最も多いビットの値からなる映像信号を生成する。そのため、複数の受信装置のうち一部の受信装置によって受信された映像信号に誤りが含まれていても、最も多いビットの値が選択されることで誤りを訂正して信頼性の高い映像信号を生成することができる。更に、誤り訂正信号出力装置は、複数の誤り検出手段によって、受信信号、及び、多数決手段によって生成された映像信号のそれぞれについて、誤り検出を行い、第１の信号選択手段によって、多数決手段で生成された映像信号から誤り検出手段によって誤りが検出されなかった場合には、当該映像信号を選択し、誤りが検出された場合には、誤り検出手段によって誤りが検出されない受信信号を選択する。   According to such a configuration, the error correction signal output device takes the majority of the bit values for each bit of the received signal by the majority means and generates a video signal having the most bit values. Therefore, even if a video signal received by some of the plurality of receiving devices includes an error, the most reliable bit signal is corrected by selecting the most bit value, and the video signal is highly reliable. Can be generated. Further, the error correction signal output device performs error detection on each of the received signal and the video signal generated by the majority decision means by a plurality of error detection means, and generates by the majority decision means by the first signal selection means. If no error is detected by the error detection means from the received video signal, the video signal is selected. If an error is detected, a received signal from which no error is detected is selected by the error detection means.

これによって、誤り訂正信号出力装置は、ビットの値の多数決をとって生成された映像信号と、受信装置によって受信された受信信号とのうち、誤りが検出されない映像信号を選択して出力することができる。   As a result, the error correction signal output device selects and outputs a video signal in which no error is detected among the video signal generated by taking the majority of the bit values and the received signal received by the receiving device. Can do.

更に、請求項２に記載の誤り訂正信号出力装置は、前記第１の信号選択手段によって選択された受信信号を少なくとも１ライン分遅延させる遅延手段を備え、前記第１の信号選択手段が、すべての前記誤り検出手段によって、前記受信信号、及び、前記多数決手段によって生成された映像信号から誤りが検出された場合には、前記遅延手段によって遅延された映像信号を選択する構成とした。   The error correction signal output apparatus according to claim 2 further includes delay means for delaying the reception signal selected by the first signal selection means by at least one line, and the first signal selection means are all When an error is detected from the received signal and the video signal generated by the majority voting means, the video signal delayed by the delay means is selected.

これによって、誤り訂正信号出力装置は、すべての映像信号から誤りが検出された場合には、この映像信号の代わりに、１ライン以上遅延させた映像信号、つまり、表示画面上において当該ラインより、遅延手段の遅延量に対応するライン数だけ上のラインの映像信号を出力することができる。   Thereby, the error correction signal output device, when an error is detected from all the video signals, instead of this video signal, the video signal delayed by one line or more, that is, from the line on the display screen, It is possible to output a video signal of lines above the number of lines corresponding to the delay amount of the delay means.

また、請求項３に記載の誤り訂正信号出力装置は、前記第１の信号選択手段が、すべての前記誤り検出手段によって、前記受信信号、及び、前記多数決手段によって生成された映像信号と、当該映像信号に比べて前記遅延手段の遅延量分だけ前の映像信号及び前記受信信号とから誤りが検出された場合には、前記多数決手段によって生成された映像信号を選択する構成とした。   The error correction signal output device according to claim 3, wherein the first signal selection unit includes the received signal and the video signal generated by the majority unit by all the error detection units, When an error is detected from the video signal and the received signal that are earlier than the video signal by the delay amount of the delay means, the video signal generated by the majority means is selected.

これによって、誤り訂正信号出力装置は、すべての映像信号から誤りが検出された場合には、第１の信号選択手段が１ライン以上遅延させた映像信号を選択し、更に、遅延手段の遅延量分だけ前の、多数決手段によって生成された映像信号及び受信信号にも誤りが含まれる場合には、ビットの値の多数決によって生成された映像信号を出力することができる。   Thus, the error correction signal output device selects the video signal delayed by one line or more by the first signal selection means when an error is detected from all the video signals, and further, the delay amount of the delay means. When an error is also included in the video signal and the received signal generated by the majority voting means, the video signal generated by the majority of the bit values can be output.

更に、請求項４に記載の誤り訂正信号出力装置は、前記第１の信号選択手段によって選択された映像信号を、当該映像信号によって示される映像を表示した表示画面上において１ライン分遅延させる第１の遅延手段と、入力された映像信号を１ライン分遅延させる第２の遅延手段と、前記第１の信号選択手段によって選択された映像信号と、前記第２の遅延手段によって遅延された映像信号の中間値の映像信号を生成する中間値信号生成手段と、少なくとも１つの前記誤り検出手段によって誤りが検出されなかった場合には、前記第１の遅延手段によって遅延された映像信号を選択し、すべての前記誤り検出手段によって誤りが検出された場合には、前記中間値信号生成手段によって生成された映像信号を選択する第２の信号選択手段とを備え、前記第２の遅延手段が、前記第２の信号選択手段によって選択された映像信号を遅延させる構成とした。   Further, the error correction signal output device according to claim 4 delays the video signal selected by the first signal selection means by one line on the display screen displaying the video indicated by the video signal. 1 delay means, second delay means for delaying the input video signal by one line, video signal selected by the first signal selection means, and video delayed by the second delay means When an error is not detected by the intermediate value signal generation means for generating an intermediate value video signal and at least one of the error detection means, the video signal delayed by the first delay means is selected. And second signal selection means for selecting the video signal generated by the intermediate value signal generation means when an error is detected by all the error detection means. , Said second delay means has a configuration for delaying the video signal selected by said second signal selecting means.

これによって、誤り訂正信号出力装置は、表示画面上において１つ上のラインの映像信号と、１つ下のラインの映像信号との中間値の映像信号を生成し、受信信号と多数決手段によって生成された映像信号とのすべてから誤りが検出された場合に出力することができる。   As a result, the error correction signal output device generates a video signal of an intermediate value between the video signal of the upper line on the display screen and the video signal of the lower line, and is generated by the received signal and the majority means. When an error is detected from all of the recorded video signals, it can be output.

また、請求項５に記載の誤り訂正信号出力方法は、複数の受信装置によって受信された映像信号である受信信号を入力し、誤りを訂正した映像信号を出力する誤り訂正信号出力方法であって、多数決ステップと、誤り検出ステップと、第１の信号選択ステップと、を含むことを特徴とする。   An error correction signal output method according to claim 5 is an error correction signal output method for inputting a reception signal which is a video signal received by a plurality of receiving apparatuses and outputting a video signal in which an error is corrected. A majority decision step, an error detection step, and a first signal selection step.

この方法によれば、多数決ステップにおいて、受信信号について、ビットごとにビットの値の多数決をとり、最も多いビットの値からなる映像信号を生成する。続いて、誤り検出ステップにおいて、受信信号、及び、多数決ステップにおいて生成された映像信号のそれぞれについて、誤り検出を行う。更に、第１の信号選択ステップにおいて、多数決ステップで生成された映像信号から誤り検出ステップにおいて誤りが検出されなかった場合には、当該映像信号を選択し、誤りが検出された場合には、誤り検出ステップにおいて誤りが検出されない受信信号を選択する。   According to this method, in the majority voting step, the majority of the bit values is taken for each bit of the received signal, and a video signal having the most bit values is generated. Subsequently, in the error detection step, error detection is performed for each of the received signal and the video signal generated in the majority step. Further, in the first signal selection step, if no error is detected in the error detection step from the video signal generated in the majority step, the video signal is selected, and if an error is detected, an error is detected. A received signal from which no error is detected in the detection step is selected.

これによって、ビットの値の多数決をとって生成された映像信号と、受信装置によって受信された受信信号とのうち、誤りが検出されない映像信号を選択して出力することができる。   As a result, a video signal in which no error is detected can be selected and output from the video signal generated by taking the majority of the bit values and the received signal received by the receiving device.

更に、請求項６に記載の誤り訂正信号出力プログラムは、複数の受信装置によって受信された映像信号である受信信号を入力し、誤りを訂正した映像信号を出力するためにコンピュータを、多数決手段、誤り検出手段、第１の信号選択手段、として機能させることとした。   Furthermore, the error correction signal output program according to claim 6 inputs a reception signal that is a video signal received by a plurality of receiving devices, and outputs a computer to output a video signal in which an error is corrected. It is supposed to function as an error detection means and a first signal selection means.

かかる構成によれば、誤り訂正信号出力プログラムは、多数決手段によって、受信信号について、ビットごとにビットの値の多数決をとり、最も多いビットの値からなる映像信号を生成する。更に、誤り訂正信号出力プログラムは、複数の誤り検出手段によって、受信信号、及び、多数決手段によって生成された映像信号のそれぞれについて、誤り検出を行い、第１の信号選択手段によって、多数決手段で生成された映像信号から誤り検出手段によって誤りが検出されなかった場合には、当該映像信号を選択し、誤りが検出された場合には、誤り検出手段によって誤りが検出されない受信信号を選択する。   According to this configuration, the error correction signal output program takes the majority of the bit values for each bit of the received signal by the majority means, and generates a video signal having the most bit values. Further, the error correction signal output program performs error detection on each of the received signal and the video signal generated by the majority decision means by a plurality of error detection means, and is generated by the majority decision means by the first signal selection means. If no error is detected by the error detection means from the received video signal, the video signal is selected. If an error is detected, a received signal from which no error is detected is selected by the error detection means.

これによって、誤り訂正信号出力プログラムは、ビットの値の多数決をとって生成された映像信号と、受信装置によって受信された受信信号とのうち、誤りが検出されない映像信号を選択して出力することができる。   As a result, the error correction signal output program selects and outputs a video signal in which no error is detected among the video signal generated by taking the majority of the bit values and the received signal received by the receiving device. Can do.

本発明に係る誤り訂正信号出力装置、誤り訂正信号出力方法及び誤り訂正信号出力プログラムでは、以下のような優れた効果を奏する。請求項１、請求項５又は請求項６に記載の発明によれば、例えば、レールカメラ等から移動しながらＨＤ−ＳＤＩ信号が伝送される場合のように、安定して映像信号が伝送されなくても、ビットの値の多数決をとることで誤りを訂正した映像信号を生成し、この映像信号と、受信された受信信号とのうち、誤りが検出されない映像信号を選択して出力することで、誤りのない信頼性の高い映像信号を出力することができる。   The error correction signal output apparatus, error correction signal output method, and error correction signal output program according to the present invention have the following excellent effects. According to the first, fifth, or sixth aspect of the invention, the video signal is not stably transmitted, for example, when the HD-SDI signal is transmitted while moving from the rail camera or the like. However, by taking the majority of the bit values, an error-corrected video signal is generated, and a video signal in which no error is detected is selected and output from this video signal and the received reception signal. Therefore, it is possible to output a reliable video signal without error.

請求項２に記載の発明によれば、受信した受信信号と、多数決によって誤りを訂正した映像信号とのすべての映像信号から誤りが検出された場合に、当該ラインより遅延手段の遅延量に対応するライン数だけ上のラインの映像信号を出力することができる。そして、映像信号は、隣り合う画素の相関性が高いため、映像を見るユーザにとって違和感を与えない映像信号を出力することができる。   According to the second aspect of the present invention, when an error is detected from all received video signals including the received signal received and the video signal whose error has been corrected by majority vote, the delay amount of the delay means is handled from the line. It is possible to output the video signal of the upper line by the number of lines to be performed. And since a video signal has the high correlation of an adjacent pixel, it can output the video signal which does not give a sense of incongruity to the user who watches a video.

請求項３に記載の発明によれば、すべての映像信号から誤りが検出され、更に、当該ラインより遅延手段の遅延量に対応するライン数だけ上のラインの映像信号からも誤りが検出された場合には、その中で最も信頼性の高い、多数決によって生成された映像信号を出力することで、遅延手段によって遅延された映像信号を、更に遅延手段によって遅延させて出力することを防いで、ユーザにとって違和感を与えない映像信号を出力することができる。   According to the third aspect of the present invention, errors are detected from all the video signals, and further, errors are detected from the video signals of lines above the line by the number of lines corresponding to the delay amount of the delay means. In this case, by outputting the most reliable video signal generated by the majority vote, it is possible to prevent the video signal delayed by the delay means from being further delayed by the delay means and output. A video signal that does not give the user a sense of incongruity can be output.

請求項４に記載の発明によれば、受信した受信信号と、多数決によって誤りを訂正した映像信号とのすべての映像信号から誤りが検出された場合には、１つ上のラインの映像信号と、１つ下のラインの映像信号との中間値の映像信号を出力することができる。そして、映像信号は、隣り合う画素の相関性が高いため、上下のラインの中間値の映像信号を出力することで、映像を見るユーザにとって違和感を与えない映像信号を出力することができる。   According to the fourth aspect of the present invention, when an error is detected from all the video signals of the received signal received and the video signal whose error is corrected by majority vote, A video signal having an intermediate value with the video signal of the next lower line can be output. Since the video signal has a high correlation between adjacent pixels, by outputting the video signal having an intermediate value between the upper and lower lines, it is possible to output a video signal that does not give the user a sense of discomfort.

以下、本発明の実施の形態について図面を参照して説明する。
［無線伝送システムの構成］
まず、図１を参照して、本発明に係る誤り訂正信号出力装置３（３Ａ）を備える無線伝送システムＳの構成について説明する。図１は、本発明に係る無線伝送システムの構成を示したブロック図である。なお、ここでは、本発明に係る誤り訂正信号出力装置３（３Ａ）を、ミリ波の電波を介して送信されるＨＤ−ＳＤＩ信号に対して適用し、全体を無線伝送システムＳとしている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[Configuration of wireless transmission system]
First, the configuration of a wireless transmission system S including an error correction signal output device 3 (3A) according to the present invention will be described with reference to FIG. FIG. 1 is a block diagram showing a configuration of a wireless transmission system according to the present invention. Here, the error correction signal output device 3 (3A) according to the present invention is applied to an HD-SDI signal transmitted via a millimeter-wave radio wave, and the whole is a wireless transmission system S.

無線伝送システムＳは、ミリ波送信装置１からミリ波を介して、複数のミリ波受信装置２（２ａ、２ｂ、２ｃ、…）にＨＤ−ＳＤＩ信号を伝送して、誤り訂正信号出力装置３（３Ａ）で、このミリ波受信装置２（２ａ、２ｂ、２ｃ、…）によって受信されたＨＤ−ＳＤＩ信号の誤りを訂正して出力するシステムである。   The wireless transmission system S transmits an HD-SDI signal from the millimeter wave transmission device 1 to a plurality of millimeter wave reception devices 2 (2a, 2b, 2c,...) Via the millimeter wave, and an error correction signal output device 3 (3A) is a system for correcting and outputting an error in the HD-SDI signal received by the millimeter wave receiver 2 (2a, 2b, 2c,...).

ミリ波送信装置１は、ＨＤ−ＳＤＩ信号を被変調波として変調信号を発生させ、ミリ波の電波を送信するものである。ここで、ＨＤ−ＳＤＩ信号のビットレートは約１．５Ｇｂｐｓであるため、電波の周波数としては広域帯の周波数が使用可能なミリ波帯の電波を使用することが想定されるが、マイクロ波帯の電波を使用することとしてもよい。また、変調方式としては、ＡＳＫ変調や、ＦＳＫ（Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調などの様々な変調方式を適用することができる。   The millimeter wave transmitter 1 generates a modulation signal using an HD-SDI signal as a modulated wave, and transmits a millimeter wave radio wave. Here, since the bit rate of the HD-SDI signal is about 1.5 Gbps, it is assumed that a millimeter-wave radio wave that can use a wide-band frequency is used as the radio wave frequency. It is good also as using the radio wave. As a modulation method, various modulation methods such as ASK modulation and FSK (Frequency Shift Keying) modulation can be applied.

ミリ波受信装置２は、ミリ波送信装置１から送信された電波を受信し、ミリ波の信号を復調してＨＤ−ＳＤＩ信号を誤り訂正信号出力装置３（３Ａ）に出力するものである。   The millimeter wave receiver 2 receives the radio wave transmitted from the millimeter wave transmitter 1, demodulates the millimeter wave signal, and outputs an HD-SDI signal to the error correction signal output device 3 (3A).

誤り訂正信号出力装置３（３Ａ）は、ミリ波受信装置２（２ａ、２ｂ、…）から入力されたＨＤ−ＳＤＩ信号の誤りを訂正して出力するものである。以下、無線伝送システムＳにおいて、誤り訂正信号出力装置３（３Ａ）について詳細に説明する。   The error correction signal output device 3 (3A) corrects and outputs an error in the HD-SDI signal input from the millimeter wave receiving device 2 (2a, 2b,...). Hereinafter, the error correction signal output device 3 (3A) in the wireless transmission system S will be described in detail.

［誤り訂正信号出力装置の構成（第一の実施の形態）］
まず、図２を参照（適宜図１参照）して、本発明における第一の実施の形態である誤り訂正信号出力装置３の構成について説明する。図２は、本発明における第一の実施の形態である誤り訂正信号出力装置の構成を示したブロック図である。なお、ここでは、無線伝送システムＳにおいて３つのミリ波受信装置２（２ａ、２ｂ、２ｃ）を備える場合について説明するが、ミリ波受信装置２の数はこれに限定されることなく、無線伝送システムＳは複数のミリ波受信装置２を備えていればよい。 [Configuration of Error Correcting Signal Output Device (First Embodiment)]
First, the configuration of the error correction signal output device 3 according to the first embodiment of the present invention will be described with reference to FIG. 2 (refer to FIG. 1 as appropriate). FIG. 2 is a block diagram showing the configuration of the error correction signal output apparatus according to the first embodiment of the present invention. Here, a case where the wireless transmission system S includes three millimeter wave receivers 2 (2a, 2b, 2c) will be described. However, the number of millimeter wave receivers 2 is not limited to this, and wireless transmission is performed. The system S only needs to include a plurality of millimeter wave receivers 2.

誤り訂正信号出力装置３は、ミリ波受信装置２（２ａ、２ｂ、…）から入力されたＨＤ−ＳＤＩ信号の誤りを訂正して出力するものである。誤り訂正信号出力装置３は、分配器３１（３１ａ、３１ｂ、３１ｃ）と、多数決回路３２と、ＣＲＣチェック回路（ＣＲＣ）３３（３３ａ、３３ｂ、３３ｃ）と、ＣＲＣチェック回路（ＣＲＣ）３４と、制御回路３５と、スイッチ回路（ＳＷ）３６と、分配器３７と、メモリ３８とを備える。   The error correction signal output device 3 corrects and outputs an error in the HD-SDI signal input from the millimeter wave receiving device 2 (2a, 2b,...). The error correction signal output device 3 includes a distributor 31 (31a, 31b, 31c), a majority circuit 32, a CRC check circuit (CRC) 33 (33a, 33b, 33c), a CRC check circuit (CRC) 34, A control circuit 35, a switch circuit (SW) 36, a distributor 37, and a memory 38 are provided.

分配器３１（３１ａ、３１ｂ、３１ｃ）は、ミリ波受信装置２（２ａ、２ｂ、２ｃ）の各々から入力されたＨＤ−ＳＤＩ信号を分配するものである。ここで分配されたＨＤ−ＳＤＩ信号は、多数決回路３２と、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）とに出力される。   The distributor 31 (31a, 31b, 31c) distributes the HD-SDI signal input from each of the millimeter wave receivers 2 (2a, 2b, 2c). The HD-SDI signal distributed here is output to the majority circuit 32 and the CRC 33 (33a, 33b, 33c).

多数決回路（多数決手段）３２は、分配器３１（３１ａ、３１ｂ、３１ｃ）から入力されたＨＤ−ＳＤＩ信号について、１ビットごとにビットの値の多数決をとり、最も多いビットの値のＨＤ−ＳＤＩ信号を生成するものである。ここで生成された信号は、ＣＲＣ３４に出力される。   The majority circuit (majority decision means) 32 takes the majority of the bit values for each bit of the HD-SDI signal input from the distributor 31 (31a, 31b, 31c), and the HD-SDI having the most bit values. A signal is generated. The signal generated here is output to the CRC 34.

ここで、多数決回路３２は、ミリ波受信装置２（２ａ、２ｂ、２ｃ）によって受信された複数のＨＤ−ＳＤＩ信号のうちの一部に誤りが含まれた場合に、ビットごとに多数決をとることで、受信されたＨＤ−ＳＤＩ信号の誤りを訂正することができる。ここで、図３を参照（適宜図２参照）して、多数決によって生成されたＨＤ−ＳＤＩ信号と多数決を行わないＨＤ−ＳＤＩ信号とのビット誤り率特性について説明する。図３は、多数決によって生成されたＨＤ−ＳＤＩ信号と多数決を行わないＨＤ−ＳＤＩ信号とのビット誤り率特性を示すグラフである。   Here, the majority circuit 32 takes a majority for each bit when an error is included in a part of a plurality of HD-SDI signals received by the millimeter wave receiver 2 (2a, 2b, 2c). Thus, the error of the received HD-SDI signal can be corrected. Here, with reference to FIG. 3 (refer to FIG. 2 as appropriate), the bit error rate characteristics of the HD-SDI signal generated by majority voting and the HD-SDI signal not subjected to majority voting will be described. FIG. 3 is a graph showing the bit error rate characteristics of an HD-SDI signal generated by majority voting and an HD-SDI signal not subjected to majority voting.

図３において、（ａ）は、受信されたＨＤ−ＳＤＩ信号のビット誤り率特性を示し、（ｂ）は、３台のミリ波受信装置２によって受信された信号から多数決によって生成されたＨＤ−ＳＤＩ信号のビット誤り率を示す。図３（ａ）に示すように、多数決を行わないＨＤ−ＳＤＩ信号では、Ｃ／Ｎ（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）が３５ｄＢでビット誤り率は１０-4（伝送したデータの１０4個のうち誤りが１個あることを示す）を下回らないが、図３（ｂ）に示すように、多数決によって生成されたＨＤ−ＳＤＩ信号では、ビット誤り率は１０-7以下となり、誤り率が改善されることが分かる。 In FIG. 3, (a) shows the bit error rate characteristics of the received HD-SDI signal, and (b) shows the HD- generated by majority from the signals received by the three millimeter wave receivers 2. The bit error rate of the SDI signal is shown. As shown in FIG. 3 (a), in the HD-SDI signal is not performed majority, C / N (Carrier to Noise Ratio) is the bit error rate is 10-4 (10 4 error of the transmitted data at 35dB However, in the HD-SDI signal generated by majority vote, the bit error rate is 10 −7 or less, and the error rate is improved as shown in FIG. 3 (b). I understand that.

なお、多数決回路３２によって多数決で最も多いビットの値の信号を生成するためには、無線伝送システムＳが奇数のミリ波受信装置２（２ａ、２ｂ、…）を備え、誤り訂正信号出力装置３が奇数のＨＤ−ＳＤＩ信号を入力することが好ましいが、無線伝送システムＳが偶数のミリ波受信装置２（２ａ、２ｂ、…）を備えることとしてもよい。このとき、誤り訂正信号出力装置３が、多数決回路３２による多数決において、ビットの値が０と１とで同数になった場合には、例えば、予め定められたビットの値とすることとしてもよい。   In order for the majority circuit 32 to generate a signal having the largest number of bits in the majority decision, the wireless transmission system S includes an odd number of millimeter wave receivers 2 (2a, 2b,...) And an error correction signal output device 3. It is preferable to input an odd number of HD-SDI signals, but the wireless transmission system S may include an even number of millimeter wave receivers 2 (2a, 2b,...). At this time, if the error correction signal output device 3 has the same number of bit values of 0 and 1 in the majority decision by the majority circuit 32, the error correction signal output device 3 may set a predetermined bit value, for example. .

図２に戻って説明を続ける。ＣＲＣ（誤り検出手段）３３（３３ａ、３３ｂ、３３ｃ）は、分配器３１（３１ａ、３１ｂ、３１ｃ）の各々から入力されたＨＤ−ＳＤＩ信号の巡回冗長検査を行うものである。ここで、ＨＤ−ＳＤＩ信号には、表示画面に表示した際における１ラインごとにＣＲＣコードが付加されている。そして、ＣＲＣ３３は、このＣＲＣコードに基づいて、１ラインごとに誤り検出を行う。この検査結果は制御回路３５に出力され、ＨＤ−ＳＤＩ信号はＳＷ３６に出力される。   Returning to FIG. 2, the description will be continued. The CRC (error detection means) 33 (33a, 33b, 33c) performs a cyclic redundancy check on the HD-SDI signal input from each of the distributors 31 (31a, 31b, 31c). Here, a CRC code is added to the HD-SDI signal for each line when displayed on the display screen. The CRC 33 performs error detection for each line based on the CRC code. The inspection result is output to the control circuit 35, and the HD-SDI signal is output to the SW 36.

ＣＲＣ（誤り検出手段）３４は、多数決回路３２から入力されたＨＤ−ＳＤＩ信号の巡回冗長検査を行うものである。この検査結果は制御回路３５に出力され、ＨＤ−ＳＤＩ信号はＳＷ３６に出力される。   The CRC (error detection means) 34 performs a cyclic redundancy check on the HD-SDI signal input from the majority circuit 32. The inspection result is output to the control circuit 35, and the HD-SDI signal is output to the SW 36.

制御回路３５は、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）及びＣＲＣ３４から入力されたＨＤ−ＳＤＩ信号の巡回冗長検査の結果に基づいて、後記するＳＷ３６に対して、出力する信号を切り替える制御を行うものである。ここで生成された、信号を切り替える指令はＳＷ３６に出力される。   The control circuit 35 performs control to switch the output signal to the SW 36 described later based on the result of the cyclic redundancy check of the HD-SDI signal input from the CRC 33 (33a, 33b, 33c) and the CRC 34. is there. The command for switching the signal generated here is output to the SW 36.

ここで、制御回路３５は、ＣＲＣ３４の巡回冗長検査で誤りが検出されていない場合には、ＣＲＣ３４から入力されたＨＤ−ＳＤＩ信号を選択する指令をＳＷ３６に出力する。これによって、制御回路３５は、多数決回路３２によって生成されたＨＤ−ＳＤＩ信号に誤りが含まれない場合に、ＳＷ３６にこのＨＤ−ＳＤＩ信号を選択させることができる。   Here, if no error is detected in the cyclic redundancy check of the CRC 34, the control circuit 35 outputs a command for selecting the HD-SDI signal input from the CRC 34 to the SW 36. Accordingly, the control circuit 35 can cause the SW 36 to select the HD-SDI signal when the HD-SDI signal generated by the majority circuit 32 does not include an error.

一方、ＣＲＣ３４の巡回冗長検査で誤りが検出され、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）のいずれかの巡回冗長検査で誤りが検出されていない場合には、制御回路３５は、誤りが検出されなかったＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）から入力されたＨＤ−ＳＤＩ信号を選択する指令をＳＷ３６に出力する。これによって、多数決回路３２によって生成されたＨＤ−ＳＤＩ信号に誤りが含まれ、ミリ波受信装置２（２ａ、２ｂ、２ｃ）によって受信されたＨＤ−ＳＤＩ信号の少なくとも１つに誤りが含まれない場合には、ＳＷ３６に、この誤りを含まないＨＤ−ＳＤＩ信号を選択させることができる。そのため、多数決回路３２によって誤訂正されて、誤ったＨＤ−ＳＤＩ信号が生成された場合でも、ＳＷ３６に、誤りのないＨＤ−ＳＤＩ信号を選択させることができるようになり、出力されるＨＤ−ＳＤＩ信号の誤り率を軽減することができる。   On the other hand, when an error is detected by the cyclic redundancy check of the CRC 34 and no error is detected by any of the cyclic redundancy checks of the CRC 33 (33a, 33b, 33c), the control circuit 35 detects no error. A command for selecting the HD-SDI signal input from the CRC 33 (33a, 33b, 33c) is output to the SW. As a result, the HD-SDI signal generated by the majority circuit 32 includes an error, and at least one of the HD-SDI signals received by the millimeter wave receiver 2 (2a, 2b, 2c) does not include an error. In this case, the SW 36 can select an HD-SDI signal that does not include this error. For this reason, even when an incorrect HD-SDI signal is generated by being erroneously corrected by the majority circuit 32, the SW 36 can select an error-free HD-SDI signal and output HD-SDI. The signal error rate can be reduced.

更に、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）及びＣＲＣ３４の巡回冗長検査のすべてで誤りが検出された場合には、制御回路３５は、メモリ３８からＨＤ−ＳＤＩ信号を読み出す指令をＳＷ３６に出力する。これによって、制御回路３５は、多数決回路３２によって生成されたＨＤ−ＳＤＩ信号と、ミリ波受信装置２（２ａ、２ｂ、２ｃ）によって受信されたＨＤ−ＳＤＩ信号とのすべてに誤りが含まれる場合には、ＳＷ３６に１ライン前、つまり、１つ上のラインのＨＤ−ＳＤＩ信号を選択させることができる。ここで、映像信号は、隣接する画素の相関性が高いため、１つ上のラインと同じ信号に置き換えても、映像を見るユーザにとって違和感を与えない映像信号となる。   Further, when an error is detected in all of the CRC 33 (33a, 33b, 33c) and CRC 34 cyclic redundancy check, the control circuit 35 outputs a command for reading the HD-SDI signal from the memory 38 to the SW 36. As a result, the control circuit 35 includes an error in all of the HD-SDI signal generated by the majority circuit 32 and the HD-SDI signal received by the millimeter wave receiver 2 (2a, 2b, 2c). In this case, the SW 36 can select the HD-SDI signal one line before, that is, one line above. Here, since the video signal has high correlation between adjacent pixels, even if the video signal is replaced with the same signal as the one line above, the video signal does not give a sense of incongruity to the user who views the video.

また、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）及びＣＲＣ３４の巡回冗長検査のすべてで２ライン以上連続して誤りが検出された場合には、制御回路３５は、ＣＲＣ３４から入力されたＨＤ−ＳＤＩ信号を選択する指令をＳＷ３６に出力する。これによって、制御回路３５は、多数決回路３２によって生成されたＨＤ−ＳＤＩ信号と、ミリ波受信装置２（２ａ、２ｂ、２ｃ）によって受信されたＨＤ−ＳＤＩ信号と、１ライン前のＨＤ−ＳＤＩ信号とのすべてに誤りが含まれる場合には、ＳＷ３６に多数決回路３２によって生成されたＨＤ−ＳＤＩ信号を選択させることができる。そして、例えば、１ライン前のＨＤ−ＳＤＩ信号と、更にその１ライン前（２ライン前）のＨＤ−ＳＤＩ信号に誤りが含まれる場合に、更にその１ライン前（３ライン前）のＨＤ−ＳＤＩ信号がコピーされてしまうと、映像が破綻してしまうことが想定できるが、このように制御することで、１ライン前の信号が次々にコピーされることを防ぐことができる。   In addition, when two or more lines are continuously detected in all of the CRC 33 (33a, 33b, 33c) and CRC 34 cyclic redundancy check, the control circuit 35 selects the HD-SDI signal input from the CRC 34. Command to output to SW36. As a result, the control circuit 35 receives the HD-SDI signal generated by the majority circuit 32, the HD-SDI signal received by the millimeter wave receiver 2 (2a, 2b, 2c), and the HD-SDI one line before. If all of the signals contain errors, the SW 36 can select the HD-SDI signal generated by the majority circuit 32. For example, when an error is included in the HD-SDI signal one line before and the HD-SDI signal one line before (two lines before), the HD- of one line before (three lines before). If the SDI signal is copied, it can be assumed that the video is broken. However, by controlling in this way, it is possible to prevent the signals of the previous line from being copied one after another.

ＳＷ（第１の信号選択手段）３６は、制御回路３５から入力された指令に基づいて、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）、ＣＲＣ３４から入力されたＨＤ−ＳＤＩ信号及び後記するメモリ３８から読み出したＨＤ−ＳＤＩ信号のうち１つの信号を選択して、選択したＨＤ−ＳＤＩ信号に出力を切り替えるものである。ここで選択されたＨＤ−ＳＤＩ信号は、分配器３７に出力される。   The SW (first signal selection means) 36 is read from the CRC 33 (33a, 33b, 33c), the HD-SDI signal input from the CRC 34, and the memory 38 to be described later, based on the command input from the control circuit 35. One signal is selected from the HD-SDI signals, and the output is switched to the selected HD-SDI signal. The HD-SDI signal selected here is output to the distributor 37.

分配器３７は、ＳＷ３６から入力されたＨＤ−ＳＤＩ信号を分配するものである。ここで分配されたＨＤ−ＳＤＩ信号は、メモリ３８と、外部とに出力される。   The distributor 37 distributes the HD-SDI signal input from the SW 36. The HD-SDI signal distributed here is output to the memory 38 and the outside.

メモリ（遅延手段）３８は、分配器３７から入力されたＨＤ−ＳＤＩ信号を記憶するものである。このメモリ３８には、ＳＷ３６から出力された１ライン分のＨＤ−ＳＤＩ信号が記憶され、ＳＷ３６によって１ライン前のＨＤ−ＳＤＩ信号が読み出される。これによって、メモリ３８は、ＳＷ３６から出力されたＨＤ−ＳＤＩ信号を１ライン分遅延させる遅延手段として機能する。なお、例えば、一般的な遅延回路を用いて１ライン分遅延させることとしてもよい。また、ここでは、メモリ３８は、１ライン分のＨＤ−ＳＤＩ信号を記憶することで、ＨＤ−ＳＤＩ信号を１ライン分遅延させることとしたが、遅延量は１ライン分に限定されることなく、その整数倍であってもよい。   The memory (delay means) 38 stores the HD-SDI signal input from the distributor 37. The memory 38 stores the HD-SDI signal for one line output from the SW 36, and the HD-SDI signal one line before is read by the SW 36. Accordingly, the memory 38 functions as a delay unit that delays the HD-SDI signal output from the SW 36 by one line. For example, the delay may be delayed by one line using a general delay circuit. Here, the memory 38 stores the HD-SDI signal for one line so as to delay the HD-SDI signal by one line. However, the delay amount is not limited to one line. Or an integer multiple thereof.

以上のように誤り訂正信号出力装置３を構成することで、誤り訂正信号出力装置３は、多数決回路３２によって、入力されたＨＤ−ＳＤＩ信号に含まれる誤りを訂正することができる。また、入力されたＨＤ−ＳＤＩ信号と多数決回路３２によって生成されたＨＤ−ＳＤＩ信号とについて誤りが含まれるかを検査して、誤りが検出されないＨＤ−ＳＤＩ信号を選択して出力することができる。更に、誤り訂正信号出力装置３は、入力されたＨＤ−ＳＤＩ信号と多数決によって生成されたＨＤ−ＳＤＩ信号とのすべてについて誤りが検出された場合には、１ライン前のＨＤ−ＳＤＩ信号を出力し、この１ライン前のＨＤ−ＳＤＩ信号からも誤りが検出された場合には、多数決によって生成されたＨＤ−ＳＤＩ信号を出力することができる。これによって、誤りを訂正した信頼性の高いＨＤ−ＳＤＩ信号を出力することができるとともに、入力されたＨＤ−ＳＤＩ信号や多数決によって生成されたＨＤ−ＳＤＩ信号に誤りが含まれる場合においてもユーザに違和感を与えないＨＤ−ＳＤＩ信号を出力することができる。   By configuring the error correction signal output device 3 as described above, the error correction signal output device 3 can correct an error included in the input HD-SDI signal by the majority circuit 32. Further, it is possible to check whether an input HD-SDI signal and the HD-SDI signal generated by the majority circuit 32 contain an error, and to select and output an HD-SDI signal in which no error is detected. . Further, the error correction signal output device 3 outputs the HD-SDI signal one line before when an error is detected in all of the input HD-SDI signal and the HD-SDI signal generated by the majority vote. When an error is detected from the HD-SDI signal one line before, the HD-SDI signal generated by majority vote can be output. As a result, it is possible to output a highly reliable HD-SDI signal in which an error is corrected, and to the user even when an error is included in the input HD-SDI signal or the HD-SDI signal generated by majority vote. An HD-SDI signal that does not give a sense of incongruity can be output.

なお、ここでは、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）及びＣＲＣ３４は、巡回冗長検査によって誤りを検出することとしたが、例えば、ＢＨＣ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ Ｈｏｃｑｕｅｎｇｈｅｍ）符号や、リードソロモン符号等の誤りを検出（訂正も可能）する方法のような、様々な誤り検出方法を適用することができる。   Here, CRC33 (33a, 33b, 33c) and CRC34 detect errors by cyclic redundancy check. However, for example, errors such as BHC (Bose-Chaudhuri Hocquechem) code and Reed-Solomon code are detected. Various error detection methods such as a method (which can also be corrected) can be applied.

また、誤り訂正信号出力装置３は、分配器３７と、メモリ３８とを備えないこととしてもよい。このとき、制御回路３５は、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）及びＣＲＣ３４のすべての巡回冗長検査で誤りが検出された場合には、ＣＲＣ３４から入力されたＨＤ−ＳＤＩ信号を選択するように設定することで、誤り訂正信号出力装置３は、多数決判定による信頼性の高いＨＤ−ＳＤＩ信号を出力することができる。   Further, the error correction signal output device 3 may not include the distributor 37 and the memory 38. At this time, the control circuit 35 is set to select the HD-SDI signal input from the CRC 34 when an error is detected in all the cyclic redundancy checks of the CRC 33 (33a, 33b, 33c) and the CRC 34. Thus, the error correction signal output device 3 can output a highly reliable HD-SDI signal based on the majority decision.

更に、誤り訂正信号出力装置３は、コンピュータにおいて各手段を各機能プログラムとして実現することも可能であり、各機能プログラムを結合して、誤り訂正信号出力プログラムとして動作させることも可能である。なお、この場合、コンピュータとしては、プログラム動作可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）も含んでいる。   Further, the error correction signal output device 3 can also realize each means as a function program in a computer, and can also operate the error correction signal output program by combining the function programs. In this case, the computer also includes an IC (Integrated Circuit) such as an FPGA (Field Programmable Gate Array) that can be programmed.

［誤り訂正信号出力装置の動作（第一の実施の形態）］
次に図４を参照（適宜図１及び図２参照）して、本発明における第一の実施の形態である誤り訂正信号出力装置３の動作について説明する。図４は、本発明における第一の実施の形態である誤り訂正信号出力装置の動作を示したフローチャートである。 [Operation of Error Correcting Signal Output Device (First Embodiment)]
Next, the operation of the error correction signal output device 3 according to the first embodiment of the present invention will be described with reference to FIG. 4 (refer to FIGS. 1 and 2 as appropriate). FIG. 4 is a flowchart showing the operation of the error correction signal output apparatus according to the first embodiment of the present invention.

まず、誤り訂正信号出力装置３は、多数決回路３２によって、ミリ波受信装置２（２ａ、２ｂ、…）から入力されたＨＤ−ＳＤＩ信号について、ビットごとにビットの値の多数決をとり、最も多いビットの値のＨＤ−ＳＤＩ信号を生成する（ステップＳ１１；多数決ステップ）。これによって、誤り訂正信号出力装置３は、入力されたＨＤ−ＳＤＩ信号の誤りを訂正することができる。   First, the error correction signal output device 3 takes the majority of bit values for each bit of the HD-SDI signal input from the millimeter wave receiver 2 (2a, 2b,. An HD-SDI signal having a bit value is generated (step S11; majority decision step). Thereby, the error correction signal output device 3 can correct the error of the input HD-SDI signal.

続いて、誤り訂正信号出力装置３は、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）によって、ミリ波受信装置２から入力されたＨＤ−ＳＤＩ信号について１ラインごとに巡回冗長検査を行うとともに、ＣＲＣ３４によって、ステップＳ１１において生成されたＨＤ−ＳＤＩ信号について１ラインごとに巡回冗長検査を行う（ステップＳ１２；誤り検出ステップ）。   Subsequently, the error correction signal output device 3 performs a cyclic redundancy check for each line on the HD-SDI signal input from the millimeter wave receiving device 2 by the CRC 33 (33a, 33b, 33c), and the CRC 34 performs a step. A cyclic redundancy check is performed for each line on the HD-SDI signal generated in S11 (step S12; error detection step).

更に、誤り訂正信号出力装置３は、制御回路３５によって、ステップＳ１２において検出されたＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）、ＣＲＣ３４による誤りの検出結果と、１ライン前のＨＤ−ＳＤＩ信号の誤りの検出結果とに基づいて、ＳＷ３６に対して出力する信号を切り替える指令を生成し、ＳＷ３６によって、当該指令に基づいて、ミリ波受信装置２から入力されたＨＤ−ＳＤＩ信号と、ステップＳ１１において生成されたＨＤ−ＳＤＩ信号と、１ライン前のＨＤ−ＳＤＩ信号のうち１つのＨＤ−ＳＤＩ信号を選択する（ステップＳ１３；第１の信号選択ステップ）。   Further, the error correction signal output device 3 detects the error detection result of the CRC 33 (33a, 33b, 33c) and CRC 34 detected in step S12 by the control circuit 35 and the error of the HD-SDI signal one line before. Based on the result, a command for switching the signal to be output to the SW 36 is generated. Based on the command, the SW 36 generates the HD-SDI signal input from the millimeter wave receiver 2 and the signal generated in step S11. One HD-SDI signal is selected from the HD-SDI signal and the HD-SDI signal one line before (step S13; first signal selection step).

そして、誤り訂正信号出力装置３は、ステップＳ１３において選択されたＨＤ−ＳＤＩ信号をメモリ３８に記憶するとともに、分配器３７から外部に出力する（ステップＳ１４）。   Then, the error correction signal output device 3 stores the HD-SDI signal selected in Step S13 in the memory 38 and outputs it from the distributor 37 to the outside (Step S14).

［誤り訂正信号出力装置の構成（第二の実施の形態）］
次に、図５を参照して、本発明における第二の実施の形態である誤り訂正信号出力装置３Ａの構成について説明する。図５は、本発明における第二の実施の形態である誤り訂正信号出力装置の構成を示したブロック図である。図５に示すように、誤り訂正信号出力装置３Ａは、ミリ波受信装置２（２ａ、２ｂ、…）から入力されたＨＤ−ＳＤＩ信号の誤りを訂正して出力するものである。 [Configuration of Error Correcting Signal Output Device (Second Embodiment)]
Next, the configuration of the error correction signal output device 3A according to the second embodiment of the present invention will be described with reference to FIG. FIG. 5 is a block diagram showing a configuration of an error correction signal output apparatus according to the second embodiment of the present invention. As shown in FIG. 5, the error correction signal output device 3A corrects and outputs an error of the HD-SDI signal input from the millimeter wave receiving device 2 (2a, 2b,...).

誤り訂正信号出力装置３Ａは、誤り訂正信号出力装置３（図２参照）の制御回路３５に代えて制御回路３５Ａを、ＳＷ３６に代えてＳＷ３６Ａを備え、分配器３７と、メモリ３８とを備えず、更に、分配器４０Ａと、メモリ４１Ａと、中間値計算回路４２Ａと、ＳＷ４３Ａと、分配器４４Ａと、メモリ４５Ａとを付加して構成した。誤り訂正信号出力装置３Ａ内の分配器３１（３１ａ、３１ｂ、３１ｃ）、多数決回路３２、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）及びＣＲＣ３４は、図２に示したものと同一であるので、同一の符号を付し、説明を省略する。   The error correction signal output device 3A includes a control circuit 35A instead of the control circuit 35 of the error correction signal output device 3 (see FIG. 2), a SW 36A instead of SW 36, and does not include a distributor 37 and a memory 38. Further, a distributor 40A, a memory 41A, an intermediate value calculation circuit 42A, a SW 43A, a distributor 44A, and a memory 45A are added. The distributor 31 (31a, 31b, 31c), the majority circuit 32, the CRC 33 (33a, 33b, 33c) and the CRC 34 in the error correction signal output device 3A are the same as those shown in FIG. The description is omitted.

制御回路３５Ａは、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）及びＣＲＣ３４から入力された巡回冗長検査の結果に基づいて、後記するＳＷ３６Ａ及びＳＷ４３Ａに対して出力する信号を切り替える制御を行うものである。   The control circuit 35A performs control for switching signals to be output to the SW 36A and SW 43A described later based on the result of the cyclic redundancy check input from the CRC 33 (33a, 33b, 33c) and the CRC 34.

ここで、制御回路３５Ａは、ＣＲＣ３４の巡回冗長検査で誤りが検出されていない場合には、ＣＲＣ３４から入力されたＨＤ−ＳＤＩ信号を選択する指令をＳＷ３６Ａに出力し、後記するメモリ４１ＡからＨＤ−ＳＤＩ信号を読み出す指令をＳＷ４３Ａに出力する。一方、ＣＲＣ３４の巡回冗長検査で誤りが検出され、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）のいずれかの巡回冗長検査で誤りが検出されていない場合には、制御回路３５Ａは、誤りが検出されなかったＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）から入力されたＨＤ−ＳＤＩ信号を選択する指令をＳＷ３６Ａに出力して、後記するメモリ４１ＡからＨＤ−ＳＤＩ信号を読み出す指令をＳＷ４３Ａに出力する。   Here, when no error is detected in the cyclic redundancy check of the CRC 34, the control circuit 35A outputs a command for selecting the HD-SDI signal input from the CRC 34 to the SW 36A, and the HD-SDI from the memory 41A described later. A command for reading the SDI signal is output to the SW 43A. On the other hand, when an error is detected by the cyclic redundancy check of the CRC 34 and no error is detected by any of the cyclic redundancy checks of the CRC 33 (33a, 33b, 33c), the control circuit 35A detects no error. A command for selecting the HD-SDI signal input from the CRC 33 (33a, 33b, 33c) is output to the SW 36A, and a command for reading the HD-SDI signal from the memory 41A described later is output to the SW 43A.

更に、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）及びＣＲＣ３４の巡回冗長検査のすべてで誤りが検出された場合には、制御回路３５Ａは、後記する中間値計算回路４２Ａによって生成されたＨＤ−ＳＤＩ信号を選択する指令をＳＷ４３Ａに出力する。これによって、制御回路３５Ａは、多数決回路３２によって生成されたＨＤ−ＳＤＩ信号と、ミリ波受信装置２（２ａ、２ｂ、２ｃ）によって受信されたＨＤ−ＳＤＩ信号とのすべてに誤りが含まれる場合には、ＳＷ４３Ａに、１つ上のラインと１つ下のラインのＨＤ−ＳＤＩ信号の中間値のＨＤ−ＳＤＩ信号を選択させることができる。   Further, when an error is detected in all of the CRC 33 (33a, 33b, 33c) and CRC 34 cyclic redundancy check, the control circuit 35A selects the HD-SDI signal generated by the intermediate value calculation circuit 42A described later. Command to output to SW43A. Thereby, the control circuit 35A causes the HD-SDI signal generated by the majority circuit 32 and the HD-SDI signal received by the millimeter wave receiver 2 (2a, 2b, 2c) to contain errors. In this case, the SW 43A can select an HD-SDI signal having an intermediate value between the HD-SDI signals of the upper line and the lower line.

ＳＷ（第１の信号選択手段）３６Ａは、制御回路３５Ａから入力された指令に基づいて、ＣＲＣ３３（３３ａ、３３ｂ、３３ｃ）及びＣＲＣ３４から入力されたＨＤ−ＳＤＩ信号のうち１つの信号を選択して、出力を切り替えるものである。ここで選択されたＨＤ−ＳＤＩ信号は、分配器４０Ａに出力される。   SW (first signal selection means) 36A selects one of the CRC-33 (33a, 33b, 33c) and the HD-SDI signal input from CRC 34 based on the command input from control circuit 35A. The output is switched. The HD-SDI signal selected here is output to the distributor 40A.

分配器４０Ａは、ＳＷ３６Ａから入力されたＨＤ−ＳＤＩ信号を分配するものである。ここで分配されたＨＤ−ＳＤＩ信号は、メモリ４１Ａと、中間値計算回路４２Ａとに出力される。   The distributor 40A distributes the HD-SDI signal input from the SW 36A. The HD-SDI signal distributed here is output to the memory 41A and the intermediate value calculation circuit 42A.

メモリ（第１の遅延手段）４１Ａは、分配器４０Ａから入力されたＨＤ−ＳＤＩ信号を記憶するものである。このメモリ４１Ａには、ＳＷ３６Ａから出力された１ライン分のＨＤ−ＳＤＩ信号が記憶され、ＳＷ４３Ａによって１ライン前のＨＤ−ＳＤＩ信号が読み出される。これによって、メモリ４１Ａは、ＳＷ３６Ａから出力されたＨＤ−ＳＤＩ信号を１ライン分遅延させる遅延手段として機能する。なお、例えば、遅延回路を用いて１ライン分遅延させることとしてもよい。   The memory (first delay means) 41A stores the HD-SDI signal input from the distributor 40A. The memory 41A stores the HD-SDI signal for one line output from the SW 36A, and the HD-SDI signal one line before is read by the SW 43A. Accordingly, the memory 41A functions as a delay unit that delays the HD-SDI signal output from the SW 36A by one line. Note that, for example, a delay circuit may be used to delay one line.

中間値計算回路（中間値信号生成手段）４２Ａは、後記するメモリ４５ＡからＨＤ−ＳＤＩ信号を読み出し、このＨＤ−ＳＤＩ信号と、分配器４０Ａから入力されたＨＤ−ＳＤＩ信号との中間値のＨＤ−ＳＤＩ信号を生成するものである。ここで生成されたＨＤ−ＳＤＩ信号は、ＳＷ４３Ａに出力される。   The intermediate value calculation circuit (intermediate value signal generation means) 42A reads an HD-SDI signal from a memory 45A described later, and an intermediate value HD between the HD-SDI signal and the HD-SDI signal input from the distributor 40A. -Generate an SDI signal. The HD-SDI signal generated here is output to the SW 43A.

なお、中間値計算回路４２Ａがメモリ４５Ａから読み出すＨＤ−ＳＤＩ信号は、分配器４０Ａから入力されたＨＤ−ＳＤＩ信号の２ライン前のＨＤ−ＳＤＩ信号である。そして、中間値計算回路４２Ａによって生成されたＨＤ−ＳＤＩ信号は、後記するＳＷ４３によってメモリ４１Ａから読み出される１ライン分遅延されたＨＤ−ＳＤＩ信号に比べて、１つ上のラインと１つ下のラインのＨＤ−ＳＤＩ信号の中間値の信号となる。   The HD-SDI signal read from the memory 45A by the intermediate value calculation circuit 42A is the HD-SDI signal two lines before the HD-SDI signal input from the distributor 40A. The HD-SDI signal generated by the intermediate value calculation circuit 42A is one line higher and one lower than the HD-SDI signal delayed by one line read from the memory 41A by the SW 43 described later. The signal is an intermediate value of the HD-SDI signal of the line.

ここで、図６を参照して、中間値計算回路４２Ａが、ある画素の画素値を計算する方法の例について説明する。図６は、中間値計算回路によって中間値を計算する方法を説明するための説明図である。なお、図６では、ＨＤ−ＳＤＩ信号によって示される映像の画素の配置を、各々の画素を丸で表して示している。   Here, an example of a method in which the intermediate value calculation circuit 42A calculates a pixel value of a certain pixel will be described with reference to FIG. FIG. 6 is an explanatory diagram for explaining a method of calculating the intermediate value by the intermediate value calculation circuit. In FIG. 6, the pixel arrangement of the video indicated by the HD-SDI signal is indicated by a circle for each pixel.

図６に示すように、中間値計算回路４２Ａは、例えば、対象となるラインＬｂの、ある画素ｐ０の画素値について計算する場合に、対象となるラインＬｂより１つ前のラインＬａの画素ｐ１とその両隣の画素ｐ２、ｐ３の画素値をメモリ４５Ａから読み出し、これらの画素ｐ１、ｐ２、ｐ３、及び、分配器４０Ａから入力される、対象となるラインＬｂより１つ下のラインＬｃの画素ｐ４とその両隣の画素ｐ５、ｐ６の６つの画素の画素値の中間値を計算することとしてもよい。また、中間値計算回路４２Ａは、例えば、ラインＬａとラインＬｃとにおける、計算される画素ｐ０の上下の画素ｐ１、ｐ４の２つの画素の画素値の中間値を計算することとしてもよい。   As illustrated in FIG. 6, for example, when calculating the pixel value of a certain pixel p0 in the target line Lb, the intermediate value calculation circuit 42A, for example, the pixel p1 in the line La immediately before the target line Lb. And the pixel values of the adjacent pixels p2 and p3 are read from the memory 45A, and the pixels on the line Lc one lower than the target line Lb are input from these pixels p1, p2, and p3 and the distributor 40A. An intermediate value of the pixel values of the six pixels of p4 and the adjacent pixels p5 and p6 may be calculated. Further, the intermediate value calculation circuit 42A may calculate, for example, an intermediate value of the pixel values of the two pixels p1 and p4 above and below the calculated pixel p0 in the line La and the line Lc.

図５に戻って説明を続ける。ＳＷ（第２の信号選択手段）４３Ａは、制御回路３５Ａから入力された指令に基づいて、メモリ４１Ａから読み出したＨＤ−ＳＤＩ信号及び中間値計算回路４２Ａから入力されたＨＤ−ＳＤＩ信号のうち１つの信号を選択して、出力を切り替えるものである。ここで選択されたＨＤ−ＳＤＩ信号は、分配器４４Ａに出力される。   Returning to FIG. The SW (second signal selection means) 43A is one of the HD-SDI signal read from the memory 41A and the HD-SDI signal input from the intermediate value calculation circuit 42A based on the command input from the control circuit 35A. The output is switched by selecting one signal. The HD-SDI signal selected here is output to the distributor 44A.

分配器４４Ａは、ＳＷ４３Ａから入力されたＨＤ−ＳＤＩ信号を分配するものである。ここで分配されたＨＤ−ＳＤＩ信号は、メモリ４５Ａと、外部とに出力される。   The distributor 44A distributes the HD-SDI signal input from the SW 43A. The HD-SDI signal distributed here is output to the memory 45A and the outside.

メモリ（第２の遅延手段）４５Ａは、分配器４４Ａから入力されたＨＤ−ＳＤＩ信号を記憶するものである。このメモリ４５Ａには、ＳＷ４３Ａから出力された１ライン分のＨＤ−ＳＤＩ信号が記憶され、中間値計算回路４２Ａによって読み出される。これによって、メモリ４５Ａは、ＳＷ４３Ａから出力されたＨＤ−ＳＤＩ信号を更に１ライン分遅延させる遅延手段として機能する。なお、例えば、遅延回路を用いて１ライン分遅延させることとしてもよい。   The memory (second delay means) 45A stores the HD-SDI signal input from the distributor 44A. The memory 45A stores the HD-SDI signal for one line output from the SW 43A and is read by the intermediate value calculation circuit 42A. Accordingly, the memory 45A functions as a delay unit that delays the HD-SDI signal output from the SW 43A by one line. Note that, for example, a delay circuit may be used to delay one line.

以上のように誤り訂正信号出力装置３Ａを構成することで、誤り訂正信号出力装置３Ａは、入力されたＨＤ−ＳＤＩ信号と多数決回路３２によって生成されたＨＤ−ＳＤＩ信号とについて誤りが含まれるかを検査して、誤りが検出されないＨＤ−ＳＤＩ信号を選択して出力することができる。更に、誤り訂正信号出力装置３Ａは、入力されたＨＤ−ＳＤＩ信号と多数決回路３２によって生成されたＨＤ−ＳＤＩ信号とのすべてについて誤りが検出された場合には、１つ上のラインと１つ下のラインのＨＤ−ＳＤＩ信号の中間値のＨＤ−ＳＤＩ信号を出力することができる。これによって、誤りを訂正した信頼性の高いＨＤ−ＳＤＩ信号を出力することができるとともに、入力されたＨＤ−ＳＤＩ信号や多数決によって生成されたＨＤ−ＳＤＩ信号に誤りが含まれる場合においてもユーザに違和感を与えないＨＤ−ＳＤＩ信号を出力することができる。   By configuring the error correction signal output device 3A as described above, the error correction signal output device 3A includes errors in the input HD-SDI signal and the HD-SDI signal generated by the majority circuit 32. The HD-SDI signal in which no error is detected can be selected and output. Further, the error correction signal output device 3A, when an error is detected for all of the input HD-SDI signal and the HD-SDI signal generated by the majority circuit 32, is one line higher by one. An HD-SDI signal having an intermediate value of the HD-SDI signal in the lower line can be output. As a result, it is possible to output a highly reliable HD-SDI signal in which an error is corrected, and to the user even when an error is included in the input HD-SDI signal or the HD-SDI signal generated by majority voting. An HD-SDI signal that does not give a sense of incongruity can be output.

本発明に係る無線伝送システムの構成を示したブロック図である。1 is a block diagram showing a configuration of a wireless transmission system according to the present invention. 本発明における第一の実施の形態である誤り訂正信号出力装置の構成を示したブロック図である。It is the block diagram which showed the structure of the error correction signal output device which is 1st embodiment in this invention. 本発明における第一の実施の形態である誤り訂正信号出力装置の多数決回路によって生成されたＨＤ−ＳＤＩ信号と多数決を行わないＨＤ−ＳＤＩ信号とのビット誤り率特性を示すグラフである。It is a graph which shows the bit error rate characteristic of the HD-SDI signal produced | generated by the majority circuit of the error correction signal output device which is 1st embodiment in this invention, and the HD-SDI signal which does not perform a majority vote. 本発明における第一の実施の形態である誤り訂正信号出力装置の動作を示したフローチャートである。It is the flowchart which showed the operation | movement of the error correction signal output device which is 1st embodiment in this invention. 本発明における第二の実施の形態である誤り訂正信号出力装置の構成を示したブロック図である。It is the block diagram which showed the structure of the error correction signal output device which is 2nd embodiment in this invention. 本発明における第二の実施の形態である誤り訂正信号出力装置の中間値計算回路によって中間値を計算する方法を説明するための説明図である。It is explanatory drawing for demonstrating the method of calculating an intermediate value with the intermediate value calculation circuit of the error correction signal output device which is 2nd embodiment in this invention.

符号の説明Explanation of symbols

Ｓ 無線伝送システム
１ ミリ波送信装置
２ ミリ波受信装置
３、３Ａ 誤り訂正信号出力装置
３１ 分配器
３２ 多数決回路（多数決手段）
３３、３４ ＣＲＣ（誤り検出手段）
３５、３５Ａ 制御回路
３６、３６Ａ ＳＷ（第１の信号選択手段）
３７ 分配器
３８ メモリ（遅延手段）
４０Ａ 分配器
４１Ａ メモリ（第１の遅延手段）
４２Ａ 中間値計算回路（中間値信号生成手段）
４３Ａ ＳＷ（第２の信号選択手段）
４４Ａ 分配器
４５Ａ メモリ（第２の遅延手段） DESCRIPTION OF SYMBOLS S Wireless transmission system 1 Millimeter wave transmitter 2 Millimeter wave receiver 3, 3A Error correction signal output device 31 Divider 32 Majority decision circuit (majority decision means)
33, 34 CRC (error detection means)
35, 35A Control circuit 36, 36A SW (first signal selection means)
37 Distributor 38 Memory (delay means)
40A distributor 41A memory (first delay means)
42A Intermediate value calculation circuit (intermediate value signal generating means)
43A SW (second signal selection means)
44A distributor 45A memory (second delay means)

Claims (6)

複数の受信装置によって受信された映像信号である受信信号を入力し、誤りを訂正した映像信号を出力する誤り訂正信号出力装置であって、
前記受信信号について、ビットごとにビットの値の多数決をとり、最も多いビットの値からなる映像信号を生成する多数決手段と、
前記受信信号、及び、前記多数決手段によって生成された映像信号のそれぞれについて、誤り検出を行う複数の誤り検出手段と、
前記多数決手段で生成された映像信号から前記誤り検出手段によって誤りが検出されなかった場合には、当該映像信号を選択し、誤りが検出された場合には、前記誤り検出手段によって誤りが検出されない前記受信信号を選択する第１の信号選択手段と、
を備えることを特徴とする誤り訂正信号出力装置。 An error correction signal output device for inputting a reception signal that is a video signal received by a plurality of reception devices and outputting a video signal in which an error is corrected,
With respect to the received signal, a majority means for taking a majority value of the bit value for each bit and generating a video signal composed of the most bit values;
A plurality of error detection means for performing error detection for each of the received signal and the video signal generated by the majority decision means;
If no error is detected by the error detection means from the video signal generated by the majority decision means, the video signal is selected. If an error is detected, no error is detected by the error detection means. First signal selection means for selecting the received signal;
An error correction signal output device comprising: 前記第１の信号選択手段によって選択された受信信号を少なくとも１ライン分遅延させる遅延手段を備え、
前記第１の信号選択手段が、すべての前記誤り検出手段によって、前記受信信号、及び、前記多数決手段によって生成された映像信号から誤りが検出された場合には、前記遅延手段によって遅延された映像信号を選択することを特徴とする請求項１に記載の誤り訂正信号出力装置。 Delay means for delaying the reception signal selected by the first signal selection means by at least one line;
When the first signal selection unit detects an error from the received signal and the video signal generated by the majority decision unit by all the error detection units, the video delayed by the delay unit 2. The error correction signal output device according to claim 1, wherein a signal is selected. 前記第１の信号選択手段が、すべての前記誤り検出手段によって、前記受信信号、及び、前記多数決手段によって生成された映像信号と、当該映像信号に比べて前記遅延手段の遅延量分だけ前の映像信号及び前記受信信号とから誤りが検出された場合には、前記多数決手段によって生成された映像信号を選択することを特徴とする請求項２に記載の誤り訂正信号出力装置。   The first signal selection means includes the received signal and the video signal generated by the majority voting means by all the error detection means and a delay amount of the delay means before the video signal. 3. The error correction signal output device according to claim 2, wherein when an error is detected from the video signal and the received signal, the video signal generated by the majority means is selected. 前記第１の信号選択手段によって選択された映像信号を、当該映像信号によって示される映像を表示した表示画面上において１ライン分遅延させる第１の遅延手段と、
入力された映像信号を１ライン分遅延させる第２の遅延手段と、
前記第１の信号選択手段によって選択された映像信号と、前記第２の遅延手段によって遅延された映像信号の中間値の映像信号を生成する中間値信号生成手段と、
少なくとも１つの前記誤り検出手段によって誤りが検出されなかった場合には、前記第１の遅延手段によって遅延された映像信号を選択し、すべての前記誤り検出手段によって誤りが検出された場合には、前記中間値信号生成手段によって生成された映像信号を選択する第２の信号選択手段とを備え、
前記第２の遅延手段が、前記第２の信号選択手段によって選択された映像信号を遅延させることを特徴とする請求項１に記載の誤り訂正信号出力装置。 First delay means for delaying the video signal selected by the first signal selection means by one line on a display screen displaying the video indicated by the video signal;
Second delay means for delaying the input video signal by one line;
Intermediate value signal generation means for generating an intermediate value video signal of the video signal selected by the first signal selection means and the video signal delayed by the second delay means;
When no error is detected by at least one of the error detection means, the video signal delayed by the first delay means is selected, and when an error is detected by all the error detection means, Second signal selection means for selecting the video signal generated by the intermediate value signal generation means,
2. The error correction signal output apparatus according to claim 1, wherein the second delay means delays the video signal selected by the second signal selection means. 複数の受信装置によって受信された映像信号である受信信号を入力し、誤りを訂正した映像信号を出力する誤り訂正信号出力方法であって、
前記受信信号について、ビットごとにビットの値の多数決をとり、最も多いビットの値からなる映像信号を生成する多数決ステップと、
前記受信信号、及び、前記多数決ステップにおいて生成された映像信号のそれぞれについて、誤り検出を行う誤り検出ステップと、
前記多数決ステップで生成された映像信号から誤り検出ステップにおいて誤りが検出されなかった場合には、当該映像信号を選択し、誤りが検出された場合には、前記誤り検出ステップにおいて誤りが検出されない前記受信信号を選択する第１の信号選択ステップと、
を含むことを特徴とする誤り訂正信号出力方法。 An error correction signal output method for inputting a reception signal that is a video signal received by a plurality of receiving devices and outputting a video signal in which an error is corrected,
For the received signal, a majority decision of taking a majority of bit values for each bit and generating a video signal consisting of the most bit values;
An error detection step for performing error detection for each of the received signal and the video signal generated in the majority step;
If no error is detected in the error detection step from the video signal generated in the majority step, the video signal is selected. If an error is detected, no error is detected in the error detection step. A first signal selection step of selecting a received signal;
An error correction signal output method comprising: 複数の受信装置によって受信された映像信号である受信信号を入力し、誤りを訂正した映像信号を出力するためにコンピュータを、
前記受信信号について、ビットごとにビットの値の多数決をとり、最も多いビットの値からなる映像信号を生成する多数決手段、
前記受信信号、及び、前記多数決手段によって生成された映像信号のそれぞれについて、誤り検出を行う複数の誤り検出手段、
前記多数決手段で生成された映像信号から前記誤り検出手段によって誤りが検出されなかった場合には、当該映像信号を選択し、誤りが検出された場合には、前記誤り検出手段によって誤りが検出されない前記受信信号を選択する第１の信号選択手段、
として機能させることを特徴とする誤り訂正信号出力プログラム。 A computer for inputting a received signal that is a video signal received by a plurality of receiving devices and outputting a video signal in which an error is corrected,
For the received signal, the majority means for taking the majority of the bit value for each bit and generating a video signal composed of the most bit values,
A plurality of error detection means for performing error detection on each of the received signal and the video signal generated by the majority decision means;
If no error is detected by the error detection means from the video signal generated by the majority decision means, the video signal is selected. If an error is detected, no error is detected by the error detection means. First signal selection means for selecting the received signal;
An error correction signal output program characterized by functioning as
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