JP4489850B2

JP4489850B2 - Solid-state imaging device

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Publication number: JP4489850B2
Application number: JP13869797A
Authority: JP
Inventors: 誠一郎水野
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1997-05-28
Filing date: 1997-05-28
Publication date: 2010-06-23
Anticipated expiration: 2017-05-28
Also published as: JPH10336526A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力した光信号をその光量に応じた電気信号に変換する固体撮像装置に関するものである。
【０００２】
【従来の技術】
固体撮像素子を用いた撮像装置は、家庭用ビデオや非破壊検査など種々の分野で使用されている。この固体撮像装置には、電荷結合素子（ＣＣＤ）を用いたものや、シリコンフォトダイオードアレイを用いたものが知られている。このうち、フォトダイオードアレイを用いた固体撮像装置は、比較的大きな電荷を取り扱う場合であっても電荷転送効率が優れているので、各種民生品の製造分野においても用いられている。
【０００３】
例えば、ＵＳＰ５２８１８６０には、図４に示すような、フォトダイオードを用いた固体撮像装置の回路構成図が示されている。この図に示す固体撮像装置では、フォトダイオードから出力された信号ＶINは、増幅器２５、容量素子Ｃ３ならびにスイッチＳ５およびＳ６からなる積分回路により一定時間積分され、その積分結果は、容量素子Ｃ３に蓄えられた電荷に応じた電圧信号Ｖ1 として出力される。なお、フォトダイオードがアレイ状のものである場合、この積分回路はフォトダイオード毎に設けられる。
【０００４】
この積分回路から出力された電圧信号Ｖ1 は、容量素子Ｃ２を介して、増幅器２７、容量素子Ｃ１およびスイッチ素子Ｓ２乃至Ｓ４からなる読出回路により、順次読み出され、その読出結果は、容量素子Ｃ１に蓄えられた電荷に応じた電圧信号Ｖ2 として出力される。そして、この読出回路の容量素子Ｃ１に蓄積された電荷は、増幅器２９、容量素子Ｃ０およびスイッチ素子Ｓ１からなる電流電圧変換回路により電圧信号ＶOUT に変換され、その電圧信号ＶOUT が出力される。すなわち、この電圧信号ＶOUT が、フォトダイオードが受光した光の光量を示すものとなる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の固体撮像装置では以下のような問題点がある。すなわち、一般に、増幅器２５等は、ＣＭＯＳ技術を用いて製造されるため、オフセットばらつきの発生が避けられないという問題点がある。ここで、増幅器２５のオフセットばらつきとは、無入力時（つまり、フォトダイオードが無受光時）における増幅器２５の出力レベルがばらつくこと、および、無入力時においてスイッチ素子Ｓ６のオン時およびオフ時とで増幅器２５の出力レベルが異なることを意味する。このように増幅器２５においてオフセットばらつきがあると、電流電圧変換回路から出力される電圧信号ＶOUT は、そのオフセットばらつきの成分が重畳されたものとなる。したがって、フォトダイオードが受光した光の光量を正確に測定することができず、フォトダイオードアレイにより得られた光像も不正確になる。
【０００６】
また、この従来の固体撮像装置では、フォトダイオードから出力された信号ＶINが積分回路（増幅器２５等）、読出回路（増幅器２７等）および電流電圧変換回路（増幅器２９等）を経て電圧信号ＶOUT として出力されるという一連の処理が、フォトダイオードによる１回の受光毎に行われるため、上記一連の処理に時間を要するという問題点がある。特に、フォトダイオードアレイにおける素子数が多いほど、上記一連の処理に要する時間が長い。
【０００７】
ところで、近年、ＰＬ法（製造物責任法）の施行に伴い、食料品をはじめとして各種民生品製造分野において、ベルトコンベヤ上を流れる製品に対してＸ線非破壊検査を行うことが必須となってきており、多くの場合、非破壊検査装置において１次元長尺シリコンフォトダイオードアレイが使用されている。また、ベルトコンベヤを速く動かせて更に多くの製品を短時間に検査したいとの製造者の要求が高まりつつある。しかし、上述したように、従来の固体撮像装置では、高速化には限界がある。
【０００８】
以上のように、固体撮像装置の高速化と高精度化とが共に望まれているところであるが、固体撮像装置を含むアナログ装置は、一般に、高速化と高精度化とを両立させることが困難であるとされていた。
【０００９】
本発明は、上記問題点を解消する為になされたものであり、オフセットばらつきの問題を解消し、かつ、高速な測定を可能とする固体撮像装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る固体撮像装置は、(1) 入力した光信号を電流信号に変換する光電変換素子を有し、その電流信号を出力する受光部と、(2) 受光部から出力された電流信号を入力する増幅器と容量素子とが並列接続され、リセット信号がハイレベルである期間に容量素子を放電し、リセット信号がローレベルである期間に電流信号を容量素子に蓄積し積分して、容量素子の蓄積電荷量に応じた信号を出力する積分回路と、(3) 積分回路の出力端子に第１の端子が接続され、サンプル信号がハイレベルとなる第１および第２のパルスの指示に基づいて、積分回路における各積分動作期間中の第１および第２の時刻それぞれに、積分回路から出力された第１および第２の信号レベルそれぞれを第２の端子から出力するスイッチ素子と、(4) サンプル信号の第２のパルスの期間を含む一定期間だけローレベルとなるクランプ信号の指示に基づいて、スイッチ素子の第２の端子から出力された第１および第２の信号レベルそれぞれの互いの差に相当する信号を保持し出力するＣＤＳ回路と、(5) 入力端子と出力端子との間に第１スイッチ素子，読出用容量素子および第２スイッチ素子がこの順に縦続接続され、読出用容量素子および第２スイッチ素子の間の接続点と接地との間に第３スイッチ素子が設けられており、ホールド信号の指示に基づいて、ＣＤＳ回路から出力された信号を電荷量として読み出す読出回路と、(6) 読出回路により読み出された電荷量を電圧信号に変換する電流電圧変換回路と、(7) リセット信号、サンプル信号、クランプ信号およびホールド信号それぞれを所定のタイミングで出力するタイミング制御手段と、を備えることを特徴とする。
さらに、タイミング制御手段は、第１のサイクルの期間に、受光部から出力される電流信号を積分回路により積分させ、当該積分結果についての第１および第２の信号レベルそれぞれの互いの差に相当する信号をＣＤＳ回路により保持させて出力させ、続く第２のサイクルの期間に、ＣＤＳ回路から出力された信号を読出回路により電荷量として読み出させ、その電荷量を電流電圧変換回路により電圧信号に変換させて、１つのサイクルの期間内に、積分回路およびＣＤＳ回路それぞれにおける処理と、読出回路および電流電圧変換回路それぞれにおける処理とを、互いに並行して行わせることを特徴とする。
また、タイミング制御手段は、読出回路に対して、第１のサイクルの期間に、サンプル信号がハイレベルとなる第２のパルスと同じタイミングでホールド信号がハイレベルとなる第２のパルスのときに第１スイッチ素子をオン状態とし、続く第２のサイクルの期間に、リセット信号がハイレベルである期間に第３スイッチ素子をオン状態とし、クランプ信号がハイレベルである期間においてホールド信号がハイレベルとなる第１のパルスのときに第１スイッチ素子および第２スイッチ素子を共にオン状態とすることを特徴とする。
【００１１】
この固体撮像装置によれば、入力した信号光は、受光部の光電変換素子により電流信号に変換され出力され、その電流信号は、増幅器と容量素子とが並列接続された積分回路により、リセット信号の指示に基づいて該容量素子に蓄積され積分される。積分回路における各積分動作期間中の第１および第２の時刻それぞれに積分回路から出力された第１および第２の信号レベルそれぞれは、サンプル信号の指示に基づいて動作するスイッチ素子を介してＣＤＳ回路に入力し、クランプ信号の指示に基づいて両者の差に相当する信号がＣＤＳ回路に保持され出力される。そして、このＣＤＳ回路から出力された信号は、ホールド信号の指示に基づいて動作する読出回路により電荷量として読み出され、その電荷量は、電流電圧変換回路により電圧信号に変換され出力される。この電流電圧変換回路から出力される信号は、光電変換素子に入力した信号光の光量を示すものである。
【００１２】
また、さらに、(1) 受光部は、２以上の所定数の光電変換素子を備え、所定数の光電変換素子それぞれからの電流信号を出力し、(2) 積分回路、スイッチ素子、ＣＤＳ回路および読出回路は、所定数の光電変換素子それぞれについて設けられ、(3) 読出回路は、更にスキャン信号の指示に基づいて、所定数の光電変換素子それぞれについて互いに異なるタイミングで、ＣＤＳ回路から出力された信号を電荷量として読み出し、(4) タイミング制御手段は、更にスキャン信号を所定のタイミングで出力する、ことを特徴とする。
【００１３】
この場合、受光部の所定数の光電変換素子それぞれから出力された電流信号は、所定数の光電変換素子それぞれに対応して設けられた積分回路、スイッチ素子、ＣＤＳ回路および読出回路により順次処理される。ただし、各ＣＤＳ回路から出力される信号は、更にスキャン信号の指示にも基づいて、互いに異なるタイミングで各読出回路により電荷量として読み出され、各読出回路により順次に読み出された電荷量は、電流電圧変換回路により電圧信号に順次に変換され出力される。この電流電圧変換回路から出力される信号は、所定数の光電変換素子それぞれに入力した信号光の光量それぞれを時系列に示すものである。
【００１４】
また、さらに、(1) 受光部は、Ｍ行Ｎ列に２次元配列された所定数の光電変換素子を備え、Ｍ行それぞれについて、第１のスキャン信号の指示に基づいて各行のＮ個の光電変換素子それぞれからの電流信号を互いに異なるタイミングで出力し、(2) 積分回路、スイッチ素子、ＣＤＳ回路および読出回路は、受光部におけるＮ個の光電変換素子からなる各行それぞれについて設けられ、(3) 読出回路は、更に第２のスキャン信号の指示に基づいて、受光部におけるＮ個の光電変換素子からなる各行それぞれについて互いに異なるタイミングで、ＣＤＳ回路から出力された信号を電荷量として読み出し、(4) タイミング制御手段は、更に第１および第２のスキャン信号それぞれを所定のタイミングで出力する、ことを特徴とする。
【００１５】
この場合、Ｍ行Ｎ列に２次元配列された所定数の光電変換素子からなる受光部におけるＭ行それぞれについて、各行のＮ個の光電変換素子それぞれからの電流信号は、第１のスキャン信号の指示に基づいて互いに異なるタイミングで出力され、積分回路、スイッチ素子、ＣＤＳ回路および読出回路により順次処理される。ただし、各ＣＤＳ回路から出力される信号は、更に第２のスキャン信号の指示にも基づいて、受光部におけるＮ個の光電変換素子からなる各行それぞれについて互いに異なるタイミングで各読出回路により電荷量として読み出され、各読出回路により順次に読み出された電荷量は、電流電圧変換回路により電圧信号に順次に変換され出力される。この電流電圧変換回路から出力される信号は、Ｍ×Ｎ個の光電変換素子それぞれに入力した信号光の光量それぞれを時系列に示すものである。
【００１６】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。尚、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１７】
（第１の実施形態）
図１は、第１の実施形態に係る固体撮像装置の回路構成図である。この図は、フォトダイオード（光電変換素子）ＰＤが１次元アレイ状に配列された受光部を有する固体撮像装置の回路構成を示すものであり、図に示す各ユニット１００₁ 〜１００_M それぞれは、フォトダイオードＰＤ、積分回路１０、スイッチ素子Ｓ２、ＣＤＳ（correlated double sampling）回路２０および読出回路３０それぞれを１式づつ含む。各ユニット１００₁ 〜１００_M それぞれは、互いに同一の構成であって、それらの出力端子は共に電流電圧変換回路４０の入力端子に接続されている。また、ユニット１００₁ 〜１００_M および電流電圧変換回路４０それぞれの動作タイミングを指示する各制御信号は、タイミング制御回路５０から出力される。
【００１８】
フォトダイオードＰＤは、そのアノード端子が接地され、カソード端子が積分回路１０の入力端子に接続されている。このフォトダイオードＰＤから出力される電流信号を入力する積分回路１０は、その入力端子と出力端子との間に増幅器Ａ１、容量素子Ｃ１およびスイッチ素子Ｓ１が並列接続されて構成されている。このスイッチ素子Ｓ１は、タイミング制御回路５０から出力される Reset信号によりオン／オフ制御される。
【００１９】
スイッチ素子Ｓ２は、その一方の端子が積分回路１０の出力端子に接続され、他方の端子がＣＤＳ回路２０の入力端子に接続され、タイミング制御回路５０から出力されるSample信号によりオン／オフ制御される。
【００２０】
ＣＤＳ回路２０は、その入力端子と出力端子との間に容量素子Ｃ２と増幅器Ａ２とがこの順に縦続接続され、また、その増幅器Ａ２、容量素子Ｃ３およびスイッチ素子Ｓ３が並列接続されて構成されている。このスイッチ素子Ｓ３は、タイミング制御回路５０から出力される Clamp信号によりオン／オフ制御される。
【００２１】
読出回路３０は、入力端子がＣＤＳ回路２０の出力端子に接続され、その入力端子と出力端子との間に、スイッチ素子Ｓ４、容量素子Ｃ４およびスイッチ素子Ｓ５がこの順に縦続接続されており、また、容量素子Ｃ４およびスイッチ素子Ｓ５の間の接続点と接地との間にスイッチ素子Ｓ６が設けられている。スイッチ素子Ｓ４は、Hold信号によりオン／オフ制御され、スイッチ素子Ｓ５は、Scan信号によりオン／オフ制御され、スイッチ素子Ｓ６は、 Reset信号によりオン／オフ制御される。ここで、Hold信号は、Hold_1信号およびScan信号の論理積とHold_0信号との論理和で表される信号であり、Hold_0信号、Hold_1信号およびScan信号それぞれは、タイミング制御回路５０から出力される。また、Scan信号は、各ユニット１００₁ 〜１００_M それぞれに依って異なるタイミングで発生するパルス信号である。
【００２２】
電流電圧変換回路４０は、その入力端子が各ユニット１００₁ 〜１００_M それぞれの読出回路３０の出力端子に接続され、その入力端子と出力端子との間にスイッチ素子Ｓ８および増幅器Ａ３がこの順に縦続接続され、また、その増幅器Ａ３、容量素子Ｃ５およびスイッチ素子Ｓ９が並列接続されている。さらに、入力端子と接地との間にスイッチ素子Ｓ７が設けられている。ここで、スイッチ素子Ｓ７およびＳ９それぞれは、Freset信号によりオン／オフ制御され、スイッチ素子Ｓ８は、Hold_1信号によりオン／オフ制御される。
【００２３】
タイミング制御回路５０は、 Reset信号、Sample信号、 Clamp信号、Hold_0信号、Hold_1信号、Scan信号およびFreset信号それぞれを、基準となるクロック信号等に基づいて、後述する図２に示す所定のタイミングで出力する回路である。
【００２４】
なお、この図において、タイミング制御回路５０から各ユニット１００₁ 〜１００_M および電流電圧変換回路４０に到るまでの上記各制御信号のラインを省略している。また、この図において、積分回路１０の出力端子を点Ａと、ＣＤＳ回路２０の入力端子を点Ｂと、ＣＤＳ回路２０の出力端子を点Ｃと、読出回路３０の出力端子を点Ｄと、電流電圧変換回路４０の出力端子を点Ｅと、それぞれ記している。以下では、点Ａ、点Ｂ、点Ｃ、点Ｄおよび点Ｅそれぞれの電位をＶA ，ＶB ，ＶC ，ＶD およびＶE で表す。また、符号Ｃｐは、各ユニット１００₁ 〜１００_M それぞれと電流電圧変換回路４０との間の寄生容量を表している。
【００２５】
次に、この固体撮像装置の動作を、図２に示すタイミングチャートをも参照しながら説明する。図２は、本実施形態に係る固体撮像装置の動作を説明するタイミングチャートである。なお、この図２（ａ）に示すように或る Reset信号パルスの立ち上がり時刻と次の Reset信号パルスの立ち上がり時刻との間が１サイクルであって、各制御信号それぞれは、この１サイクルを周期として繰り返される信号である。図２は、２サイクル分の期間における各制御信号および各点の電位それぞれを示している。
【００２６】
本実施形態に係る固体撮像装置では、第１のサイクルの期間に、フォトダイオードＰＤからの信号が積分回路１０により積分され、さらに、その積分結果がＣＤＳ回路２０により処理され、続く第２のサイクルの期間に、ＣＤＳ回路２０からの出力が読出回路３０により読み出され、電流電圧変換回路４０により電圧信号に変換される。そして、１つのサイクルの期間内に、積分回路１０およびＣＤＳ回路２０それぞれにおける処理と、読出回路３０および電流電圧変換回路４０それぞれにおける処理とが、互いに独立に行われる。以下、詳細に説明する。
【００２７】
積分回路１０のスイッチ素子Ｓ１を制御する Reset信号（図２（ａ））がハイレベルである期間は、スイッチ素子Ｓ１はオン状態となり、増幅器Ａ１の入力端子と出力端子との間は短絡状態となって、容量素子Ｃ１は放電される。一方、 Reset信号がローレベルである期間は、スイッチ素子Ｓ１はオフ状態となって、フォトダイオードＰＤから出力された電流信号は容量素子Ｃ１に蓄えられる。すなわち、積分回路１０は、 Reset信号がローレベルである期間だけ、フォトダイオードＰＤから出力された電流信号を容量素子Ｃ１に電荷として蓄積し、その蓄積された電荷に応じた電圧信号を出力端子（点Ａ）に出力する。したがって、点Ａの電位ＶA は、図２（ｂ）に示すように、 Reset信号がローレベルである期間だけ変化し、 Reset信号がハイレベルである期間にはオフセットレベルに維持される。
【００２８】
スイッチ素子Ｓ２を制御するSample信号は、図２（ｃ）に示すように、１サイクルの間に互いにパルス幅が相等しい２つのパルスが存在する信号であって、第１のパルスは、 Reset信号パルスの立ち下がり後に立ち上がるパルスであり、第２のパルスは、次の Reset信号パルスの立ち上がり前に立ち下がるパルスである。
【００２９】
１サイクルの間に、先ず、Sample信号の第１のパルスによりスイッチ素子Ｓ２がオン状態になると、ＣＤＳ回路２０の入力端子（点Ｂ）の電位ＶB は、その時の積分回路１０の出力端子の電位ＶA の値Ｖ1 となる。その後、Sample信号がローレベルである期間は、ＣＤＳ回路２０の入力端子（点Ｂ）の電位ＶB は、値Ｖ1 に維持される。そして、次に、Sample信号の第２のパルスによりスイッチ素子Ｓ２がオン状態になると、ＣＤＳ回路２０の入力端子（点Ｂ）の電位ＶB は、その時の積分回路１０の出力端子の電位ＶA の値Ｖ2 となる。すなわち、ＣＤＳ回路２０の入力端子（点Ｂ）の電位ＶB は、図２（ｄ）に示すように、Sample信号の第２のパルスにより、値Ｖ1 から値Ｖ2 へ急激に変化する。
【００３０】
ＣＤＳ回路２０のスイッチ素子Ｓ３を制御する Clamp信号は、図２（ｅ）に示すように、Sample信号の第２のパルスの立ち上がり前に立ち下がり、Sample信号の第２のパルスの立ち下がり後に立ち上がる信号である。すなわち、 Clamp信号は、Sample信号の第２のパルスがハイレベルである期間を含む一定期間だけローレベルとなる。 Clamp信号がローレベルになってスイッチ素子Ｓ３がオフ状態なっている期間に、Sample信号の第２のパルスが発生して、ＣＤＳ回路２０の入力端子（点Ｂ）の電位ＶB が値Ｖ1 から値Ｖ2 へ変化すると、その変化量に応じた電荷が容量素子Ｃ３に蓄積され、図２（ｆ）に示すように、その電荷量に応じた電位ＶC がＣＤＳ回路２０の出力端子（点Ｃ）に現れる。この電位ＶC の値Ｖ3は、
Ｖ3＝（Ｖ2−Ｖ1）・Ｃ2／Ｃ3 …(1)
で表される。このとき、Sample信号の第２のパルスと同時にHold_0信号がハイレベルとなってHold信号がハイレベルとなり、読出回路３０のスイッチ素子Ｓ４がオン状態となり、ＣＤＳ回路２０の出力電位ＶCが読出回路３０の容量素子Ｃ４に電荷として蓄えられる。
【００３１】
読出回路３０のスイッチ素子Ｓ４を制御するHold信号は、Hold_1信号およびScan信号の論理積とHold_0信号との論理和の信号である。また、Scan信号は、スイッチ素子Ｓ５をオン／オフ制御する。既述の Reset信号は、スイッチ素子Ｓ６をオン／オフ制御する。
【００３２】
Hold_0信号は、図２（ｇ）に示すように、Sample信号の第２のパルス（ Clamp信号がローレベルである期間に発生するSample信号パルス）と同一のタイミングで発生するパルス信号である。Hold_1信号は、図２（ｈ）に示すように、１サイクルの期間内にＭ個のパルスを有する信号である。ここで、Ｍは、ユニット１００₁ 〜１００_M の個数を示す。Scan信号は、図２（ｉ）に示すように、１サイクルの期間内に１個のパルスを有する信号であって、そのパルス幅は、Hold_1信号のパルス幅と同程度であり、そのパルス発生タイミングは、１サイクル期間中のHold_1信号のＭ個のパルスのうちの何れかのパルスの発生タイミングと略一致しているが、各ユニット１００₁ 〜１００_M それぞれに依って異なる。したがって、Hold信号は、図２（ｊ）に示すように、１サイクルの期間内に２パルスを有する信号であって、その第１のパルスは、各ユニット１００₁ 〜１００_M それぞれに依って異なるタイミングで発生し、第２のパルスは、Hold_0信号のパルスと同じタイミングで発生する。
【００３３】
このような制御信号によりタイミング制御された読出回路３０は、１サイクルの期間中において、 Reset信号がハイレベルのときに、スイッチ素子Ｓ６がオン状態になって、容量素子Ｃ４とスイッチ素子Ｓ６との接続点が接地電位とされ、その後、 Reset信号がローレベルとなってスイッチ素子Ｓ６がオフ状態になる。そして、Hold信号の第１のパルス時には、Scan信号もハイレベルであり、スイッチ素子Ｓ４およびＳ５が共にオン状態になって、ＣＤＳ回路２０の出力信号は、容量素子Ｃ４に蓄えられた電荷として読出回路３０から出力される。したがって、読出回路３０の出力端子（点Ｄ）から出力される電位ＶD は、図２（ｋ）に示すようになる。なお、点Ｄの実際の電位は、各ユニット１００₁ 〜１００_M それぞれから順次に出力された電位が総合されたものとなるが、図２（ｋ）は、１つのユニット１００_m の読出回路３０から読み出された電位のみを示している。
【００３４】
以上のようにして各ユニット１００₁ 〜１００_M それぞれの読出回路３０から順次出力された信号は、電流電圧変換回路４０に入力する。電流電圧変換回路４０のスイッチ素子Ｓ７およびＳ９をオン／オフ制御するFreset信号は、図２（ｌ）に示すように、Hold_1信号のハイレベルとローレベルを反転した信号である。このFreset信号によりオン／オフ制御されたスイッチ素子Ｓ７は、各ユニット１００₁ 〜１００_M それぞれから信号が到達していない期間に寄生容量Ｃｐを放電する。また、Freset信号によりオン／オフ制御されたスイッチ素子Ｓ９は、各ユニット１００₁ 〜１００_M それぞれから信号が到達していない期間に容量素子Ｃ５を放電する。また、Hold_1信号によりオン／オフ制御されたスイッチ素子Ｓ８は、各ユニット１００₁ 〜１００_M それぞれから信号が到達している期間にオン状態となり、その信号を電圧信号として電流電圧変換回路４０の出力端子（点Ｅ）に出力する。
【００３５】
したがって、電流電圧変換回路４０の出力端子（点Ｅ）の電位ＶE は、図２（ｍ）に示すように、１サイクルの期間内にＭ個のパルスを有する信号であって、そのＭ個のパルスそれぞれは、各ユニット１００₁ 〜１００_M それぞれの読出回路３０から出力される信号に対応しており、Ｍ個のパルスそれぞれのレベルは、それぞれのフォトダイオードＰＤが受光した光信号の光量に対応している。
【００３６】
以上のように、第１のサイクルの期間中に、フォトダイオードＰＤから出力された信号が積分回路１０により積分され（図２（ｂ））、Sample信号の第１および第２のパルスそれぞれのときの積分回路１０の出力信号のレベルの差に応じた信号がＣＤＳ回路２０により保持され出力される（図２（ｆ））。そして、第２のサイクルの期間中に、ＣＤＳ回路２０に保持された信号が読出回路３０により各ユニット１００₁ 〜１００_M 毎に異なるタイミングで読み出され（図２（ｋ））、各ユニット１００₁ 〜１００_M それぞれからの信号が電流電圧変換回路４０により電圧信号に変換されて時系列で出力される（図２（ｍ））。
【００３７】
そして、この第２のサイクルの期間中にも、積分回路１０およびＣＤＳ回路２０それぞれは動作しており、第２のサイクル期間中にＣＤＳ回路２０に保持された信号は、続く第３のサイクルで、読出回路３０および電流電圧変換回路４０それぞれにより処理される。したがって、１サイクルに必要な時間は、積分回路１０およびＣＤＳ回路２０それぞれによる処理に要する時間と、読出回路３０および電流電圧変換回路４０それぞれによる処理に要する時間との、何れか長い時間であるので、従来の固体撮像素子に比べて高速な測定が可能である。
【００３８】
また、積分回路１０の積分動作中においてSample信号の第１および第２のパルスそれぞれの時点の積分回路１０の出力信号それぞれの差分に相当する電荷がＣＤＳ回路２０により保持される。したがって、積分回路１０の増幅器Ａ１のオフセットばらつきの影響は除去され、これにより、正確な光量測定が可能となり、フォトダイオードアレイの場合には正確な光像の獲得が可能となる。
【００３９】
（第２の実施形態）
図３は、第２の実施形態に係る固体撮像装置の回路構成図である。この図は、フォトダイオード（光電変換素子）ＰＤがＭ行×Ｎ列に２次元配列された受光部を有する固体撮像装置の回路構成図を示すものである。
【００４０】
この場合、Ｎ個のフォトダイオードＰＤと積分回路１０とスイッチ素子Ｓ２とＣＤＳ回路２０と読出回路３０とを１ユニットとして、これをＭユニット設ける。Ｍ個のユニット２００₁ 〜２００_M それぞれにおいて、Ｎ個のフォトダイオードＰＤそれぞれからの出力信号を、タイミング制御回路１５０から出力されたScan_1信号に基づいて順次に積分回路１０およびＣＤＳ回路２０により処理するとともに、ＣＤＳ回路２０の出力信号をScan_0信号に基づいて順次に読出回路３０により読み出す。また、Ｍ個のユニット２００₁ 〜２００_M から順次に到達した信号を電流電圧変換回路１４０により順次に電圧信号に変換する。このようにすることで、Ｍ×Ｎ個のフォトダイオードそれぞれが受光した光量に応じた信号それぞれは、電流電圧変換回路１４０により順次に電圧信号として出力される。この場合にも、測定の高速化とオフセットばらつきの影響の除去が同時に達成される。
【００４１】
本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。上記実施形態の固体撮像装置では、受光部が１次元フォトダイオードアレイであるとし、そのフォトダイオードそれぞれにつき積分回路、ＣＤＳ回路および読出回路が備えられるものであったが、これに限られるものではない。
【００４２】
例えば、フォトダイオード、積分回路、スイッチ素子、ＣＤＳ回路、読出回路および電流電圧変換回路それぞれを１式づつ備えて構成される固体撮像装置でもよい。この場合にも、積分回路およびＣＤＳ回路による処理と読出回路および電流電圧変換回路による処理とを並列的に行うことができるので、高速な測定が可能である。また、積分回路の増幅器のオフセットばらつきの影響も除去される。
【００４３】
また、第２の実施形態において特にＭ＝１としてもよい。この場合、Ｎ個のフォトダイオードと積分回路とスイッチ素子とＣＤＳ回路と読出回路とからなるユニットが１つ備えられて構成される。なお、この場合、Scan_0信号は不要である。
【００４４】
【発明の効果】
以上、詳細に説明したとおり、本発明によれば、入力した信号光は、受光部の光電変換素子により電流信号に変換され出力され、その電流信号は、増幅器と容量素子とが並列接続された積分回路により、リセット信号の指示に基づいて該容量素子に蓄積され積分される。積分回路における各積分動作期間中の第１および第２の時刻それぞれに積分回路から出力された第１および第２の信号レベルそれぞれは、サンプル信号の指示に基づいて動作するスイッチ素子を介してＣＤＳ回路に入力し、クランプ信号の指示に基づいて両者の差に相当する信号がＣＤＳ回路に保持され出力される。そして、このＣＤＳ回路から出力された信号は、ホールド信号の指示に基づいて動作する読出回路により電荷量として読み出され、その電荷量は、電流電圧変換回路により電圧信号に変換され出力される。この電流電圧変換回路から出力される信号は、光電変換素子に入力した信号光の光量を示すものである。
【００４５】
このような構成としたことにより、リセット信号が示す１サイクルの期間中に、積分回路およびＣＤＳ回路それぞれによる処理と、読出回路および電流電圧変換回路それぞれによる処理とは、並列的に行われる。したがって、１サイクルに必要な時間は、積分回路およびＣＤＳ回路それぞれによる処理に要する時間と、読出回路および電流電圧変換回路それぞれによる処理に要する時間との、何れか長い時間であり、従来の固体撮像素子に比べて高速な測定が可能である。
【００４６】
また、積分回路の積分動作中においてサンプル信号が示す第１および第２の時刻それぞれの時点の積分回路の出力信号それぞれの差分に相当する電荷がＣＤＳ回路により保持されるので、積分回路の増幅器のオフセットばらつきの影響は除去され、これにより、正確な光量測定が可能となる。
【００４７】
また、本発明は、受光部が１つの光電変換素子からなる場合だけでなく、１次元または２次元のアレイ状に配置された複数の光電変換素子からなる場合にも適用可能である。何れの場合にも、測定の高速化とオフセットばらつきの影響の除去が同時に達成され、特に後者の場合には、正確な光像の獲得が可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係る固体撮像装置の回路構成図である。
【図２】第１の実施形態に係る固体撮像装置の動作を説明するタイミングチャート図である。
【図３】第２の実施形態に係る固体撮像装置の回路構成図である。
【図４】従来の固体撮像装置の回路構成図である。
【符号の説明】
１０…積分回路、２０…ＣＤＳ回路、３０…読出回路、４０…電流電圧変換回路、５０…タイミング制御回路、１００₁ 〜１００_M …ユニット、Ａ１〜Ａ３…増幅器、Ｃ１〜Ｃ５…容量素子、Ｃｐ…寄生容量、ＰＤ…フォトダイオード、Ｓ１〜Ｓ９…スイッチ素子。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device that converts an input optical signal into an electrical signal corresponding to the amount of light.
[0002]
[Prior art]
Imaging devices using solid-state imaging elements are used in various fields such as home video and nondestructive inspection. As this solid-state imaging device, those using a charge coupled device (CCD) and those using a silicon photodiode array are known. Among these, solid-state imaging devices using a photodiode array are excellent in charge transfer efficiency even when handling a relatively large charge, and are therefore used in the field of manufacturing various consumer products.
[0003]
For example, US Pat. No. 5,281,860 shows a circuit configuration diagram of a solid-state imaging device using a photodiode as shown in FIG. In the solid-state imaging device shown in this figure, the signal VIN output from the photodiode is integrated for a predetermined time by an integrating circuit including the amplifier 25, the capacitive element C3 and the switches S5 and S6, and the integration result is stored in the capacitive element C3. A voltage signal V1 corresponding to the generated charge is output. When the photodiode is an array, this integration circuit is provided for each photodiode.
[0004]
The voltage signal V1 output from the integrating circuit is sequentially read out by the reading circuit including the amplifier 27, the capacitive element C1, and the switch elements S2 to S4 via the capacitive element C2. The readout result is the capacitive element C1. Is output as a voltage signal V2 corresponding to the electric charge stored in. The electric charge accumulated in the capacitive element C1 of this readout circuit is converted into a voltage signal VOUT by a current-voltage conversion circuit comprising an amplifier 29, a capacitive element C0 and a switch element S1, and the voltage signal VOUT is output. That is, this voltage signal VOUT indicates the amount of light received by the photodiode.
[0005]
[Problems to be solved by the invention]
However, the conventional solid-state imaging device has the following problems. That is, in general, the amplifier 25 and the like are manufactured using the CMOS technology, and thus there is a problem that the occurrence of offset variation is unavoidable. Here, the offset variation of the amplifier 25 means that the output level of the amplifier 25 varies when there is no input (that is, when the photodiode is not receiving light), and when the switch element S6 is turned on and off when there is no input. This means that the output level of the amplifier 25 is different. Thus, when there is offset variation in the amplifier 25, the voltage signal VOUT output from the current-voltage conversion circuit is superimposed with the offset variation component. Therefore, the amount of light received by the photodiode cannot be measured accurately, and the light image obtained by the photodiode array becomes inaccurate.
[0006]
In this conventional solid-state imaging device, the signal VIN output from the photodiode is passed through an integration circuit (amplifier 25, etc.), a readout circuit (amplifier 27, etc.) and a current-voltage conversion circuit (amplifier 29, etc.) as a voltage signal VOUT Since a series of processes of outputting is performed for each light reception by the photodiode, there is a problem that the series of processes requires time. In particular, the greater the number of elements in the photodiode array, the longer the time required for the series of processes.
[0007]
By the way, in recent years, with the enforcement of the PL Law (Product Liability Law), it is indispensable to perform non-destructive X-ray inspections on products flowing on belt conveyors in the field of manufacturing various consumer products including foodstuffs. In many cases, a one-dimensional long silicon photodiode array is used in a non-destructive inspection apparatus. In addition, there is an increasing demand for manufacturers to move the belt conveyor quickly and inspect more products in a short time. However, as described above, the conventional solid-state imaging device has a limit in speeding up.
[0008]
As described above, both high speed and high accuracy of a solid-state imaging device are desired. In general, it is difficult for an analog device including a solid-state imaging device to achieve both high speed and high accuracy. It was supposed to be.
[0009]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a solid-state imaging device which can solve the problem of offset variation and can perform high-speed measurement.
[0010]
[Means for Solving the Problems]
  A solid-state imaging device according to the present invention has (1) a photoelectric conversion element that converts an input optical signal into a current signal, a light receiving unit that outputs the current signal, and (2) a current signal output from the light receiving unit. The amplifier and the capacitive element that input theThe capacitor is discharged during a period when the reset signal is at a low level.Integration by accumulating current signals in capacitive elementsAnd output a signal according to the amount of charge stored in the capacitive element.And (3) the first terminal is connected to the output terminal of the integration circuit, and the sample signalFirst and second pulses that become high levelOn the basis of the instruction, the switching element that outputs the first and second signal levels output from the integration circuit from the second terminal at the first and second times during each integration operation period in the integration circuit, respectively. And (4)Low level only for a certain period including the period of the second pulse of the sample signalA CDS circuit that holds and outputs a signal corresponding to a difference between each of the first and second signal levels output from the second terminal of the switch element based on an instruction of the clamp signal; (5)A first switch element, a read capacitor element, and a second switch element are cascaded in this order between the input terminal and the output terminal, and between the connection point between the read capacitor element and the second switch element and the ground. A third switch element is provided;A readout circuit that reads out the signal output from the CDS circuit as a charge amount based on an instruction of the hold signal; (6) a current-voltage conversion circuit that converts the charge amount read out by the readout circuit into a voltage signal; And a timing control means for outputting each of a reset signal, a sample signal, a clamp signal, and a hold signal at a predetermined timing.
  Further, the timing control means integrates the current signal output from the light receiving unit by the integration circuit during the first cycle, and corresponds to the difference between the first and second signal levels of the integration result. The signal to be held is output by being held by the CDS circuit, and during the subsequent second cycle, the signal output from the CDS circuit is read as a charge amount by the read circuit, and the charge amount is converted into a voltage signal by the current-voltage conversion circuit. Thus, the processing in each of the integration circuit and the CDS circuit and the processing in each of the readout circuit and the current-voltage conversion circuit are performed in parallel with each other within one cycle period.
  In addition, the timing control unit is configured to cause the readout circuit to perform a second pulse in which the hold signal becomes high level at the same timing as the second pulse in which the sample signal becomes high level during the first cycle. The first switch element is turned on, the third switch element is turned on in the period when the reset signal is at a high level during the second cycle period, and the hold signal is at a high level in the period when the clamp signal is at a high level. In the first pulse, the first switch element and the second switch element are both turned on.
[0011]
According to this solid-state imaging device, the input signal light is converted into a current signal by the photoelectric conversion element of the light receiving unit and output, and the current signal is reset by an integrating circuit in which an amplifier and a capacitive element are connected in parallel. Is accumulated and integrated in the capacitive element based on the instruction. Each of the first and second signal levels output from the integration circuit at each of the first and second times during each integration operation period in the integration circuit is supplied to the CDS via a switch element that operates based on an instruction of the sample signal. A signal corresponding to the difference between the two is input to the circuit and is output to the CDS circuit based on the instruction of the clamp signal. The signal output from the CDS circuit is read as a charge amount by a read circuit that operates based on an instruction of the hold signal, and the charge amount is converted into a voltage signal by a current-voltage conversion circuit and output. The signal output from the current-voltage conversion circuit indicates the amount of signal light input to the photoelectric conversion element.
[0012]
Further, (1) the light receiving unit includes two or more predetermined number of photoelectric conversion elements, and outputs a current signal from each of the predetermined number of photoelectric conversion elements, and (2) an integration circuit, a switch element, a CDS circuit, and The readout circuit is provided for each of the predetermined number of photoelectric conversion elements. (3) The readout circuit is further output from the CDS circuit at different timings for each of the predetermined number of photoelectric conversion elements based on an instruction of the scan signal. The signal is read as a charge amount, and (4) the timing control means further outputs a scan signal at a predetermined timing.
[0013]
In this case, the current signal output from each of the predetermined number of photoelectric conversion elements of the light receiving unit is sequentially processed by an integration circuit, a switch element, a CDS circuit, and a readout circuit provided corresponding to each of the predetermined number of photoelectric conversion elements. The However, the signal output from each CDS circuit is read as a charge amount by each readout circuit at a different timing based on the instruction of the scan signal, and the charge amount sequentially read by each readout circuit is Then, it is sequentially converted into a voltage signal by the current-voltage conversion circuit and output. The signal output from the current-voltage conversion circuit indicates the amount of signal light input to each of a predetermined number of photoelectric conversion elements in time series.
[0014]
Further, (1) the light receiving unit includes a predetermined number of photoelectric conversion elements that are two-dimensionally arranged in M rows and N columns. For each of the M rows, the N light receiving units are arranged in accordance with an instruction of the first scan signal. Current signals from the photoelectric conversion elements are output at different timings. (2) An integration circuit, a switch element, a CDS circuit, and a readout circuit are provided for each row of N photoelectric conversion elements in the light receiving unit. 3) The readout circuit further reads out the signal output from the CDS circuit as a charge amount at different timing for each of the rows of N photoelectric conversion elements in the light receiving unit based on the instruction of the second scan signal. (4) The timing control means further outputs each of the first and second scan signals at a predetermined timing.
[0015]
In this case, the current signal from each of the N photoelectric conversion elements in each row for each of the M rows in the light receiving unit including a predetermined number of photoelectric conversion elements that are two-dimensionally arranged in M rows and N columns is the first scan signal. Based on the instruction, the signals are output at different timings, and are sequentially processed by the integration circuit, the switch element, the CDS circuit, and the readout circuit. However, the signal output from each CDS circuit is further calculated as the amount of charge by each readout circuit at a different timing for each row of N photoelectric conversion elements in the light receiving unit based on the instruction of the second scan signal. The amount of electric charge read out and sequentially read out by each reading circuit is sequentially converted into a voltage signal by the current-voltage conversion circuit and output. The signal output from the current-voltage conversion circuit indicates the amount of signal light input to each of the M × N photoelectric conversion elements in time series.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted.
[0017]
(First embodiment)
FIG. 1 is a circuit configuration diagram of the solid-state imaging device according to the first embodiment. This figure shows a circuit configuration of a solid-state imaging device having a light receiving section in which photodiodes (photoelectric conversion elements) PD are arranged in a one-dimensional array, and each unit 100 shown in the figure.₁ ~ 100_M Each includes one set each of a photodiode PD, an integrating circuit 10, a switching element S2, a CDS (correlated double sampling) circuit 20, and a reading circuit 30. Each unit 100₁ ~ 100_M Each has the same configuration, and their output terminals are both connected to the input terminal of the current-voltage conversion circuit 40. Unit 100₁ ~ 100_M Each control signal that indicates the operation timing of each of the current-voltage conversion circuit 40 is output from the timing control circuit 50.
[0018]
The photodiode PD has its anode terminal grounded and its cathode terminal connected to the input terminal of the integrating circuit 10. The integrating circuit 10 for inputting the current signal output from the photodiode PD is configured by connecting an amplifier A1, a capacitive element C1, and a switching element S1 in parallel between its input terminal and output terminal. The switch element S1 is on / off controlled by a reset signal output from the timing control circuit 50.
[0019]
The switch element S2 has one terminal connected to the output terminal of the integrating circuit 10, the other terminal connected to the input terminal of the CDS circuit 20, and is controlled to be turned on / off by the Sample signal output from the timing control circuit 50. The
[0020]
The CDS circuit 20 is configured such that a capacitive element C2 and an amplifier A2 are cascaded in this order between an input terminal and an output terminal, and the amplifier A2, the capacitive element C3, and a switch element S3 are connected in parallel. Yes. The switch element S3 is ON / OFF controlled by a Clamp signal output from the timing control circuit 50.
[0021]
The read circuit 30 has an input terminal connected to the output terminal of the CDS circuit 20, and a switch element S4, a capacitive element C4, and a switch element S5 are cascaded in this order between the input terminal and the output terminal. The switch element S6 is provided between the connection point between the capacitive element C4 and the switch element S5 and the ground. The switch element S4 is ON / OFF controlled by the Hold signal, the switch element S5 is ON / OFF controlled by the Scan signal, and the switch element S6 is ON / OFF controlled by the Reset signal. Here, the Hold signal is a signal represented by a logical sum of the logical product of the Hold_1 signal and the Scan signal and the Hold_0 signal, and each of the Hold_0 signal, the Hold_1 signal, and the Scan signal is output from the timing control circuit 50. The Scan signal is sent from each unit 100.₁ ~ 100_M It is a pulse signal generated at a different timing depending on each.
[0022]
The current-voltage conversion circuit 40 has an input terminal connected to each unit 100.₁ ~ 100_M Connected to the output terminal of each readout circuit 30, the switch element S8 and the amplifier A3 are cascaded in this order between the input terminal and the output terminal, and the amplifier A3, the capacitive element C5 and the switch element S9 are connected in parallel. It is connected. Further, a switch element S7 is provided between the input terminal and the ground. Here, each of the switch elements S7 and S9 is ON / OFF controlled by a Freset signal, and the switch element S8 is ON / OFF controlled by a Hold_1 signal.
[0023]
The timing control circuit 50 outputs a Reset signal, a Sample signal, a Clamp signal, a Hold_0 signal, a Hold_1 signal, a Scan signal, and a Freset signal at predetermined timings shown in FIG. 2 to be described later based on a reference clock signal or the like. Circuit.
[0024]
In this figure, each unit 100 is connected from the timing control circuit 50.₁ ~ 100_M The lines of the control signals up to the current-voltage conversion circuit 40 are omitted. In this figure, the output terminal of the integrating circuit 10 is point A, the input terminal of the CDS circuit 20 is point B, the output terminal of the CDS circuit 20 is point C, and the output terminal of the readout circuit 30 is point D. The output terminal of the current-voltage conversion circuit 40 is indicated as point E. In the following, the potentials of point A, point B, point C, point D and point E are represented by VA, VB, VC, VD and VE, respectively. Further, the symbol Cp represents each unit 100.₁ ~ 100_M The parasitic capacitance between each and the current-voltage conversion circuit 40 is represented.
[0025]
Next, the operation of this solid-state imaging device will be described with reference to the timing chart shown in FIG. FIG. 2 is a timing chart for explaining the operation of the solid-state imaging device according to the present embodiment. As shown in FIG. 2 (a), there is one cycle between the rising time of a certain reset signal pulse and the rising time of the next reset signal pulse, and each control signal has a cycle of this one cycle. As a signal repeated. FIG. 2 shows each control signal and the potential at each point in a period of two cycles.
[0026]
In the solid-state imaging device according to the present embodiment, the signal from the photodiode PD is integrated by the integration circuit 10 during the first cycle, and the integration result is processed by the CDS circuit 20, followed by the second cycle. During this period, the output from the CDS circuit 20 is read by the reading circuit 30 and converted into a voltage signal by the current-voltage conversion circuit 40. Then, the processing in each of the integration circuit 10 and the CDS circuit 20 and the processing in each of the readout circuit 30 and the current-voltage conversion circuit 40 are performed independently within one cycle. Details will be described below.
[0027]
During the period when the Reset signal (FIG. 2A) for controlling the switch element S1 of the integrating circuit 10 is at a high level, the switch element S1 is in an on state, and the input terminal and the output terminal of the amplifier A1 are short-circuited. Thus, the capacitive element C1 is discharged. On the other hand, during a period in which the Reset signal is at a low level, the switch element S1 is turned off, and the current signal output from the photodiode PD is stored in the capacitor element C1. That is, the integration circuit 10 accumulates the current signal output from the photodiode PD as a charge in the capacitor C1 only during a period when the Reset signal is at a low level, and outputs a voltage signal corresponding to the accumulated charge to the output terminal ( Output to point A). Accordingly, as shown in FIG. 2B, the potential VA at the point A changes only during a period in which the Reset signal is at a low level, and is maintained at an offset level during a period in which the Reset signal is at a high level.
[0028]
As shown in FIG. 2C, the Sample signal for controlling the switch element S2 is a signal in which two pulses having the same pulse width exist in one cycle, and the first pulse is a Reset signal. The second pulse rises after the fall of the pulse, and the second pulse falls before the next reset signal pulse rises.
[0029]
First, when the switching element S2 is turned on by the first pulse of the Sample signal during one cycle, the potential VB of the input terminal (point B) of the CDS circuit 20 is the potential of the output terminal of the integrating circuit 10 at that time. It becomes the value V1 of VA. Thereafter, during the period in which the Sample signal is at the low level, the potential VB of the input terminal (point B) of the CDS circuit 20 is maintained at the value V1. Next, when the switching element S2 is turned on by the second pulse of the Sample signal, the potential VB of the input terminal (point B) of the CDS circuit 20 is the value of the potential VA of the output terminal of the integrating circuit 10 at that time. V2. That is, the potential VB of the input terminal (point B) of the CDS circuit 20 is rapidly changed from the value V1 to the value V2 by the second pulse of the Sample signal as shown in FIG.
[0030]
  As shown in FIG. 2E, the Clamp signal that controls the switch element S3 of the CDS circuit 20 falls before the rising edge of the second pulse of the Sample signal and rises after the falling edge of the second pulse of the Sample signal. Signal. That is, the Clamp signal is at a low level for a certain period including a period in which the second pulse of the Sample signal is at a high level. During the period when the Clamp signal is at a low level and the switch element S3 is in the OFF state, the second pulse of the Sample signal is generated, and the potential VB of the input terminal (point B) of the CDS circuit 20 is changed from the value V1. When the voltage changes to V2, charges corresponding to the amount of change are accumulated in the capacitive element C3, and the potential VC corresponding to the amount of charge is applied to the output terminal (point C) of the CDS circuit 20 as shown in FIG. appear. The value V3 of this potential VC is
        V3 = (V2-V1) .C2 / C3 (1)
It is represented byAt this time, the Hold_0 signal becomes high level simultaneously with the second pulse of the Sample signal, the Hold signal becomes high level, the switch element S4 of the reading circuit 30 is turned on, and the output potential VC of the CDS circuit 20 is changed to the reading circuit 30. Is stored as electric charge in the capacitive element C4.
[0031]
The Hold signal that controls the switch element S4 of the readout circuit 30 is a logical sum signal of the logical product of the Hold_1 signal and the Scan signal and the Hold_0 signal. The Scan signal controls the switch element S5 on / off. The aforementioned Reset signal controls the on / off of the switch element S6.
[0032]
As shown in FIG. 2G, the Hold_0 signal is a pulse signal generated at the same timing as the second pulse of the Sample signal (Sample signal pulse generated during a period when the Clamp signal is at a low level). As shown in FIG. 2 (h), the Hold_1 signal is a signal having M pulses within one cycle period. Where M is the unit 100₁ ~ 100_M The number of As shown in FIG. 2 (i), the Scan signal is a signal having one pulse in one cycle period, and its pulse width is almost the same as the pulse width of the Hold_1 signal. The timing substantially coincides with the generation timing of any one of the M pulses of the Hold_1 signal during one cycle period.₁ ~ 100_M It depends on each. Therefore, as shown in FIG. 2 (j), the Hold signal is a signal having two pulses within one cycle period, and the first pulse is generated by each unit 100.₁ ~ 100_M The second pulse is generated at the same timing as the pulse of the Hold_0 signal.
[0033]
  In the readout circuit 30 controlled in timing by such a control signal, the switching element S6 is turned on when the Reset signal is at a high level during one cycle.The connection point between the capacitive element C4 and the switch element S6 is set to the ground potential,Thereafter, the Reset signal becomes low level and the switch element S6 is turned off. At the time of the first pulse of the Hold signal, the Scan signal is also at a high level, and the switch element S4 andS5Are turned on, and the output signal of the CDS circuit 20 is the capacitive element C4.As the charge stored inOutput from the readout circuit 30. Therefore, the potential VD output from the output terminal (point D) of the readout circuit 30 is as shown in FIG. It should be noted that the actual potential at point D depends on each unit 100.₁ ~ 100_M Although the potentials sequentially output from each are combined, FIG. 2 (k) shows one unit 100._m Only the potential read from the read circuit 30 is shown.
[0034]
Each unit 100 as described above.₁ ~ 100_M The signals sequentially output from the respective readout circuits 30 are input to the current / voltage conversion circuit 40. As shown in FIG. 2 (l), the Freset signal that controls on / off of the switching elements S7 and S9 of the current-voltage conversion circuit 40 is a signal obtained by inverting the high level and the low level of the Hold_1 signal. The switch element S7 controlled to be turned on / off by the Freset signal is connected to each unit 100.₁ ~ 100_M The parasitic capacitance Cp is discharged during a period in which no signal arrives from each. In addition, the switch element S9 that is ON / OFF controlled by the Freset signal includes each unit 100.₁ ~ 100_M The capacitive element C5 is discharged during a period in which no signal arrives from each. In addition, the switch element S8 controlled to be turned on / off by the Hold_1 signal includes each unit 100.₁ ~ 100_M The signal is turned on during the period when the signal arrives from each, and the signal is output to the output terminal (point E) of the current-voltage conversion circuit 40 as a voltage signal.
[0035]
Therefore, the potential VE at the output terminal (point E) of the current-voltage conversion circuit 40 is a signal having M pulses within one cycle period, as shown in FIG. Each pulse is associated with each unit 100₁ ~ 100_M Each of the M pulses corresponds to a signal output from each readout circuit 30, and the level of each of the M pulses corresponds to the amount of light signal received by each photodiode PD.
[0036]
As described above, during the period of the first cycle, the signal output from the photodiode PD is integrated by the integration circuit 10 (FIG. 2B), and each of the first and second pulses of the Sample signal. A signal corresponding to the difference in level of the output signal of the integrating circuit 10 is held and output by the CDS circuit 20 (FIG. 2 (f)). Then, during the second cycle, the signal held in the CDS circuit 20 is transferred to each unit 100 by the read circuit 30.₁ ~ 100_M Each unit 100 is read at a different timing (FIG. 2 (k)).₁ ~ 100_M The signals from each are converted into voltage signals by the current-voltage conversion circuit 40 and output in time series (FIG. 2 (m)).
[0037]
The integration circuit 10 and the CDS circuit 20 are also operating during the second cycle, and the signal held in the CDS circuit 20 during the second cycle is in the subsequent third cycle. The read circuit 30 and the current / voltage conversion circuit 40 respectively process. Therefore, the time required for one cycle is the longer of the time required for processing by the integration circuit 10 and the CDS circuit 20 and the time required for processing by the readout circuit 30 and the current-voltage conversion circuit 40, respectively. Therefore, it is possible to measure at a higher speed than the conventional solid-state imaging device.
[0038]
Further, during the integration operation of the integration circuit 10, the CDS circuit 20 holds charges corresponding to the differences between the output signals of the integration circuit 10 at the time points of the first and second pulses of the Sample signal. Therefore, the influence of the offset variation of the amplifier A1 of the integration circuit 10 is removed, thereby making it possible to accurately measure the amount of light, and in the case of a photodiode array, it is possible to acquire an accurate light image.
[0039]
(Second Embodiment)
FIG. 3 is a circuit configuration diagram of the solid-state imaging device according to the second embodiment. This figure shows a circuit configuration diagram of a solid-state imaging device having a light receiving portion in which photodiodes (photoelectric conversion elements) PD are two-dimensionally arranged in M rows × N columns.
[0040]
In this case, N photodiodes PD, integrating circuit 10, switching element S2, CDS circuit 20, and readout circuit 30 are set as one unit, and M units are provided. M units 200₁ ~ 200_M In each of them, the output signal from each of the N photodiodes PD is sequentially processed by the integration circuit 10 and the CDS circuit 20 based on the Scan_1 signal output from the timing control circuit 150, and the output signal of the CDS circuit 20 is processed. Reading is sequentially performed by the reading circuit 30 based on the Scan_0 signal. In addition, M units 200₁ ~ 200_M Are sequentially converted into voltage signals by the current-voltage conversion circuit 140. By doing so, signals corresponding to the amounts of light received by each of the M × N photodiodes are sequentially output as voltage signals by the current-voltage conversion circuit 140. Also in this case, speeding up of measurement and removal of the influence of offset variation can be achieved at the same time.
[0041]
The present invention is not limited to the above embodiment, and various modifications can be made. In the solid-state imaging device of the above embodiment, the light receiving unit is assumed to be a one-dimensional photodiode array, and each of the photodiodes includes an integration circuit, a CDS circuit, and a readout circuit. However, the present invention is not limited to this. .
[0042]
For example, it may be a solid-state imaging device that includes one photodiode, an integration circuit, a switch element, a CDS circuit, a readout circuit, and a current-voltage conversion circuit. Also in this case, since the processing by the integration circuit and the CDS circuit and the processing by the reading circuit and the current-voltage conversion circuit can be performed in parallel, high-speed measurement is possible. Further, the influence of offset variation of the amplifier of the integration circuit is also eliminated.
[0043]
In the second embodiment, M = 1 may be particularly set. In this case, one unit including N photodiodes, an integration circuit, a switch element, a CDS circuit, and a readout circuit is provided. In this case, the Scan_0 signal is not necessary.
[0044]
【The invention's effect】
As described above in detail, according to the present invention, the input signal light is converted into a current signal by the photoelectric conversion element of the light receiving unit and output, and the current signal is obtained by connecting the amplifier and the capacitive element in parallel. Based on the instruction of the reset signal, the integration circuit accumulates and integrates the capacitance element. Each of the first and second signal levels output from the integration circuit at each of the first and second times during each integration operation period in the integration circuit is supplied to the CDS via a switch element that operates based on an instruction of the sample signal. A signal corresponding to the difference between the two is input to the circuit and is output to the CDS circuit based on the instruction of the clamp signal. The signal output from the CDS circuit is read as a charge amount by a read circuit that operates based on an instruction of the hold signal, and the charge amount is converted into a voltage signal by a current-voltage conversion circuit and output. The signal output from the current-voltage conversion circuit indicates the amount of signal light input to the photoelectric conversion element.
[0045]
With such a configuration, the processing by the integration circuit and the CDS circuit and the processing by the reading circuit and the current-voltage conversion circuit are performed in parallel during one cycle indicated by the reset signal. Accordingly, the time required for one cycle is the longer of the time required for processing by each of the integration circuit and the CDS circuit and the time required for processing by each of the readout circuit and the current-voltage conversion circuit. High-speed measurement is possible compared to the device.
[0046]
In addition, during the integration operation of the integration circuit, the CDS circuit holds charges corresponding to the differences between the output signals of the integration circuit at the first and second times indicated by the sample signal. The influence of offset variation is eliminated, and this enables accurate light quantity measurement.
[0047]
In addition, the present invention is applicable not only when the light receiving unit is formed of one photoelectric conversion element but also when the light receiving unit is formed of a plurality of photoelectric conversion elements arranged in a one-dimensional or two-dimensional array. In any case, speeding up of measurement and removal of the influence of offset variation are achieved at the same time. In particular, in the latter case, an accurate optical image can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram of a solid-state imaging apparatus according to a first embodiment.
FIG. 2 is a timing chart illustrating the operation of the solid-state imaging device according to the first embodiment.
FIG. 3 is a circuit configuration diagram of a solid-state imaging apparatus according to a second embodiment.
FIG. 4 is a circuit configuration diagram of a conventional solid-state imaging device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Integration circuit, 20 ... CDS circuit, 30 ... Read-out circuit, 40 ... Current-voltage conversion circuit, 50 ... Timing control circuit, 100₁ ~ 100_M ... Unit, A1 to A3 ... Amplifier, C1 to C5 ... Capacitance element, Cp ... Parasitic capacitance, PD ... Photodiode, S1 to S9 ... Switch element.

Claims

A photoelectric conversion element that converts an input optical signal into a current signal, and a light receiving unit that outputs the current signal;
An amplifier that inputs the current signal output from the light receiving unit and a capacitive element are connected in parallel, and the capacitive element is discharged during a period when the reset signal is at a high level, and the current is output during a period when the reset signal is at a low level. An integrating circuit that accumulates and integrates a signal in the capacitive element and outputs a signal corresponding to the amount of charge accumulated in the capacitive element ;
The first terminal is connected to the output terminal of the integration circuit, and the first and second signals during each integration operation period in the integration circuit are based on the instructions of the first and second pulses at which the sample signal becomes high level . A switching element that outputs the first and second signal levels output from the integration circuit from the second terminal at each of the times,
Each of the first and second signal levels output from the second terminal of the switch element based on an instruction of a clamp signal that is at a low level for a certain period including the period of the second pulse of the sample signal. A CDS circuit that holds and outputs a signal corresponding to the difference between them,
A first switch element, a read capacitor element, and a second switch element are cascaded in this order between the input terminal and the output terminal, and a connection point between the read capacitor element and the second switch element is connected to the ground. A read circuit that reads a signal output from the CDS circuit as a charge amount based on an instruction of a hold signal;
A current-voltage conversion circuit that converts a charge amount read by the read circuit into a voltage signal;
Timing control means for outputting each of the reset signal, the sample signal, the clamp signal, and the hold signal at a predetermined timing;
With
The timing control means includes
During the first cycle, the current signal output from the light receiving unit is integrated by the integration circuit, and a signal corresponding to the difference between the first and second signal levels for the integration result is obtained. Held by the CDS circuit and output,
In the subsequent second cycle period, the signal output from the CDS circuit is read as a charge amount by the read circuit, and the charge amount is converted into a voltage signal by the current-voltage conversion circuit,
Within one cycle period, the processing in each of the integration circuit and the CDS circuit and the processing in each of the readout circuit and the current-voltage conversion circuit are performed in parallel with each other ,
For the read circuit, during the first cycle, the first switch when the hold signal goes high at the same timing as the second pulse where the sample signal goes high. The element is turned on, and during the second cycle, the third switch element is turned on when the reset signal is at a high level, and the hold signal is high during a period when the clamp signal is at a high level. Both the first switch element and the second switch element are turned on at the time of the first pulse that becomes a level,
A solid-state imaging device.

The light receiving unit includes a predetermined number of photoelectric conversion elements of two or more, outputs a current signal from each of the predetermined number of photoelectric conversion elements,
The integration circuit, the switch element, the CDS circuit, and the readout circuit are provided for each of the predetermined number of photoelectric conversion elements,
The readout circuit further reads out the signal output from the CDS circuit as a charge amount at different timing for each of the predetermined number of photoelectric conversion elements based on an instruction of a scan signal,
The timing control means further outputs the scan signal at a predetermined timing.
The solid-state imaging device according to claim 1.

The light receiving unit includes a predetermined number of photoelectric conversion elements arranged two-dimensionally in M rows and N columns, and for each of the M rows, from each of the N photoelectric conversion elements in each row based on an instruction of the first scan signal. Output current signals at different timings,
The integration circuit, the switch element, the CDS circuit, and the readout circuit are provided for each row of the N photoelectric conversion elements in the light receiving unit,
The readout circuit further uses the signal output from the CDS circuit as a charge amount at different timings for each row of the N photoelectric conversion elements in the light receiving unit based on an instruction of the second scan signal. reading,
The timing control means further outputs each of the first and second scan signals at a predetermined timing.
The solid-state imaging device according to claim 1.