JP3844807B2 - The solid-state imaging device - Google Patents

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JP3844807B2
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誠一郎 水野
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浜松ホトニクス株式会社
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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、光電変換素子における受光量をデジタルデータとして出力する固体撮像素子に関するものである。 The present invention relates to a solid-state imaging device that outputs an amount of light received at the photoelectric conversion elements as digital data.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、画像処理技術の普及に伴い光電変換機能を有するMOS型固体撮像デバイスなどが開発されており、これらを利用した種々の固体撮像装置が知られている。 Recently, such a MOS-type solid-state imaging device having a photoelectric conversion function with the spread of image processing techniques have been developed, various solid-state imaging device is known which utilizes them. そして、画像の高解像度化の要請に伴い、撮像時の画素を構成するフォトダイオードを微細化するとともに、撮像面積の確保のために多数のフォトダイオードを使用する傾向にある。 Along with the demand for higher resolution of the image, as well as finer photodiode constituting a pixel at the time of imaging, there is a tendency to use a large number of photodiodes in order to ensure the imaging area.
【0003】 [0003]
しかし、フォトダイオードの数が増加すると、高速処理のためには、フォトダイオードの受光量というアナログ値を、画像処理演算にあたって好適なデータ形態であるデジタル値に変換するアナログデジタル変換器(以後、AD変換器と呼ぶ)が必然的に増大することになる。 However, the number of photodiodes increases, for fast processing, the analog value of the quantity of light received by the photodiode, analog-to-digital converter for converting the digital value is a suitable data form when the image processing operation (hereinafter, AD called a transducer) it will be inevitably increased.
【0004】 [0004]
そこで、フォトダイオードから電流信号として出力される電荷を増幅する電荷増幅器やAD変換器を集積してアレイ化して、低コスト化および小型化を目指す提案がなされている。 Therefore, the arrayed by integrating a charge amplifier and an AD converter for amplifying the electric charge is output as a current signal from the photodiode, proposals aim to lower cost and size have been made. 電荷増幅器の回路方式はほぼ確立されているので、集積化にあたっての工夫は、AD変換器の回路方式に集中している。 Since the circuit mode of the charge amplifier is substantially established, it devised when integration is concentrated in the circuit system of the AD converter.
【0005】 [0005]
こうした提案の1つが、「SLGarverick et al., Journal of Solid-State Circuits, Vol.30, No.5, May 1995, pp.533-541」(以後、従来例1と呼ぶ)になされている。 One of these proposals, "SLGarverick et al., Journal of Solid-State Circuits, Vol.30, No.5, May 1995, pp.533-541" have been made in (hereinafter, referred to as a conventional example 1). 従来例1では、受光の結果としてフォトダイオードで発生した電荷を、電荷増幅器を使用し、帰還容量素子に蓄積して電圧信号に変換し、この電圧値をホールドする。 In the conventional example 1, a charge generated in the photodiode as a result of the light receiving, using the charge amplifier is converted into a voltage signal accumulated in the feedback capacitor, to hold the voltage value. この後、全アレイに共通な階段状に変化する電圧信号の電圧値との比較を逐次行うことにより(いわゆる、デュアルスロープAD変換方式により)、AD変換を行っている。 Thereafter, by performing the comparison between the voltage value of the voltage signal that changes in a common stepwise entire array sequentially (so-called dual-slope AD conversion method), it is performed AD conversion.
【0006】 [0006]
また、Burr−Brown社から、CT(Computer Tomography)用フォトダイオード読み出し専用のAD変換器として、型名「DDC101」(以後、従来例2と呼ぶ)が発表されている。 Further, from Burr-Brown, Inc., as CT (Computer Tomography) photodiode read-only AD converter for, type name "DDC101" (hereinafter referred to as conventional example 2) it has been published. 従来例2は、AD変換にΔ変調器の原理を応用したものであり、各動作は、積分時間に比べて数十分の1から数百分の1という周期の高速クロックに同期して行われる。 Conventional Example 2 is an application of the principle of Δ modulator AD converter, each operation in synchronization with the fast clock periods from a few tenths of a few hundredths of a compared to integration time line divide.
【0007】 [0007]
すなわち、高速クロック信号のクロック周期の切り替わりごとに、小刻みにステップ電圧を発生して容量素子に印加する。 That is, each switching clock cycle of the high-speed clock signal is applied to the capacitor to generate the small steps the step voltage. その結果として生じる容量の蓄積電荷の変化量をフォトダイオードからの電荷量と比較し、電荷の過不足分を次回のクロック周期で補正していく。 Comparing the amount of change in the accumulated charge of the capacitor consequent and amount of charge from the photodiode, it continues to correct the excess or deficiency of charge in the next clock cycle. そして、各クロック周期での比較の結果に応じて「0」または「1」のデジタル信号パルス列を発生する。 Then, to generate a digital signal pulse train of "0" or "1" according to the result of the comparison in each clock period. そして、このデジタル信号パルス列をデジタルフィルタ(FIRフィルタ等)を通過させて、高精度のAD変換結果を得ている。 Then, the digital signal pulse train is passed through a digital filter (FIR filter or the like), to obtain the AD conversion result of the high accuracy.
【0008】 [0008]
また、AD変換にΣΔ変調器の原理を応用した技術が、「RHNixon et al., Proc. SPIE, vol.1900, 1993, pp.31-39」(以後、従来例3と呼ぶ)に開示されている。 A technique which applies the principle of ΣΔ modulator AD converter is disclosed in "RHNixon et al., Proc. SPIE, vol.1900, 1993, pp.31-39" (hereinafter referred to as Conventional Example 3) ing. 従来例3では、各画素に対応するフォトダイオードで発生した電荷量を電圧信号に変換した上でホールドする。 In the conventional example 3, to hold on converting the amount of charge generated in the photodiode corresponding to each pixel into a voltage signal. このホールド結果に、1段のΣΔ変調器で1次のΣΔ変調を施し、変調結果である「0」または「1」のデジタル信号パルス列の「1」のパルスの総数をカウンタで計数して、AD変換値を得ている。 This hold result, subjected to first-order ΣΔ modulated by ΣΔ modulator 1 stage, by counting the total number of pulses of "1" in the digital signal pulse train is modulated result "0" or "1" in counter, to obtain the AD conversion value.
【0009】 [0009]
また、ΣΔ変調器の原理を応用したAD変換器の技術が、特開平6−237175号公報(以後、従来例4と呼ぶ)に開示されている。 A technique of the AD converter based on the principle of ΣΔ modulator is disclosed in Japanese Patent Laid-Open 6-237175 discloses (hereinafter, referred to as prior art 4). 従来例4では、電圧信号を入力して、2段のΣΔ変調器で2次のΣΔ変調を施し、変調結果である「0」または「1」のデジタル信号パルス列を出力するとともに、AD変換結果であるデジタル信号パルス列の「1」のパルスの総数に対応した電圧信号をデジタルアナログ変換器で発生して、ΣΔ変調器の基準電圧に加えることで、ΣΔ変調器のオフセットを除去している。 In the fourth conventional example, and receives a voltage signal, subjected to a second-order ΣΔ modulated by ΣΔ modulator of the two-stage, and outputs a digital signal pulse train is modulated result "0" or "1", AD conversion result a voltage signal corresponding to the total number of pulses of "1" in the digital signal pulse train is generated by a digital-analog converter, adding the reference voltage of the ΣΔ modulator, and remove the offset of the ΣΔ modulator.
【0010】 [0010]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
従来の固体撮像素子は上記のように構成されるので、以下のような問題点があった。 Since the conventional solid-state imaging device is configured as described above, it has problems as follows.
【0011】 [0011]
従来例1では、比較対象となる階段状の電圧信号にノイズが重畳した場合には、その影響を除去することが出来ないので、安定して変換精度を維持することが困難である。 In the conventional example 1, when superimposed noise in a step-like voltage signal to be compared, since it can not be removed the influence, it is difficult to stably maintain the conversion accuracy.
【0012】 [0012]
また、従来例1では、変換精度、すなわち、AD変換の分解能を向上しようとすると、変換時間を長くする必要があるが、X線CT用フォトダイオード読み出し専用のAD変換器として用いられる場合、撮像対象への曝射量を下げる必要性を考慮すると、むやみには変換時間を長くすることができない。 Further, in the conventional example 1, the conversion accuracy, i.e., an attempt to improve the resolution of AD conversion, if it is necessary to lengthen the conversion time, used as a photodiode read-only AD converter for X-ray CT, imaging in view of the need to reduce the exposure dose to the subject, it can not be the excessively lengthen the conversion time. 結果として、変換精度が制約されることになる。 As a result, the conversion accuracy is limited.
【0013】 [0013]
従来例2の方式では、ステップ電圧が印加される容量に如何に正確にステップ電荷量を付与するかが技術的なポイントとなるが、従来例2では、電荷蓄積量に相当する値をデジタル値として保存するとともに、当該容量を構成する容量素子アレイに電荷蓄積量を付与するため、回路サイズが大きくなってしまう。 In the method of the conventional example 2, but if the step voltage is how accurately imparting step charge amount in the capacitor to be applied is a technical point, the conventional example 2, the digital value a value corresponding to the charge accumulation amount as well as saving, for imparting an electric charge accumulation amount in the capacitor array constituting the capacitance, the circuit size becomes large. すなわち、従来例2は、本来、単素子のフォトダイオードを目的として提案されている技術であり、多素子の集積化には向いていない。 That is, the conventional example 2 is essentially the photodiode of the single element is a technique that has been proposed for the purpose, is not suitable for integration of multi-element.
【0014】 [0014]
また、従来例2では、Δ変調を採用するが故に、光電変換素子からの電流値の変化量が小さい場合には高精度を実現できるが、光電変換素子からの電流値の変化量が大きい場合には、変換の直線性が悪くなってしまう。 Further, in the conventional example 2, because although adopting Δ modulation, but when the amount of change in the current value from the photoelectric conversion element is small can be realized with high accuracy, when the amount of change in current value from the photoelectric conversion element is greater the linearity of the conversion is deteriorated.
【0015】 [0015]
従来例3では、フォトダイオードで発生した電荷量を、一旦、電圧に変換してホールドした後、ΣΔ変調器へ入力するので、ホールドされた直流電圧に対してしかオーバサンプリングが行われない。 In the conventional example 3, the amount of charge generated in the photodiode, once, after holding is converted into a voltage, since the input to the ΣΔ modulator, oversampling is not performed only for the held DC voltage. この結果、積分期間の最中に発生したノイズはそのまま蓄積されることになり、安定して変換精度を維持することが困難である。 As a result, noise generated during the integration period is unchanged now stored is that, difficult to stably maintain the conversion accuracy.
【0016】 [0016]
また、従来例3では、一般にΣΔ変調器にはオフセット電圧が存在するので、積分にあたっては、このオフセット電位が一緒に積分されることとなるため、変換精度が低下してしまう。 Further, in the conventional example 3, since in general the ΣΔ modulator is present offset voltage, when the integration, because it becomes that the offset potential is integrated together, the conversion accuracy decreases.
【0017】 [0017]
こうした、オフセット電圧に関する問題点は、従来例4のΣΔ変調型AD変換器では解消しているが、解消手段にDA変換器を使用するため、回路規模が大きくなり、集積化には向いていない。 Such problems regarding the offset voltages are eliminated in the conventional ΣΔ modulation AD converter 4, but for the use of DA converter eliminating means, increases the circuit scale, it is not suitable for integration .
【0018】 [0018]
また、従来例1〜3では、いずれもフォトダイオード特有の問題である暗電流については何等の対策を施していない。 Further, in the conventional examples 1 to 3, is not subjected to measures any way for the dark current are both photodiodes specific issues. この結果、比較的受光面積が大きなフォトダイオードを使用する場合には暗電流が増えるが、従来例1〜3では、暗電流と信号電流とを区別する手段を有さないが故に、精度の良い撮像結果を得ることができない。 As a result, although the dark current is increased if the relatively light receiving area to use a large photodiode, in the conventional examples 1 to 3, because although no means of distinguishing the dark current and the signal current, highly accurate can not be obtained imaging result.
【0019】 [0019]
本発明は、上記を鑑みてなされたものであり、簡易な回路構成で、光電変換素子での受光量に応じて、暗電流の影響を低減して、高精度のデジタルデータを出力する固体撮像素子を提供することを目的とする。 The present invention has been made in view of the above, a simple circuit configuration, depending on the amount of light received by the photoelectric conversion element, and reduce the effects of dark current, the solid-state image outputting high-precision digital data and to provide a device.
【0020】 [0020]
【課題を解決するための手段】 In order to solve the problems]
本発明の固体撮像素子は、暗電流を除去しつつ、ΣΔ変調を行う方式を採用するとともに、信号入力時にΣΔ変調器のオフセット電位が本来的には問題とならない、直接電流入力方式を採用して、高精度のデジタルデータを出力する固体撮像素子を実現するものである。 Solid-state imaging device of the invention, while removing the dark current, while adopting the method of performing ΣΔ modulation, not the offset potential of the ΣΔ modulator when the signal input is a problem inherently employs a direct current input method Te, and it realizes a solid state imaging device which outputs a highly accurate digital data.
【0021】 [0021]
すなわち、 本発明の固体撮像素子は、(a)第1の基準電位と第2の基準電位との間の第3の基準電位に第1の端子が設定され、受光量に応じた電荷を発生するとともに第2の端子から電荷を流出する、少なくとも1つの光電変換素子と、(b)光電変換素子の暗電流を除去する暗電流除去回路と、(c)光電変換素子の第2の端子と第1の端子とが直接電気的に接続される第1の帰還容量素子と、(d)光電変換素子の第2の端子と信号入力端子とが直接電気的に接続され、出力端子が第1の帰還容量素子の第2の端子と接続された第1の電荷増幅器と、(e)第1の基準電位と第2の基準電位とから、ステップ電荷を発生し、第1の帰還容量素子にステップ電荷を供給する第1のステップ電荷発生器と、(f)第1の電荷増幅器から出力 That is, the solid-state imaging device of the present invention, (a) to a third reference potential between the first reference potential and second reference potential is set first terminal, generates charges corresponding to the received light amount flowing charges from the second terminal as well as, at least one photoelectric conversion element, dark current removing circuit for removing a dark current of (b) a photoelectric conversion element, and the second terminal of the (c) photoelectric conversion element a first feedback capacitor and the first terminal is directly electrically connected, (d) the second and the terminal and the signal input terminal directly electrically connected to the photoelectric conversion element, an output terminal is the first a first charge amplifier connected to the second terminal of the feedback capacitor of the (e) and the first reference potential and second reference potential, the step charge occurs, the first feedback capacitor a first step charge generator for supplying a step charge, (f) output from the first charge amplifier れた第1の積分電圧信号を入力し、第1の積分電圧信号の電位と第3の基準電位とを比較し、比較結果に応じた比較結果信号を出力する電位比較器と、(g)比較結果信号を入力し、比較結果信号を2値サンプルする2値サンプル回路と、(h)第1のクロック信号と、第1のクロック信号が有意レベルでは非有意であり、第1のクロック信号の非有意レベル期間の一部の期間で有意となる第2のクロック信号とを発生し、第1のステップ電荷発生器へ向けて前記第1のクロック信号と第2のクロック信号とを出力するとともに、2値サンプル回路に向けて前記第1のクロック信号を出力する基本タイミング発生回路とを備えることを特徴とする。 Type the first integral voltage signal, a potential comparator for comparing the potential of the first integrated voltage signal and the third reference potential, and outputs a comparison result signal according to the comparison result, (g) comparison result input signal, and a binary sampling circuit for binary samples a comparison result signal, (h) a first clock signal, the first clock signal is significance level is insignificant, the first clock signal a second clock signal which is a significant part of the period of non-significant level period occurred, and outputs the first clock signal and the second clock signal to the first step charge generator together, characterized in that it comprises a basic timing generating circuit for outputting the first clock signal to the binary sampling circuit. 更に、暗電流除去回路は、第1の電荷増幅器の信号入力端子にソース端子が接続されるとともに、ドレイン端子が第3の基準電位に設定されたMOS等の電界効果トランジスタ(FET)と、電界効果トランジスタのゲート端子と第1の端子が接続されるとともに、第2の端子が第3の基準電位に設定された暗電流記憶容量素子と、暗電流記憶容量素子の第1の端子と第1の端子が接続され、第1の電荷増幅器の出力端子と第2の端子が接続された電流保持用スイッチ素子とを備えることを特徴とする。 Furthermore, the dark current removing circuit, together with a source terminal connected to the signal input terminal of the first charge amplifier, a field effect transistor such as a MOS which drain terminal is set to the third reference potential (FET), the field a gate terminal and the first terminal of the effect transistor is connected, a second terminal third dark current storage capacitive element is set to a reference potential of a first terminal of the dark current storage capacity element first terminal connected to the output terminal and the second terminal of the first charge amplifier is characterized in that it comprises a connected current holding switch elements.
【0023】 [0023]
また、2値サンプル回路からの出力信号を入力し、2値サンプル回路からの出力信号と2値サンプル回路からの出力信号の反転信号を、ステップ電荷発生指示として第1のステップ電荷発生器へ向けて出力する第1のステップ電荷発生制御回路を更に備えることが好適である。 Further, the output signal from the binary sampling circuit, the inverted signal of the output signal from the binary sampling circuit and an output signal from the binary sampling circuit, for a step charge generation instruction to the first step charge generator it is preferable, further comprising a first step charge generation control circuit for outputting Te.
【0024】 [0024]
本発明の固体撮像素子では、受光に先立って、暗電流成分検出期間である所定の期間にわたって、光電変換素子を受光しない状態に設定し、この期間にわたって暗電流と検出し、この暗電流量を暗電流除去回路に記憶するとともに、記憶した暗電流量と同一の量の電流を、常時、電荷増幅器への入力電流から除去する。 In the solid-state imaging device of the present invention, prior to receiving over a predetermined period of time is a dark current component detecting period, a photoelectric conversion element is set to a state which is not received, detects a dark current over this time period, the amount of dark current stores the dark current removing circuit, a current of the amount of dark current and the same amount of stored constantly removed from the input current to the charge amplifier.
【0025】 [0025]
たとえば、光電変換素子を受光しない状態で電流保持用スイッチ素子を閉じて、このとき発生している暗電流量に応じた電圧を暗電流記憶容量素子に発生される。 For example, by closing the switch element current held in a state that does not receive the photoelectric conversion element, which generates a voltage corresponding to the dark current amount occurring at this time in the dark current memory capacity element. この電圧は電界効果トランジスタのゲート端子に印加されるので、暗電流は電界効果トランジスタのソースからドレインを介して流れる。 This voltage is applied to the gate terminal of the field effect transistor, the dark current flows through the drain from the source of the field effect transistor.
【0026】 [0026]
次いで、電流保持用スイッチ素子を開くと、その時点での暗電流記憶容量素子で発生した電圧が保持され、この後に、暗電流は電荷増幅器への入力電流から除去される。 Next, when opening the switch element current holding, the voltage generated in the dark current memory capacity element at the time is held, after which the dark current is removed from the input current to the charge amplifier. 以後、この状態で撮像を実施する。 Thereafter, to implement imaging in this state.
【0027】 [0027]
光電変換素子が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。 When the photoelectric conversion element receives light, electric charges are generated according to the amount of light received is outputted as a current signal. そして、この電流信号は、第1の帰還容量素子と第1の電荷増幅器とで構成される第1の積分回路に入力し、時間積分される。 Then, this current signal is input to the first integrating circuit composed of the first feedback capacitor and the first charge amplifier, is time-integrated.
【0028】 [0028]
ここで、光電変換素子の第2の端子と第1の帰還容量素子の第1の端子および第1の電荷増幅器の信号入力端子とは直接電気的に接続されており、電流の積分作用自体はオフセット電圧の影響を本来的に受けないものなので、上記の積分動作の結果出力される電圧値は、オフセット電圧の影響を一切受けない。 Here, the second terminal of the photoelectric conversion element and the first terminal and the signal input terminal of the first charge amplifier of the first feedback capacitor are directly electrically connected, the integral action itself current because they are not inherently influenced by the offset voltage, the voltage output result of the integration operation is not free from the influence of any offset voltage.
【0029】 [0029]
なお、上記の「直接電気的に接続される」とは、信号伝達経路に信号の態様を変化させる部品(抵抗素子、インダクタ素子、容量素子、増幅器、減衰器など)が存在しないことをいい、信号伝達経路に一切の部品がないこと、および、スイッチ素子のみが信号伝達にあたって介在することをいう。 The above as being "directly electrically connected" refers parts to change the mode of signal to the signal transmission path (resistive element, an inductor, a capacitor, an amplifier, etc. attenuator) that does not exist, no any component in the signal transduction pathway, and means that only the switch element is interposed when signaling.
【0030】 [0030]
一方、第1のステップ電荷発生器には、基本タイミング発生回路から供給された第1のクロック信号および第2のクロック信号に応じて、第1の基準電位または第2の基準電位の一方に応じた電荷を発生して、クロック信号に同期して第1の帰還容量素子に電荷を注入する(あるいは、第1の帰還容量素子から電荷を抜き取る)。 On the other hand, in the first step charge generator, in response to the first clock signal and a second clock signal supplied from the basic timing generating circuit, according to one of the first reference potential or second reference potential It was generated charges, injecting charges into the first feedback capacitor in synchronism with the clock signal (or, extracting the electric charge from the first feedback capacitor). ここで、電荷の発生については、2値サンプル回路から供給された2値サンプル回路の出力信号およびその反転信号に応じて、第1の基準電位または第2の基準電位の一方に応じた電荷を発生することが好適である。 Here, the generation of charge, depending on the output signal and the inverted signal of the binary sampling circuit supplied from the binary sampling circuit, a charge corresponding to one of the first reference potential or second reference potential it is preferred to occur.
【0031】 [0031]
こうして、第1の積分回路で、第1の帰還容量素子に光電変換素子で発生した電荷を蓄積して積分動作を実行しつつ、基本タイミング発生回路が発生するタイミングの周期ごとに第1の帰還容量素子に更に電荷を蓄積したり、第1の帰還容量素子から電荷を抜き取ったりして、ΣΔ変調を実行する。 Thus, in a first integrating circuit, while executing the accumulation to integration operation charges generated by the photoelectric conversion element to the first feedback capacitor, a first feedback for each cycle of the timing basic timing generating circuit generates or further storing charge in the capacitor, and or withdrawn charge from the first feedback capacitor, executes ΣΔ modulation. ΣΔ変調の結果は、第1の帰還容量素子に蓄積された電荷量に応じた第1の電荷増幅器の出力電圧である第1の積分回路の出力信号として得られる。 Results of ΣΔ modulation is obtained as the output signal of the first integrating circuit the output voltage of the first charge amplifier in accordance with the amount of charge accumulated in the first feedback capacitor. すなわち、第1の積分回路と第1のステップ電荷発生器とで、オフセット電圧の影響の無い、電流入力の第1のΣΔ変調器を構成している。 That is, in the first integrating circuit and the first step charge generator, without the influence of the offset voltage, constitutes a first ΣΔ modulator current input.
【0032】 [0032]
第1の電荷増幅器から出力された第1の積分電圧信号は、電位比較器に入力する。 First integral voltage signal output from the first charge amplifier is input to a potential comparator. 電位比較器は、入力した第1の積分電圧信号の電位と第3の基準電位とを比較し、比較結果に応じた、2値化された比較結果信号を出力する。 Potential comparator compares the potential of the first integrated voltage signal input and a third reference potential, corresponding to the comparison result, and outputs the binarized comparison result signal. この比較信号は、2値サンプル回路に入力し、基本タイミング発生回路が発生するタイミングの周期と同一の周期で(例えば、第1のクロック信号に同期して)サンプルされて、「0」または「1」を表すデジタル信号列として出力される。 The comparison signal is input to a binary sampling circuit, in same period as the timing of the basic timing generating circuit generates (e.g., in synchronization with the first clock signal) is sampled, "0" or " It is output as a digital signal sequence representing one ". このデジタル信号列を処理する(例えば、積分期間の「1」の数を計数する)ことによりAD変換結果を得ることができる。 Processing the digital signal sequence (e.g., counting the number of "1" in the integration period) can be obtained AD conversion result by.
【0033】 [0033]
本発明の固体撮像素子では、第1のステップ電荷発生器を、(i)第1の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号に応じて開閉する第1のスイッチ素子と、(ii)第2の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号の反転信号に応じて開閉する第2のスイッチ素子と、(iii)第3の基準電位を第1の端子から入力し、第1のクロック信号に応じて開閉する第3のスイッチ素子と、(iv)第3の基準電位を第1の端子から入力し、第1のクロック信号に応じて開閉する第4のスイッチ素子と、(v)第3のスイッチ素子の第2の端子に第1の端子が接続され、第4のスイッチ素子の第2の端子に第2の端子が接続された第1のステップ電荷発生用容量素子と、(vi)第1のステップ電荷発生 In the solid-state imaging device of the present invention, the first step charge generator, type (i) the first reference potential from the first terminal, to open and close in response to an output signal from said binary sampling circuit 1 and switching elements, (ii) a second reference potential is inputted from the first terminal, a second switch element which opens and closes in response to the inverted signal of the output signal from the binary sampling circuit, (iii) third enter the reference potential from the first terminal, and a third switch element which opens and closes in response to a first clock signal, and inputs the (iv) a third reference potential from the first terminal, the first clock a fourth switch element which opens and closes in response to the signal, (v) a first terminal connected to the second terminal of the third switch element, a second terminal to a second terminal of the fourth switch element There a first step charge generation capacitive element connected, (vi) a first step charge generation 容量素子の第1の端子と第1の端子が接続され、第1の電荷増幅器の入力端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第5のスイッチ素子と、(vii)第1のスイッチ素子の第2の端子および第2のスイッチ素子の第2の端子と第1の端子が接続され、第1のステップ電荷発生用容量素子の第2の端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第6のスイッチ素子とを備えて好適に構成される。 First terminal and a first terminal connected to the capacitive element, together with the input terminal and the second terminal of the first charge amplifier is connected, a fifth switch element which opens and closes in response to a second clock signal When a (vii) a second terminal of the first second terminal and the first terminal of the second terminal and the second switch element of the switching element is connected, a first step charge generation capacitive element together with the second terminal is connected, suitably configured and a sixth switch element which opens and closes in response to a second clock signal.
【0034】 [0034]
上記の第1のステップ電荷発生器によれば、第1のクロック信号が有意になると、第3のスイッチ素子および第4のスイッチ素子が閉じて、第1のステップ電荷発生用容量素子の両端の電位が第3の基準電位となるので、第1のステップ電荷発生用容量素子に蓄積される電荷は零となる。 According to a first step charge generator described above, when the first clock signal becomes significant, the third switching element and the fourth switching element is closed, both ends of the first step charge generation capacitive element the potential becomes the third reference potential, charge stored in the first step charge generation capacitive element is zero. 第1のクロック信号が有意となり、第3のスイッチ素子および第4のスイッチ素子が開いた後に第2のクロック信号が有意となると、第5のスイッチ素子および第6のスイッチ素子が閉じる。 First clock signal becomes insignificant, when the second clock signal is significant after the third switch element and the fourth switch element is opened, the fifth switch element and the sixth switching element is closed. この結果、第1のステップ電荷発生用容量素子には、第1の基準電位または第2の基準電位のいずれか一方に応じたステップ電荷が発生することとなる。 As a result, the first step charge generation capacitive element, so that the step charge corresponding to one of the first reference potential or second reference potential is generated.
【0035】 [0035]
ステップの電荷の発生に応じて、第1の帰還容量素子にステップ電荷分だけ電荷が付与されたり、第1の帰還容量素子からステップ電荷分だけ電荷が除去されたりする。 In response to the occurrence of the step of charge, or the first feedback capacitor charges by step a charge amount in is applied, the first charge by the step amount of electric charge from the feedback capacitor is or is removed. この結果、上記の第1の積分回路と共働して、好適にΣΔ変調を実行する。 As a result, in cooperation with the first integrating circuit described above to perform a suitably ΣΔ modulation.
【0036】 [0036]
本発明の固体撮像素子は、第1の電荷増幅器と電位比較器との間に、(a)第1の積分信号を指示されたタイミングでサンプルし、交流成分を出力する信号サンプル回路と、(b)信号サンプル回路から出力された信号を第1の端子から入力する第2の帰還容量素子を有する帰還容量回路と、(c)信号サンプル回路から出力された信号を入力端子から入力し、出力端子が第2の帰還容量回路と接続された第2の電荷増幅器と、(d)第1の基準電位と第2の基準電位とから、ステップ電荷を発生し、第2の帰還容量素子にステップ電荷を供給する第2のステップ電荷発生器とを更に備え、電位比較器は、第2の電荷増幅器から出力された第2の積分信号を入力することを特徴とする。 Solid-state imaging device of the invention, between the first charge amplifier and voltage comparator, and a signal sampling circuit for outputting (a) sampled at a first integration signal instructed timing, the alternating component, ( b) a feedback capacitance circuit having a second feedback capacitive element for inputting a signal output from the signal sampling circuit from the first terminal, input from the input terminal a signal outputted from the (c) signal sample circuit, the output a second charge amplifier terminal connected to a second feedback capacitance circuit, from (d) and a first reference potential and second reference potential, and generating a step charge, step to the second feedback capacitor charge and a second step charge generator for supplying a potential comparator is characterized by inputting the second integration signal outputted from the second charge amplifier.
【0037】 [0037]
ここで、2値サンプル回路からの出力信号を入力し、2値サンプル回路からの出力信号と2値サンプル回路からの出力信号の反転信号とを、ステップ電荷発生指示として第1のステップ電荷発生器および第2のステップ電荷発生器へ向けて出力する第2のステップ電荷発生制御回路を更に備えることが好適である。 Here, the output signal from the binary sampling circuit, the output signal from the binary sampling circuit and an inverted signal of the output signal from the binary sampling circuit, a first step charge generator as a step charge generation instruction and it is preferable that further comprising a second step charge generation control circuit for outputting toward the second step charge generator.
【0038】 [0038]
本発明の固体撮像素子では、帰還増幅回路および第2の電荷増幅器とからなる第2の積分回路と第2のステップ電荷発生器とで、電圧入力の第2のΣΔ変調器を構成している。 In the solid-state imaging device of the present invention, in a second integrating circuit and the second step charge generator comprising a feedback amplifier circuit and the second charge amplifier, constitutes a second ΣΔ modulator voltage input .
【0039】 [0039]
そして、第1のΣΔ変調器から出力された変調結果を、更に、第2のΣΔ変調器でΣΔ変調する。 Then, a modulation result output from the first ΣΔ modulator, further ΣΔ modulated with a second ΣΔ modulator. この結果、通常は1段のΣΔ変調で発生する、光電変換素子の電流放出に伴う出力基準電位の変化を解消する。 As a result, usually occurs at ΣΔ modulation one stage, to eliminate the change of the output reference potential due to the current release of the photoelectric conversion element. この結果、後の第3の基準電位との比較により、精度良くAD変化値を得ることができる。 As a result, by comparing the third reference potential after, it is possible to obtain a high precision AD change value.
【0040】 [0040]
本発明の固体撮像素子では、第1のΣΔ変調器から出力信号を、信号サンプル回路で、第1のクロック信号および第2のクロック信号に同期してサンプルし、サンプル結果として発生した電荷を第2の積分回路で蓄積して積分する。 In the solid-state imaging device of the present invention, the output signal from the first ΣΔ modulator, the signal sampling circuit, in synchronization with the first clock signal and the second clock signal to sample, the electric charge generated as a sample results first accumulated in the second integrating circuit integrates.
【0041】 [0041]
一方、第2のステップ電荷発生器には、基本タイミング発生回路から供給された第1のクロック信号および第2のクロック信号に応じて、第1の基準電位または第2の基準電位の一方に応じた電荷を発生して、クロック信号に同期して第2の帰還容量素子に電荷を注入する(あるいは、第2の帰還容量素子から電荷を抜き取る)。 On the other hand, the second step charge generator, in response to the first clock signal and a second clock signal supplied from the basic timing generating circuit, according to one of the first reference potential or second reference potential It was generated charges, injecting charges into the second feedback capacitor in synchronism with the clock signal (or, extracting the electric charge from the second feedback capacitor). ここで、電荷の発生については、2値サンプル回路から供給された2値サンプル回路の出力信号およびその反転信号に応じて、第1の基準電位または第2の基準電位の一方に応じた電荷を発生することが好適である。 Here, the generation of charge, depending on the output signal and the inverted signal of the binary sampling circuit supplied from the binary sampling circuit, a charge corresponding to one of the first reference potential or second reference potential it is preferred to occur.
【0042】 [0042]
こうして、第2の積分回路で、第2の帰還容量素子に第1のΣΔ変調器の出力のサンプルで発生した電荷を蓄積して積分動作を実行しつつ、基本タイミング発生回路が発生するタイミングの周期ごとに第2の帰還容量素子に更に電荷を蓄積したり、第2の帰還容量素子から電荷を抜き取ったりして、ΣΔ変調を実行する。 Thus, in the second integrating circuit, while executing the accumulated and integrated operating a first charge generated in the sample of the output of the ΣΔ modulator to the second feedback capacitor, the timing of the basic timing generating circuit generates or further accumulating charges in the second feedback capacitor for each period, with or withdrawn charge from the second feedback capacitor, executes ΣΔ modulation. ΣΔ変調の結果は、第2の帰還容量素子に蓄積された電荷量に応じた第2の電荷増幅器の出力電圧である第2の積分回路の出力信号として得られる。 Results of ΣΔ modulation is obtained as the output signal of the second integrator is the output voltage of the second charge amplifier in accordance with the amount of charge accumulated in the second feedback capacitor.
【0043】 [0043]
第2の電荷増幅器から出力された第2の積分電圧信号は、電位比較器に入力する。 Second integral voltage signal output from the second charge amplifier is input to a potential comparator. 電位比較器は、入力した第2の積分電圧信号の電位と第3の基準電位とを比較し、比較結果に応じた、2値化された比較結果信号を出力する。 Potential comparator compares the potential of the second integrated voltage signal input and a third reference potential, corresponding to the comparison result, and outputs the binarized comparison result signal. この比較信号は、2値サンプル回路に入力し、基本タイミング発生回路が発生するタイミングの周期と同一の周期で(例えば、第1のクロック信号に同期して)サンプルされて、「0」または「1」を表すデジタル信号列として出力される。 The comparison signal is input to a binary sampling circuit, in same period as the timing of the basic timing generating circuit generates (e.g., in synchronization with the first clock signal) is sampled, "0" or " It is output as a digital signal sequence representing one ". このデジタル信号列を処理する(例えば、積分期間の「1」の数を計数する)ことによりAD変換結果を得ることができる。 Processing the digital signal sequence (e.g., counting the number of "1" in the integration period) can be obtained AD conversion result by.
【0044】 [0044]
本発明の固体撮像素子では、信号サンプル回路を、(i)第1の電荷増幅器の出力端子と第1の端子が接続され、第1のクロック信号に応じて開閉する第7のスイッチ素子と、(ii)第7のスイッチ素子の第2の端子と第1の端子が接続され、第2の電荷増幅器の入力端子と第2の端子が接続された信号伝達用容量素子とを備えて構成することが可能である。 In the solid-state imaging device of the present invention, a signal sampling circuit, and (i) a first output terminal of the charge amplifier is connected to the first terminal, a seventh switching element that opens and closes in response to a first clock signal, (ii) a second terminal and the first terminal of the seventh switching element is connected, the input terminal and the second terminal of the second charge amplifier is constituted by a connected signal transduction capacity element It is possible.
【0045】 [0045]
この場合、第2のステップ電荷発生器は、(i)第1の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号に応じて開閉する第8のスイッチ素子と、(ii)第2の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号の反転信号に応じて開閉する第9のスイッチ素子と、(iii)第8のスイッチ素子の第2の端子および第9のスイッチ素子の第2の端子と第1の端子が接続され、信号伝達用容量素子の第1の端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第10のスイッチ素子とを備え、帰還容量回路は、(i)第2の電荷増幅器の信号入力端子に第1の端子が接続された第2の帰還容量素子と、(ii)第2の帰還容量素子の第2の端子と第1の端子が接続され、第2の電荷増幅器 In this case, the second step charge generator, and (i) the first reference potential is inputted from the first terminal, the eighth switch element which opens and closes in response to an output signal from the binary sampling circuit, ( ii) a second reference potential is inputted from the first terminal, and a ninth switching element that opens and closes in response to the inverted signal of the output signal from the binary sampling circuit, (iii) a second switching element of the 8 second terminal and the first terminal of the terminal and the ninth switching element is connected in, the first terminal and the second terminal of the signal transmission capacity element is connected, according to the second clock signal and a tenth switch element for opening and closing Te, feedback capacitance circuit, (i) a second feedback capacitor first terminal is connected to the signal input terminal of the second charge amplifier, (ii) the second terminal and the first terminal of the second feedback capacitor is connected, a second charge amplifier 出力端子と第2の端子が接続されるとともに、第1のクロック信号の反転信号に応じて開閉する第11のスイッチ素子と、(iii)第2の電荷増幅器の信号入力端子に第1の端子が接続され、第2の電荷増幅器の出力端子に第2の端子が接続されるとともに、第1のクロック信号に応じて開閉する第12のスイッチ素子とを備えることが好適である。 The output terminal and the second terminal is connected, and the eleventh switch element which opens and closes in response to the inverted signal of the first clock signal, (iii) a first terminal to the signal input terminal of the second charge amplifier There is connected with a second terminal connected to the output terminal of the second charge amplifier, it is preferable and a twelfth switching element that opens and closes in response to the first clock signal.
【0046】 [0046]
上記の信号サンプル回路と第2のステップ電荷発生器と帰還容量回路との組合せによれば、第1のクロック信号に応じて、第1のΣΔ変調器の出力信号を信号サンプル回路でサンプルしている間には、第12のスイッチ素子が閉じて第2の電荷増幅器の入力端子と出力端子とは短絡しており、オフセット電圧が発生している。 According to the combination of the signal sampling circuit and a second step charge generator and the feedback capacitance circuit, in response to a first clock signal, samples the output signal of the first ΣΔ modulator signal sample circuit between it is, the input terminal and the output terminal of the second charge amplifier by closing twelfth switch element are short-circuited, an offset voltage is generated. しかし、この期間では、第11のスイッチ素子は開いているので、第2の帰還容量素子に蓄積された電荷はそのまま保存されている。 However, in this period, since the switch element 11 is open, the charges accumulated in the second feedback capacitor is preserved. また、信号伝達用容量素子の第2の端子は第2の電荷増幅器の入力端子に接続されたままであるので、オフセット電圧が印加されたままである。 Further, since the second terminal of the signal transmitting capacitor element remains connected to the input terminal of the second charge amplifier, remains offset voltage is applied. したがって、第12のスイッチ素子が開いた後、第2のクロック信号に応じて第11のスイッチ素子が閉じ、第2の帰還容量素子に電荷を蓄積する状態に遷移しても、オフセット電圧の影響は現れない。 Therefore, after opening the twelfth switching element, the eleventh switching element is closed in response to the second clock signal, even if a transition to a state of accumulating charges in the second feedback capacitor, the influence of the offset voltage It does not appear. こうして、オフセット影響の無いΣΔ変調が実行される。 In this way, ΣΔ modulation is performed without the offset effect.
【0047】 [0047]
また、 本発明の固体撮像素子では、信号サンプル回路を、(i)第1の電荷増幅器の出力端子と第1の端子が接続され、第1のクロック信号に応じて開閉する第13のスイッチ素子と、(ii)第13のスイッチ素子の第2の端子と第1の端子が接続された信号伝達用容量素子と、(iii)信号伝達用容量素子の第2の端子と第1の端子が接続され、第2の電荷増幅器の信号入力端子に第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第14のスイッチ素子と、(iv)第3の基準電位を第1の端子から入力し、信号伝達用容量素子の第1の端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第15のスイッチ素子と、(v)第3の基準電位を第1の端子から入力し、信号伝達用容量素子の第2の端 Further, in the solid-state imaging device of the present invention the signal sampling circuit, (i) a first output terminal of the charge amplifier is connected to the first terminal, a thirteenth switching device for opening and closing in response to a first clock signal If, the (ii) second terminal and the first terminal of the second terminal and the signal transmitting capacitor first terminal is connected, (iii) signal transduction capacity element of the thirteenth switching device It is connected with a second terminal connected to the signal input terminal of the second charge amplifier, and a fourteenth switch element which opens and closes in response to a second clock signal, the (iv) a third reference potential first input from first terminal, the first terminal and the second terminal of the signal transmission capacity element is connected, the fifteenth switching element that opens and closes in response to a second clock signal, (v) third enter the reference potential from the first terminal, the second end of the signal transmission capacity element と第2の端子が接続されるとともに、第1のクロック信号に応じて開閉する第16のスイッチ素子とを備えて構成することができる。 When together with the second terminal is connected, it can be constructed and a sixteenth switching element that opens and closes in response to the first clock signal.
【0048】 [0048]
この場合、第2のステップ電荷発生器は、(i)第1の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号に応じて開閉する第17のスイッチ素子と、(ii)第2の基準電位を第1の端子から入力し、2値サンプル回路からの出力信号の反転信号に応じて開閉する第18のスイッチ素子と、(iii)第3の基準電位を第1の端子から入力し、第1のクロック信号に応じて開閉する第19のスイッチ素子と、(iv)第3の基準電位を第1の端子から入力し、第1のクロック信号に応じて開閉する第20のスイッチ素子と、(v)第19のスイッチ素子の第2の端子に第1の端子が接続され、第20のスイッチ素子の第2の端子に第2の端子が接続された第2のステップ電荷発生用容量素子と、(vi)第2のステップ電荷発生用容量素 In this case, the second step charge generator, and (i) the first reference potential is inputted from the first terminal, seventeenth switching element that opens and closes in response to an output signal from the binary sampling circuit, ( ii) a second reference potential is inputted from the first terminal, a second 18 switching element for opening and closing in response to the inverted signal of the output signal from the binary sampling circuit, a (iii) third reference potential first inputted from the terminal, the nineteenth switching element that opens and closes in response to a first clock signal, and inputs the (iv) a third reference potential from the first terminal, to open and close in response to the first clock signal a twentieth switching element, (v) a first terminal connected to the second terminal of the second 19 of the switch element, the second the second terminal is connected to the second terminal of the second 20 of the switch element a step charge generation capacitive element, (vi) a second step charge generation capacitive element の第1の端子と第1の端子が接続され、第2の電荷増幅器の入力端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第21のスイッチ素子と、(vii)第17のスイッチ素子の第2の端子および第18のスイッチ素子の第2の端子と第1の端子が接続され、第2のステップ電荷発生用容量素子の第2の端子と第2の端子が接続されるとともに、第2のクロック信号に応じて開閉する第22のスイッチ素子とを備え、帰還容量回路は、前記第2の電荷増幅器の信号入力端子に第1の端子が接続され、前記第2の電荷増幅器の出力端子に第2の端子が接続された前記第2の帰還容量素子を備えることが好適である。 First terminal and a first terminal connected to, together with the input terminal and the second terminal of the second charge amplifier is connected, and the 21 switching elements for opening and closing in response to a second clock signal, (vii) the second terminal and the first terminal of the second terminal and eighteenth switching element of the switching element 17 is connected, a second terminal and a second second step charge generation capacitive element with terminal connected to, and a second 22 switching element for opening and closing in response to a second clock signal, the feedback capacitance circuit includes a first terminal connected to the signal input terminal of the second charge amplifier , it is preferable that a second said terminal is connected to the second feedback capacitor to the output terminal of the second charge amplifier.
【0049】 [0049]
上記の信号サンプル回路と第2のステップ電荷発生器と帰還容量回路との組合せによれば、信号サンプル回路で、第1のクロック信号に応じて第13のスイッチ素子と第16のスイッチ素子が閉じて、第1のΣΔ変調器の出力信号をサンプルする時には、信号伝達用容量素子の第2の端子は第3の基準電位に設定されている。 According to the combination of the signal sampling circuit and a second step charge generator and the feedback capacitor circuit, the signal sampling circuit, the thirteenth switch element and a sixteenth switching element closes in response to the first clock signal Te, when to sample the output signal of the first ΣΔ modulator, the second terminal of the signal transmitting capacitive element is set to a third reference potential. また、第13のスイッチ素子と第16のスイッチ素子が開いた後、第2のクロック信号に応じて第14のスイッチ素子と第15のスイッチ素子とが閉じて、第2の帰還容量素子へ電荷を転送している間は、信号伝達用容量素子の第1の端子は第3の基準電位に設定されている。 Further, after the thirteenth switch element and a sixteenth switching element is opened, in response to the second clock signal 14 by closing a switch element and a fifteenth switch element of the charge to the second feedback capacitor while transferring the a first terminal of the signal transmitting capacitive element is set to a third reference potential. したがって、サンプル時と電荷転送時の間でオフセット電圧差は発生せず、オフセット電圧に影響されないΣΔ変調が実行される。 Therefore, the offset voltage difference samples during the charge transfer o'clock is not generated, Sigma] [Delta] modulator which is not affected by the offset voltage is performed.
【0050】 [0050]
本発明の固体撮像素子は、 2値サンプル回路から出力された、デジタルデータ信号列を入力して、デジタルフィルタリングを施したデータ信号を出力する、デジタルフィルタ回路を更に備えることを特徴とする。 Solid-state imaging device of the invention, output from the binary sampling circuit, and inputs the digital data signal sequence, and outputs the data signals subjected to digital filtering, further comprising: a digital filter circuit.
【0051】 [0051]
本発明の固体撮像素子によれば、2値サンプル回路から出力された、デジタルデータ信号列にデジタルフィルリングを施した後、データとして得るので、精度の良いAD変換を実行できる。 According to the solid-state imaging device of the present invention, output from the binary sampling circuit, after performing digital filter ring to a digital data signal train, so obtained as the data it can perform accurate AD conversion.
【0052】 [0052]
本発明の固体撮像素子は、第1の帰還容量素子の容量値と第1のステップ電荷発生用容量素子の容量値とは、前記光電変換素子の出力電流の時間変化特性に応じて選択されることを特徴とする。 Solid-state imaging device of the invention, the capacitance value of the first feedback capacitor and the capacitance value of the first step charge generation capacitive element are selected in accordance with the time change characteristic of the output current of the photoelectric conversion element it is characterized in.
【0053】 [0053]
本発明の固体撮像素子によれば、採用する光電変換素子の電流レンジに応じて、変換精度と変換速度との観点から、第1の帰還容量素子の容量値と第1のステップ電荷発生用容量素子の容量値が選択されるので、最適な変換精度と変換速度とを達成できる。 According to the solid-state imaging device of the present invention, in accordance with the current range of the photoelectric conversion element employed, from the viewpoint of the conversion accuracy and conversion rate, capacitance value and the first step charge generation capacity of the first feedback capacitor the capacitance value of the element is selected, provides optimal conversion accuracy and conversion rate. なお、第1の帰還容量素子の容量値と第1のステップ電荷発生用容量素子の容量値との比を一定として、種類の異なる第1の帰還容量素子と第1のステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。 As constant ratio between the capacitance values ​​of the first step charge generation capacitive element of the first feedback capacitor, different first feedback capacitor and a first step charge generation capacitive element preparative are prepared in pairs, it is preferable to adopt a configuration that can be selected from among these pairs.
【0054】 [0054]
本発明の固体撮像素子は、光電変換素子は複数、かつ、1次元または2次元状に配列されるとともに、第1の帰還容量素子の第1の端子に接続される、1つの前記光電変換素子を選択する選択回路を更に備えることを特徴とする。 Solid-state imaging device of the invention, the photoelectric conversion element is a plurality, and, while being arranged one-dimensionally or two-dimensionally, is connected to a first terminal of the first feedback capacitor, one of the photoelectric conversion element and further comprising a selection circuit for selecting.
【0055】 [0055]
ここで、選択回路は、(i)光電変換素子を所定の順序、または、(ii)ランダムな順序で選択することとすることが可能である。 The selection circuit, (i) a photoelectric conversion element a predetermined sequence, or, it is possible to be selected in (ii) a random order.
【0056】 [0056]
本発明の固体撮像素子によれば、1つのAD変換器で、複数の光電変換素子に関するAD変換を行うので、実装するAD変換器を低減でき、集積化が容易となる。 According to the solid-state imaging device of the present invention, a single AD converter, since the AD conversion on a plurality of photoelectric conversion elements, it is possible to reduce the AD converter to implement, integration is facilitated.
【0057】 [0057]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、添付図面を参照して本発明の固体撮像素子の実施の形態を説明する。 Hereinafter, with reference to the accompanying drawings illustrating the embodiment of the solid-state imaging device of the present invention. なお、図面の説明にあたって同一の要素には同一の符号を付し、重複する説明を省略する。 The same symbols are given to the same elements of the drawings illustrating, without redundant description.
【0058】 [0058]
(第1実施形態) (First Embodiment)
図1は、本発明の固体撮像素子の第1の実施形態の回路構成図である。 Figure 1 is a circuit diagram of a first embodiment of the solid-state imaging device of the present invention. 本実施形態では、1段のΣΔ変調を行ってAD変換を実行する。 In this embodiment, it executes the AD conversion by performing a ΣΔ modulation of one stage. 図1に示すように、本実施例の固体撮像素子は、(a)カソードが接地され、受光量に応じた電荷を発生し、アノードから電荷を流出するフォトダイオード100と、(b)フォトダイオード100の暗電流を除去する暗電流除去回路700と、(c)フォトダイオード100から出力された電流信号を入力し、流入した電荷を積分するとともに、ΣΔ変調をするΣΔ変調器210と、(d)ΣΔ変調器210から出力された変調信号MSを入力し、変調信号MSの電位と接地電位とを比較し、比較結果に応じた2値の比較結果信号CMPを出力する比較器300と、(e)比較結果信号CMPを入力し、クロックCLK1に同期してサンプルし、2値のデジタル信号D1を出力する2値サンプル回路400と、(f)信号D1を入力し、信号D 1, the solid-state imaging device of this embodiment, (a) cathode is grounded, and generates a charge according to the amount of light received, the photodiode 100 to flow out the charges from the anode, (b) a photodiode a dark current removing circuit 700 to remove the dark current of 100, and inputs the current signal outputted from the (c) photodiode 100, as well as integrating the inflow charge, Sigma] [Delta] modulator 210 to the Sigma] [Delta] modulation, (d ) receives the modulation signal MS outputted from the ΣΔ modulator 210, a comparator 300 for comparing the potential of the modulation signal MS and a ground potential, and outputs a comparison result signal CMP of 2 value according to the comparison result, ( e) receives the comparison result signal CMP, and the sample in synchronization with the clock CLK1, the binary sampling circuit 400 which outputs a digital signal D1 of a binary, type (f) signal D1, the signal D と信号D1の反転信号D1*とを、ΣΔ変調器210へ向けて出力するステップ電荷発生制御回路460と、(g)デジタル信号D1を入力し、デジタルフィルタリングを施した後、AD変換結果を得るデジタルフィルタ回路500と、(h)クロック信号CLK1と、クロック信号CLK1が有意レベルでは非有意であり、クロック信号CLK1の非有意レベル期間の一部の期間で有意となるクロック信号CLK2とを発生し、ΣΔ変調器210へ向けてクロック信号CLK1とクロック信号CLK2とを出力するとともに、2値サンプル回路400およびデジタルフィルタ回路500に向けてクロック信号CLK1を出力し、リセット信号RST、および電流保持指示信号IHを出力する基本タイミング発生回路610とを備える。 And an inverted signal D1 * and the signal D1, a step charge generation control circuit 460 for output to the ΣΔ modulator 210, enter the (g) a digital signal D1, after having been subjected to digital filtering, to obtain the AD conversion result a digital filter circuit 500, (h) and the clock signal CLK1, a non-significant in the clock signal CLK1 is significance level, generates a clock signal CLK2 which is a significant part of the period of non-significant level period of the clock signal CLK1 , and outputs a clock signal CLK1 and the clock signal CLK2 towards ΣΔ modulator 210, toward the binary sampling circuit 400 and the digital filter circuit 500 outputs a clock signal CLK1, a reset signal RST, and the current holding instruction signal and a basic timing generating circuit 610 for outputting IH.
【0059】 [0059]
暗電流除去回路700は、(i)電荷増幅器222の信号入力端子にソース端子が接続されるとともに、ドレイン端子が接地されたMOS等の電界効果トランジスタ(FET)710と、(ii)電界効果トランジスタ710のゲート端子と第1の端子が接続されるとともに、第2の端子が接地された暗電流記憶容量素子720と、(iii)暗電流記憶容量素子720の第1の端子と第1の端子が接続され、電荷増幅器222の出力端子と第2の端子が接続されるとともに、電流保持指示信号IHに応じて開閉する電流保持用スイッチ素子730とを備える。 Dark current removing circuit 700, (i) its source terminal is connected to the signal input terminal of the charge amplifier 222, a field effect transistor (FET) 710 of a MOS such a drain terminal is grounded, (ii) field-effect transistor 710 a gate terminal and a first terminal connected to a dark current storage capacity element 720 second terminal is grounded, (iii) a first terminal and a first terminal of the dark current storage capacity element 720 There are connected, comprising together with the output terminal and the second terminal is connected to charge amplifier 222, and a current holding switch element 730 to be opened or closed in response to current holding instruction signal IH.
【0060】 [0060]
ΣΔ変調器210は、(i)フォトダイオード100からの電荷を蓄積して積分する積分回路220と、(ii)基準電位+Vrefと基準電位−Vrefとに基づいて、クロック信号CLK1およびクロック信号CLK2に同期してステップ電荷を発生し、積分回路220に供給するステップ電荷発生器230とを備える。 ΣΔ modulator 210 includes an integration circuit 220 for integrating and storing charge from (i) a photodiode 100, based on the (ii) the reference potential + Vref and the reference potential -Vref, the clock signal CLK1 and clock signal CLK2 generating a synchronization with step charge, and a step charge generator 230 supplies to the integrating circuit 220.
【0061】 [0061]
積分回路220は、(i)フォトダイオード100の電流出力端子と第1の端子とが直接電気的に接続される帰還容量素子221(容量値=C11)と、(ii)フォトダイオード100の電流出力端子と信号入力端子(以後、単に入力端子とも呼ぶ)である負入力端子とが直接電気的に接続されるとともに、正入力端子がフォトダイオード100のカソードの電位と同一電位とすべく接地され、出力端子が帰還容量素子221の第2の端子と接続された電荷増幅器222と、(iii)電荷増幅器222の入力端子と第1の端子が接続され、電荷増幅器222の出力端子と第2の端子が接続されるとともに、リセット信号RSTに応じて開閉するスイッチ素子223とを備える。 Integrating circuit 220, (i) the feedback capacitor 221 to the current output terminal of the photodiode 100 and the first terminal is electrically connected directly to the (capacitance value = C11), (ii) the current output of the photodiode 100 terminal and the signal input terminal (hereinafter, simply referred to as an input terminal) with the negative input terminal is electrically connected directly to the positive input terminal is grounded so as to the cathode potential and the same potential of the photodiode 100, the charge amplifier 222 connected with the second terminal of the output terminal is the feedback capacitor 221, (iii) input terminal and the first terminal of the charge amplifier 222 is connected, an output terminal and a second terminal of the charge amplifier 222 There comprises is connected, the switching element 223 to be opened or closed in response to a reset signal RST.
【0062】 [0062]
ステップ電荷発生器230は、(i)基準電位+Vrefを第1の端子から入力し、信号D1に応じて開閉するスイッチ素子231と、(ii)基準電位−Vrefを第1の端子から入力し、反転信号D1*に応じて開閉するスイッチ素子232と、(iii)第1の端子が接地され、クロック信号CLK1に応じて開閉するスイッチ素子233と、(iv)第1の端子が接地され、クロック信号CLK1に応じて開閉するスイッチ素子234と、(v)スイッチ素子233の第2の端子に第1の端子が接続され、スイッチ素子234の第2の端子に第2の端子が接続されたステップ電荷発生用容量素子235(容量値=C12)と、(vi)ステップ電荷発生用容量素子235の第1の端子と第1の端子が接続され、電荷増幅器222の入力端子と第2の Step charge generator 230 receives the (i) the reference potential + Vref from a first terminal, a switching element 231 to be opened or closed in response to signals D1, type a (ii) a reference potential -Vref from a first terminal, a switch element 232 to be opened or closed in response to the inverted signal D1 *, (iii) a first terminal is grounded, a switch element 233 to be opened or closed in response to the clock signal CLK1, is grounded (iv) a first terminal, a clock a switch element 234 to be opened or closed in response to signal CLK1, (v) a first terminal connected to the second terminal of the switch element 233, the step of the second terminal is connected to the second terminal of the switch element 234 a charge generation capacitive element 235 (capacitance value = C12), (vi) step is the first terminal and the first terminal connection of the charge generating capacity element 235, the input terminal and the second charge amplifier 222 子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子236と、(vii)スイッチ素子231の第2の端子およびスイッチ素子232の第2の端子と第1の端子が接続され、ステップ電荷発生用容量素子235の第2の端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子237とを備える。 With children are connected, the switching element 236 to be opened or closed in response to the clock signal CLK2, is connected to a second terminal and the first terminal of the second terminal and the switch element 232 (vii) switching elements 231, step with the second terminal and the second terminal of the charge generation capacitive element 235 is connected, and a switch element 237 to be opened or closed in response to the clock signal CLK2.
【0063】 [0063]
2値サンプル回路400は、データ入力端子に比較結果信号CMPを入力するとともに、トリガ端子にクロック信号CLK1を入力し、クロック信号CLK1の立ち上がり時に比較結果信号CMPをサンプルして、データ出力端子から出力するとともに、リセット信号RSTによってデータ出力端子をリセット可能なD型フリップフロップを備える。 Binary sampling circuit 400 inputs the comparison result signal CMP to the data input terminal, receives the clock signal CLK1 to the trigger terminal, samples the comparison result signal CMP at the rising edge of the clock signal CLK1, the output from the data output terminal as well as, it comprises a resettable D-type flip-flop data output terminal by a reset signal RST.
【0064】 [0064]
ステップ電荷発生制御回路460は、信号D1を入力して反転出力するインバータを備える。 Step charge generation control circuit 460, an inverter for inverting the output to input signal D1.
【0065】 [0065]
図2は、デジタルフィルタ回路500の回路構成図である。 Figure 2 is a circuit diagram of a digital filter circuit 500. 図2に示すように、デジタルフィルタ回路500は、(i)クロック信号CLK1をトリガ端子に入力し、クロック信号CLK1を計数し、計数値を出力する、リセット信号RSTによってリセット可能なカウンタ510と、(ii)カウンタ510から出力された計数値信号CNTを入力し、計数値に応じた重み付けデータDWTを出力するデータテーブル520と、(iii)重み付けデータDWTと信号D1とを入力し、計数値と信号D1の値との積を演算して積信号D2を出力する乗算器530と、(iv)第1のデータ入力端子から積データ信号D2を入力し、第2のデータ入力端子から入力したデータ信号D3との和を演算して和信号DSを出力する加算器540と、(v)和信号DSをラッチし、データ信号D3を出力する保持回路550 2, the digital filter circuit 500, and (i) a clock signal CLK1 is input to the trigger terminal, it counts the clock signal CLK1, and outputs the count value, resettable counter 510 by a reset signal RST, (ii) enter the count signal CNT output from the counter 510, the data table 520 to output weighting data DWT corresponding to the count value, type and (iii) a weighted data DWT signal D1, and the count value a multiplier 530 for outputting the product signal D2 by computing the product of the value of the signal D1, (iv) type the product data signal D2 from the first data input terminal, input from the second data input terminal data an adder 540 for outputting a sum signal DS by calculating the sum of the signal D3, latches the (v) the sum signal DS, the holding circuit 550 outputs the data signal D3 を備える。 Equipped with a.
【0066】 [0066]
本実施形態の固体撮像素子は、以下のようにして、フォトダイオード100での受光量に応じたデジタルデータを得る。 The solid-state imaging device of this embodiment, as described below, to obtain a digital data corresponding to the amount of light received by the photodiode 100. 図3は、本実施形態の固体撮像素子の動作のタイミングチャートである。 Figure 3 is a timing chart of the operation of the solid-state imaging device of this embodiment.
【0067】 [0067]
受光量の測定に先立って、フォトダイオード100を受光しない状態に設定するとともに、リセット信号RSTを一時的に有意とした後、電流保持指示信号IHを有意にして、電流保持用スイッチ素子730を閉じる。 Prior to the measurement of the amount of light received, and sets the state of not receiving the photodiode 100, after temporarily significant reset signal RST, and the significant current holding instruction signal the IH, closes the current holding switch element 730 . この結果、フォトダイオード100で発生した暗電流が積分回路220に入力する。 As a result, the dark current generated in the photodiode 100 is inputted to the integration circuit 220. 暗電流の入力により積分回路210から、暗電流量に応じた電圧信号が出力され、この電圧信号がスイッチ素子730を介してFET710のゲート端子に印加される。 From the integrating circuit 210 by the input of the dark current, is output voltage signal corresponding to the amount of dark current, this voltage signal is applied to the gate terminal of the FET710 via the switch 730. FET710のゲート端子に印加されると、暗電流がFET710のソースからドレインを介して流れる。 When applied to the gate terminal of the FET 710, a dark current flows through the drain from the source of the FET 710.
【0068】 [0068]
次いで、スイッチ素子730を開くと、その時点での容量素子720で発生していた電圧が保持され、この後に、暗電流は電荷増幅器220への入力電流から除去される。 Next, when opening the switch element 730, the voltage generated by the capacitor element 720 at the time is held, after which the dark current is removed from the input current to the charge amplifier 220.
【0069】 [0069]
次に、基本タイミング発生回路610がリセット信号RSTを有意として、スイッチ素子223を閉じて、帰還容量素子221の蓄積電荷を除去するとともに、カウンタ510の出力する計数値を0とする。 Next, as significant basic timing generating circuit 610 to the reset signal RST, by closing the switch element 223, to remove the charge accumulated in the feedback capacitor 221, the count value output from the counter 510 to zero.
【0070】 [0070]
また、2値サンプル回路400をリセットする。 Also, resetting the binary sampling circuit 400. この結果、スイッチ素子232が閉じる。 As a result, the switch element 232 is closed.
【0071】 [0071]
次に、リセット信号RSTを非有意として、クロック信号CLK1およびクロック信号CLK2に同期して、以後のフォトダイオードでの受光量を計測する。 Next, as a non-significant reset signal RST, in synchronization with the clock signal CLK1 and the clock signal CLK2, to measure the amount of light received by the subsequent photodiode.
【0072】 [0072]
本実施形態の固体撮像素子では、フォトダイオード100が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。 In the solid-state imaging device of the present embodiment, the photodiode 100 receives light, electric charges are generated according to the amount of light received is outputted as a current signal. そして、この電流信号は、帰還容量素子221と電荷増幅器222とで構成される積分回路220に入力し、蓄積され、積分される。 Then, this current signal is input to constituted the integrating circuit 220 with a feedback capacitor 221 and the charge amplifier 222, is accumulated and integrated.
【0073】 [0073]
ここで、フォトダイオード100の信号出力端子と帰還容量素子221の第1の端子および電荷増幅器222の信号入力端子とは直接電気的に接続されており、電流の積分作用自体はオフセット電圧の影響を本来的に受けないものなので、積分動作の結果出力される電圧値は、オフセット電圧の影響を一切受けない。 Here, is the signal input terminal of the first terminal and the charge amplifier 222 of the signal output terminal and the feedback capacitor 221 of the photodiode 100 is electrically connected directly, the effect of integral action itself offset voltage of the current because they are not inherently receives the voltage value output as a result of the integration operation is not free from the influence of any offset voltage.
【0074】 [0074]
一方、ステップ電荷発生器230には、基本タイミング発生回路610から供給されるクロック信号CLK1が有意になると、スイッチ素子233およびスイッチ素子234が閉じて、ステップ電荷発生用容量素子235の両端の電位が接地電位となるので、ステップ電荷発生用容量素子235に蓄積される電荷は零となる。 On the other hand, the step charge generator 230, the clock signal CLK1 supplied from the basic timing generating circuit 610 becomes significant, the switch element 233 and switch element 234 is closed, the potential across the step charge generation capacitive element 235 since the ground potential, the electric charge accumulated in step charge generation capacitive element 235 is zero. クロック信号CLK1が非有意となり、スイッチ素子233およびスイッチ素子234が開いた後にクロック信号CLK2が有意となると、スイッチ素子236およびスイッチ素子237が閉じる。 Clock signal CLK1 becomes insignificant, when the clock signal CLK2 after the switching element 233 and switch element 234 is open is significant, the switch element 236 and switch element 237 is closed. この結果、ステップ電荷発生用容量素子235には、基準電位−Vrefに応じたステップ電荷Q21が発生し、帰還容量素子221に付与される。 As a result, the step charge generation capacitive element 235, step charge Q21 corresponding to the reference potential -Vref is generated and applied to the feedback capacitor 221. ここで、 here,
Q21=C12・(−Vref) …(1) Q21 = C12 · (-Vref) ... (1)
となる。 To become.
【0075】 [0075]
この電荷Q21と、クロック信号CLK1が2回目の有意となるまでにフォトダイオード100から流入した電荷Q11とが、帰還容量素子221に蓄積され、電荷Q21と電荷Q11との和の電荷Q01に応じて、 This charge Q21, and a charge Q11 clock signal CLK1 has flowed from the photodiode 100 until the significant second time, it is accumulated in the feedback capacitor 221, depending on the charge Q01 of the sum of the charges Q21 and the charge Q11 ,
V11=Q01/C11 V11 = Q01 / C11
で表される電位V11が、クロック信号CLK1が2回目の有意となる時点で出力される。 In potential V11 represented is, the clock signal CLK1 is output when a significant second.
【0076】 [0076]
電位V11は比較器300に入力し、0電位と比較される。 Potential V11 is input to the comparator 300 and compared with zero potential. V11>0であると、比較器300からは比較結果信号CMPとして「1」が出力され、2値サンプル回路400へ入力する。 If it is V11> 0, the comparator 300 outputs "1" as a comparison result signal CMP, and inputs to the binary sampling circuit 400. 一方、V11≦0であると、比較器300からは比較結果信号CMPとして「0」が出力され、2値サンプル回路400へ入力する。 On the other hand, if it is V11 ≦ 0, the comparator 300 outputs "0" as the comparison result signal CMP, and inputs to the binary sampling circuit 400.
【0077】 [0077]
2値サンプル回路400は、クロック信号CLK1の立ち上がり時の比較結果信号CMPをサンプルして、デジタル信号D1を出力する。 Binary sampling circuit 400 samples the comparison result signal CMP during the rise of the clock signal CLK1, and outputs the digital signal D1.
【0078】 [0078]
信号D1は、ステップ電荷発生制御回路460に入力する。 Signal D1 is input to the step charge generation control circuit 460. ステップ電荷発生制御回路460は信号D1をそのままの値で出力するとともに、反転信号D1*を出力する。 Step charge generation control circuit 460 outputs the signal D1 as it value, and outputs the inverted signal D1 *. つまり、いずれか一方が有意となる1対の信号を出力する。 That is, it outputs a pair of signals either become significant. この1対の信号が、夫々、スイッチ231、232を閉じる指示を行う。 Signal of this pair is carried out respectively, a closing instruction to switch 231 and 232. すなわち、比較結果信号CMPが「0」の場合には反転信号D1*が有意となり、基準電位−Vrefがステップ電荷発生の基準電位となり、比較結果信号CMPが「1」の場合には信号D1が有意となり、基準電位+Vrefがステップ電荷発生の基準電位となる。 That is, the inverted signal D1 * becomes significant when the comparison result signal CMP is "0", the reference potential -Vref becomes the reference potential of the step charge generation, the signal D1 when the comparison result signal CMP is "1" becomes significant, the reference potential + Vref becomes the reference potential of the step charge generation.
【0079】 [0079]
以下、クロック信号CLK1が2回目の有意となる時点で、V11>0であるとして説明を続ける。 Hereinafter, when the clock signal CLK1 becomes a significant second, the description will be continued as a V11> 0.
【0080】 [0080]
信号D1(=「1」)は、デジタルフィルタ回路500に入力する。 Signal D1 (= "1") is input to the digital filter circuit 500. カウンタ510はクロック信号CLK1を計数しており、データテーブル520からは、この時点での信号D1に対する重み付けデータDWTが出力されている。 Counter 510 has counted the clock signal CLK1, from the data table 520, weighting data DWT for the signal D1 at this time is outputted. 乗算器530は、重み付けデータDWTと信号D1の値である1との積を演算し、積値として重み付けデータDWTの値の積値信号D2を出力する。 The multiplier 530 calculates the product of 1 and the value of the weighting data DWT and the signal D1, and outputs a product value signal D2 of the values ​​of weighting data DWT as the product value. 積値信号D2は、加算器540に入力し、積値と保持回路550に保持されている前回の加算結果との和を演算し、和信号DSとして出力する。 Product value signal D2 is input to the adder 540 calculates the sum of the previous addition result held by the holding circuit 550 to the product value, and outputs the sum signal DS. そして、保持回路550に演算結果を保持し、信号D3として出力する。 Then, holding the calculation result to the holding circuit 550 and outputs it as the signal D3.
【0081】 [0081]
クロック信号CLK1が2回目の有意となると、スイッチ素子233およびスイッチ素子234が閉じて、ステップ電荷発生用容量素子235の両端の電位が接地電位となるので、ステップ電荷発生用容量素子235に蓄積される電荷は零となる。 When the clock signal CLK1 becomes a significant second switch element 233 and switch element 234 is closed, the potential of both ends of the step charge generation capacitive element 235 to the ground potential, is accumulated in step charge generation capacitive element 235 that charge is zero. 第1のクロック信号が非有意となり、スイッチ素子233およびスイッチ素子234が開いた後にクロック信号CLK2が有意となると、スイッチ素子236およびスイッチ素子237が閉じる。 First clock signal becomes insignificant, when the clock signal CLK2 after the switching element 233 and switch element 234 is open is significant, the switch element 236 and switch element 237 is closed. この結果、ステップ電荷発生用容量素子235には、基準電位+Vrefに応じたステップ電荷Q22が発生し、帰還容量素子221に付与される。 As a result, the step charge generation capacitive element 235, step charge Q22 corresponding to the reference potential + Vref is generated, is applied to the feedback capacitor 221. ここで、 here,
Q22=C12・(+Vref) …(2) Q22 = C12 · (+ Vref) ... (2)
となる。 To become.
【0082】 [0082]
そして、電荷Q01に加えて、電荷Q22と、クロック信号CLK1が2回目の有意後、3回目の有意となるまでにフォトダイオード100から流入した電荷Q12とが、帰還容量素子221に蓄積され、以上の電荷の総和の電荷Q02に応じて、 Then, in addition to the charge Q01, and the charge Q22, after significant clock signal CLK1 is the second time, and a charge Q12 is flowing from the photodiode 100 until the significant third, is accumulated in the feedback capacitor 221, or depending on the charge Q02 of sum of charges,
V12=Q02/C11 V12 = Q02 / C11
で表される電位V12が、クロック信号CLK1が3回目の有意となる時点で出力される。 In represented potential V12 is the clock signal CLK1 is output when a significant third.
【0083】 [0083]
信号D1は、ステップ電荷発生制御回路460に入力する。 Signal D1 is input to the step charge generation control circuit 460. ステップ電荷発生制御回路460は信号D1をそのままの値で出力するとともに、反転信号D1*を出力する。 Step charge generation control circuit 460 outputs the signal D1 as it value, and outputs the inverted signal D1 *.
【0084】 [0084]
以下、クロック信号CLK1が3回目の有意となる時点で、V11≦0であるとして説明を続ける。 Hereinafter, when the clock signal CLK1 becomes a significant third, the description will be continued as a V11 ≦ 0.
【0085】 [0085]
信号D1(=「0」)は、デジタルフィルタ回路500に入力する。 Signal D1 (= "0") is inputted to the digital filter circuit 500. カウンタ510はクロック信号CLK1を計数しており、データテーブル520からは、この時点での信号D1に対する重み付けデータDWTが出力されている。 Counter 510 has counted the clock signal CLK1, from the data table 520, weighting data DWT for the signal D1 at this time is outputted. 乗算器530は、重み付けデータDWTと信号D1の値である0との積を演算し、積値として0の値の積値信号D2を出力する。 The multiplier 530 calculates the product of 0 is the value of the weighting data DWT and the signal D1, and outputs a product value signal D2 value 0 as the product value. 積値信号D2は、加算器540に入力し、積値と保持回路550に保持されている前回の加算結果との和を演算し、和信号DSとして出力する。 Product value signal D2 is input to the adder 540 calculates the sum of the previous addition result held by the holding circuit 550 to the product value, and outputs the sum signal DS. そして、保持回路550に演算結果を保持し、信号D3として出力する。 Then, holding the calculation result to the holding circuit 550 and outputs it as the signal D3.
【0086】 [0086]
以下同様にして、AD変換結果の所望の分解能に応じた期間にわたって、フォトダイオード100から入力する電流信号を、ΣΔ変調器210でΣΔ変調し、変調結果を比較器300で2値化後に、2値サンプル回路でサンプルして得られたシリアルデジタル信号にデジタルフィルタ回路500で、デジタルフィルタリングを施すとともに処理して、AD変換結果を得る。 In the same manner, over a period corresponding to the desired resolution of the AD conversion result, a current signal input from the photodiode 100, and ΣΔ modulated by ΣΔ modulator 210, after binarization by the comparator 300 the modulation results, 2 in the digital filter circuit 500 into a serial digital signal obtained by sampling the value sample circuit processes with performing digital filtering, to obtain the AD conversion result. こうして、オフセット電圧の影響の無い、AD変換結果を得る。 Thus, no influence of the offset voltage, to obtain the AD conversion result.
【0087】 [0087]
なお、AD変換結果の所望の分解能に応じた期間とは、Nビットの分解能が所望であればクロック信号CLK1の周期の2 N倍の時間である。 Note that the period corresponding to the desired resolution of the AD conversion result, the resolution of N bits is 2 N times the time period of the clock signal CLK1, if desired.
【0088】 [0088]
また、容量値C11および容量値C12は、フォトダイオード100の電流レンジに応じて、変換精度と変換速度との観点から選択される。 The capacitance value C11 and the capacitance value C12, depending on the current range of the photodiode 100 is selected in view of the conversion accuracy and conversion rate. なお、容量値C11と容量値C12との比を一定として、種類の異なる帰還容量素子とステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。 Incidentally, a constant ratio between the capacitance values ​​C11 and the capacitance value C12, is prepared in pairs and different feedback capacitor and a step charge generation capacitive element, be configured can be selected from among those pairs it is preferred.
【0089】 [0089]
以上は、フォトダイオードが1個の場合についての実施形態であるが、フォトダイオードが複数であり、1次元または2次元状に配列されていてもよい。 The above is an embodiment for the case that the photodiode of one photodiode is more, it may be arranged one-dimensionally or two-dimensionally. この場合には、フォトダイオード選択回路を新たに設け、フォトダイオードを所定の順序、または、ランダムな順序で選択した後、上記の動作を実行すればよい。 In this case, newly provided a photodiode selection circuit, the photodiode predetermined order or, after selecting in a random order may be executed the above operation. または、上記に述べたフォトダイオードとAD変換部を1対として、これを複数並列に並べて構成することも可能である。 Or, as a photodiode and a pair AD conversion unit described above, it is also possible to configure by arranging this multiple parallel.
【0090】 [0090]
(第2実施形態) (Second Embodiment)
図4は、本発明の固体撮像素子の第2の実施形態の回路構成図である。 Figure 4 is a circuit diagram of a second embodiment of the solid-state imaging device of the present invention. 本実施形態では、2段のΣΔ変調を行ってAD変換を実行する。 In this embodiment, it executes the AD conversion by performing a ΣΔ modulation in two stages. 図4に示すように、本実施例の固体撮像素子は、(a)カソードが接地され、受光量に応じた電荷を発生し、アノードから電荷を流出するフォトダイオード100と、(b)フォトダイオード100から出力された電流信号を入力し、流入した電荷を積分するとともに、ΣΔ変調をするΣΔ変調器210と、(c)ΣΔ変調器210から出力された変調信号MS1を入力し、サンプルする信号サンプル回路240と、(d)信号サンプル回路240から出力されたサンプル信号を積分するとともに、ΣΔ変調をするとΣΔ変調器251、(e)ΣΔ変調器251から出力された変調信号MS2の電位と接地電位とを比較し、比較結果に応じた2値の比較結果信号CMPを出力する比較器300と、(f)比較結果信号CMPを入力し、クロックCLK As shown in FIG. 4, the solid-state imaging device of this embodiment, (a) cathode is grounded, and generates a charge according to the amount of light received, the photodiode 100 to flow out the charges from the anode, (b) a photodiode enter the current signal output from 100, together with integrating the inflow charge, type Sigma] [Delta] modulator 210 to the Sigma] [Delta] modulation, the modulation signal MS1 output from the (c) Sigma] [Delta] modulator 210, the sample signal ground sample circuit 240, along with integrating the sample signal outputted from the (d) signal sampling circuit 240, when the Sigma] [Delta] modulator Sigma] [Delta] modulator 251, the potential of the modulation signal MS2 output from (e) Sigma] [Delta] modulator 251 compares the potential type comparator 300 for outputting a comparison result signal CMP of 2 value according to the comparison result, the (f) the comparison result signal CMP, the clock CLK に同期してサンプルし、2値のデジタル信号D1を出力する2値サンプル回路400と、(g)信号D1を入力し、信号D1と信号D1の反転信号D1*とを、ΣΔ変調器210およびΣΔ変調器251へ向けて出力するステップ電荷発生制御回路470と、(f)デジタル信号D1を入力し、デジタルフィルタリングを施した後、AD変換結果を得るデジタルフィルタ回路500と、(g)クロック信号CLK1と、クロック信号CLK1が有意レベルでは非有意であり、クロック信号CLK1の非有意レベル期間の一部の期間で有意となるクロック信号CLK2とを発生し、ΣΔ変調器210、信号サンプル回路240、およびΣΔ変調器251へ向けてクロック信号CLK1とクロック信号CLK2とを出力するとともに、2値サンプル回 Synchronously sampled in a binary sampling circuit 400 which outputs a digital signal D1 binary, (g) receives the signal D1, the inverted signal D1 * and signal D1 and the signal D1, Sigma] [Delta] modulator 210 and a step charge generation control circuit 470 for outputting toward the ΣΔ modulator 251, (f) inputs the digital signal D1, after having been subjected to digital filtering, the digital filter circuit 500 to obtain the AD conversion result, (g) a clock signal and CLK1, a non-significant in the clock signal CLK1 is significance level, generates a clock signal CLK2 which is a significant part of the period of non-significant level period of the clock signal CLK1, Sigma] [Delta] modulator 210, the signal sample circuit 240, and it outputs the clock signal CLK1 and the clock signal CLK2 towards ΣΔ modulator 251, a binary sample times 400に向けてクロック信号CLK1を出力し、リセット信号を出力する基本タイミング発生回路620とを備える。 Outputs the clock signal CLK1 towards 400, and a basic timing generating circuit 620 for outputting a reset signal.
【0091】 [0091]
本実施形態の固体撮像装置の構成は、第1実施形態と比べて、ΣΔ変調210と比較器300との間に、信号サンプル回路240とΣΔ変調器251とを更に備える点が異なる。 Configuration of the solid-state imaging device of the present embodiment is different from the first embodiment, between the comparator 300 and ΣΔ modulation 210, is that it further includes a signal sampling circuit 240 and the ΣΔ modulator 251 varies.
【0092】 [0092]
信号サンプル回路240は、(i)ΣΔ変調器210の出力端子と第1の端子が接続され、クロック信号CLK1に応じて開閉するスイッチ素子241と、(ii)スイッチ素子241の第2の端子と第1の端子が接続され、ΣΔ変調器251の入力端子と第2の端子が接続された信号伝達用容量素子242(容量値=C21)とを備える。 Signal sample circuit 240, (i) an output terminal of the ΣΔ modulator 210 and the first terminal is connected, the switching element 241 to be opened or closed in response to the clock signal CLK1, and the second terminal of the (ii) the switch element 241 a first terminal connected, and an input terminal and the signal transmitting capacitor element 242 second terminal connected to ΣΔ modulator 251 (capacitance value = C21).
【0093】 [0093]
ΣΔ変調器251は、(i)信号サンプル回路240からの電荷を蓄積して積分する積分回路260と、(ii)基準電位+Vrefと基準電位−Vrefとに基づいて、クロック信号CLK2に同期してステップ電荷を発生し、積分回路260に供給するステップ電荷発生器270とを備える。 ΣΔ modulator 251, an integration circuit 260 for integrating and storing charge from (i) signal sampling circuit 240, based on the (ii) the reference potential + Vref and the reference potential -Vref, in synchronization with the clock signal CLK2 step charge generated, and a supplying step charge generator 270 to the integration circuit 260.
【0094】 [0094]
積分回路260は、(i)信号サンプル回路240の信号出力端子と第1の端子が接続される帰還容量回路261と、(ii)信号サンプル回路240の信号出力端子と信号入力端子である負入力端子とが接続されるとともに、正入力端子が接地され、帰還容量回路261の第2の端子と出力端子が接続された電荷増幅器262とを備える。 Integrating circuit 260, (i) signal the signal output terminal of the sampling circuit 240 and a feedback capacitor circuit 261 in which the first terminal is connected, a negative input which is (ii) signal signal output terminal of the sampling circuit 240 and the signal input terminal together and the terminal is connected, the positive input terminal is grounded, and a charge amplifier 262 in which the second terminal and the output terminal connected to the feedback capacitor circuit 261.
【0095】 [0095]
帰還容量回路261は、(i)電荷増幅器262の信号入力端子に第1の端子が接続された帰還容量素子263(容量値=C22)と、(ii)帰還容量素子263の第2の端子と第1の端子が接続され、電荷増幅器262の出力端子と第2の端子が接続されるとともに、クロック信号CLK1の反転信号CLK1*またはリセット信号RSTに応じて開閉するスイッチ素子264と、(iii)電荷増幅器262の信号入力端子に第1の端子が接続され、電荷増幅器262の出力端子に第2の端子が接続されるとともに、クロック信号CLK1またはリセット信号に応じて開閉するスイッチ素子265とを備える。 Feedback capacitance circuit 261, (i) and the feedback capacitor 263 in which the first terminal is connected to the signal input terminal of the charge amplifier 262 (capacitance value = C22), and the second terminal of the (ii) the feedback capacitor 263 a first terminal connected, together with the output terminal and the second terminal of the charge amplifier 262 is connected to a switch element 264 to be opened or closed in response to the inverted signal CLK1 * or reset signal RST of the clock signal CLK1, (iii) comprising a first terminal connected to the signal input terminal of the charge amplifier 262, the second terminal is connected to the output terminal of the charge amplifier 262, a switch element 265 to be opened or closed in response to the clock signal CLK1 or the reset signal .
【0096】 [0096]
ステップ電荷発生器270は、(i)基準電位+Vrefを第1の端子から入力し、2値サンプル回路400からの出力信号D1に応じて開閉するスイッチ素子271と、(ii)基準電位−Vrefを第1の端子から入力し、2値サンプル回路400からの出力信号の反転信号D1*に応じて開閉するスイッチ素子272と、(iii)スイッチ素子271の第2の端子およびスイッチ素子272の第2の端子と第1の端子が接続され、信号伝達用容量素子242の第1の端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子273とを備える。 Step charge generator 270 includes a switch element 271 to be opened or closed in response to the output signal D1 from (i) a reference potential + Vref inputted from the first terminal, the binary sampling circuit 400, a (ii) a reference potential -Vref input from the first terminal, the switching element 272 to be opened or closed in response to the inverted signal of the output signal from the binary sampling circuit 400 D1 *, (iii) a second second terminal and the switch element 272 of switch element 271 the terminal and the first terminal is connected, with a first terminal and a second terminal of the signal transmission capacity element 242 is connected, and a switch element 273 to be opened or closed in response to the clock signal CLK2.
【0097】 [0097]
本実施形態の固体撮像素子は、以下のようにして、フォトダイオード100での受光量に応じたデジタルデータを得る。 The solid-state imaging device of this embodiment, as described below, to obtain a digital data corresponding to the amount of light received by the photodiode 100. 図5は、本実施形態の固体撮像素子の動作のタイミングチャートである。 Figure 5 is a timing chart of the operation of the solid-state imaging device of this embodiment.
【0098】 [0098]
受光量の測定に先立って、第1実施形態と同様にして、暗電流除去回路700を設定後、基本タイミング発生回路620がリセット信号RSTを有意として、スイッチ素子223、スイッチ素子264、およびスイッチ素子265を閉じて、帰還容量素子221および帰還容量素子263の蓄積電荷を除去するとともに、カウンタ510の出力する計数値を0とする。 Prior to the measurement of the amount of received light, as in the first embodiment, after setting a dark current removing circuit 700, as a significant basic timing generating circuit 620 is the reset signal RST, the switch element 223, switching element 264, and a switch element 265 to close, thereby removing the accumulated charge of the feedback capacitor 221 and feedback capacitor 263, the count value output from the counter 510 to zero.
【0099】 [0099]
また、2値サンプル回路400をリセットする。 Also, resetting the binary sampling circuit 400. この結果、スイッチ素子232が閉じる。 As a result, the switch element 232 is closed.
【0100】 [0100]
次に、リセット信号RSTを非有意として、クロック信号CLK1およびクロック信号CLK2に同期して、以後のフォトダイオードでの受光量を計測する。 Next, as a non-significant reset signal RST, in synchronization with the clock signal CLK1 and the clock signal CLK2, to measure the amount of light received by the subsequent photodiode.
【0101】 [0101]
本実施形態の固体撮像素子では、フォトダイオード100が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。 In the solid-state imaging device of the present embodiment, the photodiode 100 receives light, electric charges are generated according to the amount of light received is outputted as a current signal. そして、この電流信号が、第1実施形態で説明したように、ΣΔ変調器210でΣΔ変調され、変調信号MS1が出力される。 Then, the current signal, as described in the first embodiment, is ΣΔ modulated by the ΣΔ modulator 210, the modulation signal MS1 is output.
【0102】 [0102]
通常は1段のΣΔ変調では、光電変換素子の電流放出に伴う出力基準電位の変化が発生する。 Usually in the ΣΔ modulated one stage, change of the output reference potential due to the current release of the photoelectric conversion elements is generated.
【0103】 [0103]
変調信号MS1は信号サンプル回路240に入力する。 Modulated signal MS1 is input to the signal sampling circuit 240. 信号サンプル回路240のスイッチ素子241は、クロック信号CLK1が有意となると閉じ、変調信号MS1の電位値に応じた電荷Q31を信号伝達用容量素子242に蓄積する。 Switching element 241 of the signal sampling circuit 240 closes the clock signal CLK1 becomes significant, accumulates charge Q31 corresponding to the potential value of the modulation signal MS1 to the signal transmission capacity element 242. クロック信号CLK1が有意の間、スイッチ素子265は閉じており、電荷増幅器262の入力端子と出力端子とは短絡しているが、スイッチ素子264は開いているので、帰還容量素子263に蓄積された電荷はそのまま保存される。 During the clock signal CLK1 is significant, the switch element 265 is closed, but are short-circuited to the input terminal and the output terminal of the charge amplifier 262, the switch element 264 is open, stored in the feedback capacitor 263 charge is stored as it is.
【0104】 [0104]
クロック信号CLK1が非有意となると、反転信号CLK1*が有意となり、スイッチ素子241およびスイッチ素子265が開くとともに、スイッチ素子264が閉じる。 When the clock signal CLK1 becomes insignificant, inverted signal CLK1 * becomes significant, the switch element 241 and switch element 265 is opened, the switch element 264 is closed.
【0105】 [0105]
この後、クロック信号CLK2が有意となると、スイッチ素子273が閉じ、ステップ電荷Q32が発生する。 Thereafter, when the clock signal CLK2 becomes significant, the switch element 273 is closed, step charge Q32 is produced. ステップ電荷Q32は、信号D1が「0」の場合には、スイッチ素子272が閉じ、−Vrefが選択されているので、 Step charge Q32, when the signal D1 is "0", the switch element 272 is closed, since -Vref is selected,
Q32=C21・(−Vref) …(3) Q32 = C21 · ​​(-Vref) ... (3)
であり、信号D1が「1」の場合には、スイッチ素子271が閉じ、+Vrefが選択されているので、 , And the when the signal D1 is "1", the switch element 271 is closed, + since Vref is selected,
Q32=C21・(+Vref) …(4) Q32 = C21 · ​​(+ Vref) ... (4)
である。 It is.
【0106】 [0106]
こうして、電荷Q31とステップ電荷Q32との和の電荷Q03が帰還容量素子263に供給される。 Thus, the charge Q03 of the sum of the charges Q31 and step charge Q32 is supplied to the feedback capacitor 263. 電荷Q03とそれまで帰還容量素子263に蓄積されていた電荷との和である電荷Q04に応じて、 Depending on the charge Q04 is the sum of the charges Q03 and charges accumulated in the feedback capacitor 263 until then,
V21=Q04/C22 V21 = Q04 / C22
で表される電位V21が変調信号MS2として出力される。 In represented by the potential V21 is outputted as a modulation signal MS2.
【0107】 [0107]
ところで、変調信号MS1を信号サンプル回路240でサンプルしている期間、すなわち、クロック信号CLK1が有意の期間は、スイッチ素子265が閉じ、電荷増幅器262の入力端子と出力端子とは短絡しており、オフセット電圧が発生している。 Incidentally, the period in which samples the modulated signal MS1 in the signal sample circuit 240, i.e., a period of significant clock signal CLK1, the switch element 265 is closed, has a short circuit to the input terminal and the output terminal of the charge amplifier 262, offset voltage is generated. しかし、この期間では、スイッチ素子264は開いているので、帰還容量素子263に蓄積された電荷はそのまま保存されている。 However, in this period, since the switch element 264 is open, the charges accumulated in the feedback capacitor 263 is preserved. また、信号伝達用容量素子242の第2の端子は電荷増幅器262の入力端子に接続されたままであるので、オフセット電圧が印加されたままである。 Further, since the second terminal of the signal transmission capacity element 242 remains connected to the input terminal of the charge amplifier 262, remains offset voltage is applied. したがって、スイッチ素子265が開いた後、反転信号CLK1*に応じてスイッチ素子264が閉じ、帰還容量素子263に電荷を蓄積する状態に遷移しても、オフセット電圧の影響は現れない。 Thus, after the switch element 265 is opened, the switch element 264 in response to the inverted signal CLK1 * closed, even if a transition to a state of storing charge in the feedback capacitor 263, does not appear the effect of the offset voltage. こうして、オフセット影響の無いΣΔ変調が実行される。 In this way, ΣΔ modulation is performed without the offset effect.
【0108】 [0108]
ΣΔ変調器251から出力された変調信号MS2は、比較器300に入力し、以後、第1実施形態と同様にして、オフセット電圧の影響の無く、AD変換結果を得る。 Modulated signal MS2 output from ΣΔ modulator 251 is input to the comparator 300, and thereafter, in the same manner as in the first embodiment, without the influence of the offset voltage, to obtain the AD conversion result.
【0109】 [0109]
なお、第1実施形態と同様に、容量値C11および容量値C12は、フォトダイオード100の電流レンジに応じて、変換精度と変換速度との観点から選択される。 As in the first embodiment, the capacitance value C11 and the capacitance value C12, depending on the current range of the photodiode 100 is selected in view of the conversion accuracy and conversion rate. なお、容量値C11と容量値C12との比を一定として、種類の異なる帰還容量素子とステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。 Incidentally, a constant ratio between the capacitance values ​​C11 and the capacitance value C12, is prepared in pairs and different feedback capacitor and a step charge generation capacitive element, be configured can be selected from among those pairs it is preferred.
【0110】 [0110]
以上は、フォトダイオードが1個の場合についての実施形態であるが、第1実施形態と同様に、フォトダイオードが複数であり、1次元または2次元状に配列されていてもよい。 The above is an embodiment for the case that the photodiode of one, as in the first embodiment, a photodiode is more, it may be arranged one-dimensionally or two-dimensionally. この場合には、フォトダイオード選択回路を新たに設け、フォトダイオードを所定の順序、または、ランダムな順序で選択した後、上記の動作を実行すればよい。 In this case, newly provided a photodiode selection circuit, the photodiode predetermined order or, after selecting in a random order may be executed the above operation. または、上記に述べたフォトダイオードとAD変換部を1対として、これを複数並列に並べて構成することも可能である。 Or, as a photodiode and a pair AD conversion unit described above, it is also possible to configure by arranging this multiple parallel.
【0111】 [0111]
また、複数の本実施形態の固体撮像素子をアレイ化して1チップした場合には、出力選択回路を新たに設け、各デジタルフィルタ回路の出力を順次選択して読み出すことが、1チップのピン数や、後段の回路規模の観点から好適である。 In the case where the solid-state imaging device of the plurality of the embodiment 1 chips are arrayed is newly provided output selection circuit, to read sequentially selects the outputs of the digital filter circuit, the number of pins of one chip and is suitable in view of the subsequent circuit scale.
【0112】 [0112]
(第3実施形態) (Third Embodiment)
図6は、本発明の固体撮像素子の第3の実施形態の回路構成図である。 Figure 6 is a circuit diagram of a third embodiment of the solid-state imaging device of the present invention. 本実施形態では、第2実施形態と同様に、2段のΣΔ変調を行ってAD変換を実行する。 In the present embodiment, as in the second embodiment, to perform the AD conversion by performing a ΣΔ modulation in two stages. 図6に示すように、本実施例の固体撮像素子は、信号サンプル回路244とΣΔ変調器252とを使用することが第2実施形態と異なる。 As shown in FIG. 6, the solid-state imaging device of this embodiment, the use of a signal sampling circuit 244 and the ΣΔ modulator 252 differs from the second embodiment.
【0113】 [0113]
信号サンプル回路244は、(i)ΣΔ変調器210の出力端子と第1の端子が接続され、クロック信号CLK1に応じて開閉するスイッチ素子245と、(ii)スイッチ素子245の第2の端子と第1の端子が接続された信号伝達用容量素子246と、(iii)信号伝達用容量素子246の第2の端子と第1の端子が接続され、ΣΔ変調器252の信号入力端子に第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子247と、(iv)第1の端子が接地され、信号伝達用容量素子246の第1の端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子248と、(v)第1の端子が接地され、信号伝達用容量素子246の第2の端子と第2の端子が接続されるとともに、ク Signal sampling circuit 244, (i) an output terminal of the ΣΔ modulator 210 and the first terminal is connected, the switching element 245 to be opened or closed in response to the clock signal CLK1, and the second terminal of the (ii) the switch element 245 a first signal transmission capacity element 246 terminal is connected, (iii) a second terminal and the first terminal of the signal transmission capacity element 246 is connected, a second signal input terminal of the ΣΔ modulator 252 with terminal is connected to a switch element 247 to be opened or closed in response to the clock signal CLK2, (iv) a first terminal is grounded, a first terminal and a second terminal of the signal transmission capacity element 246 is connected while being a switch element 248 to be opened or closed in response to the clock signal CLK2, (v) the first terminal is grounded, the second terminal of the signal transmitting capacitor element 246 and the second terminal is connected, click ック信号CLK1に応じて開閉するスイッチ素子249とを備える。 Tsu and a switch element 249 to be opened or closed in response to click signal CLK1.
【0114】 [0114]
ΣΔ変調器252は、(i)信号サンプル回路244からの電荷を蓄積して積分する積分回路280と、(ii)基準電位+Vrefと基準電位−Vrefとに基づいて、クロック信号CLK1およびクロック信号CLK2に同期してステップ電荷を発生し、積分回路280に供給するステップ電荷発生器290とを備える。 ΣΔ modulator 252 includes an integration circuit 280 for integrating and storing charge from (i) signal sampling circuit 244, based on the (ii) the reference potential + Vref and the reference potential -Vref, the clock signal CLK1 and clock signal CLK2 step charges generated in synchronism with, and a step charge generator 290 supplies to the integrating circuit 280.
【0115】 [0115]
積分回路280は、(i)信号サンプル回路244の出力端子と第1の端子とが接続される帰還容量素子281(容量値=C23)と、(ii)信号サンプル回路244の出力端子と信号入力端子である負入力端子とが接続されるとともに、正入力端子が接地され、出力端子が帰還容量素子281の第2の端子と接続された電荷増幅器282と、(iii)電荷増幅器282の入力端子と第1の端子が接続され、電荷増幅器282の出力端子と第2の端子が接続されるとともに、リセット信号RSTに応じて開閉するスイッチ素子283とを備える。 Integrating circuit 280, (i) and the output terminal and the feedback capacitor 281 and a first terminal connected to the signal sampling circuit 244 (capacitance value = C23), (ii) the signal output terminal and the signal input of the sampling circuit 244 with the negative input terminal is connected which is a terminal, a positive input terminal is grounded, a second terminal and connected to the charge amplifier 282 of the output terminal is the feedback capacitor 281, (iii) input terminal of the charge amplifier 282 comprising the first terminal is connected, the output terminal and the second terminal of the charge amplifier 282 is connected, and a switching element 283 to be opened or closed in response to a reset signal RST.
【0116】 [0116]
ステップ電荷発生器290は、(i)基準電位+Vrefを第1の端子から入力し、信号D1に応じて開閉するスイッチ素子291と、(ii)基準電位−Vrefを第1の端子から入力し、反転信号D1*に応じて開閉するスイッチ素子292と、(iii)第1の端子が接地され、クロック信号CLK1に応じて開閉するスイッチ素子293と、(iv)第1の端子が接地され、クロック信号CLK1に応じて開閉するスイッチ素子294と、(v)スイッチ素子293の第2の端子に第1の端子が接続され、スイッチ素子294の第2の端子に第2の端子が接続されたステップ電荷発生用容量素子295(容量値=C24)と、(vi)ステップ電荷発生用容量素子295の第1の端子と第1の端子が接続され、電荷増幅器282の入力端子と第2の Step charge generator 290 receives the (i) the reference potential + Vref from a first terminal, a switching element 291 to be opened or closed in response to signals D1, type a (ii) a reference potential -Vref from a first terminal, a switch element 292 to be opened or closed in response to the inverted signal D1 *, (iii) a first terminal is grounded, a switch element 293 to be opened or closed in response to the clock signal CLK1, is grounded (iv) a first terminal, a clock a switch element 294 to be opened or closed in response to signal CLK1, (v) a first terminal connected to the second terminal of the switch element 293, the step of the second terminal is connected to the second terminal of the switch element 294 a charge generation capacitive element 295 (capacitance value = C24), (vi) the step charge first terminal and the first terminal connection generation capacitive element 295, the input terminal and the second charge amplifier 282 子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子296と、(vii)スイッチ素子291の第2の端子およびスイッチ素子292の第2の端子と第1の端子が接続され、ステップ電荷発生用容量素子295の第2の端子と第2の端子が接続されるとともに、クロック信号CLK2に応じて開閉するスイッチ素子297とを備える。 With children are connected, the switching element 296 to be opened or closed in response to the clock signal CLK2, it is connected to a second terminal and the first terminal of the second terminal and the switch element 292 of (vii) switching elements 291, step with the second terminal and the second terminal of the charge generation capacitive element 295 is connected, and a switch element 297 to be opened or closed in response to the clock signal CLK2.
【0117】 [0117]
すなわち、ΣΔ変調器210とΣΔ変調器252とは、同様の回路構成を有するΣΔ変調器であり、信号サンプル回路244を介して直列に接続され、2次のΣΔ変調を行う。 That is, the ΣΔ modulator 210 and ΣΔ modulator 252, a ΣΔ modulator having a similar circuit configuration are connected in series via a signal sampling circuit 244, performs the second-order ΣΔ modulator.
【0118】 [0118]
本実施形態の固体撮像素子は、以下のようにして、フォトダイオード100での受光量に応じたデジタルデータを得る。 The solid-state imaging device of this embodiment, as described below, to obtain a digital data corresponding to the amount of light received by the photodiode 100. 図7は、本実施形態の固体撮像素子の動作のタイミングチャートである。 Figure 7 is a timing chart of the operation of the solid-state imaging device of this embodiment.
【0119】 [0119]
受光量の測定に先立って、第1実施形態と同様にして、暗電流除去回路700を設定後、基本タイミング発生回路610がリセット信号RSTを有意として、スイッチ素子223およびスイッチ素子283を閉じて、帰還容量素子221および帰還容量素子281の蓄積電荷を除去するとともに、カウンタ510の出力する計数値を0とする。 Prior to the measurement of the amount of received light, as in the first embodiment, after setting a dark current removing circuit 700, as a significant basic timing generating circuit 610 is the reset signal RST, by closing the switch element 223 and switch element 283, to remove the charge accumulated in the feedback capacitor 221 and feedback capacitor 281, the count value output from the counter 510 to zero.
【0120】 [0120]
また、2値サンプル回路400をリセットする。 Also, resetting the binary sampling circuit 400. この結果、スイッチ素子232が閉じる。 As a result, the switch element 232 is closed.
【0121】 [0121]
次に、リセット信号RSTを非有意として、クロック信号CLK1およびクロック信号CLK2に同期して、以後のフォトダイオードでの受光量を計測する。 Next, as a non-significant reset signal RST, in synchronization with the clock signal CLK1 and the clock signal CLK2, to measure the amount of light received by the subsequent photodiode.
【0122】 [0122]
本実施形態の固体撮像素子では、フォトダイオード100が受光すると、受光量に応じた電荷が発生し、電流信号として出力される。 In the solid-state imaging device of the present embodiment, the photodiode 100 receives light, electric charges are generated according to the amount of light received is outputted as a current signal. そして、この電流信号が、第1実施形態で説明したように、ΣΔ変調器210でΣΔ変調され、変調信号MS1が出力される。 Then, the current signal, as described in the first embodiment, is ΣΔ modulated by the ΣΔ modulator 210, the modulation signal MS1 is output.
【0123】 [0123]
変調信号MS1は信号サンプル回路244に入力する。 Modulated signal MS1 is input to the signal sampling circuit 244. 信号サンプル回路244のスイッチ素子245およびスイッチ素子249は、クロック信号CLK1が有意となると閉じ、変調信号MS1の電位値に応じた電荷Q41を信号伝達用容量素子246に蓄積する。 Switch elements 245 and switch elements 249 of the signal sampling circuit 244, closing the clock signal CLK1 becomes significant, accumulates charge Q41 corresponding to the potential value of the modulation signal MS1 to the signal transmission capacity element 246.
【0124】 [0124]
また、クロック信号CLK1が有意となると、スイッチ素子293およびスイッチ素子294が閉じ、ステップ電荷発生用容量素子295の電荷が0となる。 Further, when the clock signal CLK1 becomes significant, closing the switch element 293 and switch element 294, charges of step charge generation capacitive element 295 is zero.
【0125】 [0125]
クロック信号CLK1が非有意となり、スイッチ素子245およびスイッチ素子249が開いた後、クロック信号CLK2が有意となると、スイッチ素子247およびスイッチ素子248が閉じ、電荷Q41が帰還容量素子281に伝達される。 Clock signal CLK1 becomes insignificant, after the switch element 245 and switch element 249 is open, when the clock signal CLK2 becomes significant, the switch element 247 and switch element 248 is closed, the charge Q41 is transmitted to the feedback capacitor 281. また、クロック信号CLK1が非有意となり、スイッチ素子293およびスイッチ素子294が開いた後、クロック信号CLK2が有意となると、スイッチ素子296およびスイッチ素子297が閉じ、ステップ電荷発生用容量素子295にステップ電荷Q42が発生する。 Further, as clock signal CLK1 is insignificant, after opening the switch element 293 and switch element 294, when the clock signal CLK2 becomes significant, closing the switch element 296 and switch element 297, step charge to step charge generation capacitive element 295 Q42 occurs. ステップ電荷Q42は、信号D1が「0」の場合には、スイッチ素子292が閉じ、−Vrefが選択されているので、 Step charge Q42, when the signal D1 is "0", the switch element 292 is closed, since -Vref is selected,
Q42=C24・(−Vref) …(5) Q42 = C24 · (-Vref) ... (5)
であり、信号D1が「1」の場合には、スイッチ素子291が閉じ、+Vrefが選択されているので、 , And the when the signal D1 is "1", the switch element 291 is closed, + since Vref is selected,
Q42=C24・(+Vref) …(6) Q42 = C24 · (+ Vref) ... (6)
である。 It is.
【0126】 [0126]
こうして、電荷Q41とステップ電荷Q42との和の電荷Q05が帰還容量素子281に供給される。 Thus, the charge Q05 of the sum of the charges Q41 and step charge Q42 is supplied to the feedback capacitor 281. 電荷Q05とそれまで帰還容量素子281に蓄積されていた電荷との和である電荷Q06に応じて、 Depending on the charge Q06 is the sum of the charges Q05 and charges accumulated in the feedback capacitor 281 until then,
V31=Q06/C23 V31 = Q06 / C23
で表される電位V31が変調信号MS2として出力される。 In represented by the potential V31 is outputted as a modulation signal MS2.
【0127】 [0127]
ところで、変調信号MS1を信号サンプル回路244でサンプルしている期間、すなわち、クロック信号CLK1が有意の期間は、信号サンプル回路244で、クロック信号CLK1に応じてスイッチ素子245とスイッチ素子249が閉じて、ΣΔ変調器210の出力信号MS1をサンプルする時には、信号伝達用容量素子246の第2の端子は接地されている。 Incidentally, the period in which samples the modulated signal MS1 in the signal sample circuit 244, i.e., a significant period of the clock signal CLK1, the signal sampling circuit 244, the switch element 245 and switch element 249 is closed in response to the clock signal CLK1 , when samples the output signal MS1 of ΣΔ modulator 210, a second terminal of the signal transmitting capacitive element 246 is grounded. また、スイッチ素子245とスイッチ素子249が開いた後、クロック信号CLK2に応じてスイッチ素子247とスイッチ素子248とが閉じて、帰還容量素子281へ電荷を転送している間は、信号伝達用容量素子246の第1の端子は接地されている。 Further, after the switch element 245 and switch element 249 is opened, closed and switch element 247 and switch element 248 in response to the clock signal CLK2, while transferring the charge to the feedback capacitor 281, the signal transmitting capacity the first terminal of the element 246 is grounded. したがって、サンプル時と電荷転送時の間でオフセット電圧差は発生せず、オフセット電圧に影響されないΣΔ変調が実行される。 Therefore, the offset voltage difference samples during the charge transfer o'clock is not generated, Sigma] [Delta] modulator which is not affected by the offset voltage is performed.
【0128】 [0128]
ΣΔ変調器252から出力された変調信号MS2は、比較器300に入力し、以後、第1実施形態と同様にして、オフセット電圧の影響の無く、AD変換結果を得る。 Modulated signal MS2 output from ΣΔ modulator 252 is input to the comparator 300, and thereafter, in the same manner as in the first embodiment, without the influence of the offset voltage, to obtain the AD conversion result.
【0129】 [0129]
なお、第1実施形態と同様に、容量値C11および容量値C12は、フォトダイオード100の電流レンジに応じて、変換精度と変換速度との観点から選択される。 As in the first embodiment, the capacitance value C11 and the capacitance value C12, depending on the current range of the photodiode 100 is selected in view of the conversion accuracy and conversion rate. なお、容量値C11と容量値C12との比を一定として、種類の異なる帰還容量素子とステップ電荷発生用容量素子とを対で用意しておき、これらの対の中から選択できる構成とすることが好適である。 Incidentally, a constant ratio between the capacitance values ​​C11 and the capacitance value C12, is prepared in pairs and different feedback capacitor and a step charge generation capacitive element, be configured can be selected from among those pairs it is preferred.
【0130】 [0130]
以上は、フォトダイオードが1個の場合についての実施形態であるが、第1実施形態と同様に、フォトダイオードが複数であり、1次元または2次元状に配列されていてもよい。 The above is an embodiment for the case that the photodiode of one, as in the first embodiment, a photodiode is more, it may be arranged one-dimensionally or two-dimensionally. この場合には、フォトダイオード選択回路を新たに設け、フォトダイオードを所定の順序、または、ランダムな順序で選択した後、上記の動作を実行すればよい。 In this case, newly provided a photodiode selection circuit, the photodiode predetermined order or, after selecting in a random order may be executed the above operation. または、上記に述べたフォトダイオードとAD変換部を1対として、これを複数並列に並べて構成することも可能である。 Or, as a photodiode and a pair AD conversion unit described above, it is also possible to configure by arranging this multiple parallel.
【0131】 [0131]
また、複数の本実施形態の固体撮像素子をアレイ化して1チップした場合には、出力選択回路を新たに設け、各デジタルフィルタ回路の出力を順次選択して読み出すことすることが、1チップのピン数や、後段の回路規模の観点から好適である。 In the case where the solid-state imaging device of the plurality of the embodiment 1 chips are arrayed is newly provided output selection circuit, be it read sequentially selects the outputs of the digital filter circuit, one-chip the number of pins and is suitable in view of the subsequent circuit scale.
【0132】 [0132]
以上の実施形態では、フォトダイオード、比較器の正入力端子、電荷増幅器の正入力端子、スイッチ素子233、234の第1の端子は接地されているが、基準電位+Vrefと基準電位−Vrefとの間の電位であればよい。 In the above embodiments, the photodiode, the positive input terminal of the comparator, the positive input terminal of the charge amplifier, the first terminal of the switch element 233, 234 is grounded, and the reference potential + Vref and a reference potential -Vref it may be a potential of between.
【0133】 [0133]
【発明の効果】 【Effect of the invention】
以上、詳細に説明した通り、 本発明の固体撮像素子によれば、光電変換素子の暗電流を除去しつつ、ΣΔ変調器に電流入力にするとともに、フォトダイオードなどの光電変換素子からの電流信号をそのままの形態で直接的に入力してAD変換することとしたので、ΣΔ変調器におけるオフセット電圧の影響無しに、集積化に適した簡易な回路構成で、光電変換素子での受光量に応じて、高精度のデジタルデータを得ることができる。 Above, as described in detail, according to the solid-state imaging device of the present invention, while removing the dark current of photoelectric conversion element, as well as the current input to the ΣΔ modulator, the current signal from the photoelectric conversion element such as a photodiode since it was decided to directly input to the AD conversion in unmodified form, without the influence of the offset voltage in the ΣΔ modulator, a simple circuit configuration suitable for integration, according to the amount of light received by the photoelectric conversion element Te, it is possible to obtain a high-precision digital data.
【0134】 [0134]
また、 本発明の固体撮像素子によれば、ΣΔ変調器を直列的に2段配置し、2次のΣΔ変調を実施することとしたので、第1段目のΣΔ変調器の性能では除去しきれない、光電変換素子の特性に由来する精度低下要因を除去することが可能となり、光電変換素子での受光量に応じて、高精度のデジタルデータを得ることができる。 Further, according to the solid-state imaging device of the present invention, the ΣΔ modulator serially arranged two stages, so it was decided to carry out the second-order ΣΔ modulation, removed the performance of the first-stage ΣΔ modulator expired not, it is possible to remove the reduced accuracy factor derived from the characteristics of the photoelectric conversion elements, depending on the amount of light received by the photoelectric conversion element, it is possible to obtain a high-precision digital data.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1実施形態の固体撮像素子の構成図である。 1 is a configuration diagram of a solid-state imaging device of the first embodiment of the present invention.
【図2】デジタルフィルタ回路の構成図である。 2 is a block diagram of a digital filter circuit.
【図3】本発明の第1実施形態の固体撮像素子の動作のタイミングチャートである。 3 is a timing chart of the operation of the solid-state imaging device of the first embodiment of the present invention.
【図4】本発明の第2実施形態の固体撮像素子の構成図である。 4 is a configuration diagram of a solid-state imaging device of the second embodiment of the present invention.
【図5】本発明の第2実施形態の固体撮像素子の動作のタイミングチャートである。 5 is a timing chart of the operation of the solid-state imaging device of the second embodiment of the present invention.
【図6】本発明の第3実施形態の固体撮像素子の構成図である。 6 is a configuration diagram of a solid-state imaging device of the third embodiment of the present invention.
【図7】本発明の第3実施形態の固体撮像素子の動作のタイミングチャートである。 7 is a timing chart of the operation of the solid-state imaging device of the third embodiment of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
100…フォトダイオード、210,251,252…ΣΔ変調器、220,260,280…積分回路、221,263,281…帰還容量素子、222,262,282…電荷増幅器、223,264,265,283…スイッチ素子、261…帰還容量回路、230,270,290…ステップ電荷発生器、231,232,233,234,236,237,271,272,273,291,292,293,294,296,297…スイッチ素子、235,295…ステップ電荷発生用容量素子、240,244…信号サンプル回路、241,245,247,248,249…スイッチ素子、242,246…信号伝達用容量素子、300…比較器、400…2値サンプル回路、460,470…ステップ電荷発生制御回路、 100 ... photodiode, 210,251,252 ... Sigma] [Delta] modulator, 220,260,280 ... integrating circuit, 221,263,281 ... feedback capacitor, 222,262,282 ... charge amplifier, 223,264,265,283 ... switching device, 261 ... feedback capacitance circuit, 230,270,290 ... step charge generator, 231,232,233,234,236,237,271,272,273,291,292,293,294,296,297 ... switching device, 235,295 ... step charge generation capacitive element, 240, 244 ... signal sample circuit, 241,245,247,248,249 ... switching elements, 242 and 246 ... signal transmitting capacitive element, 300 ... comparator , 400 ... binary sampling circuit, 460, 470 ... step charge generation control circuit, 500…デジタルフィルタ回路、510…カウンタ、520…データテーブル、530…乗算器、540…加算器、550…保持回路、610,620…基本タイミング発生回路、700…暗電流除去回路。 500 ... digital filter circuit, 510 ... counter, 520 ... data table, 530 ... multiplier, 540 ... adder, 550 ... holding circuit, 610 ... basic timing generating circuit, 700 ... the dark current removing circuit.

Claims (13)

  1. 第1の基準電位と第2の基準電位との間の第3の基準電位に第1の端子が設定され、受光量に応じた電荷を発生するとともに第2の端子から電荷を流出する、少なくとも1つの光電変換素子と、 Is the third set first terminal to the reference potential of between the first reference potential and second reference potential, flows out the charge from the second terminal as well as generating a charge according to the amount of light received, at least and one photoelectric conversion element,
    前記光電変換素子の暗電流を除去する暗電流除去回路と、 A dark current removing circuit for removing a dark current of the photoelectric conversion element,
    前記光電変換素子の第2の端子と第1の端子とが直接電気的に接続される第1の帰還容量素子と、 A first feedback capacitor and the second terminal and the first terminal of the photoelectric conversion element is electrically connected directly,
    前記光電変換素子の第2の端子と入力端子とが直接電気的に接続され、出力端子が前記第1の帰還容量素子の第2の端子と接続された第1の電荷増幅器と、 A first charge amplifier second terminal and the input terminal is electrically connected directly to the output terminal connected to a second terminal of said first feedback capacitive element of the photoelectric conversion element,
    前記第1の基準電位と前記第2の基準電位とから、ステップ電荷を発生し、前記第1の帰還容量素子に前記ステップ電荷を供給する第1のステップ電荷発生器と、 From the first reference potential and said second reference potential, the step charge generated, a first step charge generator for supplying the step charge to said first feedback capacitive element,
    前記第1の電荷増幅器から出力された第1の積分電圧信号を入力し、前記第1の積分電圧信号の電位と前記第3の基準電位とを比較し、比較結果に応じた比較結果信号を出力する電位比較器と、 Type the first integral voltage signal output from the first charge amplifier compares the potential and the third reference potential of the first integral voltage signal, the comparison result signal according to the comparison result a potential comparator for outputting,
    前記比較結果信号を入力し、前記比較結果信号を2値サンプルする2値サンプル回路と、 The comparison result inputted signals, and a binary sample circuit where the comparison result signal a binary sample,
    第1のクロック信号と、前記第1のクロック信号が有意レベルでは非有意であり、前記第1のクロック信号の非有意レベル期間の一部の期間で有意となる第2のクロック信号とを発生し、前記第1のステップ電荷発生器へ向けて前記第1のクロック信号と前記第2のクロック信号とを出力するとともに、前記2値サンプル回路に向けて前記第1のクロック信号を出力する基本タイミング発生回路とを備え、 A first clock signal, the first clock signal is a non-significant at a significance level, generating a second clock signal which is a significant part of the period of non-significant level period of the first clock signal basics, and outputs a second clock signal and the first clock signal to the to the first step charge generator, and outputs the first clock signal to the said binary sampling circuit and a timing generation circuit,
    前記暗電流除去回路は、 The dark current removing circuit,
    前記第1の電荷増幅器の信号入力端子にソース端子が接続されるとともに、ドレイン端子が前記第3の基準電位に設定された電界効果トランジスタと、前記電界効果トランジスタのゲート端子と第1の端子が接続されるとともに、第2の端子が前記第3の基準電位に設定された暗電流記憶容量素子と、前記暗電流記憶容量素子の第1の端子と第1の端子が接続され、前記第1の電荷増幅器の出力端子と第2の端子が接続された電流保持用スイッチ素子とを備えることを特徴とする固体撮像素子。 Together with the first source terminal to the signal input terminal of the charge amplifier is connected, a field effect transistor having a drain terminal is set to the third reference potential, the gate terminal and the first terminal of the field effect transistor is connected, a first terminal and a first terminal of a dark current storage capacitor second terminal is set to said third reference potential, the dark current storage capacity element is connected, the first solid-state imaging device output terminal and the second terminal of the charge amplifier is characterized in that it comprises a connected current holding switch elements.
  2. 前記2値サンプル回路からの出力信号を入力し、前記2値サンプル回路からの出力信号と前記2値サンプル回路からの出力信号の反転信号を、ステップ電荷発生指示として前記第1のステップ電荷発生器へ向けて出力する第1のステップ電荷発生制御回路を更に備える、ことを特徴とする請求項1記載の固体撮像素子。 Wherein the output signal from the binary sampling circuit, the inverted signal of the output signal from the output signal and the binary sampling circuit from the binary sampling circuit, the first step charge generator as a step charge generation instruction further comprising a solid-state imaging device according to claim 1, wherein the first step charge generation control circuit for outputting toward.
  3. 前記第1のステップ電荷発生器は、 The first step charge generator,
    前記第1の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号に応じて開閉する第1のスイッチ素子と、 A first switching element enter the first reference potential from the first terminal, to open and close in response to an output signal from said binary sampling circuit,
    前記第2の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号の反転信号に応じて開閉する第2のスイッチ素子と、 A second switch element to enter the second reference potential from the first terminal, to open and close in response to the inverted signal of the output signal from said binary sampling circuit,
    前記第3の基準電位を第1の端子から入力し、前記第1のクロック信号に応じて開閉する第3のスイッチ素子と、 Enter the third reference potential from the first terminal, and a third switch element which opens and closes in response to said first clock signal,
    前記第3の基準電位を第1の端子から入力し、前記第1のクロック信号に応じて開閉する第4のスイッチ素子と、 Enter the third reference potential from the first terminal, and a fourth switch element which opens and closes in response to said first clock signal,
    前記第3のスイッチ素子の第2の端子に第1の端子が接続され、前記第4のスイッチ素子の第2の端子に第2の端子が接続された第1のステップ電荷発生用容量素子と、 A first terminal connected to a second terminal of said third switching element, and the fourth of the first step charge generation capacitive element second terminal connected to a second terminal of the switch element ,
    前記第1のステップ電荷発生用容量素子の第1の端子と第1の端子が接続され、前記第1の電荷増幅器の入力端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第5のスイッチ素子と、 First terminal and the first terminal of said first step charge generation capacitive element is connected, together with the input terminal and the second terminal of the first charge amplifier is connected, the second clock signal a fifth switch element which opens and closes in response to,
    前記第1のスイッチ素子の第2の端子および前記第2のスイッチ素子の第2の端子と第1の端子が接続され、前記第1のステップ電荷発生用容量素子の第2の端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第6のスイッチ素子と、 Second terminal and the first terminal of the second terminal and the second switching element of said first switching element is connected, a second terminal and a second of said first step charge generation capacitive element with terminal connected to the sixth switch element which opens and closes in response to the second clock signal,
    を備えることを特徴とする請求項記載の固体撮像素子。 The solid-state imaging device according to claim 2, characterized in that it comprises.
  4. 前記第1の電荷増幅器と前記電位比較器との間に、 Between the potential comparator and the first charge amplifier,
    前記第1の積分信号を指示されたタイミングでサンプルし、交流成分を出力するする信号サンプル回路と、 A signal sampling circuit which samples at the first integration signal instructed timing, and outputs an AC component,
    前記信号サンプル回路から出力された信号を第1の端子から入力する第2の帰還容量素子を有する帰還容量回路と、 A feedback capacitance circuit having a second feedback capacitive element for inputting a signal output from said signal sampling circuit from the first terminal,
    前記信号サンプル回路から出力された信号を入力端子から入力し、出力端子が前記帰還容量回路と接続された第2の電荷増幅器と、 Inputs the signal output from said signal sampling circuit from the input terminal, a second charge amplifier whose output terminal is connected to said feedback capacitance circuit,
    第1の基準電位と第2の基準電位とから、ステップ電荷を発生し、前記第2の帰還容量素子にステップ電荷を供給する第2のステップ電荷発生器とを更に備え、前記電位比較器は、前記第2の電荷増幅器から出力された第2の積分信号を入力することを特徴とする請求項1記載の固体撮像素子。 And a first reference potential and second reference potential, the step charge generated, and a second step charge generator for providing a step charge to said second feedback capacitive element, the potential comparator the solid-state imaging device according to claim 1, wherein entering the second integration signal output from the second charge amplifier.
  5. 前記2値サンプル回路からの出力信号を入力し、前記2値サンプル回路からの出力信号と前記2値サンプル回路からの出力信号の反転信号とを、ステップ電荷発生指示として前記第1のステップ電荷発生器および前記第2のステップ電荷発生器へ向けて出力する第2のステップ電荷発生制御回路を更に備える、ことを特徴とする請求項記載の固体撮像素子。 Wherein the output signal from the binary sampling circuit, and the inverted signal of the output signal from the output signal and the binary sampling circuit from the binary sampling circuit, the first step charge generation Step charge generation instruction vessel and the second toward the step charge generator further comprises a second step charge generation control circuit for outputting, solid-state imaging device according to claim 4, wherein a.
  6. 前記信号サンプル回路は、 The signal sample circuit,
    前記第1の電荷増幅器の出力端子と第1の端子が接続され、前記第1のクロック信号に応じて開閉する第7のスイッチ素子と、 It said output terminal and the first terminal of the first charge amplifier is connected, and a seventh switching element that opens and closes in response to said first clock signal,
    前記第7のスイッチ素子の第2の端子と第1の端子が接続され、前記第2の電荷増幅器の入力端子と第2の端子が接続された信号伝達用容量素子と、 Said second terminal and the first terminal of the seventh switching element is connected, the second input terminal and the signal transmitting capacitor second terminal connected to a charge amplifier,
    を備えることを特徴とする請求項記載の固体撮像素子。 The solid-state imaging device according to claim 5, characterized in that it comprises.
  7. 前記第2のステップ電荷発生器は、 The second step charge generator,
    前記第1の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号に応じて開閉する第8のスイッチ素子と、 Enter the first reference potential from the first terminal, an eighth switching element that opens and closes in response to an output signal from said binary sampling circuit,
    前記第2の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号の反転信号に応じて開閉する第9のスイッチ素子と、 A ninth switch element inputting the second reference potential from the first terminal, to open and close in response to the inverted signal of the output signal from said binary sampling circuit,
    前記第8のスイッチ素子の第2の端子および前記第9のスイッチ素子の第2の端子と第1の端子が接続され、前記信号伝達用容量素子の第1の端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第10のスイッチ素子と、 Second terminal and the first terminal of the second terminal and the ninth switching element of the switching elements of the first 8 is connected, a first terminal and a second terminal of the signal transmitting capacitor element connected together are a tenth switch element which opens and closes in response to the second clock signal,
    を備え、 Equipped with a,
    前記帰還容量回路は、 Said feedback capacitance circuit,
    前記第2の電荷増幅器の信号入力端子に第1の端子が接続された前記第2の帰還容量素子と、 Said second feedback capacitor to a first terminal connected to the signal input terminal of the second charge amplifier,
    前記第2の帰還容量素子の第2の端子と第1の端子が接続され、前記第2の電荷増幅器の出力端子と第2の端子が接続されるとともに、前記第1のクロック信号の反転信号に応じて開閉する第11のスイッチ素子と、 The second terminal and the first terminal of the second feedback capacitor is connected, the output terminal and the second terminal of the second charge amplifier is connected, the inverted signal of the first clock signal an eleventh switch element which opens and closes in response to,
    前記第2の電荷増幅器の信号入力端子に第1の端子が接続され、前記第2の電荷増幅器の出力端子に第2の端子が接続されるとともに、前記第1のクロック信号に応じて開閉する第12のスイッチ素子と、 A first terminal connected to the signal input terminal of the second charge amplifier, with a second terminal connected to an output terminal of the second charge amplifier, to open and close in response to the first clock signal and the first 12 of the switch element,
    を備えることを特徴とする請求項記載の固体撮像素子。 The solid-state imaging device according to claim 6, characterized in that it comprises a.
  8. 前記信号サンプル回路は、 The signal sample circuit,
    前記第1の電荷増幅器の出力端子と第1の端子が接続され、前記第1のクロック信号に応じて開閉する第13のスイッチ素子と、 It said output terminal and the first terminal of the first charge amplifier is connected, and the thirteenth switch element which opens and closes in response to said first clock signal,
    前記第13のスイッチ素子の第2の端子と第1の端子が接続された信号伝達用容量素子と、 The signal transmitting capacitor second terminal and the first terminal is connected to the thirteenth switch element,
    前記信号伝達用容量素子の第2の端子と第1の端子が接続され、前記第2の電荷増幅器の信号入力端子に第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第14のスイッチ素子と、 The signal second terminal and the first terminal of the transfer capacitance element is connected with a second terminal connected to the signal input terminal of the second charge amplifier, depending on the second clock signal a fourteenth switch element for opening and closing,
    前記第3の基準電位を第1の端子から入力し、前記信号伝達用容量素子の第1の端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第15のスイッチ素子と、 Enter the third reference potential from the first terminal, the with signal first and second terminals of the transfer capacitance element is connected, 15 to be opened or closed in response to the second clock signal and switch element,
    前記第3の基準電位を第1の端子から入力し、前記信号伝達用容量素子の第2の端子と第2の端子が接続されるとともに、前記第1のクロック信号に応じて開閉する第16のスイッチ素子と、 16 that enter the third reference potential from the first terminal, the second terminal and a second terminal connected to the signal transmission capacity element opens and closes in response to the first clock signal and switch element,
    を備えることを特徴とする請求項記載の固体撮像素子。 The solid-state imaging device according to claim 5, characterized in that it comprises.
  9. 前記第2のステップ電荷発生器は、 The second step charge generator,
    前記第1の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号に応じて開閉する第17のスイッチ素子と、 Enter the first reference potential from the first terminal, a second 17 switching element for opening and closing in response to an output signal from said binary sampling circuit,
    前記第2の基準電位を第1の端子から入力し、前記2値サンプル回路からの出力信号の反転信号に応じて開閉する第18のスイッチ素子と、 A second 18 switch element inputting the second reference potential from the first terminal, to open and close in response to the inverted signal of the output signal from said binary sampling circuit,
    前記第3の基準電位を第1の端子から入力し、前記第1のクロック信号に応じて開閉する第19のスイッチ素子と、 Enter the third reference potential from the first terminal, a second 19 switching element for opening and closing in response to said first clock signal,
    前記第3の基準電位を第1の端子から入力し、前記第1のクロック信号に応じて開閉する第20のスイッチ素子と、 Enter the third reference potential from the first terminal, a twentieth switching device that opens and closes in response to said first clock signal,
    前記第19のスイッチ素子の第2の端子に第1の端子が接続され、前記第20のスイッチ素子の第2の端子に第2の端子が接続された第2のステップ電荷発生用容量素子と、 A first terminal connected to the second terminal of the first 19 of the switching element, and the second 20 of the second step charge generation capacitive element second terminal connected to a second terminal of the switch element ,
    前記第2のステップ電荷発生用容量素子の第1の端子と第1の端子が接続され、前記第2の電荷増幅器の入力端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第21のスイッチ素子と、 First terminal and the first terminal of the second step charge generation capacitive element is connected, together with the input terminal and the second terminal of the second charge amplifier is connected, the second clock signal a second 21 switching element for opening and closing in response to,
    前記第17のスイッチ素子の第2の端子および前記第18のスイッチ素子の第2の端子と第1の端子が接続され、前記第2のステップ電荷発生用容量素子の第2の端子と第2の端子が接続されるとともに、前記第2のクロック信号に応じて開閉する第22のスイッチ素子と、 Second terminal and the first terminal of the second terminal and the second 18 of the switch element of the switching elements of the second 17 is connected, a second terminal and a second of said second step charge generation capacitive element with terminal connected to a second 22 switching element for opening and closing in response to said second clock signal,
    を備え、 Equipped with a,
    前記帰還容量回路は、前記第2の電荷増幅器の信号入力端子に第1の端子が接続され、前記第2の電荷増幅器の出力端子に第2の端子が接続された前記第2の帰還容量素子を備える、ことを特徴とする請求項記載の固体撮像素子。 Said feedback capacitance circuit, the first terminal is connected to the signal input terminal of the second charge amplifier, the output terminal of the second charge amplifier the second terminal is connected to the second feedback capacitor comprising a solid-state imaging element according to claim 8, wherein a.
  10. 前記2値サンプル回路から出力された、デジタルデータ信号列を入力して、デジタルフィルタリングを施したデータ信号を出力する、デジタルフィルタ回路を更に備える、ことを特徴とする請求項1記載の固体撮像素子。 Output from the binary sampling circuit, and inputs the digital data signal sequence, and outputs the data signals subjected to digital filtering, further comprising a digital filter circuit, the solid-state imaging device according to claim 1, wherein the .
  11. 前記第1の帰還容量素子の容量値と前記第1のステップ電荷発生用容量素子の容量値とは、前記光電変換素子の出力電流の時間変化特性に応じて選択される、ことを特徴とする請求項1記載の固体撮像素子。 Wherein the first capacitance value of the capacitance value and the first step charge generation capacitive element of the feedback capacitor, wherein is selected according to the time change characteristic of the output current of the photoelectric conversion element, characterized in that solid-state imaging device according to claim 1, wherein.
  12. 前記光電変換素子は複数、かつ、1次元または2次元状に配列されるとともに、前記第1の帰還容量素子の第1の端子に接続される、1つの前記光電変換素子を選択する選択回路を更に備える、ことを特徴とする請求項1記載の固体撮像素子。 More the photoelectric conversion element, and, while being arranged one-dimensionally or two-dimensionally, wherein connected to a first terminal of the first feedback capacitor, a selection circuit for selecting one of said photoelectric conversion element further comprising a solid-state imaging device according to claim 1, wherein a.
  13. 前記選択回路は、前記光電変換素子を所定の順序およびランダムな順序のいずれか一方の順序で選択する、ことを特徴とする請求項12記載の固体撮像素子。 The selection circuit, solid-state imaging device according to claim 12, wherein said selecting a photoelectric conversion element in either order of a predetermined order and a random order, and wherein the.
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