JP4487712B2 - Manufacturing method of light emitting diode - Google Patents
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Description
本発明は、 III族窒化物系化合物半導体の結晶成長によって生成される半導体層を複数積層することにより形成される発光ダイオードの製造方法に関する。
この製造方法は、発光ダイオードにおける光取り出し効率（外部量子効率）の向上と、その高発光効率の発光ダイオードの生産性の確保の両方に大いに有用なものである。
The present invention relates to a method of manufacturing a light emitting diode formed by stacking a plurality of semiconductor layers generated by crystal growth of a group III nitride compound semiconductor.
This manufacturing method is very useful for both improving the light extraction efficiency (external quantum efficiency) of the light emitting diode and ensuring the productivity of the light emitting diode with the high light emission efficiency.
半導体層の最上層を非鏡面にして、発光ダイオードの光取り出し効率を向上させる従来技術としては、例えば下記の特許文献１や特許文献２に記載されている様に、半導体層の最上層に対してエッチングを実施する方法が知られている。
これらの従来技術は、生成された光が非鏡面（凹凸面）に入射する場合には、光が臨界角よりも小さい法線角で入射する確率が鏡面（平面）の場合よりも大きくなることを利用して、光取り出し効率（外部量子効率）の向上を図ったものである。
In these conventional technologies, when the generated light is incident on a non-specular surface (concave / convex surface), the probability that the light is incident at a normal angle smaller than the critical angle is greater than in the case of a specular surface (planar). Is used to improve the light extraction efficiency (external quantum efficiency).
しかしながら、これらの従来技術に見られるエッチング処理は、結晶成長炉内から目的の半導体ウェハを取り出してから実施する必要があり、かつ、そのエッチング工程は非常に複雑であったり、或いは別にエッチング装置を必要としたりする。これらの事情は、製品の生産コストの面で明らかに不利である。
また、特許文献１でも言及されている様に、従来のエッチング技法を採用する限り、半導体層を構成する結晶をエッチング時に傷める恐れがあり、よって、素子の発光強度や歩留りが低下する恐れを十分には払拭することができない。これらの事情は、製品の性能や信頼性の点でも明らかに不利である。
However, the etching process found in these prior arts must be carried out after the target semiconductor wafer is taken out from the crystal growth furnace, and the etching process is very complicated, or a separate etching apparatus is required. I need it. These circumstances are clearly disadvantageous in terms of product production costs.
In addition, as mentioned in Patent Document 1, as long as the conventional etching technique is employed, there is a risk that the crystal constituting the semiconductor layer may be damaged during etching, and thus the light emission intensity and yield of the device may be lowered. Can not be wiped out. These circumstances are clearly disadvantageous in terms of product performance and reliability.
本発明は、上記の課題を解決するために成されたものであり、その目的は、外部量子効率の高い発光ダイオードを実現しつつ、その生産性や信頼性を確保することである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to ensure productivity and reliability while realizing a light-emitting diode with high external quantum efficiency.
上記の課題を解決するためには、以下の手段が有効である。
即ち、第１の発明は、III族窒化物系化合物半導体の結晶成長によって生成される半導体層を複数積層することにより形成される発光ダイオードの製造方法において、ｐ型クラッド層の上に、表面に電極が形成される電極形成層の下層として、電極形成層の表面のピット密度が増大する様に制御するためのＡｌ x Ｇａ 1-x Ｎ（０＜ｘ≦１）から成る欠陥密度制御層を結晶成長させ、続いて、欠陥密度制御層の上に、電極形成層を結晶成長させ、その後、電極形成層の表面を、エッチングガスを流して気相エッチングして、表面にピットを形成し、ピットの形成された電極形成層の上に電極を形成することを特徴とする。
In order to solve the above problems, the following means are effective.
Namely, the first invention is a method for producing a light emitting diode formed by stacking a plurality of semiconductor layers produced by the Group III nitride compound semiconductor crystal growth, on the p-type cladding layer, on the surface A defect density control layer made of Al x Ga 1-x N (0 <x ≦ 1) for controlling the pit density on the surface of the electrode forming layer to increase as a lower layer of the electrode forming layer on which the electrode is formed. Crystal growth is performed, and then the electrode formation layer is crystal-grown on the defect density control layer, and then the surface of the electrode formation layer is vapor-phase etched by flowing an etching gas to form pits on the surface. An electrode is formed on the electrode formation layer in which the pit is formed.
上記の電極形成層は、ｐ型半導体層から形成することが望ましいが、勿論ｎ型の半導体層から形成しても良い。また、上記の電極形成層は、コンタクト層から形成することが望ましいが、勿論その他の半導体層から形成しても良い。 The electrode forming layer is preferably formed from a p-type semiconductor layer, but may of course be formed from an n-type semiconductor layer. The electrode forming layer is preferably formed from a contact layer, but may of course be formed from other semiconductor layers.
また、本発明の第２の発明のように、上記発明において、上記のエッチングガスとして、Ｈ2 ガス、または水素化ハロゲンガスを含んでだガスを用いることができる。ただし、これらのエッチングガスに対して、例えば不活性ガス（希ガス又はＮ2 ガス）などを混ぜても支障が生じることはない。 Further, as in the second invention of the present invention, in the above invention, a gas containing H 2 gas or halogenated hydrogen gas can be used as the etching gas . However, even if, for example, an inert gas (rare gas or N 2 gas) is mixed with these etching gases, no problem occurs.
また、上記の気相エッチングを実施する工程の前段の結晶成長工程において生成される半導体結晶の材料ガスを運ぶフローガスは、希ガス、Ｎ2 ，Ｈ2 の何れでも良く、これらを任意の比で混合した混合ガスでも良い。特に、上記の電極形成層の結晶成長工程におけるフローガスをＨ2 ガスまたはＨ2 ガスを含むガスとした場合には、材料ガスを遮断した後でもそのフローガスを流し続けるだけで上記の気相エッチングを続けて実施することができる。 Further, the flow gas for carrying the semiconductor crystal material gas generated in the crystal growth step preceding the vapor phase etching step may be any of rare gas, N 2 , and H 2 , and these may be used in any ratio. It may be a mixed gas mixed in. In particular, when the flow gas in the crystal growth process of the electrode forming layer is a gas containing H 2 gas or H 2 gas, the gas phase can be obtained simply by continuing to flow the flow gas even after the material gas is shut off. Etching can be continued.
より望ましくは、上記の電極形成層を積層した後に、結晶成長炉の中に上記のＨ2 ガスと共に水素化ハロゲンガスを同時に流すと良い。水素化ハロゲンガスとしては、例えばＨＣｌ，ＨＦ，ＨＢｒ，ＨＩの何れか１種類のガス、または任意の混合比によるこれらの混合ガスを用いることができる。 More preferably, after laminating the above electrode forming layer, a halogenated hydride gas is simultaneously flowed into the crystal growth furnace together with the above H 2 gas. As the halogenated hydrogen gas, for example, any one of HCl, HF, HBr, and HI, or a mixed gas having an arbitrary mixing ratio can be used.
また、第３の発明のように、欠陥密度形成層の結晶成長温度は、７００℃〜９００℃であることが望ましい。また、第４の発明のように、欠陥密度形成層は、厚さ０．５〜１００ｎｍの厚さに、結晶成長させることが望ましい。
また、上記発明において、上記の電極形成層の表面を結晶ｃ面で形成し、これにより、上記のピットを６角錐状の穴に形成しても良い。 Further, as in the third invention, the crystal growth temperature of the defect density forming layer is desirably 700 ° C. to 900 ° C. Further, as in the fourth invention, it is desirable that the defect density forming layer is crystal-grown to a thickness of 0.5 to 100 nm.
In the invention described above, the surface of the electrode formation layer may be formed by a crystal c plane, whereby the pits may be formed in hexagonal pyramid holes .
また、上記の発明において、上記の気相エッチングを、電極形成層の結晶成長を実施した結晶成長炉の中で実施することができる。In the above invention, the gas phase etching can be performed in a crystal growth furnace in which crystal growth of the electrode formation layer is performed.
また、上記の発明において、上記のピットの深さは１０ｎｍ〜２００ｎｍにすることが望ましい。このピットの深さは、積層される電極形成層の膜厚などにも依るが、概ね５０ｎｍ以上が望ましく、更に望ましくは１００ｎｍ以上１８０ｎｍ以下が良い。 In the above invention, the depth of the pit is preferably 10 nm to 200 nm . The depth of the pits is preferably approximately 50 nm or more, more preferably 100 nm or more and 180 nm or less, although it depends on the thickness of the electrode forming layer to be laminated.
また、第５の発明のように、上記発明において、上記の電極形成層をｐコンタクト層で構成し、上記のピットの深さをｐコンタクト層の膜厚の５０％〜１００％としても良い。 Further, as in the fifth invention, in the above invention, the electrode forming layer may be constituted by a p-contact layer, and the depth of the pit may be 50% to 100% of the thickness of the p-contact layer .
また、第６の発明のように、上記発明において、気相エッチングの実行時の温度は５００℃〜１２００℃が望ましい。ただし、この温度範囲は、８００℃〜１１００℃が望ましく、９５０℃〜１０５０℃の間の範囲が更に望ましい。 Also, as in the sixth invention, in the above invention, temperature at the time of vapor phase etching performed it is preferably 500 ° C. to 1200 ° C.. However, this temperature range is desirably 800 ° C. to 1100 ° C., and more desirably a range between 950 ° C. and 1050 ° C.
なお、上記の気相エッチングを実施する際の結晶成長炉内は、常圧状態、若しくは減圧状態であることが望ましい。
また、ピットを形成した電極形成層の表面に電極を形成する際の電極材料としては、周知の任意のものを用いることができるが、特にＩＴＯ（Indium Tin Oxide, インジウムスズ酸化物）を用いた場合には、透光性の点で大きな利点を得ることができる。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。
Note that it is desirable that the inside of the crystal growth furnace when performing the above-described vapor-phase etching is in a normal pressure state or a reduced pressure state.
Moreover, as an electrode material for forming an electrode on the surface of the electrode forming layer in which pits are formed, any known material can be used, but in particular, ITO (Indium Tin Oxide) is used. In some cases, a great advantage can be obtained in terms of translucency.
By the above means of the present invention, the above-mentioned problem can be effectively or rationally solved.
以上の本発明の手段によって得られる効果は以下の通りである。
即ち、本発明の第１の手段によれば、電極形成層の積層後にエッチングガスを流すことにより、非鏡面を形成することができる。この時、各ピットは電極形成層のエッチング前の最初の表面を底面として、その表面上にあった各転位がこのエッチングの起点となって、時間と共にピットが下方に拡大していく。
The effects obtained by the above-described means of the present invention are as follows.
That is, according to the first means of the present invention, the non-specular surface can be formed by flowing an etching gas after the electrode forming layer is laminated. At this time, each pit has the first surface before etching of the electrode forming layer as a bottom surface, and each dislocation on the surface becomes the starting point of this etching, and the pit expands downward with time.
上記の様なエッチングは、選択的なエッチングではなく、かつ、気相で実施できるので、極めて容易に実施することができる。即ち、上記の第１の手段に従えば、従来から行われてきた様な煩雑なエッチング工程を実行する必要がない。
したがって、第１の発明によれば、発光ダイオードにおける光取り出し効率（外部量子効率）の向上と、その高発光効率の発光ダイオードの生産性の確保とを容易に両立することができる。
Etching as described above is not selective etching and can be performed in a gas phase, and therefore can be performed very easily. That is, according to the above first means, it is not necessary to execute a complicated etching process as conventionally performed.
Therefore, according to the first invention, it is possible to easily achieve both the improvement of the light extraction efficiency (external quantum efficiency) in the light emitting diode and the securing of the productivity of the light emitting diode having the high light emission efficiency.
また、この気相エッチングは、エッチングガスとしてＨ2 ガス、または水素化ハロゲンガスを含んだガスを用いること（即ち、第２の発明）により容易に実施することができ、例えば、特にＨ2 ガスと共に水素化ハロゲンガスを用いれば、エッチングの速度をより高くすることができるので、これらの場合には、より生産性を向上させることができる。 Further, the vapor-phase etching, the use of H 2 gas or gas containing hydrogen halogen gas, as an etching gas (i.e., the second invention) can be easily performed by, for example, in particular H 2 gas In addition, if a hydrogen halide gas is used, the etching rate can be further increased. In these cases, the productivity can be further improved.
また、例えばｒ面などのファセット面からピットの傾斜面を構成することができるので、傾斜面の傾斜角が大きなピットを形成することができる。このため、光の透過率も大きく確保することができる。
この様な六角錐形状のピットやその半導体結晶構造との関係などについては、例えば、公開特許公報「特開２００１−１０２３０７」などに具体的な例示がある。
In addition, since the inclined surface of the pit can be formed from a facet surface such as an r-plane, a pit having a large inclination angle of the inclined surface can be formed. For this reason, a large light transmittance can be secured.
Specific examples of such hexagonal pyramid-shaped pits and their relationship to the semiconductor crystal structure are disclosed in, for example, Japanese Patent Application Laid-Open No. 2001-102307.
また、エッチピットの深さを１０ｎｍ〜２００ｎｍをした場合には、電極形成層のエッチング前の最初の表面が各ピットの底面で概ね覆い尽くされる程度に、電極形成層の上方露出面に全面的に凹凸を形成することができる。これは、電極形成層を概ね良質に形成した場合、その電極形成層のエッチング前の最初の表面の転位密度が概ね１０8／cm2オーダーとなるためである。
エッチング後は、その表面に平頂部が残っても良いが、表面の平頂部は無くなっても良い。また、これらの状態には、局所的な差異が有っても良い。ただし、エッチング時間が長過ぎると、その分の工程時間が無駄になったり、或いは、例えばクラッド層などの下層まで削られてしまう場合もあるので注意を要する。
Further, when the depth of the etch pit is 10 nm to 200 nm , the entire surface of the electrode formation layer is exposed to the upper surface so that the first surface before etching of the electrode formation layer is almost completely covered with the bottom surface of each pit. Unevenness can be formed on the surface. This is because, when the electrode forming layer is formed with substantially good quality, the dislocation density of the first surface before etching of the electrode forming layer is approximately on the order of 10 8 / cm 2 .
After etching, a flat top portion may remain on the surface, but the flat top portion of the surface may be eliminated. In addition, these states may have local differences. However, it should be noted that if the etching time is too long, the corresponding process time is wasted or the lower layer such as the cladding layer may be scraped off.
また、例えば、電極形成層をｐコンタクト層から形成する場合、ｐコンタクト層の膜厚の５０％〜１００％の深さのピットを形成すれば、下層まで削られてしまう恐れが無くなる（第５の発明）。そして、この場合には、各ｐ型半導体層の所定の機能が良好に保たれる。 In addition, for example, when the electrode formation layer is formed from a p-contact layer, if a pit having a depth of 50% to 100% of the thickness of the p-contact layer is formed, there is no possibility that the lower layer is scraped ( fifth). Invention ). In this case, the predetermined function of each p-type semiconductor layer is kept good.
また、第６の発明によれば、目的とする発光ダイオードを構成する各半導体層に熱的なダメージを与えることなく、上記の気相エッチングにおけるエッチング作用を効果的に引き出すことができる。この温度の最適値は、概ね１０００℃前後であるが、本発明は、５００℃〜１２００℃の範囲内で十分に適用可能である。 Further, according to the sixth invention , the etching action in the gas phase etching can be effectively extracted without causing thermal damage to each semiconductor layer constituting the target light emitting diode. The optimum value of this temperature is approximately 1000 ° C., but the present invention is sufficiently applicable within the range of 500 ° C. to 1200 ° C.
電極形成層の表面に形成されるピットは、格子欠陥を有する部位に形成され易いので、電極形成層の表面に格子欠陥が多い場合ほど多くのピットが形成され易い。このため、電極形成層の表面の格子欠陥の数（密度）を制御することによって、形成されるピットの数を制御することができる。しかしながら、格子欠陥の過剰な増大は発光効率の低下を招き易いので、本来の発光効率が低下しない程度に、電極形成層の表面の格子欠陥の数（密度）を大きめに制御しておくことが望ましい。 Pits formed in the surface of the electrode forming layer, so likely to be formed in a portion having lattice defects, many pits as when lattice defect is often formed on the surface of the electrode forming layer tends. For this reason, the number of pits to be formed can be controlled by controlling the number (density) of lattice defects on the surface of the electrode formation layer. However, an excessive increase in lattice defects tends to cause a decrease in light emission efficiency, so the number (density) of lattice defects on the surface of the electrode formation layer should be controlled to a large extent so that the original light emission efficiency does not decrease. desirable.
なお、本明細書で言う「 III族窒化物系化合物半導体」一般には、２元、３元、又は４元の「Ａｌ1-x-y Ｇａy Ｉｎx Ｎ；０≦ｘ≦１，０≦ｙ≦１，０≦１−ｘ−ｙ≦１」成る一般式で表される任意の混晶比の半導体が含まれ、更に、ｐ型或いはｎ型の不純物が添加された半導体もまた、これらの「 III族窒化物系化合物半導体」の範疇である。 Note that in the present specification, "Group III nitride compound semiconductor" generally, binary, ternary, or quaternary "Al 1-xy Ga y In x N; 0 ≦ x ≦ 1,0 ≦ y ≦ In addition, a semiconductor having an arbitrary mixed crystal ratio represented by the general formula of 1,0 ≦ 1-xy ≦ 1 ”is included, and a semiconductor to which a p-type or n-type impurity is added is also included in these“ This is a category of “Group III nitride compound semiconductor”.
また、上記の III族元素（Ａｌ，Ｇａ，Ｉｎ）の内の少なくとも一部をボロン（Ｂ）やタリウム（Ｔｌ）等で置換したり、或いは、窒素（Ｎ）の少なくとも一部をリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等で置換したりしても良い。 Further, at least a part of the above group III elements (Al, Ga, In) is replaced with boron (B), thallium (Tl), or the like, or at least a part of nitrogen (N) is phosphorus (P ), Arsenic (As), antimony (Sb), bismuth (Bi), or the like.
また、上記のｐ型の不純物（アクセプター）としては、例えば、マグネシウム（Ｍｇ）や、或いはカルシウム（Ｃａ）等の公知のｐ型不純物を添加することができる。
また、上記のｎ型の不純物（ドナー）としては、例えば、シリコン（Ｓｉ）や、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、或いはゲルマニウム（Ｇｅ）等の公知のｎ型不純物を添加することができる。
また、これらの不純物（アクセプター又はドナー）は、同時に２元素以上を添加しても良いし、同時に両型（ｐ型とｎ型）を添加しても良い。
Moreover, as said p-type impurity (acceptor), well-known p-type impurities, such as magnesium (Mg) or calcium (Ca), can be added, for example.
As the n-type impurity (donor), for example, known n-type impurities such as silicon (Si), sulfur (S), selenium (Se), tellurium (Te), or germanium (Ge) are used. Can be added.
Further, these impurities (acceptor or donor) may be added simultaneously with two or more elements, or both types (p-type and n-type) may be added simultaneously.
また、目的とする発光ダイオードの形態は、フェイスアップ型にした方が電極形成層の表面からの光取り出し効果を引き出す上で優位ではあるが、適当な反射構造（例：ｐコンタクト層の上の金属反射層など）を設ければフェイスダウン型の発光ダイオードを製造した場合にも、本発明の手段に基づいて同様の作用・効果を引き出すことが十分に可能である。 In addition, the face-up type of the target light-emitting diode is advantageous in extracting the light extraction effect from the surface of the electrode forming layer, but an appropriate reflective structure (eg, on the p-contact layer). If a metal reflective layer or the like is provided, even when a face-down type light emitting diode is manufactured, it is possible to bring out the same operation and effect based on the means of the present invention.
また、ピットを形成した電極形成層の表面に電極を形成する際の電極材料としては、周知の任意のものを用いることができる。特にその電極材料としてＩＴＯ（インジウムスズ酸化物；Indium Tin Oxide）を用いた場合には、透光性の点で大きな利点を得ることができ、よってこの場合には、外部量子効率の観点において本発明との相乗効果を図ることができる。このＩＴＯの積層方法は、真空蒸着でもスパッタ法でも良い。 As an electrode material for forming an electrode on the surface of the electrode forming layer in which pits are formed, any known material can be used. In particular, when ITO (Indium Tin Oxide) is used as the electrode material, a great advantage can be obtained in terms of translucency. A synergistic effect with the invention can be achieved. The ITO lamination method may be vacuum deposition or sputtering.
以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。
Hereinafter, the present invention will be described based on specific examples.
However, the embodiments of the present invention are not limited to the following examples.
図１は、サファイア基板１上に形成された III族窒化物系化合物半導体で形成された発光素子１０の模式的な断面構成図である。サファイア基板１の上には窒化アルミニウム（ＡｌＮ）から成る膜厚約２５ｎｍのバッファ層２が設けられ、その上にはシリコン（Ｓｉ) ドープのＧａＮから成る膜厚約４.0μｍのｎ型コンタクト層３（ｎ型の高キャリア濃度層）が形成されている。 FIG. 1 is a schematic cross-sectional configuration diagram of a light emitting element 10 formed of a group III nitride compound semiconductor formed on a sapphire substrate 1. A buffer layer 2 made of aluminum nitride (AlN) and having a thickness of about 25 nm is provided on the sapphire substrate 1, and an n-type contact layer made of silicon (Si) -doped GaN and having a thickness of about 4.0 μm. 3 (n-type high carrier concentration layer) is formed.
そして、ｎ型コンタクト層３の上に、ノンドープのＧａＮから成る膜厚１０ｎｍのｎ型クラッド層４（低キャリア濃度層）が形成されている。更に、その上には、膜厚約３５ÅのＩｎ0.30Ｇａ0.70Ｎから成る井戸層５１と膜厚約７ｎｍのＧａＮから成るバリア層５２とが交互に合計５層積層されたＭＱＷ構造の活性層５が形成されている。また、この活性層５の上には、Ｍｇドープのｐ型Ａｌ0.15Ｇａ0.85Ｎから成る膜厚約５０ｎｍのｐ型クラッド層６が形成されている。更に、ｐ型クラッド層６の上にはＭｇドープのｐ型ＧａＮから成る膜厚約１２０ｎｍのｐ型コンタクト層７が形成されている。このｐ型コンタクト層７の上面には、結晶成長完了後にＨ2 ガスとＨＣｌガスとの混合ガスをエッチングガスとして用いた気相エッチングによって、凹凸形状が故意に形成されている。そして、この凹部は六角錘が倒立した形状の多数の穴から形成されている。 On the n-type contact layer 3, an n-type cladding layer 4 (low carrier concentration layer) made of non-doped GaN and having a thickness of 10 nm is formed. Furthermore, an active layer 5 having an MQW structure in which a well layer 51 made of In 0.30 Ga 0.70 N having a thickness of about 35 mm and a barrier layer 52 made of GaN having a thickness of about 7 nm are alternately stacked. Is formed. A p-type cladding layer 6 made of Mg-doped p-type Al 0.15 Ga 0.85 N and having a thickness of about 50 nm is formed on the active layer 5. Further, a p-type contact layer 7 having a thickness of about 120 nm made of Mg-doped p-type GaN is formed on the p-type cladding layer 6. An uneven shape is intentionally formed on the upper surface of the p-type contact layer 7 by vapor phase etching using a mixed gas of H 2 gas and HCl gas as an etching gas after crystal growth is completed. And this recessed part is formed from many holes of the shape in which the hexagonal weight inverted.
又、ｐ型コンタクト層７の上には蒸着によって透光性の電極９が、他方ｎ型コンタクト層３上には電極８が形成されている。透光性の電極９は、ｐ型コンタクト層７に接合する膜厚約３００ｎｍのＩＴＯ（Indium Tin Oxide, インジウムスズ酸化物）で形成されている。電極８は膜厚約２０ｎｍのバナジウム(V) と膜厚約1.8 μｍのアルミニウム( Ａｌ) 又はＡｌ合金で形成されている。 A translucent electrode 9 is formed on the p-type contact layer 7 by vapor deposition, and an electrode 8 is formed on the n-type contact layer 3. The translucent electrode 9 is made of ITO (Indium Tin Oxide) having a thickness of about 300 nm bonded to the p-type contact layer 7. The electrode 8 is made of vanadium (V) having a thickness of about 20 nm and aluminum (Al) or an Al alloy having a thickness of about 1.8 μm.
次に、この発光素子１０の製造方法について説明する。
上記発光素子１０は、有機金属気相成長法（以下「ＭＯＶＰＥ」と略す）による気相成長により製造された。用いられたガスは、アンモニア(NH3) 、キャリアガス( Ｈ2 , Ｎ2 ) 、トリメチルガリウム( Ｇａ(CH3)3) （以下「ＴＭＧ」と記す）、トリメチルアルミニウム( Ａｌ(CH3)3) （以下「ＴＭＡ」と記す）、トリメチルインジウム( Ｉｎ(CH3)3) （以下「ＴＭＩ」と記す）、シラン( ＳｉH4) とシクロペンタジエニルマグネシウム( Ｍｇ(C5H5)2)（以下「ＣＰ2 Ｍｇ」と記す）である。
Next, a method for manufacturing the light emitting element 10 will be described.
The light emitting device 10 was manufactured by vapor phase growth by metal organic chemical vapor deposition (hereinafter abbreviated as “MOVPE”). The gases used were ammonia (NH 3 ), carrier gas (H 2 , N 2 ), trimethylgallium (Ga (CH 3 ) 3 ) (hereinafter referred to as “TMG”), trimethylaluminum (Al (CH 3 ) 3 (Hereinafter referred to as “TMA”), trimethylindium (In (CH 3 ) 3 ) (hereinafter referred to as “TMI”), silane (SiH 4 ) and cyclopentadienyl magnesium (Mg (C 5 H 5 ) 2 ) (Hereinafter referred to as “CP 2 Mg”).
まず、有機洗浄及び熱処理により洗浄したａ面を主面とした単結晶のサファイア基板１をＭＯＶＰＥ装置の反応室に載置されたサセプタに装着する。次に、常圧でＨ2 を流速２リットル／分で約３０分間反応室に流しながら温度１１００℃でサファイア基板１をベーキングした。 First, a single-crystal sapphire substrate 1 having an a-plane cleaned by organic cleaning and heat treatment as a main surface is mounted on a susceptor mounted in a reaction chamber of a MOVPE apparatus. Next, the sapphire substrate 1 was baked at a temperature of 1100 ° C. while flowing H 2 at normal pressure at a flow rate of 2 liters / minute for about 30 minutes.
次に、温度を４００℃まで低下させて、Ｈ2 を２０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＡを1.8 ×１０-5 mol／分で供給してＡｌＮから成るバッファ層２を約２５ｎｍの膜厚に形成した。
次に、サファイア基板１の温度を１１５０℃に保持し、Ｈ2 を２０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＧを1.7 ×１０-4 mol／分、Ｈ2 ガスにより０．８６ｐｐｍに希釈されたシランを２×１０-7 mol／分で供給し、膜厚約４.0μｍ、電子濃度２×１０18／ｃｍ3 、Ｓｉ濃度4 ×１０18／ｃｍ3 のＧａＮから成るｎ型コンタクト層３を形成した。
Next, the temperature is lowered to 400 ° C., H 2 is supplied at 20 liters / minute, NH 3 is supplied at 10 liters / minute, and TMA is supplied at 1.8 × 10 −5 mol / minute, so that the buffer layer 2 made of AlN is about The film was formed to a thickness of 25 nm.
Next, the temperature of the sapphire substrate 1 is maintained at 1150 ° C., H 2 is 20 liters / minute, NH 3 is 10 liters / minute, TMG is 1.7 × 10 −4 mol / minute, and H 2 gas is 0.86 ppm. Diluted silane is supplied at 2 × 10 −7 mol / min, n-type contact made of GaN with a film thickness of about 4.0 μm, an electron concentration of 2 × 10 18 / cm 3 , and an Si concentration of 4 × 10 18 / cm 3. Layer 3 was formed.
その後、サファイア基板１の温度を１１５０℃に保持して、Ｈ2 を２０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＧを1.7 ×１０-4 mol／分で供給し、ノンドープのＧａＮから成る膜厚１０ｎｍのｎ型クラッド層４（低キャリア濃度層）を形成した。 Thereafter, the temperature of the sapphire substrate 1 is maintained at 1150 ° C., H 2 is supplied at 20 liters / minute, NH 3 is supplied at 10 liters / minute, and TMG is supplied at 1.7 × 10 −4 mol / minute, and is composed of non-doped GaN. An n-type cladding layer 4 (low carrier concentration layer) having a thickness of 10 nm was formed.
そして、上記のｎ型クラッド層４を形成した後、合計５層から成る前記のＭＱＷ構造（図１）の活性層５を形成した。
即ち、まず最初に、サファイア基板１の温度を７３０℃まで低下させ、それと同時にＨ2 からＮ2 にキャリアガスを変更し、このキャリアガスとＮＨ3 の供給量を維持しながら、ＴＭＧを３.1×１０-6 mol／分、ＴＭＩを0.７×１０-6 mol／分で供給することにより、膜厚約３．５ｎｍのＩｎ0.30Ｇａ0.70Ｎから成る井戸層５１をｎ型クラッド層４の上に形成した。
Then, after forming the n-type cladding layer 4, the active layer 5 having the MQW structure (FIG. 1) composed of a total of five layers was formed.
That is, first, the temperature of the sapphire substrate 1 is lowered to 730 ° C., and at the same time, the carrier gas is changed from H 2 to N 2 , while maintaining the supply amount of this carrier gas and NH 3 , TMG 3. By supplying 1 × 10 −6 mol / min and TMI at 0.7 × 10 −6 mol / min, the well layer 51 made of In 0.30 Ga 0.70 N having a thickness of about 3.5 nm is formed into the n-type cladding layer 4. Formed on top.
次に、サファイア基板１の温度を８８５℃にまで昇温し、上記の井戸層５１上に、Ｎ2 を２０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＧを1.２×１０-5 mol／分で供給して、膜厚約７ｎｍのＧａＮから成るバリア層５２を形成した。
以下、これを繰り返して、井戸層５１とバリア層５２とを交互に積層し、合計５層（井戸層５１、バリア層５２、井戸層５１、バリア層５２、最後の井戸層５１）から成る前記の活性層５を形成した。
Next, the temperature of the sapphire substrate 1 is raised to 885 ° C., and N 2 is 20 liters / minute, NH 3 is 10 liters / minute, and TMG is 1.2 × 10 −5 on the well layer 51. The barrier layer 52 made of GaN having a thickness of about 7 nm was formed by supplying at a mol / min.
Hereinafter, this is repeated, and the well layers 51 and the barrier layers 52 are alternately stacked to form a total of five layers (the well layer 51, the barrier layer 52, the well layer 51, the barrier layer 52, and the last well layer 51). The active layer 5 was formed.
その後、サファイア基板１の温度を９００℃に昇温し、Ｎ2 を１０リットル／分、ＴＭＧを1.６×１０-5 mol／分、ＴＭＡを６×１０-6 mol／分、ＣＰ2 Ｍｇを４×１０-7 mol／分で供給して、膜厚約２０ｎｍ、濃度５×１０19／ｃｍ3 のマグネシウム（Ｍｇ）をドープしたｐ型Ａｌ0.15Ｇａ0.85Ｎから成るｐ型クラッド層６を形成した。 Thereafter, the temperature of the sapphire substrate 1 is raised to 900 ° C., N 2 is 10 liter / min, TMG is 1.6 × 10 −5 mol / min, TMA is 6 × 10 −6 mol / min, CP 2 Mg Of p-type cladding layer 6 made of p-type Al 0.15 Ga 0.85 N doped with magnesium (Mg) having a thickness of about 20 nm and a concentration of 5 × 10 19 / cm 3 is supplied at 4 × 10 −7 mol / min. Formed.
最後に、サファイア基板１の温度を８７０℃に降温し、Ｎ2 を１０リットル／分、ＮＨ3 を１０リットル／分、ＴＭＧを１００μmol ／分、ＣＰ2 Ｍｇを６０μmol ／分で供給して、膜厚約１２０ｎｍ、濃度５×１０19／ｃｍ3 のＭｇをドープしたｐ型ＧａＮから成るｐ型コンタクト層７を形成した。
以上に示した工程が、 III族窒化物系化合物半導体から成る各半導体層の結晶成長工程である。
Finally, the temperature of the sapphire substrate 1 is lowered to 870 ° C., N 2 is supplied at 10 liter / minute, NH 3 is supplied at 10 liter / minute, TMG is supplied at 100 μmol / minute, and CP 2 Mg is supplied at 60 μmol / minute to form a film. A p-type contact layer 7 made of p-type GaN doped with Mg having a thickness of about 120 nm and a concentration of 5 × 10 19 / cm 3 was formed.
The process described above is the crystal growth process of each semiconductor layer made of a group III nitride compound semiconductor.
以上の結晶成長工程の後、Ｈ2 ガスとＨＣｌガスとの混合ガスを用いて、ｐ型コンタクト層７の表面を気相エッチングした。この気相エッチングの実施条件は、次の通りであった。
（気相エッチングの実施条件）
（ａ）表面の転位密度ρ ： １×１０8 ［ｃｍ-2］
（ｂ）炉内温度 ： ６００［℃］
（ｃ）炉内気圧 ： １０００［ｈＰａ］
（ｄ）Ｈ2 ガス流量 ： ５００［ｓｃｃｍ］
（ｅ）ＨＣｌガス流量 ： ２００［ｓｃｃｍ］
（ｆ）Ｎ2 ガス流量 ： １０［ｓｌｍ］
（ｇ）実施時間ΔＴ ： ３０［ｍｉｎ］
（ｈ）ピットの深さｈ ： ９０［ｎｍ］（平均値）
（ｉ）エッチング速度ｖ ： ３［ｎｍ／ｍｉｎ］
After the above crystal growth process, the surface of the p-type contact layer 7 was vapor-phase etched using a mixed gas of H 2 gas and HCl gas. The conditions for this vapor phase etching were as follows.
(Conditions for vapor phase etching)
(A) Dislocation density ρ of surface: 1 × 10 8 [cm −2 ]
(B) Furnace temperature: 600 [° C]
(C) Furnace pressure: 1000 [hPa]
(D) H 2 gas flow rate: 500 [sccm]
(E) HCl gas flow rate: 200 [sccm]
(F) N 2 gas flow rate: 10 [slm]
(G) Implementation time ΔT: 30 [min]
(H) Pit depth h: 90 [nm] (average value)
(I) Etching rate v: 3 [nm / min]
ただし、ここで、上記のエッチング速度ｖは、この気相エッチングによってピットが下方に成長する際の六角錘の頂点の下向きの平均的な移動速度（成長速度）とする。
ここでは（ｂ）〜（ｆ）の各エッチング条件がエッチング速度ｖの大小を左右する。また、ピットの深さｈ（平均値：９０［ｎｍ］）はｐ型コンタクト層７の膜厚の約７５％になっている。
However, here, the above-described etching speed v is an average downward moving speed (growth speed) of the apex of the hexagonal pyramid when the pit grows downward by the vapor phase etching.
Here, the etching conditions (b) to (f) affect the magnitude of the etching rate v. The pit depth h (average value: 90 [nm]) is about 75% of the thickness of the p-type contact layer 7.
この気相エッチングを実施した後、ｐ型コンタクト層７の上にエッチングマスクを形成し、所定領域のエッチングマスクを除去して、エッチングマスクで覆われていない部分のｐ型コンタクト層７、ｐ型クラッド層６、活性層５、ｎ型クラッド層４、及びｎ型コンタクト層３の一部を塩素を含むガスによる反応性イオンエッチングによってエッチングして、ｎ型コンタクト層３の表面を露出させた。 After performing this vapor phase etching, an etching mask is formed on the p-type contact layer 7, the etching mask in a predetermined region is removed, and the p-type contact layer 7 and the p-type of the portion not covered with the etching mask The cladding layer 6, the active layer 5, the n-type cladding layer 4, and a part of the n-type contact layer 3 were etched by reactive ion etching using a gas containing chlorine to expose the surface of the n-type contact layer 3.
次に、エッチングマスクを残した状態で、全面にフォトレジストを塗布し、フォトリソグラフィによりｎ型コンタクト層３の露出面上の所定領域に窓を形成し、１０-4Ｐａオーダ以下の高真空に排気した後、膜厚約２０ｎｍのバナジウム(V) と膜厚約1.8 μｍのＡｌを蒸着する。この後、フォトレジスト及びエッチングマスクを除去する。 Next, a photoresist is applied to the entire surface with the etching mask left, and a window is formed in a predetermined region on the exposed surface of the n-type contact layer 3 by photolithography, and a high vacuum of 10 −4 Pa order or less is obtained. After evacuation, vanadium (V) with a thickness of about 20 nm and Al with a thickness of about 1.8 μm are deposited. Thereafter, the photoresist and the etching mask are removed.
続いて、表面上にフォトレジストを塗布し、フォトリソグラフによりｐ型コンタクト層７上の電極形成部分のフィトレジストを除去して窓を形成し、ｐ型コンタクト層７を露出させる。蒸着装置内を１０-4Ｐａオーダ以下の高真空に排気した後、ｐ型コンタクト層７の上にＩＴＯを膜厚約３００ｎｍ程度蒸着する。次に、そのウェハを蒸着装置から取り出し、リフトオフ法によりフォトレジスト上に堆積したＩＴＯを除去し、ｐ型コンタクト層７に対する透光性の電極９を形成する。 Subsequently, a photoresist is applied on the surface, and the photoresist is removed from the electrode forming portion on the p-type contact layer 7 by photolithography to form a window, and the p-type contact layer 7 is exposed. After evacuating the inside of the deposition apparatus to a high vacuum of the order of 10 −4 Pa or less, ITO is deposited on the p-type contact layer 7 to a thickness of about 300 nm. Next, the wafer is taken out from the vapor deposition apparatus, ITO deposited on the photoresist is removed by a lift-off method, and a translucent electrode 9 for the p-type contact layer 7 is formed.
この後、試料雰囲気を真空ポンプで排気し、Ｏ2 ガスを供給して圧力３Paとし、その状態で雰囲気温度を約５５０℃にして、３分程度、加熱し、ｐ型コンタクト層７、ｐ型クラッド層６をｐ型低抵抗化すると共に、ｐ型コンタクト層７と電極９との合金化処理、ｎ型コンタクト層３と電極８との合金化処理を行った。このようにして、ｎ型コンタクト層３に対する電極８とｐ型コンタクト層７に対する電極９を形成した。 Thereafter, the sample atmosphere is evacuated with a vacuum pump, O 2 gas is supplied to a pressure of 3 Pa, and in this state, the atmosphere temperature is set to about 550 ° C. and heated for about 3 minutes, and the p-type contact layer 7 and p-type are heated. The cladding layer 6 was reduced in p-type resistance, alloyed between the p-type contact layer 7 and the electrode 9, and alloyed between the n-type contact layer 3 and the electrode 8. Thus, an electrode 8 for the n-type contact layer 3 and an electrode 9 for the p-type contact layer 7 were formed.
以上の様にして、半導体層側から光を取り出すフェイスアップ型の発光ダイオード（発光素子１０）を製造した。
以上の様な発光ダイオードの製造方法により、ｐ型コンタクト層７の表面に適切かつ簡単に凹凸（：多数のピット）を形成することができるので、これにより、外部量子効率の高い発光ダイオードを実現しつつ、その生産性や信頼性を確保することができる。
As described above, a face-up type light emitting diode (light emitting element 10) that extracts light from the semiconductor layer side was manufactured.
With the light emitting diode manufacturing method as described above, irregularities (: a large number of pits) can be appropriately and easily formed on the surface of the p-type contact layer 7, thereby realizing a light emitting diode with high external quantum efficiency. However, productivity and reliability can be secured.
〔その他の変形例〕
本発明の実施形態は、上記の形態に限定されるものではなく、その他にも以下に例示される様な変形を行っても良い。この様な変形や応用によっても、本発明の作用に基づいて本発明の効果を得ることができる。
[Other variations]
The embodiment of the present invention is not limited to the above-described embodiment, and other modifications as exemplified below may be made. Even with such modifications and applications, the effects of the present invention can be obtained based on the functions of the present invention.
例えば、ｐコンタクト層を備えない構成を採用する場合であっても、同様にして、ｐ型層の最上層の上面に凹凸形状を形成することができ、この様な構成によっても、前記の本発明の手段に基づく本発明の作用により本発明の効果を得ることができる。例えば、ｐ型クラッド層を２層以上の多層構造とし、その最上層の上面に、上記と同様の方法で凹凸形状を形成しても良い。 For example, even when a configuration without a p-contact layer is adopted, an uneven shape can be formed on the upper surface of the uppermost layer of the p-type layer in the same manner. The effect of the present invention can be obtained by the action of the present invention based on the means of the invention. For example, the p-type cladding layer may have a multilayer structure of two or more layers, and an uneven shape may be formed on the upper surface of the uppermost layer by the same method as described above.
また、本来の発光素子の発光効率が低下しない程度に、電極形成層の表面の格子欠陥の数（密度）を大きめに制御する方法としては、例えば次の様な方法を採用しても良い。
即ち、ｐ型コンタクト層の表面のピットの数を制御するために、例えばｐ型クラッド層の上に０．５〜１００ｎｍ程度の厚さのＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）の半導体層（以下、欠陥密度制御層と言う）を形成し、これによってｐ型コンタクト層の格子欠陥の面密度を増大方向に制御する方法である。
In addition, as a method for controlling the number (density) of lattice defects on the surface of the electrode formation layer so as not to decrease the light emission efficiency of the original light emitting element, for example, the following method may be employed.
That is, in order to control the number of pits on the surface of the p-type contact layer, for example, Al x Ga 1-x N (0 <x ≦ 1) having a thickness of about 0.5 to 100 nm on the p-type cladding layer. The semiconductor layer (hereinafter referred to as a defect density control layer) is formed, and thereby the surface density of lattice defects in the p-type contact layer is controlled in the increasing direction.
この時の欠陥密度制御層の結晶成長温度は、通常の温度でも良いが、この温度を低くすることにより、格子欠陥の密度をより増大させることができる。その時の適正範囲は、約６００℃〜１０００℃程度であり、より望ましくは７００℃〜９００℃の範囲内であって、更に望ましくは７５０℃と８５０℃の間の温度が良い。 The crystal growth temperature of the defect density control layer at this time may be a normal temperature, but the density of lattice defects can be further increased by lowering this temperature. The appropriate range at that time is about 600 ° C. to 1000 ° C., more preferably within the range of 700 ° C. to 900 ° C., and more preferably a temperature between 750 ° C. and 850 ° C.
また、上記の実施例では、バリア層５２の組成をＧａＮとしたが、バリア層５２には、井戸層５１よりもバンドギャップの広い「Ａｌ(1-x1-y1) Ｇａy1Ｉｎx1Ｎ（０≦ｘ１＜１，０≦ｙ１≦１）」より成る２元、３元、又は４元の III族窒化物系化合物半導体を用いることができる。また、上記の実施例では、発光素子１０の活性層５をＭＱＷ構造（多重量子井戸構造）としたが、活性層５の構造はＳＱＷ構造（単一量子井戸構造）としてもよい。 In the above embodiment, the composition of the barrier layer 52 is GaN. However, the barrier layer 52 has “Al (1-x1-y1) Ga y1 In x1 N (0 ) having a wider band gap than the well layer 51. ≦ x1 <1, 0 ≦ y1 ≦ 1) ”can be used. In the above embodiment, the active layer 5 of the light emitting element 10 has an MQW structure (multiple quantum well structure), but the structure of the active layer 5 may have an SQW structure (single quantum well structure).
本発明は、少なくとも最上層の半導体層の表面に凹凸を有する発光ダイオード及びその製造方法に関するものであり、発光ダイオードの高輝度化と生産性の向上に寄与する。また、本発明の構成又は方法に従えば、形状加工等によって半導体層が損傷されることが無いので、適正な発光強度、発光効率、駆動電圧、静電耐圧、素子寿命、歩合、生産コストなどの実際の基本的な商用要件を十分に満たす発光ダイオードを製造することが可能又は容易となる。 The present invention relates to a light emitting diode having a concavo-convex structure on the surface of at least the uppermost semiconductor layer and a method for manufacturing the light emitting diode, and contributes to increasing the brightness and improving the productivity of the light emitting diode. Further, according to the configuration or method of the present invention, since the semiconductor layer is not damaged by shape processing or the like, appropriate light emission intensity, light emission efficiency, drive voltage, electrostatic withstand voltage, element life, commission, production cost, etc. It is possible or easy to manufacture light emitting diodes that sufficiently meet the actual basic commercial requirements of
１０ ： 発光素子
１ ： サファイア基板
２ ： バッファ層
３ ： ｎ型コンタクト層（ｎ型の高キャリア濃度層）
４ ： ｎ型クラッド層（ノンドープ低キャリア濃度層）
５ ： 活性層
５１： 井戸層
５２： バリア層
６ ： ｐ型クラッド層
７ ： ｐ型コンタクト層
８ ： 電極
９ ： 透光性電極
10: Light-emitting element 1: Sapphire substrate 2: Buffer layer 3: N-type contact layer (n-type high carrier concentration layer)
4: n-type cladding layer (non-doped low carrier concentration layer)
5: Active layer 51: Well layer 52: Barrier layer 6: p-type cladding layer 7: p-type contact layer 8: electrode 9: translucent electrode
Claims (6)
ｐ型クラッド層の上に、表面に電極が形成される電極形成層の下層として、電極形成層の表面のピット密度が増大する様に制御するためのＡｌ x Ｇａ 1-x Ｎ（０＜ｘ≦１）から成る欠陥密度制御層を結晶成長させ、
続いて、前記欠陥密度制御層の上に、前記電極形成層を結晶成長させ、
その後、前記電極形成層の表面を、エッチングガスを流して気相エッチングして、前記表面にピットを形成し、
ピットの形成された電極形成層の上に電極を形成する
ことを特徴とする発光ダイオードの製造方法。 In a method of manufacturing a light emitting diode formed by stacking a plurality of semiconductor layers generated by crystal growth of a group III nitride compound semiconductor ,
Al x Ga 1-x N (0 <x) for controlling the pit density on the surface of the electrode forming layer as a lower layer of the electrode forming layer on which the electrode is formed on the p-type cladding layer Crystal growth of a defect density control layer consisting of ≦ 1),
Subsequently, the electrode forming layer is crystal-grown on the defect density control layer,
Thereafter, the surface of the electrode forming layer is vapor-phase etched by flowing an etching gas to form pits on the surface,
An electrode is formed on an electrode formation layer in which pits are formed .
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