JP4487437B2

JP4487437B2 - Video signal processing apparatus and video signal processing method

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Publication number: JP4487437B2
Application number: JP2001095635A
Authority: JP
Inventors: 治久井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-03-29
Filing date: 2001-03-29
Publication date: 2010-06-23
Anticipated expiration: 2021-03-29
Also published as: JP2002300429A

Description

【０００１】
【発明の属する技術分野】
この発明は、垂直同期信号または水平同期信号等の映像同期信号を用いて、映像信号を処理するプロジェクタ、モニター等の映像信号処理装置における入力同期信号処理部分に関するものである。
【０００２】
【従来の技術】
図５は、従来の映像信号処理装置を示すブロック図である。図において、２０１は入力される映像同期信号である水平同期信号（以下、ＨＳＹＮＣ１と称す）の周波数を固定クロック３を用いてカウントし、周波数測定結果１４を出力する周波数測定カウンタ、２０２はマイコン、１０１は上記ＨＳＹＮＣ１に同期した入力同期クロック３を用いてカウントするパルス発生用カウンタ、２０３は上記パルス発生用カウンタから入力されるカウント値２とマイコン２０２から設定されるノイズマスク幅設定カウント値１５にもとづいてマスクパルス１１を発生するマスクパルス発生回路、１０５は上記マスクパルス１１を使ってＨＳＹＮＣ１のノイズをマスクするマスク回路、２０４は上記マスクパルス１１に基いてノイズをマスクする区間を除き、ＨＳＹＮＣ１により上記カウンタのリセットパルス５を発生するリセットパルス発生回路である。
【０００３】
映像信号処理装置の動作については、まず、ＨＳＹＮＣ１が周波数測定カウンタ２０１に入力され、固定クロックを用いたカウンタによりその周波数が測定される。例えば、固定クロック１３の周波数を６５ＭＨｚとし、入力されるＨＳＹＮＣ１の周波数を６４ＫＨｚとすると、６５ＭＨｚ÷６４ＫＨｚ＝約１０１５となる。１０１５が、周波数の測定結果として周波数測定結果１５で出力されマイコン２０２へ入力される。マイコン２０２では周波数測定結果１５の数値にもとづき、実際にマスクパルス１６を発生するためのカウンタに使用される入力同期クロック３の周波数で最適なマスクパルス幅を計算し、その結果をノイズマスク幅設定カウント値１５として、マスクパルス発生回路２０３に入力する。
【０００４】
また、パルス発生用カウンタ１０１は、後述するリセットパルス発生回路２０４より出力するリセットパルス５によりリセットされた後、入力同期クロック３をカウントする。さらに、このリセットパルス５は、後述するマスクパルス１６により、マスクされたＨＳＹＮＣ１にもとづき発生するような構成となっており、ＨＳＹＮＣ１以外のパルスであるノイズにより、パルス発生用カウンタ１０１がリセットされないような構成となっている。
【０００５】
上記の構成において、パルス発生用カウンタ１０１はＨＳＹＮＣ１のみによりリセットされ、入力同期クロック３により水平方向のカウントをする。また、パルス発生用カウンタ１０１から出力されるカウント値２はマスクパルス発生回路２０３に入力される。さらに、マスクパルス発生回路２０３は、カウント値２とノイズマスク幅設定カウント値１５との比較により、マスクパルス１６を発生する。マスク回路１０５は、マスクパルス１６により，入力されるＨＳＹＮＣ１をマスキングして、映像信号処理へ出力する。
【０００６】
図６は、上記構成に基いたタイミングチャートを示す。図において、ＨＳＹＮＣ１の立下りエッジによってリセットされたパルス発生用カウンタ１０１は入力同期クロック３により、０〜Ｎ（Ｎは０以上の整数）までカウントされる。ここで、マスクパルス発生回路２０３にマイコン２０２からのノイズマスク幅設定カウント値１５のＮ−１と、パルス発生用カウンタ１０１からのカウント値２が入力されており、カウント値２が１になった時点マスクパルス１６を“Ｌ”から“Ｈ”にセットし、カウント値２がＮ−１になった時点で“Ｈ”から“Ｌ”にセットする。このマスクパルス１６はマスク回路１０５に入力される。例えば、マスク回路１０５はＯＲ回路の構成となっており、マスクパルス１６が“Ｈ”の区間を“Ｈ”に固定することによって、ノイズを除去する。
【０００７】
【発明が解決しようとする課題】
従来の映像信号処理装置は、以上のように構成されていたので、入力される映像同期信号の周波数に対して、最適な周波数のノイズ除去信号を発生させるため、入力される同期信号の周波数を計測するカウンタと、ノイズ除去信号を発生するためのカウンタと、かつ両カウンタの値からノイズ除去信号を発生するタイミングを計算する計算手段が必要である等、回路構成、およびノイズ除去を実現するシーケンスが非常に複雑であるという問題があった。
【０００８】
本発明は上記のような問題を解消するためになされたもので、入力される任意の同期信号の周波数を計測するカウンタとノイズ除去信号を発生するカウンタとを兼用させることにより、回路構成ならびにノイズ除去を実現するシーケンスを従来に比べて大幅に簡素化することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る映像信号処理装置においては、映像同期信号に同期するクロックを入力して、該映像同期信号の１周期間に相当するクロック数をカウントするカウント手段と、上記映像同期信号に対応して上記カウント手段をリセットする同期信号識別手段と、上記カウント手段から出力されたカウント値を入力し、上記映像同期信号における1周期前のカウント値を記憶するカウント値記憶手段と、該カウント値記憶手段からの出力によって、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値前後となる所定のカウント間隔以外をマスキングするマスクパルスを発生するマスクパルス発生手段と、上記映像同期信号を上記マスクパルスによってマスキングするマスク手段とを備えたものである。
【００１０】
また、上記映像同期信号が水平同期信号または垂直同期信号の少なくとも１つであるものである。
【００１１】
さらに、上記カウント値記憶手段が、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値であるときに同期信号識別信号を出力し、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値となる所定カウント間隔前にパルス幅設定信号を出力するものである。
【００１２】
また、同期信号識別手段が上記同期信号識別信号により上記映像同期信号に対応して上記カウント手段をリセットするものである。
【００１３】
さらにまた、マスクパルス発生手段が、上記パルス幅設定信号と上記カウント手段の出力に基づいて上記マスクパルスを発生するものである。
【００１４】
また、上記カウント値記憶手段が、上記カウント手段から出力されたカウント値を入力し、上記映像同期信号における１周期前のカウント値と２周期前のカウント値とを記憶し、上記マスクパルス発生手段が、上記カウント値記憶手段からの出力によって、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値と上記２周期前のカウント値との前後となる所定のカウント間隔以外をマスキングするマスクパルスを発生するものである。
【００１５】
さらに、本発明に係る映像信号処理方法においては、映像同期信号に同期するクロックを入力して、該映像同期信号の１周期間に相当するクロック数をカウントするカウントステップと、該カウントステップから出力されたカウント値を入力し、上記映像同期信号における１周期前のカウント値を記憶するカウント記憶手段ステップと、該カウント記憶ステップからの出力によって、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値前後となる所定のカウント間隔以外をマスキングするマスクパルスを発生するマスクパルス発生ステップと、上記映像同期信号を上記マスクパルスによってマスキングするマスクステップとを備えたものである。
【００１６】
【発明の実施の形態】
実施の形態１．
図１は本発明に係わる実施の形態１における映像信号処理装置のブロック図である。図において、１０１は映像同期信号に同期するクロックを入力して、該映像同期信号の１周期間に相当するクロック数をカウントするカウント手段の機能を有し、入力されるＨＳＹＮＣ１の立下りエッジのタイミングでリセットされ、かつＨＳＹＮＣ１に同期した入力同期クロック３によりカウントするパルス発生用カウンタ、１０３はカウント手段から出力されたカウント値を入力し、上記映像同期信号における１周期前のカウント値を記憶するカウント値記憶手段の機能を有し、パルス発生用カウンタ１０１がＨＳＹＮＣ１の立下りエッジのタイミングでリセットされた時点でのカウント値２を記憶するカウント値記憶回路である。
【００１７】
また、１０２はカウント値記憶手段からの出力によって、映像同期信号の現周期のカウント値が１周期前のカウント値前後となる所定のカウント間隔以外をマスキングするマスクパルスを発生するマスクパルス発生手段の機能を有し、パルス発生用カウンタ１０１から出力されるカウント値２と、カウント値記憶回路１０３から出力されるパルス幅設定信号６にもとづき、ＨＳＹＮＣ１に混入されるノイズを除去することを目的としたマスクパルス７を発生するマスクパルス発生回路である。
【００１８】
１０５は映像同期信号をマスクパルス７によってマスキングするマスク手段の機能を有し、マスクパルス発生回路１０２より出力されるマスクパルス７にもとづき、入力されるＨＳＹＮＣ１に混入されるノイズを除去するマスク回路、１０４は、同期信号識別信号４により映像同期信号に対応してカウント手段をリセットする同期信号識別手段の機能を有し、カウント値記憶回路１０３から出力される同期信号識別信号４により、入力されたＨＳＹＮＣ１に混入されているノイズと本来のＨＳＹＮＣ１を識別し、上記パルス発生用カウンタ１０１のリセット信号を発生する同期信号識別回路である。
【００１９】
次に動作について説明する。パルス発生用カウンタ１０１は、同期信号識別回路１０４から出力されるリセットパルス５により、カウント値２を“０”にリセットする。その後、入力されるＨＳＹＮＣ１に同期した入力同期クロック３により、カウントアップし、そのカウント値２をマスクパルス発生回路１０２とカウント値記憶回路１０３に出力する。
【００２０】
カウント値記憶回路１０３では、同時にＨＳＹＮＣ１が入力されており、ＨＳＹＮＣ１の立下りエッジのタイミングでカウント値２を記憶する。その後、再び同じカウント値２が入力されたタイミングで、同期信号識別信号４を同期信号識別回路１０４に出力する。同時に、マスクパルス発生回路１０２に、マスクパルス７の幅を設定するパルス幅設定信号６を出力する。
【００２１】
同期信号識別回路１０４では、同期信号識別信号４がアクティブのタイミングで入力されるパルスのみＨＳＹＮＣ１と識別し、リセットパルス５をパルス発生用カウンタ１０１に出力する。
【００２２】
また、マスクパルス発生回路１０２では入力されるカウント値２にもとづき、あらかじめマスクパルス７を発生するタイミングが定められており、そのタイミングにしたがってマスクパルス７を発生する。マスク回路１０５では入力されたマスクパルス７のタイミングで、同じく入力されたＨＳＹＮＣ１をマスクし、後段の信号処理へマスクされたＨＳＹＮＣであるマスクＨＳＹＮＣ８を出力する。
【００２３】
図２は、本実施の形態の具体的な動作を示すタイミングチャートである。図において、初期状態からＨＳＹＮＣ１の立下りエッジのタイミングが（１）から（４）までの４回生じる場合が表示されている。ＨＳＹＮＣ１の立下りエッジのタイミング（３）以降の定常状態では、ＨＳＹＮＣ１の立下りエッジのタイミングでパルス発生用カウンタ１０１のカウント値２がリセットされる。このときのカウント値２であるＮ（Ｎは０以上の整数）をカウント値記憶回路１０３が記憶する。その後、再びカウント値２がＮになると、カウント値記憶回路１０３で、同期信号識別信号４を“Ｈ”にして出力する。同期信号識別回路１０４では、同期信号識別信号４が“Ｈ”の期間のみ、ＨＳＹＮＣの立下りエッジが入力された場合、リセットパルス５となる負極性のパルスを出力する構成となっている。すなわちＨＳＹＮＣ１以外の負極性のパルス（いわゆるノイズ）により、カウンタがリセットされない構成となっており、カウント値２のＮは、入力されるＨＳＹＮＣ１の周波数の測定結果を示している。、
【００２４】
マスクパルス発生回路１０２では、入力されるカウント値２にもとづいて、マスクパルス７を出力する。ここでマスクパルス７の効果的な幅であるが、ノイズはどのタイミングで混入されるかは予想がつかない。したがって、ＨＳＹＮＣ１の立下りエッジや、立ち上がりエッジ、あるいはその両方のエッジ以外の区間を極力長くマスクできるようなマスク幅にすることがのぞましい。本実施の形態では、ＨＳＹＮＣ１の立下りエッジ以外の部分を極力マスクできる幅のマスクパルス７の発生方法について具体的に説明する。
【００２５】
任意の周波数のＨＳＹＮＣ１に対して、カウント値２が“１”の時、すなわち、ＨＳＹＮＣ１の立下りエッジのタイミングによりリセットされた直後、マスクパルス７を”Ｌ“→”Ｈ“に設定する。次にカウント値記憶回路１０３では、ＨＳＹＮＣ１の立下りエッジのタイミングでリセットしたパルス発生用カウンタ１０１のカウント値２がＮを記憶しているが、このＮの値から１を引いた値、すなわちＮ−１のタイミングで、パルス幅設定信号６を出力する。このパルス幅設定信号６のパルスがアクティブ、すなわち”Ｈ“のタイミングで、マスクパルス７を”Ｈ“→”Ｌ“にセットする。
【００２６】
上記のように、マスクパルス７はＨＳＹＮＣ１の立下りエッジを除いた区間を極力長い区間マスクする幅となり、マスク回路１０５において、入力されるＨＳＹＮＣ１とＯＲゲートをとり、ＨＳＹＮＣ１の立下りエッジ以外の部分を全て“Ｈ”に固定することにより、ノイズ除去を実現する。
【００２７】
さて、本映像装置における初期設定は、ＨＳＹＮＣ１の入力時からを表しており、ＨＳＹＮＣ１は“Ｈ”、カウント値２は無、同期信号識別信号４は“Ｌ”、リセットパルス５は“Ｈ”、マスクパルス７は“Ｌ”である。図において、ＨＳＹＮＣ１の最初の立ち下がりエッジであるタイミング（１）では、カウント値記憶回路１０３にカウント値２の記憶はなく、同期信号識別信号４とパルス幅設定信号６とが出力されず、同期信号識別回路１０４からリセットパルス５が出力されない。よって、マスクパルス発生回路１０２からマスクパルス７は出力されずマスク回路１０５からはＨＳＹＮＣ１がそのまま出力される。
【００２８】
次に、ＨＳＹＮＣ１の２回目の立ち下がりエッジであるタイミング（２）では、初めて、カウント値記憶回路１０３にカウント値２のＮが記憶されるため、同期信号識別信号４とパルス幅設定信号６とが出力されず、同期信号識別回路１０４からリセットパルス５が出力されない。よって、マスクパルス発生回路１０２からマスクパルス７は出力されずマスク回路１０５からはＨＳＹＮＣ１がそのまま出力される。タイミング（３）の手前カウント値２がＮ−１でパルス幅設定信号６のパルスがアクティブ、すなわち”Ｈ“のタイミングとなるが、マスクパルス７が”Ｌ“なのでそのままとまる。
【００２９】
次に、ＨＳＹＮＣ１の３回目の立ち下がりエッジであるタイミング（３）では、カウント値記憶回路１０３にカウント値２のＮが記憶されているため、同期信号識別信号４とパルス幅設定信号６とが出力され、同期信号識別回路１０４からリセットパルス５が出力される。よって、マスクパルス発生回路１０２からマスクパルス７は出力され、マスク回路１０５からはマスクされたマスクＨＳＹＮＣ８が出力される。
【００３０】
従って上記初期状態では、ＨＳＹＮＣ１の３回目までは、ノイズ゛が残ることとなるが、ノイズの残る部分を有効画面外とすることによって画像への影響は無い。また、ＨＳＹＮＣ１の周波数が大きく変わる場合も同様に初期にマスキングができない箇所が生じるが有効画面の取り方で解決できる。
【００３１】
上記実施の形態では、ＨＳＹＮＣ１の立下りエッジを除く極力長い区間をマスクする場合について述べたが、後段のシステムによっては、ＨＳＹＮＣ１の立ち上がりエッジ、または立下りエッジおよび立上がりエッジの両方を除いた部分をマスクするような構成としてもよい。
【００３２】
また、上記実施の形態では、パルス発生用カウンタ１０１が出力するカウント値２が１の時にマスクパルス７を“Ｌ”→“Ｈ”に、そしてリセットされた時点でのカウント値２のＮに対してＮ−１の時点で、マスクパルス７を“Ｈ”→“Ｌ”に設定したが、他のカウント値２にしたがってマスクパルス７を設定してもよい。
【００３３】
さらに、上記実施の形態では、ＨＳＹＮＣ１の極性が負極性の場合について説明したが、正極性の場合でもよい。同様にマスクパルス７等、実施の形態中で説明した信号の極性については、あくまでも一例であり、他の極性を用いても同様の効果を得ることが出来る。
【００３４】
また、上記実施の形態では、パルス発生用カウンタ１０１が、“０”→“１”→“２”…とカウントアップするいわゆるアップカウンタの構成になっているが、ダウンカウンタの構成にしても、同様の効果を得ることが出来る。
【００３５】
さらにまた、上記実施の形態ではＨＳＹＮＣのノイズを除去する場合について説明したが、映像同期信号として垂直同期信号（以下、ＶＳＹＮＣと称す）のノイズを除去する場合についても同様の効果を得ることが出来る。
【００３６】
また、本実施の形態における映像信号処理方法は、映像同期信号に同期するクロックを入力して、該映像同期信号の１周期間に相当するクロック数をカウントするカウントステップと、該カウントステップから出力されたカウント値を入力し、上記映像同期信号における1周期前のカウント値を記憶するカウント記憶手段ステップと、該カウント記憶ステップからの出力によって、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値前後となる所定のカウント間隔以外をマスキングするマスクパルスを発生するマスクパルス発生ステップと、上記映像同期信号を上記マスクパルスによってマスキングするマスクステップ
とを備えたものである。
【００３７】
実施の形態２．
図３は本発明に係わる実施の形態２における映像信号処理装置のブロック図であり、カウント値記憶手段が、カウント手段から出力されたカウント値を入力し、上記映像同期信号における1周期前のカウント値と２周期前のカウント値とを記憶し、マスクパルス発生手段が、上記カウント値記憶手段からの出力によって、映像同期信号の現周期のカウント値が上記１周期前のカウント値と２周期前のカウント値との前後となる所定のカウント間隔以外をマスキングするマスクパルスを発生することを特徴とするものである。
【００３８】
図において、１０１、１０２、１０４、１０５は、実施の形態１と同じ動作である。１０６はパルス発生用カウンタ１０１から出力されるカウント値と、入力されるＨＳＹＮＣ１により、ＨＳＹＮＣ１の立下りエッジでリセットされた時点のカウント値を記憶するカウント値記憶回路、１０７は上記カウント値記憶回路から出力されるカウント値と後述する１Ｈ遅延回路１０８から出力される１Ｈ前のカウント値を比較し、両カウント値が一致した場合のみ入力されるＨＳＹＮＣの周波数の測定結果と判断し、その測定結果にもとづき、実施の形態１と同様に同期信号識別信号とパルス設定信号を出力するカウント値比較回路、１０８はカウント値記憶回路１０６から出力されるカウント値を１Ｈ期間遅延させる、１Ｈ遅延回路である。
【００３９】
図４は実施の形態２の動作を示したタイミングチャートであり、図４を用いて具体的に実施の形態２の動作について説明する。カウント値記憶回路１０６はパルス発生用カウンタ１０１から入力されるカウント値をＨＳＹＮＣの立下りエッジでリセットされた時点でのカウント値を、次のＨＳＹＮＣの立下りエッジが入力されるまで記憶する。すなわち１Ｈ期間の間、リセットされた時点でのカウント値を記憶する。次にこの記憶したカウント値を、カウント値比較回路１０７と１Ｈ遅延回路１０８へ出力する。
【００４０】
１Ｈ遅延回路１０８では、カウント値記憶回路１０６から１Ｈ毎に出力されるカウント値、すなわち映像同期信号の現周期である現在のカウント値９を１Ｈ期間遅延させ、カウント比較回路１０７へ出力する。カウント値比較回路１０７では、現在のカウント値９と１Ｈ前のカウント値１０とを比較する。その結果、現在のカウント値＝１Ｈ前のカウント値２であれば、比較したカウント値２を入力されているＨＳＹＮＣ１の正しい周波数測定結果とみなし、実施の形態１と同様に、同期信号識別信号４を同期信号識別回路１０４に、パルス幅設定信号６をマスクパルス発生回路１０２へ出力する。現在のカウント値９と１Ｈ前のカウント値１０が一致しなかった場合は、同期信号識別信号４およびパルス幅設定信号６とも出力せず、再び次のカウント値２の比較を行う。
【００４１】
上記のように、ＨＳＹＮＣ１の周波数の測定結果を２Ｈ連続し、両カウント値が一致したときのみ、同期信号識別信号４およびパルス幅設定信号６を出力するので、入力されるＨＳＹＮＣ１に対して精度のよい最適な幅のマスクパルス１１をマスクパルス発生回路１０２は出力することができる。
【００４２】
本実施の形態では、ＨＳＹＮＣ１の周波数を測定結果であるカウント値２を２回連続して一致した時点で、正しい測定結果とみなし、そのカウント値にもとづいて、マスクパルス１１を発生するような構成としたが、２回連続でなくてもよく、３回連続、あるいは４回連続といった複数回の連続した比較動作を行うことにより、さらに精度のよい測定結果を得ることができ、かつ最適な幅のマスクパルス１１を得ることができる。
【００４３】
また、上記実施の形態では、周波数の測定結果を２回連続、あるいは複数回連続して一致したときのみ、正しい周波数の測定結果としたが、必ずしも連続である必要はなく、ある一定の法則にしたがった比較結果でも同等の効果を得ることができる。
【００４４】
例えば、１０回連続して比較したうち、６回以上一致した場合はその測定結果を入力されたＨＳＹＮＣ１の周波数測定結果とみなし、６回以上一致したカウント値２にもとづいて、最適な幅のマスクパルス１１を出力することができる。このように、一定の法則にしたがって、ＨＳＹＮＣ１の周期を複数回測定することにより、本映像信号処理装置に入力されている信号が切換わる等して、大きくＨＳＹＮＣ１の周期が変動しても、それをノイズとみなすことなく自動的に変動した後の周波数に対応した最適な幅のマスクパルス１１を出力することができる。
【００４５】
また、上記実施の形態では、ＨＳＹＮＣ１の極性が負極性の場合について説明したが、正極性の場合についてでもよい。同様にマスクパルス１１等、実施の形態中で説明した信号の極性については、あくまでも一例であり、他の極性を用いても同様の効果を得ることが出来る。
【００４６】
さらに、上記実施の形態ではパルス発生用カウンタ１０１が、“０”→“１”→“２”…とカウントアップするいわゆるアップカウンタの構成になっているが、ダウンカウンタの構成にしても、同様の効果を得ることが出来る。
【００４７】
また、上記実施の形態ではＨＳＹＮＣのノイズを除去する場合について説明したが、図３における１Ｈ遅延回路１０８でカウント値を１Ｖ期間遅延させる１Ｖ遅延回路というような回路に変更すれば、ＶＳＹＮＣのノイズを除去する場合についても同様の効果を得ることが出来る。
【００４８】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００４９】
カウント手段から出力されたカウント値を入力し、上記映像同期信号における1周期前のカウント値を記憶するカウント値記憶手段と、該カウント値記憶手段からの出力によって、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値前後となる所定のカウント間隔以外をマスキングするマスクパルスを発生するマスクパルス発生手段とを備えたことによって、回路構成ならびにノイズ除去を実現するシーケンスを従来に比べて大幅に簡素化できる。
【００５０】
また、上記映像同期信号が水平同期信号または垂直同期信号の少なくとも１つであることによって、現行の映像装置に対応できる。
【００５１】
さらに、上記カウント値記憶手段が、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値であるときに同期信号識別信号を出力し、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値となる所定カウント間隔前にパルス幅設定信号を出力することによって、最適なマスキングができる。
【００５２】
また、上記同期信号識別手段が、上記同期信号識別信号により上記映像同期信号に対応して上記カウント手段をリセットすることにより確実なリセットができる。
【００５３】
さらにまた、マスクパルス発生手段が、上記パルス幅設定信号と上記カウント手段の出力に基づいて上記マスクパルスを発生することによって、最適なマスク幅を設定できる。
【００５４】
また、上記カウント値記憶手段が、上記カウント手段から出力されたカウント値を入力し、上記映像同期信号における1周期前のカウント値と２周期前のカウント値とを記憶し、上記マスクパルス発生手段が、上記カウント値記憶手段からの出力によって、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値と上記２周期前のカウント値との前後となる所定のカウント間隔以外をマスキングするマスクパルスを発生することにより、ノイズの除去をより確実にできる。
【００５５】
さらに、カウントステップから出力されたカウント値を入力し、上記映像同期信号における1周期前のカウント値を記憶するカウント記憶手段ステップと、該カウント記憶ステップからの出力によって、上記映像同期信号の現周期のカウント値が上記１周期前のカウント値前後となる所定のカウント間隔以外をマスキングするマスクパルスを発生するマスクパルス発生ステップと、上記映像同期信号を上記マスクパルスによってマスキングするマスクステップとを備えたことにより、簡易なシーケンスでノイズ除去が行える。
【図面の簡単な説明】
【図１】実施の形態１における映像信号処理装置のブロック図である。
【図２】実施の形態１における映像信号処理装置の動作を説明するタイミングチャートである。
【図３】実施の形態２における映像信号処理装置のブロック図である。
【図４】実施の形態２における映像信号処理装置の動作を説明するタイミングチャートである。
【図５】従来技術における映像信号処理装置のブロック図である。
【図６】従来技術における映像信号処理装置の動作を説明するタイミングチャートである。
【符号の説明】
１ＨＳＹＮＣ、２カウント値、３入力同期クロック、４同期信号識別信号、５リセットパルス、６パルス幅設定信号、７マスクパルス、８マスクＨＳＹＮＣ、９現在のカウント値、１０１Ｈ目のカウント値、１１マスクパルス、１２マスクＨＳＹＮＣ、１０１パルス発生カウンタ、１０２マスクパルス発生回路、１０３カウント値記憶回路、１０４同期信号識別回路、１０５マスク回路、１０６カウント値記憶回路、１０７カウント値比較回路、１０８１Ｈ遅延回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an input synchronization signal processing portion in a video signal processing apparatus such as a projector or a monitor that processes a video signal using a video synchronization signal such as a vertical synchronization signal or a horizontal synchronization signal.
[0002]
[Prior art]
FIG. 5 is a block diagram showing a conventional video signal processing apparatus. In the figure, 201 is a frequency measurement counter that counts the frequency of a horizontal synchronization signal (hereinafter referred to as HSYNC1), which is an input video synchronization signal, using a fixed clock 3, and outputs a frequency measurement result 14, 202 is a microcomputer, 101 is a pulse generation counter that counts using the input synchronization clock 3 synchronized with the HSYNC 1, and 203 is a count value 2 input from the pulse generation counter and a noise mask width setting count value 15 set by the microcomputer 202. Based on the mask pulse generating circuit for generating the mask pulse 11, 105 is a mask circuit for masking the noise of the HSYNC 1 using the mask pulse 11, and 204 is the HSYNC 1 except for the section for masking the noise based on the mask pulse 11. Reset pulse of the above counter 5 A reset pulse generating circuit for generating.
[0003]
Regarding the operation of the video signal processing apparatus, first, HSYNC1 is input to the frequency measurement counter 201, and the frequency is measured by the counter using a fixed clock. For example, assuming that the frequency of the fixed clock 13 is 65 MHz and the frequency of the input HSYNC 1 is 64 KHz, 65 MHz ÷ 64 KHz = about 1015. 1015 is output as the frequency measurement result 15 as the frequency measurement result and input to the microcomputer 202. Based on the numerical value of the frequency measurement result 15, the microcomputer 202 calculates the optimum mask pulse width at the frequency of the input synchronous clock 3 used in the counter for actually generating the mask pulse 16, and sets the result as the noise mask width setting. The count value 15 is input to the mask pulse generation circuit 203.
[0004]
The pulse generation counter 101 counts the input synchronization clock 3 after being reset by a reset pulse 5 output from a reset pulse generation circuit 204 described later. Further, the reset pulse 5 is configured to be generated based on the masked HSYNC 1 by a mask pulse 16 to be described later, and the pulse generation counter 101 is not reset by noise that is a pulse other than the HSYNC 1. It has a configuration.
[0005]
In the above configuration, the pulse generation counter 101 is reset only by the HSYNC 1 and counts in the horizontal direction by the input synchronization clock 3. The count value 2 output from the pulse generation counter 101 is input to the mask pulse generation circuit 203. Further, the mask pulse generation circuit 203 generates a mask pulse 16 by comparing the count value 2 with the noise mask width setting count value 15. The mask circuit 105 masks the input HSYNC 1 with the mask pulse 16 and outputs it to the video signal processing.
[0006]
FIG. 6 shows a timing chart based on the above configuration. In the figure, the pulse generation counter 101 reset by the falling edge of HSYNC 1 is counted from 0 to N (N is an integer of 0 or more) by the input synchronous clock 3. Here, N−1 of the noise mask width setting count value 15 from the microcomputer 202 and the count value 2 from the pulse generation counter 101 are input to the mask pulse generation circuit 203 and the count value 2 becomes 1. The time point mask pulse 16 is set from “L” to “H”, and is set from “H” to “L” when the count value 2 becomes N−1. This mask pulse 16 is input to the mask circuit 105. For example, the mask circuit 105 has an OR circuit configuration, and the noise is removed by fixing the section where the mask pulse 16 is “H” to “H”.
[0007]
[Problems to be solved by the invention]
Since the conventional video signal processing apparatus is configured as described above, in order to generate a noise removal signal having an optimum frequency with respect to the frequency of the input video synchronization signal, the frequency of the input synchronization signal is set. A circuit configuration and a sequence for realizing noise removal, such as a counter for measuring, a counter for generating a noise removal signal, and a calculation means for calculating the timing for generating the noise removal signal from the values of both counters are required. There was a problem that was very complicated.
[0008]
The present invention has been made to solve the above-described problems. By combining a counter for measuring the frequency of an arbitrary synchronizing signal inputted with a counter for generating a noise removal signal, the circuit configuration and noise can be obtained. An object is to greatly simplify the sequence for realizing the removal compared to the conventional one.
[0009]
[Means for Solving the Problems]
In the video signal processing apparatus according to the present invention, a clock that is synchronized with the video synchronization signal is input, the counting means that counts the number of clocks corresponding to one period of the video synchronization signal, and the video synchronization signal Synchronization signal identifying means for resetting the counting means, count value storage means for inputting the count value output from the counting means, and storing the count value of the previous period in the video synchronization signal, and the count value storage Mask pulse generating means for generating a mask pulse for masking other than a predetermined count interval in which the count value of the current period of the video synchronization signal is around the count value of the previous period by the output from the means; and the video synchronization signal And a mask means for masking with a mask pulse.
[0010]
The video synchronization signal is at least one of a horizontal synchronization signal and a vertical synchronization signal.
[0011]
Further, the count value storage means outputs a synchronization signal identification signal when the count value of the current cycle of the video synchronization signal is the count value of the previous cycle, and the count value of the current cycle of the video synchronization signal is The pulse width setting signal is output before a predetermined count interval that becomes the count value of the previous cycle.
[0012]
The synchronization signal identification means resets the counting means in response to the video synchronization signal by the synchronization signal identification signal.
[0013]
Further, the mask pulse generating means generates the mask pulse based on the pulse width setting signal and the output of the counting means.
[0014]
The count value storage means inputs the count value output from the count means, stores the count value of the previous period and the count value of the previous period in the video synchronization signal, and the mask pulse generation means. However, by the output from the count value storage means, the count value of the current period of the video synchronization signal is masked except for a predetermined count interval before and after the count value of the previous cycle and the count value of the previous two cycles. A mask pulse is generated.
[0015]
Further, in the video signal processing method according to the present invention, a clock synchronized with the video synchronization signal is input, a counting step for counting the number of clocks corresponding to one period of the video synchronization signal, and output from the counting step The count value is input, and the count storage means step for storing the count value of the previous period in the video synchronization signal and the output from the count storage step make the count value of the current period of the video synchronization signal 1 A mask pulse generating step for generating a mask pulse for masking other than a predetermined count interval before and after the count value before the cycle, and a mask step for masking the video synchronization signal with the mask pulse are provided.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a block diagram of a video signal processing apparatus according to Embodiment 1 of the present invention. In the figure, 101 has a function of a counting means for inputting a clock synchronized with the video synchronization signal and counting the number of clocks corresponding to one period of the video synchronization signal, and the falling edge of the input HSYNC1. A pulse generation counter that is reset at the timing and counts by the input synchronization clock 3 synchronized with HSYNC1, 103 receives the count value output from the count means, and stores the count value of the previous period in the video synchronization signal This is a count value storage circuit that has a function of a count value storage means and stores the count value 2 when the pulse generation counter 101 is reset at the falling edge timing of HSYNC1.
[0017]
Reference numeral 102 denotes a mask pulse generating means for generating a mask pulse for masking other than a predetermined count interval in which the count value of the current period of the video synchronization signal is around the count value of the previous period by the output from the count value storage means. It has a function and aims to remove noise mixed in HSYNC 1 based on the count value 2 output from the pulse generation counter 101 and the pulse width setting signal 6 output from the count value storage circuit 103. This is a mask pulse generation circuit for generating a mask pulse 7.
[0018]
A mask circuit 105 has a function of mask means for masking the video synchronization signal with the mask pulse 7, and based on the mask pulse 7 output from the mask pulse generation circuit 102, a mask circuit for removing noise mixed in the input HSYNC 1. 104 has a function of synchronization signal identification means for resetting the counting means in response to the video synchronization signal by the synchronization signal identification signal 4, and is input by the synchronization signal identification signal 4 output from the count value storage circuit 103. This is a synchronization signal identification circuit that discriminates the noise mixed in HSYNC1 from the original HSYNC1 and generates a reset signal of the pulse generation counter 101.
[0019]
Next, the operation will be described. The pulse generation counter 101 resets the count value 2 to “0” by the reset pulse 5 output from the synchronization signal identification circuit 104. Thereafter, it counts up by the input synchronization clock 3 synchronized with the input HSYNC 1 and outputs the count value 2 to the mask pulse generation circuit 102 and the count value storage circuit 103.
[0020]
The count value storage circuit 103 receives HSYNC1 at the same time, and stores the count value 2 at the timing of the falling edge of HSYNC1. Thereafter, the synchronization signal identification signal 4 is output to the synchronization signal identification circuit 104 at the timing when the same count value 2 is input again. At the same time, a pulse width setting signal 6 for setting the width of the mask pulse 7 is output to the mask pulse generating circuit 102.
[0021]
In the synchronization signal identification circuit 104, only the pulse input at the timing when the synchronization signal identification signal 4 is active is identified as HSYNC1, and the reset pulse 5 is output to the pulse generation counter 101.
[0022]
The mask pulse generation circuit 102 determines the timing for generating the mask pulse 7 in advance based on the input count value 2, and generates the mask pulse 7 according to the timing. The mask circuit 105 masks the input HSYNC 1 at the timing of the input mask pulse 7 and outputs a mask HSYNC 8 which is the masked HSYNC to the subsequent signal processing.
[0023]
FIG. 2 is a timing chart showing a specific operation of the present embodiment. In the figure, the case where the timing of the falling edge of HSYNC1 from the initial state occurs four times from (1) to (4) is displayed. In a steady state after timing (3) of the falling edge of HSYNC1, the count value 2 of the pulse generation counter 101 is reset at the timing of the falling edge of HSYNC1. The count value storage circuit 103 stores N (N is an integer of 0 or more), which is the count value 2 at this time. Thereafter, when the count value 2 again becomes N, the count value storage circuit 103 sets the synchronization signal identification signal 4 to “H” and outputs it. The synchronization signal identification circuit 104 is configured to output a negative-polarity pulse that becomes the reset pulse 5 when the falling edge of HSYNC is input only when the synchronization signal identification signal 4 is “H”. That is, the counter is not reset by a negative pulse (so-called noise) other than HSYNC1, and N of the count value 2 indicates the measurement result of the frequency of the input HSYNC1. ,
[0024]
The mask pulse generation circuit 102 outputs a mask pulse 7 based on the input count value 2. Here, although it is an effective width of the mask pulse 7, it is impossible to predict at which timing the noise is mixed. Therefore, it is preferable to set the mask width so that the sections other than the falling edge of HSYNC1, the rising edge, or both edges can be masked as long as possible. In the present embodiment, a method for generating a mask pulse 7 having a width capable of masking a portion other than the falling edge of HSYNC 1 as much as possible will be specifically described.
[0025]
The mask pulse 7 is set to “L” → “H” when the count value 2 is “1” with respect to the HSYNC 1 of an arbitrary frequency, that is, immediately after being reset by the timing of the falling edge of the HSYNC 1. Next, in the count value storage circuit 103, the count value 2 of the pulse generation counter 101 reset at the timing of the falling edge of HSYNC1 stores N, but a value obtained by subtracting 1 from this N value, that is, N The pulse width setting signal 6 is output at the timing of -1. When the pulse of the pulse width setting signal 6 is active, that is, at the timing of “H”, the mask pulse 7 is set from “H” to “L”.
[0026]
As described above, the mask pulse 7 has a width for masking the section excluding the falling edge of HSYNC1 as long as possible. The mask circuit 105 takes an OR gate with the input HSYNC1 and a part other than the falling edge of HSYNC1. Is fixed to “H” to achieve noise removal.
[0027]
Now, the initial setting in this video apparatus represents from the time of input of HSYNC1, HSYNC1 is “H”, the count value 2 is none, the synchronization signal identification signal 4 is “L”, the reset pulse 5 is “H”, The mask pulse 7 is “L”. In the figure, at the timing (1) which is the first falling edge of HSYNC1, the count value storage circuit 103 does not store the count value 2, and the synchronization signal identification signal 4 and the pulse width setting signal 6 are not output. The reset pulse 5 is not output from the signal identification circuit 104. Therefore, the mask pulse 7 is not output from the mask pulse generation circuit 102, and HSYNC1 is output from the mask circuit 105 as it is.
[0028]
Next, at the timing (2) that is the second falling edge of HSYNC1, N of the count value 2 is stored in the count value storage circuit 103 for the first time, so that the synchronization signal identification signal 4 and the pulse width setting signal 6 Is not output, and the reset signal 5 is not output from the synchronization signal identification circuit 104. Therefore, the mask pulse 7 is not output from the mask pulse generation circuit 102, and HSYNC1 is output from the mask circuit 105 as it is. The count value 2 before the timing (3) is N−1 and the pulse of the pulse width setting signal 6 is active, that is, the timing of “H”, but since the mask pulse 7 is “L”, it remains as it is.
[0029]
Next, at the timing (3) which is the third falling edge of HSYNC1, since the count value 2 is stored in the count value storage circuit 103, the synchronization signal identification signal 4 and the pulse width setting signal 6 are The reset pulse 5 is output from the synchronization signal identification circuit 104. Therefore, the mask pulse 7 is output from the mask pulse generation circuit 102, and the masked mask HSYNC 8 is output from the mask circuit 105.
[0030]
Therefore, in the initial state, noise remains until the third time of HSYNC1, but there is no influence on the image by making the remaining noise portion outside the effective screen. Further, even when the frequency of HSYNC1 changes greatly, there are places where masking cannot be performed in the initial stage, but this can be solved by taking an effective screen.
[0031]
In the above-described embodiment, the case where a section as long as possible excluding the falling edge of HSYNC1 is masked has been described. However, depending on the subsequent system, the rising edge of HSYNC1 or a portion excluding both the falling edge and the rising edge It is good also as a structure which masks.
[0032]
In the above embodiment, when the count value 2 output by the pulse generation counter 101 is 1, the mask pulse 7 is changed from “L” to “H”, and the count value 2 at the time of reset is N. At time N−1, the mask pulse 7 is set from “H” to “L”, but the mask pulse 7 may be set according to another count value 2.
[0033]
Furthermore, although the case where the polarity of HSYNC1 was negative polarity was demonstrated in the said embodiment, the case of positive polarity may be sufficient. Similarly, the polarity of the signal described in the embodiment such as the mask pulse 7 is merely an example, and the same effect can be obtained even if other polarities are used.
[0034]
In the above embodiment, the pulse generation counter 101 has a so-called up-counter configuration that counts up from “0” → “1” → “2”... Similar effects can be obtained.
[0035]
Furthermore, although the case where the noise of HSYNC is removed has been described in the above embodiment, the same effect can be obtained when the noise of a vertical synchronization signal (hereinafter referred to as VSYNC) is removed as a video synchronization signal. .
[0036]
The video signal processing method according to the present embodiment receives a clock synchronized with the video synchronization signal, counts the number of clocks corresponding to one period of the video synchronization signal, and outputs from the counting step. The count value is input, and the count storage means step for storing the count value of the previous period in the video synchronization signal and the output from the count storage step, the count value of the current period of the video synchronization signal becomes 1 A mask pulse generating step for generating a mask pulse for masking other than a predetermined count interval before and after the count value before the cycle, and a mask step for masking the video synchronization signal with the mask pulse
It is equipped with.
[0037]
Embodiment 2. FIG.
FIG. 3 is a block diagram of the video signal processing apparatus according to the second embodiment of the present invention, in which the count value storage means inputs the count value output from the count means and counts one period before in the video synchronization signal. And the count value of two cycles before are stored, and the mask pulse generation means outputs the count value of the current cycle of the video synchronization signal from the count value of the previous cycle and two cycles before by the output from the count value storage means. A mask pulse for masking other than a predetermined count interval before and after the count value is generated.
[0038]
In the figure, reference numerals 101, 102, 104, and 105 denote the same operations as those in the first embodiment. 106 is a count value storage circuit that stores the count value output from the pulse generation counter 101 and the count value at the time when the HSYNC1 that is input is reset at the falling edge of HSYNC1, and 107 is the count value storage circuit. The output count value is compared with the count value before 1H output from the 1H delay circuit 108, which will be described later, and it is determined as the measurement result of the frequency of HSYNC that is input only when both count values match. As in the first embodiment, the count value comparison circuit 108 outputs a synchronization signal identification signal and a pulse setting signal, and is a 1H delay circuit that delays the count value output from the count value storage circuit 106 for a 1H period.
[0039]
FIG. 4 is a timing chart showing the operation of the second embodiment. The operation of the second embodiment will be specifically described with reference to FIG. The count value storage circuit 106 stores the count value input from the pulse generation counter 101 at the time when the count value is reset at the falling edge of HSYNC until the next falling edge of HSYNC is input. That is, the count value at the time of reset is stored for 1H period. Next, the stored count value is output to the count value comparison circuit 107 and the 1H delay circuit 108.
[0040]
The 1H delay circuit 108 delays the count value output every 1H from the count value storage circuit 106, that is, the current count value 9, which is the current period of the video synchronization signal, and outputs it to the count comparison circuit 107. The count value comparison circuit 107 compares the current count value 9 with the count value 10 before 1H. As a result, if the current count value = 1 is the count value 2 before 1H, the compared count value 2 is regarded as the correct frequency measurement result of the input HSYNC 1 and, as in the first embodiment, the synchronization signal identification signal 4 Are output to the synchronization signal identification circuit 104 and the pulse width setting signal 6 is output to the mask pulse generation circuit 102. If the current count value 9 and the count value 10 before 1H do not match, neither the synchronization signal identification signal 4 nor the pulse width setting signal 6 is output, and the next count value 2 is compared again.
[0041]
As described above, the measurement result of the frequency of HSYNC1 is continuous for 2H, and the synchronization signal identification signal 4 and the pulse width setting signal 6 are output only when both count values match. The mask pulse generation circuit 102 can output a mask pulse 11 having a good optimum width.
[0042]
In the present embodiment, the frequency of HSYNC1 is regarded as a correct measurement result when the count value 2 as the measurement result is matched twice in succession, and the mask pulse 11 is generated based on the count value. However, it does not have to be 2 consecutive times, and by performing multiple consecutive comparison operations such as 3 consecutive times or 4 consecutive times, a more accurate measurement result can be obtained and the optimum width The mask pulse 11 can be obtained.
[0043]
In the above embodiment, only when the frequency measurement results coincide with each other twice or consecutively, the correct frequency measurement results are obtained. Therefore, the same effect can be obtained even in the comparison result.
[0044]
For example, if ten or more coincides among ten consecutive comparisons, the measurement result is regarded as the frequency measurement result of the input HSYNC1, and the mask with the optimum width is based on the count value 2 that coincides six or more times. Pulse 11 can be output. In this way, even if the cycle of HSYNC1 fluctuates greatly by measuring the cycle of HSYNC1 a plurality of times according to a certain law, the signal input to this video signal processing device is switched, etc. Can be output without considering the noise as a mask pulse 11 having an optimum width corresponding to the frequency after being automatically changed.
[0045]
Moreover, although the case where the polarity of HSYNC1 was negative polarity was demonstrated in the said embodiment, the case of positive polarity may be sufficient. Similarly, the polarity of the signal described in the embodiment such as the mask pulse 11 is merely an example, and the same effect can be obtained even if other polarities are used.
[0046]
Further, in the above embodiment, the pulse generation counter 101 has a so-called up-counter configuration that counts up from “0” → “1” → “2”... The effect of can be obtained.
[0047]
In the above embodiment, the case of removing the HSYNC noise has been described. However, if the 1H delay circuit 108 in FIG. 3 is changed to a circuit such as a 1V delay circuit that delays the count value for a 1V period, the VSYNC noise is reduced. Similar effects can be obtained in the case of removal.
[0048]
【The invention's effect】
Since the present invention is configured as described above, the following effects can be obtained.
[0049]
The count value output from the count means is input, the count value storage means for storing the count value of the previous cycle in the video synchronization signal, and the output from the count value storage means, the current cycle of the video synchronization signal A mask pulse generating means for generating a mask pulse for masking other than a predetermined count interval where the count value is before and after the count value one cycle before the above is provided, so that a circuit configuration and a sequence for realizing noise removal are compared with the conventional one. Can be greatly simplified.
[0050]
In addition, since the video synchronization signal is at least one of a horizontal synchronization signal and a vertical synchronization signal, it is possible to cope with a current video apparatus.
[0051]
Further, the count value storage means outputs a synchronization signal identification signal when the count value of the current cycle of the video synchronization signal is the count value of the previous cycle, and the count value of the current cycle of the video synchronization signal is By outputting the pulse width setting signal before the predetermined count interval that becomes the count value of the previous cycle, optimal masking can be performed.
[0052]
In addition, the synchronization signal identification means can perform a reliable reset by resetting the counting means in response to the video synchronization signal by the synchronization signal identification signal.
[0053]
Furthermore, the mask pulse generating means can set the optimum mask width by generating the mask pulse based on the pulse width setting signal and the output of the counting means.
[0054]
The count value storage means inputs the count value output from the count means, stores the count value of the previous period and the count value of the previous period in the video synchronization signal, and the mask pulse generation means. However, by the output from the count value storage means, the count value of the current period of the video synchronization signal is masked except for a predetermined count interval before and after the count value of the previous cycle and the count value of the previous two cycles. By generating a mask pulse to be performed, noise can be more reliably removed.
[0055]
Further, the count value output from the count step is input, the count storage means step for storing the count value of the previous cycle in the video synchronization signal, and the current cycle of the video synchronization signal by the output from the count storage step A mask pulse generating step for generating a mask pulse for masking other than a predetermined count interval in which the count value is around the count value of the previous cycle, and a mask step for masking the video synchronization signal with the mask pulse. Thus, noise can be removed with a simple sequence.
[Brief description of the drawings]
FIG. 1 is a block diagram of a video signal processing apparatus according to a first embodiment.
2 is a timing chart for explaining the operation of the video signal processing apparatus according to Embodiment 1. FIG.
3 is a block diagram of a video signal processing apparatus according to Embodiment 2. FIG.
4 is a timing chart for explaining the operation of the video signal processing apparatus according to Embodiment 2. FIG.
FIG. 5 is a block diagram of a video signal processing apparatus in the prior art.
FIG. 6 is a timing chart for explaining the operation of the video signal processing apparatus in the prior art.
[Explanation of symbols]
1 HSYNC, 2 count value, 3 input sync clock, 4 sync signal identification signal, 5 reset pulse, 6 pulse width setting signal, 7 mask pulse, 8 mask HSYNC, 9 current count value, 10 1H count value, 11 Mask pulse, 12 mask HSYNC, 101 pulse generation counter, 102 mask pulse generation circuit, 103 count value storage circuit, 104 synchronization signal identification circuit, 105 mask circuit, 106 count value storage circuit, 107 count value comparison circuit, 108 1H delay circuit .

Claims

Counting means for inputting a clock synchronized with the video synchronization signal and counting the number of clocks corresponding to one period of the video synchronization signal;
Synchronization signal identifying means for resetting the counting means in response to the video synchronization signal;
Count value storage means for inputting the count value output from the count means and storing the count value of the previous period in the video synchronization signal;
Mask pulse generating means for generating a mask pulse for masking other than a predetermined count interval in which the count value of the current period of the video synchronization signal is around the count value of the previous period by the output from the count value storage means;
A video signal processing apparatus comprising mask means for masking the video synchronization signal with the mask pulse.

2. The video signal processing apparatus according to claim 1, wherein the video synchronization signal is at least one of a horizontal synchronization signal and a vertical synchronization signal.

The count value storage means outputs a synchronization signal identification signal to the synchronization signal identification means when the count value of the current period of the video synchronization signal is the count value of the previous period, and the current period of the video synchronization signal 2. The video signal processing apparatus according to claim 1, wherein a pulse width setting signal is output before a predetermined count interval in which the count value of 1 is the count value of the previous cycle.

4. The video signal processing apparatus according to claim 1, wherein the synchronization signal identification unit resets the counting unit in response to the video synchronization signal by the synchronization signal identification signal.

5. The video signal processing apparatus according to claim 1, wherein the mask pulse generating means generates the mask pulse based on the pulse width setting signal and the output of the counting means.

The count value storage means inputs the count value output from the count means, stores the count value of one cycle before and the count value of two cycles before in the video synchronization signal,
When the mask pulse generating means outputs an output from the count value storing means, a count value of the current period of the video synchronization signal is a predetermined value before and after the count value of the previous cycle and the count value of the previous two cycles. 2. The video signal processing apparatus according to claim 1, wherein a mask pulse for masking other than the count interval is generated.

A count step of inputting a clock synchronized with the video synchronization signal and counting the number of clocks corresponding to one period of the video synchronization signal;
A count storage means step for inputting the count value output from the count step and storing the count value of the previous period in the video synchronization signal;
A mask pulse generating step for generating a mask pulse for masking other than a predetermined count interval in which the count value of the current period of the video synchronization signal is around the count value of the previous period by the output from the count storing step;
A video signal processing method comprising: a mask step of masking the video synchronization signal with the mask pulse.