JP4453978B2 - 電子ビーム・リソグラフィの近接効果低減方法 - Google Patents

Description

本発明は、電子ビーム・リソグラフィに関し、より詳細にはレジスト材料内に描画されるフィーチャまたは線の解像度および忠実度を向上させるために電子ビーム散乱に付随する近接効果を低減する方法に関する。

電子ビーム・リソグラフィ（「ｅ−ビーム」リソグラフィ）は、基板上に存在するポリマー・レジストの被膜を電子ビームに露光し、それによって、ビームに露光されたポリマーの分子鎖を壊すことに関与する。ポジ・レジストの場合、ポリマーの露光部分は溶媒に対する溶解度が増大し、その結果、露光部分に溶媒を接触させることによってレジストの選択的な溶解すなわちエッチングが起きてレジスト中にトレンチやボイドなどの空の空間が作り出される。これらの空間を金属で充填し、次いで残された（露光されていない）レジストを除去することによって、様々な微小電子用に適する金属構造が製作できる。進歩したフォトリソグラフィ・マスクおよびテスト構造は、一般に電子ビーム・リソグラフィを使用して製作される。

レジストは、電子がレジストを通過する際に電子との相互作用から生じるエネルギーの堆積に敏感であるので、電子ビーム・リソグラフィで実現できる解像度は、第１近似では、入射ｅ−ビームのスポット・サイズによって制限される。しかし、実際には、電子散乱によってスポット・サイズを超えた露光領域の広がりが生じる。広がりの一形態は「前方（forward）散乱」として知られており、電子がレジストを通過するとき小角で散乱される場合に生じる。これは図１に示されており、基板３２の上に位置するレジスト２６に入る入射ｅ−ビーム２０を示している。レジスト２６内への入射ビーム２０は、非弾性（inelastic）散乱事象３６（ならびに弾性散乱事象）を受け、それによって二次電子が生成され、電子ビームが屈折される。前方散乱による有効ビーム直径のナノメートルで表した増加分は、経験的に次式、
ｄ_ｆ＝０．９（Ｒ_ｔ／Ｖ_ｂ）^１．５
で与えられ、式中Ｒ_ｔはナノメートルで表したレジスト厚さであり、Ｖ_ｂはキロボルトで表したビーム電圧である。したがって、可能な限り薄いレジストおよび利用できる最大の加速電圧を使用することによって前方散乱を軽減させることができる。この広がり効果は厚いレジストの場合に重要であるが、高エネルギーの薄いレジストの場合には比較的重要ではない。さらに、この種類の散乱から生じる広がりは、レジストの固有分解能に比べてしばしば小さい。

第２のより厄介な電子が関与する散乱形態も図１に示されている。ビーム２０が基板３２に入った後で、ビームは様々な弾性散乱事象４０、４２、４４（ならびに非弾性散乱事象）を受け、レジスト２６に戻る前に大角で基板３２を経て後戻りすることがある。これらのいわゆる「後方散乱（backscattered）」電子は以下のようにして生じる。ビーム２０の電子が基板３２に入る（enter）と、それらは一連の散乱事象を受け、その際に最終的に停止する前にエネルギーを失う。電子ビーム・リソグラフィ装置で一般的に使用されるエネルギーの範囲、すなわち、２０〜１００ｋｅＶの場合、全路長は数百ミクロンになり得る。電子散乱が弾性的で、その結果、方向の変化が生じることがあり、あるいは、非弾性的で、その結果、方向の変化および２次電子の生成が生じることがある。一般に、散乱角は非弾性散乱の場合より弾性散乱の場合の方が大きい。

さらに、散乱事象の際、電子が受ける様々なエネルギー損失プロセスは連続的なエネルギー損失機構（いわゆる「連続減速近似」、たとえば、エイチ・エイ・ベーテ（H.A. Bethe）物理学ハンドブック（Handbook of Physics）第２４巻、スプリンガー、ベルリン、１９３３年）によって正確に説明でき、その結果、電子がその中を移動する材料中にエネルギーが堆積される。これらの物理現象の結果、レジスト２６は、電子ビームがレジストに入る電子ビーム２０のスポット・サイズ自体より何桁も大きい断面積の上に「露光され（exposed）」、したがって、その内部にエネルギーが堆積される。この原因は、しばしば、近接効果（proximityeffects）と言われる。レジスト中に複雑なパターンを画定するとき、高度なプロトタイプ製作およびマスク作製に必要なパターンの忠実度（すなわち、意図したパターンからのずれのなさ）を維持するために直接露光を低減させることによってこの近接効果を補正しなくてはならない。レジスト２６中に堆積されるエネルギーの分布は、入射ビーム・スポットからの距離の関数としてモンテ・カルロ法を使用してシミュレーションすることができる。

モンテ・カルロ・シュミレーション技法の膨大な文献が、書籍、ならびに、真空科学および技術ジャーナル（Journal of Vacuum Science and Technology）、特に各年の１１月／１２月号などに載っている。（たとえば、シー・アール・ケイ・マリアン（C.R.K.Marrian）らの真空科学および技術ジャーナル（J. Vac. Sci. Technol）、Ｂ１４、３８６４〜３８６９ページ、１９９６年、ならびに、ディー・エフ・カイザー（D.F.Kyser）およびエヌ・エス・ビスワナサン（N.S. Viswanathan）の真空科学および技術ジャーナル、第１２巻、１３０５〜１３０８ページ、１９７５年参照。また、アール・ジェイ・ホーリルーク（R.J.Hawryluk）らの、ジャーナル・オブ・アプライド・フィジックス（J. Appl. Phys）４５、２５５１〜２５６６ページ、１９７４年、アール・シミズ（R.Shimizu）らの、レポート・プログレス・フィジックス（Rep. Prog. Phys）５５、４８７〜５３１ページ、１９９２年、および、ジー・ジェイ・ディング（Z.J.Ding）らの、スキャニング（Scanning）１８、９２〜１１３ページ、１９９６年参照。）近接効果を補正する数多くの手法が採用されてきた。しかし彼らは皆、近接効果の補正が数学的に不良設定問題であるために悩まされた。というのは、完全な解決法はレジストに負の露光線量の印加が必要とされ（すなわち、理論的には、エネルギーをレジストから取り除かねばならない）、それは物理的には、実現不可能である。この結果、理想的ではなく、コンピュータを極めて多用する解決法となるが、これは問題であり、微小回路およびナノ電子回路の最小フィーチャ寸法が絶えず収縮することによって悪化する。

レジスト２６の後方散乱電子への露光は、小さなフィーチャを描画することができる密度を最終的に制限する、これを説明するためにはレジスト中にドットのアレイを形成する場合を考察されたい。これを実施するために、電子ビームは、所与のドット位置に所望の露光を実現するのに十分長く保持され、次いで次のドット位置に移動されるはずである。しかし、カイザーおよびビスワナサンが実証したように（以上に）、このようなドットが露光される度にドットの位置の周囲のレジストが意図した露光サイトから５ミクロンを超える距離まで約１０^−４に等しい全線量（すなわち、全堆積エネルギー）の露光を受けることが知られている。これは、フィーチャの「ぼけ（blurring）」とみなすことができる。しかし、ドットの密度が、半径５ミクロン以内のドット数が１０^４に近づく点まで増大するにつれて、この間接露光（「ぼけ」効果）は直接露光と匹敵するようになる。この例では、正方形アレイの場合、ドット間隔が９０ｎｍに近づくときこの点に到達する。密度をさらに増大させる試みは、処理ウィンドウが急速に収縮するのでますます難しくなっている。

したがって、近接効果は、高密度の構造を形成するための電子ビーム・リソグラフィの能力を厳しく制限する。この問題を軽減させる１つの方法は、膜または極めて薄い基板を使用することであった。しかし、膜にはマイクロ・エレクトロニクス製造には極めて限定された適用可能性しかない。というのは、それらは十分に大きく作製できず、複雑な構造を形成するのに必要な処理に耐えられないからである。
エイチ・エイ・ベーテ（H.A. Bethe）物理学ハンドブック（Handbookof Physics）第２４巻、１９３３年、スプリンガー、ベルリン シー・アール・ケイ・マリアン（C.R.K. Marrian）らの真空科学および技術ジャーナル（J.Vac. Sci. Technol.）、Ｂ１４、１９９６年、３８６４〜３８６９頁 ディー・エフ・カイザー（D.F. Kyser）、エヌ・エス・ビスワナサン（N.S.Viswanathan）の真空科学および技術ジャーナル（J. Vac. Sci. Technol.）、第１２巻、１９７５年、１３０５〜１３０８頁 アール・ジェイ・ホーリルーク（R.J. Hawryluk）らの、ジャーナル・オブ・アプライド・フィジックス（J.Appl. Phys）４５、１９７４年、２５５１〜２５６６頁 アール・シミズ（R. Shimizu）らの、レポート・プログレス・フィジックス（Rep.Prog. Phys）５５、１９９２年、４８７〜５３１頁 ジー・ジェイ・ディング（Z.J. Ding）らの、スキャニング（Scanning）１８、１９９６年、９２〜１１３頁

固体基板上で用いることができる近接効果低減方法が求められている。本発明は、問題の根本原因、すなわち、入射電子ビームの衝突点から離れた位置のレジスト中へ電子によってエネルギーが堆積される現象を大幅に減少させることによってこの要求を満足させる。本発明は不要な露光の量を減少させるだけではなく、露光がその上に生じる横の広がりも減少させ、それによって、これらの場合においても依然として必要である、近接効果の補正に必要なコンピュータ計算が大幅に低減される。

本発明の好ましい実施形態では、有害な電子後方散乱が生じる領域中または領域近傍に電場を印加することによって、電子散乱に誘導された近接効果を低減させる。直感のみに基づけば、極めて高い電場が必要とされることが推測される。というのは、ｅ−ビーム中の電子は極めて高エネルギー（たとえば、１０ｋｅＶ）になることがあるからである。しかし、本明細書に示された計算結果は、小さな電場でも基板中または下にある構造中で散乱された後レジスト材料中に再度入る電子の数を減少させることができ、それゆえ、これらの後方散乱電子からレジスト材料中に堆積されるエネルギーが減少することを示している。

この技法の成功には、レジストに再度入る後方散乱電子の横方向の運動量（すなわち、レジスト／構造界面に平行な運動量）が高い場合でも、この電子のレジスト／構造界面に垂直な方向の運動量が比較的低いことが寄与していると考えることができる。下にある構造中にその電気力線がレジスト／構造界面に垂直な方向に向く電場を導入する。これは、電子の速度に比較的小さい変化をもたらすが、電子を屈折させてレジストに再度入らないようにする。この結果、近接効果の大きさを大幅に低減させることができる。この技法の１つの利点は、高電位、高電場が一般に必要ではないことである。したがって、本明細書で説明される好ましい方法は、電子ビーム装置をわずかに修正することで既存の工具に適用することができる。さらに、電位が十分低いので、装置の電子光学性能が劣化しない。

本発明の一態様は、レジスト上に電子ビームを向けてレジスト中にパターンを形成するステップを含む方法であり、このパターンにおいては、レジストの下にある構造に少なくともいくつかの電子が入り、この構造によって少なくともいくつかの電子が後方散乱され戻る。さらに、この方法は、レジストに入る後方散乱電子の数を減らすために構造の少なくとも一部分に電場を用いる（employ）ステップを含む。有利なことに、このパターンは、リソグラフィ潜像パターンでよく、そこでレジストの近接露光を低減させることによって、パターン中のフィーチャぼけを低減させるために電場が使用される。このパターンは、１０ｎｍ以上１００ミクロン以下、３０ｎｍ以上５ミクロン以下、３０ｎｍ以上１０００ｎｍ以下、または３０ｎｍ以上１００ｎｍ以下の固有寸法を有する少なくとも１つのフィーチャを含むことができる。有利なことに、構造の表面から構造中に０．５ミクロン以上２０ミクロン以下の距離だけ電場を延ばすことができる。また、有利なことに、構造上面の下５ｎｍから始めて５００ｎｍの深さまで構造に電場を印加することもできる。内部にレジストが存在する層にほぼ垂直な方向に電場を向けることが好ましい。また、有利なことに電場によって後方散乱電子を屈折させて電子がレジスト中に入らないようにし、この電場によってレジストに入る後方散乱電子の割合を少なくとも３０％、５０％、あるいは９０％も低下させることができる。

この方法の好ましい実施態様においては、構造が、絶縁層によって分離された２つの導電層を含み、この２つの導電層上に電場を印加する。この絶縁層は、別の処理の後で、所望のパターン付き構造の一部分になることができ、この絶縁層は、結像層を含む２層レジスト構造の一部分になることができる。この構造中で、後に絶縁層中に転写されるパターンが、電子ビームによって結像層中に作り出される。この方法の好ましい実施態様においては、構造が、導電層または金属層、およびその上に電位が印加される基板材料を含むことができる。この方法の好ましい実施態様においては、導電膜がレジストを覆い、電位をこの導電膜と構造の間に印加して電場がレジスト中を通過するようにする。

本発明の別の態様は、別の方向に伝播する電子をこのレジストに入らないようにするためにレジスト近傍に電場を形成しながら、レジスト中のリソグラフィ潜像パターンを形成するように、第１の方向に伝播する電子ビームをレジスト上に向けるステップを含む方法である。前記別の方向に伝播する電子は、有利なことに、レジストの下にある基板から後方に散乱されたビームからの電子でよい。

本発明の別の態様は、下地構造と接触しているレジストの層を準備する（provide）ステップと、この構造に電場を印加するステップとを含む方法である。この方法はさらに、電子ビームでリソグラフィ潜像パターンをレジスト中に描画するステップを含み、電場の強さおよび方向は、構造からレジストに入る後方散乱電子束を減少させ、それによって、パターンの分解能が向上可能になるように選択する。

本発明の他の態様は、構造の上にレジストを含むリソグラフィ装置中の電子束をモデリングする方法である。この方法は、ｅ−ビームとレジストの相互作用をモデリングするステップを含み、構造中の電場を使用して、構造からレジストに入る電子束を減少させる。

他の実施態様では、本明細書で開示されたどんなモデリング方法も実行するためのコンピュータ・プログラム製品、プログラムそのものの、その他に至るものが提供される。

本明細書に開示された本発明の好ましい実施態様は、普通なら、電子ビーム・リソグラフィを用いてレジスト材料中に高解像度で明確に画定されたフィーチャを実現することが困難となるはずの電子散乱効果を軽減させる。基板３２中の原子による電子散乱の挙動をモデリングすることによって（図１参照）、基板への電場の印加が有害な散乱効果を軽減でき、それによって、レジスト２６中に形成されるフィーチャの解像度が向上可能になる様子を実証することができる。原子による電子の散乱は、電子の弾性散乱と非弾性散乱のどちらもが生じ得ること、およびどちらの種類の散乱も材料中を伝播する電子の平均自由工程λに影響をおよぼすことを考慮してモデリングすることができる。全弾性断面積および全非弾性断面積をそれぞれσ^ｅおよびσ^ｉｎで表すと、次式が成立する。
λ^−１＝｛Σ_ｉＮ_ｉ（σ^ｅ _ｉ＋σ^ｉｎ _ｉ）｝ （１）
式中、和は電子が衝突した相異なるタイプの粒子全体についての和であり（そして、これらの相異なる粒子のタイプがそれぞれ断面積を有する）、Ｎｉはタイプ「ｉ」の粒子の数密度を表す。

基板中の電子の軌跡のモデリングは、式（１）を考慮し、散乱から生じるエネルギー損失を計上してモンテ・カルロ統計解析法を適用することによって最も容易になされる。本質的に、多数の電子のそれぞれの経路は、統計的なモデルに入力されたランダムな数を用いて生成される。これは文献に記載されている周知の技法であり、電子ビームから基板内に堆積されるエネルギー計算の、普通なら計算上面倒な問題の正確な物理的説明として受け入れられている。さらに、本明細書で使用されたこの特別なコードは、実験に対して徹底的に較正されており、様々な異なる基板材料を覆うレジスト材料中の高エネルギー電子によって堆積されるエネルギーを決定する際に極めて正確であることが証明されている。使用したこのような１つのモンテ・カルロ統計手法についてのさらなる詳細を、以下に与える。

図２、図３、および図４に示す構成の場合、最大で１００ｋＶまでの様々な入射電子エネルギーに対して、およびこれらの構成のそれぞれの場合の層厚の範囲に対していくつかのシミュレーションを実施した。近接効果によって誘導される電子散乱の減少はどの場合にも認められた。シリコン、アモルファスＳｉＯ_２、石英、およびシリコン・オン・インシュレータ（ＳＯＩ）などの基板を含むレジスト層の下のある点に電場が存在するとき、基板中に高エネルギー・ビームを含む全ての場合にこれらの近接効果が減少することを信じるべき正当な理由がある。図２に、レジスト５０が金属層または導電層５４を覆い、この金属層または導電層５４が、好ましくは絶縁性の基板５８を覆う場合を示す。図３に、レジスト６０が金属層または導電層６４を覆い、この金属層または導電層６４が、好ましくは絶縁性（たとえば、酸化物）であり、非絶縁性基板６８と接触している材料６６を覆う場合を示す。図４に、レジスト７０が第１非絶縁性基板材料７８ａ（たとえば、シリコン）と接触し、この基板材料７８ａが、好ましくは絶縁性であり、非絶縁基板材料７８ｂと接触している材料７６を覆う場合を示す。

図２、図３、および図４にそれぞれ示すような簡単な接続を用いて電圧源８０ａ、８０ｂ、８０ｃを介して電場を印加することができる。ほとんど電流が流れないので、小さなバッテリでも十分である。あるいは、必要な電位を電源装置から供給することもできる。図２、図３、および図４それぞれにおいて、電圧源をレジストがその上に存在する下にある構造の一部分に印加する。図２では、導電層５４および基板５８の下側にリードを接続することによって絶縁基板５８をよぎって電場が生成される。この絶縁基板の下側は、この目的のために、たとえば、下側に薄い導電層（図示せず）を堆積させることによって導電性にされる。図３では、リードを導電層６４および基板６８に接続することによって絶縁体６６をよぎって電場が生成される。図４では、電圧源８０ｃを２つの非絶縁基板材料７８ａおよび７８ｂに印加することによって絶縁体７６をよぎって電場が生成される。判り易くするために、電気力線８２ａ、８２ｂ、および８２ｃをそれぞれ図２、図３、および図４に示す。電圧源８０ａ、８０ｂ、および８０ｃが所望の電場強度を維持するのに十分な電流をもたらすことができれば、絶縁材料５８、６６、および７６を少なくとも部分的に非絶縁性の材料で置き換えることができる。

３０ｋｅＶの直径１０ｎｍの入力電子ビームが５００ｎｍ厚のレジスト層上に向けられ、このレジスト層はシリコン上の１μｍ厚のＳｉ０_２層を覆う場合の一組のシミュレーション結果を図５に示す。本明細書のこのシミュレーションは図３の構成を想定して行なったが、導電層６４を無視した（このことは、この導電層６４の厚さが最大で約１０ｎｍであると仮定することと等価である）。この図は、レジスト層の下の相異なる電場強度に対応する線像分布関数（line spread function）の群を示す。図５は、レジストの単位体積当たり、入射電子当たりに吸収されるエネルギー（ｙ軸に沿ってプロット）と横方向の距離（ｘ軸に沿ってプロット）との両対数グラフであり、この横方向の距離は、入射電子ビームの方向に垂直な面内で測定された距離であって、「ゼロ点」を入射電子ビームの中心にとってあることに留意されたい。図中の各曲線は、基板中の電子散乱の結果レジストが露光される有効ビーム・プロファイルとみなすことができる。図５の最上部の曲線は、電場が導入されない従来技術の状況の有効ビーム・プロファイルである。この曲線の場合、入射電子ビームの中心から何ミクロンものところでレジストの大幅な露光が観察される。高密度のフィーチャ・パターンの場合、近接効果の膨大な補正が必要になるはずである。というのは、直径１０ｎｍの電子ビームが、（入力電子ビームの中心から離れて測定して）横方向に数ミクロンの距離までレジスト材料によって感知されるからである。

図５中の他の曲線は、１μｍのＳｉＯ_２層をよぎって電場を印加する効果を示す。０．０５Ｖ／ｎｍの印加ですら、明らかにレジストへの線量が、横方向に０．１μｍを超える範囲で、大幅に減少する。この１μｍのＳｉＯ_２層をよぎる電場を実現するために必要な電位は５０Ｖと比較的小さい電位であることに留意されたい。印加される電場強度が増大するにつれて近接露光はさらに減少する。しかし、ほんのわずかな強度の電場でもかなりの効果をもたらし、レジスト中のｅ−ビームによって描画されるフィーチャぼけの量を大幅に低下させることが期待される。したがって、このようにして電場を用いることによって、レジスト内に描画することができるフィーチャの密度をかなり増大させることができる。

この改善に関与したと考えられる原因を、図３を参照しながら例として論じる。レジスト６０上に向けられた電子ビーム９０（図２、図４、ならびに、以下の図６、図７、および図８中に図示せず）は導電層６４および絶縁体６６を通過し、基板６８内に進み続ける。ビーム９０中の電子は、図１に示すものと同様な散乱事象を受けることがある。基板６８中の１つまたは複数の散乱事象９２によって電子が絶縁体６６内に再度戻され、この絶縁体内で電子は電気力線８２ｂによって表される電場に遭遇する。しかし、この時点で電子は印加電場によって屈折される。図３に示すように、電子は屈折されて基板６８内に戻ることがあり、絶縁体６６中にエネルギーを引き渡すことがあり、あるいは、電子は導電層６４またはレジスト６０にさえ入ることがあり、そこで電子はレジストを損傷させることがある。しかし、電場印加の効果は、後者の可能性を軽減させることであり、それによって、普通ならフィーチャのぼけに導く近接効果を低減させることによってレジスト６０内に描画されるパターンの忠実度が向上する。

パターン形成されるフォトレジスト表面の下に電場を印加するためには、下にある構造（または少なくともその一部分）が絶縁性であることが好ましい。しかし、これは考えられるほど限定的なものではない。第１に、ｅ−ビーム・リソグラフィによってパターン形成されるマスクは通常、電気絶縁性の石英またはガラス製である。第２に、たとえば、図３、図４に示すように、プロトタイプ製作またはテスト構造が、基板材料の表面の直下または極めて表面近くに絶縁層を含む構造上にしばしば画定される。あるいは、犠牲（sacrificial）絶縁層を付け、パターン形成後に除去することもでき、またはこの犠牲絶縁層を基板の一部分として残すこともできる。

電場を印加した後で、電子ビーム・リソグラフィは普通なら（otherwise）通常通り進行するはずである。図４に関する例として、（清浄化した）基板材料７８ａ上にレジスト７０が被覆される。次いで、このレジストで被覆された基板材料７８ａに予備露光ベーキングがほどこされ、これが電子ビーム・リソグラフィ装置（図示せず）内にロードされる。電位がこの基板材料７８ａに印加され、電場が絶縁層７６をよぎって生成される。電子ビームが、あらかじめ設計によって決められたエネルギー堆積を生成し、リソグラフィ装置のソフトウェアを制御するように、プロファイル・レジストで被覆された試料を満遍なく通過する。露光の後で、試料がリソグラフィ装置から除去され、次いで、所与のレジスト７０に適合するように加熱あるいはその他の方法で処理される。次いで、このレジスト７０は、適切な現像剤で現像され、その結果、「ポジ・レジスト」が使用される場合は露光区域が除去され、「ネガ・レジスト」が使用される場合は非露光区域が除去される。次いで、レジスト中に得られるこのパターンを、様々なパターン複製技法に使用することができる。すなわち、このパターンはエッチング・マスクとして働くことができ、あるいは、堆積被膜のリフト・オフに用いることができる。

好ましくは、電場をレジストで被覆されたワークピース表面直下の領域に電場を印加し、次いで、電子ビーム中の入射高エネルギー電子にこのワークピースを貫通させる。最大貫通深さ（グリン（Ｇｒｕｎ）範囲）は入射電子ビームのエネルギーＥｐに応じて変わりＥｐ^１．７５に比例する。３０ｋＶの電子の場合、この範囲はシリコン中で約１５μｍであり、１００ｋＶの電子の場合、このグリン（Ｇｒｕｎ）範囲は約１００μｍである。しかし、後方散乱電子を最大限の減少を実現するためには、電場をできるだけワークピースの表面近くに印加し、ワークピース中にできるだけ深く印加することが好ましい。具体的な例では、レジストの直下５００ｎｍに位置するＳｉＯ_２の１０００ｎｍにわたって０．１Ｖ／ｎｍの電場を印加すると、後方散乱電子が、３０ｋＶの電子の線源から横方向に１０００ｎｍ離れた場所で少なくとも９０％減少する。

この例では、０．１Ｖ／ｎｍの電場が極めて実質的な効果をもたらすが、少なくとも０．０１Ｖ／ｎｍの強度の電場、または０．００２Ｖ／ｎｍの強度の電場すら依然として、電場が無い場合（従来技術に対応）に比べて明確な改善を伴って使用することができる。０．０５／ｎｍなどの中間の強度の電場も使用することができる。他方、０．１Ｖ／ｎｍまたは０．５Ｖ／ｎｍを超える強度の電場は、効果が減少する結果となる。したがって、電場強度は、０．０００２Ｖ／ｎｍ以上、０．５Ｖ／ｎｍ以下の範囲、より好ましくは、０．００２Ｖ／ｎｍ以上、０．１Ｖ／ｎｍ以下の範囲で有利になることができる。あるいは、電場強度は、０．０１Ｖ／ｎｍ以上、０．５Ｖ／ｎｍ以下の範囲、より好ましくは、０．０１Ｖ／ｎｍ以上、０．１Ｖ／ｎｍ以下の範囲でより有利になることができる。上記の例では、後方散乱電子の割合が少なくとも９０％だけ減少するが、電場強度はこの割合が少なくとも５０％または少なくとも３０％までになるように選択することができる。本明細書の方法を用いて製造することができるフィーチャまたは線の固有寸法を、たとえば、少なくとも１０〜３０ｎｍほどにも小さくすることができる。この固有寸法は、たとえば、１０ｎｍ以上、１００ミクロン以下の範囲、より好ましくは、３０ｎｍ以上、５ミクロン以下の範囲、さらに好ましくは、３０ｎｍ以上、１０００ｎｍ以下の範囲、最も好ましくは、３０ｎｍ以上、１００ｎｍ以下の範囲でよい。

電子ビーム・リソグラフィは、一般的にマスク作製用および直接描画用の半導体製造に用いられる。どちらの場合でも、ワークピースは容易に、ワークピースの表面の下に電場領域を含むように構成することができる。

マスク作製用
マスク作製用の場合、ワークピースは、一般的に電気絶縁性であり、このため、電場を全マスク・ブランクをよぎって印加することができる。所望の電場を実現するためには、数十ｋＶの電位が必要とされる。しかし、マスク・ブランクの上面の数ミクロンのみの上に電場が印加されるようにワークピースを修正する場合、電位の大きさを桁違いに減少させることができる。

図６に、このようなマスクを形成するための構造を示す。この構造は、二酸化ケイ素層１００などの絶縁層を含み、この二酸化ケイ素層の厚さは１００ｎｍ〜１０μｍの範囲をとり得るが、１μｍが好ましい。この二酸化ケイ素層１００をマスク材料１０４、すなわち、１５μｍ厚のＣｒなどの薄い金属層で被覆する。層１００の裏側上に導電層１０８があり、この導電層は有利なことにマスクが使用される光の波長に対して透明である。たとえば、ＩＴＯ（インジウムスズ酸化物）の５０〜６０ｎｍは、紫外光で使用する場合にはよい選択肢となる。（たとえば、５００ｎｍ厚の）レジスト材料１１２がマスク材料１０４を覆い、導電材料層１０８がマスク・ブランクまたは６ｍｍ厚の溶融シリカなどの基板１１６を覆う。次いで、（それぞれ、二酸化ケイ素層１００の上面および下面に位置する）導電層１０４と１０８の間に、電位１１８が印加され、たとえば、０．１Ｖ／ｎｍ（１００Ｖ／μｍ）の電場を発生させる。次いで、ワークピースの表面一面に電子ビームを移動させてレジスト材料１１２中に所望のパターンを画定することによって標準的な方法でマスク材料１０４のパターン形成を実施する。次いで、レジスト１１２を現像し、このパターンをエッチング法によってＣｒ層１０４内に転写する。

図６の様々な層は、標準的な化学気相成長（ＣＶＤ）またはプラズマ・化学気相成長（ＰＥＣＶＤ）技法を用いて堆積させることができる。埋め込み導電層に適切に接触させることによってＣｒ層１０４の上面と埋め込み導電層（ＩＴＯ）１０８の間に電場が印加されることに留意されたい。これは、製作プロセスの際に、単に二酸化ケイ素層１００をマスキングすることによって促進されて導電層１０８をマスク・ブランク１１６の端部周囲に露出させたままにすることができる。

直接描画用
埋め込み絶縁層を含む基板は、マイクロ・エレクトロニクス産業、たとえば、シリコン・オン・インシュレータ（ＳＯＩ）として知られる種類の材料において通常使用される。このＳＯＩは、通常半導体製造における基板として用いられる。図４に、このような構成を示し、基板材料７８ａ（たとえば、シリコン）が絶縁体７６を覆い、この絶縁体７６が基板材料７８ｂ（シリコンを含むことができる）を覆う。ＳＯＩに関しては、シリコンに対する電気接触を作製するための任意の標準的な技法を用いてウェハの裏面にコンタクトが作製される（この例では、基板材料７８ｂの下側に対応する）。この基板材料７８ｂは、主としてシリコンであるが、それにもかかわらず、たとえば、電気的ドーパントの注入または拡散、および／あるいは、基板７８ｂの裏側上へのニッケル、モリブデン、アルミニウム、銅、またはタングステンなどの薄い導電被膜の堆積の結果、導電性であることができる。コンタクトは、ウェハ端部の周囲の最上部シリコン層（この例では、基板材料７８ａに対応）に作製する必要がある場合がある。次いで、電位を印加して、３０ｋＶの入射電子の場合０．０１Ｖ／ｎｍ、を超える電場、より一般的に好ましい値としては０．１Ｖ／ｎｍの電場を生成する。

代替ワークピース構成
ワークピースの修正が望ましくないとき、またはワークピースが導電性のときは、電場がレジスト層自体全体にわたって生成され得るが、多くの用途ではこれは好ましい手法ではないことがある。このような例の１つを、レジスト材料１３０の単一層を示す図７に示す。導電被膜１３４がレジスト材料１３０の上に塗布されている。この被膜１３４は電荷堆積用に使用することができ、導電性ポリマーまたはアルミニウムなどの金属の薄膜（約１０ｎｍ）でよい。電場は、最上部のレジスト層１３０とレジスト材料１３０の下にある基板１４２の間に電位１３８を印加することによって生成される。次いで、電子ビーム・リソグラフィが標準的な方法で実施され、その後でレジスト現像およびパターン転写が実施される。

さらに図８に別の手法の概要を示すが、この図には、２層レジストを示している。たとえば、ポリマーまたは金属で作製された薄い（たとえば、１０ｎｍ）導電層１５８によって比較的薄い結像レジスト層１５０がより厚いレジスト層１５４から離れている。このより厚いレジスト層１５４は、有利なことに高エネルギー電子ビームからの照射に鈍感であり、たとえばスピン・コーティングによって下にある導電性ワークピースに直接塗布することができる。あるいは、ＣＶＤ法を用いてシリコン酸化物または窒化物の適切な絶縁被膜１６２を導電性基板１６６の上に堆積させることもできる。次いで、この薄い導電層（ポリマー、または金属）１５８を薄い結像レジスト層１５０を塗布する前に塗布する。あるいは、導電膜を塗布する前に薄い結像レジスト層を塗布することもできる。電位１７０を、薄い導電層１５８と導電基板１６６の間に印加することができる。

次いで、電子ビームをワークピースの表面一面に移動させることによって標準的な方法でワークピースのパターン形成を実施して最上部の結像レジスト層１５０中に所望のパターンを画定する。次いで、レジストを現像して、下地のより厚いレジスト層１５４内にエッチング法によってパターンを転写する。層１５０および１５４をパターン形成すると、次いでこれらの層を用いてパターンをワークピース内に転写する。より厚い層１５４は、完成品が許容できるフィーチャ解像度を有することができるほど薄い（たとえば、約１００ｎｍ以下の厚さ）ことが好ましい。

モンテ・カルロ・コード
図９に、図５の結果および本明細書で提示した他の結果を得るために用いたモンテ・カルロ・モデルのフロー・チャートを示す。このモデルは、一般的に少なくともレジスト層および基板を含む多層構造上に入射する電子ビームの一部分である一次電子（２００）を生成する。この電子は、空間の１点で構造の上面と衝突すると考えられる。次いで、電子が構造中の材料と衝突するまで電子が移動する距離を計算するために乱数を生成する（２０５）。この距離をこの乱数および構造最上層材料中の電子の平均自由行程から計算する。電子はその軌跡（２１０）に沿って進み、この層（２１５）中に印加電場がある場合、軌跡がそれに応じて調節される（２２０）。このように、これらのモデリング・ステップ２１５および２２０は従来技術より優れた進歩を示す。各ステップで、この堆積エネルギーを構造中の位置の関数として記録して、電子によって失われるエネルギーを連続減速近似（たとえば、上記のエイチ、エイ、ベーテ（H.A. Bethe）参照）によって計算する。

電子の軌跡の各ステップで電子の位置をチェックして電子が構造の次の層内に入り込んだかどうかを確認する（２２５）。電子が、２層間の境界を越えた場合、材料特性を新しい層の特性に更新し（２３０）、それに応じて電子の移動距離を決定する。そうでない場合、計算してきた軌跡のセグメントに沿って電子の軌跡を追跡する（２３５）。次に、電子のエネルギーが約数百ｅＶに選定された「電子停止エネルギー（electron stop energy）」未満の場合は（２４５）、軌跡の計算を終了し（２５５）、新たな一次電子を生成する。数百ｅＶのこの値は、計算を加速させるように選定し、容認できない大きな誤差になる結果は認められていない。理論上は、任意の小さな電子エネルギーの場合でも電子の伝播は可能である。

他方、電子エネルギーが予め選定した電子停止エネルギーを超える場合、次の衝突事象の性質を乱数によって計算し（２６０）、電子が位置する材料中の電子の弾性および非弾性断面積についての式が呼び出されまたは計算される。衝突が弾性的な場合（２７０）、電子の新たな方向は別の乱数および弾性断面積に対する式に基づいて計算される（２７５）。衝突が非弾性的な場合（２８０）、離散的なエネルギー損失および電子の新たな方向は乱数および非弾性断面積に関する式によって計算される。この離散的なエネルギー損失は、一次電子とは無関係に追跡した（２８５）二次電子を生成するための損失だと考えられ、非弾性散乱によって二次電子が三次電子を生成しないことを除き、全計算処理（ステップ２０５〜２７５）が繰り返される（これはステップ２７０で呼び出される）。

非弾性エネルギーの損失は非弾性衝突の位置で材料内に堆積されたと考えられる。電子のエネルギーは、構造内に堆積される量によって各ステップで減少する。上記で述べたように、電子が、一般的に５００ｅＶ程度のある最小エネルギー（「電子停止エネルギー」）に到達するまで、電子を追跡する。この時点で、電子はそれ以上動かないと考えられ、電子の全てのエネルギーはその位置で材料中に堆積されると考えられる。電子はまた、構造から離れることがあり、その場合は電子をそれ以上追跡しない。基板の上面を経由して戻っていく電子を後方散乱電子（backscattered electrons）と呼ぶ。構造が薄く、電子が構造全体を通過することができる場合、この電子を透過電子（transmittedelectrons）と呼ぶ。電子が、停止し、後方散乱され、あるいは透過した後で、新たな一次電子を生成し、構造を通過する電子の経路を追跡するモンテ・カルロ法を繰り返す。

多くの（一般に、百万個程度の）電子を追跡した後で、このコードの結果を用いて構造中に堆積されるエネルギー・プロファイルを生成する。電子ビーム・リソグラフィでは、通常、レジスト層が最も重要である。というのは、この層は、堆積されたエネルギー・プロファイルがレジスト中に露光されるパターンを決定する層だからである。図５は、エネルギー堆積プロファイルのこのような例のうちの１つである。本明細書で説明したモデルは、モデリング結果と実験結果および別個に描いたモンテ・カルロ・タイプの定型シミュレーションとの比較を含む様々な方法で有効性が確認されている。このモデルの限界は、極めてよく集束されたビームで１０ｎｍを切る寸法においてのみ重大になる。本明細書で開示した作業に関連する寸法（＞３０ｎｍ）では、このモデルの予測は実験誤差（一般的に、数％）内で実験結果と一致する。

本発明の好ましい実施形態では、本明細書で説明したどんなモデリング方法にも効果がある実行可能なプログラム・コードで暗号化されたメディアが提供される。このコードは、たとえば、プロセッサ中の、あるいは、プロセッサのハード・ドライブまたは光ドライブ上のランダム・アクセス・メモリ（ＲＡＭ）中に存在できる実行可能な命令を含む。これらの命令は、磁気または光学のディスクまたはディスケット、ディスク・ドライブ、磁気テープ、電気的リード・オンリイ・メモリ、あるいは、他の適切なデータ記憶装置に保存することができる。好ましい実施形態では、本明細書で開示した任意の１つまたは複数のモデリング方法を実施するためのプロセッサやコンピュータなどのディジタル処理装置によって、このプログラムを読むことができる。

本発明は、その精神または本質的な特徴から逸脱することなく他の具体的な形態で実施することができる。説明した諸実施形態は、あらゆる点で例示するためだけのものであり、限定するものとみなすべきではない。したがって、本発明の範疇は、前述の説明ではなく添付の特許請求の範囲によって示される。特許請求範囲の目的内および特許請求範囲と等価な範囲内の全ての変更形態は特許請求の範囲の範疇に包含されるべきである。

従来技術において、電子ビーム中の電子が、レジスト被覆基板中で非弾性および弾性散乱されて、不十分なフィーチャ分解能になる様子を図示している。 レジストに入る後方散乱電子束を減少させるためにレジストの下で誘導された電場の一構造で、電位が絶縁基板上に印加された構造を示す。 レジストに入る後方散乱電子束を減少させるためにレジストの下で誘導された電場の一構造で、電位が導電層と非絶縁基板の間に印加された構造を示す。 レジストに入る後方散乱電子束を減少させるためにレジストの下で誘導された電場の一構造で、電位が２つの非絶縁基板材料間に印加された構造を示す。 ｅ−ビームによって書き込まれたフィーチャのぼけを低減させるために図３のレジストの下で電場が印加される様子を示すシミュレーション結果を示す。 レジストに入る後方散乱電子束を減少させるためにレジストの下で誘導された電場の一構造で、電位が導電マスク材料と導電層の間に印加された構造を示す。 レジストに入る後方散乱電子束を減少させるためにレジストの下で誘導された電場の一構造で、電位が導電膜と基板の間に印加された構造を示す。 レジストに入る後方散乱電子束を減少させるためにレジストの下で誘導された電場の一構造で、電位が薄い導電層と導電基板の間に印加された構造を示す。 電子ビーム中の電子がレジストと相互作用する様子をモデリングするために使用したモンテ・カルロ・シミュレーション法の重要な諸ステップの概略を示すフロー図である。

符号の説明

２０ 入射ｅ−ビーム
２６ レジスト
３２ 基板
３６ 非弾性散乱事象
４０ 弾性散乱事象
４２ 弾性散乱事象
４４ 弾性散乱事象
５０ レジスト
５４ 金属層、または導電層
５８ 絶縁性基板
６０ レジスト
６４ 金属層、または導電層
６６ 絶縁材料（絶縁体、酸化物）
６８ 非絶縁性基板
７０ レジスト
７６ 絶縁材料（絶縁体）
７８ａ 第１非絶縁性基板材料（シリコン）
７８ｂ 非絶縁性基板材料
８０ａ 電圧源、電気力線
８０ｂ 電圧源、電気力線
８０ｃ 電圧源、電気力線
９０ 電子ビーム
９２ 散乱事象
１００ 絶縁層（二酸化ケイ素）
１０４ マスク材料（Ｃｒ）
１０８ 導電（材料）層（ＩＴＯ）
１１２ レジスト材料
１１６ 基板（マスク・ブランク、溶融シリカ）
１１８ 電位
１３０ レジスト材料
１３４ 導電被膜
１３８ 電位
１４２ 基板
１５０ 薄い結像レジスト層
１５４ 厚いレジスト層
１５８ 導電層（ポリマー、金属）
１６２ 絶縁被膜
１６６ 導電性基板
１７０ 電位

Claims (19)

1. レジスト中にパターンを形成する方法であって、
   下にある構造に接触しているレジストの層を準備するステップと、
   前記構造に電場を印加するステップと、
   前記レジスト上に電子ビームを向けるステップとを含み、
   前記構造が絶縁層で分離された２つの導電層を含み、前記２つの導電層の間に電位を印加して前記絶縁層をよぎる電場を生成し、該電場を用いて前記レジストに入る後方散乱電子の数を減少させる、
   方法。
2. 前記絶縁層の厚さは、１００ｎｍ〜１０μｍである、請求項１に記載の方法。
3. 前記絶縁層が、後続の処理時に所望のパターンが形成された構造の一部分になる、請求項１に記載の方法。
4. 前記絶縁層が結像層を含む２層レジスト構造の一部分であり、後で前記絶縁層内に転写されるパターンが前記結像層中に電子ビームによって作製される、請求項１に記載の方法。
5. 前記パターンがリソグラフィ潜像パターンである、請求項１に記載の方法。
6. 前記電場を用いて前記パターン中のフィーチャぼけを減少させる、請求項５に記載の方法。
7. 前記電場を用いて前記レジスト中の近接効果を低減させる、請求項１に記載の方法。
8. 前記構造の前記一部分中の前記電場の強さが約０．００２Ｖ／ｎｍ以上０．５Ｖ／ｎｍ以下である、請求項１に記載の方法。
9. 前記電場が、前記構造の表面から前記構造内に０．５以上２０ミクロン以下の距離だけ延びる、請求項１に記載の方法。
10. 前記構造に前記構造上面の下５ｎｍから始めて５００ｎｍの深さまで前記電場が印加される、請求項１に記載の方法。
11. 前記構造が、電位がそれらをよぎって印加される導電層および基板材料を含む、請求項１に記載の方法。
12. 前記電場が前記レジストの存在する層にほぼ垂直に向けられる、請求項１に記載の方法。
13. 前記電場が、後方散乱電子を屈折させてそれらが前記レジストに入らないようにする、請求項１に記載の方法。
14. 前記電場が、前記レジストに入る後方散乱電子の割合を少なくとも９０％減少させる、請求項１３に記載の方法。
15. 前記電場が、前記レジストに入る後方散乱電子の割合を少なくとも５０％減少させる、請求項１３に記載の方法。
16. 前記電場が、前記レジストに入る後方散乱電子の割合を少なくとも３０％減少させる、請求項１３に記載の方法。
17. 前記パターンが、少なくとも１つの３０ｎｍ以上５ミクロン以下の固有寸法を有するフィーチャを含む、請求項６に記載の方法。
18. 前記パターンが、少なくとも１つの３０ｎｍ以上１０００ｎｍ以下の固有寸法を有するフィーチャを含む、請求項６に記載の方法。
19. 前記パターンが、少なくとも１つの３０ｎｍ以上１００ｎｍ以下の固有寸法を有するフィーチャを含む、請求項６に記載の方法。

Images