JP4427198B2

JP4427198B2 - Semiconductor integrated circuit

Info

Publication number: JP4427198B2
Application number: JP2001062072A
Authority: JP
Inventors: 隆志栗原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-03-06
Filing date: 2001-03-06
Publication date: 2010-03-03
Anticipated expiration: 2021-03-06
Also published as: JP2002257871A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特に大抵抗特性を有する半導体集積回路に関する。
【０００２】
【従来の技術】
アナログ動作の各種検出回路において、一端が接地された抵抗は、検出感度の設定あるいは時定数の設定にコンデンサと並列して用いられる。
【０００３】
図５に、従来の平均値検波を利用した検出回路装置の構成を示す。検出回路１１で検出された検出電流は、一端が接地された負荷抵抗Ｒ１１とそれに並列に接続されたコンデンサＣ１１に流し込まれる。
【０００４】
負荷抵抗Ｒ１１およびコンデンサＣ１１に発生する電圧をコントロール回路１３で調整し、被調整回路１５を制御する。被調整回路１５が切り替え回路の場合は、コントロール回路１３はコンパレータである。
【０００５】
図５の構成において、負荷抵抗Ｒ１１およびコンデンサＣ１１は、検出回路１１からの検出電流を平均値検波する。そして、検出電流が流れ込み始める時の電圧の上がる時間は、検出電流量および負荷抵抗Ｒ１１の値とコンデンサＣ１１の容量値で決まる。
【０００６】
また、検出電流がなくなった時の電圧の下がる時間（放電時間）は、負荷抵抗Ｒ１１の値とコンデンサＣ１１の容量値の積、すなわち時定数で決まる。また、負荷抵抗Ｒ１１は、コントロール回路１３に送る平均値検波した電圧値を決めるため、検出感度の設定も決めている。
【０００７】
図６に、従来のピーク検波を利用した検出回路装置の構成を示す。検出回路１１で検出した電圧を、充電トランジスタＱ２１とコンデンサＣ１２でピーク検波し、その電圧をコントロール回路１３で調整して、被調整回路１５を制御する。コンデンサＣ１２には一端が接地された放電抵抗Ｒ１２が並列接続される。
【０００８】
【発明が解決しようとする課題】
図５の構成において、平均値検波の時定数は負荷抵抗Ｒ１１の値とコンデンサＣ１１の容量値との積の絶対値で決まる。各種検出回路で必要とされる時定数が大きい場合、半導体集積回路に内蔵する抵抗あるいはコンデンサを大きくする必要がある。しかし、単に時定数を大きくすることは、チップ面積が増大しコストの増大につながるか、実現困難である。
【０００９】
従来、これを解決するためにコンデンサを外付けにすることになるが、この外付けによりコストの増大につながる。また、コンデンサを外付けにする場合においても、基板面積の縮小やコストの削減から容量値を小さくする要求があり、半導体集積回路内蔵の抵抗（負荷抵抗）には、大抵抗値であることが要求される。
【００１０】
図６の構成においては、電圧が上がる時間は充電トランジスタＱ２１により検出回路１１の検出電圧で決まるが、電圧が下がるピーク保持時の時間は放電抵抗Ｒ１２の値とコンデンサＣ１２の容量値の積（時定数）で決まる。
【００１１】
従って、ピーク保持時の時間は、図５の平均値検波の場合と同様の問題があり、従来の放電抵抗を用いた場合、チップ面積の増大や、大容量の外付けコンデンサの必要性の問題があり、基板面積の縮小やコスト削減の障害となる。このため半導体集積回路内蔵の抵抗（放電抵抗）には、大抵抗値であることが要求される。
【００１２】
そこで本発明は、大抵抗特性を有する半導体集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体集積回路は、一端が接地される抵抗の他端に接続される入力端子、抵抗対応端子に接続される出力端子および制御端子を有する電流圧縮回路と、この電流圧縮回路の入力端子に接続される第１の入力端子、前記電流圧縮回路の出力端子に接続される第２の入力端子および前記電流圧縮回路の制御端子に接続される出力端子を有する差動増幅器とを具備し、前記電流圧縮回路は、カレントミラー回路および電流制御用トランジスタを含み、前記カレントミラー回路は、前記電流制御用トランジスタに接続された入力端子および前記抵抗対応端子に接続された出力端子を備え、前記カレントミラー回路の出力端子は、前記カレントミラー回路の入力端子に流れる電流の１／Ｎ（Ｎ＞１）倍の電流を前記抵抗対応端子に出力し、前記電流制御用トランジスタは、前記カレントミラー回路の入力端子と前記抵抗の他端との間に接続されるとともに、前記電流制御用トランジスタの制御電極は前記差動増幅器の出力端子に接続されることを特徴とするものである。
【００１４】
【発明の実施の形態】
図１に、本発明の半導体集積回路の構成を示す。この構成において抵抗対応端子１は、図２に示す抵抗Ｒ０の一端１と同等特性を示す。
【００１５】
抵抗対応端子１には、差動増幅器５の正入力端と電流圧縮回路３の出力端が接続されている。
【００１６】
差動増幅器５の負入力端には、電流圧縮回路３の入力端と抵抗Ｒ１の一端が接続されている。差動増幅器５の出力端は、電流圧縮回路３の制御端子（図示せず）に接続されている。
【００１７】
電流圧縮回路３は、この回路３の入力端子から流れる電流を１／Ｎ倍に圧縮した電流を電流圧縮回路３の出力端子から引き込み、この電流量は電流制御用トランジスタのベース電極に供給される電圧または電流で制御される。抵抗Ｒ１の他端は、接地されている。
【００１８】
図１の構成において、差動増幅器５は、抵抗対応端子１での電圧と抵抗Ｒ１の一端に印加される電圧を等しくするように動作する。
【００１９】
すなわち、抵抗対応端子１の電圧を上げようとすると、そこに正入力端が接続された差動増幅器５は、電流圧縮回路３に含まれる電流制御用トランジスタのベース電極に供給する電圧または電流を増加させ、電流圧縮回路３の入力端子から流れ出る電流を増やそうとする。
【００２０】
すると、その電流が抵抗Ｒ１に流れ、抵抗Ｒ１の一端にかかる電圧を上げようとし、差動増幅器５の負入力端の電圧が上がり、正入力端と釣り合ったところで止まる。
【００２１】
逆に、抵抗対応端子１での電圧を下げようとすると、差動増幅器５は、電流圧縮回路３に含まれる電流制御用トランジスタのベース電極に供給する電圧または電流を減少させ、電流圧縮回路３から流れ出る電流の値を減らすように制御し、差動増幅器５の両方の入力端が釣り合ったところで止まる。
【００２２】
また、抵抗対応端子１に流れ込む電流を増（または減）した時においても、差動増幅器５の正入力端の入力インピーダンスにより、差動増幅器５の正入力端の電圧が上（または下）がろうとするため、抵抗対応端子１に電圧を印加した時と同様となり、抵抗対応端子１での電圧と抵抗Ｒ１の一端の電圧は等しくなる。
【００２３】
以上の動作により、抵抗対応端子１と抵抗Ｒ１にかかる電圧は等しくなり、また、抵抗Ｒ１に流れる電流が、電流圧縮回路３により１／Ｎに圧縮されて、抵抗対応端子１に流れる。従って、抵抗対応端子１から見れば、電圧と電流の関係が抵抗Ｒ１の抵抗値のＮ倍の抵抗と同じ特性となる。
【００２４】
電流圧縮回路３は、カレントミラー回路を組み合わせる等の構成で数百以上程のＮ値を実現できる。例えば抵抗Ｒ１を数ｋΩとした場合は、数百ｋΩ程度、数百ｋΩとした場合は数十ＭΩ程度の特性が実現できる。
【００２５】
以上本発明によれば、半導体チップの面積を大きくすることなく、大抵抗特性の半導体集積回路を実現可能である。
【００２６】
なお、差動増幅器５の負入力端を抵抗対応端子１に接続させ、これの正入力端を電流圧縮回路３の入力端に接続させても良い。次に、この場合の動作および条件を説明する。
【００２７】
抵抗対応端子１の電圧を上げようとすると、差動増幅器５の出力端が供給する電圧または電流は、減少する。しかし、電流圧縮回路３の入力端子から流れ出る電流が増加するように、電流圧縮回路３を構成する。
【００２８】
また抵抗対応端子１の電圧を下げようとすると、差動増幅器５の出力端が供給する電圧または電流は、増加する。しかし、電流圧縮回路３の入力端子から流れ出る電流が減少するように、電流圧縮回路３を構成する。
【００２９】
さらに抵抗対応端子１に流れ込む電流が増し（または減らし）た時、差動増幅器５の負入力端の電圧が上がろう（または下がろう）とする。このため差動増幅器５の出力端の電圧または電流が減少（または増加）しようとする。このとき、電流圧縮回路３の入力端子から流れでる電流が増加（または減少）するように、電流圧縮回路３を構成する。
【００３０】
図３に、図１の半導体集積回路の具体的な回路図を示す。
【００３１】
電流圧縮回路３は、ＮＰＮトランジスタＱ１のエミッタを入力端子とし、ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ９・Ｑ１１および抵抗Ｒ６・Ｒ７）の出力端子(ＮＰＮトランジスタＱ１１のコレクタ)を出力端子とする。電流圧縮回路３に含まれるＮＰＮトランジスタＱ１は電流制御用トランジスタであり、このトランジスタベース電極は、差動増幅器５の出力端子に接続される。
【００３２】
ＮＰＮトランジスタＱ１のコレクタは、電流を１／Ｌに圧縮するＰＮＰカレントミラー回路(ＰＮＰトランジスタＱ７・Ｑ８および抵抗Ｒ４・Ｒ５)の入力端子（ＰＮＰトランジスタＱ７のコレクタ・ベース共通接続点）に接続されている。このときＰＮＰトランジスタＱ７のエミッタ面積は、ＰＮＰトランジスタＱ８のエミッタ面積のＬ倍である。そして抵抗Ｒ５の抵抗値は、抵抗Ｒ４の抵抗値のＬ倍である。
【００３３】
ＰＮＰカレントミラー回路（ＰＮＰトランジスタＱ７・Ｑ８および抵抗Ｒ４・Ｒ５）の出力端子（ＰＮＰトランジスタＱ８のコレクタ）は、電流を１／Ｍに圧縮する前記ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ９・Ｑ１１および抵抗Ｒ６・Ｒ７）の入力端子（ＮＰＮトランジスタＱ９のコレクタ・ベース共通接続点）に接続される。このときＮＰＮトランジスタＱ９のエミッタ面積は、ＮＰＮトランジスタＱ１１のエミッタ面積のＭ倍である。そして抵抗Ｒ７の抵抗値は、抵抗Ｒ６の抵抗値のＭ倍である。
【００３４】
一方、差動増幅器５は、ＰＮＰトランジスタＱ１０のベースを正入力端とし、ＰＮＰトランジスタＱ４のベースを負入力端とする。出力端は、ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ２・Ｑ３および抵抗Ｒ２・Ｒ３）の出力端（ＮＰＮトランジスタＱ２のコレクタ）と電流源I１の共通接続点である。
【００３５】
入力の差動対は、ダーリントン構成のＰＮＰトランジスタ（Ｑ４・Ｑ５およびＱ６・Ｑ１０）で構成される。そして２つのＰＮＰトランジスタＱ５とＱ６のエミッタ同士の共通接続点には、電流源Ｉ２が接続されている。
【００３６】
差動対のＰＮＰトランジスタＱ６のコレクタは、前記ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ２・Ｑ３および抵抗Ｒ２・Ｒ３）の入力端（Ｑ３のコレクタ・ベース共通接続点）に接続されている。
【００３７】
以上の構成によれば、電流圧縮回路３の電流圧縮比は、前記ＰＮＰカレントミラー回路(ＰＮＰトランジスタＱ７・Ｑ８および抵抗Ｒ４・Ｒ５)の圧縮比と、前記ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ９・Ｑ１１および抵抗Ｒ６・Ｒ７）の圧縮比との積となるため、１／（Ｌ×Ｍ）（＝１／Ｎ）となる。
【００３８】
例えばＬおよびＭを、１０とすることにより、１００倍の圧縮比が実現可能である。
【００３９】
また、差動増幅器５の正および負入力端を、ＰＮＰトランジスタＱ６・Ｑ１０およびＱ４・Ｑ５のダーリントン構成としたため、抵抗対応端子１における電圧が接地電圧以上であれば、図３の回路は動作可能である。
【００４０】
さらに差動増幅器５の正および負入力端を、ＰＮＰトランジスタＱ６・Ｑ１０およびＱ４・Ｑ５のダーリントン構成としたため、差動増幅器５の正および負入力端であるＰＮＰトランジスタＱ１０およびＱ４のベースに流れる電流により、抵抗対応端子１および抵抗Ｒ１に流れる電流が影響を受けて、抵抗対応端子１における電圧と電流の関係が抵抗特性からずれるのを防止できる。
【００４１】
特に、正入力端(ＰＮＰトランジスタＱ１０のベース)の電流は、電流圧縮回路３を通して、抵抗Ｒ１においてＬ×Ｍ倍の電流となるため、抵抗対応端子１において電圧と電流の関係が抵抗特性からずれてしまいやすい。しかしながら、上述したように、差動増幅器５をダーリントン構成にすることにより、抵抗対応端子１において電圧と電流の関係が抵抗特性からずれるのを防止する。
【００４２】
図４に、本発明の半導体集積回路の応用例を示す。図４は、図５の従来の平均値検波を利用した検出回路装置において、負荷抵抗Ｒ１１を、本発明の半導体集積回路で置き換えたものである。
【００４３】
検出回路１１からの検出電流は、コンデンサＣ１１と、これに並列に接続された本発明の半導体集積回路に流し込まれる。そこに発生する電圧をコントロール回路１３で受けて、被調整回路１５を調整する。本発明の半導体集積回路は、抵抗Ｒ１のＮ倍の大きさの抵抗値を持つ電流入力電圧発生の抵抗等価回路として動作する。
【００４４】
本発明の半導体集積回路を用いることにより、従来半導体集積回路に内蔵困難であった時定数を、半導体集積回路に内蔵することが実現できる。またコンデンサを外付けとした場合であっても、本発明の半導体集積回路が大抵抗特性を持つため、容量値を削減することができ、コスト削減に寄与できる。
【００４５】
なお図４において、差動増幅器５により平均値検波電圧と抵抗Ｒ１に発生する電圧が等しくなるため、コントロール回路１３への電圧を抵抗Ｒ１から取ることが可能となっている。
【００４６】
図示しないが、図６のピーク検波を利用した検出回路装置において、放電抵抗Ｒ１２を、本発明の半導体集積回路で置き換えてもよい。
【００４７】
【発明の効果】
以上本発明によれば、大抵抗特性を有する半導体集積回路を得ることが出来る。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の構成を示すブロック図である。
【図２】図１と同等特性を示す図である。
【図３】図１の半導体集積回路の具体的な回路図である。
【図４】本発明の半導体集積回路の応用例を示す図である。
【図５】従来の平均値検波を利用した検出回路装置の構成を示す図である。
【図６】従来のピーク検波を利用した検出回路装置の構成を示す図である。
【符号の説明】
１・・抵抗対応端子、３・・電流圧縮回路、５・・差動増幅器、Ｒ１・・抵抗。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having a large resistance characteristic.
[0002]
[Prior art]
In various analog operation detection circuits, a resistor whose one end is grounded is used in parallel with a capacitor for setting detection sensitivity or setting a time constant.
[0003]
FIG. 5 shows a configuration of a detection circuit device using conventional average value detection. The detection current detected by the detection circuit 11 flows into a load resistor R11 having one end grounded and a capacitor C11 connected in parallel thereto.
[0004]
The voltage generated in the load resistor R11 and the capacitor C11 is adjusted by the control circuit 13, and the adjusted circuit 15 is controlled. When the circuit to be adjusted 15 is a switching circuit, the control circuit 13 is a comparator.
[0005]
In the configuration of FIG. 5, the load resistor R <b> 11 and the capacitor C <b> 11 detect the detected current from the detection circuit 11 on the average value. The voltage rise time when the detection current starts to flow is determined by the detection current amount, the value of the load resistor R11, and the capacitance value of the capacitor C11.
[0006]
In addition, the voltage drop time (discharge time) when the detection current disappears is determined by the product of the value of the load resistor R11 and the capacitance value of the capacitor C11, that is, the time constant. The load resistor R11 also determines the setting of detection sensitivity in order to determine the average value detected voltage value sent to the control circuit 13.
[0007]
FIG. 6 shows a configuration of a detection circuit device using conventional peak detection. The voltage detected by the detection circuit 11 is peak-detected by the charging transistor Q21 and the capacitor C12, the voltage is adjusted by the control circuit 13, and the adjusted circuit 15 is controlled. A discharge resistor R12 having one end grounded is connected in parallel to the capacitor C12.
[0008]
[Problems to be solved by the invention]
In the configuration of FIG. 5, the time constant of average value detection is determined by the absolute value of the product of the value of the load resistor R11 and the capacitance value of the capacitor C11. When the time constant required for various detection circuits is large, it is necessary to increase the resistance or capacitor built in the semiconductor integrated circuit. However, simply increasing the time constant increases the chip area and leads to an increase in cost, or is difficult to realize.
[0009]
Conventionally, in order to solve this, a capacitor is externally attached, but this external connection leads to an increase in cost. Even when an external capacitor is used, there is a demand to reduce the capacitance value due to the reduction in substrate area and cost, and the resistance (load resistance) built into the semiconductor integrated circuit must have a large resistance value. Required.
[0010]
In the configuration of FIG. 6, the voltage rise time is determined by the detection voltage of the detection circuit 11 by the charging transistor Q21, but the peak hold time when the voltage drops is the product of the value of the discharge resistor R12 and the capacitance value of the capacitor C12 (hour Constant).
[0011]
Therefore, the peak holding time has the same problem as in the case of the average value detection in FIG. 5. When the conventional discharge resistor is used, there is a problem of an increase in the chip area and the necessity of a large-capacity external capacitor. This is an obstacle to reduction of the substrate area and cost reduction. For this reason, the resistance (discharge resistance) built in the semiconductor integrated circuit is required to have a large resistance value.
[0012]
Therefore, an object of the present invention is to provide a semiconductor integrated circuit having a large resistance characteristic.
[0013]
[Means for Solving the Problems]
A semiconductor integrated circuit according to the present invention includes a current compression circuit having an input terminal connected to the other end of the resistor whose one end is grounded, an output terminal connected to the resistance corresponding terminal, and a control terminal, and an input terminal of the current compression circuit A differential amplifier having a first input terminal connected to the second input terminal, a second input terminal connected to the output terminal of the current compression circuit, and an output terminal connected to a control terminal of the current compression circuit; The current compression circuit includes a current mirror circuit and a current control transistor, and the current mirror circuit includes an input terminal connected to the current control transistor and an output terminal connected to the resistance corresponding terminal. The output terminal of the mirror circuit outputs a current 1 / N (N> 1) times the current flowing through the input terminal of the current mirror circuit to the resistance corresponding terminal. Flow control transistor is connected between the input terminal and the other end of said resistor of said current mirror circuit, a control electrode of the current control transistor being connected to the output terminal of the differential amplifier It is a feature.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a configuration of a semiconductor integrated circuit of the present invention. In this configuration, the resistance corresponding terminal 1 exhibits the same characteristics as the one end 1 of the resistor R0 shown in FIG.
[0015]
The resistance corresponding terminal 1 is connected to the positive input terminal of the differential amplifier 5 and the output terminal of the current compression circuit 3.
[0016]
The negative input terminal of the differential amplifier 5 is connected to the input terminal of the current compression circuit 3 and one end of the resistor R1. The output terminal of the differential amplifier 5 is connected to a control terminal (not shown) of the current compression circuit 3.
[0017]
The current compression circuit 3 draws a current obtained by compressing the current flowing from the input terminal of the circuit 3 by 1 / N times from the output terminal of the current compression circuit 3 , and this amount of current is supplied to the base electrode of the current control transistor. Controlled by voltage or current. The other end of the resistor R1 is grounded.
[0018]
In the configuration of FIG. 1, the differential amplifier 5 operates so that the voltage at the resistance corresponding terminal 1 is equal to the voltage applied to one end of the resistor R1.
[0019]
That is, when the voltage of the resistance corresponding terminal 1 is to be increased, the differential amplifier 5 having the positive input terminal connected thereto receives the voltage or current supplied to the base electrode of the current control transistor included in the current compression circuit 3. The current flowing out from the input terminal of the current compression circuit 3 is increased.
[0020]
Then, the current flows through the resistor R1 and tries to increase the voltage applied to one end of the resistor R1, the voltage at the negative input end of the differential amplifier 5 increases, and stops when it is balanced with the positive input end.
[0021]
On the contrary, when the voltage at the resistance corresponding terminal 1 is lowered, the differential amplifier 5 decreases the voltage or current supplied to the base electrode of the current control transistor included in the current compression circuit 3, and the current compression circuit 3. Control is performed so as to reduce the value of the current flowing out of the circuit, and the operation stops when both inputs of the differential amplifier 5 are balanced.
[0022]
Even when the current flowing into the resistance corresponding terminal 1 is increased (or decreased), the voltage at the positive input terminal of the differential amplifier 5 is increased (or decreased) due to the input impedance of the positive input terminal of the differential amplifier 5. Therefore, it is the same as when a voltage is applied to the resistance corresponding terminal 1, and the voltage at the resistance corresponding terminal 1 is equal to the voltage at one end of the resistor R1.
[0023]
With the above operation, the voltages applied to the resistance corresponding terminal 1 and the resistance R1 become equal, and the current flowing through the resistance R1 is compressed to 1 / N by the current compression circuit 3 and flows to the resistance corresponding terminal 1. Therefore, when viewed from the resistance corresponding terminal 1, the relationship between the voltage and the current is the same as that of the resistance N times the resistance value of the resistance R1.
[0024]
The current compression circuit 3 can realize an N value of several hundreds or more with a configuration such as a combination of current mirror circuits. For example, when the resistance R1 is several kΩ, characteristics of about several hundred kΩ can be realized, and when it is several hundred kΩ, characteristics of about several tens of MΩ can be realized.
[0025]
As described above, according to the present invention, a semiconductor integrated circuit having a large resistance characteristic can be realized without increasing the area of the semiconductor chip.
[0026]
Note that the negative input terminal of the differential amplifier 5 may be connected to the resistance corresponding terminal 1, and the positive input terminal thereof may be connected to the input terminal of the current compression circuit 3. Next, operations and conditions in this case will be described.
[0027]
When an attempt is made to increase the voltage of the resistance corresponding terminal 1, the voltage or current supplied from the output terminal of the differential amplifier 5 decreases. However, the current compression circuit 3 is configured so that the current flowing out from the input terminal of the current compression circuit 3 increases.
[0028]
When the voltage at the resistance corresponding terminal 1 is lowered, the voltage or current supplied from the output terminal of the differential amplifier 5 increases. However, the current compression circuit 3 is configured so that the current flowing out from the input terminal of the current compression circuit 3 decreases.
[0029]
Further, when the current flowing into the resistance corresponding terminal 1 increases (or decreases), the voltage at the negative input terminal of the differential amplifier 5 rises (or falls). For this reason, the voltage or current at the output terminal of the differential amplifier 5 tends to decrease (or increase). At this time, the current compression circuit 3 is configured so that the current flowing from the input terminal of the current compression circuit 3 increases (or decreases).
[0030]
FIG. 3 shows a specific circuit diagram of the semiconductor integrated circuit of FIG.
[0031]
Current compression circuit 3, the emitter of the NPN transistor Q1 and the input terminal, an output terminal an output terminal of the NPN current mirror circuit (NPN transistor Q9 · Q11 and resistor R6 · R7) (collector of NPN transistor Q11). The NPN transistor Q 1 included in the current compression circuit 3 is a current control transistor, and the transistor base electrode is connected to the output terminal of the differential amplifier 5 .
[0032]
The collector of the NPN transistor Q1 is connected to the input terminal of the PNP current mirror circuit (PNP transistors Q7 and Q8 and resistors R4 and R5) that compresses the current to 1 / L (the collector-base common connection point of the PNP transistor Q7). Yes. At this time, the emitter area of the PNP transistor Q7 is L times the emitter area of the PNP transistor Q8. The resistance value of the resistor R5 is L times the resistance value of the resistor R4.
[0033]
The output terminal of the PNP current mirror circuit (PNP transistors Q7 and Q8 and resistors R4 and R5) (the collector of the PNP transistor Q8) is the NPN current mirror circuit (NPN transistors Q9 and Q11 and resistor R6) that compresses the current to 1 / M. -It is connected to the input terminal of R7) (the collector-base common connection point of NPN transistor Q9). At this time, the emitter area of the NPN transistor Q9 is M times the emitter area of the NPN transistor Q11. The resistance value of the resistor R7 is M times the resistance value of the resistor R6.
[0034]
On the other hand, the differential amplifier 5 has the base of the PNP transistor Q10 as a positive input terminal and the base of the PNP transistor Q4 as a negative input terminal. The output terminal is a common connection point between the output terminal of the NPN current mirror circuit (NPN transistors Q2 and Q3 and resistors R2 and R3) (the collector of the NPN transistor Q2) and the current source I1.
[0035]
The input differential pair is composed of PNP transistors (Q4 · Q5 and Q6 · Q10) in a Darlington configuration. A current source I2 is connected to a common connection point between the emitters of the two PNP transistors Q5 and Q6.
[0036]
The collector of the differential pair PNP transistor Q6 is connected to the input terminal (Q3 collector-base common connection point of Q3) of the NPN current mirror circuit (NPN transistors Q2, Q3 and resistors R2, R3).
[0037]
According to the above configuration, the current compression ratio of the current compression circuit 3 is equal to the compression ratio of the PNP current mirror circuit (PNP transistors Q7 and Q8 and the resistors R4 and R5) and the NPN current mirror circuit (NPN transistors Q9 and Q11). And the compression ratio of the resistors R6 and R7), 1 / (L × M) (= 1 / N).
[0038]
For example, by setting L and M to 10, a compression ratio of 100 times can be realized.
[0039]
In addition, since the positive and negative input terminals of the differential amplifier 5 have a Darlington configuration of PNP transistors Q6, Q10 and Q4, Q5, the circuit of FIG. 3 can operate if the voltage at the resistance corresponding terminal 1 is equal to or higher than the ground voltage. It is.
[0040]
Further, since the positive and negative input terminals of the differential amplifier 5 have a Darlington configuration of PNP transistors Q6, Q10 and Q4, Q5, currents flowing through the bases of the PNP transistors Q10 and Q4 which are the positive and negative input terminals of the differential amplifier 5 Thus, it is possible to prevent the current flowing through the resistance corresponding terminal 1 and the resistance R1 from being affected and the relationship between the voltage and current at the resistance corresponding terminal 1 from deviating from the resistance characteristics.
[0041]
In particular, since the current at the positive input terminal (base of the PNP transistor Q10) is L × M times in the resistor R1 through the current compression circuit 3, the relationship between the voltage and current at the resistor corresponding terminal 1 deviates from the resistance characteristics. It is easy to end up. However, as described above, the differential amplifier 5 is configured in the Darlington configuration to prevent the voltage-current relationship from deviating from the resistance characteristics at the resistance corresponding terminal 1.
[0042]
FIG. 4 shows an application example of the semiconductor integrated circuit of the present invention. FIG. 4 is a circuit diagram in which the load resistance R11 is replaced with the semiconductor integrated circuit of the present invention in the conventional detection circuit device using the average value detection of FIG.
[0043]
The detection current from the detection circuit 11 flows into the capacitor C11 and the semiconductor integrated circuit of the present invention connected in parallel with the capacitor C11. The control circuit 13 receives the voltage generated there and adjusts the circuit 15 to be adjusted. The semiconductor integrated circuit of the present invention operates as a resistance equivalent circuit for generating a current input voltage having a resistance value N times as large as the resistance R1.
[0044]
By using the semiconductor integrated circuit of the present invention, it is possible to realize the incorporation of a time constant that has been difficult to incorporate in a conventional semiconductor integrated circuit into the semiconductor integrated circuit. Even when a capacitor is externally attached, since the semiconductor integrated circuit of the present invention has a large resistance characteristic, the capacitance value can be reduced, which can contribute to cost reduction.
[0045]
In FIG. 4, since the average detection voltage and the voltage generated at the resistor R1 are equalized by the differential amplifier 5, the voltage to the control circuit 13 can be taken from the resistor R1.
[0046]
Although not shown, in the detection circuit device using the peak detection of FIG. 6, the discharge resistor R12 may be replaced with the semiconductor integrated circuit of the present invention.
[0047]
【The invention's effect】
As described above, according to the present invention, a semiconductor integrated circuit having a large resistance characteristic can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to the present invention.
FIG. 2 is a diagram showing the same characteristics as FIG.
3 is a specific circuit diagram of the semiconductor integrated circuit of FIG. 1. FIG.
FIG. 4 is a diagram showing an application example of the semiconductor integrated circuit of the present invention.
FIG. 5 is a diagram showing a configuration of a detection circuit device using conventional average value detection.
FIG. 6 is a diagram showing a configuration of a detection circuit device using conventional peak detection.
[Explanation of symbols]
1 .. Resistance corresponding terminal 3.. Current compression circuit 5.. Differential amplifier, R 1.

Claims

A current compression circuit having an input terminal connected to the other end of the resistor whose one end is grounded, an output terminal connected to the resistance corresponding terminal, and a control terminal;
A difference having a first input terminal connected to the input terminal of the current compression circuit, a second input terminal connected to the output terminal of the current compression circuit, and an output terminal connected to the control terminal of the current compression circuit A dynamic amplifier,
The current compression circuit includes a current mirror circuit and a current control transistor,
The current mirror circuit includes an input terminal connected to the current control transistor and an output terminal connected to the resistance corresponding terminal, and the output terminal of the current mirror circuit is a current flowing through the input terminal of the current mirror circuit. 1 / N (N> 1) times the current to the resistance corresponding terminal,
The current control transistor is connected between an input terminal of the current mirror circuit and the other end of the resistor, and a control electrode of the current control transistor is connected to an output terminal of the differential amplifier. A semiconductor integrated circuit.

The current mirror circuit includes a first PNP current mirror circuit having a first input terminal and a first output terminal that outputs a current that is 1 / L times the current flowing through the first input terminal; A second input terminal connected to the first output terminal, and a second output terminal that outputs a current 1 / M times larger than the current flowing through the second input terminal and is connected to the resistance corresponding terminal. The semiconductor integrated circuit according to claim 1, further comprising two NPN current mirror circuits.

The differential amplifier includes a first PNP transistor having a base electrode connected to an input terminal of the current compression circuit and a collector electrode grounded;
A second PNP transistor having a base electrode connected to the emitter electrode of the first PNP transistor and a collector electrode grounded;
A third PNP transistor having an emitter electrode connected to the emitter electrode of the second PNP transistor;
A fourth PNP transistor having an emitter electrode connected to the base electrode of the third PNP transistor, a collector electrode grounded, and a base electrode connected to the output terminal of the current compression circuit;
A first current source commonly connected to an emitter electrode of the second PNP transistor and an emitter electrode of the third PNP transistor;
A third NPN current mirror circuit whose input terminal is connected to the collector electrode of the third PNP transistor and whose output terminal is connected to the base electrode of the current control transistor;
A second current source connected to the output terminal of the third NPN current mirror circuit;
The semiconductor integrated circuit according to claim 1, comprising: