JP4424872B2

JP4424872B2 - Display device driving method and driving circuit

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Publication number: JP4424872B2
Application number: JP2001096576A
Authority: JP
Inventors: 誠北川; 雄介筒井; 貢小林; 久夫上原; 誠藤岡
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-03-29
Filing date: 2001-03-29
Publication date: 2010-03-03
Anticipated expiration: 2021-03-29
Also published as: JP2002297106A

Description

【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置等の平面表示装置の駆動方法及び駆動回路に関し、特にそのパーシャル表示に関する。
【０００２】
【従来の技術】
液晶表示装置や有機ＥＬ表示装置等に代表される平面表示装置は、薄型で軽量かつ低消費電力であることから、携帯電話などの携帯機器の表示装置として優れており、多くの携帯機器に用いられている。
【０００３】
この表示装置は、マトリクス状に配置された複数の画素によって任意パターンを表示可能なマトリクス型表示装置、時計等の固定パターンを表示するセグメント型表示装置、さらにこのマトリクス型とセグメント型が同一表示パネル内に内蔵された表示装置などが知られている。
【０００４】
ところで、携帯機器では、消費電力の一層の低減が求められており、表示装置においても更なる低消費電力化が要求されている。そこで、パワーセーブ時には、画面の内、必要最小限な部分だけを表示させるというパーシャル表示が可能な表示装置が従来より知られている。このようなパーシャル表示は、例えば、液晶表示装置の表示領域の一部に電池残量、時刻表示などのための固定パターン表示領域を設け、他の領域はマトリクス状に複数の画素を配置して任意のパターンを表示する領域より構成し、パワーセーブ時に固定パターン表示領域のみ駆動して固定パターンを表示させることなどで実現することができる。
【０００５】
【発明が解決しようとする課題】
上述のように、同一表示パネル上に、それぞれ別個に駆動可能な複数の領域を設け、駆動も別々に制御する構成とすれば、要求に応じて一部の領域のみ表示することができる。しかし、パワーセーブ時においても、任意の位置に表示することや任意のパターンを表示したいという要求があり、予め分割された表示領域を個別に制御する表示装置ではこの要求に対応することはできない。
【０００６】
また、表示装置が搭載される機種によって、パワーセーブ時の表示内容、表示位置の要求が違うため、表示パネルの構造、駆動回路を要求に応じてそれぞれ専用に開発しなければならない。
【０００７】
マトリクス型の表示装置であれば、任意の位置に任意の表示を表示することが可能であるが、パーシャル表示で、一部のみしかパターンが表示されない場合でも、他の領域も通常通りの駆動が必要なため、これではパーシャル表示による消費電力の低減効果が低い。
【０００８】
上記課題を解決するために、この発明は、任意の位置にパーシャル表示を行うことを可能とすると共に、通常表示からパーシャル表示へのモード移行時に画面の切り替わりをスムーズとすることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するためにこの発明は、以下のような特徴を有する。
【００１０】
表示装置の駆動方法に関し、本発明の特徴は、ｎ行ｍ列マトリクスの複数の画素を備え、パーシャル表示命令に応じて、任意のｓ行ｍ列の画素からなるパーシャル表示領域には所望のパーシャル表示を行い、前記ｎ行ｍ列の残りの背景領域には背景を表示する表示装置の駆動方法であり、前記パーシャル表示命令が検出されて、通常表示モードからパーシャル表示モードへと移行した移行第１フレームの期間中には、前記ｓ行ｍ列のパーシャル表示領域の各画素に所定のパーシャル表示データを順次書き込み、かつ前記背景領域の各画素に、背景表示データを順次書き込む。また、前記移行第１フレームに続く移行第２フレーム以後の各フレーム期間中には、前記ｓ行ｍ列のパーシャル表示領域の各画素に、前記パーシャル表示データを書き込み、かつ、前記背景領域のうちのｋ行ｍ列の画素に、背景表示データを書き込むことである。但し、ｎ、ｍ、ｓ及びｋは全て１以上の整数で、ｓ＜ｎ、ｋ＜ｎ−ｓを満足する。
【００１１】
表示装置の駆動回路に関し本発明の特徴は、ｎ行ｍ列マトリクスの複数の画素が、行ライン毎に選択されかつ列ラインから表示データの供給を受けて表示を行い、かつ、パーシャル表示モードでは、１フレーム期間中に、前記ｎ行ｍ列マトリクスの内のｓ行ｍ列の画素を選択して所定のパーシャル表示データを順次書き込み、また、前記ｎ行ｍ列の残りの背景領域のうちのｋ行ｍ列の画素を選択して背景表示データを書き込む表示装置の駆動回路であって、各行の選択期間に対応した行クロックを発生する行クロック作成部と、行クロックを１フレーム毎にカウントする行クロックカウント部と、前記パーシャル表示データを書き込むべきｓ行の到来タイミングを検出するパーシャル表示行検出部と、前記背景領域の先頭行及び最終行の到来タイミングを検出する背景領域検出部と、パーシャル表示モード中の１フレーム期間に背景表示データを書き込むべき背景領域中のｋ行の到来タイミングを検出する背景表示行検出部と、通常表示モードからパーシャル表示モードへの移行第１フレームでは、前記パーシャル表示行検出部で表示行の到来が検出されている期間、パーシャル表示データの出力を許可し、前記背景領域検出部で前記背景領域の先頭行の到来から最終行の到来が検出されるまでの期間、出力表示データを所定の背景表示データに設定するデータ出力制御部と、パーシャル表示モードへの移行第２フレーム以降になると、前記パーシャル表示行検出部及び前記背景表示行検出部のいずれかで表示行の到来が検出されると前記行ドライバでの行駆動動作を許可するドライバ制御信号を発生するドライバ制御信号発生部と、を備える。
【００１２】
本発明の他の特徴は、上記表示装置の駆動方法又は駆動回路において、前記背景領域のうちの選択される前記ｋ行ｍ列の画素は、フレーム毎に選択される行がシフトされることである。
【００１３】
本発明の他の特徴は、上記表示装置の駆動方法又は駆動回路において、前記移行第２フレーム以後、前記背景領域の全画素には、合計（ｎ−ｓ）／ｋフレーム期間かけて前記背景表示データを書き込むことである。
【００１４】
さらに本発明の他の特徴は、上記表示装置の駆動方法又はこれを実行する駆動回路において、前記移行第２フレーム以後、前記背景領域のうち、１フレーム期間中に選択される前記ｋ行以外の行に対しては、行選択動作を禁止することである。
【００１５】
本発明の他の特徴は、上記表示装置の駆動方法又は駆動回路において、前記移行第２フレーム以後の各フレーム期間中には、１フレーム期間に前記ｎ行ｍ列の全画素を選択して通常表示する際の単位クロックとなる画素クロックよりも、周波数の低い画素クロックを単位クロックとして用いて、前記パーシャル表示領域の全画素にパーシャル表示データを書き込み、前記背景表示領域のうちの前記ｋ行ｍ列の画素に背景表示データを書き込むことである。
【００１６】
以上のように、移行時の第１フレームには、パーシャル表示と、背景領域の全領域への背景表示を行うことにより、パーシャル表示領域は、通常表示から直接パーシャル表示に切り替わり、背景領域では、通常表示から直接背景表示に切り替わる。従って、通常表示から画面をスムーズにパーシャル表示へと切り替えることができる。移行第２フレームからは、背景領域は１フレーム期間中にその一部であるｋ行ｍ列マトリクス領域ずつ選択する、動作クロックの低減、消費電力の低減を図ることができるが、これら背景領域では、複数フレームに１回しか選択されない。このため、通常表示時のデータを一旦消去しておかないと、背景領域では通常表示が徐々に消えながら背景表示に変化していくこととなり、好まれないこともある。本発明では、一旦全画面に背景表示を行って通常表示データを消去しなくても、移行第１フレームで全画素に対してそれぞれパーシャル又は背景表示データという有意データを書き込むので、上記のような背景領域において、通常表示時の表示が徐々に背景表示状態へと変化していくことを防ぐことができる。
【００１７】
【発明の実施の形態】
以下、図面を用いてこの発明の好適な実施の形態（以下実施形態という）について説明する。
【００１８】
［基本構成］
図１は、本発明に係る表示装置の概略構成を示している。この表示装置は、例えば携帯電話に搭載されるＬＣＤなどの平面表示装置であり、一対の基板間に液晶が封入されて構成された液晶表示（ＬＣＤ）パネル２００と、このＬＣＤパネル２００を駆動する駆動回路１００と、駆動回路１００及びＬＣＤパネル２００に必要な電源電圧（例えばＶＤＤ１、ＶＤＤ２、ＶＤＤ３）を供給する電源回路３００を備える。
【００１９】
ＬＣＤパネル２００は、各画素にスイッチ素子として薄膜トランジスタが設けられ、この薄膜トランジスタのオンオフを行方向に延びるゲートラインで制御し、この薄膜トランジスタを介して列方向に延びるデータラインから各画素に表示データを供給することで、画素毎の表示が可能なアクティブマトリクス型ＬＣＤパネルである。また、パネルの表示部の周辺には、ゲートラインを順に制御する垂直方向ドライバ（Ｖドライバ）２１０、所定タイミングでデータラインに表示データを供給する水平方向ドライバ（Ｈドライバ）２２０が形成されている。但し、このＶドライバ２１０及びＨドライバ２２０は、パネル２００上に形成されるものには限られず、ＩＣ化される駆動回路１００の一部又は独立の回路で形成される場合もある。
【００２０】
駆動回路１００は、供給されるＲＧＢデジタルデータをラッチするラッチ回路１０１、ラッチデータをアナログデータに変換するデジタルアナログ（Ｄ／Ａ）変換回路１０２、変換されたアナログデータを増幅してＲ，Ｇ，Ｂアナログ表示データとしてＬＣＤパネル２００のＨドライバ２２０に対して供給するアンプ１０４を備える。駆動回路１００は、また、図示しないＣＰＵから命令を受け取って命令に応じた制御信号を出力するＣＰＵインターフェース（Ｉ／Ｆ）回路１０６と、タイミングコントローラ（Ｔ／Ｃ）４００を備える。Ｉ／Ｆ回路１０６は、図示しないＣＰＵから送出される命令を受け取ってこれを解析し、命令に応じた制御信号を出力する。ＣＰＵから送出される命令は、パワーセーブ制御命令の他、表示パネルでの表示位置の調整命令やコントラスト調整命令などである。
【００２１】
Ｔ／Ｃ４００は、ドットクロックDOTCLK、水平同期信号Hsync、垂直同期信号Vsync等のタイミング信号に基づき、ＬＣＤパネル２００のＶドライバ２１０やＨドライバ２２０の動作及び表示に必要なタイミング信号、制御信号を発生する回路であり、後述するように、本実施形態では、任意の位置でのパーシャル表示を可能とし、かつ、必要に応じてその際の消費電力の低減を可能としている。
【００２２】
ｎ行×ｍ列マトリクスの画素を備えるＬＣＤパネル２００を例に挙げて説明する。本実施形態において、通常表示モードには、１フレーム期間中に全画素を駆動するが、各行を順に選択し、同時にｍ列のデータラインに所定表示データを供給し、各行に対応する画素に表示データを書き込み、これを全ｎ行について行うことで、図２（ａ）に示すように全画面表示を行う。
【００２３】
例えばＣＰＵからパワーセーブ命令によってパーシャル表示モードに移行すると、図２（ｂ）のように全ｎ行のうちの任意のｓ行ｍ列だけがパーシャル表示領域２０２となって所定のパーシャル表示を行い、他の領域は背景表示領域（背景領域）２０４となり背景表示（オフ表示）を行う。液晶層を挟んで設けられる共通電極と画素電極との間の電圧が０Ｖであると（オフ時）、白が表示されるノーマリホワイトモードＬＣＤの場合には、上記背景領域２０４ではオフ表示に相当する白が表示される（白ラスタ表示が行われる）。
【００２４】
本実施形態において、背景領域２０４は、パーシャル表示期間中、ずっとオフしているのではなく、図２（ｃ）のように、所定期間毎に、行毎に順に選択され、対応画素に白表示データを書き込んでいる。白表示は、ノーマリホワイトの場合、原理的には電極間に電圧を印加しないことで実現されるが、実際には共通電極と白を表示する各画素電極との間に数ボルトの電圧を印加している。従って、実際の装置でのオフ表示に相当する電圧を白表示データとして背景領域２０４の各画素電極に画素トランジスタを介して書き込む。
【００２５】
画面が１００行×１００列（ｎ，ｍ＝１００）のマトリクスＬＣＤの場合であって、パーシャル表示領域２０２が２５（ｓ＝２５）×１００の画素領域で、背景領域２０４が７５×１００の場合を例に説明すると、ある１フレーム期間中、背景領域２０４のうち所定ｋ行についてはパーシャル表示領域２０２と同様に選択して、そこに背景表示データ（背景領域は白表示データ）を書き込む。次の１フレーム期間中には、背景領域２０４の内の他のｋ行を選択し、そこに白表示データを書き込む。
【００２６】
上記例では背景領域が７５行であり、ｋ＝１の設定の場合、背景領域２０４では７５フレーム（（ｎ−ｓ）／ｋフレーム）に１回対応する行２０４ｗが順次選択され、白表示データが書き込まれることとなる。従って、背景領域２０４の各行は、７５フレーム後に再び選択されるまで選択されることなく、書き込まれた白表示を維持する。
【００２７】
また、背景領域２０４は、複数フレーム（（ｎ−ｓ）／ｋフレーム）期間かけて全画素に白データが書き込まれるが、その内のある行２０４ｗについて着目すると、該任意フレーム（（ｎ−ｓ）／ｋフレーム）期間の次の複数のフレーム（（ｎ−ｓ）／ｋフレーム）期間には、同一行に対し、先の該任意フレーム（（ｎ−ｓ）／ｋフレーム）期間とは極性の反転（共通電極電圧を基準として極性が反転）した白表示データを書き込んで反転駆動を行っている。
【００２８】
図３は、本実施形態の表示装置における通常表示モードからパーシャル表示モードへの移行時の動作を示している。図１のＩ／Ｆ回路１０６が通常表示モードであると判断している場合、図３（ａ）のようにＬＣＤパネル２００は、全画面を用いて通常表示を行う（Ｓ１）。ＣＰＵからパーシャル表示制御命令が送られてくると、Ｉ／Ｆ回路１０６がこれを解析してパーシャル表示制御信号を発生し、パーシャル表示モードに切り替わる（Ｓ２）。なお、スイッチなどが設けられている場合に、これを機器使用者が切り替えることで同等のパーシャル制御信号が発生し、パーシャル表示モードに移行してもよい。
【００２９】
装置がパーシャル表示モードに切り替わった後、直接、上述のようなパーシャル及び背景表示を行っても良いが、本実施形態では、通常表示からパーシャル表示への移行に際して、一旦全画面をオフ表示させている。具体的には、移行時の１フレームは、まず、通常通り各画素を選択して白表示データを書き込み白ラスタ表示を行う（Ｓ３、図３（ｂ））。
【００３０】
このような制御をおこなうのは、パーシャル表示に切り替わった際、背景領域で通常表示時の表示が徐々にオフ表示状態へ変化していくことを防ぐ為である。つまり、通常表示からパーシャル表示に切り替わった時、背景領域２０４の画素には、前の通常フレームの画素表示データが書き込まれている。ところが背景領域２０４では、上述のように１フレーム毎には選択されない。従って、たとえ各画素に設けられている画素トランジスタが次にゲートラインが選択されるまでオフ制御されていても、トランジスタのＯＦＦリーク電流のため、画素表示データは徐々にドレインラインに抜けてゆき、液晶層を挟んで対向する共通電極の電位に近づいていく。つまり、背景領域２０４では、通常表示フレームから切り替わった際に、数秒かけて徐々にオフ表示（白ラスタ）に変化することとなり、このようなゆっくりとした表示の変化は、装置使用者にとって好まれないことが多い。そこで、パーシャル表示に切り替わる前に、一旦全画面に白表示データを書き込んで白ラスタ表示をさせることで、パーシャル表示時には、全ての画素は、オフ状態である白表示状態から変化することになり、パーシャル表示時の背景領域２０４における表示劣化をなくすことができる。なお、以下において、ＬＣＤパネル２００としては、特に言及しない限り、ノーマリホワイト型であり、白表示とは実質的にオフ表示であるものとして説明する。
【００３１】
一旦、全画面白ラスタ表示を行った後、ＬＣＤパネル２００では、図３（ｃ）のようなパーシャル表示が行われる（Ｓ４）。本実施形態において、ＬＣＤパネル２００でのパーシャル表示は、パーシャル制御信号に基づいて図１のＴ／Ｃ４００が後述するような制御信号、タイミング信号を発生することで実行でき、ＬＣＤパネル２００にはパーシャル表示に対応するための特別な構成を備えなくても実現できる。
【００３２】
パーシャル表示モードにおいてパーシャル表示領域は、通常表示と同様に１フレーム中に各行が選択され表示データが書き込まれる。本実施形態に係る背景領域２０４の駆動方法１〜４については、以下に図３（ｃ）を参照して説明する。各駆動方法のより具体的な駆動波形の例については、図９〜図１５及び図１８を参照して後述する。
【００３３】
なお、パーシャル表示モードから通常表示モードへの復帰は、ＣＰＵなどから通常表示制御命令が送られ、図１のＩ／Ｆ回路１０６がこれを解析し、その結果に応じて、通常表示制御信号の発生又はパーシャル表示制御信号の出力停止などを行うことで達成される（図３、Ｓ５）。
【００３４】
（駆動方法１）
方法１において、パーシャル表示領域２０２は１フレーム期間中に全ｓ行（ゲートライン）を順次選択して所定の表示データを書き込み、背景領域２０４では、同じ１フレーム期間中に、領域２０４のｋ行のみ選択して白表示データを書き込む。つまり、本駆動方法１では、１フレーム期間中にパーシャル表示領域２０２の全ｓ行と、背景領域２０４のｋ行との合計ｓ＋ｋ行を順に選択し、選択された行に対し、ｍ列のデータラインに所定タイミングで表示データを送出することで、対応する画素に対応する表示データを順次書き込む。
【００３５】
そして、パーシャル表示領域２０２が２５行、背景領域２０４が７５行でｋ＝１である場合、１フレーム期間に、２６行（２５行＋１行）が順に選択され、背景領域２０４の他のライン２０４ｔは、図１のＴ／Ｃ４００の作成する信号のうち、後述する制御信号である垂直マスク信号（VMASK）に基づいて選択が禁止される。
【００３６】
次のフレームには、パーシャル表示領域２０２は再び全ｓ行が選択され表示データが書き込まれる（但し、表示データは、ライン反転、１フレーム反転により極性が１ライン毎、１フレーム毎に変化する）。また、背景領域２０４では、前フレームで白表示データを書き込んだｋラインと異なるｋラインが選択され、白表示データが書き込まれる。従って、全１００行でパーシャル表示領域２０２の行数ｓが２５、背景領域２０４での１フレーム当たりの選択行数ｋが１であれば、上述のように、パーシャル表示領域２０２は、各フレームで全領域２０２に表示データが書き込まれ、背景領域２０４では、７５フレームかかって全ての領域に白表示データが書き込まれることとなる。
【００３７】
また、ｋ＝１で、背景領域２０４において、前のフレームで選択された１ラインと隣接する１ラインが次フレームに選択される場合には、隣接するラインには逆極性の白表示データを書き込んでライン反転駆動を行う。
【００３８】
さらに、複数（（ｎ−ｓ）／ｋ）フレーム期間（１背景表示期間）かけて（上記例では７５フレーム）、背景領域２０４の全画素に白表示データが書き込まれたら、次の（ｎ−ｓ）／ｋフレーム期間には、同一行に逆極性の白表示データを書き込む。
【００３９】
また、背景領域では、１ライン毎かつ、１背景画面毎に極性を反転して白表示を行うことで、背景領域においても液晶に直流電圧成分がずっと印加されることが防がれ、液晶の劣化を防止している。
【００４０】
駆動方法１では、パーシャル表示モードに際して、以上のような手順を繰り返してパーシャル表示及び背景表示を行う。
【００４１】
なお、駆動方法１では、各画素を点順次駆動した場合も、線順次駆動した場合でも適用可能である。点順次駆動の場合には、あるパーシャル表示領域及び背景領域のいずれにおいても、対応する行（ゲートライン）が選択された際、データラインに順次表示データを送出し、線順次駆動の場合には全データラインに一斉に書き込むべき表示データを送出する。
【００４２】
（駆動方法２）
１フレーム期間中に、パーシャル表示領域２０２の全ｓ行と背景領域２０４のｋ行が選択され表示データが書き込まれる点は、上記方法１と共通するが、方法２では、パーシャル表示領域２０２の全ｓ行の画素を点順次駆動（又は線順次駆動）して表示データを書き込んだ後、全データライン（ｍ列）に白表示データを供給してから背景領域２０４のｋ行を選択する。より具体的には、パーシャル表示領域２０２について駆動を終えた後、次の１水平走査期間（１Ｈ：１ゲートライン選択期間）において、ｍ本のデータライン全てに白表示データを書き込んでから、背景領域２０４のｋ行のゲートラインを選択する。これにより選択されたゲートラインの画素トランジスタがオンし、データラインに供給されている白表示データを取り込み、対応する画素は白を表示する。
【００４３】
この背景領域２０４において選択されて白表示データの書き込まれる行は、上記方法１と同様に、１フレーム毎に変化し、かつ前フレームと次フレームとで背景領域２０４の選択行が隣接する場合、隣接行で白表示データの電圧が互いに逆極性となるようにする。
【００４４】
背景領域２０４については複数フレームで全領域に白表示データが書き込まれ、１背景画面毎に同一行に書き込まれる白表示データの電圧極性が反転されるのは上記方法１と同様である。
【００４５】
上記駆動方法１では、パーシャル表示領域２０２に対する行選択終了後、同一１フレーム期間中に選択される背景領域２０４での行の選択期間が到来するまでＨドライバ２２０が動作を停止し、対応する行を選択した後、再び動作を停止する。これに対し、本駆動方法２では、パーシャル表示領域２０２に対する行選択終了後、続く１Ｈ期間だけＨドライバ２２０を動作させて各データラインに白表示データを書き込めば、残りの背景領域２０４の選択期間中は動作を停止させることができる。そして、このような制御は、上述の駆動方法１と同様にＴ／Ｃ４００における最小限の構成の変更、追加により容易に実現することができる。
【００４６】
（駆動方法３）
駆動方法３では、プリチャージ制御信号を利用して背景領域２０４のｋ行に白表示データを書き込む。アクティブマトリクス型のＬＣＤでは、通常の場合、１Ｈ期間中、対応するゲートラインを選択して画素トランジスタをオンさせ、その際データラインに印加される表示データを画素トランジスタを介して各画素に書き込むことで画素毎の表示を行っている。しかし、ライン反転駆動方式の場合には、特に、１Ｈ毎にデータラインに印加される表示データの極性が反転するため、１Ｈの切り替わり後、データラインの電圧が、早く確実に次に表示すべき表示データの電圧になることが望まれる。そこで、予め続く１Ｈでデータラインに書き込む表示データ電圧に近い電圧を各データラインに書き込むプリチャージが行われている。特に、薄膜トランジスタの能動層に多結晶シリコンを用いるｐ−ＳｉＴＦＴＬＣＤでは、ＴＦＴの動作負荷の軽減等の目的のため、図３に示すように専用のプリチャージドライバ２３０をＬＣＤパネル２００に他のドライバ２１０、２２０と共に形成しておき、プリチャージ駆動を行う。
【００４７】
本実施形態の駆動方法３では、このようなプリチャージのために利用されるプリチャージ制御信号及びプリチャージデータを背景領域２０４での背景表示にも利用する。つまり、あるフレーム期間中に背景領域２０４の選択すべき行の選択タイミングになる際、後述するように、図１のＴ／Ｃ４００に、その１Ｈの開始直前にプリチャージ制御信号（ＰＣＧ）を発生させ、この制御信号に応じて各データラインに白表示データに相当するプリチャージデータを書き込む。なお、パーシャル表示領域２０２では、プリチャージ制御信号によって各データラインに、任意の行が選択される直前に、その行において表示すべきパーシャル表示データのレベルに応じた所定のプリチャージデータが供給される。なお、この所定プリチャージデータはパーシャル表示データのレベルに関係なく、一定レベルに設定してあってもよい。
【００４８】
背景領域２０４において１フレーム毎に選択する行（ゲートライン）を変更すること、ライン毎に白表示データの極性を反転すること、１背景画面毎に白表示データの極性を反転する点は上記方法１及び２と同一である。
【００４９】
このようにプリチャージ制御信号を利用して背景領域２０４のｋ行への白表示データを書き込むこととすれば、背景表示期間中に、Ｈドライバ２２０を制御する必要がなくなり省電力化に寄与することが可能となる。
【００５０】
（駆動方法４）
本実施形態において方法４は、１フレーム期間中に背景領域２０４の選択するｋ行についての駆動方法は、上記方法１〜３のいずれかで実行し、選択しない（ｎ−ｓ−ｋ）行の選択期間に相当する間は、１Ｈ期間の長さを制御するパルス（例えば行クロック）の周波数を高め、行ドライバ（Ｖドライバ２１０）内で各行選択パルスを高速転送してしまう。
【００５１】
このような駆動を行うことで、１フレーム期間中に表示する行数がｓ行＋ｋ行の場合には、通常動作（ｎ行駆動）の時よりも、より遅い周波数で各行を駆動することが可能で、動作周波数に消費電力の依存するデジタル処理系の回路での消費電力低減が可能となる。
【００５２】
また、１フレーム期間中に背景領域２０４内で選択しない行に相当する期間は、Ｖドライバ２１０を停止させるのではなく、Ｖドライバ２１０内で出力すれば各行が選択される選択パルスを該行には出力せず高速転送する。従って、次に、目的とする行に選択パルスを出力して該行を駆動する際に、特別なパルス送り出し動作などをする必要が無く、直ちに必要な行（ゲートライン）に選択パルスを出力することができる。
【００５３】
このように、パーシャル表示モードの際は、Ｖドライバが行を選択するための選択パルスの転送周波数を一部増大し、それによって、表示装置全体の動作周波数を低下させる。よって、ＬＣＤパネル２００の内蔵ドライバ等の設計変更を行うことなく、駆動周波数の低減による消費電力の低減を達成することが可能で、パワーセーブモードにおいてパーシャル表示をすることが可能となる。
【００５４】
（駆動回路）
次に、上述のような駆動を実現する本実施形態に係る駆動回路の構成例について説明する。図４は図１の駆動回路１００の中のＴ／Ｃ４００の構成、図５は、本実施形態においてＬＣＤパネル２００に内蔵するＶドライバ２１０の構成を示している。
【００５５】
Ｔ／Ｃ４００には、ドットクロック（DOTCLK）、水平同期信号（Hsync）、垂直同期信号（Vsync）及びパーシャル表示制御信号（PARTIAL）が供給されており、これらに基づいて、水平クロック（CKH）、水平スタートパルス（STH）、プリチャージ制御信号（PCG）、ゲートライン選択制御信号（ENB）、垂直クロック（CKV）、垂直スタートパルス（STV）、極性反転制御信号（FRP）を作成し、これをＬＣＤパネル２００のＶドライバ２１０、Ｈドライバ２２０に供給する。
【００５６】
Ｈカウンタ１２は、分周回路１１を経て供給されるドットクロック（DOTCLK）をクロックとしてこれをカウントする。そしてＨカウンタ１２は、アンドゲート３１を介して１Ｈ期間に１回に出力される水平同期信号（Hsync）と後述する１Ｈ幅制御回路１９からのＨリセット信号（Hreset）によりカウント値がリセットされるため、１Ｈ期間毎にドットクロックをカウントする。
【００５７】
上記分周回路１１は、図６に示すような構成で２段のＦ／Ｆ１１１、１１２とアンドゲート１１３、１１５、インバータ１１４及びドットクロックと分周クロックとを選択して出力するオアゲート１１６を備える。そして、上記駆動方法４のように背景領域２０４について１フレーム期間中にｋ行しか選択しないこととした場合に、通常のドットクロック（DOTCLK）を分周し、Ｈカウンタ１２、後述するＶカウンタ３４及びフレームカウンタ４７に対しその分周クロックを供給することにより、パーシャル表示モードの際に回路の動作速度を低下させて消費電力を下げるために用いられる。
【００５８】
Ｈカウンタ１２のドットクロックカウント値は、デコーダ１３でデコードされ得られたパルス信号がフリップフロップ（Ｆ／Ｆ）２０、アンドゲート２７を介して、水平クロック（CKH）として出力され、ＬＣＤパネル２００のＨドライバ２２０に供給される。
【００５９】
デコーダ１４は、Ｈカウンタ１２のドットクロックカウント値に基づいて各１水平走査期間中のスタートタイミングを決めるパルスを発生し、これがＦ／Ｆ２１及びアンドゲート２８を介して水平スタートパルス（STH）として出力される。
【００６０】
デコーダ１５は、Ｈカウンタ１２のドットクロックカウント値に基づいて、１水平期間の開始直前のタイミングを求めてパルス信号を作成する。このパルス信号は、Ｆ／Ｆ２２及びアンドゲート２９を介して、１Ｈの開始直前に、データラインの電圧を続く１Ｈ期間の表示データ電圧に近づけるためのプリチャージ制御信号（PCG）として出力される。
【００６１】
デコーダ１６は、Ｈカウンタ１２のドットクロックカウント値に基づいて、各ゲートラインの選択許可期間を制御するタイミングを求め、これがＦ／Ｆ２３及びアンドゲート３０を介し、ゲートライン選択制御信号（ENB）として出力される。この制御信号（ENB）は、１Ｈの開始直前にデータラインに対して行われる上記プリチャージ期間中に、ゲートラインが選択され画素トランジスタがオンしてプリチャージデータが各画素に書き込まれることを禁止するための制御信号である。このゲートライン選択制御信号（ENB）は、図５に示すＬＣＤパネル２００のＶドライバ２１０に供給される。
【００６２】
図５に示すＶドライバ２１０は、パネルのゲートライン数（ｎ）に応じ、後述する垂直クロック（非反転CKV、反転CKV）をクロックとして、垂直スタートパルス（STV）を順次シフトする複数段のシフトレジスタ２５１、２５２・・・、ｙ番目とｙ＋１番目のシフトレジスタ出力の論理積を出力するアンドゲート２６１、２６２・・・、ゲートラインへの各最終出力ゲート２７１、２７２・・・を有し、上記ゲートライン選択制御信号（ENB）がこの最終出力ゲート２７１、２７２・・・の一方の入力端に供給されている。そして、この制御信号（ENB）は、１Ｈ期間の開始直前のプリチャージ期間中にＬレベルとなるため、ゲートラインへのゲート選択信号の出力が制御信号（ENB）のＬレベルの間、禁止される。
【００６３】
Ｈカウンタ１２でのドットクロックカウント値をデコードするデコーダ１７からの出力は、Ｆ／Ｆ２４を介してアンドゲート４４の一方の入力端に供給されている。このアンドゲート４４の他方の入力端には、分周回路１１を介してドットクロック（DOTCLK）が供給されている。通常表示状態において分周回路１１で分周は行われないので、このゲート４４のアンド出力はドットクロックとほぼ等しく、これがクロックとして供給されるＦ／Ｆ４１のＱ端子からは、１Ｈ毎にレベルの変化する信号が得られ、これは垂直クロック（CKV）としてＬＣＤパネル２００のＶドライバ２１０に出力される。
【００６４】
デコーダ１８は、Ｈカウンタ１２のドットクロックカウント値に基づいたパルス信号を発生し、これは、１Ｈ毎に表示データを反転させるための反転制御信号（FRP）を出力するためのＦ／Ｆ４０にクロックを供給するアンドゲート４３に１入力としてＦ／Ｆ２５を介して供給されている。
【００６５】
１Ｈ幅制御回路１９は、各ゲートラインの１選択期間に対応する１Ｈ期間に１回Ｈリセット信号（Hreset）を発生し、後述のアンドゲート３２及びＶカウンタ３４と共に行クロック作成部の一部として機能する。また、上記駆動方法４において説明したように、Ｔ／Ｃ４００内で、１Ｈ期間、１Ｖ（１フレーム）期間の基準となるＨリセット信号（Hreset）の出力タイミングを速め、背景領域において選択されない行についてデータ処理期間を短縮する。これにより、図５のＶドライバでのゲート選択パルスの転送速度が向上する。
【００６６】
この１Ｈ幅制御回路１９は、図７に示すような構成であり、例えばＨカウント値が高速リセット設定値「１０」の時、Ｈを出力するデコーダ１９１、Ｈカウントが通常リセット設定値「１２０」の時、Ｈを出力するデコーダ１９２、これらデコーダ１９１、１９２の出力と、後述するＶマスク信号（VMASK）との反転、非反転信号とのアンドをとるゲート１９３、１９５、２つのアンドゲートのオアをとるオアゲート１９６を有する。背景領域２０４であるため、後述するＶマスク信号（VMASK）がＬレベルで、該当期間中での選択が行われない期間には、インバータ１９４によって反転マスク信号がアンドゲート１９３に供給され、アンドゲート１９３からのデコーダ１９１の出力が許可される。よって、通常、カウント値がｍ（例えばｍ＝１２０、但しここでｍは帰線期間を含む）で出力されるＨリセットパルス（Hreset）を、Ｈカウンタが１０まで数えたところで出力することができる。
【００６７】
Ｖカウンタ３４は、アンドゲート３２の出力をクロックとして受け、アンドゲート３３の出力によりリセットされる。アンドゲート３２には、１Ｈ幅制御回路１９からのＨリセットパルス（Hreset）と、分周回路１１を介して供給されるドットクロック（DOTCLK）とが入力されており、このＶカウンタ３４は、１Ｈに１回Ｈとなるパルスをカウントし、１Ｖ期間毎に垂直同期信号（Vsync）に応じてそのカウント値をリセットする。
【００６８】
デコーダ３５は、Ｖカウンタ３４でのカウント値に基づいて１垂直走査期間（１Ｖ）に１回、１Ｖ期間のスタートを示す垂直スタートパルス（STV）をＦ／Ｆ３７を介して出力する。
【００６９】
デコーダ３６は、Ｖカウンタ３４でのカウント値に基づいて、該カウント値がＬＣＤパネル２００のライン数（ゲートライン数ｎ）に応じた数値になるとＶリセットパルス（Vreset）をＦ／Ｆ３８を介して出力する。このＶリセット信号（Vreset）は、Ｆ／Ｆ４０のリセット端子に供給されて１Ｈ及び１フレームごとに表示データの極性を反転させる反転パルス（FRP）をリセットし、またＦ／Ｆ４１のリセット端子にも供給されて上述のＶクロック（CKV）をリセットする。さらに、このＶリセットパルスは、ドットクロック（DOTCLK）との論理積をとるアンドゲート４２に供給され、Ｆ／Ｆ３９は、このゲート４２のアンド出力をクロック端子に受けて動作することで、Ｆ／Ｆ３９からは１フレーム毎に反転するＱ出力が得られる。
【００７０】
ＥＸＯＲゲート４５は、上記Ｆ／Ｆ３９及び４０の出力の排他的論理和をとり、これが極性反転パルス(FRP)としてＬＣＤパネル２００のＨドライバ２２０に出力される。
【００７１】
さらに、本実施形態では、図４の下側に記載されているように、フレームカウンタ４７、フレームカウント値に応じてマスク信号（VMASK）を生成・出力するマスク生成回路４８及びＦ／Ｆ５０、フレームカウント値をデコードしてフレームカウンタをリセットするためのデコーダ４９及びＦ／Ｆ５１を備える。
【００７２】
フレームカウンタ４７は、Ｖリセット（Vreset）、Ｈリセット（Hreset）及びドットクロックのアンドをとるアンドゲート４６からの出力をカウントする。アンドゲート４６からは、１Ｖ期間中に１回、即ち１フレーム期間に１回Ｈレベルとなる出力が得られるため、フレームカウンタ４７は、このアンド出力をカウントすることでフレーム数をカウントし、結果をＭＡＳＫ生成回路４８とデコーダ４９に出力する。
【００７３】
ＭＡＳＫ生成回路４８は、図８に示すような構成で、パーシャル表示行の到来タイミングを検出するパーシャル表示行検出部に相当するコンパレータ４８２、背景領域内でオフ表示データを書き込む行の到来を検出する背景表示行検出部に相当するコンパレータ４８１及び加算回路４８３を備え、また、オアゲート４８４及び４８５、インバータ４８６を備える。加算回路４８３は、任意に設定可能な設定値、例えば「２５」をフレーム（Ｆ）カウント値に加算してコンパレータ４８１に出力する。
【００７４】
コンパレータ４８１は、Ｖカウンタ３４からのＶカウント値と、Ｆカウント値＋設定値「２５」と比較し、Ｖカウント値がＦカウント値＋設定値「２５」になるとＨレベルを出力し、他の値のときはＬレベルを出力する。また、コンパレータ４８２は、Ｖカウント値が、目的とするパーシャル表示位置に応じて任意に設定された値、例えばここでは「２５」より小さければＨレベルを出力し、「２５」以上でＬレベルを出力する。
【００７５】
よって、オアゲート４８４からは、Ｖカウント値が、０−２４の期間と、Ｆカウント値＋２５の期間だけＨレベルが出力され、オアゲート４８５からは、後述するパーシャル表示スタート信号（SPART）がＨレベル（パーシャル表示モード）の時だけ、上記ゲート４８４からの出力がＶマスク信号（VMASK）として、Ｆ／Ｆ５０を介して出力される。
【００７６】
なお、通常表示時には、スタート信号（SPART）がＬレベルを維持するため、インバータ４８６を介してオアゲート４８５には常時Ｈが入力されるため、Ｖマスク信号（VMASK）はＨレベルを維持する。
【００７７】
Ｖマスク信号（VMASK）は、アンドゲート２７〜３０の一方の入力端に供給されており、Ｖマスク信号（VMASK）がＬレベルの時には、Ｈクロック（CKH）、Ｈスタートパルス（STH）、プリチャージ制御信号（PCG）及びイネーブル信号（ENB）の出力を禁止する。また、Ｖマスク信号（VMASK）は１Ｈ幅制御回路１９に供給されており、１Ｈ幅制御回路１９は、上述のようにこのＶマスク信号（VMASK）がＬレベルの時だけ、１Ｈ期間をＨカウント値が１０になったタイミングで、Ｈリセットパルス（Hreset）を出力する。更に、このＶマスク信号（VMASK）は、アンドゲート４３の入力端にも供給されており、Ｖマスク信号（VMASK）がＬレベルの時にはＦ／Ｆ４０の出力が固定され、結果として極性反転信号（FRP）のレベルがその期間、固定される。
【００７８】
デコーダ４９には、背景領域２０４のライン数（ｎ−ｓ）と、パーシャル表示時において１フレーム期間中に選択する背景領域２０４のライン数ｋとに応じて［（ｎ−ｓ）／ｋ］が設定される。例えば、ここでは、ｎ＝１００、ｓ＝２５、ｋ＝１で、「７５」が設定されており、Ｆカウント値が７５、つまりパーシャル表示時において７５フレーム目にパルスが出力される。このパルスは、Ｆ／Ｆ５１を介してフレームカウンタ４７にＦリセットパルス（Freset）として供給され、フレームカウンタ４７は、パーシャル表示モードの時は、［（ｎ−ｓ）／ｋ］フレーム（７５フレーム）毎にカウント値がリセットされる。
【００７９】
Ｆ／Ｆ５２は、図１のＩ／Ｆ回路１０６からパーシャル表示モードになると出力されるパーシャル表示制御信号（PARTIAL）をＤ端子に受け、Ｖリセット（Vreset）、Ｈリセット（Hreset）及びドットクロックのアンドをとるアンドゲート４６からの出力をクロックとして動作する。アンドゲート４６からは、１Ｖ期間に１回立ち上がるパルス信号が供給されるため、Ｆ／Ｆ５２は、パーシャル表示制御信号を受けると次の１Ｖ期間にこれを取り込んでＱ端子から出力する。
【００８０】
Ｆ／Ｆ５２からのＱ出力はアンドゲート５４の一方の入力と、Ｆ／Ｆ５３のＤ端子に供給されている。また、Ｆ／Ｆ５３はクロックとして、上記Ｆ／Ｆ５２と同様にアンドゲート４６からの出力を受けており、Ｆ／Ｆ５３のＱ端子からは、パーシャル表示が命令されてから１Ｖ期間が経過した時にＨレベルとなるパーシャル表示スタート信号（SPART）が出力され、このスタート信号（SPART）は上記マスク生成回路４８及び分周回路１１に供給される。また、Ｆ／Ｆ５３の反転Ｑ出力は、アンドゲート５４の他の入力に供給されている。従って、アンドゲート５４からは、パーシャル表示制御信号（PARTIAL）がＨレベルとなった次の１Ｖ期間だけＨレベル、他の期間はＬを維持するフラッシュ信号（FLASH）が出力される。
【００８１】
上記フラッシュ信号（FLASH）は、オアゲート５５、５６、５７の一方の入力端に供給されており、フラッシュ信号（FLASH）がＨになると、各オアゲート５５〜５７からのＲ，Ｇ，Ｂデジタル出力が全てＨレベルとなる。
【００８２】
このＲ，Ｇ，Ｂデジタル出力の全Ｈレベルは、白表示を意味しており、このＲ，Ｇ，Ｂデジタル出力が、図１のラッチ回路１０１等のデジタル処理回路に出力され、Ｄ／Ａ変換回路１０２、アンプ１０４を経て白表示のためのＲ，Ｇ，Ｂアナログ表示信号としてＬＣＤパネル２００のＨドライバ２２０に供給される。
【００８３】
従って、以上のような構成により、パーシャル表示制御信号がＨとなると、図３に示したように、まず、次の１フレームでは、全画面白表示（白ラスタ表示）となり、命令から１フレーム経過したときに、Ｆ／Ｆ５３からパーシャル表示スタート信号（SPART）が出力され、パーシャル表示動作が開始する。
【００８４】
（表示装置動作）
次に、上記構成によって実現される表示装置の動作タイミングについて、さらに図９〜１１を参照して説明する。なお、図９は通常表示時、図１０は全画面白表示時、図１１は上述の駆動方法１及び方法４が採用されたパーシャル表示時におけるタイミングチャートをそれぞれ示している。
【００８５】
・通常表示
通常表示時には、パーシャル表示制御信号（PARTIAL）がＬレベルを維持するので、Ｖマスク信号（VMASK）がＨレベルを維持する。このため、偶数フレーム、奇数フレームとも、１Ｈ幅制御回路１９はデータライン数ｍに応じてＨリセットパルス（Hreset）を出力するため、１Ｈ期間は一定で、Ｖクロック（CKV）も一定となる。また、Ｈクロック（CKH）、Ｈスタートパルス（STH）、プリチャージ制御信号（PCG）、イネーブル信号（ENB）のいずれも禁止されることなく出力される。
【００８６】
従って、図５に示すＬＣＤパネル２００のＶドライバ２１０は、Ｖスタートパルス（STV）が出力されると、１Ｈ毎のＶクロック（ＣＫＶ）に従って各ゲートラインを選択する信号を順次発生し、対応するゲートラインにイネーブル信号（ENB）がそれぞれＨレベルの期間ゲート選択信号を順に出力していく。また、ＬＣＤパネル２００のＨドライバは、Ｈスタートパルス（STH）が出力されると、Ｖドライバ２１０によって選択されたゲートラインの各画素に書き込むべき表示データをＨクロック（CKH）に従って、順次、対応するデータラインに出力していく。
【００８７】
このようにＶドライバ２１０によってゲートラインを順に選択し、Ｈドライバ２２０から対応して順にデータラインに表示データを出力してゆき、選択されたゲートラインに接続された画素トランジスタをＯＮさせ、データラインと画素トランジスタを介して各画素に表示データを書き込む。そして、このような動作を各フレームで繰り返し、任意の表示を行う。
【００８８】
なお、表示データは、極性反転制御信号（FRP）が１Ｈ、つまり１ライン毎に反転することでその極性が反転制御されて各画素に印加される。また、偶数フレームと奇数フレームとでもこの制御信号（FRP）が反転するため、同一行についてはフレーム毎に極性の反転した表示データが供給される。
【００８９】
・白ラスタ表示
上述のように、図１のＩ／Ｆ回路１０６等からＴ／Ｃ４００に供給されるパーシャル表示制御信号（PARTIAL）がＬレベル（通常表示）からＨレベル（パーシャル表示）へと変化すると、続く１Ｖ期間だけＨレベルとなるフラッシュ信号（FLASH）がアンドゲート５４から出力される。従って、図１０に示すように、Ｒ，Ｇ，Ｂ表示データが１Ｖ（１フレーム）期間全て白データとなる。この白ラスタ表示の際、他のタイミング信号は、図９において説明した通常表示時と変わらないので、Ｖドライバ２１０は、通常表示時と同様にＶスタートパルス（STV）が出力されるとゲートラインを順に選択し、Ｈドライバ２２０が、Ｈスタートパルス（STH）が出力されると、各データラインに順次白データを出力する。従って、１フレーム期間は、画面全てに白が表示される。
【００９０】
・パーシャル表示（駆動方法１及び駆動方法４）
図１１は、図４に示すような構成によって実現される駆動方法のパーシャル表示時の動作を示しており、上述の駆動方法１と駆動方法４の両方が実行されている。つまり、所定の位置へのパーシャル表示、残りの背景領域での白表示、に加え、１フレーム期間中の動作速度を低下させて駆動回路における消費電力低減を図っている。１フレーム期間における動作速度の低下は、図４の１Ｈ幅制御回路１９によるＶドライバの高速転送制御と、分周回路１１の分周信号をドットクロック（DOTCLK）として使用することで可能となっている。
【００９１】
パーシャル表示制御信号（PARTIAL）がＨレベルに変化すると、上述のように最初の１フレームでは画面全体に白が表示され、次のフレームになるとパーシャル表示スタート信号（SPART）が、ＬレベルからＨレベルに変化する。従って、図６に示す構成の分周回路１１では、アンドゲート１１５からのドットクロック（DOTCLK）の出力が禁止され、ここでは、Ｆ／Ｆ１１１及び１１２によって４分周されたドットクロック（以下分周ドットクロック）がアンドゲート１１３及びオアゲート１１６を介して出力される。この４分周ドットクロックに従って動作する回路はその動作速度が４分の１となり、図１１に示すように作成される制御信号（CKH、CKV、ENB、STH、FRP等）も１／４の周波数となる。
【００９２】
また、ＭＡＳＫ生成回路４８では、コンパレータ４８２及びコンパレータ４８１からの比較出力がオアゲート４８５によって選択され、図８のように、コンパレータ４８２及び加算回路４８３に対する設定値をパーシャル表示位置が１〜２５ラインとなるように設定した場合、Ｖカウント値が０〜２４の期間と、フレームカウント値＋２５の期間ＨレベルとなるＶマスク信号（VMASK）が出力される。ゲートラインを１行目から順に選択していくＶドライバ２１０には、まず、パーシャル表示が行われる１〜２５ラインまでの間、Ｖマスク信号（VMASK）に基づいて作成されたイネーブル信号（ENB）が供給される。従って、この期間（パーシャル表示期間）は、Ｖドライバ２１０にＨレベルのイネーブル信号（ENB）の出力が許可され、各ライン（行）への選択パルスの出力が許可される。よって、上記４分周ドットクロックに基づいて作成された通常時の１／４の周波数のＶクロック（CKV）に従って動作する点を除き、Ｖドライバ２１０は、通常表示時と同様、イネーブル信号（ENB）がＨレベルの期間、各ゲートラインにゲート選択パルスを出力する。また、Ｈドライバ２２０においても、Ｈクロック（CKH）及びＶクロック（CKV）等が通常時の１／４の周波数である点を除いて、通常時と同様に、１Ｈ期間中、データラインに選択されたゲートラインに対応した画素に書き込む表示データ（パーシャル表示データ）を順次出力する。
【００９３】
マスク生成回路４８は、Ｖカウント値がパーシャル表示領域外になるとＶマスク信号（VMASK）をＬとする。従って、このＶマスク信号（VMASK）がＬの期間はＶドライバ２１０によるゲートラインの選択は禁止され、極性反転信号（FRP）の反転動作は、直前の状態を維持する。
【００９４】
また、Ｖマスク信号（VMASK）がＬレベルになると、１Ｈ幅制御回路１９は、例えば、図７において、通常Ｈカウント値が１２０になると出力していたＨリセットパルス（Hreset）をＨカウント値が１０になった時点で出力する。従ってＨリセットパルス（Hreset）の出力周期が速くなり、Ｈカウンタ１２でのカウント処理が速くなり、Ｈカウント値に応じて作成されるＦ／Ｆ４１からのＶクロック（CKV）の周期が、図１１に示されるように短くなる。ここで、図５に示すように、ＬＣＤパネル２００のＶドライバ２１０では、シフトレジスタ２５１・・がこのＶクロック（CKV）をシフトクロックとして動作しているため、Ｖクロック（CKV）が速まることで、その期間、Ｖドライバ２１０内でのシフトレジスタ転送速度が速まる。
【００９５】
背景表示期間において、マスク生成回路４８のコンパレータ４８１が背景領域で選択すべきラインを検出すると、図１１に示すように該当するライン選択期間だけＶマスク信号（VMASK）をＨレベルとする。これにより、Ｖドライバ２１０は、Ｖマスク信号（VMASK）Ｈレベル期間中、パーシャル表示期間と同様に、対応するゲートラインに選択信号を出力する。また、Ｈドライバ２２０は、Ｈスタートパルス（STH）が出力されると、供給されている白表示データを極性反転制御信号（FRP）によって決まる極性で順次データラインに書き込む。従って、背景領域２０４の所定のラインが１フレーム期間中にパーシャル表示領域と同様に選択されここに白表示データが書き込まれる。
【００９６】
図１１において、上段の偶数フレームに続く下段の奇数フレームでは、パーシャル表示期間中における動作は、極性反転制御信号（FRP）が偶数フレームと逆転していて、各画素に偶数フレームの時と逆極性の表示データが書き込まれる点を除くと同じである。背景表示期間においては、奇数フレームでは、一旦ＬレベルとなったＶマスク信号（VMASK）が再びＨレベルになるタイミングが１Ｈ期間遅い。これは、図８のマスク生成回路４８において、Ｆカウント値が前フレーム（偶数フレーム）より１つ多いためであり、前フレームで選択された次のラインが選択されている。また、このとき、Ｈドライバ２２０からは、極性反転制御信号（FRP）のレベルが偶数フレーム時と逆であるため、前フレームと逆極性の白表示データが各データラインに出力され、選択されたゲートラインに対応する画素に書き込まれる。
【００９７】
以上の動作を繰り返し行うことで、図３（ｃ）に示すようにパーシャル表示領域２０２には、１フレーム毎に表示データが書き込まれ、また背景領域２０４では、選択されないライン（ゲートライン）に相当する期間（２０４ｔ）はＶドライバ２１０内で高速転送が行われ、所定ラインだけが選択され白表示データが書き込まれる。そして、背景領域２０４では、図８のような設定の場合には、７５フレームで全領域に白表示データが書き込まれる。更に、次の７５フレームには、極性反転制御信号（FRP）のレベルが前の７５フレームの時と反転するので、同一のゲートラインには、７５フレーム前とは極性が逆の白表示データが書き込まれる。
【００９８】
・パーシャル表示（駆動方法１）
次に、図１２を用いて駆動方法１のみの場合の具体的な動作タイミングを説明する。駆動方法１では、上述のようにＶドライバ２１０において高速転送を実行せず、図４の構成を用いて説明すると、分周回路１１での分周を行わず、かつ背景表示期間中において、１Ｈ幅制御回路１９がＨリセットパルスの出力周期を速めない。タイミングチャートにおいて、図１１と相違する点は、Ｖクロック（CKV）の周期が、Ｖマスク信号（VMASK）のレベルに関わらず一定であることであり、他は図１１で説明したパーシャル表示動作及び背景表示動作と同じである。このような駆動方法１により、上記図１１のときのようにパーシャル表示モード時における駆動周波数が変わらないのでデジタル回路系での消費電力は変わらないが、マスク生成回路４８での設定（コンパレータ４８１、４８２及び加算回路４８３）により、任意の位置にパーシャル表示することができ、また、背景領域については１フレーム期間中に任意の数のラインを選択し白表示データを書き込むことができる。
【００９９】
・パーシャル表示（駆動方法２）
次に、図１３を用いて駆動方法２のみの場合の具体的な動作タイミングを説明する。図１２の駆動方法１と同様に、Ｖドライバ２１０での高速転送、及び駆動周波数の低減は行っていない。上記図１２に示す駆動方法１と相違する点は、図１３では、背景表示期間の開始後、最初の１Ｈ期間においてＨスタートパルス（STH）が出力され、Ｈドライバ２２０が、このＨスタートパルスに応じてデータラインに白表示データを書き込むことである。このため、Ｖマスク信号（VMASK）が背景表示期間中にＨレベルとなって、Ｖドライバ２１０が対応するゲートラインを選択すると、既に各データラインに書き込まれている白表示データが直ちに対応する画素に書き込まれる。
【０１００】
・パーシャル表示（駆動方法２及び４）
図１４は、上記駆動方法２と駆動方法４とを組み合わせた駆動方法での具体的な動作タイミングを示している。上記図１３と相違する点は、図１１と図１２との差異と同様に、まず、パーシャル表示モードの場合に図４の分周回路１１などを利用することで各回路の動作周波数を下げ、図１４では、通常表示動作よりもＣＫＶ、ＥＮＢ、ＦＲＰ、ＶＭＡＳＫ、表示データ等の周期が長いことである。また、背景表示期間において最初の１Ｈでデータラインに白表示データを書き込んだ後、及び背景領域の１フレーム中に選択すべきゲートラインの選択が終了した後、図４の１Ｈ幅制御回路１９などを利用することで、Ｈリセットパルス（Hreset）の出力タイミングを速め、最終的にＬＣＤパネル２００のＶドライバ２１０におけるシフトレジスタのデータ転送クロックとなるＶクロック（CKV）の周波数を上げている。このため、図１４に示すようにＶマスク信号がＬレベルの期間はＶドライバ内でゲート選択パルスの高速転送が行われている。
【０１０１】
・パーシャル表示（駆動方法３）
図１５は、駆動方法３の場合の具体的な動作タイミングを示している。この方法においても、上記図１２に示した駆動方法１と同様に、Ｖドライバ２１０でのパルス高速転送、及び駆動周波数の低減は行っていない。上記図１２の方法では、背景表示期間中において、Ｖマスク信号（VMASK）がＨレベルとなった時、Ｈスタートパルス（STH）に応じてＨドライバ２２０がデータラインに白表示データを書き込むが、図１５の方法では、通常表示と同様に、Ｈスタートパルスの直前にプリチャージ制御信号（PCG）を発生させ、プリチャージ回路によって各データラインに白表示データを書き込む。
【０１０２】
ここで、図１６及び図１７を用いてプリチャージ波形及びＬＣＤパネル２００に内蔵可能なプリチャージドライバ２３０の構成について説明する。プリチャージドライバ２３０は、プリチャージ制御信号（PCG）とその反転信号に応じてオンオフするＴＦＴよりなるスイッチＳＷ１、ＳＷ２・・・ＳＷｍにより構成されている。そこで、図１６のようにプリチャージ制御信号（PCG）が出力されて各スイッチＳＷ１、・・・がオンすると、対応するスイッチＳＷを介してプリチャージデータラインに接続された１番目からｍ番目まであるデータラインに、それぞれプリチャージデータ（PCD）が印加される。このプリチャージデータ（PCD）は、図１６に示すように、プリチャージ制御信号（PCG）の出力直後に始まる１Ｈ期間にデータラインに印加されるＲ，Ｇ，Ｂ表示データと、極性が一致している。そして、その電圧レベルは、通常表示時において、Ｒ，Ｇ，Ｂ表示データの中間電圧レベルに設定している。
【０１０３】
背景表示期間中は白表示データがデータラインに向けて出力されており、白表示であればＲ，Ｇ，Ｂ表示データの中間電圧レベルも白表示データと同等になる。従って、背景表示期間中、このプリチャージドライバ２３０のスイッチＳＷ１〜ＳＷｍをオンさせれば、Ｈドライバ２２０を動作させなくても、各データラインにプリチャージデータを選択されたゲートラインの画素に白表示データとして供給できる。従って、Ｈドライバ２２０の負荷を減らし、その消費電力を低減することが可能となる。
【０１０４】
・パーシャル表示（駆動方法３及び４）
図１８は、駆動方法３と方法４とを組み合わせた場合の具体的な動作タイミングを示している。上記図１５と相違する点は、パーシャル表示モードにおける各タイミング信号の周波数が低いことと、背景表示期間のＶマスク信号（VMASK）がＬレベルの期間、Ｖクロック（CKV）の周波数を上げ、Ｖドライバ内においてゲート選択信号を高速転送している点である。このような駆動方法により、パーシャル表示モードにおける駆動周波数の低減による消費電力の低減と、Ｈドライバの処理負荷の低減の両方が可能となる。
【０１０５】
［背景表示色］
上記基本構成では、パーシャル表示モードに移行してから背景領域には白データ（オフ表示）を表示するものとして説明している。しかし、背景表示データとしては、オフ表示データに限らず、他の背景表示色データを採用し、そのデータの示す色を背景領域に表示してもよい。以下に背景表示色を所定の色とする場合について説明する。採用する表示色は、例えばカラー表示装置における赤（Ｒ）又は緑（Ｇ）又は青（Ｂ）のいずれかである。
【０１０６】
図１９は、パーシャル表示時に、背景領域をオフ表示以外の所定色を表示するためのタイミングコントローラ４００の構成例を示している。図２０は、この図１９の背景領域検出回路６０の動作を概念的に説明している。図１９において、上述の図４と同一部分には同一符号を付して説明を省略する。図４と相違する点は、図１９のタイミングコントローラ４００は、図４の構成に加え、パーシャル表示時の背景領域を検出し、その背景表示期間に所定の色のデジタル信号の出力を許可ための構成として、背景領域検出回路６０、Ｆ／Ｆ６１、アンドゲート６２、６３、６４を備えることである。
【０１０７】
背景領域検出回路６０には、Ｖカウンタ３４からのＶカウント値（行カウント値）が供給され、また、図示しないＣＰＵから図１のＣＰＵインタフェース部１０６を介してパーシャル表示領域の境界位置情報（PTA1S）と、パーシャル表示領域がこの境界より上か下か（例えば上ならＨ、下ならＬ）を示す位置情報（PTAF）とが供給され、これらに基づき以下の背景領域検出信号（PTWH）を出力する。例えば位置情報ＰＴＡＦが「Ｈ」であれば、境界位置（PTA1S）よりもパーシャル表示領域が上に位置することを意味する。よって、背景領域検出回路６０は、Ｖカウント値が、上記PTA1Sの示すパーシャル表示領域の境界位置より上の行を示す期間は「Ｌ」、Ｖカウント値が境界位置より下の行を示す期間は「Ｈ」となる信号PTWHを出力する。また位置情報PTAFが「Ｌ」であれば、Ｖカウント値が境界位置（PTA1S）より上の行を示している期間は「Ｈ」、境界位置（PTA1S）より下の行を示している期間は「Ｌ」となる信号PTWHを出力する。
【０１０８】
このように図１９の背景領域検出回路６０は、背景表示期間のみ「Ｈ」となる背景領域検出信号（PTWH）を出力する。例えば図２０に示すように、背景領域が２５行目から１００行目までとすると、背景領域検出回路６０は、Ｖカウント値が２５になるまで「Ｌ」レベルで２５〜１００の選択期間「Ｈ」となる信号PTWHを出力する。そして、以上のような信号PTWHは、Ｆ／Ｆ６１を介して、Ｒ，Ｇ，Ｂのデジタル出力ラインに設けたアンドゲート６２，６３及び６４の一方の入力端に供給される。
【０１０９】
アンドゲート６２，６３及び６４の他方の入力端には、例えば操作者又はＣＰＵによって設定される背景色信号（Ｒ＿ＰＡＲ，Ｇ＿ＰＡＲ，Ｂ＿ＰＡＲ）が供給されている。従って、背景表示期間中に検出信号PTWHが「Ｈ」となると、このときアンドゲート６２，６３及び６４に供給されている背景色表示信号がオアゲート５５，５６及び５７を介し背景表示データとして出力される。
【０１１０】
ここで、「白」は、Ｒ，Ｇ，Ｂ入力デジタルデータ（例えば６ビット）において、Ｒ，Ｇ，Ｂデータの全ビットが「Ｈ；１」で表されるのに対し、例えば単色の「青」は、Ｒ及びＧが全ビット「Ｌ；０」、Ｂが「Ｈ；１」で表される。従って、上記背景色として、例えば単色の「青」が設定されている場合、本実施形態ではＲ＿ＰＡＲ及びＧ＿ＰＡＲの全ビットが「Ｌ」で、Ｂ＿ＰＡＲの全ビット「Ｈ」であり、これが、パーシャル表示モードでの背景領域の表示データとして表示パネルに供給され、背景領域に単色の「青」が表示される。
【０１１１】
また、このような所定背景表示色を採用した場合でも、図３に説明したように、パーシャル表示モードへの移行後の第１フレームでは、全画面白表示（オフ表示）を行い、その次の第２フレームよりパーシャル表示と任意の色の背景表示を実行することが好適である。さらに、パーシャル表示動作への移行第１フレームにおいて行う全画面表示は、上記全画面白色に限らず、全画面を所定の背景色としてもよい。例えば、この表示色は、上述のようにパーシャル表示動作時に背景色として設定される色と同色としてもよい。このように移行フレームの全画面表示色をパーシャル表示動作時の背景色と同色とすれば、パーシャル表示モードへ移行時に表示色の急激な変化を避けることができ、また、簡易な回路構成で移行第１フレームでの全画面表示色をオフ表示色以外とすることが可能となる。
【０１１２】
なお、パーシャル表示モードへの移行後、ＣＰＵから、背景期間に所定色の背景表示データが供給される構成であれば、上記基本構成において説明した図４のような回路構成を変更することなく白以外の所定色の背景を表示することができる。
【０１１３】
さらに、後述するように移行第１フレームにおいて、全画面白表示等の背景表示を行うのではなく、パーシャル表示と、背景全領域についての背景表示を行ってもよい。
【０１１４】
ここで、以上に説明した背景表示色については、オン表示色（例えばノーマリホワイトの場合には黒）や、その他任意の中間色に設定することも可能である。各画素に設けられるＴＦＴのオフリーク電流により、背景領域について画素選択間隔が長くなると多少の色抜け、つまり色の変化が発生する可能がある。しかし、本発明において背景領域は、特別な情報を表示することを目的としておらず、このような領域における多少の色変化は、表示品質の観点から許容範囲内に収まる場合もある。従って、このような場合に、背景領域を任意の色で表示可能な構成とすることで、操作者に希望する背景色を選択させることができる。
【０１１５】
また、一方で、画素ＴＦＴでのオフリーク電流が十分小さければ、背景表示色を所定オン表示色や中間色に設定しても、色変化なく長期間その色を背景領域に表示していることができる。なお、Ｒ，Ｇ，Ｂのいずれかの単色での背景表示は、Ｒ，Ｇ，Ｂのいずれかは白表示と同一のオフ表示データ、残りの２色がオン表示データ、又はいずれか１色がオン表示データで残り２色がオフ表示データによって表現される。つまり、Ｒ，Ｇ，Ｂいずれか単色の背景表示であれば、少なくとも１色は「オフ表示」と等しく、所望の中間色よりも、上述の各画素ＴＦＴでのオフリーク電流による色抜けの影響を受け難く、パーシャル表示モードにおける背景表示色の変化が小さい。
【０１１６】
［背景領域先頭行］
次に、図２１を参照して、パーシャル表示モードでの背景表示の品質向上を図るための駆動方法について説明する。この方法においては、上述のように、パーシャル表示モードへの移行第１フレームで全画面オフ表示などの背景表示を行い、その後、パーシャル表示モードに移る。そして、上記移行第１フレームに続く第２フレームからは、任意のｓ行ｍ列マトリクスのパーシャル表示領域２０２に対してはパーシャル表示データを書き込み、上記パーシャル表示領域の最終行に続く背景領域先頭行２０４ｈ（ｓ＋１行目）と、ｋ行ｍ列マトリクス領域２０４ｗとにはそれぞれに背景表示データを書き込む。つまり、背景領域２０４のうち、背景領域先頭行２０４ｈに対しては毎フレーム書き込みを行い、ｋ行ｍ列マトリクス領域２０４ｗについては、上述の説明と同様にフレーム毎に位置をシフトして書き込みを行うこととなり、ｎ行ｍ列マトリクスの内、パーシャル表示領域２０２とｓ＋１行目領域２０４ｈとを除く背景領域の各画素は、（ｎ−ｓ−１）／ｋフレームに１回背景表示データが書き込まれる。
【０１１７】
このような駆動方法を採用することにより、パーシャル表示領域２０２に続く背景領域２０４はその先頭行が１フレームに１回必ずオフ表示データなどの背景表示データが書き込まれることとなる。従って、複数フレーム期間おきにしか選択されない他の背景領域２０４が、パーシャル表示領域２０２の最終行に書き込んだデータの影響を受けてクロストークのように表示されることを防止することができる。
【０１１８】
次に、このような背景領域の先頭行２０４ｈに対して毎フレーム背景表示データを書き込むための具体的な動作について説明する。なお、以下の説明では、先頭行であるｓ＋１行目領域２０４ｈには背景表示データとしてオフ表示データを書き込み、この領域２０４ｈを除く他の背景領域２０４には、背景表示データとしてＲ，Ｇ，Ｂの単色表示など任意の色を表示する場合を例に挙げて任意の色を表示するものとする。この場合、上述の図１９に示すタイミングコントローラ４００において、マスク生成回路４８及び背景領域検出回路６０の設定を変更することで対応することができる。
【０１１９】
即ち、これらの回路４８及び回路６０の構成は、上述の図２０と同様であり、図２２に示すように、コンパレータ１（４８１）及びコンパレータ２（４８２）及びコンパレータ３（６０）に設定する値が変更されており（図２０参照）、図２３に示すような波形の（ａ）VMASK、（ｂ）PTWHを作成している。
【０１２０】
具体的には、例えばパシャール表示領域２０２がｎ行ｍ列マトリクスの１行目〜２５行目までであるとすると「２５＋１」をコンパレータ１及び２にそれぞれセットしている。このため、まず、コンパレータ２の出力は、Ｖカウント値（行数）が「２５＋１」以上になると「Ｌ」から「Ｈ」に変化する。そして、コンパレータ１は、フレームカウンタ４７から供給されるＦカウント値が「２５＋１」になったときのみ「Ｈ」、それ以外は「Ｌ」を出力する。従って、SPART信号がＨでパーシャル表示モードの時は、オアゲート４８５から出力されるVMASK信号は、図２３（ａ）に示すように、１フレーム期間中において、１行目から２５＋１行目までの期間と、（Ｆカウント値＋２５＋１）行目の期間「Ｈ」レベルとなり、信号が「Ｈ」レベルとなる期間には、パネルに対して通常表示モードと同様に画素選択及び表示データ書き込みが行われる。また、図２３の例では、表示データは、背景領域期間の２５＋１行目の到来時にはパーシャル表示データから背景表示データに切り替わっている。従って、「２５＋１」行目のタイミングで表示データの各画素への書き込みが許可されることとなり、パーシャル表示領域の最終行の選択・書き込みに続き、その次行に対する背景表示データの選択・書き込みが行われることとなる。
【０１２１】
また、背景領域検出回路６０（コンパレータ３）に対しては、境界位置の先頭値として「２５＋１」が設定され、終了値には「１００」が設定されている。よって、パーシャル表示領域が背景境界位置より前にある場合（ＰＴＡＦ＝１）、図２３に示すようにＶカウント値が「２５＋１」以上になると「Ｈ」レベルとなり、Ｖカウント値が「１００以上となると「Ｌ」レベルとなる背景検出信号（PTWH）が出力される。このPTWH信号は、図１９に示すように背景色データ（Ｒ＿ＰＡＲ，Ｇ＿ＰＡＲ，Ｂ＿ＰＡＲ）の各Ｒ，Ｇ，Ｂデータラインへの出力を制御しており、図２３（ｂ）のように背景期間のうち、パーシャル表示領域との境界先頭行領域２０４ｈに相当する期間を除いた期間「Ｈ」レベルとなり、背景色データの出力を許可している。
【０１２２】
従って、背景領域２０４の中のｋ行ｍ列マトリクス領域２０４ｗの選択期間中には、操作者又はＣＰＵによって指定される任意の背景色データがこの領域２０４ｗに書き込まれて表示される。もちろん、ｋ行ｍ列マトリクス領域２０４ｗに対してオフ表示データを書き込んでもよく、この場合、図８に示すＭＡＳＫ生成回路４８でのコンパレータ比較値を上記のようにパーシャル表示行数ｓに対し「ｓ＋１」を設定するだけで対応できる。
【０１２３】
図２４は、以上のような制御に対し、さらに上述の駆動方法４を適用した場合のタイミングチャートの一例を示しており、背景先頭行２０４ｈに対する制御を除き、上述の図１４とほぼ同様の動作が行われている。図２４において、駆動方法４及び図１４に関して既に説明したように、背景領域のうち、１フレーム期間中に選択されない行（ここでは「ｎ−ｓ−１」行）の選択期間に相当する間には、１Ｈ期間の長さを制御する行クロックの周波数を高めている。このように行クロックなどの周波数を高めることで、図５のＶドライバ２１０内での各行選択パルスを高速転送することが可能となる。従って、通常動作（ｎ行駆動）の時よりも、より遅い周波数で各行（ｓ行＋１行＋ｋ行）を駆動することができ、動作周波数に消費電力の依存するデジタル処理系の回路での消費電力低減が可能となる。もちろん、１フレーム期間中に選択されない背景領域期間についてクロックの高速転送を実行しない他の駆動方法１，２及び３を採用しても良い。
【０１２４】
ここで、先頭行領域２０４ｈに書き込む背景表示データは、オフ表示データ（ノーマリホワイトの場合の白表示）の他、上述のようにカラー表示の場合のＲ，Ｇ，Ｂのいずれか、又は任意の色を採用することができる。但し、この背景表示データは、残りの背景領域２０４に書き込むデータと同一データを用いることで、先頭行領域２０４ｈだけが目立ってしまうという問題を防ぐことができる。
【０１２５】
なお、ｎ行ｍ列画面内に複数のパーシャル表示領域２０２が設定される場合には、各パーシャル表示領域２０２の最終行の次行（２０４ｈ）に対して毎フレーム背景表示データを書き込むことが好適である。また例えばパーシャル表示領域２０２がｎ行ｍ列マトリクスの中央や、後ろ側（図２１では画面下側）に位置する場合には、パーシャル表示領域２０２の先頭行の前行に対しても毎フレーム背景表示データを書き込むこととすれば、パーシャル表示領域２０２よりも前の行に位置する背景領域２０４に対して、このパーシャル表示領域２０２の先頭行の表示データが悪影響を及ぼすことを防止でき、背景領域の表示品質の一層の向上を図ることができる。以上のようにパーシャル表示領域２０２に隣接する行については、毎フレーム背景表示データを書き込むことで背景領域２０４の表示品質が向上する。
【０１２６】
［パーシャル表示モードへの移行第１フレームの表示］
次に、装置がパーシャル表示モードに切り替わった移行第１フレームにおいて、全画面背景表示ではなく、パーシャル及び背景表示を実行する場合の動作及び駆動回路の例について説明する。
【０１２７】
上述の図３に示す動作では、パーシャル表示が命令されると、移行第１フレームでは、全画面背景表示を行い、次の第２フレームからパーシャル表示に移行している。これに対し、移行後第１フレームにおいて、パーシャル表示領域にパーシャル表示を行い、背景領域の全領域には背景表示を行うことにより、移行時に一瞬全画面が消えることがなく、スムーズにパーシャル表示に移行できる。
【０１２８】
図２５は、このようなモード移行動作を示している。図１のＩ／Ｆ回路１０６が通常表示モードであると判断している場合、図３（ａ）のようにＬＣＤパネル２００は、全画面を用いて通常表示を行う（Ｓ１）。ＣＰＵ等からパーシャル表示制御命令が送られてくると、図１のＩ／Ｆ回路１０６がこれを解析してパーシャル表示制御信号を発生し、パーシャル表示モードに切り替わる（Ｓ２）。
【０１２９】
装置がパーシャル表示モードに切り替わると、図２５（ｂ）に示すようにパーシャル表示領域２０２にはパーシャル表示データを書き込み、また背景領域２０４の全領域に対し、オフ表示データや、設定した任意の色データなどの背景表示データを書き込む（Ｓ３）。
【０１３０】
移行時の１フレームに、このようにパーシャル表示と、背景領域２０４の全領域への背景表示を行うことにより、上述のように一旦全画面が背景表示となることがなく、移行直後からパーシャル表示領域２０２に所望の表示を行うことができる。さらに、全画素に対してパーシャル表示データ又は背景表示データという有意のデータを書き込むことになるので、パーシャル表示に切り替わった際、複数フレームに１回しか選択されない背景領域において、通常表示時の表示が徐々に背景表示状態へ変化していくことを防ぐことができる。
【０１３１】
図２５（ｃ）に示すように、移行第２フレーム以降は、既に説明したような各種パーシャル表示動作を採用することができる。即ち、図２５（ｃ）に示すように、１フレーム期間中に、ｓ行ｍ列マトリクスからなるパーシャル表示領域２０２と、背景領域２０４のうちのｋ行ｍ列マトリクス領域２０４ｗとを選択し、それぞれパーシャル表示及び背景表示を行う（Ｓ４）。
【０１３２】
なお、パーシャル表示モードにおける背景領域２０４の駆動方法については上述のような方法１〜４のいずれか又はそれらを組み合わせることができ、一例として図２５（ｄ）のステップＳ４に示すように、背景領域のｋ行ｍ列領域２０４ｗ以外の非選択行についてはドライバの高速転送を実行する等の駆動方法を採用することができる。また、さらに図２１を参照して説明したように、パーシャル表示領域の最終行に隣接する背景先頭領域２０４ｈには、パーシャル表示領域と同様に毎フレーム選択し、ここに背景表示データを書き込む方法を採用することもできる。
【０１３３】
図２６は、以上のような移行動作を実行するタイミングコントローラ４００の一例を示している。このタイミングコントローラ４００において上述の図１９に示す構成と同一部分には同一符号を付して説明を省略する。図１９と相違する点は、デジタル表示データの出力制御部分の構成である。具体的には、図２６のタイミングコントローラ４００では、背景領域検出回路６０からＦ／Ｆ６１を介して出力される背景検出信号（PTWH）と、フラッシュ信号（FLASH）との論理積をとるアンドゲート６５を備える。オアゲート５５，５６，５７は、それぞれ３入力端を備え、第１入力端には、対応するＲ，Ｇ，Ｂデジタル信号が供給され、第２入力端には背景検出信号（PTWH）が供給され、残る第３入力端には、上記アンドゲート６５からの出力が供給されている。
【０１３４】
このような構成において、ＣＰＵなどからＣＰＵＩ／Ｆ回路を介して供給されるパーシャル表示制御信号（PARTIAL）がＨレベルとなると、Ｆ／Ｆ５２及びＦ／Ｆ５３及びアンドゲート５４を経て出力されるフラッシュ信号（FLASH）は、次の１フレーム期間はＨレベル、他の期間はＬレベルとなる。また、背景検出信号（PTWH）は、背景領域期間Ｈレベルとなる。従って、アンドゲート６５からは、パーシャル表示制御信号がＨレベルとなった次のフレームの背景領域においてＨレベルが出力され、Ｒ，Ｇ，Ｂデジタルデータの各ビットに対して設けられているオアゲート５５，５６及び５７の出力は全てＨレベルとなる。Ｒ，Ｇ，Ｂデジタル出力R#OUT,G#OUT,B#OUTの全ビットＨレベルは、ここでは白表示（オフ表示）データを意味しており、この構成によりパーシャル表示制御信号がＨレベルになった次の１フレームの背景期間には背景領域にオフ表示データが書き込まれる。
【０１３５】
また、フラッシュ信号（FLASH）は、パーシャル表示制御信号がＨレベルとなってから１フレーム期間が経過し、２フレーム目からは再びＬレベルとなる。従って、２フレーム目以降においては、アンドゲート６５の出力はＬレベルを維持する。一方、背景検出信号（PTWH）は上述のように背景期間になるとＨレベルとなるので、オアゲート５５，５６及び５７からの出力は背景期間は、Ｈレベルに固定される。従って、パーシャル表示モードに移行して２フレーム目からは各背景表示期間中には表示データとしてここでは白表示データ（オフ表示データ）がデータラインに供給されていることとなる。
【０１３６】
なお、パーシャル表示モードへの移行第１フレーム及び第２フレームにおいて背景領域に表示させるデータは、もちろん上記構成によって実現されるオフ表示データには限らず、上述のようにＲ，Ｇ，Ｂのいずれかの色データ又は任意の中間色データとしても良い。
【０１３７】
また、パーシャル表示モードへ移行して第２フレーム以降におけるパーシャル表示は、上記駆動方法１〜４のいずれか又はその組み合わせによって実行する事ができる。或いは、上述のようにパーシャル表示領域の最終行に続く背景領域先頭行（又はパーシャル表示領域の境界隣接行）について、毎フレーム選択して背景表示データを書き込む方法を採用しても良い。
【０１３８】
【発明の効果】
以上説明したように本発明によれば、任意の位置にパーシャル表示を行うことができ、また、通常表示からパーシャル表示への移行をスムーズに行うことができる。また、パーシャル表示モードへの移行第２フレーム以後において、背景領域において前の通常表示が残存することがなく、背景表示を高品質にて実行できる。さらに、背景領域において、１フレーム期間中に選択される領域を、上記パーシャル表示領域と背景領域のなかの一部であるｋ行ｍ列領域とするので、パーシャル表示モードにおいて１フレーム期間中に選択する行数が通常表示モードの時より少なく、消費電力の低減を図ることも可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る表示装置の構成を示す図である。
【図２】本発明の実施形態に係る表示装置の表示種類を説明する概念図である。
【図３】本発明の実施形態に係る表示モードの切替動作とその際の表示状態を示す図である。
【図４】本発明の実施形態に係る駆動回路のタイミングコントローラ部における構成を示す図である。
【図５】本発明の実施形態に係るＬＣＤパネルのＶドライバの構成を示す図である。
【図６】図４の分周回路１１の構成を示す図である。
【図７】図４の１Ｈ幅制御回路１９の構成を示す図である。
【図８】図４のＭＡＳＫ生成回路４８の構成を示す図である。
【図９】本発明の実施形態に係る通常表示時の動作を示すタイミングチャートである。
【図１０】本発明の実施形態に係る白ラスタ表示時の動作を示すタイミングチャートである。
【図１１】本発明の実施形態に係る駆動方法１及び方法４を実行する場合のパーシャル表示時の動作を示すタイミングチャートである。
【図１２】本発明の実施形態に係る駆動方法１を実行する場合のパーシャル表示時の動作を示すタイミングチャートである。
【図１３】本発明の実施形態に係る駆動方法２を実行する場合のパーシャル表示時の動作を示すタイミングチャートである。
【図１４】本発明の実施形態に係る駆動方法２及び方法４を実行する場合のパーシャル表示時の動作を示すタイミングチャートである。
【図１５】本発明の実施形態に係る駆動方法３を実行する場合のパーシャル表示時の動作を示すタイミングチャートである。
【図１６】本発明の実施形態において用いられるプリチャージ波形を示す図である。
【図１７】本発明の実施形態において用いられるプリチャージドライバ２３０の構成を示す図である。
【図１８】本発明の実施形態に係る駆動方法３及び方法４を実行する場合のパーシャル表示時の動作を示すタイミングチャートである。
【図１９】本発明の実施形態に係る駆動回路のタイミングコントローラ部における構成を示す図である。
【図２０】本発明の図１９に示す背景領域検出回路６０の動作を説明する図である。
【図２１】本発明の実施形態に係る表示装置のパーシャル表示モードでの背景領域選択方法を説明する概念図である。
【図２２】図２１に示す方法を実行するためにマスク生成回路４８及び背景領域検出回路６０に設定される閾値とこれらの回路出力を示す図である。
【図２３】図２１に示す方法を実行するためにマスク生成回路４８及び背景領域検出回路６０からの出力波形を説明する図である。
【図２４】図２１に示す方法を採用した場合の動作例を示すタイミングチャートである。
【図２５】本発明の実施形態に係る表示装置においてパーシャル表示への移行時からパーシャル及び背景表示を実行する手順の例を説明する図である。
【図２６】本発明の実施形態に係る表示装置においてパーシャル表示への移行時からパーシャル及び背景表示を実行するためのタイミングコントローラ部における構成例を示す図である。
【符号の説明】
１１分周回路、１２Ｈカウンタ、１３，１４，１５，１６，１７，１８，３５，３６デコーダ、１９１Ｈ幅制御回路、３４Ｖカウンタ、４７フレームカウンタ、４８ＭＡＳＫ生成回路、４９デコーダ（フレームカウンタリセット用）、５２，５３Ｆ／Ｆ（モード切替タイミング制御部）、６０背景領域検出回路、１００駆動回路、２００表示パネル（ＬＣＤパネル）、２１０Ｖドライバ、２２０Ｈドライバ、２３０プリチャージドライバ、４００Ｔ／Ｃ（タイミングコントローラ）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving method and a driving circuit for a flat display device such as a liquid crystal display device, and more particularly to a partial display thereof.
[0002]
[Prior art]
Flat display devices typified by liquid crystal display devices and organic EL display devices are thin, lightweight, and have low power consumption, so they are excellent as display devices for portable devices such as mobile phones and are used in many portable devices. It has been.
[0003]
The display device includes a matrix type display device capable of displaying an arbitrary pattern by a plurality of pixels arranged in a matrix, a segment type display device for displaying a fixed pattern such as a clock, and a display panel having the same matrix type and segment type. A display device incorporated in the inside is known.
[0004]
By the way, further reduction of power consumption is required for portable devices, and further reduction of power consumption is required for display devices. In view of this, a display device capable of partial display in which only the minimum necessary portion of the screen is displayed during power saving has been known. In such partial display, for example, a fixed pattern display area for battery remaining time and time display is provided in a part of the display area of the liquid crystal display device, and a plurality of pixels are arranged in a matrix in the other area. It can be realized by configuring an area for displaying an arbitrary pattern and driving only the fixed pattern display area during power saving to display the fixed pattern.
[0005]
[Problems to be solved by the invention]
As described above, if a plurality of regions that can be separately driven are provided on the same display panel and the driving is also controlled separately, only a part of the regions can be displayed as required. However, even during power saving, there is a request to display at an arbitrary position or to display an arbitrary pattern, and a display device that individually controls a display area divided in advance cannot meet this request.
[0006]
In addition, because the display contents and display position requirements during power saving differ depending on the model in which the display device is installed, the structure of the display panel and the drive circuit must be individually developed as required.
[0007]
If it is a matrix type display device, it is possible to display an arbitrary display at an arbitrary position, but even if only a part of the pattern is displayed in the partial display, the other areas can be driven as usual. Since this is necessary, the effect of reducing power consumption by partial display is low.
[0008]
In order to solve the above problems, an object of the present invention is to enable partial display at an arbitrary position and to smoothly switch screens when shifting from normal display to partial display mode.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the present invention has the following features.
[0010]
The present invention relates to a method for driving a display device, and a feature of the present invention is that a plurality of pixels of an n-row m-column matrix are provided, and a desired partial display area is formed by a partial display area composed of arbitrary s-row m-column pixels in accordance with a partial display command A display device driving method for performing display and displaying a background in the remaining background area of the n rows and m columns, wherein the partial display command is detected and the transition from the normal display mode to the partial display mode is performed. During the period of one frame, predetermined partial display data is sequentially written to each pixel of the partial display area of the s rows and m columns, and background display data is sequentially written to each pixel of the background area. In addition, during each frame period after the transition second frame following the transition first frame, the partial display data is written to each pixel of the partial display area of the s rows and m columns, and among the background area The background display data is written into the pixels of k rows and m columns. However, n, m, s, and k are all integers of 1 or more, and satisfy s <n and k <ns.
[0011]
A feature of the present invention relating to a driving circuit of a display device is that a plurality of pixels in an n-row m-column matrix are selected for each row line and receive display data from the column line for display, and in the partial display mode In one frame period, pixels of s rows and m columns in the n rows and m columns matrix are selected and predetermined partial display data is sequentially written, and among the remaining background regions of the n rows and m columns, A driving circuit of a display device that selects pixels in k rows and m columns and writes background display data, and generates a row clock corresponding to a selection period of each row, and counts the row clock for each frame. A row clock count unit that performs the detection, a partial display row detection unit that detects the arrival timing of the s row in which the partial display data is to be written, and the arrival of the first and last rows of the background region A background area detection unit for detecting imming, a background display line detection unit for detecting the arrival timing of k lines in the background area in which background display data is to be written during one frame period in the partial display mode, and partial display from the normal display mode Transition to mode In the first frame, the partial display data is allowed to be output during the period when the display line is detected by the partial display line detection unit, and the first line of the background region arrives at the background area detection unit. A data output control unit for setting output display data to predetermined background display data during a period from the detection of the arrival of the last row to the partial row, and the partial display row detection unit when the second frame or later is entered. When the arrival of a display line is detected by either the background display line detection unit or the background display line detection unit, a driver that permits a row driving operation by the row driver Comprising a driver control signal generator for generating a bus control signal.
[0012]
Another feature of the present invention is that, in the driving method or driving circuit of the display device, the selected row of the k rows and m columns of the background region is shifted for each frame. is there.
[0013]
Another feature of the present invention is that, in the driving method or driving circuit of the display device, the background display is performed over a total (ns) / k frame period in all pixels in the background region after the transition second frame. Write data.
[0014]
Still another feature of the present invention is that, in the driving method of the display device or the driving circuit for executing the same, after the transition second frame, the background region other than the k rows selected in one frame period is selected. For a row, the row selection operation is prohibited.
[0015]
Another feature of the present invention is that, in the driving method or driving circuit for the display device described above, during each frame period after the transition second frame, all pixels in the n rows and m columns are selected in one frame period. Partial display data is written to all pixels in the partial display area using a pixel clock having a lower frequency than the pixel clock serving as a unit clock for display as a unit clock, and the k rows m in the background display area are written. The background display data is written to the pixels in the column.
[0016]
As described above, the partial display area is switched from the normal display directly to the partial display by performing the partial display and the background display to the entire background area in the first frame at the time of transition. Switch from normal display to background display directly. Therefore, the screen can be smoothly switched from the normal display to the partial display. From the transition second frame, the background region can be selected for each k row and m column matrix region, which is a part of one frame period, so that the operation clock can be reduced and the power consumption can be reduced. , It is selected only once in a plurality of frames. For this reason, unless the data at the time of normal display is erased once, the normal display gradually changes to the background display in the background area, which is not preferable. In the present invention, significant data such as partial or background display data is written to all pixels in the transition first frame without performing background display once on the entire screen and erasing the normal display data. In the background area, it is possible to prevent the display during normal display from gradually changing to the background display state.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.
[0018]
[Basic configuration]
FIG. 1 shows a schematic configuration of a display device according to the present invention. The display device is a flat display device such as an LCD mounted on a mobile phone, for example, and a liquid crystal display (LCD) panel 200 configured by enclosing liquid crystal between a pair of substrates, and driving the LCD panel 200. The drive circuit 100 includes a power supply circuit 300 that supplies a power supply voltage (for example, VDD1, VDD2, VDD3) necessary for the drive circuit 100 and the LCD panel 200.
[0019]
In the LCD panel 200, a thin film transistor is provided as a switching element in each pixel, and on / off of the thin film transistor is controlled by a gate line extending in the row direction, and display data is supplied to each pixel from a data line extending in the column direction via the thin film transistor. Thus, the active matrix LCD panel capable of displaying each pixel. Further, a vertical driver (V driver) 210 for sequentially controlling the gate lines and a horizontal driver (H driver) 220 for supplying display data to the data lines at a predetermined timing are formed around the display portion of the panel. . However, the V driver 210 and the H driver 220 are not limited to those formed on the panel 200, and may be formed by a part of the driving circuit 100 to be integrated or an independent circuit.
[0020]
The drive circuit 100 includes a latch circuit 101 that latches supplied RGB digital data, a digital / analog (D / A) conversion circuit 102 that converts the latch data into analog data, and amplifies the converted analog data to generate R, G, An amplifier 104 is provided for supplying analog display data to the H driver 220 of the LCD panel 200 as B analog display data. The drive circuit 100 also includes a CPU interface (I / F) circuit 106 that receives a command from a CPU (not shown) and outputs a control signal according to the command, and a timing controller (T / C) 400. The I / F circuit 106 receives a command sent from a CPU (not shown), analyzes it, and outputs a control signal corresponding to the command. The commands sent from the CPU include a power saving control command, a display position adjustment command on the display panel, a contrast adjustment command, and the like.
[0021]
The T / C 400 generates timing signals and control signals necessary for the operation and display of the V driver 210 and H driver 220 of the LCD panel 200 based on timing signals such as the dot clock DOTCLK, the horizontal synchronization signal Hsync, and the vertical synchronization signal Vsync. As will be described later, in this embodiment, partial display is possible at an arbitrary position, and power consumption at that time can be reduced as necessary.
[0022]
An LCD panel 200 having pixels of an n-row × m-column matrix will be described as an example. In the present embodiment, in the normal display mode, all the pixels are driven during one frame period, but each row is selected in sequence, and at the same time, predetermined display data is supplied to m columns of data lines and displayed on the pixels corresponding to each row. By writing data and performing this for all n rows, a full screen display is performed as shown in FIG.
[0023]
For example, when the CPU shifts to a partial display mode by a power save command, only a predetermined s rows and m columns of all n rows become partial display areas 202 as shown in FIG. The other area becomes the background display area (background area) 204 and performs background display (off display). In the case of a normally white mode LCD in which white is displayed when the voltage between the common electrode provided across the liquid crystal layer and the pixel electrode is 0 V (when off), the background region 204 is turned off. Corresponding white is displayed (white raster display is performed).
[0024]
In the present embodiment, the background area 204 is not turned off all the time during the partial display period, but is selected in order for each row for each predetermined period as shown in FIG. Data is being written. In the case of normally white, white display is realized in principle by applying no voltage between the electrodes, but in reality, a voltage of several volts is applied between the common electrode and each pixel electrode displaying white. Applied. Accordingly, a voltage corresponding to OFF display in an actual device is written as white display data to each pixel electrode in the background region 204 via the pixel transistor.
[0025]
When the screen is a matrix LCD of 100 rows × 100 columns (n, m = 100), the partial display area 202 is a pixel area of 25 (s = 25) × 100, and the background area 204 is 75 × 100 As an example, during a certain frame period, a predetermined k rows of the background area 204 are selected in the same manner as the partial display area 202, and background display data (background area is white display data) is written therein. During the next one frame period, other k rows in the background area 204 are selected and white display data is written therein.
[0026]
In the above example, the background area is 75 lines, and when k = 1 is set, the background area 204 sequentially selects a line 204w corresponding to 75 frames ((ns) / k frames), and displays white display data. Will be written. Accordingly, each row of the background area 204 maintains the written white display without being selected until it is selected again after 75 frames.
[0027]
In the background area 204, white data is written in all pixels over a period of a plurality of frames ((ns) / k frames). When attention is paid to a certain row 204w, the arbitrary frame ((ns) ) / K frame) period is the same as the previous arbitrary frame ((ns) / k frame) period for the same row in a plurality of frames ((ns) / k frame) period. Inversion driving is performed by writing white display data in which the polarity is inverted (the polarity is inverted with reference to the common electrode voltage).
[0028]
FIG. 3 shows an operation at the time of transition from the normal display mode to the partial display mode in the display device of the present embodiment. When it is determined that the I / F circuit 106 in FIG. 1 is in the normal display mode, the LCD panel 200 performs normal display using the entire screen as shown in FIG. 3A (S1). When a partial display control command is sent from the CPU, the I / F circuit 106 analyzes this, generates a partial display control signal, and switches to the partial display mode (S2). In addition, when a switch or the like is provided, an equivalent partial control signal may be generated by switching the device by the user of the device, and the mode may be shifted to the partial display mode.
[0029]
Although the partial and background display as described above may be performed directly after the device is switched to the partial display mode, in this embodiment, when the transition from the normal display to the partial display is performed, the entire screen is temporarily displayed off. Yes. Specifically, in one frame at the time of transition, first, each pixel is selected as usual, and white display data is written to perform white raster display (S3, FIG. 3B).
[0030]
The reason for performing such control is to prevent the display during normal display from gradually changing to the off display state in the background area when switching to partial display. That is, when the normal display is switched to the partial display, the pixel display data of the previous normal frame is written in the pixels of the background area 204. However, the background area 204 is not selected for each frame as described above. Therefore, even if the pixel transistor provided in each pixel is controlled to be turned off until the next gate line is selected, the pixel display data gradually flows to the drain line due to the OFF leakage current of the transistor, The potential of the common electrode facing each other across the liquid crystal layer is approached. That is, in the background area 204, when switching from the normal display frame, the display gradually changes to off display (white raster) over several seconds, and such a slow display change is preferred by the apparatus user. Often not. Therefore, before switching to the partial display, by temporarily writing the white display data on the entire screen and causing the white raster display, all pixels are changed from the white display state which is in the off state at the time of the partial display. Display degradation in the background area 204 during partial display can be eliminated. In the following description, the LCD panel 200 will be described as being normally white unless otherwise specified, and white display being substantially off display.
[0031]
Once the full screen white raster display is performed, the LCD panel 200 performs the partial display as shown in FIG. 3C (S4). In the present embodiment, the partial display on the LCD panel 200 can be executed by the T / C 400 of FIG. 1 generating a control signal and timing signal as described later based on the partial control signal. This can be realized without providing a special configuration for handling the display.
[0032]
In the partial display mode, in the partial display area, each line is selected in one frame and display data is written, as in the normal display. The driving methods 1 to 4 for the background region 204 according to the present embodiment will be described below with reference to FIG. More specific examples of driving waveforms of the respective driving methods will be described later with reference to FIGS. 9 to 15 and FIG.
[0033]
To return from the partial display mode to the normal display mode, a normal display control command is sent from the CPU or the like, and the I / F circuit 106 in FIG. 1 analyzes this, and according to the result, the normal display control signal This is achieved by generating or stopping the output of the partial display control signal (S5 in FIG. 3).
[0034]
(Driving method 1)
In the method 1, the partial display area 202 sequentially selects all s rows (gate lines) during one frame period and writes predetermined display data. In the background area 204, the k lines of the area 204 are displayed during the same one frame period. Select only to write white display data. That is, in this driving method 1, a total s + k rows of all s rows in the partial display region 202 and k rows in the background region 204 are sequentially selected during one frame period, and m columns of data are selected for the selected row. Display data corresponding to the corresponding pixels is sequentially written by sending display data to the line at a predetermined timing.
[0035]
When the partial display area 202 is 25 lines, the background area 204 is 75 lines, and k = 1, 26 lines (25 lines + 1 line) are sequentially selected in one frame period, and the other lines 204t of the background area 204 are selected. Is prohibited from being selected based on a vertical mask signal (VMASK), which is a control signal described later, from among signals generated by the T / C 400 in FIG.
[0036]
In the next frame, all s rows are selected again in the partial display area 202 and display data is written (however, the polarity of the display data changes every line and every frame by line inversion and frame inversion). . In the background area 204, a k line different from the k line in which the white display data was written in the previous frame is selected, and the white display data is written. Therefore, if the number of rows s in the partial display area 202 is 25 in all 100 rows and the number of selected rows k per frame in the background region 204 is 1, the partial display area 202 is in each frame as described above. Display data is written in the entire area 202, and in the background area 204, white display data is written in all areas in 75 frames.
[0037]
If k = 1 and one line adjacent to one line selected in the previous frame is selected as the next frame in the background area 204, white display data of reverse polarity is written in the adjacent line. The line inversion drive is performed at.
[0038]
Furthermore, when white display data is written in all the pixels in the background region 204 over a plurality of ((ns) / k) frame periods (one background display period) (75 frames in the above example), the next (n− In the s) / k frame period, white display data of reverse polarity is written in the same row.
[0039]
In the background area, the polarity is reversed for each line and for each background screen to display white, thereby preventing the DC voltage component from being applied to the liquid crystal all the time in the background area. Prevents deterioration.
[0040]
In the driving method 1, partial display and background display are performed by repeating the above-described procedure in the partial display mode.
[0041]
Note that the driving method 1 can be applied to cases where each pixel is dot-sequentially driven or line-sequentially driven. In the case of dot sequential drive, display data is sent sequentially to the data line when the corresponding row (gate line) is selected in either a partial display area or background area, and in the case of line sequential drive. Display data to be written to all data lines at once.
[0042]
(Driving method 2)
The point that all s rows in the partial display area 202 and k rows in the background area 204 are selected and display data is written during one frame period is the same as the method 1 described above. The display data is written by dot-sequentially driving (or line-sequentially driving) the s rows of pixels, and then white display data is supplied to all the data lines (m columns) before selecting the k rows of the background region 204. More specifically, after driving the partial display area 202, white display data is written to all m data lines in the next one horizontal scanning period (1H: 1 gate line selection period), and then the background. K gate lines in the region 204 are selected. As a result, the pixel transistor of the selected gate line is turned on, the white display data supplied to the data line is taken in, and the corresponding pixel displays white.
[0043]
The row in which the white display data is selected and written in the background region 204 changes for each frame, and the selected row in the background region 204 is adjacent in the previous frame and the next frame, as in the above method 1. The voltage of the white display data is set to be opposite to each other in adjacent rows.
[0044]
As for the background area 204, white display data is written in all areas in a plurality of frames, and the voltage polarity of the white display data written in the same row for each background screen is reversed, as in the method 1 described above.
[0045]
In the driving method 1, after the row selection for the partial display region 202 is completed, the H driver 220 stops operating until the row selection period in the background region 204 selected during the same one frame period comes. After selecting, the operation is stopped again. On the other hand, in this driving method 2, after the row selection for the partial display area 202 is completed, if the H driver 220 is operated for the subsequent 1H period and white display data is written in each data line, the selection period of the remaining background area 204 is selected. During the operation can be stopped. Such control can be easily realized by changing or adding a minimum configuration in the T / C 400 as in the driving method 1 described above.
[0046]
(Driving method 3)
In the driving method 3, white display data is written in k rows of the background area 204 using a precharge control signal. In an active matrix LCD, normally, during the 1H period, a corresponding gate line is selected to turn on a pixel transistor, and display data applied to the data line at that time is written to each pixel via the pixel transistor. The display is performed for each pixel. However, in the case of the line inversion driving method, since the polarity of the display data applied to the data line is inverted every 1H, the voltage of the data line should be displayed quickly and surely after the switching of 1H. It is desirable that the voltage be the display data. Therefore, precharge is performed in which a voltage close to the display data voltage written in the data line in 1H that is previously stored is written in each data line. In particular, in a p-Si TFT LCD using polycrystalline silicon as an active layer of a thin film transistor, a dedicated precharge driver 230 is connected to the LCD panel 200 as shown in FIG. , 220 and precharge driving is performed.
[0047]
In the driving method 3 of this embodiment, the precharge control signal and precharge data used for such precharge are also used for background display in the background region 204. That is, when the selection timing of the row to be selected in the background region 204 is reached during a certain frame period, a precharge control signal (PCG) is generated immediately before the start of 1H in the T / C 400 of FIG. 1, as will be described later. In response to this control signal, precharge data corresponding to white display data is written to each data line. In the partial display area 202, predetermined precharge data corresponding to the level of the partial display data to be displayed in the row is supplied to each data line by the precharge control signal immediately before any row is selected. The The predetermined precharge data may be set to a constant level regardless of the level of the partial display data.
[0048]
The above-described method is that the row (gate line) selected for each frame in the background area 204 is changed, the polarity of the white display data is inverted for each line, and the polarity of the white display data is inverted for each background screen. Same as 1 and 2.
[0049]
If the white display data is written to the k rows of the background region 204 using the precharge control signal in this way, it is not necessary to control the H driver 220 during the background display period, which contributes to power saving. It becomes possible.
[0050]
(Driving method 4)
In the present embodiment, the method 4 is performed by any one of the methods 1 to 3 described above as the driving method for k rows selected in the background region 204 during one frame period, and is not selected (nsk) rows. During the selection period, the frequency of a pulse (for example, a row clock) that controls the length of the 1H period is increased, and each row selection pulse is transferred at high speed in the row driver (V driver 210).
[0051]
By performing such driving, when the number of rows to be displayed in one frame period is s rows + k rows, each row can be driven at a slower frequency than in the normal operation (n-row driving). It is possible to reduce power consumption in a digital processing system circuit whose power consumption depends on the operating frequency.
[0052]
Further, during a period corresponding to a row not selected in the background region 204 during one frame period, the V driver 210 is not stopped, but a selection pulse for selecting each row is output to the row if output in the V driver 210 is performed. Does not output and transfers at high speed. Therefore, when the selection pulse is output to the target row and the row is driven, it is not necessary to perform a special pulse sending operation or the like, and the selection pulse is immediately output to the required row (gate line). be able to.
[0053]
Thus, in the partial display mode, the transfer frequency of the selection pulse for the V driver to select a row is partially increased, thereby lowering the operating frequency of the entire display device. Therefore, the power consumption can be reduced by reducing the driving frequency without changing the design of the built-in driver of the LCD panel 200, and partial display can be performed in the power save mode.
[0054]
(Drive circuit)
Next, a configuration example of the drive circuit according to the present embodiment that realizes the drive as described above will be described. 4 shows the configuration of the T / C 400 in the drive circuit 100 of FIG. 1, and FIG. 5 shows the configuration of the V driver 210 built in the LCD panel 200 in the present embodiment.
[0055]
The T / C 400 is supplied with a dot clock (DOTCLK), a horizontal synchronization signal (Hsync), a vertical synchronization signal (Vsync), and a partial display control signal (PARTIAL). Based on these signals, a horizontal clock (CKH), Create horizontal start pulse (STH), precharge control signal (PCG), gate line selection control signal (ENB), vertical clock (CKV), vertical start pulse (STV), and polarity inversion control signal (FRP). This is supplied to the V driver 210 and H driver 220 of the LCD panel 200.
[0056]
The H counter 12 counts the dot clock (DOTCLK) supplied through the frequency dividing circuit 11 as a clock. The H counter 12 resets the count value by a horizontal synchronization signal (Hsync) output once every 1H period via the AND gate 31 and an H reset signal (Hreset) from the 1H width control circuit 19 described later. Therefore, the dot clock is counted every 1H period.
[0057]
The frequency divider circuit 11 includes two stages of F / Fs 111 and 112, AND gates 113 and 115, an inverter 114, and an OR gate 116 that selects and outputs a dot clock and a frequency divided clock, as shown in FIG. . When only k rows are selected for the background area 204 during one frame period as in the driving method 4 described above, the normal dot clock (DOTCLK) is divided, and the H counter 12 and a V counter 34 described later are used. Further, by supplying the frequency-divided clock to the frame counter 47, the operation speed of the circuit is lowered in the partial display mode to reduce power consumption.
[0058]
The dot clock count value of the H counter 12 is outputted as a horizontal clock (CKH) through the flip-flop (F / F) 20 and the AND gate 27 as a pulse signal obtained by decoding by the decoder 13. It is supplied to the H driver 220.
[0059]
Based on the dot clock count value of the H counter 12, the decoder 14 generates a pulse for determining the start timing during each horizontal scanning period, and this is output as a horizontal start pulse (STH) via the F / F 21 and the AND gate 28. The
[0060]
Based on the dot clock count value of the H counter 12, the decoder 15 obtains a timing immediately before the start of one horizontal period and creates a pulse signal. This pulse signal is output via the F / F 22 and the AND gate 29 as a precharge control signal (PCG) for bringing the data line voltage close to the display data voltage for the subsequent 1H period immediately before the start of 1H.
[0061]
Based on the dot clock count value of the H counter 12, the decoder 16 obtains the timing for controlling the selection permission period of each gate line, and this is sent as a gate line selection control signal (ENB) via the F / F 23 and the AND gate 30. Is output. This control signal (ENB) prohibits the gate line from being selected and the pixel transistor to be turned on to write precharge data to each pixel during the precharge period performed on the data line immediately before the start of 1H. It is a control signal for doing. This gate line selection control signal (ENB) is supplied to the V driver 210 of the LCD panel 200 shown in FIG.
[0062]
The V driver 210 shown in FIG. 5 shifts a plurality of stages for sequentially shifting the vertical start pulse (STV) using a later-described vertical clock (non-inverted CKV, inverted CKV) as a clock according to the number of gate lines (n) of the panel. Registers 251, 252..., AND gates 261, 262... For outputting the logical product of the y-th and y + 1-th shift register outputs, and final output gates 271, 272. The gate line selection control signal (ENB) is supplied to one input terminal of the final output gates 271, 272. Since this control signal (ENB) is at the L level during the precharge period immediately before the start of the 1H period, the output of the gate selection signal to the gate line is prohibited during the L level of the control signal (ENB). The
[0063]
The output from the decoder 17 that decodes the dot clock count value in the H counter 12 is supplied to one input terminal of the AND gate 44 through the F / F 24. A dot clock (DOTCLK) is supplied to the other input terminal of the AND gate 44 via the frequency divider circuit 11. Since the frequency dividing circuit 11 does not divide the frequency in the normal display state, the AND output of the gate 44 is almost equal to the dot clock. From the Q terminal of the F / F 41 to which this is supplied as the clock, the level is increased every 1H. A changing signal is obtained and output to the V driver 210 of the LCD panel 200 as a vertical clock (CKV).
[0064]
The decoder 18 generates a pulse signal based on the dot clock count value of the H counter 12, which is clocked to the F / F 40 for outputting an inversion control signal (FRP) for inverting display data every 1H. Is supplied as one input to the AND gate 43 that supplies the signal via the F / F 25.
[0065]
The 1H width control circuit 19 generates an H reset signal (Hreset) once in a 1H period corresponding to one selection period of each gate line, and together with an AND gate 32 and a V counter 34, which will be described later, as a part of the row clock generation unit. Function. Further, as described in the driving method 4 described above, in the T / C 400, the output timing of the H reset signal (Hreset) serving as a reference for the 1H period, 1V (1 frame) period is accelerated, and the row that is not selected in the background region is selected. Reduce the data processing period. This improves the transfer speed of the gate selection pulse in the V driver of FIG.
[0066]
The 1H width control circuit 19 is configured as shown in FIG. 7. For example, when the H count value is the fast reset setting value “10”, the decoder 191 that outputs H, the H count is the normal reset setting value “120”. At this time, the decoder 192 that outputs H, the gates 193 and 195 that take the AND of the output of these decoders 191 and 192 and the V mask signal (VMASK) described later, and the non-inverted signal are ORed. An OR gate 196 is provided. Since this is the background area 204, an inverted mask signal is supplied to the AND gate 193 by the inverter 194 during the period when the V mask signal (VMASK) described later is at the L level and selection is not performed in the corresponding period. The output of the decoder 191 from 193 is permitted. Therefore, the H reset pulse (Hreset) that is normally output when the count value is m (for example, m = 120, where m includes the blanking period) can be output when the H counter counts to 10. .
[0067]
The V counter 34 receives the output of the AND gate 32 as a clock and is reset by the output of the AND gate 33. The AND gate 32 is supplied with an H reset pulse (Hreset) from the 1H width control circuit 19 and a dot clock (DOTCLK) supplied via the frequency divider circuit 11. The pulse which becomes H once is counted, and the count value is reset according to the vertical synchronizing signal (Vsync) every 1V period.
[0068]
The decoder 35 outputs a vertical start pulse (STV) indicating the start of the 1V period via the F / F 37 once in one vertical scanning period (1V) based on the count value in the V counter 34.
[0069]
Based on the count value of the V counter 34, the decoder 36 sends a V reset pulse (Vreset) via the F / F 38 when the count value reaches a value corresponding to the number of lines (number of gate lines n) of the LCD panel 200. Output. This V reset signal (Vreset) is supplied to the reset terminal of the F / F 40 to reset the inversion pulse (FRP) that inverts the polarity of the display data every 1H and one frame, and also to the reset terminal of the F / F 41. When supplied, the above-described V clock (CKV) is reset. Further, the V reset pulse is supplied to an AND gate 42 that takes a logical product with the dot clock (DOTCLK), and the F / F 39 operates by receiving the AND output of the gate 42 at the clock terminal. From F39, a Q output that is inverted every frame is obtained.
[0070]
The EXOR gate 45 takes an exclusive OR of the outputs of the F / Fs 39 and 40, and outputs this to the H driver 220 of the LCD panel 200 as a polarity inversion pulse (FRP).
[0071]
Further, in the present embodiment, as described in the lower side of FIG. 4, the frame counter 47, a mask generation circuit 48 that generates and outputs a mask signal (VMASK) according to the frame count value, and the F / F 50, the frame A decoder 49 and an F / F 51 are provided for decoding the count value and resetting the frame counter.
[0072]
The frame counter 47 counts the output from the AND gate 46 that takes the AND of the V reset (Vreset), the H reset (Hreset), and the dot clock. Since the AND gate 46 obtains an output that becomes H level once in 1V period, that is, once in one frame period, the frame counter 47 counts the number of frames by counting this AND output, and the result Is output to the MASK generation circuit 48 and the decoder 49.
[0073]
The MASK generation circuit 48 is configured as shown in FIG. 8 to detect the arrival of a line in which off display data is written in the background area, a comparator 482 corresponding to a partial display line detection unit for detecting the arrival timing of a partial display line. A comparator 481 and an adder circuit 483 corresponding to the background display row detection unit are provided, and OR gates 484 and 485 and an inverter 486 are provided. The adding circuit 483 adds a setting value that can be arbitrarily set, for example, “25” to the frame (F) count value, and outputs the result to the comparator 481.
[0074]
The comparator 481 compares the V count value from the V counter 34 with the F count value + the set value “25”, and outputs an H level when the V count value becomes the F count value + the set value “25”. When it is a value, L level is output. Further, the comparator 482 outputs an H level if the V count value is arbitrarily set according to the target partial display position, for example, “25” here, and outputs an L level when “25” or more. Output.
[0075]
Therefore, the OR gate 484 outputs the H level only during the period where the V count value is 0-24 and the F count value +25. From the OR gate 485, a partial display start signal (SPART) described later is at the H level ( Only in the (partial display mode), the output from the gate 484 is output via the F / F 50 as the V mask signal (VMASK).
[0076]
During normal display, since the start signal (SPART) maintains the L level, H is constantly input to the OR gate 485 via the inverter 486, and thus the V mask signal (VMASK) maintains the H level.
[0077]
The V mask signal (VMASK) is supplied to one input terminal of the AND gates 27 to 30. When the V mask signal (VMASK) is at the L level, the H clock (CKH), the H start pulse (STH), the pre- Disable the output of charge control signal (PCG) and enable signal (ENB). Further, the V mask signal (VMASK) is supplied to the 1H width control circuit 19, and the 1H width control circuit 19 counts the 1H period as H only when the V mask signal (VMASK) is at the L level as described above. At the timing when the value reaches 10, an H reset pulse (Hreset) is output. Further, the V mask signal (VMASK) is also supplied to the input terminal of the AND gate 43. When the V mask signal (VMASK) is at the L level, the output of the F / F 40 is fixed, and as a result, the polarity inversion signal ( FRP) level is fixed for that period.
[0078]
The decoder 49 has [(ns) / k] according to the number of lines (ns) in the background area 204 and the number k of lines in the background area 204 selected during one frame period in partial display. Is set. For example, here, n = 100, s = 25, k = 1, “75” is set, and the F count value is 75, that is, a pulse is output at the 75th frame during partial display. This pulse is supplied as an F reset pulse (Freset) to the frame counter 47 via the F / F 51. The frame counter 47 is [(ns) / k] frames (75 frames) in the partial display mode. The count value is reset every time.
[0079]
The F / F 52 receives a partial display control signal (PARTIAL) output from the I / F circuit 106 of FIG. 1 in the partial display mode at the D terminal, and receives V reset (Vreset), H reset (Hreset), and dot clock. The output from the AND gate 46 taking AND is operated as a clock. Since the AND gate 46 supplies a pulse signal that rises once in a 1V period, the F / F 52 receives the partial display control signal and outputs it from the Q terminal in the next 1V period.
[0080]
The Q output from the F / F 52 is supplied to one input of the AND gate 54 and the D terminal of the F / F 53. Further, the F / F 53 receives an output from the AND gate 46 as the F / F 52 as a clock, and the Q terminal of the F / F 53 becomes H when a 1 V period elapses after the partial display is instructed. A partial display start signal (SPART) that becomes a level is output, and this start signal (SPART) is supplied to the mask generation circuit 48 and the frequency divider circuit 11. Further, the inverted Q output of the F / F 53 is supplied to the other input of the AND gate 54. Accordingly, the AND gate 54 outputs a flash signal (FLASH) that maintains the H level only during the next 1V period when the partial display control signal (PARTIAL) becomes the H level and maintains the L level during the other periods.
[0081]
The flash signal (FLASH) is supplied to one input terminal of the OR gates 55, 56, 57. When the flash signal (FLASH) becomes H, the R, G, B digital outputs from the OR gates 55-57 are output. All become H level.
[0082]
All the H levels of the R, G, B digital outputs mean white display, and the R, G, B digital outputs are output to a digital processing circuit such as the latch circuit 101 of FIG. The signal is supplied to the H driver 220 of the LCD panel 200 through the conversion circuit 102 and the amplifier 104 as an R, G, B analog display signal for white display.
[0083]
Accordingly, when the partial display control signal becomes H with the above configuration, as shown in FIG. 3, first, in the next one frame, full screen white display (white raster display) is performed, and one frame has elapsed since the command. When this occurs, a partial display start signal (SPART) is output from the F / F 53, and the partial display operation starts.
[0084]
(Display device operation)
Next, the operation timing of the display device realized by the above configuration will be further described with reference to FIGS. 9 is a timing chart at the time of normal display, FIG. 10 is at the time of full screen white display, and FIG. 11 is a timing chart at the time of partial display employing the driving method 1 and method 4 described above.
[0085]
・ Normal display
During normal display, since the partial display control signal (PARTIAL) maintains the L level, the V mask signal (VMASK) maintains the H level. For this reason, the 1H width control circuit 19 outputs an H reset pulse (Hreset) according to the number of data lines m in both the even frame and the odd frame, so the 1H period is constant and the V clock (CKV) is also constant. Also, any of the H clock (CKH), H start pulse (STH), precharge control signal (PCG), and enable signal (ENB) is output without being prohibited.
[0086]
Therefore, when the V start pulse (STV) is output, the V driver 210 of the LCD panel 200 shown in FIG. 5 sequentially generates a signal for selecting each gate line according to the V clock (CKV) every 1H. The gate selection signals are sequentially output to the gate lines while the enable signal (ENB) is at the H level. When the H start pulse (STH) is output, the H driver of the LCD panel 200 sequentially handles display data to be written to each pixel of the gate line selected by the V driver 210 according to the H clock (CKH). Output to the data line.
[0087]
In this way, the gate line is sequentially selected by the V driver 210, the display data is sequentially output from the H driver 220 to the data line, the pixel transistors connected to the selected gate line are turned on, and the data line Display data is written to each pixel through the pixel transistor. Then, such an operation is repeated for each frame, and arbitrary display is performed.
[0088]
The display data is applied to each pixel after the polarity inversion control signal (FRP) is 1H, that is, the polarity is inverted by inversion for each line. In addition, since the control signal (FRP) is inverted between the even frame and the odd frame, display data with the polarity reversed is supplied for each frame in the same row.
[0089]
・ White raster display
As described above, when the partial display control signal (PARTIAL) supplied from the I / F circuit 106 or the like of FIG. 1 to the T / C 400 changes from the L level (normal display) to the H level (partial display), the subsequent 1V A flash signal (FLASH) that is H level only for a period is output from the AND gate 54. Therefore, as shown in FIG. 10, the R, G, B display data is all white data for 1 V (one frame) period. During the white raster display, other timing signals are the same as those in the normal display described with reference to FIG. 9, so that the V driver 210 outputs a gate line when a V start pulse (STV) is output as in the normal display. Are sequentially selected, and when the H driver 220 outputs an H start pulse (STH), white data is sequentially output to each data line. Therefore, white is displayed on the entire screen during one frame period.
[0090]
-Partial display (drive method 1 and drive method 4)
FIG. 11 shows an operation at the time of partial display of the driving method realized by the configuration shown in FIG. 4, and both the driving method 1 and the driving method 4 described above are executed. That is, in addition to partial display at a predetermined position and white display in the remaining background region, the operation speed during one frame period is reduced to reduce power consumption in the drive circuit. The operation speed in one frame period can be lowered by using the V driver high-speed transfer control by the 1H width control circuit 19 of FIG. 4 and using the frequency-divided signal of the frequency-dividing circuit 11 as a dot clock (DOTCLK). Yes.
[0091]
When the partial display control signal (PARTIAL) changes to the H level, white is displayed on the entire screen in the first frame as described above, and the partial display start signal (SPART) changes from the L level to the H level when the next frame is reached. To change. Accordingly, in the frequency dividing circuit 11 having the configuration shown in FIG. 6, the output of the dot clock (DOTCLK) from the AND gate 115 is prohibited. Here, the dot clock (hereinafter referred to as frequency division) divided by 4 by the F / Fs 111 and 112 is prohibited. Dot clock) is output via the AND gate 113 and the OR gate 116. The circuit operating in accordance with this divide-by-four dot clock has an operating speed of 1/4, and the control signals (CKH, CKV, ENB, STH, FRP, etc.) created as shown in FIG. It becomes.
[0092]
Further, in the MASK generation circuit 48, the comparison output from the comparator 482 and the comparator 481 is selected by the OR gate 485, and the setting values for the comparator 482 and the addition circuit 483 are set to 1 to 25 lines as shown in FIG. When set in this way, a V mask signal (VMASK) that is at H level during a period of 0 to 24 for the V count value and a period of the frame count value +25 is output. In the V driver 210 that sequentially selects the gate lines from the first row, first, an enable signal (ENB) generated based on the V mask signal (VMASK) for 1 to 25 lines where partial display is performed. Is supplied. Accordingly, during this period (partial display period), the V driver 210 is allowed to output an H level enable signal (ENB) and the selection pulse is allowed to be output to each line (row). Therefore, the V driver 210 operates in accordance with the V clock (CKV) of 1/4 frequency of the normal time created based on the divide-by-4 clock, and the V driver 210 is the enable signal (ENB) as in normal display. ) Is in the H level, a gate selection pulse is output to each gate line. In the H driver 220, the data line is selected for the 1H period as in the normal mode except that the H clock (CKH) and the V clock (CKV) are 1/4 of the normal frequency. Display data (partial display data) to be written to the pixels corresponding to the gate lines thus output is sequentially output.
[0093]
The mask generation circuit 48 sets the V mask signal (VMASK) to L when the V count value is outside the partial display area. Therefore, when the V mask signal (VMASK) is L, selection of the gate line by the V driver 210 is prohibited, and the inversion operation of the polarity inversion signal (FRP) maintains the immediately preceding state.
[0094]
Further, when the V mask signal (VMASK) becomes L level, for example, the 1H width control circuit 19 converts the H reset pulse (Hreset) output when the H count value becomes 120 in FIG. Output when 10 is reached. Therefore, the output cycle of the H reset pulse (Hreset) is accelerated, the count processing in the H counter 12 is accelerated, and the cycle of the V clock (CKV) from the F / F 41 generated according to the H count value is shown in FIG. As shown in Here, as shown in FIG. 5, in the V driver 210 of the LCD panel 200, the shift register 251... Operates using this V clock (CKV) as a shift clock, so that the V clock (CKV) is accelerated. During that period, the shift register transfer speed in the V driver 210 is increased.
[0095]
When the comparator 481 of the mask generation circuit 48 detects a line to be selected in the background region during the background display period, the V mask signal (VMASK) is set to the H level only during the corresponding line selection period as shown in FIG. Thus, the V driver 210 outputs a selection signal to the corresponding gate line during the V mask signal (VMASK) H level period, similarly to the partial display period. Further, when the H start pulse (STH) is output, the H driver 220 sequentially writes the supplied white display data to the data lines with the polarity determined by the polarity inversion control signal (FRP). Accordingly, a predetermined line in the background area 204 is selected in the same manner as the partial display area during one frame period, and white display data is written therein.
[0096]
In FIG. 11, in the lower odd frame following the upper even frame, the operation during the partial display period is that the polarity reversal control signal (FRP) is reversed from the even frame, and each pixel has the opposite polarity to that in the even frame. Except that the display data is written. In the background display period, in the odd-numbered frame, the timing at which the V mask signal (VMASK) that has once become L level becomes H level again is delayed by 1H period. This is because in the mask generation circuit 48 of FIG. 8, the F count value is one more than the previous frame (even frame), and the next line selected in the previous frame is selected. At this time, since the level of the polarity inversion control signal (FRP) is reversed from that in the even frame, the H driver 220 outputs white display data having a polarity opposite to that of the previous frame to each data line. It is written in the pixel corresponding to the gate line.
[0097]
By repeating the above operation, as shown in FIG. 3C, display data is written in the partial display area 202 every frame, and in the background area 204, it corresponds to an unselected line (gate line). During this period (204t), high-speed transfer is performed in the V driver 210, and only a predetermined line is selected and white display data is written. In the background area 204, in the case of the setting as shown in FIG. 8, white display data is written in the entire area in 75 frames. Further, since the level of the polarity inversion control signal (FRP) is inverted in the next 75 frames from that in the previous 75 frames, white display data having a polarity opposite to that in the previous 75 frames is displayed on the same gate line. Written.
[0098]
・ Partial display (drive method 1)
Next, specific operation timing in the case of only the driving method 1 will be described with reference to FIG. In the driving method 1, as described above, the V driver 210 does not execute high-speed transfer, and will be described using the configuration in FIG. 4. When the frequency dividing circuit 11 does not perform frequency division and the background display period is 1 H The width control circuit 19 does not accelerate the output cycle of the H reset pulse. In the timing chart, the difference from FIG. 11 is that the cycle of the V clock (CKV) is constant regardless of the level of the V mask signal (VMASK). Other than the partial display operation described in FIG. This is the same as the background display operation. With such a driving method 1, since the driving frequency in the partial display mode does not change as in FIG. 11, the power consumption in the digital circuit system does not change, but the setting in the mask generation circuit 48 (comparator 481, 482 and the adder circuit 483), partial display can be performed at an arbitrary position, and for the background region, an arbitrary number of lines can be selected and written in white display data during one frame period.
[0099]
・ Partial display (driving method 2)
Next, specific operation timing in the case of only the driving method 2 will be described with reference to FIG. Similar to the driving method 1 in FIG. 12, high-speed transfer by the V driver 210 and reduction of the driving frequency are not performed. The difference from the driving method 1 shown in FIG. 12 is that in FIG. 13, the H start pulse (STH) is output in the first 1H period after the start of the background display period, and the H driver 220 receives this H start pulse. In response, white display data is written to the data line. Therefore, when the V mask signal (VMASK) becomes H level during the background display period and the V driver 210 selects the corresponding gate line, the white display data already written in each data line immediately corresponds to the corresponding pixel. Is written to.
[0100]
・ Partial display (drive methods 2 and 4)
FIG. 14 shows specific operation timings in a driving method in which the driving method 2 and the driving method 4 are combined. The difference from FIG. 13 is that, similar to the difference between FIG. 11 and FIG. 12, first, the operating frequency of each circuit is lowered by using the frequency divider 11 of FIG. In FIG. 14, the cycle of CKV, ENB, FRP, VMASK, display data, etc. is longer than that of the normal display operation. Further, after the white display data is written to the data line in the first 1H in the background display period and after the selection of the gate line to be selected in one frame of the background region is completed, the 1H width control circuit 19 in FIG. Is used, the output timing of the H reset pulse (Hreset) is accelerated, and the frequency of the V clock (CKV) that eventually becomes the data transfer clock of the shift register in the V driver 210 of the LCD panel 200 is increased. Therefore, as shown in FIG. 14, high speed transfer of the gate selection pulse is performed in the V driver while the V mask signal is at the L level.
[0101]
・ Partial display (driving method 3)
FIG. 15 shows specific operation timings in the driving method 3. Also in this method, similarly to the driving method 1 shown in FIG. 12, the pulse high-speed transfer by the V driver 210 and the driving frequency are not reduced. In the method of FIG. 12, when the V mask signal (VMASK) becomes H level during the background display period, the H driver 220 writes white display data to the data line in response to the H start pulse (STH). In the method of FIG. 15, as in the normal display, a precharge control signal (PCG) is generated immediately before the H start pulse, and white display data is written to each data line by the precharge circuit.
[0102]
Here, the configuration of the precharge waveform and the precharge driver 230 that can be incorporated in the LCD panel 200 will be described with reference to FIGS. 16 and 17. The precharge driver 230 is composed of switches SW1, SW2,... SWm composed of TFTs that are turned on / off in response to a precharge control signal (PCG) and its inverted signal. Therefore, as shown in FIG. 16, when the precharge control signal (PCG) is output and each switch SW1,... Is turned on, the first to mth connected to the precharge data line via the corresponding switch SW. Precharge data (PCD) is applied to each data line. As shown in FIG. 16, the precharge data (PCD) has the same polarity as the R, G, B display data applied to the data line in the 1H period starting immediately after the output of the precharge control signal (PCG). ing. The voltage level is set to an intermediate voltage level of R, G, B display data during normal display.
[0103]
During the background display period, white display data is output toward the data line. If white display is used, the intermediate voltage level of the R, G, B display data is equivalent to that of the white display data. Therefore, if the switches SW1 to SWm of the precharge driver 230 are turned on during the background display period, the precharge data is applied to each pixel of the selected gate line without operating the H driver 220. Can be supplied as display data. Therefore, it is possible to reduce the load of the H driver 220 and reduce its power consumption.
[0104]
・ Partial display (drive methods 3 and 4)
FIG. 18 shows specific operation timings when the driving method 3 and the method 4 are combined. The difference from FIG. 15 is that the frequency of each timing signal in the partial display mode is low and the frequency of the V clock (CKV) is increased while the V mask signal (VMASK) in the background display period is at the L level. The gate selection signal is transferred at high speed in the driver. With such a driving method, it is possible to reduce both the power consumption by reducing the driving frequency in the partial display mode and the processing load of the H driver.
[0105]
[Background display color]
In the basic configuration described above, it is assumed that white data (off display) is displayed in the background area after shifting to the partial display mode. However, the background display data is not limited to the off display data, but other background display color data may be adopted and the color indicated by the data may be displayed in the background area. The case where the background display color is a predetermined color will be described below. The display color to be adopted is, for example, one of red (R), green (G), and blue (B) in a color display device.
[0106]
FIG. 19 shows a configuration example of the timing controller 400 for displaying a predetermined color other than the off display of the background area during partial display. FIG. 20 conceptually illustrates the operation of the background area detection circuit 60 of FIG. In FIG. 19, the same parts as those in FIG. 4 is different from FIG. 4 in that the timing controller 400 in FIG. 19 detects a background area at the time of partial display in addition to the configuration in FIG. 4 and permits output of a digital signal of a predetermined color during the background display period. The configuration includes a background area detection circuit 60, an F / F 61, and AND gates 62, 63 and 64.
[0107]
The background area detection circuit 60 is supplied with the V count value (row count value) from the V counter 34, and the boundary position information (PTA1S) of the partial display area from a CPU (not shown) via the CPU interface unit 106 of FIG. ) And position information (PTAF) indicating whether the partial display area is above or below this boundary (eg, H if above, L if below), and the following background area detection signal (PTWH) is output based on these To do. For example, if the position information PTAF is “H”, it means that the partial display area is located above the boundary position (PTA1S). Therefore, the background area detection circuit 60 is “L” when the V count value indicates a line above the boundary position of the partial display area indicated by the PTA1S, and does not indicate a period when the V count value indicates a line below the boundary position. The signal PTWH that becomes “H” is output. If the position information PTAF is “L”, the period in which the V count value indicates a line above the boundary position (PTA1S) is “H”, and the period in which the V count value indicates a line below the boundary position (PTA1S) is The signal PTWH which becomes “L” is output.
[0108]
As described above, the background region detection circuit 60 of FIG. 19 outputs the background region detection signal (PTWH) that becomes “H” only during the background display period. For example, as shown in FIG. 20, when the background area is from the 25th line to the 100th line, the background area detection circuit 60 selects the selection period “H” from 25 to 100 at the “L” level until the V count value reaches 25. Is output as a signal PTWH. The signal PTWH as described above is supplied to one input terminal of the AND gates 62, 63, and 64 provided in the R, G, B digital output lines via the F / F 61.
[0109]
Background color signals (R_PAR, G_PAR, B_PAR) set by, for example, an operator or a CPU are supplied to the other input terminals of the AND gates 62, 63, and 64. Accordingly, when the detection signal PTWH becomes “H” during the background display period, the background color display signal supplied to the AND gates 62, 63 and 64 at this time is output as background display data via the OR gates 55, 56 and 57. The
[0110]
Here, “white” means that all bits of R, G, B data are represented by “H; 1” in R, G, B input digital data (for example, 6 bits), whereas, for example, monochrome “ In “blue”, R and G are represented by all the bits “L; 0”, and B is represented by “H; 1”. Therefore, when the background color is, for example, a single color “blue”, in this embodiment, all the bits of R_PAR and G_PAR are “L” and all the bits of B_PAR are “H”, which is a partial display. The data is supplied to the display panel as display data of the background area in the mode, and a single color “blue” is displayed in the background area.
[0111]
Even when such a predetermined background display color is adopted, as described with reference to FIG. 3, in the first frame after the transition to the partial display mode, a full screen white display (off display) is performed, and the next screen is displayed. It is preferable to execute partial display and background display of an arbitrary color from the second frame. Further, the transition to the partial display operation The full screen display performed in the first frame is not limited to the full screen white color, and the full screen may be a predetermined background color. For example, this display color may be the same color as the color set as the background color during the partial display operation as described above. In this way, if the transition frame full-screen display color is the same as the background color during partial display operation, abrupt changes in display color can be avoided when shifting to the partial display mode, and the transition is made with a simple circuit configuration. The full screen display color in the first frame can be other than the off display color.
[0112]
If the CPU is configured to supply background display data of a predetermined color during the background period after the transition to the partial display mode, the white configuration is not changed without changing the circuit configuration as shown in FIG. A background of a predetermined color other than can be displayed.
[0113]
Further, as described later, in the first transition frame, instead of performing background display such as full screen white display, partial display and background display for the entire background area may be performed.
[0114]
Here, the background display color described above can be set to an on display color (for example, black in the case of normally white) or any other intermediate color. Due to the off-leakage current of the TFT provided in each pixel, if the pixel selection interval for the background region is increased, a slight color loss, that is, a color change may occur. However, in the present invention, the background area is not intended to display special information, and some color change in such an area may fall within an allowable range from the viewpoint of display quality. Therefore, in such a case, the background area can be displayed in an arbitrary color, so that the operator can select a desired background color.
[0115]
On the other hand, if the off-leakage current in the pixel TFT is sufficiently small, even if the background display color is set to a predetermined on display color or intermediate color, the color can be displayed in the background area for a long time without color change. . Note that the background display in one of R, G, and B is one of R, G, and B, the same off display data as the white display, and the remaining two colors are on display data, or any one color Is the on display data and the remaining two colors are represented by the off display data. In other words, in the case of a single color background display of R, G, or B, at least one color is equal to “off display”, and is more affected by color loss due to the off-leakage current in each pixel TFT than the desired intermediate color. It is difficult to change the background display color in the partial display mode.
[0116]
[Background area first line]
Next, a driving method for improving the quality of background display in the partial display mode will be described with reference to FIG. In this method, as described above, background display such as full screen off display is performed in the first frame of the transition to the partial display mode, and then the partial display mode is entered. Then, from the second frame following the transition first frame, partial display data is written into the partial display area 202 of an arbitrary s row and m column matrix, and the first row of the background area following the last line of the partial display area The background display data is written in 204h (s + 1st row) and k row and m column matrix area 204w, respectively. That is, in the background area 204, writing is performed for each frame for the background area first row 204h, and for the k rows and m columns matrix area 204w, writing is performed by shifting the position for each frame, as described above. Thus, in the n rows and m columns matrix, the background display data is written once in (ns−1) / k frames for each pixel in the background region excluding the partial display region 202 and the s + 1 row region 204h. .
[0117]
By adopting such a driving method, background display data such as off display data is always written in the background area 204 following the partial display area 202 once in the first row per frame. Therefore, other background areas 204 that are selected only at intervals of a plurality of frame periods can be prevented from being displayed like crosstalk due to the influence of the data written in the last row of the partial display area 202.
[0118]
Next, a specific operation for writing background display data for each frame in the first row 204h of such a background area will be described. In the following description, off display data is written as background display data in the s + 1th row area 204h, which is the first line, and R, G, B is used as background display data in other background areas 204 other than this area 204h. In the case of displaying an arbitrary color such as a single color display, an arbitrary color is displayed. This case can be dealt with by changing the settings of the mask generation circuit 48 and the background region detection circuit 60 in the timing controller 400 shown in FIG.
[0119]
That is, the configurations of the circuit 48 and the circuit 60 are the same as those in FIG. 20 described above, and values set in the comparator 1 (481), the comparator 2 (482), and the comparator 3 (60) as shown in FIG. Are changed (see FIG. 20), and (a) VMASK and (b) PTWH having waveforms as shown in FIG. 23 are created.
[0120]
Specifically, for example, assuming that the partial display area 202 is from the first row to the 25th row of the n-row m-column matrix, “25 + 1” is set in the comparators 1 and 2, respectively. Therefore, first, the output of the comparator 2 changes from “L” to “H” when the V count value (number of rows) becomes “25 + 1” or more. The comparator 1 outputs “H” only when the F count value supplied from the frame counter 47 becomes “25 + 1”, and outputs “L” otherwise. Therefore, when the SPART signal is H and in the partial display mode, the VMASK signal output from the OR gate 485 is a period from the first row to the 25 + 1th row in one frame period as shown in FIG. Then, during the period of the (F count value + 25 + 1) th row, it becomes “H” level, and during the period when the signal is at “H” level, pixel selection and display data writing are performed on the panel as in the normal display mode. In the example of FIG. 23, the display data is switched from the partial display data to the background display data when the 25 + 1st row arrives in the background region period. Accordingly, writing of display data to each pixel is permitted at the timing of the “25 + 1” row, and selection / writing of background display data for the next row is performed following selection / writing of the last row of the partial display area. Will be done.
[0121]
For the background area detection circuit 60 (comparator 3), “25 + 1” is set as the head value of the boundary position, and “100” is set as the end value. Therefore, when the partial display area is in front of the background boundary position (PTAF = 1), as shown in FIG. 23, when the V count value becomes “25 + 1” or more, it becomes “H” level, and the V count value becomes “100 or more”. Then, the background detection signal (PTWH) which becomes “L” level is output. This PTWH signal controls the output of the background color data (R_PAR, G_PAR, B_PAR) to each R, G, B data line as shown in FIG. 19, and as shown in FIG. Among these, the period becomes “H” level excluding the period corresponding to the boundary first row area 204h with the partial display area, and output of background color data is permitted.
[0122]
Therefore, during the selection period of the k-row m-column matrix area 204w in the background area 204, arbitrary background color data designated by the operator or the CPU is written and displayed in this area 204w. Of course, off-display data may be written in the k-row m-column matrix area 204w. In this case, the comparator comparison value in the MASK generation circuit 48 shown in FIG. Just set "."
[0123]
FIG. 24 shows an example of a timing chart in the case where the above-described driving method 4 is further applied to the control as described above, and substantially the same operation as in FIG. 14 except for the control for the background leading row 204h. Has been done. In FIG. 24, as already described with reference to driving method 4 and FIG. 14, the background region corresponds to a selection period of a row not selected during one frame period (here, “ns-1” row). Increases the frequency of the row clock that controls the length of the 1H period. As described above, by increasing the frequency of the row clock or the like, each row selection pulse in the V driver 210 of FIG. 5 can be transferred at high speed. Accordingly, each row (s row + 1 row + k row) can be driven at a slower frequency than in the normal operation (n-row driving), and consumption in a digital processing system circuit whose power consumption depends on the operating frequency. The power can be reduced. Of course, other driving methods 1, 2, and 3 that do not execute high-speed clock transfer for a background region period that is not selected during one frame period may be employed.
[0124]
Here, the background display data to be written in the first row area 204h is one of R, G, and B in the case of color display as described above, as well as off-display data (white display in the case of normally white), or arbitrary Colors can be adopted. However, for this background display data, the same data as the data to be written in the remaining background area 204 can be used, thereby preventing the problem that only the first line area 204h is noticeable.
[0125]
When a plurality of partial display areas 202 are set in the n-row m-column screen, it is preferable to write the background display data for each frame to the next line (204h) of the last line of each partial display area 202. It is. For example, when the partial display area 202 is located at the center of the n-row m-column matrix or at the rear side (the lower side of the screen in FIG. If the display data is written, it is possible to prevent the display data in the first line of the partial display area 202 from adversely affecting the background area 204 located in the line before the partial display area 202. Display quality can be further improved. As described above, the display quality of the background region 204 is improved by writing the background display data for each frame for the row adjacent to the partial display region 202.
[0126]
[Transition to partial display mode Display of first frame]
Next, an operation and an example of a driving circuit when executing partial and background display instead of full-screen background display in the transition first frame when the apparatus is switched to the partial display mode will be described.
[0127]
In the operation shown in FIG. 3 described above, when a partial display is instructed, a full screen background display is performed in the transition first frame, and the partial display is shifted from the next second frame. In contrast, in the first frame after transition, partial display is performed in the partial display area, and background display is performed in the entire background area. Can be migrated.
[0128]
FIG. 25 shows such a mode transition operation. When it is determined that the I / F circuit 106 in FIG. 1 is in the normal display mode, the LCD panel 200 performs normal display using the entire screen as shown in FIG. 3A (S1). When a partial display control command is sent from the CPU or the like, the I / F circuit 106 in FIG. 1 analyzes this, generates a partial display control signal, and switches to the partial display mode (S2).
[0129]
When the apparatus is switched to the partial display mode, as shown in FIG. 25B, partial display data is written in the partial display area 202, and off display data or any set color is set for the entire background area 204. Background display data such as data is written (S3).
[0130]
By performing partial display and background display in all areas of the background area 204 in one frame at the time of transition, the entire screen is not temporarily displayed as described above, and partial display is performed immediately after transition. A desired display can be performed in the region 202. Furthermore, since significant data such as partial display data or background display data is written to all pixels, when switching to partial display, the display during normal display is performed in the background area that is selected only once in a plurality of frames. It is possible to prevent a gradual change to the background display state.
[0131]
As shown in FIG. 25C, after the transition second frame, various partial display operations as described above can be employed. That is, as shown in FIG. 25 (c), during one frame period, a partial display area 202 composed of s rows and m columns matrix and k rows and m columns matrix area 204w of the background area 204 are selected, Partial display and background display are performed (S4).
[0132]
As for the driving method of the background area 204 in the partial display mode, any one of the methods 1 to 4 as described above or a combination thereof can be combined. As an example, as shown in step S4 of FIG. For non-selected rows other than the k rows and m columns region 204w, a driving method such as executing high-speed transfer of the driver can be employed. Further, as described with reference to FIG. 21, in the background head area 204h adjacent to the last line of the partial display area, every frame is selected in the same manner as in the partial display area, and the background display data is written here. It can also be adopted.
[0133]
FIG. 26 shows an example of the timing controller 400 that executes the above-described transition operation. In this timing controller 400, the same parts as those shown in FIG. The difference from FIG. 19 is the configuration of the output control portion of the digital display data. Specifically, in the timing controller 400 of FIG. 26, an AND gate 65 that takes a logical product of the background detection signal (PTWH) output from the background area detection circuit 60 via the F / F 61 and the flash signal (FLASH). Is provided. Each of the OR gates 55, 56, and 57 has three input terminals, the corresponding R, G, and B digital signals are supplied to the first input terminal, and the background detection signal (PTWH) is supplied to the second input terminal. The output from the AND gate 65 is supplied to the remaining third input terminal.
[0134]
In such a configuration, when the partial display control signal (PARTIAL) supplied from the CPU or the like via the CPU I / F circuit becomes the H level, the flash signal output via the F / F 52, the F / F 53, and the AND gate 54. (FLASH) is H level during the next one frame period and L level during the other period. Further, the background detection signal (PTWH) is at the H level in the background region period. Accordingly, the AND gate 65 outputs the H level in the background area of the next frame in which the partial display control signal becomes the H level, and the OR gate 55 provided for each bit of the R, G, B digital data. , 56 and 57 are all at the H level. All bits H level of R, G, B digital outputs R # OUT, G # OUT, B # OUT mean white display (off display) data, and this configuration makes the partial display control signal H level. The off display data is written in the background area in the background period of the next one frame.
[0135]
In addition, the flash signal (FLASH) becomes L level again from the second frame after one frame period has elapsed since the partial display control signal became H level. Therefore, in the second and subsequent frames, the output of the AND gate 65 maintains the L level. On the other hand, since the background detection signal (PTWH) becomes H level during the background period as described above, the outputs from the OR gates 55, 56 and 57 are fixed at H level during the background period. Accordingly, from the second frame after the transition to the partial display mode, white display data (off display data) is supplied to the data line as display data during each background display period.
[0136]
Transition to the partial display mode The data displayed in the background area in the first frame and the second frame is not limited to the off-display data realized by the above-described configuration, and any of R, G, and B as described above. Such color data or arbitrary intermediate color data may be used.
[0137]
Further, the partial display in the second and subsequent frames after shifting to the partial display mode can be executed by any one of the driving methods 1 to 4 or a combination thereof. Alternatively, as described above, a method may be adopted in which background display data is selected by selecting each frame for the first row of the background region (or the row adjacent to the boundary of the partial display region) following the last row of the partial display region.
[0138]
【The invention's effect】
As described above, according to the present invention, partial display can be performed at an arbitrary position, and transition from normal display to partial display can be performed smoothly. In addition, after the second frame after the transition to the partial display mode, the previous normal display does not remain in the background area, and the background display can be executed with high quality. Furthermore, since the area selected during one frame period in the background area is the k row and m column area which is a part of the partial display area and the background area, it is selected during the one frame period in the partial display mode. Since the number of rows to be performed is smaller than that in the normal display mode, power consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a display device according to an embodiment of the present invention.
FIG. 2 is a conceptual diagram illustrating display types of the display device according to the embodiment of the present invention.
FIG. 3 is a diagram showing a display mode switching operation and a display state at that time according to the embodiment of the present invention.
FIG. 4 is a diagram showing a configuration in a timing controller section of a drive circuit according to an embodiment of the present invention.
FIG. 5 is a diagram showing a configuration of a V driver of the LCD panel according to the embodiment of the present invention.
6 is a diagram illustrating a configuration of the frequency divider circuit 11 of FIG. 4;
7 is a diagram showing a configuration of a 1H width control circuit 19 of FIG. 4. FIG.
8 is a diagram showing a configuration of the MASK generation circuit 48 of FIG. 4;
FIG. 9 is a timing chart showing an operation during normal display according to the embodiment of the present invention.
FIG. 10 is a timing chart showing an operation during white raster display according to the embodiment of the present invention.
FIG. 11 is a timing chart showing an operation at the time of partial display when the driving method 1 and the method 4 according to the embodiment of the present invention are executed.
FIG. 12 is a timing chart showing an operation at the time of partial display when the driving method 1 according to the embodiment of the present invention is executed.
FIG. 13 is a timing chart showing an operation at the time of partial display when the driving method 2 according to the embodiment of the present invention is executed.
FIG. 14 is a timing chart showing an operation at the time of partial display when the driving method 2 and the method 4 according to the embodiment of the present invention are executed.
FIG. 15 is a timing chart showing an operation at the time of partial display when the driving method 3 according to the embodiment of the present invention is executed.
FIG. 16 is a diagram showing a precharge waveform used in the embodiment of the present invention.
FIG. 17 is a diagram showing a configuration of a precharge driver 230 used in the embodiment of the present invention.
FIG. 18 is a timing chart showing an operation at the time of partial display when the driving method 3 and the method 4 according to the embodiment of the present invention are executed.
FIG. 19 is a diagram showing a configuration in a timing controller section of the drive circuit according to the embodiment of the present invention.
20 is a diagram illustrating the operation of the background area detection circuit 60 shown in FIG. 19 of the present invention.
FIG. 21 is a conceptual diagram illustrating a background region selection method in the partial display mode of the display device according to the embodiment of the invention.
22 is a diagram showing threshold values set in the mask generation circuit 48 and the background area detection circuit 60 and the circuit outputs thereof for executing the method shown in FIG. 21. FIG.
23 is a diagram for explaining output waveforms from a mask generation circuit 48 and a background region detection circuit 60 in order to execute the method shown in FIG.
FIG. 24 is a timing chart showing an operation example when the method shown in FIG. 21 is adopted.
FIG. 25 is a diagram illustrating an example of a procedure for executing partial and background display from the time of transition to partial display in the display device according to the embodiment of the present invention.
FIG. 26 is a diagram showing a configuration example of a timing controller unit for executing partial and background display from the transition to partial display in the display device according to the embodiment of the present invention.
[Explanation of symbols]
11 divider circuit, 12 H counter, 13, 14, 15, 16, 17, 18, 35, 36 decoder, 19 1H width control circuit, 34 V counter, 47 frame counter, 48 MASK generation circuit, 49 decoder (frame counter) (For reset), 52, 53 F / F (mode switching timing control unit), 60 background region detection circuit, 100 drive circuit, 200 display panel (LCD panel), 210 V driver, 220 H driver, 230 precharge driver, 400T / C (timing controller).

Claims

A plurality of pixels in an n-row m-column matrix are provided, and in accordance with a partial display command, a desired partial display is performed in a partial display area composed of pixels of any s rows and m columns, and the remaining background of the n rows and m columns The area is a driving method of a display device that displays a background,
During the transition first frame during which the partial display command is detected and the normal display mode is shifted to the partial display mode,
Predetermined partial display data is sequentially written to each pixel of the partial display area of the s rows and m columns, and background display data is sequentially written to each pixel of the background area,
During each frame period after the transition second frame following the transition first frame,
The partial display data is written to each pixel in the partial display area of s rows and m columns, and the pixels corresponding to the row adjacent to the partial display area in the background area and the pixels of k rows and m columns A display device driving method characterized by writing background display data (where n, m, s and k are all integers of 1 or more and satisfy s <n and k <ns−1).

The method for driving a display device according to claim 1,
The method of driving a display device, wherein the selected row of the k rows and m columns of the background region is shifted for each frame.

The method for driving a display device according to claim 2,
After the transition second frame, the background display data is written in the (ns-1) rows and m columns of pixels in the background area over a total of (ns-1) / k frame periods. Display device driving method.

The method for driving a display device according to claim 2,
After the transition second frame, a row selection operation is prohibited for a row adjacent to the partial display region selected during one frame period and a row other than the k rows in the background region. A display device driving method.

In the driving method of the display device according to any one of claims 1 to 4,
During each frame period after the transition second frame,
Using a pixel clock having a lower frequency as a unit clock than a pixel clock serving as a unit clock when selecting and displaying all the pixels in the n rows and m columns in one frame period
Partial display data is written to all pixels in the partial display area, and background display data is written to pixels corresponding to a row adjacent to the partial display area in the background display area and pixels in the k rows and m columns. A display device driving method.

In the driving method of the display device according to any one of claims 1 to 5,
The method of driving a display device, wherein the background display data is off display data or arbitrary background color data.

In the driving method of the display device according to any one of claims 1 to 6,
The display device, method of driving a display device which is a liquid crystal display device.

A plurality of pixels in an n-row m-column matrix are selected for each row line and display is supplied with display data supplied from the column line. In the partial display mode, the n-row m-column is displayed during one frame period. A partial display area consisting of pixels of s rows and m columns in the matrix is selected and predetermined partial display data is sequentially written, and adjacent to the partial display area of the remaining background areas of the n rows and m columns. A drive circuit for a display device that selects a pixel corresponding to a row and a pixel of k rows and m columns and writes background display data,
A row clock generator for generating a row clock corresponding to the selection period of each row;
A row clock count unit that counts the row clock for each frame;
A partial display row detection unit for detecting the arrival timing of the s row in which the partial display data is to be written;
A background region detection unit for detecting the arrival timing of the first row and the last row of the background region;
A row adjacent to the partial display area in the background area in which background display data is to be written in one frame period in the partial display mode, a background display line detection unit for detecting the arrival timing of k lines,
Transition from the normal display mode to the partial display mode In the first frame, the partial display data is allowed to be output during the period when the arrival of the display line is detected by the partial display line detection unit, and the background area detection unit outputs the background. A data output control unit that sets output display data to predetermined background display data during a period from the arrival of the first row to the detection of the arrival of the last row in the region,
Transition to the partial display mode After the second frame, when the arrival of a display line is detected by either the partial display line detection unit or the background display line detection unit, the row driving operation by the row driver is permitted. A driver control signal generation unit for generating a driver control signal, wherein n, m, s, and k are all integers of 1 or more, and s <n, k <n -S-1 is satisfied).

The drive circuit of the display device according to claim 8,
The drive circuit of the display device, wherein the background display data is off display data or arbitrary background color data.

In the drive circuit of the display device according to any one of claims 8 to 9,
The display device is a liquid crystal display device.