JP2009063881A - Liquid crystal display device and its driving method - Google Patents

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巌 佐藤
Hiroyuki Murai
博之 村井
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display device which employs a gate overdrive scanning system capable of eliminating a luminance difference by reducing a difference of pixel write voltages between an odd line side and an even line side, and improving visibility of horizontally striped unevenness. <P>SOLUTION: A gate wire of the liquid crystal display device is overlap-driven in two line periods with a gate scanning signal with a length of two horizontal cycles, and polarities of source drive signals corresponding to a gate scanning period are sequentially changed for each frame with four combinations of polarities ++, +-, -+, and --. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、液晶表示装置およびその駆動方法に関するもので、特にゲート駆動回路にアモルファスTFTを採用した液晶表示装置に適用して好適なものである。   The present invention relates to a liquid crystal display device and a driving method thereof, and is particularly suitable for application to a liquid crystal display device employing an amorphous TFT in a gate drive circuit.

従来の液晶表示装置、特にゲート駆動回路にアモルファスTFTを採用したアクティブマトリクス型液晶表示装置が周知である(非特許文献1)。この液晶表示装置は、表示領域の左右の額縁領域を均等にするため、ゲート駆動回路を左右に均等に振り分けて配置する。その結果ゲート配線を左右の駆動回路で1本置きに交互に駆動することになる。従ってゲート配線の駆動方法としては、n番目のゲート配線とn+1番目のゲート配線のHighレベル期開か重複する、所謂オーバーラップスキャン駆動となる(非特許文献1、図6参照)。   A conventional liquid crystal display device, in particular, an active matrix liquid crystal display device employing an amorphous TFT in a gate drive circuit is well known (Non-Patent Document 1). In this liquid crystal display device, in order to make the left and right frame regions of the display region uniform, the gate drive circuits are equally distributed to the left and right. As a result, every other gate wiring is alternately driven by the left and right drive circuits. Therefore, the gate wiring driving method is so-called overlap scan driving in which the nth gate wiring and the (n + 1) th gate wiring are opened and overlapped at the high level (see Non-Patent Document 1, FIG. 6).

更には、ゲート駆動回路の動作速度マージンを向上させるために、隣接するゲート配線(n=2ライン以上)間で相互に重畳させゲート走査信号のパルス幅を大きくするnラインオーバーラップスキャン駆動が採用される場合もある。   Furthermore, in order to improve the operation speed margin of the gate drive circuit, n-line overlap scan drive is adopted, which overlaps between adjacent gate lines (n = 2 lines or more) to increase the pulse width of the gate scan signal. Sometimes it is done.

一方、市松模様表示などの特定の表示画面時におけるフリッカ視認軽減のため、2Hドット反転駆動方式が一般に広く採用されている(特許文献1)。なお、上記“H”は水平周期すなわちライン走査期間を表す。   On the other hand, in order to reduce flicker visibility on a specific display screen such as a checkered pattern display, the 2H dot inversion driving method is generally widely used (Patent Document 1). The “H” represents a horizontal period, that is, a line scanning period.

特開平8−43795号公報JP-A-8-43795 Jin Young Choi, Jln Jeor1, Jong Heon Han, Seob Shin, Se Chun oh, Jun HO Song, Kee han Uh, and Hyung Gue1 Kim、「A Compact and Cost-efficient TFT-LCD through the Triple-Gate Pixe1 Structure」、274頁〜276頁、SID ’06 DIGESTJin Young Choi, Jln Jeor1, Jong Heon Han, Seob Shin, Se Chun oh, Jun HO Song, Kee han Uh, and Hyung Gue1 Kim, `` A Compact and Cost-efficient TFT-LCD through the Triple-Gate Pixe1 Structure '', Pages 274-276, SID '06 DIGEST

非特許文献1に記載の液晶表示装置においては、液晶パネルの画素配列を一般的な縦ストライプではなく、横ストライプ構成としている。(非特許文献1、図1参照)さらに3Hラインドット反転駆動を採用している(非特許文献1、図3参照)。しかし、RGBの色配列を横に並べた横ストライプ構成では、人物や風景等の自然画では大きな問題はないが、コンピュータの表示画面などでTrueTypeフォントを採用した文字画面において、文字の輪郭に色付きが生ずる恐れがある。これは、TrueTypeフォントのRGB色マッピングが、縦ストライプの画素構成を前提として考案されていることによる。   In the liquid crystal display device described in Non-Patent Document 1, the pixel arrangement of the liquid crystal panel is not a general vertical stripe but a horizontal stripe configuration. (See Non-Patent Document 1, FIG. 1) Further, 3H line dot inversion driving is adopted (see Non-Patent Document 1, FIG. 3). However, the horizontal stripe configuration in which the RGB color array is arranged horizontally does not have a big problem with natural images such as people and landscapes. May occur. This is because RGB color mapping of TrueType fonts has been devised on the premise of a vertical stripe pixel configuration.

そこで液晶パネルのRGB画素構成として、一般的な縦ストライプ構成とし、さらに前述のゲート駆動回路にオーバーラップスキャン駆動を採用し、ソース駆動回路において液晶交流駆動方式として一般的な前記2Hドット反転駆動など、2ライン毎に極性反転する駆動方式を採用した場合、2ライン毎にソース信号の極性切り替えを行うため、奇数ラインと偶数ライン間でゲート走査信号出力時に対応するソース信号の極性が異なる。   Therefore, as the RGB pixel configuration of the liquid crystal panel, a general vertical stripe configuration is adopted, and the above-described gate drive circuit adopts the overlap scan drive, and the 2H dot inversion drive, which is a general liquid crystal AC drive method in the source drive circuit, etc. When the driving method in which the polarity is inverted every two lines is adopted, the polarity of the source signal is switched every two lines, so that the polarity of the corresponding source signal differs when the gate scanning signal is output between the odd lines and the even lines.

さらに詳しくは、ゲート走査タイミングチャートを表した図7を用いて説明する。同図において、ゲート走査信号(Gn,Gn+1,・・・)のHighレベル期間がnラインの後半とn+1ラインの前半が1水平周期に亘り重畳している(オーバーラップスキャン駆動)。このため、nラインの画素に対して画像データが書き込まれる場合、n−1ライン(非図示)よりソース線の電位が先ず充電され始め、次いでnラインのデータが書き込まれる。このようにnラインの画素に対して、一旦n−1ラインのデータも書き込まれることになるが、液晶の応答速度が十分に遅いため液晶表示装置上で重複して視認されることはない。即ち、nライン走査時の後半の水平期間に対応してソース線に印加され画像データが最終的に書き込まれ、液晶表示装置上で視認される(図7にて斜線領域にて書き込まれる画像データ)。   In more detail, it demonstrates using FIG. 7 showing the gate scanning timing chart. In the figure, the high level period of the gate scanning signals (Gn, Gn + 1,...) Is overlapped over one horizontal period in the second half of the n line and the first half of the n + 1 line (overlap scan driving). For this reason, when image data is written to pixels of n lines, the potential of the source line starts to be charged first from n−1 lines (not shown), and then the data of n lines is written. In this way, n-1 line data is once written to the n line pixels, but the response speed of the liquid crystal is sufficiently slow so that it is not visually recognized on the liquid crystal display device. In other words, the image data is finally applied to the source line corresponding to the horizontal period in the latter half of the n-line scanning, and is finally written and visually recognized on the liquid crystal display device (image data written in the shaded area in FIG. 7). ).

以降同様に、n+1ライン〜n+4ラインのゲート走査信号は、同様に1ライン前のnライン〜n+3ラインのゲート走査信号と前半の1水平期間において重複しているが、n+1ライン〜n+4ライン走査時の後半の水平期間対応してソース線に印加された画像データが最終的に書き込まれる。また、図7の(b)で示したように、次フレーム(m+1フレーム)時においては、各ゲート走査信号に対応するソース線の極性は、mフレーム特時のそれと逆極性となる。   Similarly, the gate scanning signals of the n + 1 line to the n + 4 line are also overlapped with the gate scanning signals of the n line to the n + 3 line one line earlier in the first horizontal period, but at the time of the n + 1 line to the n + 4 line scanning. The image data applied to the source line corresponding to the horizontal period of the latter half is finally written. Further, as shown in FIG. 7B, in the next frame (m + 1 frame), the polarity of the source line corresponding to each gate scanning signal is opposite to that in the special case of the m frame.

一方、図7の(a)および(b)でも明らかなように、ソース信号の極性は、例えばmフレーム特に奇数ライン側(Gn,Gn+2・・・)は異極性(+−,−+)であり、偶数ライン側(Gn+1,Gn+3,・・・)は同極性(− −,+ +)の組み合わせとなる。次のm+1フレーム時においても、奇数ライン側(Gn,Gn+2・・・)は異極性(− +,+ −)となり、偶数ライン側(Gn+1,Gn+3,・・・)は同極性(+ +,− −)の組み合わせとなる。次のm+3フレーム時(非図示)のソース信号極性は、mフレーム時と同一である。以後この極性反転を繰り返す。(ここで、符号”+”は正極性、符号”−”は負極性を表す。)
このように奇数ライン側と偶数ライン側でゲート走査信号(Highレベル期間)に対応するソース信号の極性の組み合わせが異なり、その極性の組み合わせによりゲート電位の充電の容易性が異なる。このため、例えば液晶表示装置の高精細化などによりゲート駆動回路のシフトクロック信号が高速化した場合、nラインに対応した書き込み時間を十分に確保できず、上述の極性の組み合わせの相違により奇数ラインと偶数ライン間で画素への書き込み電圧に差異が生じる。この書き込み電圧の差が犬きいと輝度差となり、横縞状のムラとして視認されることになる。
On the other hand, as is clear from FIGS. 7A and 7B, the polarity of the source signal is, for example, m frames, particularly odd lines (Gn, Gn + 2...) Are of different polarity (+ −, − +). Yes, the even line side (Gn + 1, Gn + 3,...) Is a combination of the same polarity (−−, ++). Even in the next m + 1 frame, the odd line side (Gn, Gn + 2...) Has a different polarity (− +, + −), and the even line side (Gn + 1, Gn + 3,...) Has the same polarity (++, --) Combination. The source signal polarity at the next m + 3 frame (not shown) is the same as that at the m frame. Thereafter, this polarity inversion is repeated. (Here, the sign “+” represents positive polarity, and the sign “−” represents negative polarity.)
As described above, the combinations of the polarities of the source signals corresponding to the gate scanning signal (High level period) are different between the odd-numbered line side and the even-numbered line side, and the ease of charging the gate potential differs depending on the combination of the polarities. For this reason, for example, when the shift clock signal of the gate driving circuit is speeded up due to high definition of the liquid crystal display device or the like, the writing time corresponding to the n line cannot be sufficiently secured, and the odd line is caused by the difference in the combination of the polarities described above. A difference occurs in the write voltage to the pixel between the even lines. This difference in writing voltage becomes a difference in luminance between dogs and is visually recognized as uneven horizontal stripes.

本発明はこのような問題点に鑑みてなされたものであり、奇数ライン側と偶数ライン側での書き込み電圧の差を減少させて輝度差を解消し、横縞状のムラの現認を解消した液晶表示装置を提供することを目的としている。   The present invention has been made in view of such problems, and reduced the difference in writing voltage between the odd-numbered line side and the even-numbered line side to eliminate the luminance difference and eliminate the recognition of the horizontal stripe-like unevenness. An object is to provide a liquid crystal display device.

本発明に係る液晶表示装置は、液晶パネルと、この液晶パネルのゲート線を駆動するゲート駆動回路および前記液晶パネルのソース線を駆動するソース駆動回路を備えており、前記ゲート線を順次走査し、2水平周期以上の長さを持つゲート走査信号がn水平周期(nは2以上の整数)オーバーラップスキャン駆動される液晶表示装置であって、前記ゲート走査信号は走査期間終了直前の第一の水平周期と、該周期の1水平周期前の第二の水平周期とを含んでおり、前記第一の水平周期と第二の水平周期に対応する前記ソース駆動信号の極性は、正正、正負、負正および負負の4通りの極性の組み合わせがフレーム毎に変化することを特徴とする。   A liquid crystal display device according to the present invention includes a liquid crystal panel, a gate drive circuit that drives a gate line of the liquid crystal panel, and a source drive circuit that drives a source line of the liquid crystal panel, and sequentially scans the gate lines. 2. A liquid crystal display device in which a gate scanning signal having a length of 2 horizontal cycles or more is driven in an overlap scan by n horizontal cycles (n is an integer of 2 or more), and the gate scanning signal is the first just before the end of the scanning period. And the second horizontal period one horizontal period before the period, and the polarity of the source drive signal corresponding to the first horizontal period and the second horizontal period is positive, The combination of positive / negative, negative / positive and negative / negative polarities changes every frame.

本発明によれば、オーバーラップスキャン駆動を採用した液晶表示装置において、横縞状のムラが視認されなくなり、液晶表示装置の表示品位が改善される。   According to the present invention, in a liquid crystal display device adopting overlap scan driving, horizontal stripe-shaped unevenness is not visually recognized, and the display quality of the liquid crystal display device is improved.

また、本発明による別の効果では、1ライン目固有の横縞状のムラが視認、されなくなる。   Further, according to another effect of the present invention, the horizontal stripe-like unevenness unique to the first line is not visually recognized.

以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図における同一または相当する機能を有する要素には同一の符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, in order to avoid redundant description, elements having the same or corresponding functions in each drawing are denoted by the same reference numerals.

実施の形態1.
本発明における実施の形態1について、図1ないし図4を用いて詳細に説明する。図1は本実施の形態における液晶表示装置100の概略構成図である。同図において、液晶表示装置は、透明基板上に、ソース駆動回路2により駆動される複数のソース線と、ゲート駆動回路3により駆動される複数のゲート線と、それらの交差部に配置された複数の画素1と、この画素1に対向する対向基板(非図示)との間に液晶を狭持した液晶パネル10で構成され、さらにタイミング信号生成回路4に人力し、スタートパルス、リセット、クロック信号等により構成されるタイミング制御信号5と、上記複数の画素部(表示領域)にて表示される画像信号を表す画像データ信号6と、極性選択信号7(POL)が外部表示コントローラ(非図示)より人力される。
Embodiment 1 FIG.
Embodiment 1 of the present invention will be described in detail with reference to FIGS. FIG. 1 is a schematic configuration diagram of a liquid crystal display device 100 according to the present embodiment. In the figure, the liquid crystal display device is disposed on a transparent substrate at a plurality of source lines driven by the source drive circuit 2, a plurality of gate lines driven by the gate drive circuit 3, and intersections thereof. It is composed of a liquid crystal panel 10 having a liquid crystal sandwiched between a plurality of pixels 1 and a counter substrate (not shown) opposed to the pixels 1, and is further manually operated by a timing signal generation circuit 4 to start pulses, resets, clocks An external display controller (not shown) includes a timing control signal 5 composed of signals and the like, an image data signal 6 representing an image signal displayed in the plurality of pixel portions (display areas), and a polarity selection signal 7 (POL). ) More human power.

前述のように液晶表示装置100は複数のゲート線とソース線とが互いに交差して配置されており、それらの交点においては、画素1が前記各ゲート線とソース線に接続されたTFT(非図示)を介して該ソース線と接続される。尚、図1において液晶パネル10内のゲート線、ソース線、TFT、画素は一部または全てを省略し表示している。また、アモルファスTFTを採用して前記透明基板上に形成されたゲート駆動回路3は、表示領域の両側に配置され、その出力は1行おきに交互にゲート線と接続されている。   As described above, in the liquid crystal display device 100, a plurality of gate lines and source lines are arranged so as to intersect with each other. It is connected to the source line via the figure. In FIG. 1, some or all of the gate lines, source lines, TFTs, and pixels in the liquid crystal panel 10 are omitted. In addition, the gate drive circuit 3 formed on the transparent substrate using the amorphous TFT is disposed on both sides of the display area, and its output is alternately connected to the gate line every other row.

ここで、1本のゲート線の活性期間(走査期間)における上記TFTを介したソース線電位の画素への書き込みの仕組みは一般的なアクティブマトリクス型液晶表示装置と同一であるので、ここでは詳細な説明は省略する。   Here, the mechanism of writing the source line potential to the pixel through the TFT in the active period (scanning period) of one gate line is the same as that of a general active matrix liquid crystal display device. The detailed explanation is omitted.

前記タイミング信号生成回路4は、タイミング制御信号5を外部表示コントローラ(非図示)から人力し、ドットクロック信号、シフトスタート信号、ラッチ信号、ゲート走査クロック、ゲートスタート信号などを出力してソース駆動回路および液晶パネル10の左右に位置する2つのゲート駆動回路3の動作タイミングを制御する。また、本実施の形態では2ライン反転駆動を採用しているので、前記外部表示コントローラから入力される極性選択信号7は、水平周期に同期して2H毎に反転する信号となる。この極性選択信号7は、後述する極性選択信号制御回路8に人力され、ソース駆動回路2の出力極性を制御する。   The timing signal generation circuit 4 manually outputs a timing control signal 5 from an external display controller (not shown), and outputs a dot clock signal, a shift start signal, a latch signal, a gate scanning clock, a gate start signal, etc. And the operation timing of the two gate drive circuits 3 located on the left and right of the liquid crystal panel 10 is controlled. In addition, since the two-line inversion drive is adopted in the present embodiment, the polarity selection signal 7 input from the external display controller is a signal that is inverted every 2H in synchronization with the horizontal period. This polarity selection signal 7 is manually operated by a polarity selection signal control circuit 8 described later, and controls the output polarity of the source drive circuit 2.

次に、図2に示したソース駆動回路2の構成について詳細に説明する。ソース駆動回路2はラインバッファ21、ラッチ22、レベルシフタ23、D/Aコンバータ24,出力バッファ25により構成される。   Next, the configuration of the source drive circuit 2 shown in FIG. 2 will be described in detail. The source drive circuit 2 includes a line buffer 21, a latch 22, a level shifter 23, a D / A converter 24, and an output buffer 25.

さらに動作について詳細に説明する。先ずソース駆動回路は、ラインバッファ21に1本のゲート線に接続されたTFTで駆動される全ての画素1に対応する画像データ信号(即ちゲート線に対応した1行分の画像データ)をドットクロック信号に同期して順次外部表示コントローラより入力し、ラッチ22において画素単位の画像データ信号をラッチ信号27(LATCH)に同期してラッチする。ラッチされた画像データ信号はレベルシフタ23でレベル変換され、D/Aコンバータ24によりD/A変換され出力バッファ25を介して複数本のソース線に夫々印加される。図2において、符号26はリファレンス電圧(V1〜Vn)であり、符号11は極性選択信号(POL2)、符号27はラッチ信号(LATCH)である。   Further, the operation will be described in detail. First, the source driving circuit dot-drops the image data signal corresponding to all the pixels 1 driven by TFTs connected to one gate line (that is, image data for one row corresponding to the gate line) to the line buffer 21. The data is sequentially input from the external display controller in synchronization with the clock signal, and the image data signal for each pixel is latched in the latch 22 in synchronization with the latch signal 27 (LATCH). The latched image data signal is level-converted by the level shifter 23, D / A converted by the D / A converter 24, and applied to the plurality of source lines via the output buffer 25, respectively. In FIG. 2, reference numeral 26 is a reference voltage (V1 to Vn), reference numeral 11 is a polarity selection signal (POL2), and reference numeral 27 is a latch signal (LATCH).

ソース駆動回路2の出力の交流化は、後述する極性選択信号制御回路8を経由した極性選択信号11(POL2)によりリD/Aコンバータ24において、リファレンス電圧26が正負極用の電圧に切り替えられることにより行われる。上記動作は従来のソース駆動回路の動作と同様に1H毎に繰り返し行われ、1フレーム周期で1画面分の画像データ信号の取り込みと出力が行われる。   The AC output of the source drive circuit 2 is switched to the positive / negative voltage in the re-D / A converter 24 by the polarity selection signal 11 (POL2) via the polarity selection signal control circuit 8 described later. Is done. The above operation is repeated every 1H similarly to the operation of the conventional source driving circuit, and image data signals for one screen are taken in and output in one frame cycle.

次に、図3を用いて極性選択信号制御回路8の構成および動作について詳しく説明する。図3において、極性選択信号制御回路8は、フレーム周期カウンタ81とマルチプレクサ82、インバータ回路部83により構成される。フレーム周期カウンタ81はフレーム周期信号(または垂直同期信号)をカウントソースとして動作する2ビットのカウンタ、マルチプレクサ82はカウンタ出力により極性選択信号を選択して出力するマルチプレクサ回路、インバータ回路部83は入力した極性選択信号を基に相補信号を生成するためのインバータと位相をずらすためのクロックドインバータで構成されている。   Next, the configuration and operation of the polarity selection signal control circuit 8 will be described in detail with reference to FIG. In FIG. 3, the polarity selection signal control circuit 8 includes a frame period counter 81, a multiplexer 82, and an inverter circuit unit 83. The frame period counter 81 is a 2-bit counter that operates using a frame period signal (or vertical synchronization signal) as a count source, the multiplexer 82 is a multiplexer circuit that selects and outputs a polarity selection signal based on the counter output, and the inverter circuit unit 83 is input. It consists of an inverter for generating a complementary signal based on a polarity selection signal and a clocked inverter for shifting the phase.

図3において、マルチプレクサ82に入力されるHighレベルおよびLowレベルの固定信号は省略している。極性選択信号制御回路8は、フレーム周期カウンタ81の出力により位相の異なる4種類の制御信号をマルチプレクサ82で切り替えて出力する(極性選択信号11)。即ち、極性選択信号7を入力して、mフレーム時はそのまま極性選択信号11としてソース駆動回路2(詳しくはD/Aコンバータ24)へ出力し、m+1フレーム時は1H遅らせた極性選択信号11を出力し、m+2フレーム時は2H遅らせた極性選択信号11(=反転した信号)を出力し、m+3フレーム時は3H遅らせた極性選択信号11を出力する。   In FIG. 3, high level and low level fixed signals input to the multiplexer 82 are omitted. The polarity selection signal control circuit 8 uses the multiplexer 82 to switch and output four types of control signals having different phases according to the output of the frame period counter 81 (polarity selection signal 11). That is, the polarity selection signal 7 is input, and is output to the source drive circuit 2 (specifically, the D / A converter 24) as it is in the m selection frame 11 as the polarity selection signal 11, and the polarity selection signal 11 delayed by 1H in the m + 1 frame. The polarity selection signal 11 (= inverted signal) delayed by 2H is output during m + 2 frame, and the polarity selection signal 11 delayed by 3H is output during m + 3 frame.

図4は本実施の形態におけるタイミングチャート図であり、図1の液晶表示装置100のソース線mラインに対するソース信号交流化における2Hオーバーラップスキャン駆動時のタイミングチャートの一例である。図4に表したように本実施の形態ではソース駆動回路の極性選択信号として、フレーム周期毎に4種類のタイミングで反転する極性選択信号11(POL2)を用いてソース線の極性を切り替えることにより、ゲート走査信号がHigh期間に対応するソース信号の極性組み合わせは+ −,+ +,− +,− −の4種となる。ここで、符号”+”は正極性、符号”−”は負極性を表す。   FIG. 4 is a timing chart in the present embodiment, and is an example of a timing chart at the time of 2H overlap scan driving in source signal AC conversion for the source line m line of the liquid crystal display device 100 of FIG. As shown in FIG. 4, in this embodiment, the polarity of the source line is switched by using the polarity selection signal 11 (POL2) that is inverted at four kinds of timings for each frame period as the polarity selection signal of the source drive circuit. The polarity combinations of the source signals corresponding to the high period of the gate scanning signal are four types: + −, ++, − +, −−. Here, the sign “+” represents positive polarity, and the sign “−” represents negative polarity.

ここで図4の(a)において、例えばゲート線nラインのゲート走査信号GnがHigh期間に対応するソース信号の極性に注目すれば、ゲート走査信号GnがHighからLowに切換る直前の水平周期(第一の水平周期)は−極性(負極性)であり、その1水平周期前の周期(第二の水平周期)は+極性(正極性)であり、mフレーム時に+、−極性の組み合わせ(第二の水平周期が+で第一の水平周期が−)となることがわかる。また図4の(b)によれば、m+1フレーム時には、上記第一の水平周期と第二の水平周期の極性は+、+の組み合わせとなり、図4の(c)によれば、m+2フレーム時のそれは−、+極性の組み合わせとなり、図4、の(d)によれば、m+3フレーム時のそれは−、−極性の組み合わせになる。図示していないが、m+4フレームでは上記mフレームと同じソース信号の極性となる。以後、このような極性反転の仕組みを4フレーム毎に繰り返す。   Here, in FIG. 4A, for example, if attention is paid to the polarity of the source signal corresponding to the high period of the gate scanning signal Gn of the gate line n line, the horizontal period immediately before the gate scanning signal Gn switches from High to Low. The (first horizontal period) is -polarity (negative polarity), the period (second horizontal period) one horizontal period before it is + polarity (positive polarity), and the combination of + and -polarity when m frames It can be seen that the second horizontal period is + and the first horizontal period is-. According to FIG. 4B, the polarity of the first horizontal period and the second horizontal period is a combination of + and + at the time of m + 1 frame, and according to FIG. 4C, at the time of m + 2 frame. It becomes a combination of-and + polarity, and according to (d) of FIG. 4, it becomes a combination of-and-polarity at the time of m + 3 frame. Although not shown, the m + 4 frame has the same source signal polarity as the m frame. Thereafter, such a polarity inversion mechanism is repeated every four frames.

また、他のゲート線ラインのゲート走査信号がHigh期間に対応するソース信号の極性も、同様に+ −,+ +,− +,− −の4種が規則的に切り替わるのがわかる。   It can also be seen that the polarity of the source signal corresponding to the high period of the gate scanning signal of the other gate line is also switched regularly between + −, ++, − +, −−.

さらに隣接するゲート線の走査信号のHigh期間に対するソース信号の極性は、互いに組み合わせが異なっており、かつ前記第一の水平周期に対応する極性と、次段のゲート線の走査信号の第一の水平周期に対応する極性は同極性でかつ2本毎に正負が入れ替わっている(2Hドット反転駆動)。   Further, the polarities of the source signals with respect to the High period of the scanning signal of the adjacent gate line are different from each other, and the polarity corresponding to the first horizontal period and the first scanning signal of the next gate line scanning signal The polarity corresponding to the horizontal period is the same polarity, and the polarity is switched every two lines (2H dot inversion drive).

このため、各画素1に充電される電位、即ち前記第一の水平周期終了直前における画素1の電位は時間的に平均化され、奇数ライン側と偶数ライン側の画素書き込み電圧はほぼ等しくなり、奇数ライン側と偶数ライン側の画素書き込み電圧差による横縞状のムラは視認されなくなる。   For this reason, the potential charged in each pixel 1, that is, the potential of the pixel 1 immediately before the end of the first horizontal cycle is temporally averaged, and the pixel writing voltages on the odd line side and the even line side are substantially equal, The horizontal stripe-shaped unevenness due to the pixel writing voltage difference between the odd line side and the even line side is not visually recognized.

また、本実施の形態では、ソース線mラインに対する2Hオーバーラップスキャン駆動時のタイミングチャートを一例として示したものであり、さらに上述のように液晶の交流駆動方式として2ラインドット反転方式を採用しているので、ソース線の奇数ラインの極性と偶数ラインの極性とでは全て正反対になる。例えば前記ソース線mラインの左右に隣接するソース線m−1ラインおよびm+1ラインにおける極性は、図4にて示したソース信号に関する極性のそれとは全て反対極性になる。   Further, in this embodiment, a timing chart at the time of 2H overlap scan driving for the source line m line is shown as an example, and further, as described above, the 2-line dot inversion method is adopted as the liquid crystal AC driving method. Therefore, the polarity of the odd lines of the source lines and the polarity of the even lines are all opposite. For example, the polarities of the source line m−1 line and the m + 1 line adjacent to the left and right of the source line m line are all opposite to those of the source signal shown in FIG.

尚、本実施の形態では、ソース信号交流化における2Hオーバーラップスキャン駆動時を一例として説明したが、本発明内容はnHオーバーラップスキャン駆動(nは2以上の整数)においても同様に適用可能である(“H”は水平周期)。   In this embodiment, the case of 2H overlap scan driving in the case of alternating source signals has been described as an example. However, the present invention can be similarly applied to nH overlap scan driving (n is an integer of 2 or more). Yes ("H" is a horizontal period).

実施の形態2.
発明の実施の形態2による液晶表示装置100について、液晶パネル10、ソース駆動回路2、ゲート駆動回路3、タイミング信号生成回路4、極性選択信号制御回路8などの概略構成は、前述した実施の形態1と同一であり、詳細な説明を省略する。以下実施の形態1と異なる点について詳しく説明する。
Embodiment 2. FIG.
Regarding the liquid crystal display device 100 according to the second embodiment of the present invention, the schematic configuration of the liquid crystal panel 10, the source driving circuit 2, the gate driving circuit 3, the timing signal generating circuit 4, the polarity selection signal control circuit 8, and the like is the same as that of the above-described embodiment. The detailed description is omitted. Hereinafter, differences from the first embodiment will be described in detail.

本題明における実施の形態2について、図5および図6を用いて詳細に説明する。図5は本実施の形態における液晶表示装置100の概略構成図である。同図において液晶表示装置100は、画素1、ソース駆動回路2、ゲート駆動回路3、タイミング信号生成回路4、極性選択信号制御回路8、データ制御回路9により構成され、タイミング制御信号5(スタートパルス,リセット,ドットクロック信号等)、画像データ信号6、極性選択信号7が外部表示コントローラ(非図示)から入力される。   A second embodiment of the present subject matter will be described in detail with reference to FIGS. FIG. 5 is a schematic configuration diagram of the liquid crystal display device 100 according to the present embodiment. In the figure, a liquid crystal display device 100 includes a pixel 1, a source drive circuit 2, a gate drive circuit 3, a timing signal generation circuit 4, a polarity selection signal control circuit 8, and a data control circuit 9, and a timing control signal 5 (start pulse). , Reset, dot clock signal, etc.), image data signal 6 and polarity selection signal 7 are input from an external display controller (not shown).

図5で明らかなように、本実施の形態では外部表示コントローラから入力する画像データ信号6がデータ制御回路9を介してソース駆動回路2に入力する。データ制御回路9はタイミング制御信号5中のスタートパルス信号とクロック信号により、カウンタ回路(非図示)などを用いて所定のダミー期間を決定する。このダミー期間は、垂直ブランキング期間において、1ライン目の走査期間(活性期間)の直前に位置する1水平周期である。またダミー期間中はデータ制御回路9が、該回路に入力した画像データ信号に代えて、擬似データとして中間電位に相当する所定の画像データ信号をソース駆動回路2に切り替えて出力する。また、それ以外の期間は画像データ信号6をそのままソース駆動回路2に出力する。   As apparent from FIG. 5, in this embodiment, the image data signal 6 input from the external display controller is input to the source drive circuit 2 via the data control circuit 9. The data control circuit 9 determines a predetermined dummy period using a counter circuit (not shown) or the like based on the start pulse signal and the clock signal in the timing control signal 5. This dummy period is one horizontal period located immediately before the scanning period (active period) of the first line in the vertical blanking period. Further, during the dummy period, the data control circuit 9 switches to the source drive circuit 2 and outputs a predetermined image data signal corresponding to the intermediate potential as pseudo data instead of the image data signal input to the circuit. In other periods, the image data signal 6 is output to the source drive circuit 2 as it is.

例えば、図6に示した1ライン目のダミー期間に擬似データとして中心電位となるデータを挿入することにより、1ライン目におけるソース信号極性は中間電位(図6のソース信号波形中に“中間電位”と示した範囲)および正極または負極性を持つ通常駆動波形となり、ゲート走査信号出力開始時(ゲート走査信号がLowからHighに立ち上がる前後)におけるソース信号の電圧変動幅は常に一定かつソース信号振幅電圧の1/2となる。
尚、前述の実施の形態1と同様にソース信号の正極性、負極性は4フレーム毎に反転する。
For example, by inserting data that becomes the center potential as pseudo data in the dummy period of the first line shown in FIG. 6, the source signal polarity in the first line is changed to the intermediate potential (“intermediate potential in the source signal waveform of FIG. 6). ”) And a normal drive waveform having positive or negative polarity, and the source signal voltage fluctuation width at the start of gate scanning signal output (before and after the gate scanning signal rises from low to high) is always constant and the source signal amplitude 1/2 of the voltage.
As in the first embodiment, the positive polarity and negative polarity of the source signal are inverted every four frames.

ここで上記“中間電位”とは、対向電極(非図示)と画素1と間の電位差として、液晶がノーマリー状態となる所定の電圧以下であることを表しており、通常は前記対向電極と同電位に設定される。また、本実施の形態においては中間電位を生成する一般的な方法として、上記データ制御回路9にて、ソース駆動回路2が中間電位を出力するような所定の画像データ信号を発生し、ソース駆動回路2に送出する方法がある。   Here, the “intermediate potential” indicates that the potential difference between the counter electrode (not shown) and the pixel 1 is equal to or lower than a predetermined voltage at which the liquid crystal is in a normal state, and is usually the same as the counter electrode. Set to potential. In the present embodiment, as a general method for generating the intermediate potential, the data control circuit 9 generates a predetermined image data signal that causes the source drive circuit 2 to output the intermediate potential, thereby driving the source. There is a method of sending to the circuit 2.

さらに別の方法としては、データ制御回路9からソース駆動回路2に中間電位に切り替える制御信号を出力し、ソース駆動回路2において抵抗分割などにより所定の電圧に調整する方法が考えられる。例えばソースバス基板上の回路中に前記抵抗分割回路や電圧切換回路などを形成することは容易であり、ここでは詳しく例示しない。   As another method, a method of outputting a control signal for switching to an intermediate potential from the data control circuit 9 to the source driving circuit 2 and adjusting the voltage to a predetermined voltage by resistance division or the like in the source driving circuit 2 can be considered. For example, it is easy to form the resistance dividing circuit, the voltage switching circuit, and the like in the circuit on the source bus substrate, and will not be described in detail here.

このように1ライン目以前のダミー期間中の電位を中間電位とすることで、ゲート走査信号出力時におけるソース信号の変動幅を小さくできる。その結果、ゲート走査信号出力時のソース信号極性の組み合わせは時間的に均一となり、ゲートの充電の容易性も向上する。これにより1ライン目にて固有に発生するゲート充電電位の差による横縞状のムラが視認され難くなる。   Thus, by setting the potential in the dummy period before the first line to the intermediate potential, the fluctuation range of the source signal when the gate scanning signal is output can be reduced. As a result, the combinations of the source signal polarities at the time of outputting the gate scanning signal are uniform in time, and the ease of charging the gate is improved. This makes it difficult to visually recognize horizontal stripe-like unevenness due to a difference in gate charge potential that is inherently generated in the first line.

実施の形態3.
本発明の実施の形態3について、図5を用いて簡単に説明する。本実施の形態の特徴は上記実施の形態2の構成に加えて、データ制御回路9またはソース駆動回路にラインメモリ回路(非図示)が内蔵されている場合(通常内蔵されている)、上記ダミー期間中に前記中間電位の代わりに上記メモリ回路にラッチされている1ライン目のデータを前もって出力する仕組みを付加することである。これによりゲート走査信号出力時のソース信号極性を常に同極とすることが可能となる。図6においては、1ライン目のゲート走査信号G1のHigh期間において、最初の1H期間はmフレーム時からm+3フレーム時に亘り、−極性となっている(図6、ゲート走査信号G1の極性を参照)。
Embodiment 3 FIG.
A third embodiment of the present invention will be briefly described with reference to FIG. The feature of the present embodiment is that, in addition to the configuration of the second embodiment, when the line memory circuit (not shown) is built in the data control circuit 9 or the source drive circuit (usually built), the dummy It is to add a mechanism for outputting in advance the data of the first line latched in the memory circuit in place of the intermediate potential during the period. As a result, the source signal polarity when the gate scanning signal is output can always be the same. In FIG. 6, in the High period of the gate scanning signal G1 of the first line, the first 1H period is negative from m frame to m + 3 frame (see FIG. 6, polarity of the gate scanning signal G1). ).

前述の実施の形態2と同様にダミー期間中にソース信号の電位を一時的に変更すれば、前記実施の形態1と同様の交流化手法を採用することにより1ライン目以降と同様に画素充電時の電圧は時間的に平均化することが可能である。このため、1ライン目を含めて奇数ゲート側と偶数ゲート側の画素書き込み電圧が等しくなり、奇数ゲート側と偶数ゲート側の画素書き込み電圧差による横縞状のムラは視認され難くなる。   If the source signal potential is temporarily changed during the dummy period as in the second embodiment, the pixel charging is performed in the same manner as in the first and subsequent lines by adopting an alternating method similar to that in the first embodiment. The voltage of time can be averaged over time. For this reason, the pixel writing voltages on the odd-numbered gate side and the even-numbered gate side including the first line are equal, and the horizontal stripe-like unevenness due to the pixel writing voltage difference between the odd-numbered gate side and the even-numbered gate side is hardly visible.

この発明の実施の形態1に係る液晶表示装置の構成回である。It is the structure time of the liquid crystal display device which concerns on Embodiment 1 of this invention. 図1におけるソース駆動回路の構成図である。It is a block diagram of the source drive circuit in FIG. 図1における極性選択信号制御回路の構成図である。It is a block diagram of the polarity selection signal control circuit in FIG. この発明の実施の形態1に係る液晶表示装置のソース駆動回路およびゲート駆動回路の出力タイミングチャート図である。FIG. 3 is an output timing chart of the source drive circuit and the gate drive circuit of the liquid crystal display device according to Embodiment 1 of the present invention. この発明の実施の形態2に係る液晶表示装置の構成図である。It is a block diagram of the liquid crystal display device which concerns on Embodiment 2 of this invention. この発明の実施の形態2および3に係るソース駆動回路およびゲート駆動回路の出力タイミングチャート図である。It is an output timing chart figure of the source drive circuit and gate drive circuit which concern on Embodiment 2 and 3 of this invention. 従来の液晶表示装置のソース駆動回路およびゲート駆動回路の出力タイミングチャート図である。It is an output timing chart figure of the source drive circuit and gate drive circuit of the conventional liquid crystal display device.

符号の説明Explanation of symbols

1 画素
3 ゲート駆動回路
4 タイミング信号生成回路
5 タイミング制御信号
6 画像データ信号
7、11 極性選択信号
8 極性選択信号制御回路
9 データ制御回路
81 フレーム周期カウンタ
82 マルチプレクサ
83 インバータ回路部
Gn、Gn+1、Gfina1 ゲート走査信号
DESCRIPTION OF SYMBOLS 1 Pixel 3 Gate drive circuit 4 Timing signal generation circuit 5 Timing control signal 6 Image data signal 7, 11 Polarity selection signal 8 Polarity selection signal control circuit 9 Data control circuit 81 Frame period counter 82 Multiplexer 83 Inverter circuit part Gn, Gn + 1, Gfina1 Gate scan signal

Claims (8)

液晶パネルと、
該液晶パネルのゲート線を駆動するゲート駆動回路と、
前記液晶パネルのソース線を駆動するソース駆動回路を備え、
前記ゲート線を順次走査し、2水平周期以上の長さを持つゲート走査信号がn水平周期(nは2以上の整数)オーバーラップスキャン駆動される液晶表示装置であって、
前記ゲート走査信号は走査期間終了直前の第一の水平周期と、該周期の1水平周期前の第二の水平周期とを含み、
前記第一の水平周期と第二の水平周期に対応する前記ソース駆動信号の極性は、正正、正負、負正および負負の4通りの極性の組み合わせがフレーム毎に変化することを特徴とする液晶表示装置。
LCD panel,
A gate driving circuit for driving a gate line of the liquid crystal panel;
A source driving circuit for driving a source line of the liquid crystal panel;
A liquid crystal display device in which the gate lines are sequentially scanned, and a gate scanning signal having a length of 2 horizontal cycles or more is driven in an overlap scan by n horizontal cycles (n is an integer of 2 or more),
The gate scanning signal includes a first horizontal period immediately before the end of the scanning period and a second horizontal period one horizontal period before the scanning period,
The polarity of the source drive signal corresponding to the first horizontal period and the second horizontal period is a combination of positive, positive, negative, negative positive, and negative / negative polarities that changes from frame to frame. Liquid crystal display device.
隣接するゲート線の走査信号の前記第一の水平周期と、前記第二の水平周期に対するソース信号の極性は、互いに異なった組み合わせとなり、かつ前記第一の水平周期に対応する極性と、次段のゲート線の走査信号の第一の水平周期に対応する極性は同極性でかつ2本毎に正負が交番するよう順次切換っていることを特徴とする請求項1に記載の液晶表示装置。 The first horizontal period of the scanning signal of the adjacent gate line and the polarity of the source signal with respect to the second horizontal period are different combinations, and the polarity corresponding to the first horizontal period and the next stage 2. The liquid crystal display device according to claim 1, wherein the polarity corresponding to the first horizontal period of the scanning signal of the gate line is the same polarity and is sequentially switched so that the polarity is alternated every two lines. 垂直ブランキング期間中の所定期間において、前記ソース駆動回路に人力する画像データ信号を中間電位に相当するデータ信号に切り換えるデータ制御回路を備えたことを特徴とする請求項1又は2に記載の液晶表示装置。 3. The liquid crystal according to claim 1, further comprising a data control circuit that switches an image data signal manually supplied to the source driving circuit to a data signal corresponding to an intermediate potential in a predetermined period of a vertical blanking period. Display device. 垂直ブランキング期間終了後最初にゲート走査を開始するゲート走査期間において、この走査期間の前記第二の水平期間において前記ソース線に印加されるソース信号の極性は一定であることを特徴とする請求項3に記載の液晶表示装置。 In the gate scanning period in which gate scanning is first started after the end of the vertical blanking period, the polarity of the source signal applied to the source line is constant in the second horizontal period of the scanning period. Item 4. A liquid crystal display device according to item 3. ゲート線を順次走査し、2水平周期以上の長さを持つゲート走査信号がn水平周期(nは2以上の整数)分オーバーラップする液晶表示装置の駆動方法であって、
ソース線に印加するソース駆動信号は2水平周期毎に極性反転し、
前記ゲート走査信号は走査期間終了直前の第一の水平周期と、該周期の1水平周期前の第二の水平周期とを含み、
前記第一の水平周期と第二の水平周期に対応する前記ソース駆動信号の極性は、正正、正負、負正および負負の4通りの極性の組み合わせがフレーム毎に変化する液晶表示装置の駆動方法。
A method for driving a liquid crystal display device in which gate lines are sequentially scanned and gate scanning signals having a length of 2 horizontal cycles or more overlap by n horizontal cycles (n is an integer of 2 or more),
The polarity of the source drive signal applied to the source line is inverted every two horizontal periods,
The gate scanning signal includes a first horizontal period immediately before the end of the scanning period and a second horizontal period one horizontal period before the scanning period,
The polarity of the source drive signal corresponding to the first horizontal period and the second horizontal period is a liquid crystal display device in which four combinations of positive, positive, negative, negative, positive, and negative polarities change for each frame. Driving method.
隣接するゲート線の走査信号の前記第一の水平周期と、前記第二の水平周期に対するソース信号の極性は、互いに異なった組み合わせとなり、かつ前記第一の水平周期に対応する極性と、次段のゲート線の走査信号の第一の水平周期に対応する極性は同極性でかつ2本毎に正負が交番するよう順次切換えることを特徴とする請求項5に記載の液晶表示装置の駆動方法。 The first horizontal period of the scanning signal of the adjacent gate line and the polarity of the source signal with respect to the second horizontal period are different combinations, and the polarity corresponding to the first horizontal period and the next stage 6. The method of driving a liquid crystal display device according to claim 5, wherein the polarity corresponding to the first horizontal period of the scanning signal of the gate line is sequentially switched so that the polarity is alternated every two lines. 垂直ブランキング期間中の所定期間において、前記ソース線に中間電位に相当する電位を印加することを特徴とする請求項5または6に記載の液晶表示装置の駆動方法。 7. The method for driving a liquid crystal display device according to claim 5, wherein a potential corresponding to an intermediate potential is applied to the source line in a predetermined period of the vertical blanking period. 垂直ブランキング期間終了後最初にゲート走査を開始するゲート走査期間において、この走査期間の前記第二の水平期間において前記ソース線に印加されるソース信号の極性は一定となる請求項7に記載の液晶表示装置の駆動方法。 8. The polarity of a source signal applied to the source line in the second horizontal period of the scanning period is constant in a gate scanning period in which gate scanning is first started after the end of the vertical blanking period. A driving method of a liquid crystal display device.
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