JP4423619B2 - Non-reciprocal circuit element - Google Patents

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JP4423619B2 JP2007090513A JP2007090513A JP4423619B2 JP 4423619 B2 JP4423619 B2 JP 4423619B2 JP 2007090513 A JP2007090513 A JP 2007090513A JP 2007090513 A JP2007090513 A JP 2007090513A JP 4423619 B2 JP4423619 B2 JP 4423619B2
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Description

本発明は、高周波信号に対して非可逆伝送特性を有する非可逆回路素子に関し、特に携帯電話等の移動体通信システム中で使用され、一般にアイソレータと呼ばれる非可逆回路素子に関する。   The present invention relates to a nonreciprocal circuit device having a nonreciprocal transmission characteristic with respect to a high-frequency signal, and more particularly to a nonreciprocal circuit device that is used in a mobile communication system such as a mobile phone and generally called an isolator.

数１００ＭＨｚから十数ＧＨｚの周波数帯を利用した移動体通信機器、すなわちＰＨＳ（パーソナル・ハンデイ・ホン）の基地局や、携帯電話の端末機等には、アイソレータ等の非可逆回路素子が多く使用されている。アイソレータは、例えば移動体通信機器の送信段において電力増幅器とアンテナとの間に配置され、電力増幅器への不要信号の逆流を防ぐとともに、電力増幅器の負荷側のインピーダンスを安定させる。従って、アイソレータは挿入損失特性、反射損失特性及びアイソレーション特性に優れていることが要求される。   Non-reciprocal circuit elements such as isolators are often used in mobile communication devices that use frequency bands from several hundred MHz to several tens of GHz, that is, PHS (Personal Handy Phone) base stations and mobile phone terminals. Has been. For example, the isolator is disposed between the power amplifier and the antenna in the transmission stage of the mobile communication device, and prevents backflow of unnecessary signals to the power amplifier and stabilizes the impedance on the load side of the power amplifier. Therefore, the isolator is required to have excellent insertion loss characteristics, reflection loss characteristics, and isolation characteristics.

図７は特許文献１に開示された２端子対アイソレータの等価回路であり、図８はその各部品を示す分解斜視図である。この２端子対アイソレータは、第１入出力ポートＰ１と第２入出力ポートＰ２との間に設けられ、第１のインダクタンス素子Ｌ１を形成する第１中心導体２１と、第１中心導体２１と電気的絶縁状態で交差するように第２入出力ポートＰ２とグランドとの間に設けられ、第２のインダクタンス素子Ｌ２を形成する第２中心導体２２と、第１入出力ポートＰ１と第２入出力ポートＰ２の間に設けられ、第１のインダクタンス素子Ｌ１と第１並列共振回路を構成する第１キャパシタンス素子Ｃｉ及び抵抗素子Ｒと、第２入出力ポートＰ２とグランドとの間に設けられ、第２のインダクタンス素子Ｌ２と第２並列共振回路を構成する第２キャパシタンス素子Ｃｆとを有する。   FIG. 7 is an equivalent circuit of the two-terminal pair isolator disclosed in Patent Document 1, and FIG. 8 is an exploded perspective view showing each component. The two-terminal pair isolator is provided between the first input / output port P1 and the second input / output port P2, and includes a first center conductor 21 that forms the first inductance element L1, and the first center conductor 21 and the A second central conductor 22 that forms a second inductance element L2, and a first input / output port P1 and a second input / output. Provided between the port P2, and provided between the first inductance element L1 and the first capacitance element Ci and the resistance element R constituting the first parallel resonant circuit, between the second input / output port P2 and the ground, 2 inductance elements L2 and a second capacitance element Cf constituting a second parallel resonant circuit.

第１入出力ポートＰ１から第２入出力ポートＰ２に高周波信号が伝搬する際には、第１入出力ポートＰ１と第２入出力ポートＰ２との間の第１並列共振回路は共振しないが、第２並列共振回路が共振するため伝送損失が少ない（挿入損失特性に優れている）。第２入出力ポートＰ２から第１入出力ポートＰ１に逆流する電流は、第１入出力ポートＰ１と第２入出力ポートＰ２との間の抵抗素子Ｒに吸収される。   When a high frequency signal propagates from the first input / output port P1 to the second input / output port P2, the first parallel resonant circuit between the first input / output port P1 and the second input / output port P2 does not resonate, Since the second parallel resonant circuit resonates, the transmission loss is small (excellent insertion loss characteristics). The current flowing backward from the second input / output port P2 to the first input / output port P1 is absorbed by the resistance element R between the first input / output port P1 and the second input / output port P2.

図８に示すように、２端子対アイソレータ１は、磁気回路を構成するように軟鉄等の強磁性金属からなるケース（上側ケース４、下側ケース８）と、永久磁石９と、マイクロ波フェライト２０及び中心導体２１，２２からなる中心導体組立体１３と、中心導体組立体１３を搭載する積層基板３０とを備えている。中心導体組立体１３は、円板状マイクロ波フェライト２０と、その上面に絶縁層（図示せず）を介して直交するように配置された第１及び第２の中心導体２１，２２とを備えている。第１及び第２の中心導体２１，２２はそれぞれ二本の線路で構成され、各線路の両端部は相互に分離した状態でマイクロ波フェライト２０の下面に延在している。   As shown in FIG. 8, the two-terminal pair isolator 1 includes a case (upper case 4 and lower case 8) made of a ferromagnetic metal such as soft iron, a permanent magnet 9, and a microwave ferrite so as to constitute a magnetic circuit. 20 and a central conductor assembly 13 including central conductors 21 and 22 and a multilayer substrate 30 on which the central conductor assembly 13 is mounted. The center conductor assembly 13 includes a disk-shaped microwave ferrite 20 and first and second center conductors 21 and 22 arranged on the upper surface thereof so as to be orthogonal to each other via an insulating layer (not shown). ing. The first and second center conductors 21 and 22 are each composed of two lines, and both ends of each line extend to the lower surface of the microwave ferrite 20 in a state of being separated from each other.

積層基板３０には、第１の並列共振回路を構成する第１キャパシタンス素子Ｃｉと、第２の並列共振回路を構成する第２キャパシタンス素子Ｃｆと、抵抗素子Ｒとが形成されている。積層基板３０は、中心導体２１，２２の端部と接続する電極５１〜５４を備え、第１中心導体２１の一端部は、電極５１を介して入力外部電極１４に接続されている。第１中心導体２１の他端部は、電極５４を介して出力外部電極１５に接続されている。第２中心導体２２の一端部は、電極５３を介して出力外部電極１５に接続されている。第２中心導体２２の他端部は、電極５２を介してグランド外部電極１６に接続されている。   The laminated substrate 30 is formed with a first capacitance element Ci that forms a first parallel resonance circuit, a second capacitance element Cf that forms a second parallel resonance circuit, and a resistance element R. The laminated substrate 30 includes electrodes 51 to 54 connected to the end portions of the center conductors 21 and 22, and one end portion of the first center conductor 21 is connected to the input external electrode 14 via the electrode 51. The other end portion of the first center conductor 21 is connected to the output external electrode 15 through the electrode 54. One end of the second central conductor 22 is connected to the output external electrode 15 through an electrode 53. The other end of the second center conductor 22 is connected to the ground external electrode 16 via the electrode 52.

電気的特性に優れた２端子対アイソレータを得ようとすれば、リアクタンス素子を接続する接続線路によって生じるインダクタンスや、電極パターン間の干渉により生じる浮遊キャパシタンス等、製造上の様々なばらつき要因を考慮する必要がある。前記２端子対アイソレータでは、不要なリアクタンス成分が、前記第１、第２並列共振回路に接続する場合があり、その結果、２端子対アイソレータの入力インピーダンスが所望の値からずれ、２端子対アイソレータと接続する他の回路とのインピーダンス不整合を生じ、その結果、挿入損失特性、アイソレーション特性を劣化させる問題があった。   In order to obtain a two-terminal pair isolator with excellent electrical characteristics, various manufacturing variations such as inductance caused by connection lines connecting reactance elements and stray capacitance caused by interference between electrode patterns are considered. There is a need. In the two-terminal pair isolator, an unnecessary reactance component may be connected to the first and second parallel resonant circuits. As a result, the input impedance of the two-terminal pair isolator deviates from a desired value. As a result, there is a problem of deterioration of insertion loss characteristics and isolation characteristics.

前記不要なリアクタンス成分を考慮して、前記第１、第２並列共振回を構成するインダクタンス、キャパシタンスを決定することは可能である。しかしながら、単純に第１、第２中心導体２１，２２を構成する線路の幅や間隔等を変更するなどしても、第１、第２中心導体２１，２２が相互に結合しているために、第１、第２インダクタンス素子Ｌ１，Ｌ２のインダクタンス値が共に変化し、第１入出力ポートＰ１，第２入出力ポートＰ２の入力インピーダンスを，それぞれ独立して調整するのが難しく、外部回路との最適な整合条件を得るのが困難な場合があった。また、特に第１入出力ポートＰ１の入力インピーダンスのずれは、挿入損失の増加を招く為に好ましいものでは無かった。
このような問題を解決する為、本発明者等は特許文献２において、第１入出力ポートＰ１から第１インダクタンス素子との間に、インピーダンス調整手段を配置することを提案している。
特開２００４−８８７４３ 特開２００６−５０５４３ In consideration of the unnecessary reactance component, it is possible to determine the inductance and the capacitance constituting the first and second parallel resonance times. However, because the first and second center conductors 21 and 22 are connected to each other even if the width and interval of the lines constituting the first and second center conductors 21 and 22 are simply changed. The inductance values of the first and second inductance elements L1 and L2 change together, and it is difficult to independently adjust the input impedances of the first input / output port P1 and the second input / output port P2, respectively. In some cases, it is difficult to obtain the optimum matching condition. In particular, the deviation of the input impedance of the first input / output port P1 is not preferable because it causes an increase in insertion loss.
In order to solve such a problem, the present inventors have proposed in Patent Document 2 that an impedance adjusting means is disposed between the first input / output port P1 and the first inductance element.
JP-A-2004-88743 JP 2006-50543 A

前記インピーダンス調整手段はリアクタンス素子で構成されており、積層基板に形成された電極パターンで形成したり、チップ部品として積層基板に実装したりして形成することが開示されている。この方法はインピーダンス調整するのに、実効的で有効なものであるが、特にキャパシタンス素子を設ける場合には、積層基板の小型化に伴う電極パターン形成面積や積層基板の厚みの制限から、所望の容量値を得るのに、電極パターンが形成出来ない場合があった。また形成されたキャパシタンス素子について、所望の容量値であるかを計測する必要があるが、第１キャパシタンス素子Ｃｉと第２キャパシタンス素子Ｃｆの影響により困難である場合もあった。
そこで本発明は、インピーダンス調整手段として用いられるキャパシタンス素子を、積層基板が大型化する事無く形成可能な非可逆回路素子を提供することを第１の目的とする。また前記キャパシタンス素子の容量値を第１キャパシタンス素子Ｃｉと第２キャパシタンス素子Ｃｆの影響を受けないで計測可能とすることを第２の目的とする。 It is disclosed that the impedance adjusting means is composed of a reactance element and is formed by an electrode pattern formed on a multilayer substrate or mounted on the multilayer substrate as a chip component. This method is effective and effective for adjusting the impedance. However, in particular, when a capacitance element is provided, it is desired that the electrode pattern formation area and the thickness of the multilayer substrate be reduced due to the miniaturization of the multilayer substrate. In some cases, the electrode pattern could not be formed to obtain the capacitance value. Moreover, although it is necessary to measure whether the formed capacitance element has a desired capacitance value, it may be difficult due to the influence of the first capacitance element Ci and the second capacitance element Cf.
Accordingly, a first object of the present invention is to provide a non-reciprocal circuit device capable of forming a capacitance device used as impedance adjusting means without increasing the size of a laminated substrate. It is a second object of the present invention to make it possible to measure the capacitance value of the capacitance element without being affected by the first capacitance element Ci and the second capacitance element Cf.

第１の発明は、第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとグランドとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートとグランドとの間に接続された第３キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
前記第３キャパシタンス素子は、誘電体層と電極パターンで構成された積層基板に形成され、前記積層基板の底面には入力端子電極と出力端子電極と第１グラント電極が設けられ、前記入力端子電極を、誘電体層を介して積層基板の内部に設けられた第２グラント電極を対向させて前記第３キャパシタンス素子を形成し、前記第１グラント電極と前記第２グラント電極とをビアホールで接続したことを特徴とする非可逆回路素子である。 The first invention includes a first inductance element connected between the first input / output port and the second input / output port, a second inductance element connected between the second input / output port and the ground, A first capacitance element connected between the first input / output port and the second input / output port and constituting a parallel resonance circuit with the first inductance element, and between the second input / output port and the ground. A second capacitance element connected to form a parallel resonance circuit with the second inductance element; a third capacitance element connected between the first input / output port and ground; the first input / output port; A non-reciprocal circuit device comprising a resistance element connected between the second input / output port,
The third capacitance element is formed on a multilayer substrate including a dielectric layer and an electrode pattern, and an input terminal electrode, an output terminal electrode, and a first grant electrode are provided on a bottom surface of the multilayer substrate, and the input terminal electrode The third capacitance element is formed by facing a second grant electrode provided inside the multilayer substrate through a dielectric layer, and the first grant electrode and the second grant electrode are connected by a via hole. This is a non-reciprocal circuit device.

本発明においては、積層基板の内部に前記入力端子電極と接続する第１キャパシタンス素子用電極を設け、誘電体層を介して前記第２グラント電極とを対向させるのが好ましい。   In the present invention, it is preferable that a first capacitance element electrode connected to the input terminal electrode is provided inside the multilayer substrate, and the second grant electrode is opposed to the dielectric substrate through the dielectric layer.

第２の発明は、第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとグランドとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートとグランドとの間に接続された第３キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
前記第３キャパシタンス素子は、誘電体層と電極パターンで構成された積層基板に形成され、前記積層基板の底面には入力端子電極と出力端子電極と第１グラント電極と第３グランド電極が設けられ、積層基板の内部には第２グラント電極と、前記入力端子電極と接続する第１キャパシタンス素子用電極が設けられ、誘電体層を介して前記第２グラント電極と第１キャパシタンス素子用電極を対向させて前記第３キャパシタンス素子を形成し、前記第２グラント電極と前記第３グラント電極とをビアホールで接続したことを特徴とする非可逆回路素子である。 The second invention includes a first inductance element connected between the first input / output port and the second input / output port, a second inductance element connected between the second input / output port and the ground, A first capacitance element connected between the first input / output port and the second input / output port and constituting a parallel resonance circuit with the first inductance element, and between the second input / output port and the ground. A second capacitance element connected to form a parallel resonance circuit with the second inductance element; a third capacitance element connected between the first input / output port and ground; the first input / output port; A non-reciprocal circuit device comprising a resistance element connected between the second input / output port,
The third capacitance element is formed on a multilayer substrate including a dielectric layer and an electrode pattern, and an input terminal electrode, an output terminal electrode, a first grant electrode, and a third ground electrode are provided on the bottom surface of the multilayer substrate. In the laminated substrate, a second grant electrode and a first capacitance element electrode connected to the input terminal electrode are provided, and the second grant electrode and the first capacitance element electrode are opposed to each other through a dielectric layer. Thus, the third capacitance element is formed, and the second grant electrode and the third grant electrode are connected by a via hole.

第１または第２の発明においては、前記積層体内に、積層体の下面側から順に第４グランド電極と、出力端子電極と接続する第１キャパシタンス素子用電極を設け、誘電体層を介して対向して第２キャパシタンス素子を形成し、前記第４グランド電極と前記第１グラント電極とをビアホールで接続するのが好ましい。   In the first or second invention, a fourth ground electrode and a first capacitance element electrode connected to the output terminal electrode are provided in the laminated body in order from the lower surface side of the laminated body, and are opposed to each other through the dielectric layer. Then, it is preferable that a second capacitance element is formed and the fourth ground electrode and the first grant electrode are connected by a via hole.

また、前記積層体の上面に実装用電極を設け、前記実装用電極にマイクロ波フェライトに配置された複数の中心導体を備えた中心導体組立体を実装し、前記中心導体で第１インダクタンス素子と第２インダクタンス素子を形成するのが好ましい。   In addition, a mounting electrode is provided on the upper surface of the multilayer body, and a central conductor assembly including a plurality of central conductors arranged in microwave ferrite is mounted on the mounting electrode, and the central conductor and the first inductance element are mounted. A second inductance element is preferably formed.

（第１の実施態様）
図１は、発明の一実施態様による非可逆回路素子の外観斜視図であり、図２はその上面図を示す。また、図３は非可逆回路素子の等価回路を示し、図４は非可逆回路素子の分解斜視図であり、図５は非可逆回路素子に用いる積層基板の分解斜視図である。 (First embodiment)
FIG. 1 is an external perspective view of a non-reciprocal circuit device according to an embodiment of the invention, and FIG. 2 is a top view thereof. 3 shows an equivalent circuit of the non-reciprocal circuit element, FIG. 4 is an exploded perspective view of the non-reciprocal circuit element, and FIG. 5 is an exploded perspective view of a multilayer substrate used for the non-reciprocal circuit element.

この非可逆回路素子は、第１のインダクタンス素子Ｌ１と、第２のインダクタンス素子Ｌ２と、第１のインダクタンス素子Ｌ１と第１の並列共振回路を構成する第１キャパシタンス素子Ｃｉと、第２のインダクタンス素子Ｌ２と第２の並列共振回路とを構成する第２キャパシタンス素子Ｃｆと、第１入出力ポートＰ１とグランドとの間に接続された第３キャパシタンス素子Ｃｉｎと、第１入出力ポートＰ１と第２入出力ポートＰ２の間に接続された抵抗素子Ｒとを具備する。   The non-reciprocal circuit element includes a first inductance element L1, a second inductance element L2, a first inductance element L1, a first capacitance element Ci constituting a first parallel resonant circuit, and a second inductance. A second capacitance element Cf constituting the element L2 and the second parallel resonant circuit; a third capacitance element Cin connected between the first input / output port P1 and the ground; the first input / output port P1; And a resistance element R connected between the two input / output ports P2.

非可逆回路素子１は、マイクロ波フェライト２０及びそれを包むように配置された中心導体（マイクロ波フェライト２０上で互いに電気的絶縁状態で交差する第１中心導体２１及び第２中心導体２２からなる）を備えた中心導体組立体１３と、内部にコンデンサＣｉ及びＣｆが形成され、表面に電極パターン３５、４０，４５，６０、入出力端子電極ＩＮ，ＯＵＴ、第１グランド電極ＧＮＤ１が形成され、チップ抵抗Ｒを実装した積層基板３０と、積層基板３０を収容する下ケース８と、マイクロ波フェライト２０に直流磁界を供給する永久磁石９と、永久磁石９を収容するとともに、下ケース８と係合する上ケース４とを具備する。   The nonreciprocal circuit device 1 includes a microwave ferrite 20 and a center conductor disposed so as to wrap the microwave ferrite 20 (consisting of a first center conductor 21 and a second center conductor 22 that intersect with each other in an electrically insulated state on the microwave ferrite 20). A center conductor assembly 13 having a capacitor Ci and Cf formed therein, electrode patterns 35, 40, 45 and 60, input / output terminal electrodes IN and OUT, and a first ground electrode GND1 formed on the surface, and a chip A multilayer substrate 30 mounted with a resistor R, a lower case 8 that accommodates the multilayer substrate 30, a permanent magnet 9 that supplies a DC magnetic field to the microwave ferrite 20, and a permanent magnet 9 that is accommodated and engaged with the lower case 8 And an upper case 4.

中心導体組立体１３には、例えば矩形状のマイクロ波フェライト２０の表面に、第１中心導体２１及び第２中心導体２２が絶縁層（図示せず）を介して交差するように配置されている。本実施例では第１中心導体２１及び第２中心導体２２は直交している（交差角が９０°である）が、交差角が９０°以外の場合も本発明の範囲内である。一般に、第１中心導体２１及び第２中心導体２２は８０°〜１１０°の角度範囲で交差していれば良い。
このような中心導体は、例えば厚さ３０μｍの銅板から打ち抜き等により形成することができる。高周波における表皮効果により損失を低減するために、銅板に厚さ１〜４μｍの銀メッキを施すのが好ましい。本実施例において、第１中心導体２１は３本の並列導体（線路）からなり、第２中心導体２２は１本の導体（線路）からなる。このような構成により、第１中心導体２１のインダクタンスは第２中心導体２２のインダクタンスより小さく形成されて、インピーダンスが調整される。
第１中心導体２１及び第２中心導体２２を一枚の銅板により一体的に形成する代わりに、別々の銅板により形成しても良い。またポリイミド等の可撓性耐熱絶縁シートの両面に、第１中心導体２１及び第２中心導体２２を、印刷法又はエッチング法により形成しても良い。さらにマイクロ波フェライト２０に第１中心導体２１及び第２中心導体２２を印刷しても良い。このように、第１中心導体２１及び第２中心導体２２の形態は限定的ではない。 In the center conductor assembly 13, for example, a first center conductor 21 and a second center conductor 22 are arranged on the surface of a rectangular microwave ferrite 20 so as to intersect via an insulating layer (not shown). . In the present embodiment, the first central conductor 21 and the second central conductor 22 are orthogonal (the crossing angle is 90 °), but cases where the crossing angle is other than 90 ° are also within the scope of the present invention. In general, the first center conductor 21 and the second center conductor 22 only need to intersect within an angle range of 80 ° to 110 °.
Such a central conductor can be formed, for example, by stamping from a copper plate having a thickness of 30 μm. In order to reduce loss due to the skin effect at high frequencies, it is preferable to apply silver plating with a thickness of 1 to 4 μm to the copper plate. In the present embodiment, the first center conductor 21 is composed of three parallel conductors (lines), and the second center conductor 22 is composed of one conductor (line). With such a configuration, the inductance of the first center conductor 21 is formed smaller than the inductance of the second center conductor 22, and the impedance is adjusted.
Instead of integrally forming the first center conductor 21 and the second center conductor 22 from a single copper plate, they may be formed from separate copper plates. Moreover, you may form the 1st center conductor 21 and the 2nd center conductor 22 on both surfaces of flexible heat-resistant insulating sheets, such as a polyimide, by the printing method or the etching method. Further, the first central conductor 21 and the second central conductor 22 may be printed on the microwave ferrite 20. Thus, the form of the first center conductor 21 and the second center conductor 22 is not limited.

マイクロ波フェライト２０は、永久磁石９からの直流磁界に対して非可逆回路素子としての機能を果たす磁性材であれば良い。好ましい磁性材として、イットリウム−鉄−ガーネット（ＹＩＧ）等のようなガーネット構造を有するフェライトが挙げられるが、使用周波数によってはＮｉ系フェライト等のスピネル構造を有するフェライトを用いることもできる。ＹＩＧの場合、Ｙの一部をＧｄ，Ｃａ，Ｖ等で置換しても良く、またＦｅの一部をＡｌ，Ｇａ等で置換しても良い。また第１及び第２の中心導体２１，２２を印刷して形成する場合、中心導体を構成する電極パターンと同時焼成可能なように、所定量のＢｉを添加しても良い。   The microwave ferrite 20 may be a magnetic material that functions as a non-reciprocal circuit element with respect to a DC magnetic field from the permanent magnet 9. As a preferable magnetic material, ferrite having a garnet structure such as yttrium-iron-garnet (YIG) can be mentioned, but ferrite having a spinel structure such as Ni-based ferrite can also be used depending on the operating frequency. In the case of YIG, part of Y may be replaced with Gd, Ca, V, etc., and part of Fe may be replaced with Al, Ga, etc. Further, when the first and second center conductors 21 and 22 are formed by printing, a predetermined amount of Bi may be added so that the first and second center conductors 21 and 22 can be fired simultaneously with the electrode pattern constituting the center conductor.

中心導体組立体１３に直流磁界を印加する永久磁石９は、上ケース４の内壁面に接着剤等により固定される。永久磁石９としては、コスト及びマイクロ波フェライト２０との温度特性の相性の観点から、フェライト磁石［例えば、（Ｓｒ／Ｂａ）Ｏ・ｎＦｅ２Ｏ３］が好ましい。さらに（Ｓｒ／Ｂａ）ＲＯ・ｎ（ＦｅＭ）２Ｏ３［ＲはＹを含む希土類元素の少なくとも１種の元素で、Ｓｒ及び／又はＢａの一部を置換し、ＭはＣｏ、Ｍｎ、Ｎｉ及びＺｎからなる群から選ばれた少なくとも１種の元素で、Ｆｅの一部を置換している］により表される組成を有し、マグネトプランバイト型結晶構造を有し、Ｒ元素及び／又はＭ元素が化合物の状態で仮焼後の粉砕工程で添加されたフェライト磁石は、高い磁束密度を有するので、非可逆回路素子の小型化及び薄型化を可能にする。フェライト磁石の磁気特性としては、残留磁束密度Ｂｒが４３０ｍＴ以上、特に４４０ｍＴ以上であり、保持力ｉＨｃが３４０ｋＡ／ｍ以上であり、最大エネルギー積（ＢＨ）ｍａｘが３５ｋＪ／ｍ３以上であるのが好ましい。 The permanent magnet 9 that applies a DC magnetic field to the central conductor assembly 13 is fixed to the inner wall surface of the upper case 4 with an adhesive or the like. The permanent magnet 9 is preferably a ferrite magnet [for example, (Sr / Ba) O.nFe 2 O 3 ] from the viewpoint of cost and compatibility of temperature characteristics with the microwave ferrite 20. Further, (Sr / Ba) RO.n (FeM) 2 O 3 [R is at least one element of rare earth elements including Y, and a part of Sr and / or Ba is substituted, and M is Co, Mn, Ni And at least one element selected from the group consisting of Zn, a part of Fe is substituted], has a magnetoplumbite-type crystal structure, has an R element and / or The ferrite magnet added in the pulverization step after calcination in the state where the M element is in a compound has a high magnetic flux density, so that the nonreciprocal circuit element can be reduced in size and thickness. As for the magnetic properties of the ferrite magnet, the residual magnetic flux density Br is 430 mT or more, particularly 440 mT or more, the coercive force iHc is 340 kA / m or more, and the maximum energy product (BH) max is 35 kJ / m 3 or more. preferable.

積層基板３０は、公知のＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅａｂｌｅ Ｃｅｒａｍｉｃｓ）法で作製される。低温焼成が可能なセラミックからなる誘電体シート上に、Ａｇ，Ｃｕ等を主体とする導電ペーストを印刷して所望の導体パターンを形成し、得られた複数の導体パターン付き誘電体シートを積層し、焼成することにより得られる。これにより、複数のキャパシタンス素子を一体化した積層基板３０が得られる。積層基板５０に低温焼結セラミックスを用いることにより、Ａｇ，Ｃｕ，Ａｕ等の高い導電率を有する金属を電極パターンに使用できる。そして高いＱ値を有する誘電体材料を用いるとともに、電気抵抗による損失を抑えた電極を用いることにより、極めて損失の小さい非可逆回路素子が得られる。   The laminated substrate 30 is produced by a known LTCC (Low Temperature Co-fireable Ceramics) method. A conductive paste mainly composed of Ag, Cu or the like is printed on a dielectric sheet made of ceramic that can be fired at a low temperature to form a desired conductor pattern, and the obtained dielectric sheets with a conductor pattern are laminated. Obtained by firing. Thereby, the multilayer substrate 30 in which a plurality of capacitance elements are integrated is obtained. By using low-temperature sintered ceramics for the laminated substrate 50, a metal having a high conductivity such as Ag, Cu, Au or the like can be used for the electrode pattern. By using a dielectric material having a high Q value and using an electrode in which loss due to electrical resistance is suppressed, a non-reciprocal circuit device with extremely small loss can be obtained.

誘電体シートＳ１には実装用電極３５，４０，４５，５０が配設され、誘電体シートＳ２には第１キャパシタンス素子用電極３６が形成され、誘電体シートＳ３には第２キャパシタンス素子用電極３７が形成され、誘電体シートＳ４には第１キャパシタンス素子用電極３８が形成され、誘電体シートＳ５には第２グランド電極ＧＮＤ２、第４グランド電極ＧＮＤ４が形成されている。積層基板３０の裏面には、入力端子電極ＩＮと出力端子電極ＯＵＴとが第１グランド電極ＧＮＤ１を挟んで配設されている。   Mounting electrodes 35, 40, 45, and 50 are disposed on the dielectric sheet S1, a first capacitance element electrode 36 is formed on the dielectric sheet S2, and a second capacitance element electrode is formed on the dielectric sheet S3. 37, the first capacitance element electrode 38 is formed on the dielectric sheet S4, and the second ground electrode GND2 and the fourth ground electrode GND4 are formed on the dielectric sheet S5. On the back surface of the multilayer substrate 30, an input terminal electrode IN and an output terminal electrode OUT are disposed with the first ground electrode GND1 interposed therebetween.

誘電体シートＳ１〜Ｓ５上の電極パターンは、導電性ペーストを充填したビアホール（図中黒丸で表示）を介して適宜電気的に接続されている。積層基板３０の表面に形成された実装用電極６０は、ビアホールと誘電体シートＳ３の第２キャパシタンス素子用電極３７を介して入力端子電極ＩＮと接続する。また、実装用電極４０及び４５は電気的に接続されており、ビアホールと誘電体シートＳ２の第１キャパシタンス素子用電極３６、及び誘電体シートＳ４の第１キャパシタンス素子用電極３８を介して、出力端子電極ＯＵＴと接続する。また電極パターン３５は、ビアホールと第２グランド電極ＧＮＤ２を介して第１グランド電極ＧＮＤ１と接続する。電極パターン３６，３７，３８は第１のキャパシタンス素子Ｃｉを形成し、電極パターン３８と誘電体シートＳ５の第４グランド電極ＧＮＤ４で第２のキャパシタンス素子Ｃｆを形成している。
そして、誘電体シートＳ５の第２グランド電極ＧＮＤ２は、誘電体シートＳ３の第２キャパシタンス素子用電極３７、及び入力端子電極ＩＮとで、インピーダンス整合用の第３のキャパシタンス素子Ｃｉｎを形成している。この様に入力端子電極ＩＮを第３のキャパシタンス素子Ｃｉｎを形成するキャパシタ用電極パターンとすることで、積層基板を大型化する事無く、所望の容量値を有する第３のキャパシタンス素子Ｃｉｎを形成することが可能となった。 The electrode patterns on the dielectric sheets S1 to S5 are appropriately electrically connected through via holes (indicated by black circles in the figure) filled with a conductive paste. The mounting electrode 60 formed on the surface of the multilayer substrate 30 is connected to the input terminal electrode IN through the via hole and the second capacitance element electrode 37 of the dielectric sheet S3. The mounting electrodes 40 and 45 are electrically connected to each other and output via the via hole, the first capacitance element electrode 36 of the dielectric sheet S2, and the first capacitance element electrode 38 of the dielectric sheet S4. Connected to the terminal electrode OUT. The electrode pattern 35 is connected to the first ground electrode GND1 through the via hole and the second ground electrode GND2. The electrode patterns 36, 37, and 38 form a first capacitance element Ci, and the electrode pattern 38 and the fourth ground electrode GND4 of the dielectric sheet S5 form a second capacitance element Cf.
The second ground electrode GND2 of the dielectric sheet S5 forms the third capacitance element Cin for impedance matching with the second capacitance element electrode 37 and the input terminal electrode IN of the dielectric sheet S3. . In this way, by forming the input terminal electrode IN as a capacitor electrode pattern for forming the third capacitance element Cin, the third capacitance element Cin having a desired capacitance value is formed without increasing the size of the multilayer substrate. It became possible.

下ケース８内に積層基板３０を収容し、積層基板３０の入力端子電極ＩＮ及び出力端子電極ＯＵＴを、下ケース８の入力端子の露出端及び出力端子の露出端（図視せず）にそれぞれ半田付する。積層基板３０の底部の第グランド電極ＧＮＤ１は、下ケース８のフレーム底部に半田付される。下ケース８や、これと係合する上ケース４は、軟鉄等の強磁性体により形成され、永久磁石４０、中心導体組立体３０及び積層基板５０を囲む磁気回路を形成する磁気ヨークとして機能する。また下ケース８は樹脂壁を備えており、端子ＩＮ、ＯＵＴを保持して下ケース８と一体化している。
上、下ケース４，８には、Ａｇ、Ａｕ、Ｃｕ及びＡｌからなる群から選ばれた少なくとも一種の金属、又はその合金からなるメッキ層を形成するのが好ましい。メッキ層の電気抵抗率は５．５μΩｃｍ以下が好ましく、３μΩｃｍ以下がより好ましく、１．８μΩｃｍ以下が最も好ましい。メッキ層の厚さは０．５〜２５μｍが好ましく、０．５〜１０μｍがより好ましく、１〜８μｍが最も好ましい。このような構成により、外部回路との相互干渉を抑制して損失を低減することができる。
以上の様にして小型で、かつ電気的特性に優れた非可逆回路素子を得ることが出来た。 The multilayer substrate 30 is accommodated in the lower case 8, and the input terminal electrode IN and the output terminal electrode OUT of the multilayer substrate 30 are respectively connected to the exposed end of the input terminal and the exposed end of the output terminal (not shown) of the lower case 8. Solder. The first ground electrode GND1 at the bottom of the multilayer substrate 30 is soldered to the frame bottom of the lower case 8. The lower case 8 and the upper case 4 engaged therewith are formed of a ferromagnetic material such as soft iron and function as a magnetic yoke that forms a magnetic circuit surrounding the permanent magnet 40, the central conductor assembly 30, and the multilayer substrate 50. . The lower case 8 includes a resin wall, and holds the terminals IN and OUT and is integrated with the lower case 8.
The upper and lower cases 4 and 8 are preferably formed with a plating layer made of at least one metal selected from the group consisting of Ag, Au, Cu and Al, or an alloy thereof. The electric resistivity of the plating layer is preferably 5.5 μΩcm or less, more preferably 3 μΩcm or less, and most preferably 1.8 μΩcm or less. The thickness of the plating layer is preferably 0.5 to 25 μm, more preferably 0.5 to 10 μm, and most preferably 1 to 8 μm. With such a configuration, it is possible to reduce the loss by suppressing the mutual interference with the external circuit.
As described above, a non-reciprocal circuit device having a small size and excellent electrical characteristics could be obtained.

（第２の実施態様）
本実施態様の非可逆回路素子は、第３キャパシタンス素子の容量値を正確に計測可能とした積層基板を用いたものである。なお、第１の実施態様の非可逆回路素子と共通する構成も多いので、相違する点を中心にして以下説明する。
図６は本実施態様の非可逆回路素子に用いた積層基板の分解斜視図である。この積層基板もまた、公知のＬＴＣＣ法で作製される。誘電体シートＳ１には実装用電極３５，４０，４５，６０，６５が配設され、誘電体シートＳ２には第５グランド電極ＧＮＤ５が形成され、誘電体シートＳ３には第１キャパシタンス素子用電極３６が形成され、誘電体シートＳ４には第２キャパシタンス素子用電極３７が形成され、誘電体シートＳ５には第１キャパシタンス素子用電極３８と第２グランド電極ＧＮＤ２が形成され、誘電体シートＳ６には第４グランド電極ＧＮＤ４が形成されている。積層基板３０の裏面には、入力端子電極ＩＮと出力端子電極ＯＵＴとが第１グランド電極ＧＮＤ１を挟んで、略中間部に配設されている。更に、第１グランド電極ＧＮＤ１と電気的に離隔して第３グランド電極ＧＮＤ３が形成されている。 (Second Embodiment)
The nonreciprocal circuit device of this embodiment uses a laminated substrate that can accurately measure the capacitance value of the third capacitance device. Since there are many configurations in common with the non-reciprocal circuit device of the first embodiment, the following description will be focused on the differences.
FIG. 6 is an exploded perspective view of the multilayer substrate used in the nonreciprocal circuit device of this embodiment. This laminated substrate is also produced by a known LTCC method. Mounting electrodes 35, 40, 45, 60, and 65 are disposed on the dielectric sheet S1, a fifth ground electrode GND5 is formed on the dielectric sheet S2, and an electrode for the first capacitance element is formed on the dielectric sheet S3. 36, the second capacitance element electrode 37 is formed on the dielectric sheet S4, the first capacitance element electrode 38 and the second ground electrode GND2 are formed on the dielectric sheet S5, and the dielectric sheet S6 is formed on the dielectric sheet S6. A fourth ground electrode GND4 is formed. On the back surface of the multilayer substrate 30, the input terminal electrode IN and the output terminal electrode OUT are disposed substantially in the middle with the first ground electrode GND 1 interposed therebetween. Further, a third ground electrode GND3 is formed electrically separated from the first ground electrode GND1.

誘電体シートＳ１〜Ｓ６上の電極パターンは、導電性ペーストを充填したビアホール（図中黒丸で表示）を介して適宜電気的に接続されている。積層基板３０の表面に形成された実装用電極６０、６５は、ビアホールと誘電体シートＳ４の第２キャパシタンス素子用電極３７を介して入力端子電極ＩＮと接続する。また、実装用電極４０及び４５は電気的に接続されており、ビアホールと誘電体シートＳ３の第１キャパシタンス素子用電極３６、及び誘電体シートＳ５の第１キャパシタンス素子用電極３８を介して、出力端子電極ＯＵＴと接続する。また電極パターン３５は、ビアホールと第５グランド電極ＧＮＤ５、第４グランド電極ＧＮＤ４を介して第１グランド電極ＧＮＤ１と接続する。また誘電体シートＳ４の第２グランド電極ＧＮＤ２は、ビアホールを介して積層基板の裏面に設けられた第３グランド電極ＧＮＤ３と接続する。電極パターン３６，３７，３８は第１のキャパシタンス素子Ｃｉを形成し、電極パターン３６と第５グランド電極ＧＮＤ５、及び電極パターン３８と第４グランド電極ＧＮＤ４で第２のキャパシタンス素子Ｃｆを形成している。
そして第２グランド電極ＧＮＤ２は、誘電体シートＳ４の第２キャパシタンス素子用電極３７とで、インピーダンス整合用の第３のキャパシタンス素子Ｃｉｎを形成している。この様に積層基板の裏面でグランド電極を分割することで、第１及び第２キャパシタンス素子Ｃｉ、Ｃｆと第３キャパシタンス素子Ｃｉｎとが電気的に分離された状態となる。積層基板の状態で、入力端子電極ＩＮと出力端子電極ＯＵＴの間では第１キャパシタンス素子Ｃｉが、出力端子電極ＯＵＴと第１グランド電極ＧＮＤ１との間では第２キャパシタンス素子Ｃｆが、実装用電極６０あるいは６５と第３グランド電極ＧＮＤ３との間では第３キャパシタンス素子Ｃｉｎの容量値が正確に計測できる。 The electrode patterns on the dielectric sheets S1 to S6 are electrically connected as appropriate through via holes (indicated by black circles in the figure) filled with a conductive paste. The mounting electrodes 60 and 65 formed on the surface of the multilayer substrate 30 are connected to the input terminal electrode IN through the via hole and the second capacitance element electrode 37 of the dielectric sheet S4. The mounting electrodes 40 and 45 are electrically connected to each other and output via the via hole, the first capacitance element electrode 36 of the dielectric sheet S3, and the first capacitance element electrode 38 of the dielectric sheet S5. Connected to the terminal electrode OUT. The electrode pattern 35 is connected to the first ground electrode GND1 through the via hole, the fifth ground electrode GND5, and the fourth ground electrode GND4. The second ground electrode GND2 of the dielectric sheet S4 is connected to a third ground electrode GND3 provided on the back surface of the multilayer substrate through a via hole. The electrode patterns 36, 37, and 38 form a first capacitance element Ci, and the electrode pattern 36 and the fifth ground electrode GND5, and the electrode pattern 38 and the fourth ground electrode GND4 form a second capacitance element Cf. .
The second ground electrode GND2 and the second capacitance element electrode 37 of the dielectric sheet S4 form a third capacitance element Cin for impedance matching. Thus, by dividing the ground electrode on the back surface of the multilayer substrate, the first and second capacitance elements Ci and Cf and the third capacitance element Cin are electrically separated. In the state of the laminated substrate, the first capacitance element Ci is between the input terminal electrode IN and the output terminal electrode OUT, and the second capacitance element Cf is between the output terminal electrode OUT and the first ground electrode GND1. Alternatively, the capacitance value of the third capacitance element Cin can be accurately measured between 65 and the third ground electrode GND3.

積層基板の実装用電極４５と６０との間に抵抗素子Ｒを実装し、更に中心導体組立体３０を実装した後、下ケース内に積層基板を収容し、積層基板の入力端子電極ＩＮ及び出力端子電極ＯＵＴを、下ケースの入力端子の露出端及び出力端子の露出端にそれぞれ半田付する。なお、下ケースの入力端子の露出端及び出力端子の露出端は、積層基板の入力端子電極ＩＮ及び出力端子電極ＯＵＴに対応する位置形成されている。積層基板の底部の第グランド電極ＧＮＤ１及び第３グランド電極ＧＮＤ３は、下ケースのフレーム底部に半田付されて相互に電気的接続がなされる。   After mounting the resistance element R between the mounting electrodes 45 and 60 of the multilayer substrate and further mounting the central conductor assembly 30, the multilayer substrate is accommodated in the lower case, and the input terminal electrode IN and the output of the multilayer substrate are accommodated. The terminal electrode OUT is soldered to the exposed end of the input terminal and the exposed end of the output terminal of the lower case. The exposed end of the input terminal and the exposed end of the output terminal of the lower case are formed at positions corresponding to the input terminal electrode IN and the output terminal electrode OUT of the multilayer substrate. The first ground electrode GND1 and the third ground electrode GND3 at the bottom of the multilayer substrate are soldered to the bottom of the frame of the lower case to be electrically connected to each other.

本発明によれば、インピーダンス調整手段として用いられるキャパシタンス素子を、積層基板が大型化する事無く形成可能とし、また前記キャパシタンス素子の容量値を第１キャパシタンス素子Ｃｉと第２キャパシタンス素子Ｃｆの影響を受けないで計測可能とし、積層基板が大型化する事無く形成可能で、小型でかつ、電気的特性に優れた非可逆回路素子を得ることが出来たる。   According to the present invention, the capacitance element used as the impedance adjusting means can be formed without increasing the size of the laminated substrate, and the capacitance value of the capacitance element is influenced by the first capacitance element Ci and the second capacitance element Cf. It is possible to obtain a non-reciprocal circuit element that can be measured without being received, can be formed without increasing the size of the laminated substrate, is small, and has excellent electrical characteristics.

本発明の一実施態様による非可逆回路素子の外観斜視図である。1 is an external perspective view of a non-reciprocal circuit device according to an embodiment of the present invention. 本発明の一実施態様による非可逆回路素子の平面図である。It is a top view of the nonreciprocal circuit device by one embodiment of this invention. 本発明の一実施態様による非可逆回路素子の等価回路図である。It is an equivalent circuit diagram of the nonreciprocal circuit device according to one embodiment of the present invention. 本発明の一実施態様による非可逆回路素子の分解斜視図である。It is a disassembled perspective view of the nonreciprocal circuit device by one embodiment of this invention. 本発明の一実施態様による非可逆回路素子に用いる積層基板の分解斜視図である。It is a disassembled perspective view of the multilayer substrate used for the nonreciprocal circuit device by one embodiment of this invention. 本発明の他の実施態様による非可逆回路素子に用いる積層基板の分解斜視図である。It is a disassembled perspective view of the multilayer substrate used for the nonreciprocal circuit device by other embodiment of this invention. 従来の非可逆回路素子の等価回路図である。It is an equivalent circuit diagram of the conventional nonreciprocal circuit device. 従来の非可逆回路素子の分解斜視図である。It is a disassembled perspective view of the conventional nonreciprocal circuit device.

符号の説明Explanation of symbols

１ 非可逆回路素子
４ 上ケース
８ 下ケース
９ 永久磁石
１３ 中心導体組立体
２０ マイクロ波フェライト
２１，２２ 中心導体
３０ 積層基板
３５，６０，４０，４５ 表面電極パターン DESCRIPTION OF SYMBOLS 1 Nonreciprocal circuit element 4 Upper case 8 Lower case 9 Permanent magnet 13 Center conductor assembly 20 Microwave ferrite 21, 22 Center conductor 30 Laminated substrate 35, 60, 40, 45 Surface electrode pattern

Claims (5)

第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとグランドとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートとグランドとの間に接続された第３キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
前記第３キャパシタンス素子は、誘電体層と電極パターンで構成された積層基板に形成され、前記積層基板の底面には入力端子電極と出力端子電極と第１グラント電極が設けられ、前記入力端子電極を、誘電体層を介して積層基板の内部に設けられた第２グラント電極を対向させて前記第３キャパシタンス素子を形成し、前記第１グラント電極と前記第２グラント電極とをビアホールで接続したことを特徴とする非可逆回路素子。 A first inductance element connected between the first input / output port and the second input / output port; a second inductance element connected between the second input / output port and the ground; and the first input / output port. Connected between the first input / output port and the second input / output port, connected between the first inductance element and the first capacitance element forming a parallel resonant circuit, and between the second input / output port and the ground. A second capacitance element that forms a parallel resonant circuit with the inductance element, a third capacitance element connected between the first input / output port and the ground, the first input / output port, and the second input / output port; A non-reciprocal circuit device comprising a resistance element connected between
The third capacitance element is formed on a multilayer substrate including a dielectric layer and an electrode pattern, and an input terminal electrode, an output terminal electrode, and a first grant electrode are provided on a bottom surface of the multilayer substrate, and the input terminal electrode The third capacitance element is formed by facing a second grant electrode provided inside the multilayer substrate through a dielectric layer, and the first grant electrode and the second grant electrode are connected by a via hole. A nonreciprocal circuit device characterized by the above. 積層基板の内部に前記入力端子電極と接続する第１キャパシタンス素子用電極が設けられ、誘電体層を介して前記第２グラント電極とが対向することを特徴とする請求項１に記載の非可逆回路素子。   2. The nonreciprocal device according to claim 1, wherein a first capacitance element electrode connected to the input terminal electrode is provided inside the multilayer substrate, and the second grant electrode is opposed to the second substrate through a dielectric layer. Circuit element. 第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとグランドとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートとグランドとの間に接続された第３キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
前記第３キャパシタンス素子は、誘電体層と電極パターンで構成された積層基板に形成され、前記積層基板の底面には入力端子電極と出力端子電極と第１グラント電極と第３グランド電極が設けられ、積層基板の内部には第２グラント電極と、前記入力端子電極と接続する第１キャパシタンス素子用電極が設けられ、誘電体層を介して前記第２グラント電極と第１キャパシタンス素子用電極を対向させて前記第３キャパシタンス素子を形成し、前記第２グラント電極と前記第３グラント電極とをビアホールで接続したことを特徴とする非可逆回路素子。 A first inductance element connected between the first input / output port and the second input / output port; a second inductance element connected between the second input / output port and the ground; and the first input / output port. Connected between the first input / output port and the second input / output port, connected between the first inductance element and the first capacitance element forming a parallel resonant circuit, and between the second input / output port and the ground. A second capacitance element that forms a parallel resonant circuit with the inductance element, a third capacitance element connected between the first input / output port and the ground, the first input / output port, and the second input / output port; A non-reciprocal circuit device comprising a resistance element connected between
The third capacitance element is formed on a multilayer substrate including a dielectric layer and an electrode pattern, and an input terminal electrode, an output terminal electrode, a first grant electrode, and a third ground electrode are provided on the bottom surface of the multilayer substrate. In the laminated substrate, a second grant electrode and a first capacitance element electrode connected to the input terminal electrode are provided, and the second grant electrode and the first capacitance element electrode are opposed to each other through a dielectric layer. The non-reciprocal circuit device is characterized in that the third capacitance element is formed and the second grant electrode and the third grant electrode are connected by a via hole. 前記積層体内には、積層体の下面側から順に第４グランド電極と、出力端子電極と接続する第１キャパシタンス素子用電極が設けられ、誘電体層を介して対向して第２キャパシタンス素子を形成し、前記第４グランド電極と前記第１グラント電極とをビアホールで接続したことを特徴とする請求項１乃至３のいずれかに記載の非可逆回路素子。   In the multilayer body, a fourth ground electrode and a first capacitance element electrode connected to the output terminal electrode are provided in order from the lower surface side of the multilayer body, and a second capacitance element is formed facing the dielectric layer. 4. The nonreciprocal circuit device according to claim 1, wherein the fourth ground electrode and the first grant electrode are connected by a via hole. 前記積層体の上面には実装用電極が設けられ、前記実装用電極にマイクロ波フェライトに配置された複数の中心導体を備えた中心導体組立体を実装してなり、前記中心導体で第１インダクタンス素子と第２インダクタンス素子を形成したことを特徴とする請求項１乃至４の何れかに記載の非可逆回路素子。   A mounting electrode is provided on an upper surface of the multilayer body, and a central conductor assembly including a plurality of central conductors arranged in microwave ferrite is mounted on the mounting electrode, and a first inductance is formed by the central conductor. The nonreciprocal circuit device according to any one of claims 1 to 4, wherein an element and a second inductance element are formed.
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