JP4423280B2 - アナログ出力信号保持装置 - Google Patents

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Description

この発明は、計装装置や制御装置などのアナログ信号を処理するアナログ出力信号保持装置に関するものである。
計装装置や制御装置などアナログ信号を出力するアナログ出力装置でアナログ信号によるプロセス制御を行うとき、アナログ出力装置で異常が発生し、アナログ出力信号のレベル低下によるプラントへの悪影響を防止するため、アナログ出力装置の異常発生時、アナログ出力信号のレベルを低下させず現状の出力レベルを維持するアナログ出力信号保持装置が提案されている(例えば、特許文献1参照)。
このアナログ出力信号保持装置は、アナログ出力装置の異常発生時にアナログ出力装置から出力される異常信号を保持指令信号としてアナログ出力信号保持装置に入力し、これが入力された時点のアナログ出力信号を内部保持機構により一定に保ち出力する。
特開2000−259201号公報
しかし、アナログ出力信号保持装置は、アナログ出力装置の異常信号に基づいてアナログ出力装置のアナログ出力信号のレベルを保持するため、アナログ出力装置の異常信号が出力される時点でアナログ出力信号のレベルが既に異常値となっている場合がある。
また、アナログ出力装置の異常検出を外部監視回路で行っているシステムでは、異常信号が出力される時点がさらに遅れて、アナログ出力信号のレベルが0レベル付近まで低下したアナログ出力信号を保持してしまうという問題がある。
また、アナログ出力装置以外の異常、例えば、アナログ信号ラインの断線などは検出することができなく、アナログ出力信号は保持されず断線状態のまま異常値が出力されるという問題がある。
この発明の目的は、アナログ出力装置の異常時には常に異常発生前のアナログ出力信号を保持でき、また、アナログ出力装置側で検出できないアナログ信号ラインのレベルの低下を検出し、レベル低下前のアナログ出力信号を保持するアナログ出力信号保持装置を提供することである。
この発明に係わるアナログ出力信号保持装置は、入力されるアナログ信号を出力するアナログ出力装置で異常が発生した時点でレベルがHIGHに変わる信号と上記入力されるアナログ信号が基準電圧未満に達した時点でレベルがHIGHに変わる信号との論理和を求めて生成される保持信号のレベルがLOWのとき、上記入力されるアナログ信号に対して所定の遅延時間だけ遅れているアナログ出力信号を出力し、上記保持信号のレベルがLOWからHIGHに変わったとき、上記アナログ出力信号のレベルを上記保持信号がLOWからHIGHに変わった時点に出力されているアナログ出力信号のレベルに保持する。
この発明に係わるアナログ出力信号保持装置は、保持対象のアナログ信号を出力するアナログ出力装置が正常のときには所定の遅延時間だけ遅延したアナログ出力信号を出力し、アナログ出力装置で異常が発生したときには異常が発生する前にアナログ出力装置から出力されたアナログ信号のレベルに保持されたアナログ出力信号を出力するので、アナログ出力装置が異常のときのアナログ信号によってプロセスを制御することが防げる。
実施の形態1.
図1は、この発明の実施の形態1に係わるアナログ出力信号保持装置のブロック図である。
この発明の実施の形態1に係わるアナログ出力信号保持装置は、図示しないプロセスを制御するアナログ出力装置が出力するアナログ信号のレベルを、アナログ出力装置で異常が発生したとき、保持する機能を有する。
そして、このアナログ出力信号保持装置は、アナログ出力装置が異常時に出力する保持指令信号が入力される保持指令信号用端子1、アナログ出力装置から出力されるアナログ信号がアナログ入力信号として入力されるアナログ信号入力用端子2、入力されたアナログ入力信号をデジタルデータに変換するアナログ/デジタル変換部4、変換されたデジタルデータを一旦格納し、所定の前の変換周期に格納されたデジタルデータを読み出す内部メモリ6、内部メモリ6に対してライトアドレスおよびリードアドレスを設定する時間設定回路5、アナログ出力装置が正常のとき読み出されたデジタルデータをアナログ出力信号に変換し、アナログ出力装置の異常が発生したとき異常発生前のアナログ信号のレベルにアナログ出力信号のレベルを保持するデジタル/アナログ変換部7、変換されたアナログ出力信号を出力するアナログ信号出力用端子3、アナログ出力信号のレベルが保持されていることを表示する保持表示LED8を備える。
アナログ/デジタル変換部4は、アナログ出力装置から図示しないアナログ信号線を介して伝送されたアナログ入力信号を受信するオペアンプ11と、受信されたアナログ入力信号をデジタルデータに変換するA/Dコンバータ12と、を備える。
内部メモリ6には、デジタルデータが書き込まれる1番からN番までの連番が付けられたエリアが確保されており、アドレスによりエリアが特定される。そして、アナログ/デジタル変換部4で変換されたデジタルデータをライトアドレスで特定されるエリアに書き込み、リードアドレスで特定されるエリアに書き込まれているデジタルデータを読み出してデジタル/アナログ変換部7に伝送する。
時間設定回路5は、外部から設定値が入力される時間設定部13と、その設定値に基づいてライトアドレスとリードアドレスを設定するアドレス生成部14と、を備える。そして、時間設定回路5は、変換周期の度にライトアドレスをインクリメントして内部メモリ6に指定する。なお、ライトアドレスのエリアがN番のエリアのときにはインクリメントすると1番のエリアのアドレスとなる。このようにすると、内部メモリ6には、直近に変換されたデジタルデータから過去に遡ること(N−1)回前の変換周期で変換されたデジタルデータまでのN回分のデジタルデータが格納されている。
また、時間設定回路5は、変換周期度に外部から設定された設定値に基づいてリードアドレスを算出し内部メモリ6に指定する。例えば、設定値が2の場合、ライトアドレスから2つ小さなアドレスをリードアドレスとして算出する。現時点で指定されているライトアドレスをi番のエリアのアドレスとすると、(i−2)番のエリアのアドレスがリードアドレスとなる。
このようにリードアドレスをライトアドレスより若いアドレスとすると、アナログ出力信号にアナログ入力信号から所定の遅延時間の遅れを発生することができる。現在のライトアドレスがm番のエリアとすると、リードアドレスは(m−i)番のエリアとなる。この(m−i)番のエリアに書き込まれているデジタルデータは、アナログ入力信号に対して遅延時間Tdelay=i×Tだけ遅れている。なお、mは0から(N−1)の正の整数、Tはアナログ/デジタル変換部4およびデジタル/アナログ変換部7における変換周期である。例えば、m=2、T=10msとすれば、Tdelay=20msとなり、20ms前に入力されたアナログ入力信号をアナログ出力信号として出力することができる。
デジタル/アナログ変換部7は、内部メモリ6から読み出されたデジタルデータをファーストインファーストアウトする内部レジスタ15を有し、内部レジスタ15から出力されるデジタルデータをアナログ出力信号に変換するD/Aコンバータ16と、アナログ出力信号をアナログ信号線に送信するオペアンプ17と、を備える。
内部レジスタ15は、変換周期の度にデジタルデータをファーストインファーストアウトして更新するが、保持指令信号が入力されると、ファーストインファーストアウト動作を停止する。すると、内部レジスタ15から出力されるデジタルデータは、保持指令信号が入力された時点の値が出力される。すなわち、アナログ出力信号は、保持指令信号が入力された時点に出力されていたアナログ出力信号のレベルがそのまま保持されることになる。
図2は、アナログ出力装置で異常が発生したときのアナログ出力信号保持装置に関連する信号の変化の様子を示すグラフである。上段にアナログ入力信号、中段に保持指令信号、下段にアナログ出力信号を示す。
次に、実施の形態1に係わるアナログ出力信号保持装置の動作について図2を参照して説明する。
最初にアナログ出力装置が正常に動作しており、保持指令信号が発生されていないときを説明する。
保持の対象となるアナログ信号がアナログ信号入力用端子2から入力されている。そして、アナログ/デジタル変換部4において、変換周期度にデジタルデータに変換される。この変換されたデジタルデータは、内部メモリ6の現変換周期でのライトアドレスで特定されるエリアに書き込まれる。一方、変換周期度に現変換周期でのリードアドレスで特定されるエリアに書き込まれているデジタルデータを読み出し、デジタル/アナログ変換部7に送られる。そして、保持指令信号は発生していないので、内部レジスタ15は変換周期の度にファーストインファーストアウト動作を行い、デジタルデータを出力する。この内部レジスタ15から出力されたデジタルデータをアナログ出力信号に変換し制御対象のプロセスに送信する。
このように保持指令信号が発生していないときはアナログ入力信号に対して所定の遅延時間だけ遅れたアナログ出力信号がプロセスに送信されている。
次に、アナログ出力装置に異常が発生し、保持指令信号が発生したときについて説明する。この説明では、アナログ出力装置に異常が発生した時点から保持指令信号が発せられるまでに要する時間を15ms、遅延時間を20msとする。
保持指令信号が発生し、内部レジスタ15に入力されると、内部レジスタ15はファーストインファーストアウト動作を停止し、デジタルデータの更新を行わない。その結果、アナログ出力信号は、保持指令信号が入力された時点のアナログ出力信号のレベルとなる。
このようにアナログ出力装置に異常が発生し、アナログ入力信号が図2のように低下しても、アナログ出力信号のレベルは異常が発生する以前のアナログ入力信号のレベルが保持されているので、アナログ出力装置が異常のときのアナログ信号によってプロセスを制御することを防ぐことができる。
一方、従来のアナログ出力信号保持装置では、保持指令信号が入力された時点のアナログ入力信号を保持するので、アナログレベルが低下した異常値でプロセスを誤制御してしまうおそれがある。
このようなアナログ出力信号保持装置は、保持対象のアナログ信号を出力するアナログ出力装置が正常のときには所定の遅延時間だけ遅延したアナログ出力信号を出力し、アナログ出力装置で異常が発生したときには異常が発生する前にアナログ出力装置から出力されたアナログ信号のレベルに保持されたアナログ出力信号を出力するので、アナログ出力装置が異常のときのアナログ信号によってプロセスを制御することが防げる。
実施の形態2.
図3は、この発明の実施の形態2に係わるアナログ出力信号保持装置のブロック図である。
この発明の実施の形態2に係わるアナログ出力信号保持装置は、実施の形態1に係わるアナログ出力信号保持装置に入力信号レベル検出回路21および保持信号生成部22を追加することが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
この実施の形態2に係わる入力信号レベル検出回路21は、基準電圧発生器23と、アナログ/デジタル変換部4のオペアンプ11の出力と基準電圧とが入力され、オペアンプ11の出力が基準電圧以下のとき出力のレベルがHIGHに変わるコンパレータ24と、を備える。実施の形態2では、基準電圧発生器23は基準電圧として0Vを発生するが、これに限るものではない。
この実施の形態2に係わる保持信号生成部22は、保持指令信号用端子1に入力される保持指令信号とコンパレータ24の出力とが入力され、少なくとも一方の入力のレベルがHIGHに変わったとき出力のレベルをHIGHに変える。そして、保持信号生成部22の出力は、デジタル/アナログ変換部7の内部レジスタ15と保持表示LED8に入力される。
図4は、アナログ信号線が断線してアナログ入力信号のレベルが急激に0Vまで低下したときのアナログ出力信号保持装置に関連する信号の変化の様子を示すグラフである。図4において、最上段にアナログ出力装置の出力、上中段にアナログ入力信号、中段に保持指令信号、下中段に保持信号生成部の出力、下段にアナログ出力信号がプロットされている。
次に、実施の形態2に係わるアナログ出力信号保持装置の動作について図4を参照して説明する。なお、アナログ出力装置で異常が発生し、保持指令信号がアナログ出力信号保持装置に入力されたときの動作は実施の形態1と同様であるので、説明は省略し、アナログ入力信号が、例えばアナログ信号線が断線して、0Vまで低下したときについて説明する。
アナログ出力装置の出力は、図4の最上段にプロットされているように、アナログ出力装置が正常に動作しているので、正常なレベルのアナログ信号が出力している。また、アナログ入力信号も異常発生時点までは、図4の上中段にプロットされているように、アナログ出力装置と同様なレベルのアナログ信号が入力されている。また、アナログ出力信号も、図4の下段にプロットされているように、アナログ入力信号に対して遅延時間20msの遅れを有して出力している。
そして、異常発生時点で例えばアナログ信号線に断線が発生した場合を説明する。この時点からアナログ入力信号のレベルが10ms経過すると0Vまで低下する。しかし、アナログ信号線の断線であり、アナログ出力装置の異常ではないので、図4の中段にプロットされているように、保持指令信号のレベルはLOWのまま推移する。
アナログ入力信号のレベルが0Vまで低下すると、オペアンプ11の出力のレベルが0Vに低下する。そして、コンパレータ24では、オペアンプ11の出力と基準電圧の0Vを比較しているが、オペアンプ11の出力が0Vに低下すると、出力のレベルをHIGHに変化する。すると、図4の下中段にプロットされているように、保持信号生成部22の出力のレベルはHIGHに変わり、内部レジスタ15のファーストインファーストアウト動作を停止する。その結果、アナログ出力信号は、保持信号生成部22の出力のレベルがHIGHに変わった時点のアナログ出力信号のレベルでレベルが保持される。アナログ出力信号はアナログ入力信号に対して遅延時間20ms遅れているので、アナログ入力信号のレベルが0Vに低下した時点に出力するアナログ出力信号は、断線が発生した時点より10ms以前に入力されたアナログ入力信号であり、正常な時点でのアナログ入力信号である。そして、この正常な時点でのアナログ入力信号のレベルでアナログ出力信号のレベルが保持されるので、アナログ出力装置の下流側に異常が発生しアナログ入力信号が低下しても正常な時点でのアナログ入力信号のレベルでアナログ出力信号のレベルが保持される。
このようにアナログ入力信号のレベルを基準電圧と比較し、アナログ入力信号のレベルが基準電圧以下まで低下したとき、アナログ出力信号のレベルをその時点のレベルで保持し、その時点のレベルがアナログ入力信号のレベルの低下以前のレベルであるので、アナログ出力装置の下流側で異常が発生したときでも異常値のアナログ信号でプロセスを制御することを防ぐことができる。
実施の形態3.
図5は、この発明の実施の形態3に係わるアナログ出力信号保持装置のブロック図である。
この発明の実施の形態3に係わるアナログ出力信号保持装置は、実施の形態2に係わるアナログ出力信号保持装置とデジタル/アナログ変換部7Cが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
また、実施の形態3に係わるデジタル/アナログ変換部7Cは、実施の形態2に係わるデジタル/アナログ変換部7とオペアンプ17の代わりの入出力絶縁型アンプ27が使用されていることが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
この入出力絶縁型アンプ27は、入力回路と出力回路とが完全に絶縁されており、外部回路やGNDラインなどを介する信号の回り込みがなく、より信頼性の高いアナログ出力信号保持装置を得ることができる。
実施の形態4.
図6は、この発明の実施の形態4に係わるアナログ出力信号保持装置のブロック図である。
この発明の実施の形態4に係わるアナログ出力信号保持装置は、実施の形態3に係わるアナログ出力信号保持装置を4個一体化したことが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。なお、一体化する個数を4個として説明するが、これに限るものではない。
アナログ入力信号およびアナログ出力信号は、それぞれ4個入力および出力されており、アナログ信号入力用端子2およびアナログ信号出力用端子3は、それぞれ4チャンネル設けられている。そして、アナログ/デジタル変換部4Dのオペアンプ11およびデジタル/アナログ変換部7Dの入出力絶縁型アンプ27も4チャンネル分としてそれぞれ4個備える。また、入力信号レベル検出回路21Dのコンパレータ24、保持信号生成部22、保持表示LED8も4チャンネル分としてそれぞれ4個備える。
また、アナログ/デジタル変換部4DのA/Dコンバータ12Dは、4個のオペアンプ11から入力される4個のアナログ入力信号を順に取り込み、デジタルデータに変換する。このアナログ入力信号の取り込みは、アドレス生成部14Dから出力されるライトアドレスの所定のビットの値を用いて行われる。例えば、4チャンネルの場合、0ビットと1ビットの値を用いてアナログ入力信号を選択する。
内部メモリ6Dには、デジタルデータが書き込まれる1番のCH1からN番のCH4までの(N×4)個のエリアが確保されており、アドレスによりエリアが特定される。そして、アナログ/デジタル変換部4Dで変換されたデジタルデータをライトアドレスのエリアに書き込み、リードアドレスのエリアに書き込まれているデジタルデータを読み出してデジタル/アナログ変換部7Dに伝送する。
アドレス生成部14Dは、変換周期をチャンネル分サブ周期に分割する。例えば4チャンネルの場合、変換周期の1/4の周期をサブ周期とする。そして、変換周期の度にサブ周期度にライトアドレスをインクリメントして内部メモリ6Dに指定する。このようにすると、内部メモリ6Dには、変換周期度にA/Dコンバータ12Dで順に選択された4つのアナログ入力信号が変換されたデジタルデータが所定のエリアに格納される。例えば、2番のCH1〜CH4のエリアに格納される。そして、内部メモリ6Dには、1番CH1のエリアからN番CH4のエリアにデジタルデータが格納される。
また、アドレス生成部14Dは、変換周期をチャンネル分サブ周期に分割する。例えば4チャンネルの場合、変換周期の1/4の周期をサブ周期とする。そして、変換周期の度にサブ周期の度に設定値に基づいてリードアドレスを算出し内部メモリ6に指定する。例えば、設定値が2の場合、ライトアドレスから8つ(=2×4チャンネル)小さなアドレスをリードアドレスとして算出する。現時点で指定されているライトアドレスをiとすると、(i−8)のアドレスがリードアドレスとなる。
D/Aコンバータ16Dは、チャンネル分、この場合4チャンネル分の内部レジスタ15を備えており、アドレス生成部14Dから出力されるリードアドレスの所定のビットの値を用いてチャンネルに対応する内部レジスタ15を選択する。
アナログ出力信号の保持について、アナログ出力装置の異常の場合、4チャンネル全てが保持される。また、アナログ出力装置が正常でアナログ入力信号が0Vまで低下する場合、チャンネル毎に保持される。それは、アナログ出力装置の異常の場合、全てのアナログ信号に影響が出るためである。また、アナログ出力装置が正常でアナログ入力信号が0Vまで低下する場合、例えばアナログ信号線の断線によりアナログ入力信号が0Vまで低下する場合、断線はチャンネル毎に発生する場合が多いと思われるからである。
なお、アナログ出力装置の異常の場合でも、チャンネル毎に保持するようにしてもよい。
このように複数のアナログ信号に対応できるように構成されているので、経済性に優れたアナログ出力信号保持装置を得ることができる。
この発明の実施の形態1に係わるアナログ出力信号保持装置のブロック図である。 アナログ出力装置で異常が発生したときのアナログ出力信号保持装置に関連する信号の変化の様子を示すグラフである。 この発明の実施の形態2に係わるアナログ出力信号保持装置のブロック図である。 アナログ信号線が断線してアナログ入力信号のレベルが急激に0Vまで低下したときの実施の形態2に係わるアナログ出力信号保持装置に関連する信号の変化の様子を示すグラフである。 この発明の実施の形態3に係わるアナログ出力信号保持装置のブロック図である。 この発明の実施の形態4に係わるアナログ出力信号保持装置のブロック図である。
符号の説明
1 保持指令信号用端子、2 アナログ信号入力用端子、3 アナログ信号出力用端子、4、4D アナログ/デジタル変換部、5 時間設定回路、6、6D 内部メモリ、7、7C、7D デジタル/アナログ変換部、8 保持表示LED、11 オペアンプ、12、12D A/Dコンバータ、13 時間設定部、14、14D アドレス生成部、15 内部レジスタ、16、16D D/Aコンバータ、17 オペアンプ、21、21D 入力信号レベル検出回路、22 保持信号生成部、23 基準電圧発生器、24 コンパレータ、27 入出力絶縁型アンプ。

Claims (3)

  1. 入力されるアナログ信号を出力するアナログ出力装置で異常が発生した時点でレベルがHIGHに変わる信号と上記入力されるアナログ信号が基準電圧未満に達した時点でレベルがHIGHに変わる信号との論理和を求めて生成される保持信号のレベルがLOWのとき、上記入力されるアナログ信号に対して所定の遅延時間だけ遅れているアナログ出力信号を出力し、
    上記保持信号のレベルがLOWからHIGHに変わったとき、上記アナログ出力信号のレベルを上記保持信号がLOWからHIGHに変わった時点に出力されているアナログ出力信号のレベルに保持することを特徴とするアナログ出力信号保持装置。
  2. 上記アナログ出力信号を出力する入出力絶縁型アンプを備えることを特徴とする請求項に記載のアナログ出力信号保持装置。
  3. 複数のチャンネルにそれぞれ入力されるアナログ信号を出力するアナログ出力装置で異常が発生した時点でレベルがHIGHに変わる信号と各上記チャンネルに入力されるアナログ信号が基準電圧未満に達した時点でレベルがHIGHに変わる信号とのそれぞれの論理和を求めて生成される保持信号のレベルがLOWのとき、入力される各上記アナログ信号に対して所定の遅延時間だけ遅れているアナログ出力信号を複数のチャンネルから出力し、
    上記アナログ出力装置で異常が発生し且つ全ての上記チャンネルに入力されるアナログ信号が基準電圧以上であることから保持信号のレベルがLOWからHIGHに変わったとき、全てのチャンネルから出力される上記アナログ出力信号のレベルを上記保持信号がLOWからHIGHに変わった時点に出力されているアナログ出力信号のレベルに保持し、
    上記アナログ出力装置が正常で且つ少なくとも1つの上記チャンネルに入力されるアナログ信号が基準電圧未満に達したことから保持信号のレベルがLOWからHIGHに変わったとき、基準電圧未満のアナログ信号が入力される上記チャンネルに対応するチャンネルから出力される上記アナログ出力信号のレベルを上記保持信号がLOWからHIGHに変わった時点に出力されているアナログ出力信号のレベルに保持することを特徴とするアナログ出力信号保持装置。
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