JP4400978B2

JP4400978B2 - Vertical deflection processing device

Info

Publication number: JP4400978B2
Application number: JP2000015488A
Authority: JP
Inventors: 龍浩山田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2000-01-25
Filing date: 2000-01-25
Publication date: 2010-01-20
Anticipated expiration: 2020-01-25
Also published as: JP2001211343A

Description

【０００１】
【発明の属する技術分野】
この発明は、テレビジョン受像機内に用いられる垂直偏向処理装置に関するものである。
【０００２】
【従来の技術】
従来、垂直偏向にはアナログ技術による充放電回路によって得られるランプ波形を使用していた。
図４に、従来技術による垂直変更処理の回路例を示す。
これは、精度の高い抵抗と大容量のコンデンサを用いた積分回路によって構成されている。
【０００３】
垂直同期パルスが入力されるとＮＰＮトランジスタＴＲ１がオンし、コンデンサＣ１が放電を開始する。
ＮＰＮトランジスタＴＲ１がオフするとコンデンサＣ１が抵抗Ｒ１を通じて充電され始め、差動増幅器Ａ１の非反転入力端子の電圧は徐々に上昇しＩＣ出力端子Ｐ１の出力電圧を上昇する。
上昇した非反転入力端子の電圧は、次の垂直同期パルスによりＮＰＮトランジスタＴＲ１がオンすると、充電開始時の電圧に下降して戻る。
これを繰り返すことにより、ＩＣ出力端子Ｐ１は垂直同期パルスに同期したランプ波形となる。
また、このランプ波形の斜辺の直線性を得るために直線性補正回路が挿入され、ＩＣ入力端子Ｐ２を介して差動増幅器Ａ１の非反転入力端子へフィードバックをかけている。
【０００４】
従来のアナログ技術による垂直偏向回路は前述のように構成されているが、垂直同期の周波数が低いために、大容量のコンデンサを必要とし、ＩＣへの内蔵が困難であった。
また、直線性補正をするために精度の高い抵抗及び差動増幅器へのフィードバック電圧入力端子が必要であり、少なくとも２端子必要であった。
【０００５】
【発明が解決しようとする課題】
この発明は、前述のような問題点を解決するためになされたものであり、大容量コンデンサおよび高精度抵抗を用いずに安定した任意な垂直出力を簡易に提供できる垂直偏向処理装置を得ようとするものである。
【０００６】
【課題を解決するための手段】
第１の発明に係る垂直偏向処理装置では、垂直同期信号を受けＩＣ内部において任意に設定可能なレジスタを有する演算回路と、垂直同期信号を所定の水平周波数でカウントアップした入力信号を受けその出力部を垂直出力端子に接続した第１の乗算型Ｄ／Ａコンバータと、前記演算回路の第１の出力を入力として受け、その出力を前記第１の乗算型Ｄ／Ａコンバータの第１の基準電圧として供給する第２の乗算型Ｄ／Ａコンバータと、前記演算回路の第２の出力を入力として受け、その出力を前記第１の乗算型Ｄ／Ａコンバータの第２の基準電圧として供給する第２の乗算型Ｄ／Ａコンバータとを備え、前記第１の乗算型Ｄ／Ａコンバータの出力を垂直出力として導出するようにしたものである。
【０００７】
第２の発明に係る垂直偏向処理装置では、垂直同期信号を受けＩＩＣバスコントロールにより任意に設定可能な垂直出力振幅調整用レジスタ，垂直位置調整用レジスタおよびＳ字補正調整用レジスタを有する演算回路と、垂直同期信号を２倍の水平周波数でカウントアップするカウンタと、前記カウンタの出力信号を入力信号として受けその出力部を垂直出力端子に接続した第１の乗算型Ｄ／Ａコンバータと、前記演算回路の第１の出力を入力として受け、その出力を前記第１の乗算型Ｄ／Ａコンバータの第１の基準電圧として供給する第２の乗算型Ｄ／Ａコンバータと、前記演算回路の第２の出力を入力として受け、その出力を前記第１の乗算型Ｄ／Ａコンバータの第２の基準電圧として供給する第２の乗算型Ｄ／Ａコンバータとを備え、前記第１の乗算型Ｄ／Ａコンバータの出力を垂直出力として導出するようにしたものである。
【０００８】
第３の発明に係る垂直偏向処理装置では、前記演算回路に直線性補正用レジスタを設けたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
この発明による実施の形態１を、図１ないし図３について説明する。
図１に、この発明における垂直偏向回路構成を示す。
図において、１は演算回路であり、ＩＩＣバスコントロールにより、任意の演算を行う。２は垂直同期信号を入力とし、２倍の水平周波数にてカウントアップするカウンタである。
３は高レベル側基準電圧生成用Ｄ／Ａコンバータ、４は低レベル側基準電圧生成用Ｄ／Ａコンバータ、５はカウンタ２からの出力データを最終垂直出力へと変換するＤ／Ａコンバータ、６は垂直波形を出力するＩＣ端子である。
演算回路１，カウンタ２およびＤ／Ａコンバータ３，４，５は、それぞれＩＣ内部に設けられている。
【００１０】
演算回路１は、高レベル側基準電圧生成用Ｄ／Ａコンバータ３および低レベル側基準電圧生成用Ｄ／Ａコンバータ４のコントロールを行う。
また、高レベル側基準電圧生成用Ｄ／Ａコンバータ３はＤ／Ａコンバータ５の高レベル側基準電圧を生成し、低レベル側基準電圧生成用Ｄ／Ａコンバータ４はＤ／Ａコンバータ５の低レベル側基準電圧を生成する。
【００１１】
演算回路１は、ＩＣバスコントロールにて任意に設定可能なレジスタＲＡＭＰ（垂直出力振幅調整），ＰＯＳＩ（垂直位置調整），ＳＣＯＲＥ（Ｓ字補正調整）を持ち、その演算は次式により行われる。
Ｒ１_n ＝Ｒ１_n −１＋６４（Ｒ１₁ ＝ｃｏｎｓｔａｎｔ：ＮＴＳＣの場合−１６３８４）
Ｒ２_n ＝Ｒ２_n-1 −１＋Ｒ１_n ／１２８（Ｒ２₁ ＝ｃｏｎｓｔａｎｔ：ＮＴＳＣの場合１６３８４）
Ｖ１_n ＝ＲＡＭＰ＋ＰＯＳＩ＋６４＋ＳＣＯＲＥ×（Ｒ２₁ −Ｒ２_n ）／６４／５１２
Ｖ２_n ＝ＰＯＳＩ−ＲＡＭＰ＋１２８−ＳＣＯＲＥ×（Ｒ２₁ −Ｒ２_n ）／６４／５１２
【００１２】
得られた演算結果Ｖ１，Ｖ２データは、それぞれＤ／Ａコンバータ３，４に入力され、Ｄ／Ａコンバータ５の基準電圧となる、電圧信号Ｖｒｔｏ，Ｖｒｂｏを生成する。
カウンタ２は垂直同期信号をリセット信号として２ｆＨレートでカウントアップし、その出力は最終垂直出力を出力するＤ／Ａコンバータ５に入力される。
すなわち、Ｄ／Ａコンバータ５に入力されるデジタルデータは、０，２，４，６…５１０あるいは１，３，５，７…５１１（ＮＴＳＣの場合）の２ＬＳＢ毎となる。
この偶数データ，奇数データを繰り返すことによりインターレースを実現している（図２）。
【００１３】
図３に、この発明における３つのＤ／Ａコンバータ３，４，５のそれぞれの出力イメージを示す。
ここで、Ｄ／Ａコンバータ３，４の基準電圧Ｖｒｔ１，Ｖｒｂ１，Ｖｒｔ２，Ｖｒｂ２には、任意のＤＣレベルを与える。
Ｄ／Ａコンバータ５は、カウンタにより単純にインクリメントされたデータと基準電圧Ｔ，ＢをＤＣから任意波形に変化させることにより、最終出力を単純ランプ波形からＳ字補正された波形へと変形させることができる。
【００１４】
以上のように、この発明によれば、ＩＣへの内蔵化が困難である大容量のコンデンサおよび高精度の抵抗を用いることなく、垂直偏向出力を提供することができる。
【００１５】
刊行物による先行技術としては、特開平８−８４２６９号公報があるが、この先行技術では、その演算結果をＤ／Ａコンバータで出力しているものである。その演算回路は複雑であり、かつ使用されるＤ／Ａコンバータも高分解能であるものが必要である。
これに対し、この発明のものでは、３つのＤ／Ａコンバータ３，４，５にそれぞれ演算結果を与えるものであり、演算回路１の簡素化が可能であり、なおかつ使用されるＤ／Ａコンバータも高分解能であるものを必要としない点で、上述した先行技術と明確に相違している。
【００１６】
この発明による実施の形態１によれば、垂直同期信号を受けＩＩＣバスコントロールにより任意に設定可能な垂直出力振幅調整用レジスタ，垂直位置調整用レジスタおよびＳ字補正調整用レジスタを有する演算回路１と、垂直同期信号を２倍の水平周波数でカウントアップするカウンタ２と、カウンタ２の出力信号を入力信号として受けその出力部を垂直出力端子６に接続した第１の乗算型Ｄ／Ａコンバータ５と、演算回路１の第１の出力Ｖ１を入力として受け、その出力を前記第１の乗算型Ｄ／Ａコンバータ５の第１の基準電圧Ｖｒｔ０として供給する第２の乗算型Ｄ／Ａコンバータ３と、演算回路１の第２の出力Ｖ２を入力として受け、その出力を第１の乗算型Ｄ／Ａコンバータ５の第２の基準電圧Ｖｒｂ０として供給する第２の乗算型Ｄ／Ａコンバータ４とを備え、第１の乗算型Ｄ／Ａコンバータ５の出力を垂直出力として導出するようにしたので、大容量コンデンサおよび高精度抵抗を用いずに安定した任意な垂直出力を簡易に提供できる垂直偏向処理装置を得ることができる。
【００１７】
実施の形態２．
実施の形態２を実施の形態と同様の図面について説明する。
実施の形態１の演算回路１に直線性補正用レジスタＬＩＮＩを追加する。その他の構成および動作は実施の形態１のものと同様である。
演算式は次式の通りである。
Ｒ１_n ＝Ｒ１_n-1 −１＋６４
Ｒ２_n ＝Ｒ２_n-1 −１＋Ｒ１_n ／１２８
Ｖ１_n ＝ＲＡＭＰ＋ＰＯＳＩ＋６４＋｛ＳＣＯＲＥ×（Ｒ２₁ −Ｒ２_n ）／６４＋（ＬＩＮＩ−３２）×Ｒ１_n ／６４｝／５１２
Ｖ２_n ＝ＰＯＳＩ−ＲＡＭＰ＋１２８−｛ＳＣＯＲＥ×（Ｒ２₁ −Ｒ２_n ）／６４＋（ＬＩＮＩ−３２）×Ｒ１_n ／６４｝／５１２
【００１８】
この実施の形態２では、ブラウン管からのフィードバック電圧入力を入力することなく１端子のみにて直線性補正された安定した垂直出力を提供することができる。
【００１９】
この発明による実施の形態２によれば、演算回路１に直線性補正用レジスタを設けたので、負荷からのフィードバック電圧入力を入力することなく簡易に直線性補正された安定した垂直出力を提供できる垂直偏向処理装置を得ることができる。
【００２０】
【発明の効果】
第１の発明によれば、垂直同期信号を受けＩＣ内部において任意に設定可能なレジスタを有する演算回路と、垂直同期信号を所定の水平周波数でカウントアップした入力信号を受けその出力部を垂直出力端子に接続した第１の乗算型Ｄ／Ａコンバータと、前記演算回路の第１の出力を入力として受け、その出力を前記第１の乗算型Ｄ／Ａコンバータの第１の基準電圧として供給する第２の乗算型Ｄ／Ａコンバータと、前記演算回路の第２の出力を入力として受け、その出力を前記第１の乗算型Ｄ／Ａコンバータの第２の基準電圧として供給する第２の乗算型Ｄ／Ａコンバータとを備え、前記第１の乗算型Ｄ／Ａコンバータの出力を垂直出力として導出するようにしたので、大容量コンデンサおよび高精度抵抗を用いずに安定した任意な垂直出力を簡易に提供できる垂直偏向処理装置を得ることができる。
【００２１】
第２の発明によれば、垂直同期信号を受けＩＩＣバスコントロールにより任意に設定可能な垂直出力振幅調整用レジスタ，垂直位置調整用レジスタおよびＳ字補正調整用レジスタを有する演算回路と、垂直同期信号を２倍の水平周波数でカウントアップするカウンタと、前記カウンタの出力信号を入力信号として受けその出力部を垂直出力端子に接続した第１の乗算型Ｄ／Ａコンバータと、前記演算回路の第１の出力を入力として受け、その出力を前記第１の乗算型Ｄ／Ａコンバータの第１の基準電圧として供給する第２の乗算型Ｄ／Ａコンバータと、前記演算回路の第２の出力を入力として受け、その出力を前記第１の乗算型Ｄ／Ａコンバータの第２の基準電圧として供給する第２の乗算型Ｄ／Ａコンバータとを備え、前記第１の乗算型Ｄ／Ａコンバータの出力を垂直出力として導出するようにしたので、大容量コンデンサおよび高精度抵抗を用いずに安定した任意な垂直出力を簡易に提供できる垂直偏向処理装置を得ることができる。
【００２２】
第３の発明によれば、前記演算回路に直線性補正用レジスタを設けたので、負荷からのフィードバック電圧入力を入力することなく簡易に直線性補正された安定した垂直出力を提供できる垂直偏向処理装置を得ることができる。
【図面の簡単な説明】
【図１】この発明による実施の形態における構成を示すブロック図。
【図２】この発明による実施の形態における垂直出力と画面上の表示の関係図。
【図３】この発明による実施の形態における３つのＤ／Ａコンバータの出力イメージ図。
【図４】従来技術における回路構成例を示す接続図。
【符号の説明】
１演算回路、２カウンタ、３，４，５Ｄ／Ａコンバータ、６ＩＣ出力端子。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a vertical deflection processing apparatus used in a television receiver.
[0002]
[Prior art]
Conventionally, a ramp waveform obtained by a charge / discharge circuit using analog technology has been used for vertical deflection.
FIG. 4 shows a circuit example of vertical change processing according to the prior art.
This is constituted by an integrating circuit using a highly accurate resistor and a large capacity capacitor.
[0003]
When the vertical synchronization pulse is input, the NPN transistor TR1 is turned on, and the capacitor C1 starts discharging.
When the NPN transistor TR1 is turned off, the capacitor C1 starts to be charged through the resistor R1, and the voltage at the non-inverting input terminal of the differential amplifier A1 gradually increases to increase the output voltage at the IC output terminal P1.
When the NPN transistor TR1 is turned on by the next vertical synchronization pulse, the increased voltage at the non-inverting input terminal decreases to the voltage at the start of charging and returns.
By repeating this, the IC output terminal P1 has a ramp waveform synchronized with the vertical synchronization pulse.
Further, a linearity correction circuit is inserted to obtain the linearity of the oblique side of the ramp waveform, and feedback is applied to the non-inverting input terminal of the differential amplifier A1 via the IC input terminal P2.
[0004]
A conventional vertical deflection circuit based on analog technology is configured as described above. However, since the frequency of vertical synchronization is low, a large-capacitance capacitor is required and it is difficult to incorporate the IC in an IC.
Further, in order to correct the linearity, a highly accurate resistor and a feedback voltage input terminal to the differential amplifier are necessary, and at least two terminals are necessary.
[0005]
[Problems to be solved by the invention]
The present invention has been made to solve the above-described problems, and a vertical deflection processing apparatus that can easily provide a stable arbitrary vertical output without using a large-capacitance capacitor and a high-precision resistor is obtained. It is what.
[0006]
[Means for Solving the Problems]
In the vertical deflection processing apparatus according to the first aspect of the present invention, an arithmetic circuit having a register which can receive a vertical synchronization signal and can be arbitrarily set in the IC, and an input signal obtained by counting up the vertical synchronization signal at a predetermined horizontal frequency, and its output A first multiplication type D / A converter having a portion connected to a vertical output terminal, and a first output of the arithmetic circuit as an input, and the output as a first reference of the first multiplication type D / A converter A second multiplying D / A converter that supplies as a voltage and a second output of the arithmetic circuit are received as inputs, and the output is supplied as a second reference voltage of the first multiplying D / A converter. A second multiplication type D / A converter, and the output of the first multiplication type D / A converter is derived as a vertical output.
[0007]
In the vertical deflection processing apparatus according to the second invention, an arithmetic circuit having a vertical output amplitude adjustment register, a vertical position adjustment register, and an S-shaped correction adjustment register which can receive a vertical synchronization signal and can be arbitrarily set by IIC bus control; A counter that counts up a vertical synchronizing signal at a horizontal frequency doubled, a first multiplying D / A converter that receives an output signal of the counter as an input signal, and that has an output connected to a vertical output terminal; A second multiplying D / A converter that receives the first output of the circuit as an input and supplies the output as a first reference voltage of the first multiplying D / A converter; and a second of the arithmetic circuit And a second multiplying D / A converter that supplies the output as a second reference voltage of the first multiplying D / A converter, Serial is obtained so as to derive the output of the first multiplying D / A converter as a vertical output.
[0008]
In the vertical deflection processing apparatus according to the third aspect of the invention, the arithmetic circuit is provided with a linearity correction register.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
A first embodiment of the present invention will be described with reference to FIGS.
FIG. 1 shows a vertical deflection circuit configuration in the present invention.
In the figure, reference numeral 1 denotes an arithmetic circuit, which performs an arbitrary operation by IIC bus control. Reference numeral 2 denotes a counter which receives a vertical synchronizing signal and counts up at a horizontal frequency twice as high.
3 is a D / A converter for generating a high level side reference voltage, 4 is a D / A converter for generating a low level side reference voltage, 5 is a D / A converter that converts output data from the counter 2 into a final vertical output, 6 Is an IC terminal for outputting a vertical waveform.
The arithmetic circuit 1, the counter 2, and the D / A converters 3, 4, and 5 are provided inside the IC, respectively.
[0010]
The arithmetic circuit 1 controls the high-level reference voltage generating D / A converter 3 and the low-level reference voltage generating D / A converter 4.
The high-level reference voltage generating D / A converter 3 generates the high-level reference voltage of the D / A converter 5, and the low-level reference voltage generating D / A converter 4 is the low-level D / A converter 5. A level side reference voltage is generated.
[0011]
The arithmetic circuit 1 has registers RAMP (vertical output amplitude adjustment), POSI (vertical position adjustment), and SCORE (S-shaped correction adjustment) that can be arbitrarily set by IC bus control, and the calculation is performed by the following equation.
R1 _n = R1 _n -1 + 64 (R1 ₁ = constant: in the case of NTSC-16384)
R2 _n = R2 _n-1 -1 + R1 _n / 128 (R2 ₁ = constant: in the case of NTSC 16384)
V1 _n = RAMP + POSI + 64 + SCORE × (R2 ₁ −R2 _n ) / 64/512
V2 _n = POSI−RAMP + 128−SCORE × (R2 ₁ −R2 _n ) / 64/512
[0012]
The obtained calculation results V1 and V2 data are respectively input to the D / A converters 3 and 4 to generate voltage signals Vrto and Vrbo that serve as reference voltages for the D / A converter 5.
The counter 2 counts up at a 2fH rate using the vertical synchronization signal as a reset signal, and its output is input to the D / A converter 5 that outputs the final vertical output.
That is, the digital data input to the D / A converter 5 is every 2 LSBs of 0, 2, 4, 6... 510 or 1, 3, 5, 7.
Interlacing is realized by repeating this even data and odd data (FIG. 2).
[0013]
FIG. 3 shows output images of the three D / A converters 3, 4 and 5 according to the present invention.
Here, an arbitrary DC level is applied to the reference voltages Vrt1, Vrb1, Vrt2, and Vrb2 of the D / A converters 3 and 4.
The D / A converter 5 changes the final output from a simple ramp waveform to a S-corrected waveform by changing the data incremented simply by the counter and the reference voltages T and B from DC to an arbitrary waveform. Can do.
[0014]
As described above, according to the present invention, it is possible to provide a vertical deflection output without using a large-capacitance capacitor and a high-precision resistor that are difficult to be incorporated in an IC.
[0015]
As a prior art based on a publication, there is JP-A-8-84269. In this prior art, the calculation result is output by a D / A converter. The arithmetic circuit is complicated, and the D / A converter used must have high resolution.
On the other hand, in the present invention, the operation results are given to the three D / A converters 3, 4 and 5, respectively, the operation circuit 1 can be simplified, and the D / A converter used can be simplified. Is clearly different from the above-described prior art in that it does not require a high resolution.
[0016]
According to the first embodiment of the present invention, an arithmetic circuit 1 having a vertical output amplitude adjustment register, a vertical position adjustment register, and an S-shaped correction adjustment register that can be arbitrarily set by IIC bus control upon receiving a vertical synchronization signal; A counter 2 that counts up a vertical synchronizing signal at a horizontal frequency doubled, and a first multiplying D / A converter 5 that receives the output signal of the counter 2 as an input signal and has its output connected to a vertical output terminal 6; A second multiplying D / A converter 3 that receives the first output V1 of the arithmetic circuit 1 as an input and supplies the output as the first reference voltage Vrt0 of the first multiplying D / A converter 5; The second multiplication type receiving the second output V2 of the arithmetic circuit 1 as an input and supplying the output as the second reference voltage Vrb0 of the first multiplication type D / A converter 5 / A converter 4 and the output of the first multiplying D / A converter 5 is derived as a vertical output, so that a stable arbitrary vertical output can be easily performed without using a large-capacitance capacitor and a high-precision resistor. A vertical deflection processing apparatus can be obtained.
[0017]
Embodiment 2. FIG.
The second embodiment will be described with reference to the same drawings as the embodiment.
A linearity correction register LINI is added to the arithmetic circuit 1 of the first embodiment. Other configurations and operations are the same as those in the first embodiment.
The arithmetic expression is as follows.
R1 _n = R1 _n-1 -1 + 64
R2 _n = R2 _n-1 -1 + R1 _n / 128
V1 _n = RAMP + POSI + 64 + {SCORE × (R2 ₁ −R2 _n ) / 64 + (LINI−32) × R1 _n / 64} / 512
V2 _n = POSI−RAMP + 128− {SCORE × (R2 ₁ −R2 _n ) / 64 + (LINI−32) × R1 _n / 64} / 512
[0018]
In the second embodiment, it is possible to provide a stable vertical output whose linearity is corrected by only one terminal without inputting a feedback voltage input from the cathode ray tube.
[0019]
According to the second embodiment of the present invention, since the linearity correction register is provided in the arithmetic circuit 1, it is possible to provide a stable vertical output that is easily corrected for linearity without inputting a feedback voltage input from the load. A vertical deflection processing apparatus can be obtained.
[0020]
【The invention's effect】
According to the first aspect of the present invention, an arithmetic circuit having a register which can receive a vertical synchronization signal and can be arbitrarily set in the IC, and an input signal which counts up the vertical synchronization signal at a predetermined horizontal frequency, and its output section is vertically output. The first multiplication D / A converter connected to the terminal and the first output of the arithmetic circuit are received as inputs, and the output is supplied as the first reference voltage of the first multiplication D / A converter. A second multiplication type D / A converter and a second multiplication which receives the second output of the arithmetic circuit as an input and supplies the output as a second reference voltage of the first multiplication type D / A converter Since the output of the first multiplying D / A converter is derived as a vertical output, a stable arbitrary vertical output can be achieved without using a large-capacitance capacitor and a high-precision resistor. It is possible to obtain vertical deflection processing apparatus capable of providing easily a.
[0021]
According to the second invention, the arithmetic circuit having the vertical output amplitude adjustment register, the vertical position adjustment register, and the S-shaped correction adjustment register which can be arbitrarily set by the IIC bus control upon receiving the vertical synchronization signal, Counter that counts up at twice the horizontal frequency, a first multiplying D / A converter that receives the output signal of the counter as an input signal and has its output connected to a vertical output terminal, and a first of the arithmetic circuit And a second multiplying D / A converter that supplies the output as a first reference voltage of the first multiplying D / A converter, and a second output of the arithmetic circuit is input. And a second multiplication type D / A converter for supplying the output as a second reference voltage of the first multiplication type D / A converter, and the first multiplication type D Since so as to derive the output of the A converter as a vertical output, it is possible to obtain a vertical deflection processing apparatus capable of providing a stable arbitrary vertical output without using a large-capacity capacitor and precision resistors easily.
[0022]
According to the third aspect of the present invention, since the linearity correction register is provided in the arithmetic circuit, the vertical deflection processing can provide a stable vertical output that is easily corrected for linearity without inputting a feedback voltage input from a load. A device can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration according to an embodiment of the present invention.
FIG. 2 is a relationship diagram between vertical output and display on a screen according to the embodiment of the present invention.
FIG. 3 is an output image diagram of three D / A converters according to the embodiment of the present invention.
FIG. 4 is a connection diagram showing a circuit configuration example in the prior art.
[Explanation of symbols]
1 arithmetic circuit, 2 counter, 3, 4, 5 D / A converter, 6 IC output terminal.

Claims

An arithmetic circuit having a register that can be arbitrarily set within the IC that receives the vertical synchronization signal, and a first multiplication that receives the input signal obtained by counting up the vertical synchronization signal at a predetermined horizontal frequency and has its output connected to the vertical output terminal Type D / A converter and a second multiplication type D / A receiving the first output of the arithmetic circuit as an input and supplying the output as a first reference voltage of the first multiplication type D / A converter A converter, and a second multiplying D / A converter that receives the second output of the arithmetic circuit as an input and supplies the output as a second reference voltage of the first multiplying D / A converter. A vertical deflection processing apparatus, wherein an output of the first multiplication type D / A converter is derived as a vertical output.

An arithmetic circuit having a vertical output amplitude adjustment register, a vertical position adjustment register, and an S-shaped correction adjustment register that can be set arbitrarily by IIC bus control upon receiving a vertical synchronization signal, and counting the vertical synchronization signal at twice the horizontal frequency An up counter, a first multiplying D / A converter that receives an output signal of the counter as an input signal, and an output portion of which is connected to a vertical output terminal, and a first output of the arithmetic circuit as an input; A second multiplying D / A converter that supplies an output as a first reference voltage of the first multiplying D / A converter; a second output of the arithmetic circuit as an input; And a second multiplying D / A converter that supplies a second reference voltage of one multiplying D / A converter, and an output of the first multiplying D / A converter Vertical deflection processing apparatus characterized by deriving a vertical output.

The vertical deflection processing apparatus according to claim 1, wherein a linearity correction register is provided in the arithmetic circuit.