JP4399934B2 - Manufacturing method of semiconductor integrated circuit device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、DRAM(Dynamic Random Access Memory)を有する半導体集積回路装置の製造に適用して有効な技術に関する。
【0002】
【従来の技術】
近年のDRAMは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うために、情報蓄積用容量素子をメモリセル選択用MISFETの上方に配置する、いわゆるスタックド・キャパシタ構造を採用している。このスタックド・キャパシタ構造を採用するDRAMには、大別してビット線の下方に情報蓄積用容量素子を配置するキャパシタ・アンダー・ビットライン(Capacitor Under Bitline;CUB)構造(例えば特開平7−192723号公報、特開平8−204144号公報など)と、ビット線の上方に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン(Capacitor Over Bitline;COB)構造(例えば特開平7−122654号公報、特開平7−106437号公報など)とがある。
【0003】
上記した2種のスタックド・キャパシタ構造のうち、ビット線の上方に情報蓄積用容量素子を配置するCOB構造は、CUB構造に比べてメモリセルの微細化に適している。これは、微細化された情報蓄積用容量素子の蓄積電荷量を増やそうとすると、その構造を立体化して表面積を増やす必要があるため、情報蓄積用容量素子の上部にビット線を配置するCUB構造では、ビット線とメモリセル選択用MISFETとを接続するコンタクトホールのアスペクト比が極端に大きくなってしまい、その開孔が困難になるからである。
【0004】
また、64メガビット(Mbit)あるいは256メガビットといった最近の大容量DRAMは、微細化されたメモリセル選択用MISFETのゲート電極のスペースにビット線や情報蓄積用容量素子と基板とを接続するためのコンタクトホールを形成する際に、ゲート電極の上部と側壁とを窒化シリコン膜で覆い、酸化シリコン膜と窒化シリコン膜とのエッチングレート差を利用してコンタクトホールをゲート電極に対して自己整合的に開孔するセルフアライン・コンタクト(Self Align Contact;SAC)技術(例えば特開平9−252098号公報)を採用したり、ゲート電極の低抵抗化を推進するために、ゲート電極をW(タングステン)などの高融点金属材料を主体として構成するポリメタルゲート構造(特開平7−94716号公報)を採用したりしている。
【0005】
【発明が解決しようとする課題】
本発明者は、256メガビット(Mbit)DRAMおよび1ギガビット(Gbit)DRAMの開発を進めるなかで、リフレッシュ時間間隔を長くするための一対策として、ビット線容量の低減を図ることを検討している。
【0006】
ビット線容量の成分は、対隣接ビット線、対基板、対蓄積電極、対ワード線および対プレート電極に分けられるが、ビット線の上方に情報蓄積用容量素子を配置するCOB構造の場合は、ワード線スペーサ膜厚などの構造に依存するが、対ワード線容量成分が主成分の一つである。従って、ビット線容量を低減するためには、まず対ワード線容量を低減することが最優先課題となる。
【0007】
前述したように、セルフアライン・コンタクト(SAC)技術を採用するDRAMは、ゲート電極の上部と側壁とを窒化シリコン膜で覆う必要がある。しかし、窒化シリコン膜は、その誘電率が酸化シリコン膜の約2倍と大きいため、ゲート電極の上部と側壁とを窒化シリコン膜で覆うと、ビット線の対ワード線容量が大きくならざるを得ない。
【0008】
本発明の目的は、メモリセルサイズが微細化されたDRAMにおいて、ビット線容量を低減することのできる技術を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
半導体基板上に、側壁がシリサイド化された高融点金属膜を含む複数のゲート電極を形成する工程と、
前記シリサイド化された高融点金属膜の側壁を酸化シリコン膜に変換する工程と、
隣接した2つの前記ゲート電極間に位置する前記半導体基板の表面にソースもしくはドレインを形成する工程と、
前記ゲート電極を含む前記半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第1の絶縁膜及び前記第2の絶縁膜とのエッチングレートの差を利用したエッチングによって、前記ソースもしくはドレインを露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を有することを特徴とする。
また、前記半導体基板上に、側壁がシリサイド化された高融点金属膜を含む複数のゲート電極を形成する工程は、
前記半導体基板上に、側壁が露出した高融点金属膜を含む複数のゲート電極を形成する工程と、
露出した前記高融点金属膜の側壁にシリコンイオンを導入するか、あるいは露出した前記高融点金属膜の側壁をシリコン層で被覆する工程と、
前記半導体基板を熱処理することによって、前記高融点金属膜の側壁をシリサイド化する工程とを有することを特徴とする。
また、前記半導体基板上に、側壁がシリサイド化された高融点金属膜を含む複数のゲート電極を形成する工程は、
前記半導体基板上に、高融点金属膜を形成する工程と、
前記高融点金属膜上にマスクを形成する工程と、
前記マスクから露出した前記高融点金属膜にシリコンイオンを導入するか、あるいは露出した前記高融点金属膜の表面にシリコン層を形成する工程と、
前記半導体基板を熱処理することによって、前記マスクから露出した前記高融点金属膜及び前記マスクの側壁直下に位置する前記高融点金属膜をその底部までシリサイド化する工程と、
前記マスクをエッチングマスクにして、前記マスクから露出したシリサイド化された前記高融点金属膜をエッチング除去する工程とを有することを特徴とする。
また、前記第1の絶縁膜は窒化シリコン膜であり、前記第2の絶縁膜は酸化シリコン膜であることを特徴とする。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0012】
(実施の形態1)
本実施形態であるDRAMの製造方法を図1〜図13を用いて工程順に説明する。
【0013】
まず、図1に示すように、例えばp型の単結晶シリコンからなる半導体基板(以下、基板という)1の主面の素子分離領域に素子分離溝2を形成する。素子分離溝2は、基板1の表面をエッチングして深さ300〜400nm程度の溝を形成し、続いてこの溝の内部を含む基板1上にCVD法で酸化シリコン膜4を堆積した後、酸化シリコン膜4を化学機械研磨(Chemical Mechanical Polishing;CMP)法でポリッシュバックすることによって形成する。このとき、溝の内部の酸化シリコン膜4は、その表面が活性領域の表面とほぼ同じ高さになるように平坦化される。
【0014】
次に、基板1にn型不純物、例えばP(リン)をイオン打ち込みすることによってp型ウエル3を形成し、続いてp型ウエル3の表面をHF(フッ酸)系の洗浄液で洗浄した後、基板1をウェット酸化することによってp型ウエル3の表面に清浄なゲート酸化膜5を形成する。
【0015】
次に、図2に示すように、ゲート酸化膜5の上部にゲート電極用の導電膜6を堆積し、続いて導電膜6の上部にCVD法で窒化シリコン膜10を堆積する。ゲート電極用の導電膜6は、例えばP(リン)などのn型不純物をドープした多結晶シリコン膜7、WN(タングステンナイトライド)またはTiN(チタンナイトライド)からなるバリアメタル膜8およびW膜9によって構成する。バリアメタル膜8は、高温熱処理時に多結晶シリコン膜7とその上部のW膜9とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するために形成する。
【0016】
次に、図3に示すように、フォトレジスト膜11をマスクにしたドライエッチングで窒化シリコン膜10をパターニングすることによって、導電膜6をエッチングするためのハードマスク10Aを形成する。次に、フォトレジスト膜11を除去した後、図4に示すように、上記窒化シリコン膜10のエッチングによって露出した領域の導電膜6(W膜9)にシリコンイオンを打ち込む。
【0017】
次に、図5に示すように、基板1を熱処理することによってW膜9とシリコンとを反応させ、ハードマスク10Aが形成されていない領域のW膜9をWシリサイド層9Aに変換する。このとき、シリコンの拡散により、ハードマスク10Aの側壁直下のW膜9もある程度シリサイド化される。
【0018】
次に、図6に示すように、ハードマスク10Aをマスクにしたドライエッチングで導電膜6(Wシリサイド層9A、バリアメタル膜8、多結晶シリコン膜7)をパターニングする。これにより、側壁の一部がWシリサイド層9Aで覆われたゲート電極12が形成される。
【0019】
上記のドライエッチングを行うと、ゲート電極12によって覆われていない領域のゲート酸化膜5が削られると共に、ゲート電極12の側壁端部のゲート酸化膜5も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート電極12の耐圧が低下するなどの不具合が生じる。そこで、アンダーカットされたゲート電極12の側壁端部のプロファイルを改善するために基板1を熱酸化する。
【0020】
上記の熱酸化を行うと、図7に示すように、ゲート電極12の側壁に露出していた前記Wシリサイド層9Aが酸化されて酸化シリコン層9Bが形成される。また、ゲート電極12の他の一部を構成する多結晶シリコン膜7も、ゲート電極12の側壁部分が酸化されて酸化シリコン層7Aとなる。
【0021】
次に、図8に示すように、p型ウエル3にn型不純物、例えばP(リン)をイオン打ち込みしてゲート電極12の両側のp型ウエル2にn型半導体領域13(ソース、ドレイン)を形成することにより、メモリセル選択用MISFETQsが略完成する。
【0022】
次に、図9に示すように、基板1上にCVD法で窒化シリコン膜14を堆積する。ゲート電極12の側壁には前記の工程で酸化シリコン層7A、9Bが形成されているため、窒化シリコン膜14を堆積するとゲート電極12の側壁は窒化シリコン膜14と酸化シリコン層(7Aまたは9B)とで覆われることになる。
【0023】
次に、図10に示すように、基板1上にCVD法で酸化シリコン膜15を堆積した後、酸化シリコン膜15と窒化シリコン膜14とのエッチングレート差を利用したドライエッチングでn型半導体領域13(ソース、ドレイン)の上部に、ゲート電極12に対して自己整合(セルフアライン)でコンタクトホール16、17を形成する。
【0024】
次に、図11に示すように、コンタクトホール16、17の内部にプラグ18を形成する。プラグ18は、酸化シリコン膜15の上部にn型不純物(例えばAs(ヒ素))をドープした多結晶シリコン膜をCVD法で堆積した後、この多結晶シリコン膜をCMP法で研磨してコンタクトホール16、17の内部に残すことにより形成する。
【0025】
次に、図12に示すように、酸化シリコン膜15の上部にCVD法で酸化シリコン膜19を堆積した後、基板1を熱処理し、プラグ18を構成する多結晶シリコン膜中のn型不純物をコンタクトホール16、17の底部からn型半導体領域13(ソース、ドレイン)に拡散させることによって、n型半導体領域13(ソース、ドレイン)9を低抵抗化する。
【0026】
次に、フォトレジスト膜(図示せず)をマスクにしたドライエッチングでコンタクトホール16の上部の酸化シリコン膜19を除去することによってスルーホール20を形成した後、スルーホール20の内部にプラグ21を形成する。プラグ21は、酸化シリコン膜19の上部にスパッタリング法でTiN膜およびW膜を堆積した後、これらの膜をCMP法で研磨してスルーホール20の内部に残すことにより形成する。
【0027】
次に、図13に示すように、酸化シリコン膜19の上部にビット線BLを形成し、続いてビット線BLの上部に情報蓄積用容量素子Cを形成することにより、メモリセル選択用MISFETQsとこれに直列に接続された情報蓄積用容量素子Cとからなるメモリセルが略完成する。ビット線BLは、例えばW膜で構成し、情報蓄積用容量素子Cは、例えば多結晶シリコンからなる下部電極22、酸化タンタル(Ta2O5)からなる容量絶縁膜23およびTiNからなる上部電極24によって構成する。
【0028】
このように、本実施形態によれば、ゲート電極12(ワード線WL)の側壁を窒化シリコン膜14とそれよりも誘電率の小さい酸化シリコン層(7Aまたは9B)との積層膜で覆うので、セルフアラインによるコンタクトホール16、17の形成を阻害することなく、ビット線BLの対ワード線容量を低減することが可能となる。
【0029】
これにより、ビット線の容量が低減されるので、メモリセルの蓄積電荷量(Cs)が同一であれば、センスアンプによって検出される電圧の振幅が増大し、ノイズマージンが拡大されてリフレッシュ時間間隔を長くすることができる。また、リフレッシュ時間間隔が長くなることにより、消費電力を低減することが可能となる。
【0030】
さらに、一本のビット線に接続するメモリセルの数を増やすことができるので、メモリアレイ数を減らすことが可能となる。すなわち、センスアンプ列数を減少させることができるので、チップ面積を縮小してウエハ一枚当たりのチップ取得数を増やすことができる。
【0031】
(実施の形態2)
本実施形態であるDRAMの製造方法を図14〜図19を用いて工程順に説明する。
【0032】
まず、前記実施の形態1の図1および図2に示す工程に従ってゲート酸化膜5の上部にゲート電極用の導電膜6(多結晶シリコン膜7、バリアメタル膜8およびW膜9)を堆積し、続いて導電膜6の上部に窒化シリコン膜10を堆積した後、図14に示すように、フォトレジスト膜11をマスクにしたドライエッチングで窒化シリコン膜10をパターニングし、導電膜6をエッチングするためのハードマスク10Aを形成する。ここまでの工程は、前記実施の形態1と同じである。
【0033】
次に、図15に示すように、上記ハードマスク10Aをマスクにしたドライエッチングで導電膜6(W膜9、バリアメタル膜8、多結晶シリコン膜7)をパターニングすることによってゲート電極12を形成する。
【0034】
次に、図16に示すように、基板1上にスパッタリング法またはCVD法で堆積した薄いシリコン膜(またはアモルファスシリコン膜)30でゲート電極12の上部および側壁を覆った後、図17に示すように、基板1を熱処理することによってW膜9とシリコンとを反応させ、ハードマスク10Aが形成されていない領域のW膜9をWシリサイド層9Aに変換する。このとき、シリコンの拡散により、ハードマスク10Aの側壁直下のW膜9もある程度シリサイド化される。
【0035】
また、ゲート電極12の上部および側壁を上記シリコン膜30で覆う手段に代えて、斜めイオン注入法を用いてゲート電極12の側壁の酸化シリコン膜30にシリコンイオンを打ち込んだ後、基板1を熱処理することによってゲート電極12の側壁の一部にWシリサイド層9Aを形成してもよい。
【0036】
次に、ゲート電極12の上部および側壁を酸化シリコン膜30で覆った場合は、この酸化シリコン膜30をウェットエッチングなどによって除去した後、基板1を熱酸化することによって、ゲート電極12の側壁端部のプロファイルを改善する。この熱酸化を行うと、図18に示すように、ゲート電極12の側壁に露出していた前記Wシリサイド層9Aが酸化されて酸化シリコン層9Bが形成される。また、ゲート電極12の他の一部を構成する多結晶シリコン膜7も、ゲート電極12の側壁部分が酸化されて酸化シリコン層7Aとなる。
【0037】
次に、図19に示すように、p型ウエル3にn型不純物、例えばP(リン)をイオン打ち込みしてゲート電極12の両側のp型ウエル2にn型半導体領域13(ソース、ドレイン)を形成することにより、メモリセル選択用MISFETQsが略完成する。図示は省略するが、その後、前記実施の形態1の図9〜図13に示す工程に従ってメモリセル選択用MISFETQsの上部にビット線BLを形成し、続いてビット線BLの上部に情報蓄積用容量素子Cを形成する。
【0038】
本実施形態によれば、ゲート電極12(ワード線WL)の側壁を窒化シリコン膜14とそれよりも誘電率の小さい酸化シリコン層(7A、9B)との積層膜で覆うので、セルフアラインによるコンタクトホール16、17の形成を阻害することなく、ビット線BLの対ワード線容量を低減することが可能となり、前記実施の形態1と同様の効果を得ることができる。
【0039】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0040】
例えば前記実施の形態1では、窒化シリコン膜10のエッチングによって露出した領域の導電膜6(W膜9)にシリコンイオンを打ち込んだ後、基板1を熱処理することによってW膜9とシリコンとを反応させ、ハードマスク10Aが形成されていない領域のW膜9をWシリサイド層9Aに変換した(図4、図5)が、前記実施の形態2のように、基板1上に堆積した薄いシリコン膜(またはアモルファスシリコン膜)30で導電膜6(W膜9)を覆った後、基板1を熱処理することによってW膜9とシリコンとを反応させ、ゲート電極12の側壁の一部にWシリサイド層9Aを形成してもよい。
【0041】
本発明は、汎用DRAMのみならず、DRAMとロジックLSIとを混載したシステムLSIなどに適用できることは勿論である。
【0042】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0043】
本発明によれば、ゲート電極(ワード線)の側壁を窒化シリコン膜とそれよりも誘電率の小さい酸化シリコン層との積層膜で覆うことにより、セルフアラインによるコンタクトホールの形成を阻害することなく、ビット線の対ワード線容量を低減することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図2】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図3】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図4】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図5】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図6】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図7】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図8】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図9】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図10】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図11】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図12】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図13】本発明の実施の形態1であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図14】本発明の実施の形態2であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図15】本発明の実施の形態2であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図16】本発明の実施の形態2であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図17】本発明の実施の形態2であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図18】本発明の実施の形態2であるDRAMの製造方法を示す半導体基板の要部断面図である。
【図19】本発明の実施の形態2であるDRAMの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
1 半導体基板
2 素子分離溝
3 p型ウエル
4 酸化シリコン膜
5 ゲート酸化膜
6 導電膜
7 多結晶シリコン膜
7A 酸化シリコン層
8 バリアメタル膜
9 W膜
9A Wシリサイド層
9B 酸化シリコン層
10 窒化シリコン膜
10A ハードマスク
11 フォトレジスト膜
12 ゲート電極
13 n型半導体領域(ソース、ドレイン)
14 窒化シリコン膜
15 酸化シリコン膜
16、17 コンタクトホール
18 プラグ
19 酸化シリコン膜
20 スルーホール
21 プラグ
22 下部電極
23 容量絶縁膜
24 上部電極
30 シリコン膜
C 情報蓄積用容量素子
Qs メモリセル選択用MISFET
WL ワード線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a manufacturing technique of a semiconductor integrated circuit device, and more particularly to a technique effective when applied to the manufacture of a semiconductor integrated circuit device having a DRAM (Dynamic Random Access Memory).
[0002]
[Prior art]
Recent DRAMs have a so-called stacked capacitor structure in which an information storage capacitor element is disposed above a memory cell selection MISFET in order to compensate for a decrease in the amount of charge stored in the information storage capacitor element due to miniaturization of the memory cell. Is adopted. A DRAM employing this stacked capacitor structure is roughly divided into a capacitor under bitline (CUB) structure (for example, Japanese Patent Laid-Open No. 7-192723) in which an information storage capacitor is arranged below the bit line. And JP-A-8-204144) and a capacitor over bitline (COB) structure (for example, JP-A-7-122654) in which an information storage capacitor element is disposed above a bit line. (Kaihei 7-106437).
[0003]
Of the two types of stacked capacitor structures described above, the COB structure in which the information storage capacitor element is disposed above the bit line is more suitable for miniaturization of the memory cell than the CUB structure. This is because a CUB structure in which a bit line is arranged above the information storage capacitor element because it is necessary to increase the surface area by increasing the surface area of the structure in order to increase the amount of charge stored in the miniaturized information storage capacitor element. This is because the aspect ratio of the contact hole connecting the bit line and the memory cell selecting MISFET becomes extremely large, and it is difficult to open the hole.
[0004]
Further, in recent large capacity DRAMs such as 64 megabits (Mbit) or 256 megabits, contacts for connecting a bit line or an information storage capacitive element and a substrate to a space of a gate electrode of a miniaturized memory cell selection MISFET. When forming the hole, the top and side walls of the gate electrode are covered with a silicon nitride film, and the contact hole is opened in a self-aligned manner with respect to the gate electrode by utilizing the etching rate difference between the silicon oxide film and the silicon nitride film. In order to employ a self-align contact (SAC) technique (for example, Japanese Patent Laid-Open No. 9-252098) that makes holes, or to reduce the resistance of the gate electrode, the gate electrode is made of W (tungsten) or the like. A polymetal gate structure (Japanese Patent Laid-Open No. 7-94716) composed mainly of a refractory metal material is adopted. It is or.
[0005]
[Problems to be solved by the invention]
As the present inventor has developed 256 megabit (Mbit) DRAM and 1 gigabit (Gbit) DRAM, the present inventor is considering reducing the bit line capacity as a measure for increasing the refresh time interval. .
[0006]
The component of the bit line capacitance is divided into a pair of adjacent bit lines, a pair of substrates, a pair of storage electrodes, a pair of word lines, and a pair of plate electrodes. In the case of the COB structure in which the information storage capacitor element is disposed above the bit lines, Although depending on the structure such as the word line spacer film thickness, the capacitance component to the word line is one of the main components. Therefore, in order to reduce the bit line capacitance, first, it is the highest priority to reduce the capacitance against the word line.
[0007]
As described above, a DRAM employing the self-aligned contact (SAC) technique needs to cover the upper portion and side walls of the gate electrode with a silicon nitride film. However, since the dielectric constant of the silicon nitride film is about twice as large as that of the silicon oxide film, if the upper part of the gate electrode and the side wall are covered with the silicon nitride film, the capacity of the bit line with respect to the word line must be increased. Absent.
[0008]
An object of the present invention is to provide a technique capable of reducing the bit line capacity in a DRAM with a reduced memory cell size.
[0009]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0010]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
Forming a plurality of gate electrodes including a refractory metal film whose sidewalls are silicided on a semiconductor substrate;
Converting the silicidized refractory metal film side walls into a silicon oxide film;
Forming a source or drain on the surface of the semiconductor substrate located between two adjacent gate electrodes;
Forming a first insulating film on the semiconductor substrate including the gate electrode;
Forming a second insulating film on the first insulating film;
Forming a contact hole exposing the source or drain by etching using a difference in etching rate between the first insulating film and the second insulating film;
Forming a conductive layer in the contact hole;
It is characterized by having.
In addition, the step of forming a plurality of gate electrodes including a refractory metal film whose sidewalls are silicided on the semiconductor substrate,
Forming a plurality of gate electrodes including a refractory metal film with exposed sidewalls on the semiconductor substrate;
Introducing silicon ions into the exposed sidewall of the refractory metal film, or covering the exposed sidewall of the refractory metal film with a silicon layer;
A step of silicidizing the sidewall of the refractory metal film by heat-treating the semiconductor substrate.
In addition, the step of forming a plurality of gate electrodes including a refractory metal film whose sidewalls are silicided on the semiconductor substrate,
Forming a refractory metal film on the semiconductor substrate;
Forming a mask on the refractory metal film;
Introducing silicon ions into the refractory metal film exposed from the mask, or forming a silicon layer on the exposed surface of the refractory metal film;
Siliciding the refractory metal film exposed from the mask and the refractory metal film located immediately below the side wall of the mask to the bottom by heat-treating the semiconductor substrate;
Using the mask as an etching mask, and removing the silicided refractory metal film exposed from the mask by etching.
Further, the first insulating film is a silicon nitride film, and the second insulating film is a silicon oxide film.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0012]
(Embodiment 1)
A manufacturing method of the DRAM according to the present embodiment will be described in the order of steps with reference to FIGS.
[0013]
First, as shown in FIG. 1, an
[0014]
Next, an n-type impurity, for example, P (phosphorus) is ion-implanted into the
[0015]
Next, as shown in FIG. 2, a gate electrode
[0016]
Next, as shown in FIG. 3, by patterning the
[0017]
Next, as shown in FIG. 5, the
[0018]
Next, as shown in FIG. 6, the conductive film 6 (
[0019]
When the above dry etching is performed, the
[0020]
When the thermal oxidation is performed, as shown in FIG. 7, the
[0021]
Next, as shown in FIG. 8, an n-type impurity, for example, P (phosphorus) is ion-implanted into the p-
[0022]
Next, as shown in FIG. 9, a
[0023]
Next, as shown in FIG. 10, after depositing the
[0024]
Next, as shown in FIG. 11, plugs 18 are formed inside the contact holes 16 and 17. The
[0025]
Next, as shown in FIG. 12, after depositing a
[0026]
Next, a through
[0027]
Next, as shown in FIG. 13, the bit line BL is formed on the
[0028]
Thus, according to the present embodiment, the sidewall of the gate electrode 12 (word line WL) is covered with the laminated film of the
[0029]
As a result, the capacity of the bit line is reduced, so that if the stored charge amount (Cs) of the memory cell is the same, the amplitude of the voltage detected by the sense amplifier increases, the noise margin is expanded, and the refresh time interval is increased. Can be lengthened. In addition, since the refresh time interval becomes longer, power consumption can be reduced.
[0030]
Further, since the number of memory cells connected to one bit line can be increased, the number of memory arrays can be reduced. That is, since the number of sense amplifier arrays can be reduced, the chip area can be reduced and the number of chips acquired per wafer can be increased.
[0031]
(Embodiment 2)
A DRAM manufacturing method according to this embodiment will be described in the order of steps with reference to FIGS.
[0032]
First, a
[0033]
Next, as shown in FIG. 15, the
[0034]
Next, as shown in FIG. 16, after covering the upper part and side wall of the
[0035]
Further, instead of the means for covering the upper part and the side wall of the
[0036]
Next, when the upper part and the side wall of the
[0037]
Next, as shown in FIG. 19, an n-type impurity, for example, P (phosphorus) is ion-implanted into the p-
[0038]
According to the present embodiment, the sidewall of the gate electrode 12 (word line WL) is covered with the laminated film of the
[0039]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0040]
For example, in the first embodiment, silicon ions are implanted into the conductive film 6 (W film 9) in the region exposed by etching the
[0041]
The present invention can be applied not only to a general-purpose DRAM but also to a system LSI in which a DRAM and a logic LSI are mixedly mounted.
[0042]
【The invention's effect】
Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0043]
According to the present invention, the sidewall of the gate electrode (word line) is covered with the laminated film of the silicon nitride film and the silicon oxide layer having a smaller dielectric constant, thereby preventing the formation of the contact hole by self-alignment. Therefore, it is possible to reduce the capacity of the bit line with respect to the word line.
[Brief description of the drawings]
FIG. 1 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM according to a first embodiment of the present invention;
FIG. 2 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM according to the first embodiment of the present invention;
FIG. 3 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM according to the first embodiment of the present invention;
FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM according to the first embodiment of the present invention;
FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM according to the first embodiment of the present invention;
6 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the DRAM according to the first embodiment of the present invention; FIG.
FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM according to the first embodiment of the present invention;
FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the DRAM according to the first embodiment of the present invention;
FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the DRAM according to the first embodiment of the present invention;
FIG. 10 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the DRAM according to the first embodiment of the present invention;
FIG. 11 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the DRAM according to the first embodiment of the present invention;
FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to the first embodiment of the present invention;
13 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the DRAM according to the first embodiment of the invention; FIG.
FIG. 14 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM which is a second embodiment of the present invention;
FIG. 15 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM which is a second embodiment of the present invention;
FIG. 16 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM which is a second embodiment of the present invention;
FIG. 17 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM which is a second embodiment of the present invention;
FIG. 18 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM which is a second embodiment of the present invention;
FIG. 19 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM which is a second embodiment of the present invention;
[Explanation of symbols]
DESCRIPTION OF
14
WL Word line
Claims (4)
前記シリサイド化された高融点金属膜の側壁を酸化シリコン膜に変換する工程と、 Converting the silicidized refractory metal film side walls into a silicon oxide film;
隣接した2つの前記ゲート電極間に位置する前記半導体基板の表面にソースもしくはドレインを形成する工程と、 Forming a source or drain on the surface of the semiconductor substrate located between two adjacent gate electrodes;
前記ゲート電極を含む前記半導体基板上に第1の絶縁膜を形成する工程と、 Forming a first insulating film on the semiconductor substrate including the gate electrode;
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、 Forming a second insulating film on the first insulating film;
前記第1の絶縁膜及び前記第2の絶縁膜とのエッチングレートの差を利用したエッチングによって、前記ソースもしくはドレインを露出させるコンタクトホールを形成する工程と、 Forming a contact hole exposing the source or drain by etching using a difference in etching rate between the first insulating film and the second insulating film;
前記コンタクトホール内に導電層を形成する工程と、 Forming a conductive layer in the contact hole;
を有することを特徴とする半導体集積回路装置の製造方法。A method for manufacturing a semiconductor integrated circuit device, comprising:
前記半導体基板上に、側壁が露出した高融点金属膜を含む複数のゲート電極を形成する工程と、 Forming a plurality of gate electrodes including a refractory metal film with exposed sidewalls on the semiconductor substrate;
露出した前記高融点金属膜の側壁にシリコンイオンを導入するか、あるいは露出した前記高融点金属膜の側壁をシリコン層で被覆する工程と、 Introducing silicon ions into the exposed sidewall of the refractory metal film, or covering the exposed sidewall of the refractory metal film with a silicon layer;
前記半導体基板を熱処理することによって、前記高融点金属膜の側壁をシリサイド化する工程とを有することを特徴とする請求項1記載の半導体集積回路装置の製造方法。 2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, further comprising the step of silicidizing a side wall of the refractory metal film by heat-treating the semiconductor substrate.
前記半導体基板上に、高融点金属膜を形成する工程と、 Forming a refractory metal film on the semiconductor substrate;
前記高融点金属膜上にマスクを形成する工程と、 Forming a mask on the refractory metal film;
前記マスクから露出した前記高融点金属膜にシリコンイオンを導入するか、あるいは露出した前記高融点金属膜の表面にシリコン層を形成する工程と、 Introducing silicon ions into the refractory metal film exposed from the mask, or forming a silicon layer on the exposed surface of the refractory metal film;
前記半導体基板を熱処理することによって、前記マスクから露出した前記高融点金属膜及び前記マスクの側壁直下に位置する前記高融点金属膜をその底部までシリサイド化する工程と、 Siliciding the refractory metal film exposed from the mask and the refractory metal film located immediately below the side wall of the mask to the bottom by heat-treating the semiconductor substrate;
前記マスクをエッチングマスクにして、前記マスクから露出したシリサイド化された前記高融点金属膜をエッチング除去する工程とを有することを特徴とする請求項1記載の半導体集積回路装置の製造方法。 2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, further comprising: etching away the silicided refractory metal film exposed from the mask using the mask as an etching mask.
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