KR20010111864A - Capacitor in dynamic random access memory device and method of manufacturing the same - Google Patents
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Abstract
반도체 메모리 장치의 캐패시터 및 그 제조방법이 개시되어 있다. 상기 캐패시터는 반도체 기판 상에 형성되고 기판의 일부분을 노출시키면서 전극형성 영역의 중앙부에 형성된 노드 콘택홀 및 전극형성 영역의 외부로 확장되어 노드 콘택홀의 주변에 형성된 홈을 갖는 절연층, 노드 콘택홀을 매립하는 콘택 플러그, 콘택 플러그와 접촉하면서 절연층 상에 형성되고 그 바닥면의 주변부가 홈의 내면을 따라 깊이 방향으로 굴곡되어 콘택 플러그의 상부면보다 낮은 프로파일을 가지며 바닥면의 주변부 엣지가 홈의 내면을 따라 전극형성 영역의 외부로 돌출되도록 형성된 실린더형 스토리지 전극, 및 실린더형 스토리지 전극 상에 순차적으로 형성된 유전체층 및 플레이트 전극을 구비한다. 스토리지 전극 바닥의 표면적이 확장되어 축적용량을 증가시킬 수 있으며, 스토리지 전극과 콘택 플러그와의 오정렬 마진을 충분히 확보할 수 있다.Disclosed are a capacitor of a semiconductor memory device and a method of manufacturing the same. The capacitor is formed on the semiconductor substrate and exposes a portion of the substrate, the node contact hole formed in the center of the electrode forming region and the insulating layer having a groove formed around the node contact hole extending to the outside of the electrode forming region, the node contact hole A buried contact plug, which is formed on the insulating layer in contact with the contact plug, has a periphery of the bottom surface bent in a depth direction along the inner surface of the groove to have a profile lower than the top surface of the contact plug, and the peripheral edge of the bottom surface is the inner surface of the groove. And a cylindrical storage electrode formed to protrude out of the electrode forming region, and a dielectric layer and a plate electrode sequentially formed on the cylindrical storage electrode. The surface area of the bottom of the storage electrode can be expanded to increase the storage capacity, and sufficient margin of misalignment between the storage electrode and the contact plug can be obtained.
Description
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치의 실린더형 캐패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a cylindrical capacitor of a dynamic random access memory (DRAM) device and a method of manufacturing the same.
근래에 컴퓨터가 급속히 보급되면서 반도체 장치들에 대한 수요도 크게 증가하고 있다. 반도체 장치들은 그 기능적인 면에 있어 높은 축적용량을 가지면서 고속 동작이 요구되어진다. 이를 위하여 메모리 장치의 집적도, 응답속도 및 신뢰성을 향상시키기 위한 공정기술들이 개발되어 왔다.In recent years, with the rapid spread of computers, the demand for semiconductor devices has increased greatly. Semiconductor devices are required for high speed operation with high accumulation capacity in terms of their functionality. To this end, process technologies for improving the integration, response speed, and reliability of memory devices have been developed.
현재, 반도체 메모리 장치로서는 정보의 입력과 출력이 자유로우면서도 고용량을 갖는 DRAM 장치가 범용적으로 이용되고 있다. DRAM 장치는 일반적으로 전하의 형태로 정보 데이타를 저장하는 메모리셀 영역과 데이터의 입출력을 위한 주변 회로 영역으로 구성된다. DRAM 장치는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 캐패시터(storage capacitor)를 구비하는 경우가 일반적이다.At present, as a semiconductor memory device, a DRAM device having a high capacity while freely inputting and outputting information is widely used. DRAM devices generally comprise a memory cell region for storing information data in the form of charge and a peripheral circuit region for inputting and outputting data. DRAM devices typically have one access transistor and one storage capacitor.
이러한 캐패시터는 집적도의 증가가 요구되는 메모리 장치에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 캐패시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다. 실제로, 기판 상에서 캐패시터가 차지하는 수평 면적은 증가시키지 않은 상태에서 캐패시터의 축적용량을 향상시키는 것이 과제로 되고 있다.These capacitors must be further reduced in size to accommodate memory devices that require increased density. Therefore, manufacturing a capacitor having a reduced size and a high accumulation capacity has become a more important problem. In fact, it is a problem to improve the storage capacity of the capacitor without increasing the horizontal area occupied by the capacitor on the substrate.
캐패시터의 기술 변화를 공정순서 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bit-line) 구조에서 비트라인 형성 후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조로 변경되었다. 상기 COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 캐패시터의 축적용량을 증대시키는데 우수한 장점을 갖는다.In terms of process order, the technology change of the capacitor has been changed from the CUB (Capacitor Under Bit-line) structure in which the capacitor is formed before the formation of the bit line. . Since the COB structure forms the capacitor after the bit line is formed in comparison with the CUB structure, it is possible to form the capacitor regardless of the margin of the bit line, thereby having an excellent advantage in increasing the storage capacity of the capacitor in a limited area.
일반적으로, 캐패시터의 축적용량 C는In general, the storage capacity C of the capacitor
의 식으로 구해진다. 여기서,및는 각기 진공 중에서의 유전율 및 캐패시터 유전체막의 유전율을 의미하며, A는 캐패시터의 유효면적을 나타내고, d는 유전체막의 두께를 의미한다.Obtained by the equation here, And Denotes the dielectric constant in the vacuum and the dielectric constant of the capacitor dielectric film, A denotes the effective area of the capacitor, and d denotes the thickness of the dielectric film.
상기 식으로부터 알 수 있듯이, 축적용량을 향상시키기 위해서는 높은 유전율을 갖는 유전체막을 형성하는 방법, 캐패시터의 유효면적을 증가시키는 방법, 그리고 유전체막의 두께를 감소시키는 방법 등을 고려할 수 있다.As can be seen from the above equation, in order to improve the storage capacity, a method of forming a dielectric film having a high dielectric constant, a method of increasing the effective area of a capacitor, and a method of reducing the thickness of the dielectric film can be considered.
그러나, 유전체막의 두께를 감소시키는 방법은 현재와 같이 고집적된 메모리 장치에 적용되기에는 한계가 있다. 또한, 비록 높은 유전율을 갖는 유전체 물질과 이러한 물질을 이용하여 유전체막을 형성하는 공정들이 널리 알려져 있지만, 반도체 장치의 양산에 적합한 유전체의 선택에 있어서 질화물을 제외한 나머지 유전체를 현재의 공정에 채택하기에는 어려움이 많다.However, the method of reducing the thickness of the dielectric film is limited to be applied to the highly integrated memory device as it is today. In addition, although dielectric materials having high permittivity and processes for forming dielectric films using such materials are widely known, it is difficult to adopt dielectrics other than nitride in current processes in selecting a dielectric suitable for mass production of semiconductor devices. many.
따라서, 현재의 반도체 장치의 제조공정의 제반상황을 고려할 때, 캐패시터의 유효면적의 증가를 통하여 축적용량을 향상시키는 방법이 가장 적합한 것으로 평가될 수 있다. 이 방법에 의하면 초기의 평면 캐패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 캐패시터 구조로 변화되고 있으며, 스택형 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다. 예를 들면, 미합중국 특허 제5,656,536호에는 왕관 형상의 적층형 캐패시터가 제시되어 있고, 미합중국 특허 제5,716,884호 및 제5,807,782호에는 핀 형상의 적층형 캐패시터가 제시되어 있다.Therefore, considering the current situation in the manufacturing process of the current semiconductor device, a method of improving the storage capacity through increasing the effective area of the capacitor can be evaluated as the most suitable. According to this method, the planar capacitor structure is shifted from the initial planar capacitor structure to the stack type or trench type capacitor structure, and in the stacked capacitor structure, the area of the storage electrode such as the cylindrical capacitor or the fin type capacitor is increased. Technological changes have been made with the structure to make it possible. For example, US Pat. No. 5,656,536 shows a crown-shaped stacked capacitor and US Pat. Nos. 5,716,884 and 5,807,782 show a pin-shaped stacked capacitor.
이와는 달리 미합중국 특허 제5,877,052호에는 스토리지 전극의 상부에 반구형 실리콘 그레인(Hemispherical Grain; HSG)을 형성하여 캐패시터의 축적용량을 증가시키는 방법이 개시되어 있다.In contrast, US Pat. No. 5,877,052 discloses a method of increasing the storage capacity of a capacitor by forming a hemispherical silicon grain (HSG) on top of a storage electrode.
또한, 미합중국 특허 제5,956,587호에는 상술한 방법들을 결합하여 실린더형 스토리지 전극의 상부에 HSG층을 형성하는 방법이 개시되어 있다.In addition, US Pat. No. 5,956,587 discloses a method of combining the aforementioned methods to form an HSG layer on top of a cylindrical storage electrode.
도 1a 내지 도 1d는 미합중국 특허공보 제5,956,587호에 개시되어 있는 COB구조의 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor having a COB structure disclosed in US Pat. No. 5,956,587.
도 1a를 참조하면, 트랜지스터 및 비트라인과 같은 소자 구조물이 형성되어 있는 반도체 기판(도시하지 않음) 상에 산화물로 이루어진 절연층(30)을 형성한다. 상기 절연층(30) 상에 질화물로 이루어진 식각 장벽층(etch barrier layer)(34)을 형성한 후, 사진식각 공정에 의해 식각 장벽층(34) 및 절연층(30)을 식각하여 기판의 도전성 영역, 예컨대 트랜지스터의 소오스 영역을 노출시키는 콘택홀(40)을 형성한다. 이어서, 상기 콘택홀(40)을 채우도록 도핑된 폴리실리콘을 증착하고 이를 에치백하여 상기 콘택홀(40)의 내부에 콘택 플러그(42)를 형성한다.Referring to FIG. 1A, an insulating layer 30 made of an oxide is formed on a semiconductor substrate (not shown) in which device structures such as transistors and bit lines are formed. After forming an etch barrier layer 34 made of nitride on the insulating layer 30, the etching barrier layer 34 and the insulating layer 30 are etched by a photolithography process to thereby conduct the substrate. A contact hole 40 exposing a region, for example, a source region of the transistor, is formed. Next, polysilicon doped to fill the contact hole 40 is deposited and etched back to form a contact plug 42 in the contact hole 40.
상기 콘택 플러그(42) 및 식각 장벽층(34) 상에 평탄화층(44)을 형성한 후, 사진식각 공정으로 상기 평탄화층(44)을 식각하여 콘택 플러그(42) 및 그 주변의 식각 장벽층(34)을 노출시키는 홀(도 2의 참조부호 46)을 형성한다. 그러면, 평탄화층(44)은 홀(46)을 갖는 평탄화층 잔류물(44a)로서 잔류하게 된다.After forming the planarization layer 44 on the contact plug 42 and the etch barrier layer 34, the planarization layer 44 is etched by a photolithography process to etch the contact plug 42 and the etch barrier layer around the contact plug 42 and the etch barrier layer 34. A hole (reference 46 in FIG. 2) exposing 34 is formed. The planarization layer 44 then remains as a planarization layer residue 44a having holes 46.
도 1b를 참조하면, 노출된 식각 장벽층(34) 및 콘택 플러그(42), 그리고 평탄화층 잔류물(44a)의 측벽 및 상면 상에 도핑된 폴리실리콘을 증착하여 제1 도전층(50)을 형성한다. 이어서, 상기 제1 도전층(50) 상에 HSG층(52)을 형성한다.Referring to FIG. 1B, the first conductive layer 50 is deposited by depositing doped polysilicon on the exposed etch barrier layer 34 and the contact plug 42 and the sidewalls and the top surface of the planarization layer residue 44a. Form. Subsequently, an HSG layer 52 is formed on the first conductive layer 50.
도 1c를 참조하면, HSG층(52)이 형성되어 있는 제1 도전층(50) 상에 희생층(54)을 형성하여 상기 홀(46)을 매립한다. 이어서, 상기 평탄화층 잔류물(44a)의 상부 표면 위의 제1 도전층(50)이 노출될 때까지 희생층(54)을 에치백한다. 그러면, 상기 홀(46) 내에는 희생층 잔류물(54a)이 잔류한다.Referring to FIG. 1C, the sacrificial layer 54 is formed on the first conductive layer 50 on which the HSG layer 52 is formed to fill the hole 46. The sacrificial layer 54 is then etched back until the first conductive layer 50 on the top surface of the planarization layer residue 44a is exposed. Then, the sacrificial layer residue 54a remains in the hole 46.
도 1d를 참조하면, 에치백 공정을 계속 진행하여 상기 희생층 잔류물(54a)의상부와 평탄화층 잔류물(44a)의 상부 표면까지 제1 도전층(50)을 제거한다. 이어서, 상기 희생층 잔류물(54a) 및 평탄화층 잔류물(44a)을 선택적으로 제거하여 HSG층 패턴(52a)과 제1 도전층 패턴(50a)으로 이루어진 실린더형 스토리지 전극(53)을 형성한다.Referring to FIG. 1D, the etch back process is continued to remove the first conductive layer 50 to the top of the sacrificial layer residue 54a and to the top surface of the planarization layer residue 44a. Subsequently, the sacrificial layer residue 54a and the planarization layer residue 44a are selectively removed to form a cylindrical storage electrode 53 including the HSG layer pattern 52a and the first conductive layer pattern 50a. .
상술한 종래 방법에 의하면, 스토리지 전극 자체의 표면 면적을 확장시키는 것을 고려하지 않고 실린더형 또는 왕관형 등과 같이 캐패시터의 구조 변경을 통해서만 면적의 확장을 의도하고 있기 때문에 축적용량을 증가시키는데에는 한계가 있다. 또한, HSG 성장 공정에서는 인접한 스토리지 전극 간의 브리지(bridge) 발생을 방지하기 위해서 스토리지 전극과 스토리지 전극 간의 스페이스 확보가 매우 중요하다. 그러나, 소자의 설계 크기가 작아짐에 따라 스토리지 전극들 간의 스페이스 임계치수(critical dimension; CD)가 작아질 뿐만 아니라, 스토리지 전극의 단축 방향 길이도 작아지게 된다. 이에 따라, 스토리지 전극의 내벽에 HSG층을 성장시키는 것이 불가능하게 된다.According to the conventional method described above, there is a limit in increasing the storage capacity because the area is intended to be expanded only by changing the structure of the capacitor such as a cylinder or a crown without considering the expansion of the surface area of the storage electrode itself. . In addition, in the HSG growth process, it is very important to secure a space between the storage electrode and the storage electrode in order to prevent a bridge between adjacent storage electrodes. However, as the design size of the device becomes smaller, not only the space critical dimension (CD) between the storage electrodes becomes smaller, but also the shorter length of the storage electrode becomes smaller. This makes it impossible to grow the HSG layer on the inner wall of the storage electrode.
한편, 미합중국 특허 제6,015,983호 및 일본특개평 10-135421호에는 스토리지 전극의 바닥면이 콘택 플러그의 상부면보다 낮은 프로파일을 갖도록 스토리지 전극을 형성하여 유효 캐패시터 면적을 확장시키는 방법들이 개시되어 있다.On the other hand, US Patent No. 6,015,983 and Japanese Patent Laid-Open No. Hei 10-135421 disclose a method of extending the effective capacitor area by forming the storage electrode such that the bottom surface of the storage electrode has a lower profile than the top surface of the contact plug.
도 2a 내지 도 2d는 일본특개평 10-135421호에 개시되어 있는 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor disclosed in Japanese Patent Laid-Open No. 10-135421.
도 2a를 참조하면, 트랜지스터 및 비트라인과 같은 소자 구조물이 형성되어 있는 반도체 기판(도시하지 않음) 상에 산화물로 이루어진 층간절연층(14)을 형성한 후, 사진식각 공정에 의해 상기 층간절연층(14)을 식각하여 기판의 도전성 영역, 예컨대 트랜지스터의 소오스 영역을 노출시키는 콘택홀(10)을 형성한다. 이어서, 콘택홀(10)을 채우도록 도핑된 폴리실리콘을 증착하고 이를 에치백하여 상기 콘택홀(10)의 내부에 콘택 플러그(12)를 형성한다.Referring to FIG. 2A, an interlayer insulating layer 14 made of oxide is formed on a semiconductor substrate (not shown) in which device structures such as transistors and bit lines are formed, and then the interlayer insulating layer is formed by a photolithography process. The 14 is etched to form a contact hole 10 exposing a conductive region of the substrate, for example, a source region of the transistor. Next, polysilicon doped to fill the contact hole 10 is deposited and etched back to form a contact plug 12 in the contact hole 10.
상기 콘택 플러그(12) 및 층간절연층(14) 상에 산화막(16)을 형성한 후, 사진공정을 통해 상기 산화막(16) 상에 전극형성 영역(도 2d의 A 참조)을 정의하기 위한 포토레지스트 패턴(18)을 형성한다.After forming the oxide film 16 on the contact plug 12 and the interlayer insulating layer 14, a photo for defining an electrode forming region (see A in Fig. 2d) on the oxide film 16 through a photographic process The resist pattern 18 is formed.
도 2b를 참조하면, 상기 포토레지스트 패턴(18)을 식각 마스크로 이용하여 상기 산화막(16) 및 상기 층간절연층(14)의 일부분을 반응성 이온식각(reactive ion etching; RIE) 방법으로 식각하여 상기 콘택 플러그(12)의 상부 측면을 노출시키는 홀(19)을 형성한다.Referring to FIG. 2B, a portion of the oxide layer 16 and the interlayer insulating layer 14 are etched by using a reactive ion etching (RIE) method using the photoresist pattern 18 as an etching mask. A hole 19 is formed to expose the upper side of the contact plug 12.
도 2c를 참조하면, 에싱 및 스트립 방법으로 상기 포토레지스트 패턴(18)을 제거한 후, 홀(19)의 내면, 콘택 플러그(12)의 표면 및 산화막 잔류물(16a) 상에 도핑된 폴리실리콘을 증착하여 도전층(20)을 형성한다.Referring to FIG. 2C, after removing the photoresist pattern 18 by an ashing and stripping method, polysilicon doped onto the inner surface of the hole 19, the surface of the contact plug 12, and the oxide residue 16a is removed. The vapor deposition is performed to form the conductive layer 20.
이어서, 상기 도전층(20) 상에 포토레지스트층을 형성한 후, 상기 산화막 잔류물(16a)의 상부 표면이 노출될 때까지 포토레지스트층을 에치백한다. 그러면, 상기 홀(19) 내에 포토레지스트층 잔류물(21)이 잔류한다.Subsequently, after forming a photoresist layer on the conductive layer 20, the photoresist layer is etched back until the upper surface of the oxide residue 16a is exposed. Then, the photoresist layer residue 21 remains in the hole 19.
계속해서, 에치백 공정을 진행하여 산화막 잔류물(16a)의 상부 표면까지 도전층(20)을 제거한다.Subsequently, an etch back process is performed to remove the conductive layer 20 to the upper surface of the oxide residue 16a.
도 2d를 참조하면, 상기 포토레지스트층 잔류물(21) 및 산화막 잔류물(21)을선택적으로 제거하여 상기 도전층으로 이루어진 실린더형 스토리지 전극(20a)을 형성한다. 이어서, 상기 스토리지 전극(20a) 상에 유전체층(22) 및 플레이트 전극(24)을 순차적으로 형성한다.Referring to FIG. 2D, the photoresist layer residue 21 and the oxide residue 21 are selectively removed to form a cylindrical storage electrode 20a formed of the conductive layer. Subsequently, the dielectric layer 22 and the plate electrode 24 are sequentially formed on the storage electrode 20a.
상술한 일본특개평 10-135421호에 개시되어 있는 종래 방법에 의하면, 콘택 플러그(12)의 상부 측면을 노출시키는 홀(19)을 형성하여 스토리지 전극(20a)의 바닥면을 콘택 플러그(12)의 상부면보다 낮게 형성함으로써 스토리지 전극(20a)의 표면적을 확장시킬 수 있다.According to the conventional method disclosed in Japanese Patent Application Laid-Open No. 10-135421, the hole 19 exposing the upper side surface of the contact plug 12 is formed so that the bottom surface of the storage electrode 20a can be contacted with the contact plug 12. The surface area of the storage electrode 20a can be extended by forming lower than an upper surface of the storage electrode 20a.
상술한 종래 방법에 의하면, 홀(19)의 깊이를 증가시킬수록 스토리지 전극(20a)의 표면적을 더욱 확장시킬 수 있지만, 이 경우 스토리지 전극(20a)과 그 하부의 소자 구조물, 예컨대 비트라인 간의 충분한 절연을 확보하기 위해서 층간절연층(14)의 두께를 증가시켜야 한다. 따라서, 기판 상의 단차가 증가하여 후속 사진공정의 마진이 부족해지는 문제가 있다.According to the above-described conventional method, as the depth of the hole 19 is increased, the surface area of the storage electrode 20a can be further extended, but in this case, sufficient space between the storage electrode 20a and the device structure below it, for example, the bit line, is sufficient. In order to ensure insulation, the thickness of the interlayer insulating layer 14 must be increased. Accordingly, there is a problem that the step on the substrate increases, so that the margin of the subsequent photographic process is insufficient.
또한, 상술한 종래 방법에 의하면, 이웃하는 스토리지 전극들을 서로 분리시키기 위한 전극분리 영역(도 2d의 B 참조)을 캐패시터 면적으로 활용할 수 없기 때문에 축적용량을 증가시키는데에는 한계가 있다.In addition, according to the conventional method described above, there is a limit in increasing the storage capacity because the electrode separation region (see B of FIG. 2D) for separating the neighboring storage electrodes from each other cannot be utilized as the capacitor area.
따라서, 본 발명의 제1 목적은 이웃하는 스토리지 전극들을 분리시키기 위한 전극분리 영역의 일부분을 캐패시터 면적으로 사용하여 축적용량을 증가시킬 수 있는 반도체 메모리 장치의 캐패시터를 제공하는데 있다.Accordingly, a first object of the present invention is to provide a capacitor of a semiconductor memory device capable of increasing a storage capacity by using a portion of an electrode isolation region for separating neighboring storage electrodes as a capacitor area.
본 발명의 제2 목적은 이웃하는 스토리지 전극들을 분리시키기 위한 전극분리 영역의 일부분을 캐패시터 면적으로 사용하여 축적용량을 증가시킬 수 있는 반도체 메모리 장치의 캐패시터 제조방법을 제공하는데 있다.It is a second object of the present invention to provide a method of manufacturing a capacitor of a semiconductor memory device capable of increasing a storage capacity by using a portion of an electrode separation region for separating neighboring storage electrodes as a capacitor area.
본 발명의 제3 목적은 COB 구조를 갖는 반도체 메모리 장치에 있어서 이웃하는 스토리지 전극들을 분리시키기 위한 전극분리 영역의 일부분을 캐패시터 면적으로 사용하여 축적용량을 증가시킬 수 있는 캐패시터의 제조방법을 제공하는데 있다.It is a third object of the present invention to provide a method of manufacturing a capacitor in which a storage capacity can be increased by using a portion of an electrode isolation region for separating a neighboring storage electrode as a capacitor area in a semiconductor memory device having a COB structure. .
도 1a 내지 도 1d는 종래 방법에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor by a conventional method.
도 2a 내지 도 2d는 종래의 다른 방법에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도들이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor according to another conventional method.
도 3은 본 발명에 의한 실린더형 캐패시터를 갖는 DRAM 셀의 단면도이다.3 is a cross-sectional view of a DRAM cell having a cylindrical capacitor according to the present invention.
도 4는 도 3에 도시한 실린더형 스토리지 전극의 확대도이다.FIG. 4 is an enlarged view of the cylindrical storage electrode shown in FIG. 3.
도 5a 내지 도 5h는 본 발명의 제1 실시예에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도들이다.5A to 5H are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor according to a first embodiment of the present invention.
도 6은 본 발명의 제2 실시예에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도이다.6 is a cross-sectional view illustrating a method of manufacturing a DRAM cell capacitor according to a second embodiment of the present invention.
도 7은 본 발명의 제3 실시예에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도이다.7 is a cross-sectional view illustrating a method of manufacturing a DRAM cell capacitor according to a third embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 102 : 필드 산화막100 semiconductor substrate 102 field oxide film
104 : 랜딩 패드 106 : 층간절연층104: landing pad 106: interlayer insulating layer
109 : 비트라인 110 : 절연층109: bit line 110: insulating layer
112 : 노드 콘택홀 114 : 콘택 플러그112: node contact hole 114: contact plug
116 : 식각 저지층 118 : 주형층116: etch stop layer 118: template layer
119 : 홈 120a : 스토리지 전극119: groove 120a: storage electrode
122 : 희생층 124 : 유전체층122: sacrificial layer 124: dielectric layer
126 : 플레이트 전극 130 : 개구부126 plate electrode 130 opening
본 발명의 제1 목적을 달성하기 위하여, 본 발명에 의하면, 반도체 기판 상에 형성되고, 상기 반도체 기판의 일부분을 노출시키면서 전극형성 영역의 중앙부에 형성되어 있는 노드 콘택홀, 및 상기 전극형성 영역의 외부로 확장되어 상기 노드 콘택홀의 주변에 형성된 홈을 갖는 절연층; 상기 노드 콘택홀을 매립하는 콘택 플러그; 상기 콘택 플러그와 접촉하면서 상기 절연층 상에 형성되고, 그 바닥면의 주변부가 상기 홈의 내면을 따라 깊이 방향으로 굴곡되어 상기 콘택 플러그의 상부면보다 낮은 프로파일을 가지고 상기 바닥면의 주변부 엣지가 상기 홈의 내면을 따라 상기 전극형성 영역의 외부로 돌출되도록 형성된 실린더형 스토리지 전극; 및 실린더형 스토리지 전극 상에 순차적으로 형성된 유전체층 및 플레이트 전극을 구비하는 반도체 메모리 장치의 캐패시터가 제공된다.In order to achieve the first object of the present invention, according to the present invention, a node contact hole is formed on a semiconductor substrate and is formed in a central portion of an electrode formation region while exposing a portion of the semiconductor substrate, An insulation layer extending outwardly and having a groove formed around the node contact hole; A contact plug filling the node contact hole; A peripheral portion of the bottom surface is bent in a depth direction along the inner surface of the groove while contacting the contact plug, and has a lower profile than the top surface of the contact plug, and the peripheral edge of the bottom surface is the groove. A cylindrical storage electrode formed to protrude out of the electrode forming region along an inner surface of the cylindrical storage electrode; And a dielectric layer and a plate electrode sequentially formed on the cylindrical storage electrode.
본 발명의 제2 목적을 달성하기 위한 반도체 메모리 장치의 캐패시터 제조방법에 의하면, 반도체 기판 상에 절연층을 형성하고 상기 절연층을 식각하여 전극형성 영역의 중앙부에 기판의 일부분을 노출시키는 노드 콘택홀을 형성한다. 상기 노드 콘택홀을 매립하하는 콘택 플러그를 형성한다. 콘택 플러그 및 절연층 상에 캐패시터 형성을 위한 주형층(mold layer)을 형성한다. 주형층을 식각하여 상기 콘택 플러그 및 그 주변의 상기 절연층 일부분을 노출시키는 개구부를 형성한다. 상기 개구부에 의해 노출된 절연층의 콘택 플러그의 주변부를 식각하여 콘택 플러그의 주변부에 상기 전극형성 영역의 외부로 확장되는 홈을 형성한다. 주형층 잔류물의 측벽, 홈의 내면 및 콘택 플러그의 표면 상에 연속적으로 형성되고, 그 바닥면의 주변부가 상기 홈의 내면을 따라 깊이 방향으로 굴곡되어 상기 콘택 플러그의 상부면보다 낮은 프로파일을 가지고 상기 바닥면의 주변부 엣지가 상기 홈의 내면을 따라 상기 전극형성 영역의 외부로 돌출된 실린더형 스토리지 전극을 형성한다. 실린더형 스토리지 전극 상에 유전체층 및 플레이트 전극을 순차적으로 형성한다.According to a method of manufacturing a capacitor of a semiconductor memory device for achieving the second object of the present invention, a node contact hole for forming an insulating layer on a semiconductor substrate and etching the insulating layer to expose a portion of the substrate in the center of the electrode formation region To form. A contact plug for filling the node contact hole is formed. A mold layer for forming a capacitor is formed on the contact plug and the insulating layer. The mold layer is etched to form an opening that exposes the contact plug and a portion of the insulating layer around it. The peripheral portion of the contact plug of the insulating layer exposed by the opening is etched to form a groove extending to the outside of the electrode forming region at the peripheral portion of the contact plug. Continuously formed on the sidewall of the mold layer residue, the inner surface of the groove and the surface of the contact plug, and the periphery of the bottom surface is bent in a depth direction along the inner surface of the groove to have a lower profile than the upper surface of the contact plug; A peripheral edge of the surface forms a cylindrical storage electrode protruding out of the electrode forming region along the inner surface of the groove. A dielectric layer and a plate electrode are sequentially formed on the cylindrical storage electrode.
본 발명의 제3 목적을 달성하기 위한 반도체 메모리 장치의 캐패시터 제조방법은, 반도체 기판 상에 캐패시터 노드 콘택 영역과 비트라인 콘택 영역을 갖는 트랜지스터 및 상기 비트라인 콘택 영역과 전기적으로 접촉하는 비트라인을 포함하는 소자 구조물을 형성한다. 소자 구조물 및 반도체 기판 상에 절연층을 형성하고, 상기 절연층을 식각하여 전극형성 영역의 중앙부에 상기 캐패시터 노드 콘택 영역을 노출시키는 노드 콘택홀을 형성한다. 노드 콘택홀을 매립하고 상기 캐패시터 노드 콘택 영역과 전기적으로 접촉하는 콘택 플러그를 형성한다. 콘택 플러그 및 절연층 상에 주형층을 형성한다. 주형층을 식각하여 상기 콘택 플러그 및 그 주변의 상기 절연층 일부분을 노출시키는 개구부를 형성한다. 상기 개구부에 의해 노출된 절연층의 콘택 플러그의 주변부를 식각하여 콘택 플러그의 주변부에 상기 전극형성 영역의 외부로 확장되는 홈을 형성한다. 주형층 잔류물의 측벽, 홈의 내면 및 콘택 플러그의 표면 상에 연속적으로 형성되고, 그 바닥면의 주변부가 상기 홈의 내면을 따라 깊이 방향으로 굴곡되어 상기 콘택 플러그의 상부면보다 낮은 프로파일을 가지고 상기 바닥면의 주변부 엣지가 상기 홈의 내면을 따라 상기 전극형성 영역의 외부로 돌출된 실린더형 스토리지 전극을 형성한다. 실린더형 스토리지 전극 상에 유전체층 및 플레이트 전극을 순차적으로 형성한다.A capacitor manufacturing method of a semiconductor memory device for achieving the third object of the present invention includes a transistor having a capacitor node contact region and a bit line contact region on a semiconductor substrate and a bit line in electrical contact with the bit line contact region. The device structure is formed. An insulating layer is formed on the device structure and the semiconductor substrate, and the insulating layer is etched to form a node contact hole that exposes the capacitor node contact region in the center of the electrode formation region. A contact plug is buried in the node contact hole and in electrical contact with the capacitor node contact area. A mold layer is formed on the contact plug and the insulating layer. The mold layer is etched to form an opening that exposes the contact plug and a portion of the insulating layer around it. The peripheral portion of the contact plug of the insulating layer exposed by the opening is etched to form a groove extending to the outside of the electrode forming region at the peripheral portion of the contact plug. Continuously formed on the sidewall of the mold layer residue, the inner surface of the groove and the surface of the contact plug, and the periphery of the bottom surface is bent in a depth direction along the inner surface of the groove to have a lower profile than the upper surface of the contact plug; A peripheral edge of the surface forms a cylindrical storage electrode protruding out of the electrode forming region along the inner surface of the groove. A dielectric layer and a plate electrode are sequentially formed on the cylindrical storage electrode.
본 발명에 의하면, 실린더형 스토리지 전극의 바닥면의 주변부가 절연층에 형성된 홈의 내면을 따라 깊이 방향으로 굴곡되어 콘택 플러그의 상부면보다 낮은 프로파일을 가지면서, 상기 바닥면의 주변부 엣지가 상기 홈의 내면을 따라 전극형성 영역의 외부, 즉 전극분리 영역의 일부분까지 돌출된다. 따라서, 전극분리 영역의 일부분을 유효 캐패시터 면적으로 활용할 수 있어 축적용량을 크게 증가시킬 수 있으며 스토리지 전극과 콘택 플러그와의 오정렬 마진을 충분히 확보할 수 있다.According to the present invention, the peripheral portion of the bottom surface of the cylindrical storage electrode is bent in the depth direction along the inner surface of the groove formed in the insulating layer has a profile lower than the upper surface of the contact plug, the peripheral edge of the bottom surface of the groove It protrudes along the inner surface to the outside of the electrode formation region, that is to a part of the electrode separation region. Therefore, a part of the electrode separation region can be utilized as the effective capacitor area, which can greatly increase the storage capacity and ensure sufficient misalignment margin between the storage electrode and the contact plug.
또한, 절연층에 형성된 홈에 의해 콘택 플러그의 상부 부위를 스토리지 전극이 감싸게 되므로, 콘택 플러그와 스토리지 전극 간의 접촉 면적이 증가되어 저항이 낮아진다.In addition, since the storage electrode surrounds the upper portion of the contact plug by the groove formed in the insulating layer, the contact area between the contact plug and the storage electrode is increased, thereby lowering the resistance.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 실린더형 캐패시터를 갖는 DRAM 셀의 단면도이다.3 is a cross-sectional view of a DRAM cell having a cylindrical capacitor according to the present invention.
도 3을를 참조하면, 필드 산화막(102)에 의해 소자영역이 한정된 반도체 기판(100) 상에 캐패시터 노드 콘택 영역(103)(예컨대, 트랜지스터의 소오스 영역)을포함하는 소자 구조물이 형성되어 있다. 소자 구조물은 워드라인 및 소오스/드레인 영역을 구비한 MOS 트랜지스터(도시하지 않음), 소오스/드레인 영역에 각각 전기적으로 접촉하는 랜딩 패드(landing pad)(104), 비트라인 콘택 영역(예컨대, 드레인 영역)과 전기적으로 접속되고, 도핑된 폴리실리콘층(107)과 그 상부에 텅스텐 실리사이드층(108)으로 구성된 비트라인(109)을 포함한다. 랜딩 패드(104)는 그 위에 형성되는 콘택홀들의 종횡비(aspect ratio)를 감소시키는 역할을 한다.Referring to FIG. 3, a device structure including a capacitor node contact region 103 (eg, a source region of a transistor) is formed on a semiconductor substrate 100 having a device region defined by a field oxide film 102. The device structure includes a MOS transistor (not shown) having a word line and a source / drain region, a landing pad 104 electrically contacting the source / drain region, and a bit line contact region (eg, a drain region). And a bit line 109 electrically connected to the doped polysilicon layer 107 and having a tungsten silicide layer 108 thereon. The landing pad 104 serves to reduce the aspect ratio of the contact holes formed thereon.
소자 구조물 및 기판(100) 상에는 캐패시터 노드 콘택 영역(103)을 노출시키는 노드 콘택홀(112)을 갖는 절연층(110)이 형성되어 있다. 상기 노드 콘택홀(112)은 전극형성 영역(C)의 중앙부에 형성된다. 본 실시예에서 노드 콘택홀(112)은 캐패시터 노드 콘택 영역(103)에 접촉되어 있는 랜딩 패드(104)를 노출시킨다. 또한, 상기 절연층(110)은 노드 콘택홀(112)의 주변에 형성된 홈(119)을 갖는다. 상기 홈(119)은 절연층(110)의 등방성 식각에 의해 형성되며, 깊이 방향으로 굴곡되고 수평 방향으로 전극형성 영역(C)의 외부, 즉 전극분리 영역(D)의 일부분까지 확장되도록 형성된다.An insulating layer 110 having a node contact hole 112 exposing the capacitor node contact region 103 is formed on the device structure and the substrate 100. The node contact hole 112 is formed in the center of the electrode formation region C. In this embodiment, the node contact hole 112 exposes the landing pad 104 in contact with the capacitor node contact area 103. In addition, the insulating layer 110 has a groove 119 formed around the node contact hole 112. The groove 119 is formed by isotropic etching of the insulating layer 110 and is bent in a depth direction and extends to the outside of the electrode forming region C, that is, to a part of the electrode separating region D in the horizontal direction. .
상기 노드 콘택홀(112)의 내부에는 캐패시터 노드 콘택 영역(103)과 전기적으로 접속되는 콘택 플러그(114)가 형성되어 있다.A contact plug 114 electrically connected to the capacitor node contact region 103 is formed inside the node contact hole 112.
콘택 플러그(114)와 연결되는 실린더형 스토리지 전극(120a)이 절연층(110) 상에 형성되어 있다. 스토리지 전극(120a) 및 절연층(110) 상에 유전체층(124) 및 플레이트 전극(126)이 차례로 형성되어 있다. 또한, 본 실시예에 의하면, 절연층(110) 상에 식각 저지층 잔류물(116a)이 잔류하고, 상기 스토리지전극(120a)의 바닥면이 상기 식각 저지층 잔류물(116a)의 하부면보다 낮게 형성된다.The cylindrical storage electrode 120a connected to the contact plug 114 is formed on the insulating layer 110. The dielectric layer 124 and the plate electrode 126 are sequentially formed on the storage electrode 120a and the insulating layer 110. In addition, according to the present embodiment, the etch stop layer residue 116a remains on the insulating layer 110, and the bottom surface of the storage electrode 120a is lower than the bottom surface of the etch stop layer residue 116a. Is formed.
도 4는 실린더형 스토리지 전극(120a)의 하부의 확대도이다.4 is an enlarged view of a lower portion of the cylindrical storage electrode 120a.
도 4를 참조하면, 실린더형 스토리지 전극(120a)은 그 바닥면의 주변부가 상기 홈(119)의 내면을 따라 깊이 방향(a)으로 굴곡되어 콘택 플러그(114)의 상부면보다 낮은 프로파일을 갖는다. 또한, 상기 실린더형 스토리지 전극(120a)의 상기 바닥면의 주변부 엣지가 홈(119)의 내면을 따라 전극형성 영역(C)의 외부 수평방향(b)으로 돌출된다. 따라서, 홈(119)의 수직 깊이를 증가시키지 않아도 전극분리 영역(D)의 일부분까지 스토리지 전극(120a)의 표면적이 확장되므로, 축적용량을 크게 증가시킬 수 있다.Referring to FIG. 4, the cylindrical storage electrode 120a has a lower periphery of the bottom surface of the cylindrical storage electrode 120a in the depth direction a along the inner surface of the groove 119, than the upper surface of the contact plug 114. In addition, a peripheral edge of the bottom surface of the cylindrical storage electrode 120a protrudes along the inner surface of the groove 119 in the horizontal horizontal direction b of the electrode formation region C. Therefore, since the surface area of the storage electrode 120a is extended to a part of the electrode isolation region D without increasing the vertical depth of the groove 119, the storage capacity can be greatly increased.
또한, 홈(119)이 수평 방향으로 확장되어 형성되므로 절연층(110)의 두께를 증가시키지 않고도 비트라인(109)과 스토리지 전극(120a) 간의 충분한 절연을 확보할 수 있다. 따라서, 상술한 일본특개평 10-135421호에 개시된 방법에 비해 단차를 낮출 수 있어 후속 사진 공정의 마진을 향상시킬 수 있다.In addition, since the groove 119 is formed to extend in the horizontal direction, sufficient insulation between the bit line 109 and the storage electrode 120a may be secured without increasing the thickness of the insulating layer 110. Therefore, compared with the method disclosed in Japanese Patent Application Laid-open No. Hei 10-135421, the step can be lowered, thereby improving the margin of the subsequent photographic process.
또한, 콘택 플러그(114)의 상부 부위를 스토리지 전극(120a)이 감싸게 되어 콘택 플러그(114)와 스토리지 전극(120a) 간의 저항이 개선된다.In addition, since the storage electrode 120a surrounds the upper portion of the contact plug 114, the resistance between the contact plug 114 and the storage electrode 120a is improved.
이하, 상술한 구조를 갖는 본 발명의 DRAM 셀 캐패시터의 제조방법을 첨부된 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, a method of manufacturing a DRAM cell capacitor of the present invention having the above-described structure will be described in detail with reference to the accompanying drawings.
도 5a 내지 도 5h는 본 발명의 제1 실시예에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도들이다.5A to 5H are cross-sectional views illustrating a method of manufacturing a DRAM cell capacitor according to a first embodiment of the present invention.
도 5a는 소자 구조물, 절연층(110) 및 노드 콘택홀(112)을 형성하는 단계를 도시한다. 반도체 기판(100) 상에 통상의 소자분리 공정, 예컨대 개량된 실리콘 부분 산화(LOCOS) 공정에 의해 필드 산화막(102)을 형성하여 기판(100)에 소자영역을 한정한다. 이어서, 상기 기판(100)의 소자영역 내에 캐패시터 노드 콘택 영역(103)을 포함하는 소자 구조물을 형성한다. 이를 구체적으로 설명하면 다음과 같다.5A illustrates forming a device structure, an insulating layer 110, and a node contact hole 112. A field oxide film 102 is formed on the semiconductor substrate 100 by a conventional device isolation process, such as an improved silicon partial oxidation (LOCOS) process, to define the device region in the substrate 100. Subsequently, an element structure including a capacitor node contact region 103 is formed in the element region of the substrate 100. This will be described in detail as follows.
먼저, 열산화법(thermal oxidation)으로 소자영역의 표면에 얇은 게이트 산화막(도시하지 않음)을 성장시킨 후, 그 상부에 워드라인으로 제공되는 트랜지스터의 게이트 전극(도시하지 않음)을 형성한다. 바람직하게는, 게이트 전극은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조로 형성된다. 게이트 전극은 그 상부가 산화막이나 질화막으로 캡핑되며, 그 측벽에 산화막이나 질화막으로 이루어진 스페이서가 형성된다. 이어서, 게이트 전극을 마스크로 이용하여 불순물을 이온주입함으로써 소자영역의 표면에 트랜지스터의 소오스/드레인 영역을 형성한다. 상기 도핑 영역들 중의 하나는 캐패시터의 스토리지 전극이 접촉되어질 캐패시터 노드 콘택 영역(103)이며, 다른 하나는 비트라인이 접촉되어질 비트라인 콘택 영역이다. 본 실시예에서는 소오스 영역이 캐패시터 노드 콘택 영역(103)이다.First, a thin gate oxide film (not shown) is grown on the surface of the device region by thermal oxidation, and then a gate electrode (not shown) of a transistor provided as a word line is formed thereon. Preferably, the gate electrode is formed of a polyside structure in which a polysilicon layer doped with a high concentration of impurities and a tungsten silicide layer are laminated by a conventional doping process, such as a diffusion process, an ion implantation process, or an in-situ doping process. An upper portion of the gate electrode is capped by an oxide film or a nitride film, and a spacer formed of an oxide film or a nitride film is formed on the sidewall thereof. Subsequently, an ion is implanted with an impurity using a gate electrode as a mask to form a source / drain region of the transistor on the surface of the element region. One of the doped regions is a capacitor node contact region 103 to which the storage electrode of the capacitor is to be contacted, and the other is a bit line contact region to which the bit line is to be contacted. In the present embodiment, the source region is the capacitor node contact region 103.
이어서, 트랜지스터 및 기판(100) 상에 산화막(도시하지 않음)을 증착하고 이를 사진식각 공정으로 식각하여 소오스/드레인 영역을 각각 노출시킨다. 결과물의 전면에 도핑된 폴리실리콘을 증착하고 이를 패터닝하여 소오스/드레인 영역에각각 접촉하는 랜딩 패드(104)를 형성한다. 랜딩 패드(104)는 셀프-얼라인 콘택 공정으로 형성할 수도 있다.Subsequently, an oxide film (not shown) is deposited on the transistor and the substrate 100 and etched by a photolithography process to expose the source / drain regions, respectively. Doped polysilicon is deposited on the front surface of the resultant and patterned to form a landing pad 104 that contacts the source / drain regions respectively. Landing pad 104 may be formed by a self-aligned contact process.
랜딩 패드(104) 및 기판(100) 상에 평탄화 특성이 우수한 BPSG(borophosphosilicate glass) 또는 USG(undoped silicate glass)를 증착하여 층간절연층(106)을 형성한다. 이어서, 층간절연층(106)을 리플로우 공정, 에치백 공정 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 평탄화시킨다. 사진식각 공정을 통해 층간절연층(106)을 식각하여 비트라인 콘택 영역, 즉 드레인 영역과 접촉하고 있는 랜딩 패드를 노출시키는 비트라인 콘택홀(도시하지 않음)을 형성한다. 비트라인 콘택홀을 채우도록 도핑된 폴리실리콘층(107)을 증착하고 그 위에 텅스텐 실리사이드층(108)을 증착한 후, 사진식각 공정을 통해 상기 층들(107, 108)을 패터닝하여 폴리사이드 구조의 비트라인(109)을 형성한다.An interlayer insulating layer 106 is formed on the landing pad 104 and the substrate 100 by depositing borophosphosilicate glass (BPSG) or undoped silicate glass (USG) having excellent planarization characteristics. Next, the interlayer insulating layer 106 is planarized by a reflow process, an etch back process, or a chemical mechanical polishing (CMP) process. The interlayer insulating layer 106 is etched through a photolithography process to form a bit line contact hole (not shown) that exposes the bit line contact region, that is, the landing pad in contact with the drain region. After depositing the doped polysilicon layer 107 to fill the bit line contact hole, and depositing a tungsten silicide layer 108 thereon, by patterning the layers (107, 108) by a photolithography process to Bit line 109 is formed.
상술한 공정을 통해 기판(100)의 소자영역 내에 소자 구조물을 형성한 후, 결과물의 전면에 BPSG 또는 USG를 8000∼15000Å의 두께로 증착하여 절연층(110)을 형성한다. 절연층(110)은 비트라인(109)과 후속 공정에서 형성되어질 스토리지 전극 및 노드 콘택홀을 절연시키는 역할을 한다. 이어서, 에치백 또는 화학 기계적 연마(CMP) 공정으로 비트라인(109)의 상부 표면에서 절연층(110)이 약 3000∼6000Å의 두께로 남아있을 때까지 절연층(110)을 평탄화시킨다.After forming the device structure in the device region of the substrate 100 through the above-described process, the insulating layer 110 is formed by depositing BPSG or USG to a thickness of 8000 ~ 15000Å on the front surface of the resultant. The insulating layer 110 insulates the bit line 109 from the storage electrode and the node contact hole to be formed in a subsequent process. Subsequently, the insulating layer 110 is planarized by an etch back or chemical mechanical polishing (CMP) process until the insulating layer 110 remains at a thickness of about 3000 to 6000 mm on the upper surface of the bit line 109.
이어서, 사진 공정을 통해 절연층(110) 상에 콘택 영역을 정의하는 포토레지스트 패턴(도시하지 않음)을 형성한다. 포토레지스트 패턴을 마스크로 이용하여 절연층(110)을 건식 식각함으로써 캐패시터 노드 콘택 영역(103), 즉 소오스 영역과 접촉하고 있는 랜딩 패드(104)를 노출시키는 노드 콘택홀(112)을 형성한다. 상기 노드 콘택홀(112)은 전극형성 영역(C)의 중앙부에 형성된다.Next, a photoresist pattern (not shown) defining a contact region is formed on the insulating layer 110 through a photolithography process. Dry etching the insulating layer 110 using the photoresist pattern as a mask to form the node contact hole 112 exposing the capacitor node contact region 103, that is, the landing pad 104 in contact with the source region. The node contact hole 112 is formed in the center of the electrode formation region C.
도 5b는 콘택 플러그(114)를 형성하는 단계를 도시한다. 에싱 및 스트립 공정으로 포토레지스트 패턴을 제거한 후, 결과물의 전면에 질화막을 약 100∼500Å의 두께로 증착한다. 이어서, 상기 질화막을 건식 식각으로 에치백하여 노드 콘택홀(112)의 내측벽들 상에 콘택 스페이서(도시하지 않음)를 형성한다. 상기 에치백 공정시 절연층(110)이 600Å 정도 소모된다.5B illustrates the step of forming the contact plug 114. After the photoresist pattern is removed by an ashing and stripping process, a nitride film is deposited on the entire surface of the resultant to a thickness of about 100 to 500 kPa. Subsequently, the nitride layer is etched back by dry etching to form contact spacers (not shown) on inner walls of the node contact hole 112. In the etch back process, the insulating layer 110 is consumed about 600 Å.
이어서, 노드 콘택홀(112)을 채우도록 도핑된 폴리실리콘층을 증착하고 상기 폴리실리콘층을 에치백 또는 화학 기계적 연마 공정으로 식각하여 노드 콘택홀(112)의 내부에 콘택 플러그(114)를 형성한다. 상기 콘택 플러그(114)의 형성시 절연층(110)이 800Å 정도 소모된다.Subsequently, a doped polysilicon layer is deposited to fill the node contact hole 112, and the polysilicon layer is etched by an etch back or chemical mechanical polishing process to form a contact plug 114 inside the node contact hole 112. do. When the contact plug 114 is formed, the insulating layer 110 consumes about 800 Å.
도 5c는 식각 저지층(116) 및 주형층(118)을 형성하는 단계를 도시한다. 콘택 플러그(114) 및 절연층(110) 상에 산화막과의 선택비가 높은 절연막, 예컨대 질화막을 약 100∼600Å의 두께로 증착하여 식각 저지층(116)을 형성한다. 바람직하게는, 식각 저지층(116)은 절연층(110)의 식각 속도보다 느린 식각 속도를 갖는다. 상기 식각 저지층(116)은 후속 공정에서 전극형성 영역의 개구부를 형성할 때 실린더 패턴용 주형층을 지지하는 역할을 한다.5C illustrates the steps of forming an etch stop layer 116 and a mold layer 118. An etch stop layer 116 is formed by depositing an insulating film having a high selectivity with respect to an oxide film, such as a nitride film, on the contact plug 114 and the insulating layer 110 to a thickness of about 100 to 600 kPa. Preferably, the etch stop layer 116 has an etching rate slower than that of the insulating layer 110. The etch stop layer 116 supports the mold layer for the cylinder pattern when forming the opening of the electrode formation region in a subsequent process.
이어서, 식각 저지층(116) 상에 상기 절연층(110)의 식각 속도보다 느린 식각 속도를 갖는 절연막을 1000∼30000Å의 두께로 증착하여 스토리지 전극 형성용주형층(118)을 형성한다. 예를 들어, 주형층(118)은 BPSG로 이루어진 절연층(110)보다 습식 식각 속도가 느린 플라즈마증대 화학기상증착(plasma-enhanced chemical vapor deposition; PECVD)-산화막으로 형성하며, 바람직하게는 절연층(110)의 식각 속도가 주형층(118)의 식각 속도보다 1.5배 내지 10배 정도 빨라야 한다.Subsequently, an insulating film having an etch rate slower than that of the insulating layer 110 is deposited on the etch stop layer 116 to a thickness of 1000 to 30000 Å to form the storage electrode forming mold layer 118. For example, the mold layer 118 is formed of a plasma-enhanced chemical vapor deposition (PECVD) oxide film having a wet etching rate slower than that of the insulating layer 110 made of BPSG. The etching rate of 110 should be 1.5 to 10 times faster than the etching rate of the mold layer 118.
주형층(118)의 증착 두께는 원하는 캐패시터의 높이에 맞게 결정되며, 통상 후속의 식각 공정에서 1000Å 정도 식각되므로 원하는 캐패시터 높이에 1000Å 정도를 더한 값으로 증착하는 것이 바람직하다.The deposition thickness of the mold layer 118 is determined according to the desired height of the capacitor, and is typically about 1000 mW in the subsequent etching process, so that it is desirable to deposit about 1000 m to the desired capacitor height.
도 5d는 개구부(130)를 형성하는 단계를 도시한다. 사진 공정을 통해 상기 주형층(118) 상에 전극형성 영역(C)을 정의하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 여기서, 포토레지스트 패턴을 형성하기 전에 주형층(118) 상에 반사 방지층(anti-reflective layer)을 형성할 수도 있다. 반사 방지층은 고집적 소자에서의 사진 공정에 거의 필수적으로 사용되고 있으며, 레지스트 노광시 난반사를 최소화하는 역할을 한다. 통상적으로, 반사 방지층은 SiON 또는 SiN으로 형성한다.5D illustrates forming an opening 130. A photoresist pattern (not shown) for defining an electrode forming region C is formed on the mold layer 118 through a photolithography process. Here, an anti-reflective layer may be formed on the mold layer 118 before forming the photoresist pattern. The antireflective layer is almost used for the photolithography process in a high density device, and serves to minimize the diffuse reflection upon the resist exposure. Typically, the antireflective layer is formed of SiON or SiN.
이어서, 포토레지스트 패턴을 마스크로 이용하여 상기 주형층(118)을 건식 식각한다. 이때, 질화막으로 이루어진 식각 저지층(116)은 산화막으로 이루어진 주형층(118)에 대해 높은 식각 선택비를 갖고 있으므로, 주형층(118)만 식각되고 식각 저지층(116)은 그대로 남아있게 된다.Subsequently, the mold layer 118 is dry etched using a photoresist pattern as a mask. In this case, since the etch stop layer 116 made of a nitride film has a high etching selectivity with respect to the mold layer 118 made of an oxide film, only the mold layer 118 is etched and the etch stop layer 116 remains as it is.
이어서, 에싱 및 스트립 공정으로 포토레지스트 패턴을 제거한 후, 상기 식각 저지층(116)을 건식 식각으로 에치백하여 콘택 플러그(114) 및 그 주변의 상기절연층(110) 일부분을 노출시키는 개구부(130)를 형성한다. 그러면, 주형층(118) 및 식각 저지층(116)은 개구부(130)를 갖는 주형층 잔류물(118a) 및 식각 저지층 잔류뮬(116a)로서 잔류하게 된다. 여기서, 주형층(118) 상에 반사 방지층을 형성했을 경우에는, 식각 저지층(116)의 에치백시 반사 방지층이 제거된다.Subsequently, after the photoresist pattern is removed by an ashing and stripping process, the etch stop layer 116 is etched back by dry etching to expose the contact plug 114 and a portion of the insulating layer 110 around the opening 130. ). The mold layer 118 and the etch stop layer 116 then remain as a mold layer residue 118a having an opening 130 and an etch stop layer residual mule 116a. When the antireflection layer is formed on the mold layer 118, the antireflection layer at the time of etch back of the etch stop layer 116 is removed.
본 실시예에서, 식각 저지층(116)의 에치백시 절연층(110)이 500∼1500Å 정도 소모된다. 전술한 도 7의 공정에서 절연층(110)을 평탄화시킬 때 비트라인(109)의 상부에 약 3000∼6000Å의 두께로 남긴다고 설명하였는데, 만약 이 두께보다 더 낮게 절연층(110)을 평탄화시키면 전술한 콘택 스페이서 공정 및 콘택 플러그(114) 에치백 공정 등에 의해 절연층(110)의 높이가 1400Å 정도 더 낮아지게 되고, 식각 저지층(116)의 에치백 공정에 의해 절연층(110)이 1500Å 정도까지 식각되므로 비트라인(109)과 스토리지 전극 간에 전기적 쇼트가 발생할 수 있다. 따라서, 전술한 절연층(110)의 평탄화 공정시 비트라인(109) 위의 절연층(110) 두께를 조절하여 이러한 문제를 방지하여야 한다.In the present embodiment, the etch-back insulating layer 110 of the etch stop layer 116 is consumed about 500-1500 Å. In the above-described process of FIG. 7, the planarization of the insulating layer 110 is performed by leaving a thickness of about 3000 to 6000 에 on the upper part of the bit line 109. The height of the insulating layer 110 is lowered by about 1400 의해 by the above-described contact spacer process and the etch back process of the contact plug 114, and the insulating layer 110 is 1500 Å by the etch back process of the etch stop layer 116. Since etching to a degree, an electrical short may occur between the bit line 109 and the storage electrode. Therefore, this problem should be prevented by adjusting the thickness of the insulating layer 110 on the bit line 109 during the aforementioned planarization of the insulating layer 110.
도 5e는 홈(119)을 형성하는 단계를 도시한다. 상술한 바와 같이 개구부(130)을 형성한 후, 절연층(110)과 주형층 잔류물(118a)의 식각 속도 차이를 이용하여 상기 개구부(130)에 의해 노출된 절연층(110)을 습식 식각 또는 플라즈마 건식 식각 공정으로 등방성 식각한다. 절연층(110)은 주형층 잔류물(118a) 및 식각 저지층 잔류물(116a)에 비해 식각 속도가 훨씬 빠르므로 주형층 잔류물(118a)에 의해 정의되는 실린더 패턴을 깊이 방향으로 확장시키도록 식각되며, 이와 동시에 식각 저지층 잔류물(116a)의 하부에서 언더컷팅된다. 그 결과, 콘택 플러그(114)의주변에 형성되면서 주형층 잔류물(118a)의 외부, 즉 전극형성 영역(C)의 외부로 확장되는 홈(119)이 형성된다.5E illustrates the step of forming the groove 119. After forming the opening 130 as described above, the wet etching of the insulating layer 110 exposed by the opening 130 using the difference in the etching rate between the insulating layer 110 and the mold layer residue 118a. Or isotropically etched by a plasma dry etching process. Since the insulating layer 110 has a much faster etch rate than the mold layer residue 118a and the etch stop layer residue 116a, the insulating layer 110 extends the cylinder pattern defined by the mold layer residue 118a in the depth direction. Etched and at the same time undercut at the bottom of the etch stop layer residue 116a. As a result, a groove 119 is formed around the contact plug 114 and extends to the outside of the mold layer residue 118a, that is, to the outside of the electrode forming region C.
현 기술에서는 스토리지 전극을 형성하기 전에, 불산(HF)을 함유한 에천트로 기판을 미리 약 30초 정도 세정하는 공정(pre-cleaning)이 실시되고 있다. 본 발명의 중요한 특징 중의 하나는 통상의 프리-세정 공정 동안에 콘택 플러그(114)의 주변부에 홈(119)을 형성하는 공정을 함께 수행할 수 있다는 것이다. 즉, 프리-세정 공정을 90초 정도 진행하면 절연층(110)이 원하는 깊이만큼 식각되므로, 절연층(110)의 식각을 기판의 세정 공정과 동시에 수행할 수 있다.In the current technology, pre-cleaning is performed for about 30 seconds in advance with an etchant containing hydrofluoric acid (HF) before forming the storage electrode. One of the important features of the present invention is that the process of forming the grooves 119 in the periphery of the contact plug 114 can be performed together during the usual pre-cleaning process. That is, when the pre-cleaning process is performed for about 90 seconds, since the insulating layer 110 is etched to a desired depth, the insulating layer 110 may be etched at the same time as the substrate cleaning process.
도 5f는 도전층(120)을 형성하는 단계를 도시한다. 상술한 바와 같이 홈(119)을 형성한 후, 상기 개구부(130)의 굴곡을 따라 도핑된 폴리실리콘을 300∼800Å의 두께로 증착하여 도전층(120)을 형성한다. 즉, 도전층(120)은 상기 주형층 잔류물(118a)의 표면, 홈(119)의 내면 및 콘택 플러그(114)의 표면 상에 연속적으로 형성된다.5F illustrates forming the conductive layer 120. After the groove 119 is formed as described above, the conductive layer 120 is formed by depositing the polysilicon doped along the curvature of the opening 130 to a thickness of 300 to 800 Å. That is, the conductive layer 120 is continuously formed on the surface of the mold layer residue 118a, the inner surface of the groove 119 and the surface of the contact plug 114.
도 5g는 도전층(120) 상에 희생층(122)을 형성하여 상기 개구부(130)를 매립하는 단계를 도시한다. 희생층(122)은 BPSG, 산화물, 또는 폴리머로 형성할 수 있다. 이어서, 희생층(122)을 에치백하여 주형층 잔류물(118a) 상의 도전층(120)의 상부 표면을 노출시킨다. 그러면, 상기 개구부(130) 내에 희생층 잔류물(122a)이 잔류한다. 상기 에치백은 바람직하게는 건식 식각이다. 또한, 에치백 대신 화학 기계적 연마 공정을 사용할 수도 있다.FIG. 5G illustrates filling the opening 130 by forming a sacrificial layer 122 on the conductive layer 120. The sacrificial layer 122 may be formed of BPSG, oxide, or polymer. The sacrificial layer 122 is then etched back to expose the top surface of the conductive layer 120 on the mold layer residue 118a. Then, the sacrificial layer residue 122a remains in the opening 130. The etch bag is preferably dry etching. Alternatively, a chemical mechanical polishing process may be used instead of the etch back.
도 5h는 실린더형 스토리지 전극을 형성하는 공정을 도시한다. 에치백 또는화학 기계적 연마 공정을 계속 수행하여 주형층 잔류물(118a)의 상부 표면까지 상기 도전층(120)을 제거한다. 이어서, 희생층 잔류물(122a) 및 주형층 잔류물(118a)을 제거하면, 그 바닥면의 주변부가 상기 홈(119)의 내면을 따라 깊이 방향으로 굴곡되어 콘택 플러그(114)의 상부면보다 낮은 프로파일을 가지면서 상기 바닥면의 주변부 엣지가 상기 홈(119)의 내면을 따라 주형층 잔류물(118a)의 외부로 돌출된 실린더형 스토리지 전극(120a)이 완성된다.5H illustrates a process of forming a cylindrical storage electrode. The etch back or chemical mechanical polishing process is continued to remove the conductive layer 120 to the top surface of the mold layer residue 118a. Subsequently, when the sacrificial layer residue 122a and the mold layer residue 118a are removed, the periphery of the bottom surface thereof is bent in the depth direction along the inner surface of the groove 119 to be lower than the top surface of the contact plug 114. A cylindrical storage electrode 120a having a profile, wherein the peripheral edge of the bottom surface protrudes out of the mold layer residue 118a along the inner surface of the groove 119 is completed.
상기 희생층 잔류물(122a) 및 주형층 잔류물(118a)은 바람직하게는 습식 식각으로 제거된다. 예를 들어, BOE(buffered oxide etchant) 등의 습식 케미컬을 사용하여 제거된다.The sacrificial layer residue 122a and the mold layer residue 118a are preferably removed by wet etching. For example, it is removed using a wet chemical such as buffered oxide etchant (BOE).
이어서, 실린더형 스토리지 전극(120a) 상에 캐패시터의 유전체층(도 3의 참조부호 124) 및 플레이트 전극(도 3의 참조부호 126)을 차례로 증착하여 도 3에 도시한 바와 같은 실린더 구조의 DRAM 셀 캐패시터를 완성한다.Subsequently, the dielectric layer of the capacitor (reference numeral 124 of FIG. 3) and the plate electrode (reference numeral 126 of FIG. 3) are sequentially deposited on the cylindrical storage electrode 120a to form a DRAM cell capacitor having a cylindrical structure as shown in FIG. 3. To complete.
도 6은 본 발명의 제2 실시예에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도이다. 본 실시예에 있어서, 반도체 기판 상에 소자 구조물을 형성하는 공정은 상술한 제1 실시예와 동일하므로, 기판 상에 소자 구조물을 형성하는 공정에 대한 설명은 생략한다.6 is a cross-sectional view illustrating a method of manufacturing a DRAM cell capacitor according to a second embodiment of the present invention. In the present embodiment, the process of forming the device structure on the semiconductor substrate is the same as the first embodiment described above, and thus description of the process of forming the device structure on the substrate is omitted.
도 6을 참조하면, 소자 구조물이 형성되어 있는 반도체 기판(도시하지 않음) 상에 BPSG 또는 USG를 10000∼15000Å의 두께로 증착하여 절연층(210)을 형성한다. 이어서, 에치백 또는 화학 기계적 연마(CMP) 공정으로 비트라인(도시하지 않음)의 상부에서 절연층(210)이 약 3000∼6000Å의 두께로 남아있을 때까지 절연층(210)을평탄화시킨다.Referring to FIG. 6, an insulating layer 210 is formed by depositing BPSG or USG to a thickness of 10000 to 15000 GPa on a semiconductor substrate (not shown) in which a device structure is formed. Subsequently, the insulating layer 210 is flattened by an etch back or chemical mechanical polishing (CMP) process until the insulating layer 210 remains at a thickness of about 3000 to 6000 mm on top of the bit line (not shown).
사진식각 공정을 통해 절연층(210)을 건식 식각하여 캐패시터 노드 콘택 영역, 즉 소오스 영역과 접촉하고 있는 랜딩 패드(도시하지 않음)를 노출시키는 노드 콘택홀(212)을 형성한다. 결과물의 전면에 질화막을 약 100∼500Å의 두께로 증착한 후, 상기 질화막을 건식 에치백하여 노드 콘택홀(212)의 내측벽들 상에 콘택 스페이서(도시하지 않음)를 형성한다.The insulating layer 210 is dry-etched through a photolithography process to form a node contact hole 212 exposing a capacitor node contact region, that is, a landing pad (not shown) in contact with the source region. After the nitride film is deposited on the entire surface of the resultant, the nitride film is dry etched back to form contact spacers (not shown) on the inner walls of the node contact hole 212.
이어서, 노드 콘택홀(212)을 채우도록 도핑된 폴리실리콘층을 증착하고 상기 폴리실리콘층을 에치백 또는 화학 기계적 연마 공정으로 식각하여 노드 콘택홀(212)의 내부에 콘택 플러그(214)를 형성한다.Subsequently, a doped polysilicon layer is deposited to fill the node contact hole 212, and the polysilicon layer is etched by an etch back or chemical mechanical polishing process to form a contact plug 214 inside the node contact hole 212. do.
콘택 플러그(214) 및 절연층(210) 상에 산화막과의 선택비가 높은 절연막, 예컨대 질화막을 약 100∼600Å의 두께로 증착하여 식각 저지층(216)을 형성한다. 이어서, 식각 저지층(216) 상에 상기 절연층(210)의 식각 속도보다 느린 식각 속도를 갖는 절연막을 1000∼30000Å의 두께로 증착하여 스토리지 전극 형성용 주형층(218)을 형성한다. 예를 들어, 주형층(218)은 BPSG로 이루어진 절연층(210)보다 습식 식각 속도가 느린 PECVD-산화막으로 형성하며, 바람직하게는 절연층(210)의 식각 속도가 주형층(218)의 식각 속도보다 1.5배 내지 10배 정도 빨라야 한다. 주형층(218)의 증착 두께는 원하는 캐패시터의 높이에 맞게 결정되며, 통상 후속의 식각 공정에서 1000Å 정도 식각되므로 원하는 캐패시터 높이에 1000Å 정도를 더한 값으로 증착하는 것이 바람직하다.An etch stop layer 216 is formed by depositing an insulating film having a high selectivity with respect to the oxide film, such as a nitride film, on the contact plug 214 and the insulating layer 210 to a thickness of about 100 to 600 kPa. Subsequently, an insulating film having an etch rate slower than that of the insulating layer 210 is deposited on the etch stop layer 216 to a thickness of 1000 to 30000 Å to form a mold layer 218 for forming a storage electrode. For example, the mold layer 218 is formed of a PECVD-oxide film having a wet etching rate lower than that of the insulating layer 210 made of BPSG, and preferably, the etching rate of the insulating layer 210 is etched from the mold layer 218. It should be 1.5 to 10 times faster than the speed. The deposition thickness of the mold layer 218 is determined according to the desired height of the capacitor, and is typically etched at about 1000 mW in a subsequent etching process, and therefore, it is preferable to deposit about 1000 mW to the desired capacitor height.
이어서, 사진 공정을 통해 상기 주형층(218) 상에 스토리지 전극 형성영역을정의하는 포토레지스트 패턴(도시하지 않음)을 형성한다. 여기서, 포토레지스트 패턴을 형성하기 전에 주형층(218) 상에 반사 방지층을 형성할 수도 있다. 포토레지스트 패턴을 마스크로 이용하여 주형층(218)을 건식 식각한다. 이때, 질화막으로 이루어진 식각 저지층(216)은 산화막으로 이루어진 주형층(218)에 대해 높은 식각 선택비를 갖고 있으므로, 주형층(218)만 식각되고 식각 저지층(216)은 그대로 남아있게 된다.Subsequently, a photoresist pattern (not shown) defining a storage electrode formation region is formed on the mold layer 218 through a photolithography process. Here, the anti-reflection layer may be formed on the mold layer 218 before the photoresist pattern is formed. The mold layer 218 is dry etched using the photoresist pattern as a mask. In this case, since the etch stop layer 216 made of a nitride film has a high etching selectivity with respect to the mold layer 218 made of an oxide film, only the mold layer 218 is etched and the etch stop layer 216 remains.
에싱 및 스트립 공정으로 포토레지스트 패턴을 제거한 후, 세정 공정을 실시한다. 현 기술에서는 사진 공정시 스토리지 전극과 스토리지 전극 간의 스페이스 CD를 140nm 이하로 패터닝하는 것이 불가능하다. 에싱 및 스트립 후에 실시하는 세정 공정은 통상 SC-1(NH3+ H2O2+ D.I NH4OH와 H2O2및 H2O가 1:4:20의 비로 혼합된 유기물)을 이용하여 실시하는데, 스토리지 전극들 간의 스페이스 CD를 줄여서 스토리지 전극의 실린더 부위를 더욱 크게 만들기 위하여 상기 세정 공정시 SC-1 시간을 증가시킨다. 예를 들어, 현재 3초간 진행하고 있는 SC-1 세정을 10초 동안 진행하면, 주형층(218)의 일부분이 습식 식각되어 스토리지 전극들 간의 스페이스 CD가 110nm로 줄어들게 된다. 따라서, 스페이스 CD가 줄어든 만큼 축적용량을 증가시킬 수 있다.After the photoresist pattern is removed by an ashing and stripping process, a cleaning process is performed. In the current technology, it is not possible to pattern the space CD between the storage electrode and the storage electrode to 140 nm or less during the photolithography process. The cleaning process after ashing and stripping is usually carried out using SC-1 (an organic material in which NH 3 + H 2 O 2 + DI NH 4 OH and H 2 O 2 and H 2 O are mixed in a ratio of 1: 4: 20). In practice, the SC-1 time is increased during the cleaning process to reduce the space CD between the storage electrodes to make the cylinder portion of the storage electrode larger. For example, if SC-1 cleaning, which is currently performed for 3 seconds, is performed for 10 seconds, a portion of the mold layer 218 is wet etched to reduce the space CD between the storage electrodes to 110 nm. Therefore, the storage capacity can be increased as the space CD is reduced.
이어서, 식각 저지층(216)을 건식 식각으로 에치백하여 콘택 플러그(214) 및 그 주변의 상기 절연층(210) 일부분을 노출시키는 개구부(230)를 형성한다. 이때, 주형층(218)의 일부분이 습식 식각되었으므로, 콘택 플러그(214)를 노출시키는 개구부(230)의 크기도 확장된다.Next, the etch stop layer 216 is etched back by dry etching to form an opening 230 exposing the contact plug 214 and a portion of the insulating layer 210 around the etch stop layer 216. At this time, since a portion of the mold layer 218 is wet etched, the size of the opening 230 exposing the contact plug 214 is also expanded.
이어서, 상술한 본 발명의 제1 실시예와 동일한 방법으로 실린더형 스토리지 전극을 형성한다.Subsequently, a cylindrical storage electrode is formed in the same manner as in the first embodiment of the present invention described above.
상술한 바와 같이 본 발명의 제2 실시예에 의하면, 제1 실시예에 비해 스토리지 전극과 스토리지 전극 간의 스페이스 CD를 줄여 축적용량을 더욱 증가시킬 수 있다. 또한, 개구부가 콘택 플러그에 오정렬된다 하더라도 그 크기가 확장되어 있으므로, 콘택 플러그에 대한 스토리지 전극의 오정렬 문제를 제거할 수 있다.As described above, according to the second embodiment of the present invention, the storage capacity can be further increased by reducing the space CD between the storage electrode and the storage electrode as compared with the first embodiment. In addition, even if the opening is misaligned with the contact plug, the size thereof is expanded, thereby eliminating the problem of misalignment of the storage electrode with respect to the contact plug.
도 7은 본 발명의 제3 실시예에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도이다.7 is a cross-sectional view illustrating a method of manufacturing a DRAM cell capacitor according to a third embodiment of the present invention.
도 7을 참조하면, 상술한 제1 실시예와 동일한 방법으로 콘택 플러그(314)의 주변에 홈(319)을 형성한 후, 결과물의 전면에 도핑된 폴리실리콘을 300∼800Å의 두께로 증착하여 도전층(320)을 형성한다.Referring to FIG. 7, after the groove 319 is formed around the contact plug 314 in the same manner as in the first embodiment, the doped polysilicon is deposited to a thickness of 300 to 800 kPa. The conductive layer 320 is formed.
이어서, 상기 도전층(320) 상에 HSG층(321)을 형성한 후, 그 위에 BPSG, 산화물, 또는 폴리머로 이루어진 희생층을 형성한다. 상기 희생층을 에치백하여 주형층 잔류물(318a) 상의 HSG층(321)의 상부 표면을 노출시킨 후, 에치백 또는 화학 기계적 연마 공정을 계속 수행하여 주형층 잔류물(318a)의 상부 표면까지 상기 도전층(320)을 제거한다. 이어서, 상기 희생층 잔류물(322a) 및 주형층 잔류물(318a)을 제거하면, 상기 도전층(320)과 HSG층(321)으로 이루어진 스토리지 전극(325)이 형성된다.Subsequently, after forming the HSG layer 321 on the conductive layer 320, a sacrificial layer made of BPSG, oxide, or polymer is formed thereon. The sacrificial layer is etched back to expose the top surface of the HSG layer 321 on the mold layer residue 318a, followed by an etch back or chemical mechanical polishing process to the top surface of the mold layer residue 318a. The conductive layer 320 is removed. Subsequently, when the sacrificial layer residue 322a and the mold layer residue 318a are removed, the storage electrode 325 including the conductive layer 320 and the HSG layer 321 is formed.
상술한 바와 같이 본 발명의 제3 실시예에 의하면, HSG층을 사용하여 스토리지 전극을 형성함으로써 상술한 제1 실시예나 제2 실시예에 비해 스토리지 전극의 표면적을 더욱 확장시켜 축적용량을 증가시킬 수 있다.As described above, according to the third embodiment of the present invention, by forming the storage electrode using the HSG layer, the storage capacity can be increased by further expanding the surface area of the storage electrode as compared with the above-described first or second embodiment. have.
상술한 바와 같이 본 발명에 의하면, 실린더형 스토리지 전극의 바닥면의 주변부가 절연층에 형성된 홈의 내면을 따라 깊이 방향으로 굴곡되어 콘택 플러그의 상부면보다 낮은 프로파일을 가지면서, 상기 바닥면의 주변부 엣지가 상기 홈의 내면을 따라 전극형성 영역의 외부, 즉 전극분리 영역의 일부분까지 돌출된다. 따라서, 전극분리 영역의 일부분을 유효 캐패시터 면적으로 활용할 수 있어 축적용량을 크게 증가시킬 수 있으며, 스토리지 전극과 콘택 플러그와의 오정렬 마진을 충분히 확보할 수 있다.As described above, according to the present invention, the peripheral portion of the bottom surface of the cylindrical storage electrode is bent in the depth direction along the inner surface of the groove formed in the insulating layer and has a lower profile than the upper surface of the contact plug, Protrudes along the inner surface of the groove to the outside of the electrode formation region, that is, to a part of the electrode separation region. Therefore, a portion of the electrode separation region can be utilized as the effective capacitor area, which can greatly increase the storage capacity, and sufficiently secure the misalignment margin between the storage electrode and the contact plug.
또한, 절연층에 형성된 홈에 의해 콘택 플러그의 상부 부위를 스토리지 전극이 감싸게 되므로, 콘택 플러그와 스토리지 전극 간의 접촉 면적이 증가되어 저항이 낮아진다.In addition, since the storage electrode surrounds the upper portion of the contact plug by the groove formed in the insulating layer, the contact area between the contact plug and the storage electrode is increased, thereby lowering the resistance.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
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