JP4396863B2 - SEMICONDUCTOR DEVICE, MOUNTING BOARD AND ITS MANUFACTURING METHOD, CIRCUIT BOARD AND ELECTRONIC DEVICE - Google Patents

SEMICONDUCTOR DEVICE, MOUNTING BOARD AND ITS MANUFACTURING METHOD, CIRCUIT BOARD AND ELECTRONIC DEVICE Download PDF

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Description

本発明は、半導体装置、実装基板及びその製造方法、回路基板並びに電子機器に関する。   The present invention relates to a semiconductor device, a mounting board, a manufacturing method thereof, a circuit board, and an electronic device.

Ｔ−ＣＳＰ（Tape-Chip Scale/Size Package）のように、配線パターンが形成された基板を使用した半導体装置が知られている。基板には半導体チップが搭載され、配線パターンには半導体チップの電極が電気的に接続されるとともにハンダボールが設けられることが多い。ここで、配線パターンの表面に対して、半導体チップの電極を接続するために必要な性質と、ハンダボールなどを設けるために必要な性質が異なる。このように、配線パターンの表面には、部分的に異なる性質が要求されるが、従来、配線パターンの表面全体に単一のメッキを施しているだけであった。
特開昭６０−２４４０９４号公報 特開昭６４−６１９８６号公報 特開平１１−４０６２０号公報 特開平１０−２７０６２４号公報 特開平２−２３２３９３号公報 A semiconductor device using a substrate on which a wiring pattern is formed, such as a T-CSP (Tape-Chip Scale / Size Package), is known. In many cases, a semiconductor chip is mounted on the substrate, and electrodes of the semiconductor chip are electrically connected to the wiring pattern and solder balls are provided. Here, the property necessary for connecting the electrode of the semiconductor chip to the surface of the wiring pattern is different from the property necessary for providing a solder ball or the like. Thus, the surface of the wiring pattern is required to have partially different properties, but conventionally, only a single plating is applied to the entire surface of the wiring pattern.
JP-A-60-244094 Japanese Unexamined Patent Publication No. 64-61986 Japanese Patent Laid-Open No. 11-40620 JP-A-10-270624 JP-A-2-232393

本発明は、上述したような課題を解決するものであり、その目的は、表面において部分的に異なる特性を有する配線パターンを含む半導体装置、実装基板及びその製造方法、回路基板並びに電子機器を提供することにある。   The present invention solves the above-described problems, and an object thereof is to provide a semiconductor device including a wiring pattern having partially different characteristics on the surface, a mounting board, a manufacturing method thereof, a circuit board, and an electronic device. There is to do.

（１）本発明に係る半導体装置は、複数のスルーホールが形成された基板と、
前記スルーホール上を通って前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面に形成された第１のメッキ層と、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成された第２のメッキ層と、
前記基板に搭載されて前記第１のメッキ層に電気的に接続された半導体チップと、
前記第１のメッキ層上に設けられた樹脂と、
前記第２のメッキ層上に設けられる導電材料と、
を含み、
前記第１及び第２のメッキ層は相互に異なる特性を有する。 (1) A semiconductor device according to the present invention includes a substrate on which a plurality of through holes are formed,
A wiring pattern formed on the substrate through the through hole;
A first plating layer formed on a surface of the wiring pattern opposite to the substrate side; a second plating layer formed on the substrate side of the wiring pattern and formed in the through hole; ,
A semiconductor chip mounted on the substrate and electrically connected to the first plating layer;
A resin provided on the first plating layer;
A conductive material provided on the second plating layer;
Including
The first and second plating layers have different characteristics from each other.

本発明によれば、配線パターンに第１及び第２のメッキ層が形成されているので、配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。   According to the present invention, since the first and second plating layers are formed on the wiring pattern, the surface of the wiring pattern can be prevented from being oxidized and the electrical contact resistance can be reduced.

第１及び第２のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第１及び第２のメッキ層によって対応することができる。   The first and second plating layers have different characteristics. In many cases, the plating layer suitable for adhesion to the resin and the plating layer suitable for bonding to the conductive material are required to have contradictory properties. This can be accommodated by two plating layers.

（２）本発明に係る半導体装置は、基板と、
前記基板の一方の面に形成された第１の配線パターンと、前記第１の配線パターンに電気的に接続されて前記基板の他方の面に形成された第２の配線パターンと、
前記第１の配線パターンにおける前記基板側とは反対側の面に形成された第１のメッキ層と、前記第２の配線パターンにおける前記基板側とは反対側の面に形成された第２のメッキ層と、
前記基板に搭載されて前記第１のメッキ層に電気的に接続された半導体チップと、
前記第１のメッキ層上に設けられた樹脂と、
前記第２のメッキ層上に設けられた導電材料と、
を含み、
前記第１及び第２のメッキ層は相互に異なる特性を有する。 (2) A semiconductor device according to the present invention comprises a substrate,
A first wiring pattern formed on one surface of the substrate; a second wiring pattern formed on the other surface of the substrate that is electrically connected to the first wiring pattern;
A first plating layer formed on a surface of the first wiring pattern opposite to the substrate side; and a second plating layer formed on a surface of the second wiring pattern opposite to the substrate side. A plating layer;
A semiconductor chip mounted on the substrate and electrically connected to the first plating layer;
A resin provided on the first plating layer;
A conductive material provided on the second plating layer;
Including
The first and second plating layers have different characteristics from each other.

本発明によれば、第１及び第２の配線パターンに第１及び第２のメッキ層が形成されているので、第１及び第２の配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第１及び第２のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第１及び第２のメッキ層によって対応することができる。   According to the present invention, since the first and second plating layers are formed on the first and second wiring patterns, the surfaces of the first and second wiring patterns are prevented from being oxidized and electrically Contact resistance can be reduced. Further, the first and second plating layers have different characteristics. In many cases, the plating layer suitable for adhesion to the resin and the plating layer suitable for bonding to the conductive material are required to have contradictory properties. This can be accommodated by two plating layers.

（３）本発明に係る半導体装置は、基板と、
前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面のうち第１の部分に形成された第１のメッキ層と、
前記配線パターンにおける前記基板側とは反対側の面のうち第２の部分に形成された第２のメッキ層と、
前記第１のメッキ層上に設けられた樹脂と、
前記第２のメッキ層上に設けられた導電材料と、
前記基板に搭載されて前記導電材料に電気的に接続された半導体チップと、
を含み、
前記第１及び第２のメッキ層は相互に異なる特性を有する。 (3) A semiconductor device according to the present invention includes a substrate,
A wiring pattern formed on the substrate;
A first plating layer formed on a first portion of the surface of the wiring pattern opposite to the substrate side;
A second plating layer formed on a second portion of the surface opposite to the substrate side in the wiring pattern;
A resin provided on the first plating layer;
A conductive material provided on the second plating layer;
A semiconductor chip mounted on the substrate and electrically connected to the conductive material;
Including
The first and second plating layers have different characteristics from each other.

本発明によれば、配線パターンに第１及び第２のメッキ層が形成されているので、配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第１及び第２のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第１及び第２のメッキ層によって対応することができる。   According to the present invention, since the first and second plating layers are formed on the wiring pattern, the surface of the wiring pattern can be prevented from being oxidized and the electrical contact resistance can be reduced. Further, the first and second plating layers have different characteristics. In many cases, the plating layer suitable for adhesion to the resin and the plating layer suitable for bonding to the conductive material are required to have contradictory properties. This can be accommodated by two plating layers.

（４）この半導体装置において、
前記第１のメッキ層は、前記第２のメッキ層よりも薄く形成されていてもよい。 (4) In this semiconductor device,
The first plating layer may be formed thinner than the second plating layer.

メッキ層を薄くすることで樹脂との密着性が向上し、メッキ層を厚くすれば導電材料との接合性に優れるようになる。   By making the plating layer thinner, the adhesion to the resin is improved, and if the plating layer is made thicker, the bondability with the conductive material is improved.

（５）この半導体装置において、
前記第１及び第２のメッキ層は異なる材料で形成されていてもよい。 (5) In this semiconductor device,
The first and second plating layers may be formed of different materials.

樹脂との密着性が向上する材料で第１のメッキ層を形成し、導電材料との接合性に優れる材料で第２のメッキ層を形成することができる。   The first plating layer can be formed from a material that improves the adhesion to the resin, and the second plating layer can be formed from a material that is excellent in bondability with the conductive material.

（６）この半導体装置において、
前記樹脂は、接着剤であって導電粒子を含有して異方性導電材料を構成し、
前記半導体チップは、前記異方性導電材料を介してフェースダウン実装されていてもよい。 (6) In this semiconductor device,
The resin is an adhesive and contains conductive particles to constitute an anisotropic conductive material,
The semiconductor chip may be mounted face down via the anisotropic conductive material.

これによれば、第１のメッキ層には異方性導電材料が設けられ、第１のメッキ層は、異方性導電材料の接着剤との密着性に適している。また、第１のメッキ層が形成されていることで、半導体チップのフェースダウン実装において、電気的な接触抵抗が低下している。   According to this, the first plating layer is provided with an anisotropic conductive material, and the first plating layer is suitable for adhesion with the adhesive of the anisotropic conductive material. Further, since the first plating layer is formed, the electrical contact resistance is lowered in the face-down mounting of the semiconductor chip.

（７）本発明に係る実装基板は、複数のスルーホールが形成された基板と、
前記スルーホール上を通って前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面に形成された第１のメッキ層と、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成された第２のメッキ層と、
を含み、
前記第１及び第２のメッキ層は相互に異なる特性を有する。 (7) A mounting substrate according to the present invention includes a substrate on which a plurality of through holes are formed;
A wiring pattern formed on the substrate through the through hole;
A first plating layer formed on a surface of the wiring pattern opposite to the substrate side; a second plating layer formed on the substrate side of the wiring pattern and formed in the through hole; ,
Including
The first and second plating layers have different characteristics from each other.

本発明によれば、配線パターンに第１及び第２のメッキ層が形成されているので、配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第１及び第２のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第１及び第２のメッキ層によって対応することができる。   According to the present invention, since the first and second plating layers are formed on the wiring pattern, the surface of the wiring pattern can be prevented from being oxidized and the electrical contact resistance can be reduced. Further, the first and second plating layers have different characteristics. In many cases, the plating layer suitable for adhesion to the resin and the plating layer suitable for bonding to the conductive material are required to have contradictory properties. This can be accommodated by two plating layers.

（８）本発明に係る実装基板は、基板と、
前記基板の一方の面に形成された第１の配線パターンと、前記第１の配線パターンに電気的に接続されて前記基板の他方の面に形成された第２の配線パターンと、
前記第１の配線パターンにおける前記基板側とは反対側の面に形成された第１のメッキ層と、前記第２の配線パターンにおける前記基板側とは反対側の面に形成された第２のメッキ層と、
を含み、
前記第１及び第２のメッキ層は相互に異なる特性を有する。 (8) A mounting substrate according to the present invention includes a substrate,
A first wiring pattern formed on one surface of the substrate; a second wiring pattern formed on the other surface of the substrate that is electrically connected to the first wiring pattern;
A first plating layer formed on a surface of the first wiring pattern opposite to the substrate side; and a second plating layer formed on a surface of the second wiring pattern opposite to the substrate side. A plating layer;
Including
The first and second plating layers have different characteristics from each other.

本発明によれば、第１及び第２の配線パターンに第１及び第２のメッキ層が形成されているので、第１及び第２の配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第１及び第２のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第１及び第２のメッキ層によって対応することができる。   According to the present invention, since the first and second plating layers are formed on the first and second wiring patterns, the surfaces of the first and second wiring patterns are prevented from being oxidized and electrically Contact resistance can be reduced. Further, the first and second plating layers have different characteristics. In many cases, the plating layer suitable for adhesion to the resin and the plating layer suitable for bonding to the conductive material are required to have contradictory properties. This can be accommodated by two plating layers.

（９）本発明に係る実装基板は、基板と、
前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面のうち第１の部分に形成された第１のメッキ層と、
前記配線パターンにおける前記基板側とは反対側の面のうち第２の部分に形成された第２のメッキ層と、
を含み、
前記第１及び第２のメッキ層は相互に異なる特性を有する。 (9) A mounting substrate according to the present invention includes a substrate,
A wiring pattern formed on the substrate;
A first plating layer formed on a first portion of the surface of the wiring pattern opposite to the substrate side;
A second plating layer formed on a second portion of the surface opposite to the substrate side in the wiring pattern;
Including
The first and second plating layers have different characteristics from each other.

本発明によれば、配線パターンに第１及び第２のメッキ層が形成されているので、配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第１及び第２のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第１及び第２のメッキ層によって対応することができる。   According to the present invention, since the first and second plating layers are formed on the wiring pattern, the surface of the wiring pattern can be prevented from being oxidized and the electrical contact resistance can be reduced. Further, the first and second plating layers have different characteristics. In many cases, the plating layer suitable for adhesion to the resin and the plating layer suitable for bonding to the conductive material are required to have contradictory properties. This can be accommodated by two plating layers.

（１０）この実装基板において、
前記第１のメッキ層は、前記第２のメッキ層よりも薄く形成されていてもよい。 (10) In this mounting board,
The first plating layer may be formed thinner than the second plating layer.

メッキ層を薄くすることで樹脂との密着性が向上し、メッキ層を厚くすれば導電材料との接合性に優れるようになる。   By making the plating layer thinner, the adhesion to the resin is improved, and if the plating layer is made thicker, the bondability with the conductive material is improved.

（１１）この実装基板において、
前記第１及び第２のメッキ層は異なる材料で形成されていてもよい。 (11) In this mounting board,
The first and second plating layers may be formed of different materials.

樹脂との密着性が向上する材料で第１のメッキ層を形成し、導電材料との接合性に優れる材料で第２のメッキ層を形成することができる。   The first plating layer can be formed from a material that improves the adhesion to the resin, and the second plating layer can be formed from a material that is excellent in bondability with the conductive material.

（１２）本発明に係る回路基板には、上記半導体装置が搭載されている。   (12) The semiconductor device is mounted on a circuit board according to the present invention.

（１３）本発明に係る電子機器は、上記半導体装置を備える。   (13) An electronic apparatus according to the present invention includes the semiconductor device.

（１４）本発明に係る実装基板の製造方法は、複数のスルーホールが形成され、前記スルーホール上を通って配線パターンが形成された基板をメッキ浴に浸せきし、前記配線パターンを陰極に電気的に接続し、前記基板における前記配線パターンが形成された面に向けて第１の陽極を配置し、前記基板における前記配線パターンとは反対側の面に向けて第２の陽極を配置し、前記第１及び第２の陽極と前記陰極との間で異なる電流密度の電流を流す工程と、
を含み、
前記第１の陽極からの電流によって、第１のメッキ層を前記配線パターン上に形成し、
前記第２の陽極からの電流によって、第２のメッキ層を、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成する。 (14) In the method for manufacturing a mounting substrate according to the present invention, a plurality of through holes are formed, and the substrate on which the wiring pattern is formed is immersed in a plating bath, and the wiring pattern is electrically used as a cathode. And connecting the first anode toward the surface of the substrate on which the wiring pattern is formed, and disposing the second anode toward the surface of the substrate opposite to the wiring pattern, Passing currents of different current densities between the first and second anodes and the cathode;
Including
Forming a first plating layer on the wiring pattern by a current from the first anode;
A second plating layer is formed in the through hole on the substrate side surface of the wiring pattern by the current from the second anode.

本発明によれば、第１の陽極からの電流によって、配線パターンの一方の面に第１のメッキ層を形成することができ、第２の陽極からの電流によって、配線パターンの他方の面に第２のメッキ層を形成することができる。なお、第２のメッキ層は、配線パターンにおけるスルーホールから露出する部分に形成される。   According to the present invention, the first plating layer can be formed on one surface of the wiring pattern by the current from the first anode, and the other surface of the wiring pattern can be formed by the current from the second anode. A second plating layer can be formed. The second plating layer is formed in a portion exposed from the through hole in the wiring pattern.

（１５）本発明に係る実装基板の製造方法は、複数のスルーホールが形成され、前記スルーホール上を通って配線パターンが形成された基板を第１のメッキ浴に浸せきし、前記配線パターンを陰極に電気的に接続し、前記基板における前記配線パターンが形成された面に向けて第１の陽極を配置して電気メッキを施して、第１のメッキ層を前記配線パターン上に形成する工程と、
前記基板を第２のメッキ浴に浸せきし、前記配線パターンを陰極に電気的に接続し、前記基板における前記配線パターンとは反対側の面に向けて第２の陽極を配置して電気メッキを施して、第２のメッキ層を、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成する工程と、
を含む。 (15) In the method of manufacturing a mounting board according to the present invention, a plurality of through holes are formed, and the board on which the wiring pattern is formed through the through hole is immersed in a first plating bath. A step of forming a first plating layer on the wiring pattern by electrically connecting to a cathode, disposing a first anode toward a surface of the substrate on which the wiring pattern is formed, and performing electroplating. When,
The substrate is immersed in a second plating bath, the wiring pattern is electrically connected to a cathode, and a second anode is disposed on the surface of the substrate opposite to the wiring pattern to perform electroplating. Applying a second plating layer on the substrate side surface of the wiring pattern and in the through hole; and
including.

本発明によれば、基板を第１及び第２のメッキ浴に浸せきして、配線パターンの一方の面に第１のメッキ層を形成し、配線パターンの他方の面に第２のメッキ層を形成する。   According to the present invention, the substrate is immersed in the first and second plating baths, the first plating layer is formed on one surface of the wiring pattern, and the second plating layer is formed on the other surface of the wiring pattern. Form.

（１６）本発明に係る実装基板の製造方法は、基板に複数のスルーホールを形成し、前記スルーホール上を通る配線パターンを形成する工程と、
前記スルーホールを第１のレジストで覆って、前記配線パターンに無電解メッキを施して、第１のメッキ層を形成する工程と、
前記スルーホールから配線パターンの一部を露出させ、前記配線パターンにおける前記基板側とは反対側の面を第２のレジストで覆って、前記スルーホール内で配線パターンに無電解メッキを施して、第２のメッキ層を形成する工程と、
を含む。 (16) A method for manufacturing a mounting substrate according to the present invention includes a step of forming a plurality of through holes in a substrate and forming a wiring pattern passing over the through holes;
Covering the through hole with a first resist, subjecting the wiring pattern to electroless plating, and forming a first plating layer;
Exposing a part of the wiring pattern from the through hole, covering the surface of the wiring pattern opposite to the substrate side with a second resist, and performing electroless plating on the wiring pattern in the through hole, Forming a second plating layer;
including.

本発明によれば、２回の無電解メッキによって第１及び第２のメッキ層を形成する。   According to the present invention, the first and second plating layers are formed by two electroless platings.

（１７）本発明に係る実装基板の製造方法は、一方の面に第１の配線パターンが形成され、他方の面に前記第１の配線パターンに電気的に接続される第２の配線パターンが形成された基板をメッキ浴に浸せきし、前記第１及び第２の配線パターンを陰極に電気的に接続し、前記第１の配線パターンに向けて第１の陽極を配置し、前記第２の配線パターンに向けて第２の陽極を配置し、前記第１及び第２の陽極と前記陰極との間で異なる電流密度の電流を流す工程と、
を含み、
前記第１の陽極からの電流によって、第１のメッキ層を前記第１の配線パターン上に形成し、
前記第２の陽極からの電流によって、第２のメッキ層を前記第２の配線パターン上に形成する。 (17) In the mounting substrate manufacturing method according to the present invention, the first wiring pattern is formed on one surface, and the second wiring pattern electrically connected to the first wiring pattern is formed on the other surface. The formed substrate is immersed in a plating bath, the first and second wiring patterns are electrically connected to a cathode, a first anode is disposed toward the first wiring pattern, and the second Disposing a second anode toward the wiring pattern, and passing a current having a different current density between the first and second anodes and the cathode;
Including
Forming a first plating layer on the first wiring pattern by a current from the first anode;
A second plating layer is formed on the second wiring pattern by a current from the second anode.

本発明によれば、第１の陽極からの電流によって、第１の配線パターンに第１のメッキ層を形成することができ、第２の陽極からの電流によって、第２の配線パターンに第２のメッキ層を形成することができる。   According to the present invention, the first plating layer can be formed on the first wiring pattern by the current from the first anode, and the second wiring pattern can be formed on the second wiring pattern by the current from the second anode. The plating layer can be formed.

（１８）本発明に係る実装基板の製造方法は、一方の面に第１の配線パターンが形成され、他方の面に前記第１の配線パターンに電気的に接続される第２の配線パターンが形成された基板を第１のメッキ浴に浸せきし、前記第１の配線パターンを陰極に電気的に接続し、前記第１の配線パターンに向けて第１の陽極を配置して電気メッキを施して、第１のメッキ層を前記第１の配線パターン上に形成する工程と、
前記基板を第２のメッキ浴に浸せきし、前記第２の配線パターンを陰極に電気的に接続し、前記第２の配線パターンに向けて第２の陽極を配置して電気メッキを施して、第２のメッキ層を、前記第２の配線パターン上に形成する工程と、
を含む。 (18) In the method for manufacturing a mounting board according to the present invention, the first wiring pattern is formed on one surface, and the second wiring pattern electrically connected to the first wiring pattern is formed on the other surface. The formed substrate is immersed in a first plating bath, the first wiring pattern is electrically connected to a cathode, and a first anode is disposed toward the first wiring pattern to perform electroplating. Forming a first plating layer on the first wiring pattern;
Immersing the substrate in a second plating bath, electrically connecting the second wiring pattern to a cathode, disposing a second anode toward the second wiring pattern, and performing electroplating; Forming a second plating layer on the second wiring pattern;
including.

本発明によれば、基板を第１及び第２のメッキ浴に浸せきして、第１の配線パターンに第１のメッキ層を形成し、第２の配線パターンに第２のメッキ層を形成する。   According to the present invention, the substrate is immersed in the first and second plating baths, the first plating layer is formed on the first wiring pattern, and the second plating layer is formed on the second wiring pattern. .

（１９）本発明に係る実装基板の製造方法は、基板の一方の面に第１の配線パターンを形成し、他方の面に前記第１の配線パターンに電気的に接続される第２の配線パターンを形成する工程と、
前記第２の配線パターンを第１のレジストで覆って、前記第１の配線パターンに無電解メッキを施して、第１のメッキ層を形成する工程と、
前記第１の配線パターンを第２のレジストで覆って、前記第２の配線パターンに無電解メッキを施して、第２のメッキ層を形成する工程と、
を含む。 (19) In the mounting board manufacturing method according to the present invention, the first wiring pattern is formed on one surface of the substrate, and the second wiring is electrically connected to the first wiring pattern on the other surface. Forming a pattern;
Covering the second wiring pattern with a first resist, subjecting the first wiring pattern to electroless plating, and forming a first plating layer;
Covering the first wiring pattern with a second resist, subjecting the second wiring pattern to electroless plating, and forming a second plating layer;
including.

本発明によれば、２回の無電解メッキによって第１及び第２のメッキ層を形成する。   According to the present invention, the first and second plating layers are formed by two electroless platings.

（２０）本発明に係る実装基板の製造方法は、基板に配線パターンを形成する工程と、
前記配線パターンの第１の部分を露出させて第２の部分をレジストで覆って、前記配線パターンに無電解メッキを施して前記第１の部分に第１のメッキ層を形成する工程と、
前記配線パターンの第２の部分を露出させて第１の部分をレジストで覆って、前記配線パターンに無電解メッキを施して前記第２の部分に第２のメッキ層を形成する工程と、
を含む。 (20) A method of manufacturing a mounting substrate according to the present invention includes a step of forming a wiring pattern on a substrate,
Exposing the first part of the wiring pattern and covering the second part with a resist; and applying electroless plating to the wiring pattern to form a first plating layer on the first part;
Exposing the second portion of the wiring pattern and covering the first portion with a resist, and performing electroless plating on the wiring pattern to form a second plating layer on the second portion;
including.

本発明によれば、２回の無電解メッキによって第１及び第２のメッキ層を形成する。
（２１）この実装基板の製造方法において、
前記第１及び第２のメッキ層は相互に異なる特性を有していてもよい。 According to the present invention, the first and second plating layers are formed by two electroless platings.
(21) In this method of manufacturing a mounting board,
The first and second plating layers may have different characteristics.

樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多い。この場合、第１及び第２の陽極と陰極との間の電流密度を異ならせることで、異なる厚みの第１及び第２のメッキ層を形成してもよい。あるいは、第１及び第２のメッキ浴のメッキ液を異ならせたり、第１及び第２の陽極と陰極との間の電流密度を異ならせることで、異なる厚みの第１及び第２のメッキ層を形成してもよい。   In many cases, the plating layer suitable for the adhesion to the resin and the plating layer suitable for the bonding property to the conductive material are required to have contradictory properties. In this case, the first and second plating layers having different thicknesses may be formed by changing the current densities between the first and second anodes and the cathodes. Alternatively, the first and second plating layers having different thicknesses can be obtained by making the plating solutions of the first and second plating baths different or by making the current densities between the first and second anodes and the cathodes different. May be formed.

（２２）この実装基板の製造方法において、
前記第１のメッキ層を、前記第２のメッキ層よりも薄く形成してもよい。 (22) In this method of manufacturing a mounting board,
The first plating layer may be formed thinner than the second plating layer.

メッキ層を薄くすることで樹脂との密着性が向上し、メッキ層を厚くすれば導電材料との接合性に優れるようになる。   By making the plating layer thinner, the adhesion to the resin is improved, and if the plating layer is made thicker, the bondability with the conductive material is improved.

（２３）この実装基板の製造方法において、
前記第１及び第２のメッキ層を異なる材料で形成してもよい。 (23) In this method of manufacturing a mounting board,
The first and second plating layers may be formed of different materials.

樹脂との密着性が向上する材料で第１のメッキ層を形成し、導電材料との接合性に優れる材料で第２のメッキ層を形成することができる。   The first plating layer can be formed from a material that improves the adhesion to the resin, and the second plating layer can be formed from a material that is excellent in bondability with the conductive material.

以下、本発明の好適な実施の形態について図面を参照して説明する。   Preferred embodiments of the present invention will be described below with reference to the drawings.

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置を示す図である。この半導体装置１は、半導体チップ１０と、基板２０と、を含む。半導体チップ１０の平面形状が矩形（正方形又は長方形）である場合には、少なくとも一辺（対向する二辺又は全ての辺を含む）に沿って、半導体チップ１０の一方の面（能動面）に複数の電極１２が形成されていてもよい。あるいは、複数の電極１２が半導体チップ１０の中央部又はその付近に並んでいても良い。電極１２には、ハンダボール、金ワイヤーボール、金メッキなどによってバンプ１４が設けられている。電極１２自体がバンプの形状をなしていてもよい。電極１２とバンプ１４との間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。 (First embodiment)
FIG. 1 is a diagram showing a semiconductor device according to the first embodiment of the present invention. The semiconductor device 1 includes a semiconductor chip 10 and a substrate 20. When the planar shape of the semiconductor chip 10 is a rectangle (square or rectangular), a plurality of one surface (active surface) of the semiconductor chip 10 is provided along at least one side (including two opposite sides or all sides). The electrode 12 may be formed. Alternatively, the plurality of electrodes 12 may be arranged in the central portion of the semiconductor chip 10 or in the vicinity thereof. The electrode 12 is provided with bumps 14 by solder balls, gold wire balls, gold plating, or the like. The electrode 12 itself may have a bump shape. Nickel, chromium, titanium, or the like may be added as a bump metal diffusion prevention layer between the electrode 12 and the bump 14.

基板２０の全体形状は特に限定されず、矩形、多角形、あるいは複数の矩形を組み合わせた形状のいずれであってもよいが、半導体チップ１０の平面形状の相似形とすることができる。基板２０の厚みは、その材質により決まることが多いが、これも限定されない。基板２０は、有機系又は無機系のいずれの材料から形成されたものであってもよく、これらの複合構造からなるものであってもよい。また、基板２０は、フレキシブル基板であっても、リジッド基板であってもよい。有機系の樹脂から形成されたテープ状のフレキシブル基板を打ち抜いて基板２０を形成することもできる。   The overall shape of the substrate 20 is not particularly limited, and may be any of a rectangular shape, a polygonal shape, or a shape obtained by combining a plurality of rectangles, but may be similar to the planar shape of the semiconductor chip 10. The thickness of the substrate 20 is often determined by its material, but this is not limited. The substrate 20 may be formed of any organic or inorganic material, or may be a composite structure of these. Further, the substrate 20 may be a flexible substrate or a rigid substrate. The substrate 20 can also be formed by punching out a tape-like flexible substrate formed from an organic resin.

図２は、図１に示す半導体装置の基板の平面図である。図１及び図２に示すように、基板２０の一方の面には、複数の配線（リード）２２が形成されて、配線パターン２１を構成している。それぞれの配線２２には、ランド部２４、２６が形成されている。ランド部２４、２６は、配線２２よりも大きい幅を有するように形成されていることが多い。一方のランド部２６を基板２０の中央に近い位置に形成し、他方のランド部２４を配線２２の途中に形成してもよい。複数の配線２２のうち少なくとも一つ又は全部は、他の配線２２と電気的に導通しておらず、電気的に独立している。複数の配線２２のうち、半導体チップ１０の電源やグランドなどに接続される共通の配線などは、ランド部２４、２６同士が接続されていてもよい。   FIG. 2 is a plan view of the substrate of the semiconductor device shown in FIG. As shown in FIGS. 1 and 2, a plurality of wirings (leads) 22 are formed on one surface of the substrate 20 to form a wiring pattern 21. Land portions 24 and 26 are formed in each wiring 22. The land portions 24 and 26 are often formed to have a width larger than that of the wiring 22. One land portion 26 may be formed at a position close to the center of the substrate 20, and the other land portion 24 may be formed in the middle of the wiring 22. At least one or all of the plurality of wirings 22 are not electrically connected to the other wirings 22 and are electrically independent. Among the plurality of wirings 22, the land parts 24 and 26 may be connected to each other such as a common wiring connected to the power source or the ground of the semiconductor chip 10.

基板２０には、複数のスルーホール２８が形成されている。それぞれのスルーホール２８上を、いずれかの配線２２が通る。配線２２の端部がスルーホール２８上に位置してもよい。配線２２の端部にランド部２６が形成されている場合には、ランド部２６がスルーホール２８上に位置する。   A plurality of through holes 28 are formed in the substrate 20. One of the wirings 22 passes through each through hole 28. The end of the wiring 22 may be positioned on the through hole 28. When the land portion 26 is formed at the end portion of the wiring 22, the land portion 26 is positioned on the through hole 28.

図１に拡大して示すように、配線２２には第１及び第２のメッキ層３０、３２が形成されている。配線２２を銅や、白金及びニッケルの２層構造で形成し、メッキ層３０、３２の材料をニッケル、パラジウム、ニッケル−金、ニッケル−パラジウム−金、金、ハンダ及びスズの中から選択することができる。第１のメッキ層３０は、配線２２における基板２０とは反対側の面に形成されている。第２のメッキ層３２は、配線２２における基板２０を向く面においてスルーホール２８内に形成されている。スルーホール２８上にランド部２６が位置している場合には、ランド部２６に第２のメッキ層３２が形成される。第１及び第２のメッキ層３０、３２は、厚み又は材料の少なくとも一方において異なっていることなどにより、異なる特性を有する。   As shown in an enlarged view in FIG. 1, first and second plating layers 30 and 32 are formed on the wiring 22. The wiring 22 is formed in a two-layer structure of copper, platinum and nickel, and the material of the plating layers 30 and 32 is selected from nickel, palladium, nickel-gold, nickel-palladium-gold, gold, solder and tin. Can do. The first plating layer 30 is formed on the surface of the wiring 22 opposite to the substrate 20. The second plating layer 32 is formed in the through hole 28 on the surface of the wiring 22 facing the substrate 20. When the land portion 26 is located on the through hole 28, the second plating layer 32 is formed on the land portion 26. The first and second plating layers 30 and 32 have different characteristics due to differences in at least one of thickness and material.

第１のメッキ層３０は、少なくともランド２４上の酸化を防止して導電性を確保し、電気的な接触抵抗を低下させている。また、第１のメッキ層３０を形成しても、配線２２の上に樹脂と密着できるようになっている。例えば、樹脂として異方性導電材料の接着剤を例に挙げると、メッキ層３０の下地としてニッケルが形成されている場合に、接着剤に含有される例えばシランカップリング材がニッケルもしくはその酸化物や水酸化物と化学的結合を生じるように、メッキ層３０を薄く形成することが好ましい。例えば、０．０５μｍ程度の厚みの金メッキを第１のメッキ層３０とすることができる。これにより強固な接着が可能になる。   The first plating layer 30 prevents the oxidation on at least the land 24 to ensure conductivity and lowers the electrical contact resistance. Further, even if the first plating layer 30 is formed, it can be in close contact with the resin on the wiring 22. For example, when an adhesive of an anisotropic conductive material is given as an example of resin, when nickel is formed as a base of the plating layer 30, for example, a silane coupling material contained in the adhesive is nickel or an oxide thereof. It is preferable to form the plating layer 30 thin so as to produce chemical bonds with the hydroxide. For example, gold plating having a thickness of about 0.05 μm can be used as the first plating layer 30. Thereby, strong adhesion becomes possible.

一方、第２のメッキ層３２は導電材料、例えば外部端子との接合性に適している。例えば、０．３μｍ程度の厚みの金メッキを第２のメッキ層３２として、導電材料との接合性を確保する。導電材料がハンダである場合には、ハンダメッキを第２のメッキ層３２としてハンダ付け性を確保してもよい。   On the other hand, the second plating layer 32 is suitable for bonding with a conductive material, for example, an external terminal. For example, gold plating with a thickness of about 0.3 μm is used as the second plating layer 32 to ensure the bondability with the conductive material. When the conductive material is solder, solder plating may be used as the second plating layer 32 to ensure solderability.

半導体チップ１０は、基板２０に対してフェースダウン実装される。半導体チップ１０のバンプ１４と、基板２０に形成された配線２２と、が電気的に接続される。配線２２には、メッキ層３０が形成されているので良好な電気的接続が得られる。配線２２にランド部２４、２６が形成される場合には、一方のランド部２４とバンプ１４とが電気に接続される。電気的接続の手段として、樹脂からなる接着剤に導電粒子が含有されてなる異方性導電材料３４を使用してもよい。その場合には、導電粒子が配線２２とバンプ１４との間に介在して電気的な導通が図られる。異方性導電材料３４は、異方性導電膜又は異方性導電接着剤であってもよい。   The semiconductor chip 10 is mounted face down on the substrate 20. The bumps 14 of the semiconductor chip 10 and the wirings 22 formed on the substrate 20 are electrically connected. Since the plated layer 30 is formed on the wiring 22, good electrical connection can be obtained. When the land portions 24 and 26 are formed on the wiring 22, one land portion 24 and the bump 14 are electrically connected. As means for electrical connection, an anisotropic conductive material 34 in which conductive particles are contained in an adhesive made of resin may be used. In that case, the conductive particles are interposed between the wirings 22 and the bumps 14 to achieve electrical conduction. The anisotropic conductive material 34 may be an anisotropic conductive film or an anisotropic conductive adhesive.

異方性導電材料３４が使用される場合には、これによって配線２２における基板２０との接着面とは反対側の表面、側面及び先端面、すなわち基板２０との非接触面が覆われる。異方性導電材料３４が使用されない場合には、アンダーフィル材などの樹脂によって、配線２２における基板２０との非接触面を覆う。配線２２を覆う材料は、基板２０の一方の面の全面を覆ってもよい。配線２２に形成された第１のメッキ層３０は、樹脂との密着性に適しているので、配線２２の上に設けられる樹脂が剥離しにくくなっている。すなわち、異方性導電材料３４が剥離しにくくなっている。   When the anisotropic conductive material 34 is used, this covers the surface, the side surface, and the front end surface of the wiring 22 opposite to the bonding surface with the substrate 20, that is, the non-contact surface with the substrate 20. When the anisotropic conductive material 34 is not used, the non-contact surface of the wiring 22 with the substrate 20 is covered with a resin such as an underfill material. The material covering the wiring 22 may cover the entire surface of one surface of the substrate 20. Since the first plating layer 30 formed on the wiring 22 is suitable for adhesion with the resin, the resin provided on the wiring 22 is difficult to peel off. That is, the anisotropic conductive material 34 is difficult to peel off.

配線２２における基板２０を向く面でスルーホール２８内には、導電材料３６が設けられている。詳しくは、導電材料３６は、第２のメッキ層３２上に形成されてスルーホール２８から突出している。導電材料３６は外部端子を構成する。第２のメッキ層３２が導電材料との接合性に適しているので、導電材料３６と第２のメッキ層３２との良好な電気的接続が得られる。導電材料３６は、ハンダボールであることが多いが、メッキ、導電樹脂などの導電性突起であってもよい。   A conductive material 36 is provided in the through hole 28 on the surface of the wiring 22 facing the substrate 20. Specifically, the conductive material 36 is formed on the second plating layer 32 and protrudes from the through hole 28. The conductive material 36 constitutes an external terminal. Since the second plated layer 32 is suitable for bonding with the conductive material, a good electrical connection between the conductive material 36 and the second plated layer 32 can be obtained. The conductive material 36 is often a solder ball, but may be a conductive protrusion such as plating or conductive resin.

導電材料３６によって外部端子を構成する代わりに、スルーホール２８内に導電材料３６を充填し、この導電材料３６に電気的に接続される第２の配線を基板２０の他方の面に形成して、その第２の配線に外部端子を設けてもよい。この場合には、基板２０は、両面に配線が形成されるので両面基板である。さらに、基板２０として、多層基板やビルドアップ型基板を用いても良い。ビルドアップ型基板や多層基板を利用した場合、平面的に拡がるベタグランド層上に配線パターンを形成すれば、余分な配線パターンのないマイクロストリップ構造となるので、信号の伝送特性を向上させることができる。   Instead of constituting the external terminal by the conductive material 36, the through hole 28 is filled with the conductive material 36, and the second wiring electrically connected to the conductive material 36 is formed on the other surface of the substrate 20. The second wiring may be provided with an external terminal. In this case, the substrate 20 is a double-sided substrate because wiring is formed on both sides. Furthermore, a multilayer substrate or a build-up type substrate may be used as the substrate 20. When a build-up type substrate or a multilayer substrate is used, if a wiring pattern is formed on a solid ground layer that expands in a plane, a microstrip structure without an extra wiring pattern can be obtained, which can improve signal transmission characteristics. it can.

以上の説明は、異方性導電材料３４を用いる方式のフェースダウン型接合について述べてきたが、この方式のフェースダウン型接合に限られることはなく、ハンダバンプ付きの半導体チップを加熱（必要に応じて加圧）する方式や、金バンプ付きの半導体チップを加熱・加圧（必要に応じて超音波接合）する方式や、樹脂の硬化収縮力を利用した方式のフェースダウン接合にも本発明を適用することができる。このことは、以下の実施の形態でも同じである。   In the above description, the face-down type bonding using the anisotropic conductive material 34 has been described. However, the present invention is not limited to this type of face-down bonding, and a semiconductor chip with solder bumps is heated (if necessary). The present invention can also be applied to face down bonding using a method in which a semiconductor chip with a gold bump is heated / pressurized (ultrasonic bonding if necessary), or a method using a resin's curing shrinkage force. Can be applied. This also applies to the following embodiments.

図１には、外部端子を構成する導電材料３６が半導体チップ１０の搭載領域内にのみ設けられたＦＡＮ−ＩＮ型の半導体装置が示されているが、これに限定されるものではない。例えば、半導体チップ１０の搭載領域外にのみ外部端子が設けられたＦＡＮ−ＯＵＴ型の半導体装置や、これにＦＡＮ−ＩＮ型を組み合わせたＦＡＮ−ＩＮ／ＯＵＴ型の半導体装置にも本発明を適用することができる。ＦＡＮ−ＯＵＴ型又はＦＡＮ−ＩＮ／ＯＵＴ型の半導体装置では、配線２２の上に設けられる樹脂によって、半導体チップの外側にスティフナを貼り付けても良い。このことは、以下の実施の形態でも同じである。   Although FIG. 1 shows a FAN-IN type semiconductor device in which the conductive material 36 constituting the external terminal is provided only in the mounting region of the semiconductor chip 10, it is not limited to this. For example, the present invention is also applied to a FAN-OUT type semiconductor device in which an external terminal is provided only outside the mounting region of the semiconductor chip 10 and a FAN-IN / OUT type semiconductor device in which this is combined with a FAN-IN type. can do. In a FAN-OUT type or FAN-IN / OUT type semiconductor device, a stiffener may be attached to the outside of the semiconductor chip with a resin provided on the wiring 22. This also applies to the following embodiments.

図３は、本発明の第１の実施の形態に係る実装基板を示す図である。図３に示す実装基板４０は、テープキャリアであって、複数の半導体装置のための複数の配線パターン２１（図１参照）が形成されている。それぞれの配線パターン２１には第１及び第２のメッキ層３０、３２（図１参照）が形成されている。テープキャリアとしての実装基板４０が打ち抜かれて、個々の半導体装置に対応する実装基板が得られる。少なくとも１つの配線パターン２１が形成された基板が実装基板であり、図１示す配線パターン２１が形成された状態での基板２０も実装基板である。あるいは、完成品としての半導体装置の外形よりも大きい実装基板を用意してもよい。この場合には、半導体チップの実装前に予め、半導体装置の外形位置の一部好ましくは半分以上に、一つ好ましくは複数の穴（例えば長穴）を形成しておき、半導体チップの実装後に、外形位置の残りの部分（例えば複数の穴の間の部分）を打ち抜いてもよい。   FIG. 3 is a diagram showing a mounting board according to the first embodiment of the present invention. The mounting substrate 40 shown in FIG. 3 is a tape carrier, and a plurality of wiring patterns 21 (see FIG. 1) for a plurality of semiconductor devices are formed. Each wiring pattern 21 is formed with first and second plating layers 30 and 32 (see FIG. 1). The mounting substrate 40 as a tape carrier is punched out, and a mounting substrate corresponding to each semiconductor device is obtained. A substrate on which at least one wiring pattern 21 is formed is a mounting substrate, and the substrate 20 in a state where the wiring pattern 21 shown in FIG. 1 is formed is also a mounting substrate. Or you may prepare the mounting substrate larger than the external shape of the semiconductor device as a finished product. In this case, before mounting the semiconductor chip, a plurality of holes (for example, long holes) are preferably formed in a part of the outer position of the semiconductor device, preferably at least half, and preferably after mounting the semiconductor chip. The remaining part of the outer position (for example, a part between a plurality of holes) may be punched out.

図３に示す実装基板４０は、複数のスルーホール２８（図１参照）が形成された基板４２と、基板４２に形成された複数の配線パターン２１と、配線パターン２１を構成する配線２２に形成された第１及び第２のメッキ層３０、３２と、少なくとも１つのメッキリード４４と、を含む。図１に示す符号と同じ符号の構成は、上述した通りであるので説明を省略する。また、実装基板４０には一般的なテープキャリアの構成も適用されている。   A mounting substrate 40 shown in FIG. 3 is formed on a substrate 42 on which a plurality of through holes 28 (see FIG. 1) are formed, a plurality of wiring patterns 21 formed on the substrate 42, and a wiring 22 constituting the wiring pattern 21. First and second plated layers 30 and 32 and at least one plated lead 44. The configuration of the same reference numerals as those shown in FIG. Further, a general tape carrier configuration is also applied to the mounting substrate 40.

メッキリード４４は、打ち抜き位置、すなわち完成した半導体装置の基板２０の外形位置よりも外側に形成されている。したがって、実装基板４０が打ち抜かれると、メッキリード４４を除去することができる。配線２２はメッキリード４４に電気的に接続されている。したがって、メッキリード４４を使用して、配線２２に電気メッキを施すことができる。   The plating lead 44 is formed outside the punching position, that is, the outer position of the substrate 20 of the completed semiconductor device. Therefore, when the mounting substrate 40 is punched, the plating lead 44 can be removed. The wiring 22 is electrically connected to the plating lead 44. Therefore, the plating lead 44 can be used to electroplate the wiring 22.

次に、図４は、本実施の形態に係る実装基板の製造方法を説明する図である。まず、実装基板４０から第１及び第２のメッキ層３０、３２を除いた構成を備える基板４２を用意する。この状態で、基板４２には、少なくとも１つ又は複数の配線パターン２１と、メッキリード４４と、が形成されている。   Next, FIG. 4 is a diagram for explaining a method of manufacturing a mounting board according to the present embodiment. First, the board | substrate 42 provided with the structure remove | excluding the 1st and 2nd plating layers 30 and 32 from the mounting board | substrate 40 is prepared. In this state, at least one or a plurality of wiring patterns 21 and plating leads 44 are formed on the substrate 42.

また、メッキ槽４８にメッキ液を入れてメッキ浴４６を用意する。メッキ浴４６には、第１及び第２の陽極５０、５２が配置されており、両者の間に上述した基板４２を送り出す。詳しくは、基板４２の一方の面を第１の陽極５０に向け、他方の面を第２の陽極５２に向ける。なお、基板４２がテープであれば、リール・ツウ・リールの工程を適用することができる。   A plating bath 46 is prepared by putting a plating solution in the plating tank 48. First and second anodes 50 and 52 are arranged in the plating bath 46, and the above-described substrate 42 is sent out between them. Specifically, one surface of the substrate 42 is directed to the first anode 50 and the other surface is directed to the second anode 52. If the substrate 42 is a tape, a reel-to-reel process can be applied.

基板４２に形成されているメッキリード４４を、陽極５０、５２に印加される電圧よりも低い電圧例えばＧＮＤの陰極５４に接続すると、メッキリード４４及びこれに接続される配線パターン２１（配線２２）と、第１及び第２の陽極５０、５２のそれぞれと、の間に電流が流れる。こうして、配線パターン２１（配線２２）における基板４２とは反対側の面と、スルーホール２８から露出する部分とに電気メッキを施し、第１及び第２のメッキ層３０、３２を形成することができる。   When the plating lead 44 formed on the substrate 42 is connected to a voltage lower than the voltage applied to the anodes 50 and 52, for example, the GND cathode 54, the plating lead 44 and the wiring pattern 21 (wiring 22) connected thereto. And a current flows between each of the first and second anodes 50 and 52. Thus, electroplating is performed on the surface of the wiring pattern 21 (wiring 22) opposite to the substrate 42 and the portion exposed from the through hole 28 to form the first and second plating layers 30 and 32. it can.

ここで、第１及び第２の陽極５０、５２のそれぞれに、異なる電圧Ｖ１、Ｖ２を印加するなどして、それぞれから流れる電流の電流密度が異なるようになっている。こうすることで、第１及び第２のメッキ層３０、３２の厚みを異ならせることができる。   Here, different voltages V1 and V2 are applied to the first and second anodes 50 and 52, respectively, so that the current densities of currents flowing from the first and second anodes 50 and 52 are different. By doing so, the thicknesses of the first and second plating layers 30 and 32 can be made different.

こうして、第１及び第２のメッキ層３０、３２が配線パターン２１（配線２２）に形成されて、実装基板４０が得られる。なお、基板４２がテープであれば、実装基板４０はテープキャリアとなる。   Thus, the first and second plated layers 30 and 32 are formed on the wiring pattern 21 (wiring 22), and the mounting substrate 40 is obtained. If the substrate 42 is a tape, the mounting substrate 40 is a tape carrier.

また、図示していないが、電気的な接点となる部位以外は、ソルダーレジスト等の永久レジストで覆われていても良く、これは以降の実施の形態でも同様である。この場合、電気的な接点となる部位以外はメッキが施されない。   Moreover, although not shown in figure, it may be covered with permanent resists, such as a solder resist, except the site | part used as an electrical contact, and this is the same also in subsequent embodiment. In this case, plating is not performed except for a portion that becomes an electrical contact.

次に、本実施の形態に係る実装基板を使用した半導体装置の製造方法を説明する。上述した実装基板４０に形成されたそれぞれの配線パターン２１に、半導体チップ１０をフェースダウン実装する。例えば、図１に示すように、異方性導電材料３４を使用することができる。異方性導電材料３４は、半導体チップ１０における電極１２が形成された面に予め設けておいても良いし、実装基板４０における配線２２が形成された面に予め設けておいても良い。個々の配線パターン２１ごとに覆うように異方性導電材料３４を設けてもよいし、複数の配線パターン２１を覆うように異方性導電材料３４を設けてもよい。   Next, a method for manufacturing a semiconductor device using the mounting substrate according to the present embodiment will be described. The semiconductor chip 10 is face-down mounted on each wiring pattern 21 formed on the mounting substrate 40 described above. For example, as shown in FIG. 1, an anisotropic conductive material 34 can be used. The anisotropic conductive material 34 may be provided in advance on the surface of the semiconductor chip 10 where the electrode 12 is formed, or may be provided in advance on the surface of the mounting substrate 40 where the wiring 22 is formed. The anisotropic conductive material 34 may be provided so as to cover each wiring pattern 21, or the anisotropic conductive material 34 may be provided so as to cover the plurality of wiring patterns 21.

また、図１に示すように、外部端子となる導電材料３６を設ける。こうして、実装基板４０に複数の半導体チップ１０が実装されて、複数の半導体装置１が一体化された半導体装置アッセンブリが得られる。   Further, as shown in FIG. 1, a conductive material 36 to be an external terminal is provided. Thus, a semiconductor device assembly in which a plurality of semiconductor chips 10 are mounted on the mounting substrate 40 and the plurality of semiconductor devices 1 are integrated is obtained.

次に、図５に示すように、それぞれの半導体チップ１０よりも外側で、実装基板４０を打ち抜く。打ち抜き形状は、特に限定されないが、半導体チップ１０の平面形状の相似形としてもよい。打ち抜きのために、切断治具５６、５８を使用することができる。こうして、半導体装置１を連続して製造することができる。   Next, as shown in FIG. 5, the mounting substrate 40 is punched outside the respective semiconductor chips 10. The punching shape is not particularly limited, but may be similar to the planar shape of the semiconductor chip 10. Cutting tools 56 and 58 can be used for punching. Thus, the semiconductor device 1 can be manufactured continuously.

（第２の実施の形態）
図６は、本発明を適用した第２の実施の形態に係る実装基板の製造方法を説明する図である。本実施の形態では、図３に示す実装基板４０から第１及び第２のメッキ層３０、３２を除いた構成を備える基板４２を用意する。この状態で、基板４２には、少なくとも１つ又は複数の配線パターン２１と、メッキリード４４と、が形成されている。 (Second Embodiment)
FIG. 6 is a view for explaining a mounting board manufacturing method according to the second embodiment to which the present invention is applied. In the present embodiment, a substrate 42 having a configuration in which the first and second plating layers 30 and 32 are removed from the mounting substrate 40 shown in FIG. 3 is prepared. In this state, at least one or a plurality of wiring patterns 21 and plating leads 44 are formed on the substrate 42.

また、第１及び第２のメッキ槽６０、６２にメッキ液を入れて第１及び第２のメッキ浴６４、６６を並べて用意する。第１及び第２のメッキ浴６４、６６には、第１及び第２の陽極６８、７０が配置されている。基板４２は、第１のメッキ浴６４中で一方の面を第１の陽極６８に向けて送り出され、その次に、第２のメッキ浴６６中で他方の面を第２の陽極７０に向けて送り出される。なお、基板４２がテープであれば、リール・ツウ・リールの工程を適用することができる。   Further, the first and second plating baths 64 and 66 are prepared by putting the plating solution into the first and second plating tanks 60 and 62. First and second anodes 68 and 70 are disposed in the first and second plating baths 64 and 66, respectively. The substrate 42 is fed out in the first plating bath 64 with one side facing the first anode 68, and then in the second plating bath 66 the other side faces the second anode 70. Sent out. If the substrate 42 is a tape, a reel-to-reel process can be applied.

基板４２に形成されているメッキリード４４を、陽極６８、７０に印加される電圧よりも低い電圧例えばＧＮＤの陰極７２に接続すると、メッキリード４４及びこれに接続される配線パターン２１（配線２２）と、第１及び第２の陽極６８、７０のそれぞれと、の間に電流が流れる。こうして、配線パターン２１（配線２２）における基板４２とは反対側の面と、スルーホール２８から露出する部分とに電気メッキを施し、第１及び第２のメッキ層３０、３２を形成することができる。   When the plating lead 44 formed on the substrate 42 is connected to a voltage lower than the voltage applied to the anodes 68 and 70, for example, the GND cathode 72, the plating lead 44 and the wiring pattern 21 (wiring 22) connected thereto. And a current flows between each of the first and second anodes 68 and 70. Thus, electroplating is performed on the surface of the wiring pattern 21 (wiring 22) opposite to the substrate 42 and the portion exposed from the through hole 28 to form the first and second plating layers 30 and 32. it can.

ここで、第１及び第２の陽極６８、７０のそれぞれに、異なる電圧Ｖ3、Ｖ4を印加するなどして、それぞれから流れる電流の電流密度が異なるようになっている。こうすることで、第１及び第２のメッキ層３０、３２の厚みを異ならせることができる。   Here, different voltages V3 and V4 are applied to the first and second anodes 68 and 70, respectively, so that the current densities of the currents flowing from the first and second anodes 68 and 70 are different. By doing so, the thicknesses of the first and second plating layers 30 and 32 can be made different.

こうして、第１及び第２のメッキ層３０、３２が配線パターン２１（配線２２）に形成されて、図３に示す実装基板４０が得られる。なお、基板４２がテープであれば、実装基板４０はテープキャリアとなる。   Thus, the first and second plated layers 30 and 32 are formed on the wiring pattern 21 (wiring 22), and the mounting substrate 40 shown in FIG. 3 is obtained. If the substrate 42 is a tape, the mounting substrate 40 is a tape carrier.

なお、本実施の形態では、基板４２を第１及び第２のメッキ浴６４、６６に連続的に浸せきしたが、それぞれの浸せき工程を別々に行っても良い。また、第１及び第２のメッキ浴６４、６６は、同じ金属イオンを含む場合に限らず、別の金属イオンを含んでよい。その場合には、第１及び第２のメッキ層３０、３２の材料が異なることになる。さらに、第１及び第２のメッキ層３０、３２の材料及び厚みの両方を異ならせてもよい。   In the present embodiment, the substrate 42 is continuously immersed in the first and second plating baths 64 and 66, but each immersion step may be performed separately. The first and second plating baths 64 and 66 are not limited to containing the same metal ions, and may contain different metal ions. In that case, the materials of the first and second plating layers 30 and 32 are different. Further, both the material and thickness of the first and second plating layers 30 and 32 may be different.

（第３の実施の形態）
図７Ａ及び図７Ｂは、本発明の第３の実施の形態に係る実装基板の製造方法を示す図である。本実施の形態では、図１に示す配線パターン２１（配線２２）が形成され、メッキ層３０、３２が形成される前の基板２０を用意する。 (Third embodiment)
7A and 7B are views showing a method of manufacturing a mounting board according to the third embodiment of the present invention. In the present embodiment, the substrate 20 is prepared before the wiring pattern 21 (wiring 22) shown in FIG. 1 is formed and the plating layers 30 and 32 are formed.

まず、図７Ａに示すように、スルーホール２８内にレジスト８０を充填する。レジスト８０は、樹脂であっても除去可能なテープなどでもよい。これによって、配線２２におけるスルーホール２８内で露出する部分が覆われる。そして、無電解メッキを施すと、配線２２における露出する面がメッキされる。配線２２における基板２０とは反対側の面に第１のメッキ層３０が形成される。第１のメッキ層３０は、第１の実施の形態で説明した通りの性質を有する。   First, as shown in FIG. 7A, a resist 80 is filled in the through hole 28. The resist 80 may be a resin or a removable tape. As a result, the exposed portion of the wiring 22 in the through hole 28 is covered. When the electroless plating is performed, the exposed surface of the wiring 22 is plated. A first plating layer 30 is formed on the surface of the wiring 22 opposite to the substrate 20. The first plating layer 30 has the properties as described in the first embodiment.

次に、レジスト８０を除去し、図７Ｂに示すように、配線２２におけるレジスト８０にて覆われていた部分以外の部分をレジスト８２で覆う。レジスト８２は、樹脂であっても除去可能なテープなどでもよい。配線２２における基板２０とは反対側の面の上方はレジスト８２にて覆われ、スルーホール２８内では配線２２の一部が露出する。第１のメッキ層３０はレジスト８２にて覆われている。そして、無電解メッキを施すと、配線２２における露出する面がメッキされる。配線２２におけるスルーホール２８内で露出する部分には、第２のメッキ層３２が形成される。第２のメッキ層３２は、第１の実施の形態で説明した通りの性質を有する。   Next, the resist 80 is removed, and a portion other than the portion covered with the resist 80 in the wiring 22 is covered with a resist 82 as shown in FIG. 7B. The resist 82 may be a resin or a removable tape. The upper side of the surface of the wiring 22 opposite to the substrate 20 is covered with a resist 82, and part of the wiring 22 is exposed in the through hole 28. The first plating layer 30 is covered with a resist 82. When the electroless plating is performed, the exposed surface of the wiring 22 is plated. A second plating layer 32 is formed in a portion of the wiring 22 exposed in the through hole 28. The second plating layer 32 has the properties as described in the first embodiment.

以上の工程により、図１に示すように、配線２２に第１及び第２のメッキ層３０、３２が形成された基板２０が得られるので、これが実装基板となる。本実施の形態では、第１及び第２のメッキ層３０、３２を形成する順序は問わない。無電解メッキの工程では、同じ材料の溶液を使用して異なる厚みの第１及び第２のメッキ層３０、３２を形成してもよいし、異なる材料の溶液を使用して異なる材料からなる第１及び第２のメッキ層３０、３２を形成してもよい。さらに、第１及び第２のメッキ層３０、３２の材料及び厚みの両方を異ならせてもよい。   Through the above steps, as shown in FIG. 1, the substrate 20 having the wiring 22 with the first and second plating layers 30 and 32 formed thereon is obtained, and this becomes the mounting substrate. In the present embodiment, the order in which the first and second plating layers 30 and 32 are formed does not matter. In the electroless plating process, the first and second plating layers 30 and 32 having different thicknesses may be formed using a solution of the same material, or the first and second layers made of different materials may be formed using a solution of different materials. The first and second plating layers 30 and 32 may be formed. Further, both the material and thickness of the first and second plating layers 30 and 32 may be different.

また、第１及び第２のメッキ層３０、３２の少なくとも厚さを変える場合は、レジストを塗布せずに両面のメッキ層を形成した後に、厚さを厚くしたい層とは逆の層にレジストを塗布し、厚くしたい層のみに追加のメッキを施し、その後レジストを取り除いても良い。   Also, when changing at least the thickness of the first and second plating layers 30 and 32, after forming the plating layers on both sides without applying the resist, the resist is applied to the layer opposite to the layer whose thickness is to be increased. May be applied, additional plating may be applied only to the layer to be thickened, and then the resist may be removed.

（第４の実施の形態）
図８は、本発明の第４の実施の形態に係る半導体装置を示す図である。半導体装置２は、半導体チップ１０と、基板１２０と、を含む。半導体チップ１０は、第１の実施の形態で説明したもので、電極１２及びバンプ１４を有する。基板１２０には、複数のスルーホール１２８が形成されており、形状、厚み、材質については基板２０と同じである。 (Fourth embodiment)
FIG. 8 is a diagram showing a semiconductor device according to the fourth embodiment of the present invention. The semiconductor device 2 includes a semiconductor chip 10 and a substrate 120. The semiconductor chip 10 is the same as that described in the first embodiment, and has electrodes 12 and bumps 14. A plurality of through holes 128 are formed in the substrate 120, and the shape, thickness, and material are the same as those of the substrate 20.

図９Ａは、図８に示す半導体装置の基板の一方の平面図であり、図９Ｂは他方の平面図である。基板１２０の一方の面には、複数の配線（リード）１２２が形成されて、第１の配線パターン１２１を構成している。それぞれの配線１２２には、ランド部１２４、１２６が形成されている。第１の配線パターン１２１は、第１の実施の形態で説明した配線パターン２１と同じ構成であってもよい。図９Ａに示すランド部１２６は、基板１２０における両面間の電気的導通を図ることができればよく、外部端子を設けるのではないので、図１のランド部２６よりも小さく形成されている。   9A is a plan view of one of the substrates of the semiconductor device shown in FIG. 8, and FIG. 9B is a plan view of the other. A plurality of wirings (leads) 122 are formed on one surface of the substrate 120 to form a first wiring pattern 121. Land portions 124 and 126 are formed in each wiring 122. The first wiring pattern 121 may have the same configuration as the wiring pattern 21 described in the first embodiment. The land portion 126 shown in FIG. 9A only needs to be able to achieve electrical continuity between both surfaces of the substrate 120, and is not provided with an external terminal. Therefore, the land portion 126 is formed smaller than the land portion 26 in FIG.

基板１２０の他方の面には、複数の配線（リード）１４２が形成されて、第２の配線パターン１４１を構成している。それぞれの配線１４２には、ランド部１４４、１４６が形成されている。第２の配線パターン１４１は、第１の実施の形態で説明した配線パターン２１と同じ構成であってもよい。図９Ｂに示す一方のランド部１４４は、外部端子を設けるために大きく形成されている。他方のランド部１４６は、基板１２０の両面間の電気的な導通を図ることができればよく、外部端子を設けるわけではないので、一方のランド部１４４よりも小さく形成されている。   A plurality of wirings (leads) 142 are formed on the other surface of the substrate 120 to form a second wiring pattern 141. Land portions 144 and 146 are formed in the respective wirings 142. The second wiring pattern 141 may have the same configuration as the wiring pattern 21 described in the first embodiment. One land portion 144 shown in FIG. 9B is formed large to provide an external terminal. The other land portion 146 only needs to be able to achieve electrical conduction between both surfaces of the substrate 120, and is not provided with an external terminal. Therefore, the other land portion 146 is formed smaller than the one land portion 144.

基板１２０に形成された複数のスルーホール１２８上を、それぞれの面に形成されたいずれかの配線１２２、１４２が通る。配線１２２、１４２の端部がスルーホール１２８上に位置してもよい。配線１２２、１４２の端部にランド部１２６、１４６が形成されている場合には、ランド部１２６、１４６がスルーホール１２８上に位置する。スルーホール１２８には、導電材料１４８が設けられており、基板１２０の一方の面の配線１２２と、他方の面の配線１４２とが電気的に導通している。   One of the wirings 122 and 142 formed on each surface passes through the plurality of through holes 128 formed in the substrate 120. The ends of the wirings 122 and 142 may be located on the through hole 128. When the land portions 126 and 146 are formed at the ends of the wirings 122 and 142, the land portions 126 and 146 are positioned on the through hole 128. A conductive material 148 is provided in the through hole 128, and the wiring 122 on one surface of the substrate 120 and the wiring 142 on the other surface are electrically connected.

なお、スルーホール１２８と連通する穴を、基板１２０の両面の配線１２２、１４８の一部例えばランド部１２６、１４６に形成しておき、これらの穴及びスルーホール１２８の内壁面に、メッキなどによって導電材料を設けて、基板１２０の両面の配線１２２、１４８を電気的に導通させてもよい。   A hole communicating with the through hole 128 is formed in a part of the wirings 122 and 148 on both sides of the substrate 120, for example, the land portions 126 and 146, and the inner wall surface of these holes and the through hole 128 is plated or the like. A conductive material may be provided to electrically connect the wirings 122 and 148 on both surfaces of the substrate 120.

図８に拡大して示すように、基板１２０の一方の面に形成された配線１２２には第１のメッキ層１３０が形成され、基板１２０の他方の面に形成された配線１４２には第２のメッキ層１３２が形成されている。第１及び第２のメッキ層１３０、１３２は、厚み又は材料の少なくとも一方において異なっていることなどにより性質が異なっている。第１のメッキ層１３０は、第１の実施の形態で説明した第１のメッキ層３０と同じ性質を有し、第２のメッキ層１３２は、第１の実施の形態で説明した第２のメッキ層３２と同じ性質を有する。すなわち、第１のメッキ層１３０は、樹脂との密着性に適しており、第２のメッキ層１３２は、導電材料との接合性に適している。   As shown in an enlarged view in FIG. 8, the first plating layer 130 is formed on the wiring 122 formed on one surface of the substrate 120, and the second plating 142 is formed on the other surface of the substrate 120. The plating layer 132 is formed. The first and second plating layers 130 and 132 have different properties due to differences in at least one of thickness and material. The first plating layer 130 has the same properties as the first plating layer 30 described in the first embodiment, and the second plating layer 132 is the second plating layer described in the first embodiment. It has the same properties as the plating layer 32. That is, the first plating layer 130 is suitable for adhesion with a resin, and the second plating layer 132 is suitable for bonding with a conductive material.

半導体チップ１０は、基板１２０に対してフェースダウン実装される。半導体チップ１０のバンプ１４と、基板１２０の一方の面に形成された配線１２２と、が電気的に接続される。配線１２２には、第１のメッキ層１３０が形成されているので良好な電気的接続が得られる。配線１２２にランド部１２４、１２６が形成される場合には、一方のランド部１２４とバンプ１４とが電気に接続される。電気的接続の手段として、樹脂からなる接着剤に導電粒子が含有されてなる異方性導電材料３４を使用してもよい。その場合には、導電粒子が配線１２２とバンプ１４との間に介在して電気的な導通が図られる。異方性導電材料３４は、異方性導電膜又は異方性導電接着剤であってもよい。   The semiconductor chip 10 is mounted face-down on the substrate 120. The bumps 14 of the semiconductor chip 10 and the wiring 122 formed on one surface of the substrate 120 are electrically connected. Since the first plating layer 130 is formed on the wiring 122, good electrical connection can be obtained. When the land portions 124 and 126 are formed in the wiring 122, one land portion 124 and the bump 14 are electrically connected. As means for electrical connection, an anisotropic conductive material 34 in which conductive particles are contained in an adhesive made of resin may be used. In that case, the conductive particles are interposed between the wiring 122 and the bump 14 to achieve electrical conduction. The anisotropic conductive material 34 may be an anisotropic conductive film or an anisotropic conductive adhesive.

異方性導電材料３４が使用される場合には、これによって配線１２２における基板１２０との接着面との非接触面が覆われる。異方性導電材料３４が使用されない場合には、アンダーフィル材などの樹脂によって、配線１２２における基板１２０との非接着面を覆う。配線１２２を覆う材料は、基板１２０の一方の面の全面を覆ってもよい。配線１２２に形成された第１のメッキ層１３０は、樹脂との密着性に適しているので、配線１２２の上に設けられる樹脂が剥離しにくくなっている。   In the case where the anisotropic conductive material 34 is used, this covers the non-contact surface of the wiring 122 with the bonding surface with the substrate 120. When the anisotropic conductive material 34 is not used, the non-adhesive surface of the wiring 122 with the substrate 120 is covered with a resin such as an underfill material. The material covering the wiring 122 may cover the entire surface of one surface of the substrate 120. Since the first plating layer 130 formed on the wiring 122 is suitable for adhesion with the resin, the resin provided on the wiring 122 is difficult to peel off.

基板１２０の他方の面に形成された配線１４２には、導電材料１３６が設けられている。詳しくは、導電材料１３６は、第２のメッキ層１３２上に形成されている。導電材料１３６は外部端子を構成する。第２のメッキ層１３２が導電材料との接合性に適しているので、導電材料１３６と第２のメッキ層１３２との良好な電気的接続が得られる。導電材料１３６は、ハンダボールであることが多いが、メッキ、導電樹脂などの導電性突起であってもよい。   A conductive material 136 is provided on the wiring 142 formed on the other surface of the substrate 120. Specifically, the conductive material 136 is formed on the second plating layer 132. The conductive material 136 constitutes an external terminal. Since the second plating layer 132 is suitable for bonding with the conductive material, a good electrical connection between the conductive material 136 and the second plating layer 132 can be obtained. The conductive material 136 is often a solder ball, but may be a conductive protrusion such as plating or conductive resin.

この際、第２のメッキ層１３２側の外部端子の形成場所以外を、レジストで覆っても良い。こうすれば、例えば外部端子をハンダで形成する際に、外部端子の形成場所以外にハンダが濡れ拡がらず、ハンダによる外部端子の高さ及び位置精度の少なくとも一方を保持することができる。   At this time, a portion other than the place where the external terminal on the second plating layer 132 side is formed may be covered with a resist. In this case, for example, when forming the external terminal with solder, the solder does not spread out except at the location where the external terminal is formed, and at least one of the height and position accuracy of the external terminal by the solder can be maintained.

図８において、基板１２０の両面に第１及び第２の配線パターン１２１、１４１を形成し、かつ、第１及び第２のメッキ層１３０、１３２を形成することで、実装基板が得られる。この実装基板の製造方法として、図４に示す方法を適用することができる。すなわち、基板１２０の一方の面を第１の陽極５０に向けて、基板１２０の他方の面を第２の陽極５２に向けて、第１の実施の形態で説明した通りの方法を適用して、性質の異なる第１及び第２のメッキ層１３０、１３２を形成することができる。   In FIG. 8, the first and second wiring patterns 121 and 141 are formed on both surfaces of the substrate 120, and the first and second plating layers 130 and 132 are formed, whereby a mounting substrate is obtained. As a method for manufacturing this mounting substrate, the method shown in FIG. 4 can be applied. That is, the method as described in the first embodiment is applied with one surface of the substrate 120 facing the first anode 50 and the other surface of the substrate 120 facing the second anode 52. The first and second plating layers 130 and 132 having different properties can be formed.

あるいは、この実装基板の製造方法として、図６に示す方法を適用することができる。すなわち、基板１２０の一方の面を第１の陽極６８に向けて、基板１２０の他方の面を第２の陽極７０に向けて、第２の実施の形態で説明した通りの方法を適用して、性質の異なる第１及び第２のメッキ層１３０、１３２を形成することができる。   Alternatively, the method shown in FIG. 6 can be applied as a method of manufacturing the mounting substrate. That is, the method described in the second embodiment is applied with one surface of the substrate 120 facing the first anode 68 and the other surface of the substrate 120 facing the second anode 70. The first and second plating layers 130 and 132 having different properties can be formed.

あるいは、この実装基板の製造方法として、図７Ａ及び図７Ｂに示す方法を適用することができる。すなわち、基板１２０の一方の面に形成された第１の配線パターン１２１を第１のレジストで覆って無電解メッキを施し、そのレジストを除去して、基板１２０の他方の面に形成された第２の配線パターン１４１を第２のレジストで覆って無電解メッキを施してもよい。この場合には、第３の実施の形態で説明した方法が適用される。   Alternatively, the method shown in FIGS. 7A and 7B can be applied as a method of manufacturing the mounting substrate. That is, the first wiring pattern 121 formed on one surface of the substrate 120 is covered with the first resist, electroless plating is performed, the resist is removed, and the first wiring pattern 121 formed on the other surface of the substrate 120 is removed. The second wiring pattern 141 may be covered with a second resist and electroless plating may be performed. In this case, the method described in the third embodiment is applied.

（第５の実施の形態）
図１０は、本発明の第５の実施の形態に係る半導体装置を示す図である。
半導体装置３は、半導体チップ１０と、基板２２０と、を含む。半導体チップ１０は、第１の実施の形態で説明したもので、電極１２及びバンプ１４を有する。基板２２０には、複数のスルーホール２２８が形成されており、形状、厚み、材質については基板２０と同じである。基板２２０には、配線パターン２２１を構成する複数の配線２２が形成されている。配線パターン２２１及び配線２２２は、第１の実施の形態で説明した配線パターン２１及び配線２２と同じ構成であってもよい。また、配線２２２は、スルーホール２２８上を通る。 (Fifth embodiment)
FIG. 10 is a diagram showing a semiconductor device according to the fifth embodiment of the present invention.
The semiconductor device 3 includes a semiconductor chip 10 and a substrate 220. The semiconductor chip 10 is the same as that described in the first embodiment, and has electrodes 12 and bumps 14. A plurality of through holes 228 are formed in the substrate 220, and the shape, thickness, and material are the same as those of the substrate 20. A plurality of wirings 22 constituting the wiring pattern 221 are formed on the substrate 220. The wiring pattern 221 and the wiring 222 may have the same configuration as the wiring pattern 21 and the wiring 22 described in the first embodiment. Further, the wiring 222 passes over the through hole 228.

本実施の形態では、図１０に拡大して示すように、第１及び第２のメッキ層２３０、２３２が、配線パターン２２２における基板２２０とは反対側の面に形成されている。これ以外の構成は、第１の実施の形態と同じ構成を適用することができ、同じ構成には図１０にも同じ符号を付してある。また、図１０には示されないが、配線２２２におけるスルーホール２２８内で露出する部分に、外部端子となる導電材料３６を設けるために、図１に示す第１のメッキ層３２と同じ性質のメッキ層を形成してもよい。   In the present embodiment, as shown in an enlarged view in FIG. 10, the first and second plating layers 230 and 232 are formed on the surface of the wiring pattern 222 opposite to the substrate 220. Other configurations can apply the same configurations as those of the first embodiment, and the same configurations are also given the same reference numerals in FIG. Although not shown in FIG. 10, in order to provide the conductive material 36 serving as an external terminal in a portion exposed in the through hole 228 in the wiring 222, plating having the same property as that of the first plating layer 32 shown in FIG. A layer may be formed.

第１のメッキ層２３０は、樹脂との密着性に適しており、第１の実施の形態で説明した第１のメッキ層３０と同じ構成であってもよい。第２のメッキ層２３２は、導電材料との接合性に適しており、第１の実施の形態で説明した第２のメッキ層３２と同じ構成であってもよい。   The first plating layer 230 is suitable for adhesion with a resin and may have the same configuration as the first plating layer 30 described in the first embodiment. The second plating layer 232 is suitable for bonding with a conductive material, and may have the same configuration as the second plating layer 32 described in the first embodiment.

第１のメッキ層２３０は、配線パターン２２１（配線２２２）における樹脂が接触する部分（第１の部分）に形成されており、その上に設けられる樹脂が剥離しないようになっている。異方性導電材料３４の接着剤が樹脂の一例である。第２のメッキ層２３２は、配線パターン２２１（配線２２２）における導電材料としてのバンプ１４との接合部分（第２の部分）に形成されており、半導体チップ１０との確実な電気的接続が図られる。   The first plating layer 230 is formed in a portion (first portion) where the resin contacts the wiring pattern 221 (wiring 222), and the resin provided thereon is not peeled off. An adhesive of the anisotropic conductive material 34 is an example of a resin. The second plating layer 232 is formed in a joint portion (second portion) with the bump 14 as the conductive material in the wiring pattern 221 (wiring 222), and reliable electrical connection with the semiconductor chip 10 is achieved. It is done.

図１０に示す基板２２０に配線パターン２２１を形成し、かつ、第１及び第２のメッキ層２３０、２３２を形成して、実装基板を得ることができる。   A mounting substrate can be obtained by forming the wiring pattern 221 on the substrate 220 shown in FIG. 10 and forming the first and second plating layers 230 and 232.

図１１Ａ及び図１１Ｂは、本発明の第５の実施の形態に係る実装基板の製造方法を説明する図である。本実施の形態では、図１０に示す配線パターン２２１（配線２２２）が形成され、第１及び第２のメッキ層２３０、２３２が形成される前の基板２２０を用意する。   FIG. 11A and FIG. 11B are diagrams for explaining a mounting board manufacturing method according to the fifth embodiment of the present invention. In this embodiment, a substrate 220 is prepared before the wiring pattern 221 (wiring 222) shown in FIG. 10 is formed and the first and second plating layers 230 and 232 are formed.

まず、図１１Ａに示すように、配線パターン２２１（配線２２２）における樹脂が接触する部分（第１の部分）を露出させて、配線パターン２２１（配線２２２）上にレジスト２４０を形成する。レジスト２４０は、導電材料との接合部分（第２の部分）を除いて形成される。なお、スルーホール２２８内にもレジスト２４０を充填してもよい。レジスト２４０は、樹脂であっても除去可能なテープなどでもよい。そして、無電解メッキを施すと、配線２２２における露出する面がメッキされる。例えば、配線２２２における基板２０とは反対側の面であって、樹脂との接触部分（第１の部分）に第１のメッキ層２３０が形成される。   First, as shown in FIG. 11A, a resist contact 240 is formed on the wiring pattern 221 (wiring 222) by exposing a portion (first portion) where the resin contacts the wiring pattern 221 (wiring 222). The resist 240 is formed except for a joint portion (second portion) with the conductive material. Note that the resist 240 may also be filled in the through hole 228. The resist 240 may be a resin or a removable tape. When the electroless plating is performed, the exposed surface of the wiring 222 is plated. For example, the first plating layer 230 is formed on the surface of the wiring 222 on the side opposite to the substrate 20 and in contact with the resin (first portion).

次に、レジスト２４０を除去し、図１１Ｂに示すように、配線２２２における樹脂が接触する部分（第１の部分）をレジスト２４２で覆う。レジスト２４２は、樹脂であっても除去可能なテープなどでもよい。スルーホール２２８内では配線２２２の一部を露出させてもよい。また、第１のメッキ層２３０はレジスト２４２にて覆われている。そして、無電解メッキを施すと、配線２２２における露出する面がメッキされる。配線２２２におけるバンプ１４との接合部分（第２の部分）には、第２のメッキ層２３２が形成される。また、配線２２２におけるスルーホール２２８内で露出する部分にも、同じメッキ層を形成してもよい。   Next, the resist 240 is removed, and as shown in FIG. 11B, a portion (first portion) with which the resin contacts in the wiring 222 is covered with the resist 242. The resist 242 may be a resin or a removable tape. A part of the wiring 222 may be exposed in the through hole 228. Further, the first plating layer 230 is covered with a resist 242. When the electroless plating is performed, the exposed surface of the wiring 222 is plated. A second plating layer 232 is formed at a joint portion (second portion) of the wiring 222 with the bump 14. Further, the same plating layer may be formed on a portion of the wiring 222 exposed in the through hole 228.

また、配線パターン２２１全面にメッキを施し、必要部分以外、例えば第２の部分及びスルーホール２２８内以外をレジストで覆った後、追加のメッキを施せば、必要部分のみに必要な厚さ及び種類のメッキを施すことができる。   In addition, if the entire surface of the wiring pattern 221 is plated, and the portions other than the necessary portion, for example, the second portion and the inside of the through hole 228 are covered with a resist, and additional plating is performed, the necessary thickness and type only for the necessary portion Can be plated.

以上の工程により、配線２２２に第１及び第２のメッキ層２３０、２３２が形成された基板２２０が得られるので、これが実装基板となる。本実施の形態では、第１及び第２のメッキ層２３０、２３２を形成する順序は問わない。また、第１及び第２のメッキ層２３０、２３２を形成する無電解メッキの工程では、同じ材料の溶液を使用する場合に限らず、別の材料の溶液を使用してもよい。その場合には、第１及び第２のメッキ層２３０、２３２の材料が異なることになる。さらに、第１及び第２のメッキ層２３０、２３２の材料及び厚みの両方を異ならせてもよい。   Through the above steps, the substrate 220 in which the first and second plating layers 230 and 232 are formed on the wiring 222 is obtained, and this becomes a mounting substrate. In the present embodiment, the order in which the first and second plating layers 230 and 232 are formed does not matter. Further, in the electroless plating process for forming the first and second plating layers 230 and 232, a solution of another material may be used without being limited to the case of using the same material solution. In that case, the materials of the first and second plating layers 230 and 232 are different. Further, both the material and thickness of the first and second plating layers 230 and 232 may be different.

図１２には、本実施の形態に係る半導体装置１を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には例えば銅からなる配線パターン１１００が所望の回路となるように形成されていて、それらの配線パターンと半導体装置１の外部端子３６とを機械的に接続することでそれらの電気的導通を図る。   FIG. 12 shows a circuit board 1000 on which the semiconductor device 1 according to the present embodiment is mounted. As the circuit board 1000, an organic substrate such as a glass epoxy substrate is generally used. A wiring pattern 1100 made of, for example, copper is formed on the circuit board 1000 so as to form a desired circuit, and these wiring patterns and the external terminals 36 of the semiconductor device 1 are mechanically connected to electrically connect them. Ensuring continuity.

そして、本発明を適用した半導体装置１を有する電子機器１２００として、図１３には、ノート型パーソナルコンピュータが示されている。   FIG. 13 shows a notebook personal computer as the electronic apparatus 1200 including the semiconductor device 1 to which the present invention is applied.

なお、上記本発明の構成要件「半導体チップ」を「電子素子」に置き換えて、半導体チップと同様に電子素子（能動素子か受動素子かを問わない）を、基板に実装して電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。   In addition, the electronic component (whether an active element or a passive element) is mounted on a substrate in the same manner as the semiconductor chip, and the electronic component is manufactured by replacing the “semiconductor chip” as the constituent element of the present invention with “electronic element”. You can also Examples of electronic components manufactured using such electronic elements include resistors, capacitors, coils, oscillators, filters, temperature sensors, thermistors, varistors, volumes, and fuses.

図１は、本発明の第１の実施の形態に係る半導体装置を示す図である。FIG. 1 is a diagram showing a semiconductor device according to the first embodiment of the present invention. 図２は、本発明の第１の実施の形態に係る半導体装置の基板を示す図である。FIG. 2 is a diagram showing a substrate of the semiconductor device according to the first embodiment of the present invention. 図３は、本発明の第１の実施の形態で使用する実装基板を示す図である。FIG. 3 is a diagram showing a mounting board used in the first embodiment of the present invention. 図４は、本発明の第１の実施の形態に係る実装基板の製造方法を説明する図である。FIG. 4 is a diagram for explaining the mounting board manufacturing method according to the first embodiment of the present invention. 図５は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。FIG. 5 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図６は、本発明の第２の実施の形態に係る実装基板の製造方法を説明する図である。FIG. 6 is a diagram for explaining a mounting board manufacturing method according to the second embodiment of the present invention. 図７Ａ〜図７Ｂは、本発明の第３の実施の形態に係る実装基板の製造方法を説明する図である。7A to 7B are views for explaining a method of manufacturing a mounting board according to the third embodiment of the present invention. 図８は、本発明の第４の実施の形態に係る半導体装置を示す図である。FIG. 8 is a diagram showing a semiconductor device according to the fourth embodiment of the present invention. 図９Ａ〜図９Ｂは、本発明の第４の実施の形態に係る半導体装置の基板を示す図である。9A to 9B are diagrams showing a substrate of a semiconductor device according to the fourth embodiment of the present invention. 図１０は、本発明の第５の実施の形態に係る半導体装置を示す図である。FIG. 10 is a diagram showing a semiconductor device according to the fifth embodiment of the present invention. 図１１Ａ〜図１１Ｂは、本発明の第５の実施の形態に係る実装基板の製造方法を示す図である。11A to 11B are views showing a method for manufacturing a mounting board according to the fifth embodiment of the present invention. 図１２は、本発明を適用した回路基板を示す図である。FIG. 12 is a diagram showing a circuit board to which the present invention is applied. 図１３は、本発明に係る方法を適用して製造された半導体装置を備える電子機器を示す図である。FIG. 13 is a diagram illustrating an electronic apparatus including a semiconductor device manufactured by applying the method according to the present invention.

符号の説明Explanation of symbols

１ 半導体装置、 １０ 半導体チップ、 ２０ 基板、 ２１ 配線パターン、 ２２ 配線、 ２８ スルーホール、 ３０ 第１のメッキ層、 ３２ 第２のメッキ層、 ３４ 異方性導電材料、 ３６ 導電材料、 ４０ 実装基板、 ４６ メッキ浴、 ５０ 第１の陽極、 ５２ 第２の陽極、 ５４ 陰極   DESCRIPTION OF SYMBOLS 1 Semiconductor device, 10 Semiconductor chip, 20 Substrate, 21 Wiring pattern, 22 Wiring, 28 Through hole, 30 1st plating layer, 32 2nd plating layer, 34 Anisotropic conductive material, 36 Conductive material, 40 Mounting substrate 46 plating bath, 50 first anode, 52 second anode, 54 cathode

Claims (8)

基板と、
前記基板の一方の面に形成された第１の配線パターンと、前記第１の配線パターンに電気的に接続されて前記基板の他方の面に形成された第２の配線パターンと、
前記第１の配線パターンにおける前記基板側とは反対側の面に形成された第１のメッキ層と、前記第２の配線パターンにおける前記基板側とは反対側の面に形成された第２のメッキ層と、
前記基板に搭載されて前記第１のメッキ層に電気的に接続された半導体チップと、
前記第１のメッキ層上に設けられた樹脂と、
前記第２のメッキ層上に設けられた導電材料と、
を含み、
前記第１のメッキ層は前記第２のメッキ層よりも薄い半導体装置。 A substrate,
A first wiring pattern formed on one surface of the substrate; a second wiring pattern formed on the other surface of the substrate that is electrically connected to the first wiring pattern;
A first plating layer formed on a surface of the first wiring pattern opposite to the substrate side; and a second plating layer formed on a surface of the second wiring pattern opposite to the substrate side. A plating layer;
A semiconductor chip mounted on the substrate and electrically connected to the first plating layer;
A resin provided on the first plating layer;
A conductive material provided on the second plating layer;
Including
The semiconductor device in which the first plating layer is thinner than the second plating layer. 請求項１記載の半導体装置において、
前記第１及び第２のメッキ層は異なる材料で形成されている半導体装置。 The semiconductor device according to claim 1,
The semiconductor device in which the first and second plating layers are formed of different materials. 請求項１記載の半導体装置において、
前記樹脂は、接着剤であって導電粒子を含有して異方性導電材料を構成し、
前記半導体チップは、前記異方性導電材料を介してフェースダウン実装されている半導体装置。 The semiconductor device according to claim 1,
The resin is an adhesive and contains conductive particles to constitute an anisotropic conductive material,
The semiconductor device, wherein the semiconductor chip is mounted face-down via the anisotropic conductive material. 基板と、
前記基板の一方の面に形成された第１の配線パターンと、前記第１の配線パターンに電気的に接続されて前記基板の他方の面に形成された第２の配線パターンと、
前記第１の配線パターンにおける前記基板側とは反対側の面に形成された第１のメッキ層と、前記第２の配線パターンにおける前記基板側とは反対側の面に形成された第２のメッキ層と、
を含み、
前記第１のメッキ層は前記第２のメッキ層よりも薄く、
前記第１及び第２のメッキ層は異なる材料で形成されている実装基板。 A substrate,
A first wiring pattern formed on one surface of the substrate; a second wiring pattern formed on the other surface of the substrate that is electrically connected to the first wiring pattern;
A first plating layer formed on a surface of the first wiring pattern opposite to the substrate side; and a second plating layer formed on a surface of the second wiring pattern opposite to the substrate side. A plating layer;
Including
It said first plating layer is rather thin than the second plating layer,
The mounting substrate in which the first and second plating layers are formed of different materials . 請求項１から請求項３のいずれか１項に記載の半導体装置が搭載された回路基板。 A circuit board on which the semiconductor device according is mounted to any one of claims 1 to 3. 請求項１から請求項３のいずれか１項に記載の半導体装置を備える電子機器。 Electronic apparatus including the semiconductor device as claimed in any one of claims 3. 一方の面に第１の配線パターンが形成され、他方の面に前記第１の配線パターンに電気的に接続される第２の配線パターンが形成された基板をメッキ浴に浸せきし、前記第１及び第２の配線パターンを陰極に電気的に接続し、前記第１の配線パターンに向けて第１の陽極を配置し、前記第２の配線パターンに向けて第２の陽極を配置し、前記第１及び第２の陽極と前記陰極との間で異なる電流密度の電流を流す工程と、
を含み、
前記第１の陽極からの電流によって、第１のメッキ層を前記第１の配線パターン上に形成し、
前記第２の陽極からの電流によって、第２のメッキ層を前記第２の配線パターン上に形成し、
前記第１のメッキ層を前記第２のメッキ層よりも薄く形成し、
前記第２のメッキ層の上に導電材料を形成する、実装基板の製造方法。 A substrate on which a first wiring pattern is formed on one surface and a second wiring pattern electrically connected to the first wiring pattern is formed on the other surface is immersed in a plating bath, and the first And the second wiring pattern is electrically connected to the cathode, the first anode is disposed toward the first wiring pattern, the second anode is disposed toward the second wiring pattern, and Passing currents of different current densities between the first and second anodes and the cathode;
Including
Forming a first plating layer on the first wiring pattern by a current from the first anode;
Forming a second plating layer on the second wiring pattern by a current from the second anode ;
Forming the first plating layer thinner than the second plating layer ;
A mounting substrate manufacturing method , wherein a conductive material is formed on the second plating layer . 請求項７記載の実装基板の製造方法において、
前記第１及び第２のメッキ層は相互に異なる特性を有する実装基板の製造方法。 In the manufacturing method of the mounting substrate according to claim 7 ,
A method of manufacturing a mounting substrate, wherein the first and second plating layers have different characteristics.
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