JP4392977B2

JP4392977B2 - Manufacturing method of semiconductor device

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Publication number: JP4392977B2
Application number: JP2000304312A
Authority: JP
Inventors: 秀史浜田
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2000-10-04
Filing date: 2000-10-04
Publication date: 2010-01-06
Anticipated expiration: 2020-10-04
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＩＣ、ＬＳＩ等の半導体装置においては、高集積化が求められているため、回路の中にキャパシタ（容量）を有する半導体装置の場合、前記キャパシタを立体的に形成して、集積度を向上させるようになっている。
【０００３】
例えば、ＭＯＳＦＥＴによるメモリであるＤＲＡＭの場合、電荷を蓄積するキャパシタと該キャパシタに電荷の書き込み及び読み出しを行うためのトランジスタから成るメモリセルが、多数個集積されている。そして、該メモリセルは、前記キャパシタに“１”又は“０”に対応する電荷を蓄積し、該電荷がリーク電流により消失する前に、前記電荷を読み出し、リフレッシュを行うようになっているので、前記キャパシタの容量が大きくなければならない。この場合、前記キャパシタの容量が小さいと、ソフトエラーが発生したり、読み出し電荷量が減少したりして、誤動作が発生してしまう。
【０００４】
しかし、半導体装置の集積度を高めていくと、前記キャパシタが平面形状であるプレーナ型の構造であると、前記キャパシタの面積を確保することができず、前記キャパシタの容量を大きくすることができなくなってしまう。
【０００５】
そこで、半導体装置の集積度を高めても、前記キャパシタの面積を確保して、容量を大きくするために、基板に溝を形成してキャパシタを埋め込むトレンチ型、トランジスタの上にキャパシタを持ち上げて形成するスタック型等の３次元構造を有するキャパシタが提供されている。
【０００６】
ここで、前記３次元構造を有するキャパシタの製造方法の１例を説明する。なお、前記キャパシタの一方の電極であるストーレッジノード（蓄積電極）が略シリンダ（円筒）形状の場合について、図面を参照しながら説明する。
【０００７】
図２は従来の半導体装置の製造方法における工程断面図を示す第１の図、図３は従来の半導体装置の製造方法における工程断面図を示す第２の図であり、図２（ｃ）におけるＡ−Ａ矢視図、図４は従来の半導体装置の製造方法における工程断面図を示す第３の図、図５は図４におけるＢ−Ｂ矢視図、図６は従来の半導体装置の製造方法における工程断面図を示す第４の図、図７は従来の半導体装置の製造方法における工程断面図を示す第５の図である。
【０００８】
まず、図２（ａ）に示されるように、シリコン基板のような半導体基板５０上に図示されないｐ領域、ｎ領域、絶縁層等を形成した後、その上にポリシリコン、Ｗ（タングステン）等の導電層を形成し、該導電層をＳｉ₃Ｎ₄から成るマスク膜５２をマスクとしてエッチングして、ワード線５１を形成する。そして、前記半導体基板５０の全面を覆うＳｉ₃Ｎ₄膜を形成した後、エッチングにより前記Ｓｉ₃Ｎ₄膜を前記ワード線５１及びマスク膜５２の側面にのみ残留させて、Ｓｉ₃Ｎ₄から成るスペーサ膜５３を形成する。
【０００９】
次に、図２（ｂ）に示されるように、前記半導体基板５０の全面を覆う、ＢＰＳＧ（Ｂ及びＰを添加したシリケイトガラス）から成る層間絶縁膜５４を形成する。そして、図２（ｃ）に示されるように、前記層間絶縁膜５４の上にポリシリコン、Ｗ（タングステン）等の導電層を形成し、該導電層をＳｉ₃Ｎ₄から成るビット線マスク膜５６をマスクとしてエッチングして、ビット線５５を形成する。
【００１０】
次に、図３（ａ）に示されるように、前記層間絶縁膜５４、ビット線５５及びビット線マスク膜５６の全面を覆うＳｉ₃Ｎ₄から成る保護膜５７をＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣＶＤ）法により形成する。なお、図３（ａ）以降に示される工程断面図は、図２（ｃ）においてＡ−Ａ方向から見た断面図である。
【００１１】
次に、前記保護膜５７の全面をエッチングして、前記保護膜５７を前記ビット線５５及びビット線マスク膜５６の側面にのみ残留させて、図３（ｂ）に示されるように、保護膜５７を形成する。
【００１２】
次に、前記層間絶縁膜５４、ビット線マスク膜５６及び保護膜５７の全面を覆うＮＳＧ（窒化シリケイトガラス）から成る層間絶縁膜５８をＨＤＰＣＶＤ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａＣＶＤ）法により形成した後、図３（ｃ）に示されるように、前記層間絶縁膜５８の全面を覆うＳｉ₃Ｎ₄から成るストッパー膜５９を形成する。
【００１３】
次に、前記ストッパー膜５９の全面を覆う、ＢＰＳＧから成る層間絶縁膜６０を形成した後、該層間絶縁膜６０の全面にフォトレジスト膜６１を形成する。そして、フォトリソグラフィー技術によって前記フォトレジスト膜６１を所定のパターンにパターニングした後、パターニングされた前記フォトレジスト膜６１をマスクとして、前記層間絶縁膜６０をマグネトロンＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）エッチング法によってエッチングする。この場合、エッチングガスはＡｒ／Ｃ₄Ｆ₈／Ｏ₂であり、エッチング条件は、条件（１）、すなわち、
Ａｒ／Ｃ₄Ｆ₈／Ｏ₂＝５００／２６／１２ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５０ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００１４】
ここで、エッチング中はＥＰＤ（ＥｔｃｈＰｉｔＤｅｎｓｉｔｙ）を測定し、図４に示されるように、エッチングホール６５が、前記ストッパー膜５９に到達したことが判定された時に、エッチングを停止する。なお、図４に示される状態をＢ−Ｂ方向、すなわち、前記半導体基板５０の上方から見ると、図５に示されるようになる。また、図４に示される状態は、図５におけるＣ−Ｃ断面である。
【００１５】
次に、ＣＨＦ₃／ＣＯ、又は、Ａｒ／ＣＨＦ₃／Ｏ₂をエッチングガスとして、前記ストッパー膜５９をマグネトロンＲＩＥエッチング法によりエッチングする。この場合、エッチング条件は、条件（２）、すなわち、
ＣＨＦ₃／ＣＯ＝３０／１７０ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝３０ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
又は、
Ａｒ／ＣＨＦ₃／Ｏ₂＝１７０／３０／５ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝２０ｍＴ
ＲＦＰｏｗｅｒ＝３００Ｗ
である。
【００１６】
この後、エッチングガスをＡｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈に変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行する。ただし、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００１７】
これにより、図６に示されるように、前記ビット線５５の間を通り、前記層間絶縁膜５４を貫通して前記半導体基板５０の上面に到達するコンタクトホール６２が、自己整合的に形成される。
【００１８】
次に、前記フォトレジスト膜６１を除去した後、ＣＶＤ法により、前記半導体基板５０、ビット線マスク膜５６、保護膜５７及び層間絶縁膜６０の全面にポリシリコン層６３を形成する。この場合、該ポリシリコン層６３が前記コンタクトホール６２に充満し、前記半導体基板５０の上面と十分に電気的接触を保持することができるようにする。その後、前記ポリシリコン層６３の全面に、図７（ａ）に示されるように、ＮＳＧから成る絶縁膜６４をＣＶＤ法によって形成する。
【００１９】
次に、全面をエッチングして、前記絶縁膜６４及びポリシリコン層６３の上部のみを除去した後、ＨＦ酸によるウェットエッチングにより、残存する前記絶縁膜６４及び層間絶縁膜６０を除去することによって、図７（ｂ）に示されるように、ポリシリコン層６３から成り、略シリンダ形状を有するシリンダ部分６６が形成される。
【００２０】
このようにして形成された該シリンダ部分６６が、３次元構造を有するキャパシタのストーレッジノードとなるので、狭い占有面積でありながら、電極の面積が広く容量の大きなキャパシタを有する集積度の高い半導体装置を製造することができる。
【００２１】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置の製造方法においては、形成されたシリンダ部分６６におけるストッパー膜５９より下の外側部分がキャパシタのストーレッジノードとして有効に機能しないので、キャパシタの容量が小さくなってしまう。
【００２２】
つまり、前記半導体装置においてキャパシタを形成するには、前述した工程の後、前記シリンダ部分６６の全面、すなわち、シリンダ壁の内面及び外面に、例えば、Ｔａ₂Ｏ₅膜のような絶縁膜を形成し、次に該絶縁膜の周囲に、前記キャパシタのプレート電極として機能するＷ、ＴｉＮ（窒化チタン）等から成るセルプレートを形成する。これにより、前記シリンダ部分６６の全面は、絶縁膜を挟んで、前記セルプレートと向かい合って、前記キャパシタの電極面として機能する。
【００２３】
しかし、前記シリンダ部分６６における前記ストッパー膜５９より下の外側部分は、前記ストッパー膜５９及び層間絶縁膜５８によって覆われているので、前記絶縁膜及びセルプレートを形成することができない。したがって、前記シリンダ部分６６における前記ストッパー膜５９より下の外側部分は、前記キャパシタの電極面として機能しなくなってしまうので、前記キャパシタの電極の面積が狭くなり容量が小さくなってしまう。
【００２４】
なお、前記シリンダ部分６６の高さを、前記ストッパー膜５９より下の部分の高さの分だけ高くすれば、前記キャパシタの電極の面積が狭くなることはないが、前記従来の半導体装置の製造方法において、前記シリンダ部分６６の高さを高くするためには、前記層間絶縁膜６０厚くする必要がある。しかし、前記層間絶縁膜６０厚くすると、前記フォトレジスト膜６１をマスクとして、前記層間絶縁膜６０をエッチングしてエッチングホール６５を形成したり、コンタクトホール６２を形成したりすることが困難となり、また、後の工程において、上層に形成されるメタル配線層と前記半導体基板５０とのコンタクトを形成することも困難になってしまう。
【００２５】
本発明は、前記従来の半導体装置の製造方法の問題点を解決して、前記シリンダ部分の高さを高くすることなく、キャパシタの電極面として機能する面積を増加させて、キャパシタの容量を大きくし集積度の高い半導体装置を得ることのできる半導体装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
そのために、本発明の半導体装置の製造方法においては、複数のワード線が形成された半導体基板上に第１の絶縁膜を形成し、ビット線マスク膜をマスクとして、前記第１の絶縁膜上に複数のビット線を形成し、前記半導体基板の全面を覆う保護膜を形成し、該保護膜上に前記ビット線の間を充填（てん）し、かつ、上面が平坦な第２の絶縁膜を形成し、該第２の絶縁膜に、前記ビット線の間隔より大径で前記ビット線マスク膜に到達する第１の孔と、該第１の孔に連続し前記ビット線の間の前記第１の絶縁膜に到達する第２の孔とを形成し、前記第１及び第２の孔を充填し、かつ、前記半導体基板の全面を覆う第３の絶縁膜を形成し、該第３の絶縁膜に前記第１と第２の孔とを形成し、前記第１の絶縁膜に、前記第２の孔に連続し、かつ、前記第２の孔と同径の半導体基板上に到達する第３の孔を形成し、前記第２及び第３の孔を充填し、かつ、前記第１の孔の内壁を覆う導電層を形成する。
【００２７】
本発明の他の半導体装置の製造方法においては、さらに、前記第２の絶縁膜が有機膜である。
【００２８】
本発明の更に他の半導体装置の製造方法においては、さらに、前記保護膜の少なくとも上部が常圧ＣＶＤ法によって形成されたＳｉ₃Ｎ₄膜である。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００３０】
なお、本実施の形態において製造する半導体装置は、ＭＯＳＦＥＴによるメモリであるＤＲＡＭのような集積度の高いＩＣ、ＬＳＩ等である。ここで、例えば、ＭＯＳＦＥＴによるメモリであるＤＲＡＭの場合、電荷を蓄積するキャパシタ（容量）と該キャパシタに電荷の書き込み及び読み出しを行うためのトランジスタから成るメモリセルが、多数個集積されている。そして、前記メモリセルは、前記キャパシタに“１”又は“０”に対応する電荷を蓄積し、該電荷がリーク電流によって消失する前に、ワード線から入力される電荷情報にしたがって、ビット線を開閉して、前記電荷を読み出し、リフレッシュを行うようになっているので、前記キャパシタの容量が大きくなければならない。この場合、前記キャパシタの容量が小さいと、ソフトエラーが発生したり、読み出し電荷量が減少したりして、誤動作が発生してしまう。なお、前記ソフトエラーは、一般的に、パッケージ材料から放出されるα線がメモリセルに入射することによって、前記キャパシタに蓄積された電荷が減少するために生じる誤動作である。
【００３１】
しかし、半導体装置の集積度を高めていくと、前記キャパシタが平面形状であるプレーナ型の構造であると、前記キャパシタの占有する面積を確保することができない。したがって、前記キャパシタの絶縁体に誘電率の高い材料を使用しても、前記キャパシタの対向する電極の面積を大きくできないので、前記キャパシタの容量を大きくすることができなくなってしまう。
【００３２】
そこで、本実施の形態においては、前記キャパシタの占有する面積を小さくして、半導体装置の集積度を高めても、前記キャパシタの対向する電極の面積を確保して、前記キャパシタの容量を大きくするために、トランジスタの上にキャパシタを持ち上げて形成する３次元構造のキャパシタであって、キャパシタの一方の電極であるストーレッジノード（蓄積電極）がシリンダ（円筒）形状である半導体装置の製造方法を提供する。
【００３３】
図１は本発明の第１の実施の形態における半導体装置の製造方法により製造されたシリンダ部分を示す図、図８は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図、図９は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図であり、図８（ｃ）におけるＤ−Ｄ矢視図、図１０は図９（ｂ）におけるＥ−Ｅ矢視図、図１１は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図、図１２は図１１（ｂ）におけるＧ−Ｇ矢視図、図１３は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第４の図、図１４は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第５の図、図１５は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第６の図である。
【００３４】
まず、図８（ａ）に示されるように、シリコン基板のような半導体基板１０上に図示されないｐ領域、ｎ領域、絶縁層等を形成した後、その上にポリシリコン、Ｗ（タングステン）等から成る導電層を形成し、該導電層をＳｉ₃Ｎ₄から成るワード線マスク膜１２をマスクとしてエッチングして、ワード線１１を形成する。次に、前記半導体基板１０及びワード線マスク膜１２の全面を覆うＳｉ₃Ｎ₄膜を形成した後、エッチングにより前記Ｓｉ₃Ｎ₄膜を前記ワード線１１及びワード線マスク膜１２の側面にのみ残留させて、Ｓｉ₃Ｎ₄から成るワード線スペーサ膜１３を形成する。
【００３５】
次に、図８（ｂ）に示されるように、前記半導体基板１０、ワード線マスク膜１２及びワード線スペーサ膜１３の全面を覆うＢＰＳＧ（Ｂ及びＰを添加したシリケイトガラス）から成る第１の絶縁膜としての層間絶縁膜１４を形成する。そして、図８（ｃ）に示されるように、前記層間絶縁膜１４の上にポリシリコン、Ｗ（タングステン）等の導電層を形成し、該導電層をＳｉ₃Ｎ₄から成るビット線マスク膜１６をマスクとしてエッチングして、ビット線１５を形成する。
【００３６】
次に、図９（ａ）に示されるように、前記層間絶縁膜１４、ビット線１５及びビット線マスク膜１６の全面を覆うＳｉ₃Ｎ₄から成る保護膜１７をＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣＶＤ）法によって形成する。なお、図９（ａ）以降に示される工程断面図は、図８（ｃ）においてＤ−Ｄ方向から見た断面図である。
【００３７】
次に、前記ビット線１５の間を充填し、かつ、前記保護膜１７の全面を覆う第２の絶縁膜として、ＮＳＧ（窒化シリケイトガラス）から成る層間絶縁膜１８をＨＤＰＣＶＤ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａＣＶＤ）法によって形成した後、前記層間絶縁膜１８の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ−ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法によって平坦化する。そして、平坦化された前記層間絶縁膜１８の全面にフォトレジスト膜２１を形成した後、フォトリソグラフィー技術によって、図９（ｂ）に示されるように、前記フォトレジスト膜２１を所定のパターンにパターニングする。
【００３８】
ここで、２５は前記フォトレジスト膜２１に形成されたパターニングホールである。なお、図９（ｂ）に示される状態をＥ−Ｅ方向、すなわち、前記半導体基板１０の上方から見ると、図１０に示されるようになる。また、図９（ｂ）に示される状態は、図１０におけるＦ−Ｆ断面である。
【００３９】
次に、パターニングされた前記フォトレジスト膜２１をマスクとして、前記層間絶縁膜１８をマグネトロンＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）エッチング法によりエッチングして、図１１（ａ）に示されるように、前記層間絶縁膜１８にパターニングホール２５を形成する。ここで、該パターニングホール２５は、前記ビット線１５の間隔より大径で前記ビット線マスク膜１６に到達する第１の孔と、該第１の孔に連続し前記ビット線の間の前記層間絶縁膜１４に到達する第２の孔とを有するものである。この場合、エッチングガスはＡｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈であり、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００４０】
次に、エッチングガスをＣＨＦ₃／ＣＯに変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行して、図１１（ｂ）に示されるように、前記パターニングホール２５内の前記層間絶縁膜１４及びビット線マスク膜１６上の保護膜１７を除去し、前記ビット線１５及びビット線マスク膜１６の側面に、サイドウォール状の前記保護膜１７を残留させる。この場合、エッチング条件は、条件（２）、すなわち、
ＣＨＦ₃／ＣＯ＝３０／１７０ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝３０ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００４１】
ここで、図１１（ｂ）に示される状態をＧ−Ｇ方向、すなわち、前記半導体基板１０の上方から見ると、図１２に示されるようになる。また、図１１（ｂ）に示される状態は、図１２におけるＨ−Ｈ断面である。
【００４２】
次に、前記第１及び第２の孔を充填し、かつ、前記第２の絶縁膜を覆う第３の絶縁膜として、前記層間絶縁膜１４、ビット線マスク膜１６、保護膜１７及び層間絶縁膜１８の全面を覆うようにＢＰＳＧから成る層間絶縁膜２２を形成する。その後、該層間絶縁膜２２の全面にフォトレジスト膜２３を形成する。そして、フォトリソグラフィー技術によって前記フォトレジスト膜２３を、前記フォトレジスト膜２１のパターンと同様のパターンにパターニングした後、パターニングされた前記フォトレジスト膜２３をマスクとして、前記層間絶縁膜２２をマグネトロンＲＩＥエッチング法によってエッチングする。これにより、図１３に示されるように、前記ビット線マスク膜１６の上面に到達するエッチングホール２６が形成される。
【００４３】
この場合、エッチングガスはＡｒ／Ｃ₄Ｆ₈／Ｏ₂であり、エッチング条件は、条件（１）、すなわち、
Ａｒ／Ｃ₄Ｆ₈／Ｏ₂＝５００／２６／１２ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５０ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００４４】
次に、エッチングガスをＡｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈に変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行する。ただし、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００４５】
これにより、図１４に示されるように、前記ビット線１５の両側のサイドウォール状の保護膜１７間を通り、前記層間絶縁膜１４を貫通して前記半導体基板１０の上面に到達する第３の孔としてのコンタクトホール２７が、自己整合的に形成される。
【００４６】
次に、前記フォトレジスト膜２３を除去した後、ＣＶＤ法により、前記半導体基板１０、ビット線マスク膜１６、保護膜１７及び層間絶縁膜２２の全面に導電層としてのポリシリコン層２８を形成する。この場合、該ポリシリコン層２８が前記コンタクトホール２７に充満し、前記半導体基板１０の上面と十分に電気的接触を保持することができるようにする。その後、前記ポリシリコン層２８の全面に、図１５に示されるように、ＮＳＧから成る絶縁膜２９をＣＶＤ法によって形成する。
【００４７】
次に、全面をエッチングして、前記絶縁膜２９及びポリシリコン層２８の上部のみを除去した後、ＨＦ酸によるウェットエッチングにより、残存する前記絶縁膜２９、層間絶縁膜２２及び層間絶縁膜１８を除去することによって、図１に示されるように、ポリシリコン層２８から成り、略シリンダ形状を有するシリンダ部分３０が形成される。
【００４８】
そして、前記シリンダ部分３０は、３次元構造を有するキャパシタのストーレッジノードとなるので、狭い占有面積でありながら、電極の面積が広く容量の大きなキャパシタを有する集積度の高い半導体装置を製造することができる。
【００４９】
このように、本実施の形態の半導体装置の製造方法においては、前記パターニングホール２５内の前記層間絶縁膜１４及びビット線マスク膜１６上の保護膜１７を除去し、図１１（ｂ）に示されるように、前記ビット線１５及びビット線マスク膜１６の側面に、サイドウォール状の前記保護膜１７を残留させるようにしたので、図１３に示されるように、前記ビット線マスク膜１６の上面に到達するエッチングホール２６を形成する際に、サイドウォール状の前記保護膜１７がエッチングストッパとして機能することができる。したがって、前記シリンダ部分３０のシリンダ壁の外面を下端近傍に至るまで露出させることができる。
【００５０】
そして、前記シリンダ部分３０のシリンダ壁の外面が上端から下端近傍に至るまで露出されているので、後の工程において、前記シリンダ部分３０のシリンダ壁の外面全体に、例えば、Ｔａ₂Ｏ₅膜のような絶縁膜を形成し、次いで該絶縁膜の周囲に、前記キャパシタのプレート電極として機能するＷ、ＴｉＮ（窒化チタン）等から成るセルプレートを形成することができる。
【００５１】
これにより、前記シリンダ部分３０の全面は、シリンダ壁の外面全体も含み、絶縁膜を挟んで、前記セルプレートと向かい合って、前記キャパシタの電極面として機能するので、前記シリンダ部分３０の高さを高くすることなく、キャパシタの電極面として機能する面積を増加させて、キャパシタの容量を大きくし集積度の高い半導体装置を得ることができる。
【００５２】
次に、本発明の第２の実施の形態について説明する。なお、前記第１の実施の形態と同じ構造を有するものについては、その説明を省略する。
【００５３】
図１６は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図、図１７は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図、図１８は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図、図１９は本発明の第２の実施の形態における半導体装置の製造方法によって製造されたシリンダ部分を示す図である。
【００５４】
まず、前記第１の実施の形態における工程と同様の工程により、図１６（ａ）に示されるように、層間絶縁膜１４、ビット線１５及びビット線マスク膜１６の全面を覆う保護膜１７を形成する。なお、図１６（ａ）は図９（ａ）と同一のものである。
【００５５】
次に、前記保護膜１７の全面を覆うＢＡＲＣ（ＢｏｔｔｏｍＡｎｔｉ−ＲｅｆｌｅｃｔｉｏｎＣｏａｔ）膜３１を塗布により形成した後、前記ＢＡＲＣ膜３１の上面を平坦化する。なお、前記ＢＡＲＣ膜３１はフォトリソグラフィー工程において、反射防止膜として機能する。そして、平坦化された前記ＢＡＲＣ膜３１の全面にフォトレジスト膜２１を形成した後、フォトリソグラフィー技術により、図１６（ｂ）に示されるように、前記フォトレジスト膜２１を所定のパターンにパターニングする。
【００５６】
次に、パターニングされた前記フォトレジスト膜２１をマスクとして、前記ＢＡＲＣ膜３１をＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）エッチング法によってエッチングして、図１７（ａ）に示されるように、前記ＢＡＲＣ膜３１にパターニングホール２５を形成する。この場合、エッチングガスはＣｌ₂／Ｏ₂／Ｈｅ又はＯ₂／Ｈｅであり、エッチング条件は、条件（４）、すなわち、
Ｃｌ₂／Ｏ₂／Ｈｅ＝２０／２０／１００ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５ｍＴ
ＳｏｕｒｃｅＰｏｗｅｒ＝２５０Ｗ
ＢｉａｓＰｏｗｅｒ＝３０Ｗ
又は、
Ｏ₂／Ｈｅ＝１０／３０ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５ｍＴ
ＳｏｕｒｃｅＰｏｗｅｒ＝２５０Ｗ
ＢｉａｓＰｏｗｅｒ＝２０Ｗ
である。
【００５７】
次に、前記保護膜１７をマグネトロンＲＩＥエッチング法によってエッチングして、図１７（ｂ）に示されるように、層間絶縁膜１４及びビット線マスク膜１６上の前記保護膜１７を除去し、前記ビット線１５及びビット線マスク膜１６の側面に、サイドウォール状の前記保護膜１７を残留させる。この場合、エッチングガスはＣＨＦ₃／ＣＯであり、エッチング条件は、条件（２）、すなわち、
ＣＨＦ₃／ＣＯ＝３０／１７０ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝３０ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００５８】
次に、残存する前記フォトレジスト膜２１及びＢＡＲＣ膜３１を除去した後、前記層間絶縁膜１４、ビット線マスク膜１６及び保護膜１７上の全面に層間絶縁膜３２を形成し、さらに該層間絶縁膜３２の全面にフォトレジスト膜２３を形成する。そして、フォトリソグラフィー技術により前記フォトレジスト膜２３を、図１８に示されるように、前記フォトレジスト膜２１のパターンと同様のパターンにパターニングする。
【００５９】
次に、パターニングされた前記フォトレジスト膜２３をマスクとして、前記層間絶縁膜３２をマグネトロンＲＩＥエッチング法によってエッチングして、前記層間絶縁膜３２にパターニングホールを形成する。この場合、エッチングガスはＡｒ／Ｃ₄Ｆ₈／Ｏ₂であり、エッチング条件は、条件（１）、すなわち、
Ａｒ／Ｃ₄Ｆ₈／Ｏ₂＝５００／２６／１２ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５０ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００６０】
そして、前記パターニングホールが前記ビット線マスク膜１６に到達した時に、エッチングガスをＡｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈に変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行して、前記ビット線１５の両側のサイドウォール状の保護膜１７間を通り、前記層間絶縁膜１４を貫通して前記半導体基板１０の上面に到達するコンタクトホール２７を自己整合的に形成する。この場合、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００６１】
以降は、前記第１の実施の形態における図１４〜図１５及び図１に対応する工程と同様の工程により、図１９に示されるように、ポリシリコン層２８から成り、略シリンダ形状を有するシリンダ部分３０が形成される。
【００６２】
このように、本実施の形態の半導体装置の製造方法においては、前記保護膜１７の全面を覆うＢＡＲＣ膜３１を形成した後、前記ＢＡＲＣ膜３１の上面を平坦化し、次いで、前記フォトレジスト膜２１をマスクとして、ＩＣＰエッチング法によってエッチングして、図１７（ａ）に示されるように、前記ＢＡＲＣ膜３１にパターニングホール２５を形成し、さらに、図１７（ｂ）に示されるように、層間絶縁膜１４及びビット線マスク膜１６上の前記保護膜１７を除去する。
【００６３】
したがって、前記第１の実施の形態におけるＨＤＰＣＶＤ法により層間絶縁膜１８の形成する工程、及び、該層間絶縁膜１８をＣＭＰ法により平坦化する工程を省略することができ、半導体装置の製造が容易となる。
【００６４】
次に、本発明の第３の実施の形態について説明する。なお、前記第１及び第２の実施の形態と同じ構造を有するものについては、その説明を省略する。
【００６５】
図２０は本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図、図２１は本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図、図２２は本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図、図２３はパターニングホールが連続した矩形のライン型の例を示す図である。
【００６６】
まず、前記第１の実施の形態における工程と同様の工程により、層間絶縁膜１４の上に、ビット線１５及びビット線マスク膜１６を形成する。
【００６７】
次に、図２０（ａ）に示されるように、前記層間絶縁膜１４、ビット線１５及びビット線マスク膜１６の全面を覆うＳｉ₃Ｎ₄から成る保護膜３７を常圧ＣＶＤ法によって形成する。この場合、常圧ＣＶＤ法によって形成されたために、前記ビット線１５の間の層間絶縁膜１４上に形成される前記保護膜３７の膜圧は、前記ビット線マスク膜１６上に形成される前記保護膜３７の膜圧よりも薄くなる。なお、最初にＬＰＣＶＤ法によってある程度のＳｉ₃Ｎ₄膜を形成した上に、常圧ＣＶＤ法によって、さらにＳｉ₃Ｎ₄膜を形成することによって、前記保護膜３７を形成することもできる。
【００６８】
次に、前記保護膜３７を覆うように、前記第１の実施の形態と同様に、ＨＤＰＣＶＤ法によって層間絶縁膜１８を形成して平坦化した後、該層間絶縁膜１８の上面をＣＭＰ法によって平坦化する。そして、平坦化された前記層間絶縁膜１８の全面にフォトレジスト膜２１を形成した後、フォトリソグラフィー技術により、図２０（ｂ）に示されるように、前記フォトレジスト膜２１を所定のパターンにパターニングする。
【００６９】
次に、前記第１の実施の形態と同様に、パターニングされた前記フォトレジスト膜２１をマスクとして、前記層間絶縁膜１８をマグネトロンＲＩＥエッチング法によってエッチングして、図２１（ａ）に示されるように、前記層間絶縁膜１８にパターニングホール２５を形成する。この場合、エッチングガスはＡｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈であり、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００７０】
そして、エッチングを続行し、図２１（ｂ）に示されるように、前記ビット線１５の間の層間絶縁膜１４上に形成された前記保護膜３７が除去された時点で、エッチングを停止する。この場合、前記ビット線マスク膜１６上に形成された前記保護膜３７は、膜圧が前記ビット線１５の間の層間絶縁膜１４上に形成された前記保護膜３７の膜圧よりも厚いので、前記ビット線マスク膜１６上に残留する。
【００７１】
次に、前記層間絶縁膜１４、保護Ｓｉ₃Ｎ₄膜３７及び層間絶縁膜１８の全面を覆うようにＢＰＳＧから成る層間絶縁膜２２を形成した後、該層間絶縁膜２２の全面にフォトレジスト膜２３を形成する。そして、フォトリソグラフィー技術によって前記フォトレジスト膜２３を、前記フォトレジスト膜２１のパターンと同様のパターンにパターニングした後、パターニングされた前記フォトレジスト膜２３をマスクとして、前記層間絶縁膜２２をマグネトロンＲＩＥエッチング法によってエッチングする。これにより、前記ビット線マスク膜１６上に残留する前記保護膜３７の上面に到達するエッチングホール２６が形成される。
【００７２】
この場合、エッチングガスはＡｒ／Ｃ₄Ｆ₈／Ｏ₂であり、エッチング条件は、条件（１）、すなわち、
Ａｒ／Ｃ₄Ｆ₈／Ｏ₂＝５００／２６／１２ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５０ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００７３】
次に、エッチングガスをＡｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈に変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行する。ただし、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ₂Ｆ₂／Ｃ₄Ｆ₈＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦＰｏｗｅｒ＝１５００Ｗ
である。
【００７４】
これにより、図２２に示されるように、前記ビット線１５の両側のサイドウォール状の保護Ｓｉ₃Ｎ₄膜３７間を通り、前記層間絶縁膜１４を貫通して前記半導体基板１０の上面に到達するコンタクトホール２７が、自己整合的に形成される。
【００７５】
以降は、前記第１の実施の形態における図１５及び図１に対応する工程と同様の工程により、図１に示されるように、ポリシリコン層２８から成り、略シリンダ形状を有するシリンダ部分３０が形成される。
【００７６】
このように、本実施の形態の半導体装置の製造方法においては、常圧ＣＶＤ法によって形成したので、前記ビット線マスク膜１６上に形成される前記保護膜３７の膜圧は、前記ビット線１５の間の層間絶縁膜１４上に形成される前記保護膜３７の膜圧よりも厚くなる。
【００７７】
したがって、エッチングにより前記コンタクトホール２７を形成した後も前記ビット線マスク膜１６上に前記保護膜３７が残留するので、キャパシタのストーレッジノードとなる前記シリンダ部分３０と前記ビット線１５との耐圧マージンが増大する。
【００７８】
なお、前記第１〜第３の実施の形態において、フォトレジスト膜２１に形成されるパターニングホール２５は、図１０に示されるように、円形又は楕円形のホール型のものであるが、図２３に示されるように、連続した矩（く）形のライン型のものであってもよい。この場合、フォトリソグラフィー工程において、解像度のマージンが大きくなり、また、前記パターニングホール２５とビット線１５との位置合わせの余裕度も大きくなる。
【００７９】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能であり、それらを本発明の範囲から排除するものではない。
【００８０】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体装置の製造方法においては、複数のワード線が形成された半導体基板上に第１の絶縁膜を形成し、ビット線マスク膜をマスクとして、前記第１の絶縁膜上に複数のビット線を形成し、前記半導体基板の全面を覆う保護膜を形成し、該保護膜上に前記ビット線の間を充填し、かつ、上面が平坦な第２の絶縁膜を形成し、該第２の絶縁膜に、前記ビット線の間隔より大径で前記ビット線マスク膜に到達する第１の孔と、該第１の孔に連続し前記ビット線の間の前記第１の絶縁膜に到達する第２の孔とを形成し、前記第１及び第２の孔を充填し、かつ、前記半導体基板の全面を覆う第３の絶縁膜を形成し、該第３の絶縁膜に前記第１と第２の孔とを形成し、前記第１の絶縁膜に、前記第２の孔に連続し、かつ、前記第２の孔と同径の半導体基板上に到達する第３の孔を形成し、前記第２及び第３の孔を充填し、かつ、前記第１の孔の内壁を覆う導電層を形成する。
【００８１】
この場合、シリンダ外壁面の下端付近まで露出したストーレッジノードを形成することができるので、容量の大きいキャパシタを有する半導体装置を製造することができる。
【００８２】
他の半導体装置の製造方法においては、さらに、前記第２の絶縁膜が有機膜である。
【００８３】
この場合、さらに前記第２の絶縁膜の上面を容易に平坦化できる。
【００８４】
更に他の半導体装置の製造方法においては、さらに、前記保護膜の少なくとも上部が常圧ＣＶＤ法によって形成されたＳｉ₃Ｎ₄膜である。
【００８５】
この場合、前記ビット線マスク上に残留する保護膜が厚くなるので、ストーレッジノードとビット線との耐圧マージンの大きな半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の製造方法により製造されたシリンダ部分を示す図である。
【図２】従来の半導体装置の製造方法における工程断面図を示す第１の図である。
【図３】従来の半導体装置の製造方法における工程断面図を示す第２の図であり、図２（ｃ）におけるＡ−Ａ矢視図である。
【図４】従来の半導体装置の製造方法における工程断面図を示す第３の図である。
【図５】図４におけるＢ−Ｂ矢視図である。
【図６】従来の半導体装置の製造方法における工程断面図を示す第４の図である。
【図７】従来の半導体装置の製造方法における工程断面図を示す第５の図である。
【図８】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図である。
【図９】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図であり、図８（ｃ）におけるＤ−Ｄ矢視図である。
【図１０】図９（ｂ）におけるＥ−Ｅ矢視図である。
【図１１】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図である。
【図１２】図１１（ｂ）におけるＧ−Ｇ矢視図である。
【図１３】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第４の図である。
【図１４】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第５の図である。
【図１５】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第６の図である。
【図１６】本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図である。
【図１７】本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図である。
【図１８】本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図である。
【図１９】本発明の第２の実施の形態における半導体装置の製造方法によって製造されたシリンダ部分を示す図である。
【図２０】本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図である。
【図２１】本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図である。
【図２２】本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図である。
【図２３】パターニングホールが連続した矩形のライン型の例を示す図である。
【符号の説明】
１０半導体基板
１５ビット線
１６ビット線マスク膜
１７保護膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device.
[0002]
[Prior art]
Conventionally, semiconductor devices such as ICs and LSIs are required to be highly integrated. Therefore, in the case of a semiconductor device having a capacitor (capacitance) in a circuit, the capacitors are formed three-dimensionally to increase the degree of integration. It is designed to improve.
[0003]
For example, in the case of a DRAM which is a memory using a MOSFET, a large number of memory cells each composed of a capacitor for storing electric charge and a transistor for writing and reading electric charge in the capacitor are integrated. The memory cell accumulates charges corresponding to “1” or “0” in the capacitor, and reads out the charges and refreshes them before the charges disappear due to a leak current. The capacitance of the capacitor must be large. In this case, if the capacitance of the capacitor is small, a soft error occurs or the read charge amount decreases, causing a malfunction.
[0004]
However, as the degree of integration of semiconductor devices increases, if the capacitor has a planar structure with a planar shape, the area of the capacitor cannot be secured, and the capacitance of the capacitor can be increased. It will disappear.
[0005]
Therefore, even if the degree of integration of the semiconductor device is increased, in order to ensure the area of the capacitor and increase the capacity, a trench type is formed by embedding the capacitor by forming a groove in the substrate, and the capacitor is lifted above the transistor. A capacitor having a three-dimensional structure such as a stack type is provided.
[0006]
Here, an example of a manufacturing method of the capacitor having the three-dimensional structure will be described. The case where the storage node (storage electrode), which is one electrode of the capacitor, has a substantially cylindrical shape will be described with reference to the drawings.
[0007]
FIG. 2 is a first diagram showing a process cross-sectional view in a conventional semiconductor device manufacturing method, and FIG. 3 is a second diagram showing a process cross-sectional diagram in a conventional semiconductor device manufacturing method. FIG. 4 is a third view showing a process cross-sectional view in the conventional method of manufacturing a semiconductor device, FIG. 5 is a view taken along the line BB in FIG. 4, and FIG. 6 is a view of manufacturing a conventional semiconductor device. FIG. 7 is a fourth diagram showing a process sectional view in the method, and FIG.
[0008]
First, as shown in FIG. 2A, after forming a p region, an n region, an insulating layer, etc. (not shown) on a semiconductor substrate 50 such as a silicon substrate, polysilicon, W (tungsten), etc. are formed thereon. The conductive layer is formed, and the conductive layer is made of Si. _Three N _Four The word line 51 is formed by etching using the mask film 52 made of Then, Si covering the entire surface of the semiconductor substrate 50 _Three N _Four After forming the film, the Si is etched _Three N _Four The film is left only on the side surfaces of the word line 51 and the mask film 52, and Si _Three N _Four A spacer film 53 is formed.
[0009]
Next, as shown in FIG. 2B, an interlayer insulating film 54 made of BPSG (silicate glass added with B and P) is formed to cover the entire surface of the semiconductor substrate 50. Then, as shown in FIG. 2C, a conductive layer such as polysilicon or W (tungsten) is formed on the interlayer insulating film 54, and the conductive layer is made of Si. _Three N _Four A bit line 55 is formed by etching using the bit line mask film 56 made of
[0010]
Next, as shown in FIG. 3A, Si covering the entire surface of the interlayer insulating film 54, the bit line 55, and the bit line mask film 56. _Three N _Four A protective film 57 made of is formed by LPCVD (Low Pressure CVD). In addition, process sectional drawing shown after FIG. 3 (a) is sectional drawing seen from the AA direction in FIG.2 (c).
[0011]
Next, the entire surface of the protective film 57 is etched to leave the protective film 57 only on the side surfaces of the bit line 55 and the bit line mask film 56, and as shown in FIG. 57 is formed.
[0012]
Next, after an interlayer insulating film 58 made of NSG (nitride silicate glass) covering the entire surface of the interlayer insulating film 54, the bit line mask film 56 and the protective film 57 is formed by HDPCVD (High Density Plasma CVD) method, FIG. As shown in (c), Si covering the entire surface of the interlayer insulating film 58. _Three N _Four A stopper film 59 made of is formed.
[0013]
Next, after forming an interlayer insulating film 60 made of BPSG that covers the entire surface of the stopper film 59, a photoresist film 61 is formed on the entire surface of the interlayer insulating film 60. Then, after patterning the photoresist film 61 into a predetermined pattern by a photolithography technique, the interlayer insulating film 60 is etched by a magnetron RIE (Reactive Ion Etching) etching method using the patterned photoresist film 61 as a mask. . In this case, the etching gas is Ar / C _Four F ₈ / O ₂ Etching conditions are condition (1), that is,
Ar / C _Four F ₈ / O ₂ = 500/26 / 12sccm
Pressure = 50mT
RF Power = 1500W
It is.
[0014]
Here, during etching, EPD (Etch Pit Density) is measured, and when it is determined that the etching hole 65 has reached the stopper film 59 as shown in FIG. 4, the etching is stopped. 4 is viewed in the BB direction, that is, from above the semiconductor substrate 50, it is as shown in FIG. Moreover, the state shown by FIG. 4 is CC cross section in FIG.
[0015]
Next, CHF _Three / CO or Ar / CHF _Three / O ₂ The stopper film 59 is etched by magnetron RIE etching using the etching gas. In this case, the etching condition is condition (2), that is,
CHF _Three / CO = 30 / 170sccm
Pressure = 30mT
RF Power = 1500W
Or
Ar / CHF _Three / O ₂ = 170/30 / 5sccm
Pressure = 20mT
RF Power = 300W
It is.
[0016]
After this, the etching gas is changed to Ar / CH ₂ F ₂ / C _Four F ₈ Then, the etching by the magnetron RIE etching method is continued. However, the etching conditions are the condition (3), that is,
Ar / CH ₂ F ₂ / C _Four F ₈ = 500/7 / 4sccm
Pressure = 45mT
RF Power = 1500W
It is.
[0017]
As a result, as shown in FIG. 6, a contact hole 62 that passes between the bit lines 55 and passes through the interlayer insulating film 54 and reaches the upper surface of the semiconductor substrate 50 is formed in a self-aligned manner. .
[0018]
Next, after removing the photoresist film 61, a polysilicon layer 63 is formed on the entire surface of the semiconductor substrate 50, the bit line mask film 56, the protective film 57 and the interlayer insulating film 60 by the CVD method. In this case, the polysilicon layer 63 fills the contact hole 62 so that sufficient electrical contact with the upper surface of the semiconductor substrate 50 can be maintained. Thereafter, as shown in FIG. 7A, an insulating film 64 made of NSG is formed on the entire surface of the polysilicon layer 63 by the CVD method.
[0019]
Next, the entire surface is etched to remove only the upper portion of the insulating film 64 and the polysilicon layer 63, and then the remaining insulating film 64 and interlayer insulating film 60 are removed by wet etching with HF acid. As shown in FIG. 7B, a cylinder portion 66 made of a polysilicon layer 63 and having a substantially cylindrical shape is formed.
[0020]
Since the cylinder portion 66 formed in this way serves as a storage node of a capacitor having a three-dimensional structure, a highly integrated semiconductor device having a capacitor with a large electrode area and a large capacitance while having a small occupied area. Can be manufactured.
[0021]
[Problems to be solved by the invention]
However, in the conventional method for manufacturing a semiconductor device, the outer portion of the formed cylinder portion 66 below the stopper film 59 does not function effectively as a storage node of the capacitor, so that the capacitance of the capacitor is reduced.
[0022]
In other words, in order to form a capacitor in the semiconductor device, after the above-described process, Ta, ₂ O _Five An insulating film such as a film is formed, and then a cell plate made of W, TiN (titanium nitride) or the like that functions as a plate electrode of the capacitor is formed around the insulating film. Thereby, the entire surface of the cylinder portion 66 faces the cell plate with an insulating film interposed therebetween, and functions as an electrode surface of the capacitor.
[0023]
However, since the outer portion of the cylinder portion 66 below the stopper film 59 is covered with the stopper film 59 and the interlayer insulating film 58, the insulating film and the cell plate cannot be formed. Accordingly, the outer portion of the cylinder portion 66 below the stopper film 59 does not function as the electrode surface of the capacitor, so that the area of the capacitor electrode is reduced and the capacitance is reduced.
[0024]
Note that if the height of the cylinder portion 66 is increased by the height of the portion below the stopper film 59, the area of the electrode of the capacitor will not be reduced, but the conventional semiconductor device is manufactured. In the method, in order to increase the height of the cylinder portion 66, the interlayer insulating film 60 needs to be thickened. However, when the interlayer insulating film 60 is thickened, it becomes difficult to form the etching hole 65 or the contact hole 62 by etching the interlayer insulating film 60 using the photoresist film 61 as a mask. In the subsequent process, it becomes difficult to form a contact between the metal wiring layer formed in the upper layer and the semiconductor substrate 50.
[0025]
The present invention solves the problems of the conventional method of manufacturing a semiconductor device and increases the capacitance of the capacitor by increasing the area that functions as the electrode surface of the capacitor without increasing the height of the cylinder portion. Another object of the present invention is to provide a semiconductor device manufacturing method capable of obtaining a highly integrated semiconductor device.
[0026]
[Means for Solving the Problems]
Therefore, in the method of manufacturing a semiconductor device of the present invention, a first insulating film is formed on a semiconductor substrate on which a plurality of word lines are formed, and the first insulating film is formed on the first insulating film using the bit line mask film as a mask. A plurality of bit lines, a protective film covering the entire surface of the semiconductor substrate, a space between the bit lines on the protective film, and a second insulating film having a flat upper surface A first hole reaching the bit line mask film with a diameter larger than the interval between the bit lines, and the gap between the bit lines in succession to the first hole. A second hole reaching the first insulating film, a third insulating film filling the first and second holes and covering the entire surface of the semiconductor substrate is formed, and the third hole is formed. The first and second holes are formed in the insulating film, the first insulating film is continuous with the second hole, and Forming a third hole reaching the semiconductor substrate having the same diameter as the second hole, filling the second and third holes and covering the inner wall of the first hole; To do.
[0027]
In another method for manufacturing a semiconductor device of the present invention, the second insulating film is an organic film.
[0028]
In still another method of manufacturing a semiconductor device according to the present invention, at least an upper portion of the protective film is formed by an atmospheric pressure CVD method. _Three N _Four It is a membrane.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0030]
Note that the semiconductor device manufactured in this embodiment is a highly integrated IC, LSI, or the like such as a DRAM which is a memory using MOSFET. Here, for example, in the case of a DRAM which is a memory using a MOSFET, a large number of memory cells each including a capacitor (capacitance) for accumulating charges and transistors for writing and reading charges are integrated. Then, the memory cell stores a charge corresponding to “1” or “0” in the capacitor, and before the charge disappears due to a leakage current, the bit line is set according to the charge information input from the word line. Since the charge is read and refreshed by opening and closing, the capacitance of the capacitor must be large. In this case, if the capacitance of the capacitor is small, a soft error occurs or the read charge amount decreases, causing a malfunction. The soft error is generally a malfunction that occurs because the charge accumulated in the capacitor is reduced when α rays emitted from the package material enter the memory cell.
[0031]
However, as the degree of integration of the semiconductor device increases, the area occupied by the capacitor cannot be secured if the capacitor has a planar structure with a planar shape. Therefore, even if a material having a high dielectric constant is used for the insulator of the capacitor, the area of the opposing electrode of the capacitor cannot be increased, so that the capacitance of the capacitor cannot be increased.
[0032]
Therefore, in this embodiment, even if the area occupied by the capacitor is reduced and the integration degree of the semiconductor device is increased, the area of the opposing electrode of the capacitor is ensured and the capacitance of the capacitor is increased. Therefore, a method of manufacturing a semiconductor device, which is a three-dimensional capacitor formed by lifting a capacitor over a transistor and in which a storage node (storage electrode) which is one electrode of the capacitor has a cylinder (cylindrical) shape, is provided. To do.
[0033]
FIG. 1 is a view showing a cylinder portion manufactured by a method for manufacturing a semiconductor device according to a first embodiment of the present invention, and FIG. 8 is a process sectional view in the method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIG. 9 is a second view showing a process cross-sectional view in the method of manufacturing a semiconductor device according to the first embodiment of the present invention, and is a view taken along line DD in FIG. 8C. FIG. 10 is a view taken along the line E-E in FIG. 9B, FIG. 11 is a third view showing a process cross-sectional view in the method of manufacturing a semiconductor device in the first embodiment of the present invention, and FIG. FIG. 11B is a GG arrow view in FIG. 11B, FIG. 13 is a fourth view showing a process cross-sectional view in the method of manufacturing a semiconductor device in the first embodiment of the present invention, and FIG. Process sectional drawing in the manufacturing method of the semiconductor device in an embodiment Fifth diagram illustrating, FIG. 15 is a sixth diagram showing a process sectional views in the manufacturing method of the semiconductor device according to the first embodiment of the present invention.
[0034]
First, as shown in FIG. 8A, a p region, an n region, an insulating layer, etc. (not shown) are formed on a semiconductor substrate 10 such as a silicon substrate, and then polysilicon, W (tungsten), etc. are formed thereon. And forming a conductive layer made of Si. _Three N _Four The word line 11 is formed by etching using the word line mask film 12 made of Next, Si covering the entire surface of the semiconductor substrate 10 and the word line mask film 12 is formed. _Three N _Four After forming the film, the Si is etched _Three N _Four The film is left only on the side surfaces of the word line 11 and the word line mask film 12, and Si _Three N _Four A word line spacer film 13 is formed.
[0035]
Next, as shown in FIG. 8 (b), a first BPSG (silicate glass doped with B and P) covering the entire surface of the semiconductor substrate 10, the word line mask film 12 and the word line spacer film 13 is formed. An interlayer insulating film 14 is formed as an insulating film. Then, as shown in FIG. 8C, a conductive layer such as polysilicon or W (tungsten) is formed on the interlayer insulating film 14, and the conductive layer is made of Si. _Three N _Four A bit line 15 is formed by etching using the bit line mask film 16 made of
[0036]
Next, as shown in FIG. 9A, Si covering the entire surface of the interlayer insulating film 14, the bit line 15, and the bit line mask film 16. _Three N _Four A protective film 17 is formed by LPCVD (Low Pressure CVD). In addition, process sectional drawing shown after Fig.9 (a) is sectional drawing seen from DD direction in FIG.8 (c).
[0037]
Next, an interlayer insulating film 18 made of NSG (nitride silicate glass) is formed as a second insulating film filling the space between the bit lines 15 and covering the entire surface of the protective film 17 by HDPCVD (High Density Plasma CVD). After the formation by the method, the upper surface of the interlayer insulating film 18 is planarized by the CMP (Chemical-Mechanical Polishing) method. Then, after a photoresist film 21 is formed on the entire surface of the flattened interlayer insulating film 18, the photoresist film 21 is patterned into a predetermined pattern by a photolithography technique as shown in FIG. 9B. To do.
[0038]
Here, reference numeral 25 denotes a patterning hole formed in the photoresist film 21. Note that when the state shown in FIG. 9B is viewed in the EE direction, that is, from above the semiconductor substrate 10, it is as shown in FIG. Moreover, the state shown by FIG.9 (b) is the FF cross section in FIG.
[0039]
Next, using the patterned photoresist film 21 as a mask, the interlayer insulating film 18 is etched by a magnetron RIE (Reactive Ion Etching) etching method, and as shown in FIG. A patterning hole 25 is formed in 18. Here, the patterning hole 25 has a first hole that has a diameter larger than the interval between the bit lines 15 and reaches the bit line mask film 16, and the interlayer between the bit lines that is continuous with the first hole. And a second hole reaching the insulating film 14. In this case, the etching gas is Ar / CH ₂ F ₂ / C _Four F ₈ And the etching condition is condition (3), that is,
Ar / CH ₂ F ₂ / C _Four F ₈ = 500/7 / 4sccm
Pressure = 45mT
RF Power = 1500W
It is.
[0040]
Next, the etching gas is CHF. _Three / CO, and the etching by the magnetron RIE etching method is continued. As shown in FIG. 11B, a protective film on the interlayer insulating film 14 and the bit line mask film 16 in the patterning hole 25 is obtained. 17 is removed, and the sidewall-like protective film 17 is left on the side surfaces of the bit line 15 and the bit line mask film 16. In this case, the etching condition is condition (2), that is,
CHF _Three / CO = 30 / 170sccm
Pressure = 30mT
RF Power = 1500W
It is.
[0041]
Here, when the state shown in FIG. 11B is viewed in the GG direction, that is, from above the semiconductor substrate 10, it is as shown in FIG. Further, the state shown in FIG. 11B is an HH cross section in FIG.
[0042]
Next, as the third insulating film that fills the first and second holes and covers the second insulating film, the interlayer insulating film 14, the bit line mask film 16, the protective film 17, and the interlayer insulating film An interlayer insulating film 22 made of BPSG is formed so as to cover the entire surface of the film 18. Thereafter, a photoresist film 23 is formed on the entire surface of the interlayer insulating film 22. Then, after patterning the photoresist film 23 into a pattern similar to the pattern of the photoresist film 21 by a photolithography technique, the interlayer insulating film 22 is magnetron-RIE etched using the patterned photoresist film 23 as a mask. Etch by the method. As a result, an etching hole 26 reaching the upper surface of the bit line mask film 16 is formed as shown in FIG.
[0043]
In this case, the etching gas is Ar / C _Four F ₈ / O ₂ Etching conditions are condition (1), that is,
Ar / C _Four F ₈ / O ₂ = 500/26 / 12sccm
Pressure = 50mT
RF Power = 1500W
It is.
[0044]
Next, the etching gas is Ar / CH ₂ F ₂ / C _Four F ₈ Then, the etching by the magnetron RIE etching method is continued. However, the etching conditions are the condition (3), that is,
Ar / CH ₂ F ₂ / C _Four F ₈ = 500/7 / 4sccm
Pressure = 45mT
RF Power = 1500W
It is.
[0045]
As a result, as shown in FIG. 14, the third through the sidewall insulating films 17 on both sides of the bit line 15 and through the interlayer insulating film 14 to reach the upper surface of the semiconductor substrate 10. A contact hole 27 as a hole is formed in a self-aligning manner.
[0046]
Next, after removing the photoresist film 23, a polysilicon layer 28 as a conductive layer is formed on the entire surface of the semiconductor substrate 10, the bit line mask film 16, the protective film 17, and the interlayer insulating film 22 by CVD. . In this case, the polysilicon layer 28 fills the contact hole 27 so that sufficient electrical contact with the upper surface of the semiconductor substrate 10 can be maintained. Thereafter, as shown in FIG. 15, an insulating film 29 made of NSG is formed on the entire surface of the polysilicon layer 28 by the CVD method.
[0047]
Next, the entire surface is etched to remove only the insulating film 29 and the polysilicon layer 28, and then the remaining insulating film 29, interlayer insulating film 22 and interlayer insulating film 18 are removed by wet etching with HF acid. By removing, as shown in FIG. 1, a cylinder portion 30 made of the polysilicon layer 28 and having a substantially cylindrical shape is formed.
[0048]
Since the cylinder portion 30 serves as a storage node of a capacitor having a three-dimensional structure, it is possible to manufacture a highly integrated semiconductor device having a capacitor having a large electrode area and a large capacitance while having a small occupied area. it can.
[0049]
As described above, in the method of manufacturing the semiconductor device according to the present embodiment, the interlayer insulating film 14 and the protective film 17 on the bit line mask film 16 in the patterning hole 25 are removed, as shown in FIG. As shown in FIG. 13, since the sidewall-like protective film 17 is left on the side surfaces of the bit line 15 and the bit line mask film 16, the upper surface of the bit line mask film 16 is formed as shown in FIG. When forming the etching hole 26 reaching to, the sidewall-like protective film 17 can function as an etching stopper. Therefore, the outer surface of the cylinder wall of the cylinder portion 30 can be exposed to the vicinity of the lower end.
[0050]
And since the outer surface of the cylinder wall of the cylinder part 30 is exposed from the upper end to the vicinity of the lower end, in the subsequent step, the entire outer surface of the cylinder wall of the cylinder part 30 is, for example, Ta ₂ O _Five An insulating film such as a film can be formed, and then a cell plate made of W, TiN (titanium nitride) or the like functioning as the plate electrode of the capacitor can be formed around the insulating film.
[0051]
Accordingly, the entire surface of the cylinder portion 30 includes the entire outer surface of the cylinder wall, and faces the cell plate with the insulating film interposed therebetween, and functions as an electrode surface of the capacitor. Without increasing the size, the area functioning as the electrode surface of the capacitor can be increased to increase the capacitance of the capacitor and to obtain a highly integrated semiconductor device.
[0052]
Next, a second embodiment of the present invention will be described. The description of the same structure as that of the first embodiment is omitted.
[0053]
FIG. 16 is a first diagram showing a process cross-sectional view in the method of manufacturing a semiconductor device in the second embodiment of the present invention, and FIG. 17 is a process cross-section in the method of manufacturing a semiconductor device in the second embodiment of the present invention. 18 is a third diagram showing a process cross-sectional view in the method of manufacturing a semiconductor device according to the second embodiment of the present invention, and FIG. 19 is a diagram according to the second embodiment of the present invention. It is a figure which shows the cylinder part manufactured by the manufacturing method of a semiconductor device.
[0054]
First, as shown in FIG. 16A, a protective film 17 covering the entire surface of the interlayer insulating film 14, the bit line 15, and the bit line mask film 16 is formed by a process similar to the process in the first embodiment. Form. FIG. 16 (a) is the same as FIG. 9 (a).
[0055]
Next, after a BARC (Bottom Anti-Reflection Coat) film 31 covering the entire surface of the protective film 17 is formed by coating, the upper surface of the BARC film 31 is planarized. The BARC film 31 functions as an antireflection film in the photolithography process. Then, after forming a photoresist film 21 on the entire surface of the flattened BARC film 31, the photoresist film 21 is patterned into a predetermined pattern by photolithography technique as shown in FIG. .
[0056]
Next, using the patterned photoresist film 21 as a mask, the BARC film 31 is etched by ICP (Inductively Coupled Plasma) etching method to pattern the BARC film 31 as shown in FIG. Hole 25 is formed. In this case, the etching gas is Cl. ₂ / O ₂ / He or O ₂ / He, and the etching condition is the condition (4), that is,
Cl ₂ / O ₂ / He = 20/20 / 100sccm
Pressure = 5mT
Source Power = 250W
Bias Power = 30W
Or
O ₂ / He = 10 / 30sccm
Pressure = 5mT
Source Power = 250W
Bias Power = 20W
It is.
[0057]
Next, the protective film 17 is etched by a magnetron RIE etching method to remove the protective film 17 on the interlayer insulating film 14 and the bit line mask film 16 as shown in FIG. The side wall-like protective film 17 is left on the side surfaces of the line 15 and the bit line mask film 16. In this case, the etching gas is CHF _Three / CO, and the etching condition is condition (2), that is,
CHF _Three / CO = 30 / 170sccm
Pressure = 30mT
RF Power = 1500W
It is.
[0058]
Next, after removing the remaining photoresist film 21 and BARC film 31, an interlayer insulating film 32 is formed on the entire surface of the interlayer insulating film 14, the bit line mask film 16 and the protective film 17, and the interlayer insulating film is further formed. A photoresist film 23 is formed on the entire surface of the film 32. Then, the photoresist film 23 is patterned into a pattern similar to the pattern of the photoresist film 21 as shown in FIG.
[0059]
Next, using the patterned photoresist film 23 as a mask, the interlayer insulating film 32 is etched by magnetron RIE etching to form a patterned hole in the interlayer insulating film 32. In this case, the etching gas is Ar / C _Four F ₈ / O ₂ Etching conditions are condition (1), that is,
Ar / C _Four F ₈ / O ₂ = 500/26 / 12sccm
Pressure = 50mT
RF Power = 1500W
It is.
[0060]
Then, when the patterning hole reaches the bit line mask film 16, the etching gas is changed to Ar / CH. ₂ F ₂ / C _Four F ₈ Then, the etching by the magnetron RIE etching method is continued, passes between the sidewall-like protective films 17 on both sides of the bit line 15, penetrates the interlayer insulating film 14, and is formed on the upper surface of the semiconductor substrate 10. The reaching contact hole 27 is formed in a self-aligning manner. In this case, the etching condition is the condition (3), that is,
Ar / CH ₂ F ₂ / C _Four F ₈ = 500/7 / 4sccm
Pressure = 45mT
RF Power = 1500W
It is.
[0061]
Thereafter, as shown in FIG. 19, a cylinder having a substantially cylinder shape as shown in FIG. 19 is performed by the same processes as those corresponding to FIGS. 14 to 15 and FIG. 1 in the first embodiment. A portion 30 is formed.
[0062]
As described above, in the method of manufacturing the semiconductor device according to the present embodiment, after the BARC film 31 covering the entire surface of the protective film 17 is formed, the upper surface of the BARC film 31 is planarized, and then the photoresist film 21 is formed. As a mask, etching is performed by an ICP etching method to form a patterning hole 25 in the BARC film 31 as shown in FIG. 17A. Further, as shown in FIG. The protective film 17 on the film 14 and the bit line mask film 16 is removed.
[0063]
Therefore, the step of forming the interlayer insulating film 18 by the HDPCVD method and the step of planarizing the interlayer insulating film 18 by the CMP method in the first embodiment can be omitted, and the semiconductor device can be easily manufactured. It becomes.
[0064]
Next, a third embodiment of the present invention will be described. Note that description of the same structure as that of the first and second embodiments is omitted.
[0065]
FIG. 20 is a first diagram showing a process cross-sectional view in the method of manufacturing a semiconductor device according to the third embodiment of the present invention, and FIG. FIG. 22 is a second diagram showing the process, FIG. 22 is a third diagram showing a process cross-sectional view in the method of manufacturing a semiconductor device according to the third embodiment of the present invention, and FIG. It is a figure which shows an example.
[0066]
First, the bit line 15 and the bit line mask film 16 are formed on the interlayer insulating film 14 by a process similar to the process in the first embodiment.
[0067]
Next, as shown in FIG. 20A, Si covering the entire surface of the interlayer insulating film 14, the bit line 15, and the bit line mask film 16. _Three N _Four A protective film 37 made of is formed by atmospheric pressure CVD. In this case, since it is formed by the atmospheric pressure CVD method, the film pressure of the protective film 37 formed on the interlayer insulating film 14 between the bit lines 15 is set on the bit line mask film 16. It becomes thinner than the film pressure of the protective film 37. First, a certain amount of Si is formed by LPCVD. _Three N _Four After the film is formed, Si is further added by atmospheric pressure CVD. _Three N _Four The protective film 37 can also be formed by forming a film.
[0068]
Next, as in the first embodiment, the interlayer insulating film 18 is formed and planarized by the HDPCVD method so as to cover the protective film 37, and then the upper surface of the interlayer insulating film 18 is formed by the CMP method. Flatten. Then, after forming a photoresist film 21 on the entire surface of the flattened interlayer insulating film 18, the photoresist film 21 is patterned into a predetermined pattern by photolithography technique as shown in FIG. 20B. To do.
[0069]
Next, as in the first embodiment, the interlayer insulating film 18 is etched by the magnetron RIE etching method using the patterned photoresist film 21 as a mask, as shown in FIG. Then, a patterning hole 25 is formed in the interlayer insulating film 18. In this case, the etching gas is Ar / CH ₂ F ₂ / C _Four F ₈ And the etching condition is condition (3), that is,
Ar / CH ₂ F ₂ / C _Four F ₈ = 500/7 / 4sccm
Pressure = 45mT
RF Power = 1500W
It is.
[0070]
Then, the etching is continued, and the etching is stopped when the protective film 37 formed on the interlayer insulating film 14 between the bit lines 15 is removed as shown in FIG. In this case, the protective film 37 formed on the bit line mask film 16 is thicker than the protective film 37 formed on the interlayer insulating film 14 between the bit lines 15. , And remains on the bit line mask film 16.
[0071]
Next, the interlayer insulating film 14 and protective Si _Three N _Four After the interlayer insulating film 22 made of BPSG is formed so as to cover the entire surface of the film 37 and the interlayer insulating film 18, a photoresist film 23 is formed on the entire surface of the interlayer insulating film 22. Then, after patterning the photoresist film 23 into a pattern similar to the pattern of the photoresist film 21 by a photolithography technique, the interlayer insulating film 22 is magnetron-RIE etched using the patterned photoresist film 23 as a mask. Etch by the method. As a result, an etching hole 26 reaching the upper surface of the protective film 37 remaining on the bit line mask film 16 is formed.
[0072]
In this case, the etching gas is Ar / C _Four F ₈ / O ₂ Etching conditions are condition (1), that is,
Ar / C _Four F ₈ / O ₂ = 500/26 / 12sccm
Pressure = 50mT
RF Power = 1500W
It is.
[0073]
Next, the etching gas is Ar / CH ₂ F ₂ / C _Four F ₈ Then, the etching by the magnetron RIE etching method is continued. However, the etching conditions are the condition (3), that is,
Ar / CH ₂ F ₂ / C _Four F ₈ = 500/7 / 4sccm
Pressure = 45mT
RF Power = 1500W
It is.
[0074]
As a result, as shown in FIG. 22, sidewall-like protective Si on both sides of the bit line 15 is formed. _Three N _Four A contact hole 27 that passes between the films 37 and reaches the upper surface of the semiconductor substrate 10 through the interlayer insulating film 14 is formed in a self-aligning manner.
[0075]
Thereafter, as shown in FIG. 1, a cylinder portion 30 having a substantially cylindrical shape is formed of a polysilicon layer 28 by a process similar to the process corresponding to FIGS. 15 and 1 in the first embodiment. It is formed.
[0076]
As described above, in the manufacturing method of the semiconductor device according to the present embodiment, since it is formed by the atmospheric pressure CVD method, the film pressure of the protective film 37 formed on the bit line mask film 16 is set to the bit line 15. It becomes thicker than the film pressure of the protective film 37 formed on the interlayer insulating film 14 between them.
[0077]
Therefore, even after the contact hole 27 is formed by etching, the protective film 37 remains on the bit line mask film 16, so that a breakdown voltage margin between the cylinder portion 30 serving as a storage node of the capacitor and the bit line 15 is increased. Increase.
[0078]
In the first to third embodiments, the patterning hole 25 formed in the photoresist film 21 is a circular or elliptical hole type as shown in FIG. As shown in FIG. 4, it may be a continuous rectangular line type. In this case, in the photolithography process, a resolution margin is increased, and a margin for alignment between the patterning hole 25 and the bit line 15 is also increased.
[0079]
In addition, this invention is not limited to the said embodiment, It can change variously based on the meaning of this invention, and does not exclude them from the scope of the present invention.
[0080]
【The invention's effect】
As described above in detail, according to the present invention, in the method of manufacturing a semiconductor device, the first insulating film is formed on the semiconductor substrate on which the plurality of word lines are formed, and the bit line mask film is used as a mask. Forming a plurality of bit lines on the first insulating film, forming a protective film covering the entire surface of the semiconductor substrate, filling the space between the bit lines on the protective film, and having a flat upper surface A second insulating film is formed, a first hole reaching the bit line mask film with a diameter larger than the interval between the bit lines, and the bit extending in succession to the first hole. Forming a second hole reaching the first insulating film between the lines, filling the first and second holes, and covering the entire surface of the semiconductor substrate The first and second holes are formed in the third insulating film, and the second hole is formed in the first insulating film. Forming a third hole reaching the semiconductor substrate having the same diameter as the second hole, filling the second and third holes, and forming an inner wall of the first hole A covering conductive layer is formed.
[0081]
In this case, since the storage node exposed to the vicinity of the lower end of the cylinder outer wall surface can be formed, a semiconductor device having a capacitor with a large capacity can be manufactured.
[0082]
In another method for manufacturing a semiconductor device, the second insulating film is an organic film.
[0083]
In this case, the upper surface of the second insulating film can be easily planarized.
[0084]
In still another method of manufacturing a semiconductor device, at least an upper portion of the protective film is formed by an atmospheric pressure CVD method. _Three N _Four It is a membrane.
[0085]
In this case, since the protective film remaining on the bit line mask becomes thick, a semiconductor device having a large breakdown voltage margin between the storage node and the bit line can be manufactured.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cylinder portion manufactured by a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a first view showing a process cross-sectional view in a conventional method of manufacturing a semiconductor device.
FIG. 3 is a second view showing a process cross-sectional view in the conventional method for manufacturing a semiconductor device, and is a view taken along arrow AA in FIG.
FIG. 4 is a third view showing a process cross-sectional view in the conventional method of manufacturing a semiconductor device.
5 is a BB arrow view in FIG. 4;
FIG. 6 is a fourth view showing a process cross-sectional view in the conventional method of manufacturing a semiconductor device.
FIG. 7 is a fifth diagram showing a process cross-sectional view in the conventional method of manufacturing a semiconductor device.
FIG. 8 is a first view showing process cross-sectional views in the method for manufacturing a semiconductor device according to the first embodiment of the present invention;
9 is a second view showing a process cross-sectional view in the method for manufacturing a semiconductor device according to the first embodiment of the present invention, and is a view on arrow DD in FIG. 8C. FIG.
FIG. 10 is a view taken along arrow EE in FIG.
FIG. 11 is a third view showing a process sectional view in the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
12 is a GG arrow view in FIG. 11 (b).
FIG. 13 is a fourth view showing a process sectional view in the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 14 is a fifth view showing a process sectional view in the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 15 is a sixth view showing a process sectional view in the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 16 is a first view showing process cross-sectional views in the method for manufacturing a semiconductor device according to the second embodiment of the present invention;
FIG. 17 is a second view showing a process sectional view in the method for manufacturing a semiconductor device according to the second embodiment of the present invention;
FIG. 18 is a third view showing a process cross-sectional view in the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIG. 19 is a diagram showing a cylinder portion manufactured by the method of manufacturing a semiconductor device in the second embodiment of the present invention.
FIG. 20 is a first view showing process sectional views in the method for manufacturing a semiconductor device according to the third embodiment of the present invention;
FIG. 21 is a second view showing a process sectional view in the method for manufacturing a semiconductor device according to the third embodiment of the present invention;
FIG. 22 is a third view showing process cross-sectional views in the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 23 is a diagram showing an example of a rectangular line type in which patterning holes are continuous.
[Explanation of symbols]
10 Semiconductor substrate
15 bit line
16 bit line mask film
17 Protective film

Claims

(A) forming a first insulating film on a semiconductor substrate on which a plurality of word lines are formed;
(B) forming a plurality of bit lines on the first insulating film using the bit line mask film as a mask;
(C) forming a protective film covering the entire surface of the semiconductor substrate;
(D) forming a second insulating film filling the space between the bit lines on the protective film and having a flat upper surface;
(E) a first hole that has a diameter larger than the interval between the bit lines and reaches the bit line mask film in the second insulating film; and the first hole between the bit lines that is continuous with the first hole. Forming a second hole reaching the first insulating film;
(F) forming a third insulating film filling the first and second holes and covering the entire surface of the semiconductor substrate;
(G) forming the first and second holes in the third insulating film;
(H) forming a third hole in the first insulating film that is continuous with the second hole and reaches the semiconductor substrate having the same diameter as the second hole;
(I) A method of manufacturing a semiconductor device, comprising forming a conductive layer that fills the second and third holes and covers an inner wall of the first hole.

The method for manufacturing a semiconductor device according to claim 1, wherein the second insulating film is an organic film.

The method of manufacturing a semiconductor device according to claim 1, wherein at least an upper portion of the protective film is a Si ₃ N ₄ film formed by an atmospheric pressure CVD method.