JP4383495B2 - Semiconductor integrated circuit - Google Patents
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Description
本発明は、半導体集積回路に関するものである。 The present invention relates to a semiconductor integrated circuit.
外部メモリとして、SDRAM(Synchronous Dynamic Random Access Memory)とフラッシュメモリあるいはSDRAMとSRAMなどを備えメモリバスを共有するシステムが知られている。 As an external memory, there is known a system that includes a synchronous dynamic random access memory (SDRAM) and a flash memory or a SDRAM and an SRAM and shares a memory bus.
ここで、SDRAMとは、従来のEDO型DRAMなどとは異なり、/RAS(Row Address Strobe)信号、/CAS(Column Address Strobe信号)、/WE(Write Enable)信号、/CS信号などの制御信号の組み合わせによって、種々のコマンドが入力可能なDRAMである。SDRAMでは、このコマンドに応じてDRAMとしての基本的な動作(プリチャージやリフレッシュなど)を行うことが可能である。 Here, the SDRAM is different from a conventional EDO type DRAM or the like, and control signals such as a / RAS (Row Address Strobe) signal, a / CAS (Column Address Strobe signal), a / WE (Write Enable) signal, and a / CS signal. The DRAM is capable of inputting various commands depending on the combination. The SDRAM can perform basic operations (precharge, refresh, etc.) as a DRAM in response to this command.
通常、1つのSDRAM素子が存在した場合、その内部はバンクと呼ばれる複数の部分に分割されている。SDRAMでは、このバンクごとにアクセスすることが可能である。このようなSDRAMにおいて、リフレッシュ動作を行う場合、全てのバンクがプリチャージされ、SDRAMがアイドル状態となっている時に行う必要がある。 Usually, when one SDRAM element exists, the inside thereof is divided into a plurality of parts called banks. In the SDRAM, it is possible to access each bank. In such an SDRAM, the refresh operation needs to be performed when all banks are precharged and the SDRAM is in an idle state.
このリフレッシュ動作を円滑に行うためにオートプリチャージ付きのリード(ライト)コマンドを入力して、SDRAMにアクセスする場合がある。このようなアクセスを行う時のタイミングチャートを図6及び図7に示す。オートプリチャージ付きリード(ライト)の場合、図6に示すタイミングT61でバンクアドレス(BA)、ロウアドレス(A0〜A11)を取り込んだ後に、図6に示すタイミングT62でオートプリチャージ付きリードを示すコマンド(/CS、/RAS、/CAS、/WE、A10)とカラムアドレス(A0〜A9、A11)が取り込まれる。その後、データを読み出すリード動作(書き込みであればライト動作、図6、DQ参照)を行った後に、図6にT63で示すタイミングでアクセスしたバンクをプリチャージする。このようにアクセスしたバンクをプリチャージすることでSDRAMをアイドル状態へと移行させる。オートプリチャージ付きリード(ライト)アクセスを行えば、リード(ライト)アクセスのあとは常にアイドル状態となるため、図7に示すタイミングT71でリフレッシュ要求が来た場合にすぐにリフレッシュ動作を行うことが可能となる。 In order to perform this refresh operation smoothly, a read (write) command with auto precharge may be input to access the SDRAM. Timing charts for such access are shown in FIGS. In the case of read (write) with auto precharge, after fetching the bank address (BA) and row addresses (A0 to A11) at timing T61 shown in FIG. 6, the read with auto precharge is shown at timing T62 shown in FIG. A command (/ CS, / RAS, / CAS, / WE, A10) and column address (A0 to A9, A11) are fetched. Thereafter, after performing a read operation for reading data (write operation if writing, see DQ in FIG. 6), the bank accessed at the timing indicated by T63 in FIG. 6 is precharged. The SDRAM is shifted to the idle state by precharging the accessed bank. If read (write) access with auto-precharge is performed, the state is always idle after the read (write) access. Therefore, when a refresh request is received at timing T71 shown in FIG. 7, the refresh operation can be performed immediately. It becomes possible.
しかしながら、リード動作が連続する場合、このオートプリチャージ付きリード(ライト)アクセスでは、1つのリード(ライト)アクセスと、その次のリード(ライト)アクセスの間にプリチャージ動作、次のリード(ライト)アクセスのバンクの活性化動作が必要となる(図6、タイミングT63、T64参照)。このプリチャージ、バンク活性化によって、SDRAMに対するアクセス速度が低下してしまう。そこで、オートプリチャージ無しのリード(ライト)アクセスを行ってSDRAMのアクセス速度を早くする方法も用いられている。図8及び図9はこのようにオートプリチャージ無しでアクセスする場合のタイミングチャートを示している。 However, when the read operation continues, in this read (write) access with auto precharge, the precharge operation and the next read (write) are performed between one read (write) access and the next read (write) access. ) An activation operation of the access bank is required (see timings T63 and T64 in FIG. 6). This precharge and bank activation reduce the access speed to the SDRAM. Therefore, a method of increasing the access speed of the SDRAM by performing read (write) access without auto precharge is also used. 8 and 9 show timing charts when accessing without auto-precharge as described above.
オートプリチャージ無しのリード(ライト)アクセスでは、上記したようにリード(ライト)アクセスのたびにアクセスしたバンクのプリチャージは行わない。1つのリード(ライト)アクセスの次のリード(ライト)アクセスが同一バンクに対するアクセスであれば、そのまま次のリード(ライト)アクセスを行い、他のバンクに対するものであれば、他のバンクの活性化を行い他のバンクにアクセスする。この時、直前のリード(ライト)アクセスでアクセスしていたバンクのプリチャージは行われない(図8、T83参照)。 In read (write) access without auto-precharge, as described above, the bank that has been accessed is not precharged each time the read (write) access is made. If the next read (write) access of one read (write) access is access to the same bank, the next read (write) access is performed as it is, and if it is to another bank, activation of the other bank is performed. To access other banks. At this time, the bank that has been accessed by the immediately preceding read (write) access is not precharged (see T83 in FIG. 8).
このようにオートプリチャージ無しでアクセスしているSDRAMにリフレッシュ要求が出された場合、全バンクがプリチャージされたアイドル状態とはなっていないため、リフレッシュに先立って全バンクプリチャージを行う必要がある(図9、T93参照)。この全バンクプリチャージも上記した制御信号の入力端子から入力されるコマンドの1つである。ただしこの全バンクプリチャージを行うコマンドの入力には、/RAS端子などのSDRAM制御のための端子のみでなく、メモリに対してアドレスを指定するアドレス端子(A10)も使用される。 In this way, when a refresh request is issued to an SDRAM that is accessed without auto-precharge, all banks are not in an idle state in which they are precharged, so it is necessary to precharge all banks prior to refresh. Yes (see T93 in FIG. 9). This all-bank precharge is also one of the commands input from the control signal input terminal. However, not only the terminal for SDRAM control such as the / RAS terminal, but also an address terminal (A10) for designating an address to the memory is used for the input of the command for precharging all banks.
SDRAMとSRAMあるいはフラッシュメモリでアドレスバス、データバスを共有しているシステムの場合、システム内のメモリ制御回路がCPUなどの処理部と外部メモリとのアクセスを制御している。 In the case of a system in which an address bus and a data bus are shared between SDRAM and SRAM or flash memory, a memory control circuit in the system controls access between a processing unit such as a CPU and an external memory.
このようなシステムでは、例えばCPUを含むシステムLSIからSRAMあるいはフラッシュメモリに対するアクセス要求、SDRAMに対するアクセス要求、SDRAMに対するリフレッシュ要求が発生する。ここで、SDRAMに対するリフレッシュ要求は、CPUからの記憶装置に対するアクセス要求にかかわらず、一定周期毎に出される要求である。また、上記したようにSDRAMに対するリフレッシュ要求であれば、全バンクプリチャージコマンドに対応して、アドレスバスを介してSDRAMの特定のアドレス端子に対する信号も含まれている。そのため、例えばSRAMに対するアクセス要求とSDRAMに対するリフレッシュ要求が競合したときには、SRAMあるいはフラッシュメモリに対してのアクセスを終了した後に、SDRAMをリフレッシュさせていた(図10参照)。また、SDRAMのリフレッシュ期間中は、共有のアドレスバスを介して全バンクプリチャージに対応する信号が出力されるため、他の外部メモリに対するアクセス要求を一時停止していた。 In such a system, for example, an access request for SRAM or flash memory, an access request for SDRAM, and a refresh request for SDRAM are generated from a system LSI including a CPU. Here, the refresh request for the SDRAM is a request issued at regular intervals regardless of the access request from the CPU to the storage device. In addition, as described above, in the case of a refresh request for the SDRAM, a signal for a specific address terminal of the SDRAM is also included via the address bus corresponding to the all bank precharge command. For this reason, for example, when an access request to the SRAM and a refresh request to the SDRAM conflict, the SDRAM is refreshed after the access to the SRAM or the flash memory is completed (see FIG. 10). In addition, during the SDRAM refresh period, since a signal corresponding to all bank precharges is output via the shared address bus, access requests to other external memories are suspended.
なお、一般的なDRAMに関するリフレッシュ要求を処理する技術としては、特許文献1に記載の技術が存在する。特許文献1には、DRAMアクセス以外のアクセスである場合は、リフレッシュを実行する技術が記載されている。
このようにSRAMなどに対するアクセスを終了した後にSDRAMをリフレッシュする方法では、SRAMフラッシュメモリとバスを共有しているため、リフレッシュ動作の間、アドレスバス及びデータバス(以下、バス)を使用することができない。そのため、バスの使用効率が低下し、システムの転送効率も低下していた。 As described above, in the method of refreshing the SDRAM after the access to the SRAM or the like is completed, since the bus is shared with the SRAM flash memory, an address bus and a data bus (hereinafter referred to as a bus) may be used during the refresh operation. Can not. As a result, the bus use efficiency has been reduced, and the system transfer efficiency has also been reduced.
本発明の1態様によるメモリ制御システムは、アドレスバスおよびデータバスを介してCPUとアクセスを行う第1のメモリと、前記アドレスバスおよびデータバスを介してCPUとアクセスを行うSDRAMと、前記SDRAMに対してリフレッシュ要求を出力するSDRAM制御回路と、前記アドレスバスのうち、前記リフレッシュ要求に対応するコマンドを入力する信号線を選択して前記SDRAMへと出力する選択部とを有する。 A memory control system according to an aspect of the present invention includes a first memory that accesses a CPU via an address bus and a data bus, an SDRAM that accesses the CPU via the address bus and the data bus, and the SDRAM An SDRAM control circuit that outputs a refresh request to the SDRAM and a selection unit that selects a signal line for inputting a command corresponding to the refresh request from the address bus and outputs the selected signal line to the SDRAM.
本発明の1態様によるメモリ制御回路は、第1のメモリとDRAMとで共通利用されるバスを介して、前記第1のメモリおよび前記DRAMとアクセスを行うメモリ制御回路であって、前記第1のメモリに対する制御信号を生成するメモリ制御回路と、前記DRAMに対する制御信号を生成するDRAM制御回路と、前記共通利用されるバスのアドレスバスから、前記SDRAM制御回路の出力するリフレッシュ要求に対応するコマンドを入力する信号線を選択して、前記SDRAMへと出力する選択部とを有する。 A memory control circuit according to an aspect of the present invention is a memory control circuit that accesses the first memory and the DRAM via a bus commonly used by the first memory and the DRAM. A memory control circuit for generating a control signal for the memory, a DRAM control circuit for generating a control signal for the DRAM, and a command corresponding to a refresh request output by the SDRAM control circuit from an address bus of the commonly used bus And a selection section for selecting a signal line for inputting to the SDRAM.
本発明の1態様によるメモリ制御システムは、第1のメモリを制御する第1のメモリ制御回路と、SDRAMを制御するSDRAM制御回路と、前記SDRAM制御回路の出力するアドレス信号のうち、SDRAMに対するリフレッシュ要求に対応するアドレス信号の信号線を選択して前記SDRAMへと接続する選択部と、前記第1のメモリと前記第1のメモリ制御回路及び前記SDRAMと前記SDRAM制御回路とを接続するアドレスバスとを有する。 A memory control system according to an aspect of the present invention includes a first memory control circuit that controls a first memory, an SDRAM control circuit that controls the SDRAM, and a refresh for the SDRAM among the address signals output from the SDRAM control circuit. A selection unit for selecting a signal line of an address signal corresponding to the request and connecting it to the SDRAM, an address bus for connecting the first memory, the first memory control circuit, and the SDRAM and the SDRAM control circuit; And have.
本発明の1態様によるメモリ制御システムは、集積回路と共有アドレスバスを介して接続される第1のメモリと、前記共有アドレスバスを介して前記集積回路と接続されるSDRAMと、前記集積回路と前記SDRAMとを接続し、前記共有アドレスバスとは異なる第2のアドレスバスと、CPUを有し、前記第2のアドレスバスを介して前記SDRAMのリフレッシュ要求に対応するコマンド信号を出力する集積回路とを有する。
A memory control system according to an aspect of the present invention includes a first memory connected to an integrated circuit via a shared address bus, an SDRAM connected to the integrated circuit via the shared address bus, and the integrated circuit. An integrated circuit that is connected to the SDRAM, has a second address bus different from the shared address bus, and a CPU, and outputs a command signal corresponding to a refresh request of the SDRAM via the second address bus And have.
本発明により、バスの利用効率を向上させることが可能である。 According to the present invention, the bus utilization efficiency can be improved.
以下に、本発明の実施形態に関するメモリ制御システムについて図面を用いて説明する。図1は、本実施形態のメモリ制御システムを示す概略図である。本発明のメモリ制御システムは、システムLSI(集積回路)10、SRAMあるいはフラッシュメモリなどからなる外部メモリ20(以下FLASH/SRAM20と称す)、およびSDRAMからなる外部メモリ30(以下、SDRAM30と称す)を有している。システムLSI10は、外部メモリ20および30と、共通利用されるメモリバスを介して接続されている。
A memory control system according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic diagram showing a memory control system of the present embodiment. The memory control system of the present invention includes a system LSI (integrated circuit) 10, an external memory 20 (hereinafter referred to as FLASH / SRAM 20) composed of SRAM or flash memory, and an external memory 30 (hereinafter referred to as SDRAM 30) composed of SDRAM. Have. The system LSI 10 is connected to the
図1に示すように、システムLSI10は、CPU(中央演算処理部)11、アービタ12、FLASH/SRAM制御回路13、SDRAM制御回路14、セレクタ15、16および17から構成されている。本実施の形態のメモリ制御システムにおいて、アービタ12、FLASH/SRAM制御回路13、SDRAM制御回路14、セレクタ15、16および17が、メモリ制御回路に相当する。
As shown in FIG. 1, the
CPU11は、例えば外部メモリ20のフラッシュメモリ部あるいはその他の記憶装置に記憶されたプログラムに基づいて動作する。CPU11は、FLASH/SRAM20、SDRAM30に対してのデータの読み書きなどを実行する部分である。アービタ12は、CPU11からのアクセス要求に対し、そのアクセス要求がFLASH/SRAM20に対するアクセス要求であればそのアクセス要求をFLASH/SRAM制御回路13へと送り、SDRAM30に対するアクセス要求であればSDRAM制御回路14へと送る調停回路である。
The
FLASH/SRAM制御回路13は、CPU11からのアクセス要求に対応して、フラッシュメモリあるいはSRAMに対してのアドレス信号、データ信号、コントロール信号などを生成し、それぞれアドレスバスAB1、データバスDB1、コントロール信号線C1に出力する。
In response to an access request from the
SDRAM制御回路14は、CPU11からのアクセス要求に対応して、SDRAMに対してのアドレス信号、データ信号、コントロール信号などを生成し、それぞれアドレスバスAB2、データバスDB2、コントロール信号線C2に出力する。ここでSDRAM制御回路14は、その内部にリフレッシュカウンタ18を有している。このリフレッシュカウンタ18は、例えば基準クロックのカウント値などに基づいて一定周期毎(例えば15μs毎)に、SDRAM30に対するリフレッシュ要求を発生させるカウンタである。
In response to an access request from the
セレクタ15は、FLASH/SRAM制御回路13およびSDRAM制御回路14からのアドレスバスAB1、AB2が接続され、どちらか一方のアドレスバスを選択してアドレス出力ピンへと接続する。アドレス出力ピンから出力されるアドレス信号は、アドレスバスを介してFLASH/SRAM20あるいはSDRAM30へと入力される。セレクタ16は、FLASH/SRAM制御回路13およびSDRAM制御回路14からのデータバスDB1、DB2が接続され、どちらか一方のデータバスを選択してFLASH/SRAM20あるいはSDRAM30へと接続する。このセレクタ15、16と、FLASH/SRAM20あるいはSDRAM30を接続するバスが外部メモリバスとして共通利用される。
The
セレクタ17は、SDRAM制御回路14からのアドレスバスAB2が接続され、複数の信号線から構成されるアドレスバスAB2の任意の信号線を選択してプリチャージ用アドレス出力ピンAPへと接続する。プリチャージ用アドレス出力ピンAPに出力されたアドレス信号は、共有バスとは異なるバスでSDRAM30へと入力される。なお、FLASH/SRAM制御回路13からのコントロール信号線C1およびSDRAM制御回路14からのコントロール信号線C2は、それぞれ異なるバスを介してFLASH/SRAM20、SDRAM30に接続されている。
The
図1に示したメモリ制御システムの動作の前に、SDRAM30のリフレッシュ動作と本実施形態のメモリ制御システムの接続関係について説明する。SDRAM30は、従来のDRAMにおける/RAS(ロウアドレスストローブ)信号、/CAS(カラムアドレスストローブ)信号、/WE(ライトイネーブル)信号、/CS(チップセレクト)信号などのコントロール信号と、特定ピンなどへの入力信号を組み合わせて様々なコマンドを入力することが可能である。SDRAM30は、コマンドが入力された場合に、そのコマンドに基づいた動作を行う。
Prior to the operation of the memory control system shown in FIG. 1, the connection relationship between the refresh operation of the
また、本実施の形態のSDRAM30は、バーストアクセスが可能なSDRAMである。SDRAMの特徴であるバーストアクセスのうち、次のアクセスの対象が同一のバンク、同一のワード線であればカラムアドレスと、リード・ライトのコマンドのみを受け取って、カラムアドレスを更新し連続的にデータをリード(ライト)し、ロウアドレスを取り込む時間を短縮する機能を有するSDRAMがある。この場合、本機能を有するSDRAMを制御するSDRAM制御回路もまた本機能を実行する為のコマンドを生成する。また、バーストアクセスを行う場合に、本実施の形態のSDRAM制御回路14は、基本的にはオートプリチャージ無しのリード(ライト)コマンドを用いてアクセスしている。つまり、このようなSDRAMでは、リード・ライト動作のたびにデータ線がプリチャージされてはいない。したがって、リード(ライト)アクセスが行われた後のデータ線は、ワード線によってそれぞれのデータ線に接続されたメモリセルの保持するデータに応じたレベルとなっている。そのため、このSDRAM30をリフレッシュする場合は、図9に示したように、一度SDRAM30の全バンクに対するプリチャージを行う必要がある。つまり、本実施の形態のSDRAM30では、リフレッシュに際して、全バンクプリチャージコマンドを入力することにより、SDRAM30の全バンクプリチャージが行われる。本実施の形態のSDRAM30は、コントロール信号とアドレス信号に含まれる特定ビットに対する信号で全バンクプリチャージのコマンドが入力される。また、SDRAM30が、内部でリフレッシュを行うセルフリフレッシュのコマンドは、SDRAM30に対するコントロール信号を組み合わせで入力される。本実施の形態のSDRAM30には、リフレッシュ動作時にSDRAM30内の全てのデータ線を所定の電圧レベルにする全バンクプリチャージのためのコマンドPALLとセルフリフレッシュ開始のためのコマンドSELFが入力される。この二つのコマンドを入力することにより、リフレッシュ動作が可能である。
Further, the
全バンクプリチャージは、コントロール信号と、アドレス信号の特定ビットの信号の組み合わせが予め定められた組み合わせとなった場合に行われる。したがって、アドレス信号のうち、この特定ビットに対応するアドレス信号がSDRAMに入力されていれば、SDRAM30が、リフレッシュ動作に入ることが可能である。一般的にシステムLSIには様々な仕様のSDRAMが接続される。上記のセレクタ17は、複数の信号線からなるアドレスバスAB2のうち、リフレッシュ動作を行わせるコマンド入力のために必要なアドレス線をSDRAMの仕様に応じて選択し、SDRAMの所定アドレスピンへと接続する。このセレクタ17の設定は、例えばSDRAM制御回路14内などシステムLSI10の内部にレジスタを設け、接続されるSDRAMの仕様に応じて、その内容を書き換えることなどで可能となる。システムLSI10に接続されるSDRAM30が、常に同じものであればセレクタ17は、不要である。図2はこのような場合の本発明のメモリ制御システムを示す。
All bank precharge is performed when the combination of the control signal and the signal of the specific bit of the address signal is a predetermined combination. Therefore, if an address signal corresponding to this specific bit among the address signals is input to the SDRAM, the
以下、具体的な例を用いて上記の全バンクプリチャージコマンド入力時の接続例を説明する。図3及び図4は、全バンクプリチャージを入力する場合のアドレスバスとセレクタ15、17及びシステムLSI10、FLASH/SRAM20、SDRAM30のアドレスピンの関係を示した図である。
Hereinafter, a connection example at the time of inputting the all-bank precharge command will be described using a specific example. FIGS. 3 and 4 are diagrams showing the relationship between the address bus,
図3、4に示すメモリ制御システムでは、FLASH/SRAM20、SDRAM30共に12ビットのアドレス信号(A0〜A11)が入力されるものとして説明する。図3、4ではコントロール信号のバス、データバスなどは省略されている。
In the memory control system shown in FIGS. 3 and 4, it is assumed that a 12-bit address signal (A0 to A11) is input to both the FLASH /
図3は、全バンクプリチャージのコマンドが、コントロール信号とアドレス信号の12ビット目(A11)の組み合わせで入力されるSDRAM30とシステムLSI10を接続した場合の図である。図3に示すようにSDRAM制御回路14のアドレスバスAB2の、1ビット目から11ビット目までのアドレス信号に対応する信号線が、セレクタ15を介して共有アドレスバスに接続されている。この共有アドレスバスは、SDRAM30の1ビット目から11ビット目までのアドレス信号(A0〜A10)を入力するピンに接続されている。
FIG. 3 is a diagram in the case where the
一方、全バンクプリチャージコマンドの一部を構成する12ビット目のアドレス信号A11に対応する信号線は、セレクタ17によってプリチャージ用アドレス出力ピンAPに接続されている。このプリチャージ用アドレス出力ピンAPは、共有バスとは異なるバス(以下、プリチャージアドレスバスと称す)によってSDRAM30の12ビット目のアドレス信号を入力するピンに接続されている。つまり、SDRAM30に対して全バンクプリチャージコマンドを出力するアドレス信号が12ビット目であれば、SDRAM制御回路内のレジスタには12ビット目を示す設定が保持される。このSDRAM制御回路内のレジスタの設定に基づいてセレクタ17は、12ビット目のアドレス信号をプリチャージ用アドレスピンに接続する。そのため、12ビット目のアドレス信号は常にセレクタ17とプリチャージアドレスバスを介してSDRAM30の、アドレス信号の12ビット目が入力されるピンに接続されている。
On the other hand, the signal line corresponding to the 12th bit address signal A11 constituting a part of the all bank precharge command is connected to the precharge address output pin AP by the
図4は、全バンクプリチャージのコマンドが、コントロール信号とアドレス信号の11ビット目(A10)の組み合わせで入力されるSDRAM30とシステムLSI10を接続した場合の図である。図3と同様にアドレスバスAB2の信号線のうち1ビット目から10ビット目までのアドレス信号(A0〜A9)及び12ビット目のアドレス信号に対応する信号線がセレクタ15を介して共有バスに接続されている。図4に示す例では、アドレス信号の11ビット目に対応する信号線がセレクタ17によって、プリチャージ用アドレス出力ピンAPに接続され、プリチャージアドレスバスを介してSDRAM30に接続される。つまり、前述のSDRAM制御回路14内のレジスタの設定が変更されている。図4に示す例では、プリチャージアドレスバスは、SDRAM30のアドレス信号が入力されるピンの中で11ビット目のアドレス信号が入力されるピンに接続される。
FIG. 4 is a diagram in a case where the
以下に、このように構成されたメモリ制御システムの動作について説明する。図5は、CPU11からの外部メモリへのアクセス要求と、リフレッシュカウンタ18によって生成されたリフレッシュ要求、および本実施の形態のメモリ制御システムの動作の模様を模式的に表した図である。
The operation of the memory control system configured as described above will be described below. FIG. 5 is a diagram schematically showing an access request to the external memory from the
まず、図5における時刻t0で、CPU11からのアクセス要求が外部メモリ20に対するものであり、この時、リフレッシュ要求は発生していないものとする(図5(a)、(b)参照)。アービタ12は、CPU11からのアクセス要求に基づいて、CPU11から得られたデータ、アドレスなどをFLASH/SRAM制御回路13へと出力する。FLASH/SRAM制御回路13は、CPU11からのアクセス要求に基づいたアドレス信号、データ信号、コントロール信号などを生成し、それぞれの信号をアドレスバスAB1、データバスDB1、コントロール信号線C1に出力する。セレクタ15、16は、例えばアービタ12より、どちらのメモリに対するアクセス要求なのかを受け取り、その指示に従って選択を行うものとする。時刻t0では、セレクタ15、16は、FLASH/SRAM20に対してのアクセス要求であるため接続されるアドレスバス、データバスのAB1、DB1を選択し、FLASH/SRAM20に接続する。このため、FLASH/SRAM20にはFLASH/SRAM制御回路13で生成されたアドレス信号、データ信号が入力され、CPU11との間に正常なアクセスを確立することが出来る。
First, at time t0 in FIG. 5, it is assumed that an access request from the
次に図5における時刻t1で、CPU11から外部メモリに対してアクセス要求が発生し、時刻t2においてリフレッシュカウンタ18が、カウント値に基づいたリフレッシュ要求を発生させた場合について説明する。時刻t1においては前述の時刻t0と同様、セレクタ15、16がAB1、DB1を選択的にFLASH/SRAM20に接続し、CPU11とFLASH/SRAM20のアクセスが確立される。時刻t2においてCPU11がFLASH/SRAM20とのアクセス中にSDRAM30に対してのリフレッシュ要求が発生した場合、SDRAM制御装置14は、SDRAM30をリフレッシュさせるために必要なコマンドを生成する。つまり外部メモリであるSDRAM30に上述したコマンドPALLと、SELFを連続的に生成してSDRAM30へと出力する。上記したように、セレクタ17はアドレスバスAB2の複数の信号線(A0〜A11)のうち、リフレッシュするためのコマンド(全バンクプリチャージ)を入力するアドレス信号の特定ビット(図3の例ではA11、図4ではA10)に対応する信号線を、プリチャージ用アドレス出力ピンAPを介して選択的にSDRAM30へと接続するセレクタである。そのため、コントロール信号としての/RAS、/CAS、/WE、/CS信号と特定のピン(SDRAMのA10あるいはA11入力ピン)への入力信号の組み合わせから構成されるリフレッシュ動作のためのコマンドがSDRAM30に入力される。
Next, a case where an access request is generated from the
本実施形態では、例えばt2においてリフレッシュ要求が発生した場合は、SDRAM制御回路14が/CS=L、/RAS=L、/CAS=H、/WE=Lの組み合わせのコントロール信号をコントロール信号線C2に出力し、コマンドを入力するための特定ピンに対応するアドレス信号の所定ビットをHレベルとする。このPALLコマンドはコントロール信号線及びプリチャージ用アドレス出力ピンを介して出力される。その結果、このPALLコマンドはコントロール信号を伝達するバスと、プリチャージアドレスバスによって選択された信号線を介して外部メモリであるSDRAM30に入力され、全バンクプリチャージ動作が行われる。その後、SDRAM制御装置14は連続的に上記のSELFに対応するコマンドとして/CS=L、/RAS=L、/CAS=L、/WE=Hの組み合わせとなるコントロール信号を生成する。なお、セルフリフレッシュ開始を示すためのコマンドSELFでは、コマンド入力のためのアドレス信号の特定ビットは、特に規定されていない。このコマンドSELFを受けて、SDRAMはセルフリフレッシュを開始する。このコマンドPALL、SELFの入力により、SDRAM30のリフレッシュ動作が実行される。なお、t2におけるリフレッシュ要求に基づいたリフレッシュ動作の間は、セレクタ15および16は、CPU11からのアクセス要求に基づいて、FLASH/SRAM制御回路13からの出力バスAB1、DB1を選択してFLASH/SRAM20に接続しているため、FLASH/SRAM20とCPU11間のアクセスも正常に行われる。
In the present embodiment, for example, when a refresh request occurs at t2, the
次に、図5における時刻t3で、CPU11からのアクセス要求がSDRAM30に対するものであり、この時、リフレッシュ要求は発生していないものとする(図5(a)、(b)参照)。アービタ12は、CPU11からのアクセス要求に基づいて、CPU11から得られたデータ、アドレスなどをSDRAM制御回路13へと出力する。SDRAM制御回路13は、CPU11からのアクセス要求に基づいたアドレス信号、データ信号、コントロール信号などを生成し、それぞれの信号をアドレスバスAB2、データバスDB2、コントロール信号線C2に出力する。セレクタ15は、例えばアービタ12より、どちらのメモリに対するアクセス要求なのかを受け取り、その指示に従って選択を行うものとする。ここでセレクタ15、16は、SDRAMに対してのアクセス要求であるため接続されるアドレスバス、データバスのAB2、DB2を選択し、外部メモリ30に接続する。このため、外部メモリ30にはSDRAM制御回路14で生成されたアドレス信号、データ信号が入力され、CPUとの間に正常なアクセスを確立することが出来る。なお、この時、SDRAM30では、上記したコマンドPALLを入力するためのピンは、プリチャージアドレスバス介して接続され、SDRAM30の通常動作における信号を入出力している。
Next, at time t3 in FIG. 5, it is assumed that the access request from the
図5に示す時刻t4において、CPU11のアクセス要求に基づいて、CPU11がSDRAM30とのアクセス中にリフレッシュカウンタ18によりリフレッシュ要求が生成された場合、SDRAM制御装置14は、上述したリフレッシュ動作のためのコマンドを発生させない。この動作は、例えばアービタ12により、SDRAM制御回路14が選択されている間は、リフレッシュ要求を無視することなどで実行が可能である。このように動作することで、CPU11とSDRAM30がアクセスしている時に、リフレッシュ動作が割り込んでしまうのを防ぐことが可能である。なお、SDRAM30に対するアクセス中のリフレッシュ要求は、フラグなどとしてSDRAM制御回路14中に保持しておき、アービタ12によって選択されている回路がSDRAM制御回路でなくなったときに、リフレッシュ動作を実行するなどとしてもよい。図5には、この場合の模式図を示す。
When the refresh request is generated by the
以上詳細に説明したように、本実施の形態によれば、CPUがFLASH/SRAMなどの外部メモリ20にアクセスしているときでも、SDRAM30のリフレッシュを行うことが出来る。そのため、2種類の外部メモリに対してアドレスバス、データバスを共有している場合でもこれらのバスを効率よく利用することが可能である。また、SDRAMに選択的に接続されるアドレスバスは、リフレッシュのためのコマンドを入力するピンにのみ対応していればよく、SDRAMのために新たなアドレスバスを設ける必要はない。また、システムLSI内に設けたセレクタにより、全バンクプリチャージに対応するアドレスバスを選択する構成としているため、全バンクプリチャージのコマンドを入力するアドレスバスがSDRAMによって異なる場合でもセレクタの設定により確実なコマンド入力が可能となる。
As described above in detail, according to the present embodiment, the
実施の形態では、FLASH/SRAM20、SDRAM30共に12ビットで
アドレスが指定される例を用いて説明したが、それぞれのアドレスを指定するビッ
ト数は異なっていてもよく、その場合、少なくとも一部のアドレスバスを共有する
ような構成となっていればよい。さらに、実施の形態では、SDRAMを例に説明したが、
リフレッシュを必要とするメモリであれば、(例えばDRAM)、どのようなメモリで
あっても良いことはいうまでもない。
In the embodiment, description has been made using an example in which addresses are designated by 12 bits for both the FLASH /
It goes without saying that any memory may be used as long as it requires a refresh (for example, DRAM).
10 システムLSI
11 CPU
12 アービタ
13 FLASH/SRAM制御回路
14 SDRAM制御回路
15、16、17 セレクタ
18 リフレッシュカウンタ
20 外部メモリ(FLASH/SRAM)
30 外部メモリ(SDRAM)
AB1、AB2 アドレスバス
DB1、DB2 データバス
C1、C2 コントロール信号線
10 System LSI
11 CPU
12
30 External memory (SDRAM)
AB1, AB2 Address bus DB1, DB2 Data bus C1, C2 Control signal line
Claims (5)
前記メモリのリフレッシュを行う場合に前記メモリに出力すべきビットを、前記アドレスバスが含む信号線のうち、接続されるべき前記メモリの仕様に対応する信号線に出力する制御回路と、
前記アドレスバスが含む信号線のうち、前記メモリに出力すべき前記ビットを伝送する信号線を、接続されるべき前記メモリの仕様に応じて選択して、当該ビットを出力するセレクタと、
を有することを特徴とする半導体集積回路。 An address bus that transmits an address signal that is an address for a memory to be connected that requires refresh, and includes a plurality of signal lines;
A control circuit for outputting a bit to be output to the memory when refreshing the memory to a signal line corresponding to the specifications of the memory to be connected, among the signal lines included in the address bus;
A signal line for transmitting the bit to be output to the memory among the signal lines included in the address bus is selected according to the specification of the memory to be connected, and a selector that outputs the bit;
A semiconductor integrated circuit comprising:
前記セレクタは、前記アドレスバスが含む信号線のうち、前記レジスタの記憶した情報に対応する信号線を選択することを特徴とする請求項1に記載の半導体集積回路。 The control circuit includes a register that stores information according to the specifications of the memory to be connected;
2. The semiconductor integrated circuit according to claim 1, wherein the selector selects a signal line corresponding to information stored in the register from among signal lines included in the address bus.
接続されるべき第2メモリに対するアドレスを示す第2アドレス信号を伝送し、複数の信号線を含む第2アドレスバスと、
前記第2アドレス信号を前記第2アドレスバスに出力する第2制御回路と、
前記第1及び第2アドレスバスのそれぞれに接続され、前記第1アドレス信号及び第2アドレス信号のうちいずれか一を選択して出力する第2セレクタと、
を更に有することを特徴とする請求項1に記載の半導体集積回路。 The address signal is a first address signal, the address bus is a first address bus, the memory is a first memory, the control circuit is a first control circuit, and the selector is a first selector,
A second address bus that transmits a second address signal indicating an address for a second memory to be connected and includes a plurality of signal lines;
A second control circuit for outputting the second address signal to the second address bus;
A second selector connected to each of the first and second address buses for selecting and outputting one of the first address signal and the second address signal;
The semiconductor integrated circuit according to claim 1, further comprising:
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