JP4380757B2 - 映像信号処理装置および映像信号処理方法 - Google Patents

Description

本発明は、映像信号処理技術に関するものであり、特に、低消費電力化を図ることができる映像信号処理装置および映像信号処理方法に関する。

種々のＣＡＤ(Computer Aided Design) システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像（映像）信号処理技術の進展に伴い、３次元コンピュータグラフィックスを用いたシステムが急速に普及している。

このような３次元コンピュータグラフィックスでは、映像信号の各画素（ピクセル）に対応する色を決定するときに、各画素の色の値を計算し、この計算した色の値を、当該画素に対応するディスプレイバッファ（フレームバッファ）のアドレスに書き込むレンダリング(Rendering) 処理を行う。
レンダリング処理の手法の一つに、ポリゴン（Polygon 、多角形) レンダリングがある。この手法では、立体モデルを三角形の単位図形（ポリゴン）を組み合わせた多角形で表現し、このポリゴンを単位として処理を行い、描画することで、表示画面の色を決定する。

ポリゴンレンダリングでは、物理座標系における三角形を組み合わせた多角形の各頂点についての、座標（ｘ，ｙ，ｚ）と、色データ（Ｒ，Ｇ，Ｂ，α）と、張り合わせのイメージパターンを示すテクスチャデータの同次座標（ｓ，ｔ）および同次項ｑの値とを入力とし、これらの値を三角形の内部で補間する処理が行われる。
ここで、同次項ｑは、簡単にいうと、拡大縮小率のようなもので、実際のテクスチャバッファのＵＶ座標系における座標、すなわち、テクスチャ座標データ（ｕ，ｖ）は、同次座標（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じたものとなる。
このような３次元コンピュータグラフィックシステムでは、例えば、ディスプレイバッファ（フレームバッファ）に描画のための映像信号を書き込む際に、画素毎に、テクスチャ座標データ（ｕ，ｖ）を用いてテクスチャバッファからテクスチャデータを読み出し、この読み出したテクスチャデータを、立体モデルの表面に三角形を単位として張り付けるテクスチャマッピング処理を行う。
なお、立体モデルでのテクスチャマッピング処理では、各画素毎に、張り付けを行なうテクスチャデータが示す画像の拡大縮小率が変化する。

ところで、このような３次元コンピュータグラフィックシステムでは、例えば、所定の矩形内の８画素についての処理を並行して（同時に）行う場合がある。
また、前述したような三角形を単位図形としたポリゴンレンダリングでは、張り付けを行うテクスチャデータの縮小率などは、三角形を単位として決定される。
従って、並行して処理を行った８画素分の演算結果のうち、対象となる三角形の外部に位置する画素についての演算結果は使用しないから無効になる。
具体的には、図１２に示すように、三角形３０について所定の演算を行って縮小率を決定し、当該縮小率に応じたテクスチャデータを用いてテクスチャマッピング処理を行っている場合を考える。
ここで、矩形３１，３２，３３は、それぞれ並行して処理される８（２×４）画素が配置された領域であり、ポリゴンレンダリング処理において、各矩形内に属する８画素については同じテクスチャデータが用いられる。
図１２に示す場合には、矩形３２に属する８画素は全て三角形３０内に位置するため、８画素の演算結果は全て有効「１」である。これに対して、矩形３１，３３にそれぞれ属する８画素は、３画素は三角形３０内に位置するが、５画素は三角形３０の外に位置する。従って、８画素の演算結果のうち、３画素の演算結果は有効であるが、５画素の演算結果は無効となる。
従来では、矩形内に位置する８画素の全てについて、ポリゴンレンダリング処理を無条件に行っていた。

しかしながら、上述したように、三角形を単位図形として多角形についてのポリゴンレンダリング処理を行なう場合に、矩形内に位置する複数の画素の全てについての処理を、対象となっている三角形の内部に位置するか否かとは無関係に実行すると、膨大な数の無効な演算を行うことになり、その処理を行う映像信号装置の消費電力に大きな影響を及ぼす。
また、３次元コンピュータグラフィックシステムでは、上述した理由の他にも、種々の要因で不要な演算を行うことがある。

そのため、不要な画像処理を行わない技術が、たとえば、特許文献１、２に提案されている。しかしながら、特許文献１、２において提案されている技術は、画素データごとに、かつ、自動的に画像処理の有無を判断する技術ではない。

特に、近年、３次元コンピュータグラフィックシステムの動作クロック周波数は非常に高くなっているため、消費電力の増加が著しく、３次元コンピュータグラフィックシステムにおける消費電力の低下が大きな課題になっている。

特開平０６−３０９３４９号公報 国際公開第９８／０６０６５号公報

本発明は上述した従来技術の問題点に鑑みてなされ、消費電力の大幅な低下を図れることができる映像信号処理装置および映像信号処理方法を提供することを目的とする。

本発明によれば、表示手段に表示する画像を所定形状の単位図形を組み合わせて表現し、同一の前記単位図形内に位置する複数の画素の画素データを同一の処理条件に基づいて処理する映像信号処理装置において、
同時に処理を行なおうとする前記複数の画素データのそれぞれについて、対応する画素が前記単位図形の内側に位置するか否かを判断する画素位置判断手段と、前記同時に処理を行おうとする前記複数の画素データを相互に並列に処理する複数の画素データ処理回路と、前記画素位置判断手段の判断結果に基づいて、前記複数の画素データ処理回路のうち前記処理対象となっている単位図形の内側に位置する画素の画素データを処理する前記画素データ処理回路以外の前記画素データ処理回路の動作を停止する制御手段とを有し、
前記画素位置判断手段は、対応する画素が前記単位図形の内側に位置するとき前記対応する画素データ処理回路で処理される前記画素データに有効性指示データを付加し、
前記制御手段は、前記有効性指示データに基づいて、前記対応する画素データ処理回路の動作を停止するか否かを判断する、
映像信号処理装置が提供される。

好ましくは、当該映像信号処理装置は、システムクロックから、前記複数の画素データ処理回路の各画素データ処理回路を動作させる画素データ処理回路駆動クロック信号と、前記画素位置判断手段の判断結果に基づく各画素データ処理回路の動作を制御する制御クロックとを生成するクロック生成手段をさらに有し、
前記各画素データ処理回路は、対応する各画素データ処理回路駆動クロック信号に基づいて動作し、
前記制御手段は、前記処理対象となっている単位図形の内側に位置する画素の画素データを処理する前記画素データ処理回路に対応する画素データ処理回路駆動クロック信号を供給し、前記処理対象となっている単位図形の内側に位置しない画素の画素データを処理する前記画素データ処理回路への前記対応する画素データ処理回路駆動クロック信号の供給を停止する。

また好ましくは、前記複数の画素データ処理回路の各々は、パイプライン処理を行うように相互に直列に接続された複数の信号処理回路を有する。

好ましくは、前記各画素データ処理回路内の直列に接続された複数の信号処理回路は、それぞれフラグ記憶部を有し、前記複数の信号処理回路の前記フラグ記憶部が直列接続されて前記各画素データ処理回路を制御するフラグが転送されることにより前記パイプライン処理および前記画素データ処理回路駆動クロック信号の供給の制御を行う。

また本発明によれば、表示手段に表示する画像を所定形状の単位図形を組み合わせて表現し、複数の画素データ処理回路を用いて同一の前記単位図形内に位置する複数の画素の画素データを同一の処理条件に基づいて処理する映像信号処理方法において、
同時に処理を行なおうとする前記複数の画素データのそれぞれについて、対応する画素が前記単位図形の内側に位置するか否かを判断し、対応する画素が前記単位図形の内側に位置するとき前記画素データ処理回路で処理される画素データに有効性指示データを付加し、
前記有効性指示データの有無に基づいて、前記複数の画素データ処理手段のうち前記処理対象となっている単位図形の内側に位置する画素の画素データを処理する前記画素データ処理回路以外の前記画素データ処理回路の動作を停止するか否かを判断し、
前記判断の結果、動作を行う前記複数の画素データ処理回路が前記同時に処理を行おうとする前記複数の画素データを相互に並列に処理する、
ことを特徴とする映像信号処理方法が提供される。

好ましくは、前記各画素データ処理回路がシステムクロックから生成される対応する画素データ処理回路駆動クロック信号に基づいて動作し、
前記処理対象となっている単位図形の内側に位置する画素の画素データを処理する前記画素データ処理回路に対応する画素データ処理回路駆動クロック信号を供給し、
前記処理対象となっている単位図形の内側に位置しない画素の画素データを処理する前記画素データ処理回路への前記対応する画素データ処理回路駆動クロック信号の供給を停止する。

また好ましくは、前記複数の画素データ処理回路の各々は、直列に接続された複数の信号処理回路でパイプライン処理を行う。

好ましくは、前記各画素データ処理回路内の直列に接続された前記複数の信号処理回路は、それぞれフラグ記憶部を有し、前記複数の信号処理回路の前記フラグ記憶部が直列接続されて前記各画素データ処理回路を制御するフラグが転送されることにより、前記パイプライン処理および前記対応する画素データ処理回路駆動クロック信号の供給の制御を行う。

本発明によれば、画素データごとに映像信号処理可能な回路構成とし、処理が不要の画素データの処理を行わないようにその画素データの処理回路の動作を停止させて、映像信号処理装置における無駄な消費電力を低減することができる。。
より好ましくは、処理が不要な画素データの処理回路への駆動クロックの供給を停止することにより、画素データの処理回路ごとの無駄な消費電力を低減することができる。

以下、本発明の映像信号処理装置（または、映像信号装置、あるいは、画像処理装置）と映像信号処理方法の実施の形態について述べる。
本実施形態においては、家庭用ゲーム機などに適用される、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)などのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムについて説明する。

第１実施形態
図１は、映像信号処理装置野１例として、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形を組み合わせた多角形（ポリゴン）の張り合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。

図１に示すように、３次元コンピュータグラフィックシステム１では、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。
メインプロセッサ４は、例えば、ゲームの進行状況などに応じて、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４を、メインバス６を介してレンダリング回路５に出力する。
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。

ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）のデータを含んでいる。
（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元座標における赤、緑、青の輝度値を示している。
αデータは、これから描画する画素と、ディスプレイバッファ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。
テクスチャバッファ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
すなわち、ポリゴンレンダリングデータは、三角形の各頂点の物理座標値と、それぞれの頂点の色とテクスチャデータの同次座標および同次項を示している。

以下、レンダリング回路５について詳細に説明する。
図１に示すように、レンダリング回路５は、ＤＤＡ(Digital Differential Analizer、ディジタル変分分析器) セットアップ回路１０、トライアングル（三角形）ＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ＤＲＡＭ１６は、テクスチャバッファ２０、ディスプレイバッファ２１、ｚバッファ２２およびテクスチャＣＬＵＴバッファ２３として機能する。

ＤＤＡセットアップ回路１０
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して三角形の内部の各画素の色Ｒ，Ｇ，Ｂと深さ情報ｚを求めるのに先立ち、ポリゴンレンダリングデータＳ４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データについて、三角形の辺と水平方向の差分を求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。

また、ＤＤＡセットアップ回路１０は、同時に処理を行う８画素のそれぞれについて、処理対象となる三角形の内部に位置するか否かを示す１ビットの有効指示データｖａｌを決定する。具体的には、有効指示データｖａｌは、三角形の内部に位置する画素について「１」とし、三角形の外部に位置する画素について「０」とする。
ＤＤＡセットアップ回路１０は、算出した変分データＳ１０と、各画素の有効指示データｖａｌとをトライアングルＤＤＡ回路１１に出力する。

トライアングルＤＤＡ回路１１
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素の線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標の画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８画素分のＤＤＡデータＳ１１を単位としてテクスチャエンジン回路１２に出力する。

ここで、ＤＤＡデータＳ１１の（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データは、図２に示すように、１６１ビットのデータである。
具体的には、Ｒ，Ｇ，Ｂ，αデータがそれぞれ８ビットであり、ｚ，ｓ，ｔ，ｑデータがそれぞれ３２ビットであり、ｖａｌデータが１ビットである。
なお、以下、並行して処理を行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データのうち、有効指示データｖａｌをｖａｌデータＳ２２０_１〜Ｓ２２０_８とし、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを被演算データＳ２２１_１〜Ｓ２２１_８とする。
すなわち、トライアングルＤＤＡ回路１１は、８画素分の（ｘ，ｙ）データと、ｖａｌデータＳ２２０_１〜Ｓ２２０_８と、被演算データＳ２２１_１〜Ｓ２２１_８からなるＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。

テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３
テクスチャエンジン回路１２による、ＤＤＡデータＳ１１を用いた、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、および、テクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理と、メモリＩ／Ｆ回路１３によるｚ（奥行き）比較処理および混合（α）処理とを、図３に示す演算ブロック２００，２０１，２０２，２０４，２０５でパイプライン方式で順に実行する。
ここで、演算ブロック２００，２０１，２０２，２０４，２０５は、それぞれ８個の演算サブブロックを内蔵しており、８画素分の演算処理を並行して行う。

ここで、テクスチャエンジン回路１２が演算ブロック２００，２０１，２０２を内蔵し、メモリＩ／Ｆ回路１３が演算ブロック２０４，２０５を内蔵している。

〔演算ブロック２００〕
演算ブロック２００は、ＤＤＡデータＳ１１に含まれる（ｓ，ｔ，ｑ）データを用いて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
演算ブロック２００は、図３に示すように、８個の演算サブブロック２００５１〜２００_８を内蔵する。
ここで、演算サブブロック２００_１は、被演算データＳ２２１_１およびｖａｌデータＳ２２０_１を入力し、ｖａｌデータＳ２２０_１が「１」、すなわち有効であることを示す場合には、「ｓ／ｑ」および「ｔ／ｑ」を算出し、その算出結果を除算結果Ｓ２００_１として演算ブロック２０１の演算サブブロック２０１_１に出力する。

また、演算サブブロック２００_１は、ｖａｌデータＳ２２０_１が「０」、すなわち無効であることを示す場合には、演算は行わず、除算結果Ｓ２００_１を出力しないか、あるいは、所定の仮値を示す除算結果Ｓ２００_１を演算ブロック２０１の演算サブブロック２０１_１に出力する。
また、演算サブブロック２００_１は、ｖａｌデータＳ２２０_１を後段の演算サブブロック２０１_１に出力する。
なお、演算サブブロック２００_２〜２００_８も、それぞれ対応する画素について、演算サブブロック２００_１と同じ演算を行い、それぞれ除算結果Ｓ２００５２〜Ｓ２００_８およびｖａｌデータＳ２２０_２〜Ｓ２２０_８を後段の演算ブロック２０１の演算サブブロック２０１_２〜２０１_８にそれぞれ出力する。

図４は、演算サブブロック２００_１の内部構成図である。
なお、図３に示す、全ての演算サブブロックは、基本的に、図４に示す構成をしている。
図４に示すように、演算サブブロック２００_１は、クロックイネーブラ（クロック有効化回路）２１０_１、データ用フリップフロップ２２２、プロセッサエレメント２２３およびフラグ用フリップフロップ２２４を有する。
クロックイネーブラ２１０_１は、システムクロック信号Ｓ２２５を基準としたタイミングでｖａｌデータＳ２２０_１を入力し、ｖａｌデータＳ２２０_１のレベルを検出する。そして、クロックイネーブラ２１０_１は、ｖａｌデータＳ２２０_１が、「１」である場合には、例えば、クロック信号Ｓ２１０_１にパルス発生させ、「０」である場合には、クロック信号Ｓ２１０_１にパルス発生させない。

データ用フリップフロップ２２２は、クロック信号Ｓ２１０_１のパルスを検出すると、被演算データＳ２２１_１を取り込み、プロセッサエレメント２２３に出力する。
プロセッサエレメント２２３は、入力した被演算データＳ２２１_１を用いて前述した除算を行い、除算結果Ｓ２００_１を演算サブブロック２０１_１のデータ用フリップフロップ２２２に出力する。
フラグ用フリップフロップ２２４は、システムクロック信号Ｓ２２５を基準としたタイミングで、ｖａｌデータＳ２２０_１を取り込み、後段の演算ブロック２０１の演算サブブロック２０１_１のフラグ用フリップフロップ２２４に出力する。
なお、システムクロック信号Ｓ２２５は、図３に示す全ての演算サブブロック２００_１〜２００_８，２０１_１〜２０１_８，２０２_１〜２０２_８，２０４_１〜２０４_８のクロックイネーブラおよびフラグ用フリップフロップ２２４に供給される。
すなわち、演算サブブロック２００_１〜２００_８，２０１_１〜２０１_８，２０２_１〜２０２_８，２０４_１〜２０４_８における処理は同期して行われ、同一の演算ブロックに内蔵された８個の演算サブブロックは並行して処理を行う。

〔演算ブロック２０１〕
演算ブロック２０１は、演算サブブロック２０１_１〜２０１_８を有し、演算ブロック２００から入力した除算結果Ｓ２００_１〜Ｓ２００_８が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
演算サブブロック２０１_１〜２０１_８は、それぞれクロックイネーブラ２１１_１〜２１１_８によりｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベル検出を行った結果、当該レベルが「１」の場合にのみ演算を行い、それぞれ演算結果であるテクスチャ座標データＳ２０１_１〜Ｓ２０１_８を、演算ブロック２０２の演算サブブロック２０２_１〜２０２_８に出力する。

〔演算ブロック２０２〕
演算ブロック２０２は、演算サブブロック２０２_１〜２０２_８を有し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、演算ブロック２０１で生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータを読み出すことで、（ｕ，ｖ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
なお、テクスチャバッファ２０には、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータが記憶されている。ここで、何れの縮小率のテクスチャデータを用いるかは、所定のアルゴリズムを用いて、前記三角形を単位として決定される。
また、ＳＲＡＭ１７には、テクスチャバッファ２０に記憶されているテクスチャデータのコピーが記憶されている。
演算サブブロック２０２_１〜２０２_８は、それぞれクロックイネーブラ２１２_１〜２１２_８によりｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベル検出を行った結果、当該レベルが「１」の場合にのみ読み出し処理を行い、それぞれ読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７を、（Ｒ，Ｇ，Ｂ，α）データＳ２０２_１〜Ｓ２０２_８として、それぞれ演算ブロック２０３の演算サブブロック２０３_１〜２０３_８に出力する。

なお、テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファ２０から読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

〔演算ブロック２０３〕
演算ブロック２０３は、演算サブブロック２０３_１〜２０３_８を有し、演算ブロック２０２から入力したテクスチャデータである（Ｒ，Ｇ，Ｂ．α）データＳ２０２_１〜Ｓ２０２_８と、トライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ．α）データＳ２０２_１〜Ｓ２０２_８に含まれるαデータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成する。
そして、演算ブロック２０３は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ２０３_１〜Ｓ２０３_８を、演算ブロック２０４に出力する。
演算サブブロック２０３_１〜２０３_８は、それぞれクロックイネーブラ２１３_１〜２１３_８によりｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベル検出を行った結果、当該レベルが「１」の場合にのみ上記混合および（Ｒ，Ｇ，Ｂ，α）データＳ２０３_１〜Ｓ２０３_８の出力を行う。

〔演算ブロック２０４〕
演算ブロック２０４は、演算サブブロック２０４_１〜２０４_８を有し、入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０３_１〜Ｓ２０３_８について、ｚバッファ２２に記憶されたｚデータの内容を用いて、ｚ比較を行い、（Ｒ，Ｇ，Ｂ，α）データＳ２０３_１〜Ｓ２０３_８によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置する場合には、ｚバッファ２２を更新すると共に、（Ｒ，Ｇ，Ｂ，α）データＳ２０３_１〜Ｓ２０３_８を、（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８として、それぞれ演算ブロック２０５の演算サブブロック２０５_１〜２０５_８に出力する。
演算サブブロック２０４_１〜２０４_８は、それぞれクロックイネーブラ２１４_１〜２１４_８によりｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベル検出を行った結果、当該レベルが「１」の場合にのみ上述したｚ比較および（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８の出力を行なう。

〔演算ブロック２０５〕
演算ブロック２０５は、演算サブブロック２０５_１〜２０５_８を有し、入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８に含まれるαデータが示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データＳ２０５_１〜Ｓ２０５_８をディスプレイバッファ２１に書き込む（打ち込む）。
なお、メモリＩ／Ｆ回路１３によるＤＲＡＭ１６に対してのアクセスは、１６画素について同時に行なわれる。
演算サブブロック２０５_１〜２０５_８は、それぞれクロックイネーブラ２１５_１〜２１５_８によりｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベル検出を行った結果、当該レベルが「１」の場合にのみ上述した混合処理およびディスプレイバッファ２１への書き込み処理を行う。

ＣＲＴコントローラ回路１４
ＣＲＴコントローラ回路１４は、与えられた水平および垂直同期信号に同期して、図示しないＣＲＴに表示するアドレスを発生し、ディスプレイバッファ２１から表示データを読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファ２１から一定の固まりで表示データを読み出す。ＣＲＴコントローラ回路１４は、ディスプレイバッファ２１から読み出した表示データを記憶するＦＩＦＯ(First In First Out)回路を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデックス値を出力する。

ＲＡＭＤＡＣ回路１５
ＲＡＭＤＡＣ回路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ回路１４から入力したＲＧＢのインデックス値に対応するデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバータに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，ＢデータをＣＲＴに出力する。

以下、３次元コンピュータグラフィックシステム１の全体動作について説明する。
ポリゴンレンダリングデータＳ４が、メインバス６を介してメインプロセッサ４からＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分などを示す変分データＳ１０が生成される。
この変分データＳ１０は、トライアングルＤＤＡ回路１１に出力され、トライアングルＤＤＡ回路１１において、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データが算出される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データと、三角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に出力される。

次に、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３において、ＤＤＡデータＳ１１を用いて、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバッファ２０からのデジタルデータとしての（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、混合処理、および、ディスプレイバッファ２１への書き込み処理が、図３に示す演算ブロック２００，２０１，２０２，，２０３，２０４，２０５でパイプライン方式で順に実行される。

次に、図３に示すテクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３のパイプライン処理の動作について説明する。
ここでは、例えば、図６に示すような矩形３１内の８画素について同時処理する場合を考える。この場合には、ｖａｌデータＳ２２０_１，Ｓ２２０_２，Ｓ２２０_３，Ｓ２２０_５，Ｓ２２０_６が「０」を示し、ｖａｌデータＳ２２０_４，Ｓ２２０_７，Ｓ２２０_８が「１」を示している。

ｖａｌデータＳ２２０_１〜Ｓ２２０_８および被演算データＳ２２１_１〜Ｓ２２１_８が、それぞれ対応する演算サブブロック２００_１〜２００_８のクロックイネーブラ２１０_１〜２１０_８に入力される。
そして、クロックイネーブラ２１０_１〜２１０_８において、それぞれｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベルが検出される。具体的には、クロックイネーブラ２１０_４，２１０_７，２１０_８において「１」が検出され、クロックイネーブラ２１０_１，２１０_２，２１０_３，２１０_５，２１０_６において「０」が検出される。
その結果、演算サブブロック２００_４，２００_７，２００_８においてのみ、被演算データＳ２２１_４，Ｓ２２１_７，Ｓ２２１_８を用いて、「ｓ／ｑ」および「ｔ／ｑ」が算出され、当該除算結果Ｓ２００_４，Ｓ２００_７，Ｓ２００_８が演算ブロック２０１の演算ブロック２０１_４，２０１_７，２０１_８に出力される。
一方、演算サブブロック２００_１，２００_２，２００_３，２００_５，２００５６では、除算は行なわれない。
また、除算結果Ｓ２００_４，Ｓ２００_７，Ｓ２００_８の出力と同期して、ｖａｌデータＳ２２０_１〜Ｓ２２０_８が、演算ブロック２０１の演算サブブロック２０１_１〜２０１_８に出力される。

次に、演算サブブロック２０１_１〜２０１_８のクロックイネーブラ２１０_１〜２１０_８において、それぞれｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０１_４，２０１_７，２０１_８においてのみ、除算結果Ｓ２００_４，Ｓ２００_７，Ｓ２００_８が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データＳ２０２_４，Ｓ２０２_７，Ｓ２０２_８が生成され、それぞれ演算ブロック２０２の演算サブブロック２０２_４，２０２_７，２０２_８に出力される。
一方、演算サブブロック２０１_１，２０１_２，２０１_３，２０１_５，２０１５６では、演算は行なわれない。
また、テクスチャ座標データＳ２０２_４，Ｓ２０２_７，Ｓ２０２_８の出力と同期して、ｖａｌデータＳ２２０_１〜Ｓ２２０_８が、演算ブロック２０２の演算サブブロック２０２_１〜２０２_８に出力される。

次に、演算サブブロック２０２_１〜２０２_８のクロックイネーブラ２１２_１〜２１２_８において、それぞれｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０２_４，２０２_７，２０２_８においてのみ、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータの読み出し処理が行なわれ、（ｓ，ｔ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データが読み出される。
そして、この読み出した（Ｒ，Ｇ，Ｂ，α）データＳ２０２_４，Ｓ２０２_７，Ｓ２０２_８が、演算ブロック２０４の演算サブブロック２０３_４，２０３_７，２０３_８に出力される。
一方、演算サブブロック２０２_１，２０２_２，２０２_３，２０２_５，２０２５６では、読み出し処理は行なわれない。
また、（Ｒ，Ｇ，Ｂ，α）データＳ２０２_４，Ｓ２０２_７，Ｓ２０２_８の出力と同期して、ｖａｌデータＳ２２０_１〜Ｓ２２０_８が、演算ブロック２０３の演算サブブロック２０３_１〜２０３_８に出力される。

次に、演算サブブロック２０３_１〜２０３_８のクロックイネーブラ２１２_１〜２１２_８において、それぞれｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０３_４，２０３_７，２０３_８においてのみ、それぞれ演算ブロック２０２から入力したテクスチャデータである（Ｒ，Ｇ，Ｂ．α）データＳ２０２_４，２０２_７，２０２_８と、トライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ．α）データＳ２０２_４，２０２_７，２０２_８に含まれるαデータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成する。
そして、演算サブブロック２０３_４，２０３_７，２０３_８は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ２０３_４，２０３_７，２０３_８を、演算ブロック２０４に出力する。
一方、演算サブブロック２０３_１，２０３_２，２０３_３，２０３_５，２０３５６では、混合処理は行なわれない。

次に、演算サブブロック２０４_１〜２０４_８のクロックイネーブラ２１４_１〜２１４_８において、それぞれｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベルが検出される。
そして、この検出結果に基づいて、演算サブブロック２０４_４，２０４_７，２０４_８においてのみ、（Ｒ，Ｇ，Ｂ，α）データＳ２０３_４，Ｓ２０３_７，Ｓ２０３_８について、ｚバッファ２２に記憶されたｚデータの内容を用いて、ｚ比較が行なわれ、（Ｒ，Ｇ，Ｂ，α）データＳ２０３_４，Ｓ２０３_７，Ｓ２０３_８によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前に位置する場合には、ｚバッファ２２が更新されると共に、（Ｒ，Ｇ，Ｂ，α）データＳ２０３_４，Ｓ２０３_７，Ｓ２０３_８が、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４_４，Ｓ２０４_７，Ｓ２０４_８として、それぞれ演算サブブロック２０５の演算サブブロック２０５_４，２０５_７，２０５_８に出力される。

次に、演算サブブロック２０５_１〜２０５_８のクロックイネーブラ２１５_１〜２１５_８において、それぞれｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベルが検出される。
そして、この検出結果に基づいて、（Ｒ，Ｇ，Ｂ，α）データＳ２０４_４，Ｓ２０４_７，Ｓ２０４_８の（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、αデータが示す混合値で混合され、（Ｒ，Ｇ，Ｂ）データＳ２０５_４，Ｓ２０５_７，Ｓ２０５_８が最終的に算出される。
そして、この混合処理された，（Ｒ，Ｇ，Ｂ）データＳ２０５_４，Ｓ２０５５７，Ｓ２０５_８が、ディスプレイバッファ２１に書き込まれる。
一方、演算サブブロック２０４_１，２０４_２，２０４_３，２０４_５，２０４５６では、混合処理は行なわれない。

すなわち、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３では、図６に示す矩形３１内の画素について同時に処理を行なう場合に、三角形３０の外に位置する画素についての処理は行なわない。すなわち、図４に示す矩形３１内の画素についての演算を行なっている間は、演算サブブロック２００_１，２００_２，２００_３，２００_５，２００_６，２０１_１，２０１_２，２０１_３，２０１５５，２０１_６，２０２_１，２０２_２，２０２_３，２０２_５，２０２_６，２０４_１，２０４_２，２０４_３，２０４_５，２０４_６，２０５_１，２０５_２，２０５５３，２０５_５，２０５_６は停止した状態になり、これらの演算サブブロックは電力を消費しない。

以上説明したように、３次元コンピュータグラフィックシステム１によれば、テクスチャエンジン回路１２におけるパイプライン処理において、同時処理する８画素のうち、処理対象となる三角形の外部に位置する画素についての演算は行なわないようにすることができる。
そのため、テクスチャエンジン回路１２における消費電力を大幅に低減できる。その結果、３次元コンピュータグラフィックシステム１の電源として、簡単かつ安価なものを用いることができる。
なお、テクスチャエンジン回路１２は、図３および図４に示すように、各演算サブブロックに、クロックイネーブラおよび１ビットのフラグ用フリップフロップを組み込むことで、上述した機能を実現するが、クロックイネーブラおよび１ビットのフラグ用フリップフロップの回路規模は小さいため、テクスチャエンジン回路１２の回路規模が大幅に増大することはない。

第２実施形態
図５は、本実施形態の３次元コンピュータグラフィックシステム４５１のシステム構成図である。
本実施形態の３次元コンピュータグラフィックシステム４５１は、αブレンド処理を行うか否かを各画素毎に予め判断し、αブレンド（混合）処理を行わないと判断した場合に、αブレンド処理を行う演算サブブロックのうち対応する演算サブブロックの処理を停止させる点を除いて、前述した第１実施形態の３次元コンピュータグラフィックシステム１と同じである。
すなわち、本実施形態では、各演算サブブロックは、第１実施形態の場合と同様に、対応する画素が処理対象となる三角形の外部に位置する場合には処理を停止する。また、演算サブブロックのうちαブレンド処理を行う演算サブブロックは、対応する画素が処理対象となる三角形の外部に位置するか、あるいは対応する画素のαデータが「０」である場合に処理を停止する。

図５に示すように、３次元コンピュータグラフィックシステム４５１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路４２５がメインバス６を介して接続されている。
図５において、図１と同じ符号を付した構成要素は、第１実施形態で説明した同一符号を付した構成要素と同じである。
すなわち、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびメインバス６は、第１実施形態で説明したものと同じである。

また、図５に示すように、レンダリング回路４２５は、ＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路４１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路４１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ここで、ＤＤＡセットアップ回路１０、テクスチャエンジン回路１２、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７は、第１実施形態で説明したものと同じである。

以下、トライアングルＤＤＡ回路４１１およびメモリＩ／Ｆ回路４１３について説明する。
トライアングルＤＤＡ回路４１１
トライアングルＤＤＡ回路４１１は、前述した第１実施形態のトライアングルＤＤＡ回路１１と同様に、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素の線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。
トライアングルＤＤＡ回路４１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標の画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路４１１は、並行して処理を行う矩形内に位置する８画素分のＤＤＡデータＳ１１を単位としてテクスチャエンジン回路１２に出力する。
なお、以下、並行して処理を行う８画素についての（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，ｖａｌ）データのうち、ｖａｌデータをｖａｌデータＳ２２０_１〜Ｓ２２０_８とし、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを被演算データＳ２２１_１〜Ｓ２２１_８とする。
すなわち、トライアングルＤＤＡ回路１１は、８画素分の（ｘ，ｙ）データと、ｖａｌデータＳ２２０_１〜Ｓ２２０_８と、被演算データＳ２２１_１〜Ｓ２２１_８とからなるＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。

また、トライアングルＤＤＡ回路４１１は、並行して処理を行う８画素について、上述したように線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データのうちαデータが「０」であるか否か、すなわちαブレンド処理を行うか否かを判断する。
そして、トライアングルＤＤＡ回路４１１は、αデータが「０」であると判断した場合に、「０」（αブレンド処理を行わないことを）を示すｖａｌデータ４１１ａ_１〜Ｓ４１１ａ_８をメモリＩ／Ｆ回路４１３に出力し、αデータが「０」ではないと判断した場合に、「１」（αブレンド処理を行うことを）を示すｖａｌデータ４１１ａ_１〜Ｓ４１１ａ_８をメモリＩ／Ｆ回路４１３に出力する。

メモリＩ／Ｆ回路４１３
図６は、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路４１３の構成図である。
図６に示すように、メモリＩ／Ｆ回路４１３は、演算ブロック２０４および演算ブロック４０５を有する。
なお、図６において、図３と同じ符号を付した構成要素は、第１実施形態で説明した同一符号を構成要素と同じである。
すなわち、テクスチャエンジン回路１２は、第１実施形態で説明したものと同じであり、メモリＩ／Ｆ回路４１３の演算ブロック２０４も第１実施形態で説明したものと同じである。

以下、メモリＩ／Ｆ回路４１３の演算ブロック４０５について説明する。
〔演算ブロック４０５〕
演算ブロック４０５は、演算サブブロック４０５_１〜４０５_８を有し、演算サブブロック２０４_１〜２０４_８から入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８に含まれるαデータが示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データＳ４０５_１〜Ｓ４０５_８をディスプレイバッファ２１に書き込む（打ち込む）。
このとき、演算サブブロック４０５_１〜４０５_８は、それぞれクロックイネーブラ４１５_１〜４１５_８により、それぞれ演算ブロック２０４からのｖａｌデータＳ２２０_１〜Ｓ２２０_８および図５に示すトライアングルＤＤＡ回路４１１からのｖａｌデータＳ４１１ａ_１〜Ｓ４１１ａ_８のレベルを検出し、双方のレベルが「１」の場合にのみαブレンド処理を行う。
ここで、双方のレベルが「１」の場合とは、当該画素が処理対象となる三角形の内部に位置し、しかも、当該画素のαデータが「０」でない（αブレンド処理を行うことを示す）場合である。
すなわち、演算サブブロック４０５_１〜４０５_８は、それぞれｖａｌデータＳ２２０_１〜Ｓ２２０_８およびｖａｌデータＳ４１１ａ_１〜Ｓ４１１ａ_８のうちいずれか一方が「０」の場合には、αブレンド処理を行わない。

なお、演算サブブロック４０５_１〜４０５_８は、ｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベルが「１」であり、ｖａｌデータＳ４１１ａ_１〜Ｓ４１１ａ_８のレベルが「０」の場合には、演算サブブロック２０４_１〜２０４_８から入力した（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８をディスプレイバッファ２１に書き込む。

以下、３次元コンピュータグラフィックシステム４５１の動作について説明する。
３次元コンピュータグラフィックシステム４５１の全体動作は、基本的に前述した第１実施形態で説明した３次元コンピュータグラフィックシステム１の全体動作と同じである。
また、図６に示すテクスチャエンジン回路１２およびメモリＩ／Ｆ回路４１３のパイプライン処理の動作は、演算ブロック２００〜２０４の処理については、前述した第１実施形態で説明した動作と同じである。

以下、演算ブロック４０５の動作について説明する。
それぞれ図６に示す演算サブブロック２０４_１〜２０４_８から演算サブブロック４１５_１〜４１５_８に、（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８およびｖａｌデータＳ２２０_１〜Ｓ２２０_８が出力される。
また、図５に示すトライアングルＤＤＡ回路４１１において、線形補間して生成した（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データのうちαデータが「０」であるか否かが判断され、当該判断の結果を示すｖａｌデータ４１１ａ_１〜Ｓ４１１ａ_８が図６に示す演算サブブロック４１５_１〜４１５_８にそれぞれ出力される。

そして、演算サブブロック４１５_１〜４１５_８において、それぞれクロックイネーブラ４１５_１〜４１５_８により、ｖａｌデータＳ２２０_１〜Ｓ２２０_８およびｖａｌデータＳ４１１ａ_１〜Ｓ４１１ａ_８のレベルが検出され、双方のレベルが「１」の場合にのみαブレンド処理が行われる。
αブレンド処理では、（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ２０４_１〜Ｓ２０４_８に含まれるαデータが示す混合値で混合されて（Ｒ，Ｇ，Ｂ）データＳ４０５_１〜Ｓ４０５_８が生成される。そして、（Ｒ，Ｇ，Ｂ）データＳ４０５_１〜Ｓ４０５_８が、ディスプレイバッファ２１に書き込まれる。

すなわち、本実施形態では、演算サブブロック４１５_１〜４１５_８のそれぞれにおいて、ｖａｌデータＳ２２０_１〜Ｓ２２０_８およびｖａｌデータＳ４１１ａ_１〜Ｓ４１１ａ_８のうち何れか一方が「０」の場合には、αブレンド処理は行われない。

以上説明したように、３次元コンピュータグラフィックシステム４５１によれば、トライアングルＤＤＡ回路４１１において、各画素についてαデータが「０」であるか否かを判断する。
そして、メモリＩ／Ｆ回路４１３において、同時処理する８画素のうち処理対象となる三角形の内部に位置する画素であっても、トライアングルＤＤＡ回路４１１による上記判断の結果に基づいて、αデータが「０」の画素についてのαブレンド処理を行わないようにすることができる。
そのため、３次元コンピュータグラフィックシステム４５１によれば、前述した第１実施形態の３次元コンピュータグラフィックシステム１に比べてさらに、消費電力を低減できる。

第３実施形態
図７は、本実施形態の３次元コンピュータグラフィックシステム５５１のシステム構成図である。
本実施形態の３次元コンピュータグラフィックシステム５５１では、例えば、処理対象となっている画素のｚデータとｚバッファに記憶されている対応するｚデータとの比較を行い、今回描画しようとする画像が前回描画した画像より奥側（視点側と反対の方向）にある場合には、当該画素についてのテクスチャ座標データ（ｕ，ｖ）の生成処理、テクスチャデータの読み出し処理、テクスチャαブレンド処理およびαブレンド処理を停止する。

図７に示すように、３次元コンピュータグラフィックシステム５５１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５２５がメインバス６を介して接続されている。
図７において、図１と同じ符号を付した構成要素は、第１実施形態で説明した同一符号を付した構成要素と同じである。
すなわち、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびメインバス６は、第１実施形態で説明したものと同じである。

また、図７に示すように、レンダリング回路５２５は、ＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路５１２、メモリＩ／Ｆ回路５１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ここで、ＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７は、第１実施形態で説明したものと同じである。

以下、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３について説明する。
図８は、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３の構成図である。
図８に示すように、テクスチャエンジン回路５１２は、演算ブロック５００、５０１、５０２、５０３、５０４を有する。
また、メモリＩ／Ｆ回路５１３は、演算ブロック５０５を有する。
本実施形態では、演算ブロック５００〜５０５は、それぞれ８画素についての処理を同時に行い、パイプライン処理が行われるように直列に接続されている。
ここで、演算ブロック５００ではｚ比較処理が行われ、演算ブロック５０１では「ｓ／ｑ」および「ｔ／ｑ」の算出処理が行われ、演算ブロック５０２ではテクスチャ座標データ（ｕ，ｖ）の算出処理が行われ、演算ブロック５０３ではテクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理が行われ、演算ブロック５０４ではテクスチャαブレンド処理が行われ、演算ブロック５０５ではαブレンド処理が行われる。

〔演算ブロック５００〕
演算ブロック５００は、演算サブブロック５００_１〜５００_８を有し、図７に示すトライアングルＤＤＡ回路１１からＤＤＡデータＳ１１を入力する。
演算サブブロック５００_１〜５００_８は、それぞれクロックイネーブラ２１４_１〜２１４_８において、ＤＤＡデータＳ１１に含まれるｖａｌデータＳ２２０５１〜Ｓ２２０_８のレベル検出を行い、その結果、当該レベルが「１」の場合（当該画素が、処理対象となる三角形の内部に位置する場合）にはｚ（奥行き）比較処理を行い、当該レベルが「１」でない場合にはｚ比較処理を行わない。

演算サブブロック５００_１〜５００_８は、ｚ比較処理において、ＤＤＡデータＳ１１に含まれる被演算データＳ２２１_１〜Ｓ２２１_８のｚデータと、ｚバッファ２２に記憶された対応するｚデータとを比較する。
そして、演算サブブロック５００_１〜５００_８は、被演算データＳ２２１_１〜Ｓ２２１_８によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置する場合には、それぞれ「１」を示すｖａｌデータＳ５００ａ_１〜Ｓ５００ａ_８を演算ブロック５０１の演算サブブロック５０１_１〜５０１_８に出力し、それぞれ被演算データＳ２２１_１〜Ｓ２２１_８のｚデータで、ｚバッファ２２に記憶されている対応するｚデータを書き換える。このとき、演算サブブロック５００_１〜５００_８は、さらに被演算データＳ２２１５１〜Ｓ２２１_８を演算サブブロック５０１_１〜５０１_８に出力する。
一方、演算サブブロック５００_１〜５００_８は、被演算データＳ２２１_１〜Ｓ２２１_８によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置しない場合には、それぞれ「０」を示すｖａｌデータＳ５００ａ_１〜Ｓ５００ａ_８を演算ブロック５０１の演算サブブロック５０１_１〜５０１_８に出力し、ｚバッファ２２に記憶されている対応するｚデータを書き換えない。

〔演算ブロック５０１〕
演算ブロック５０１は、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データを用いて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
演算ブロック５０１は、図８に示すように、８個の演算サブブロック５０１５１〜５０１_８を内蔵する。
ここで、演算サブブロック５０１_１は、被演算データＳ２２１_１およびｖａｌデータＳ２２０_１，Ｓ５００ａ_１を入力し、クロックイネーブラ５１１_１〜５１１_８により、ｖａｌデータＳ２２０_１およびＳ５００ａ_１の双方が「１」、すなわち有効であるか否かを判断し、双方が「１」であると判断した場合に、「ｓ／ｑ」および「ｔ／ｑ」を算出し、これを除算結果Ｓ５０１_１として演算ブロック５０２の演算サブブロック５０２_１に出力する。

また、演算サブブロック５０１_１は、ｖａｌデータＳ２２０_１およびＳ５００ａ_１のいずれか一方が「０」、すなわち無効であることを示すと判断した場合には演算は行わず、除算結果Ｓ５０１_１を出力しないか、あるいは、所定の仮値を示す除算結果Ｓ５０１_１を演算ブロック５０２の演算サブブロック５０２_１に出力する。
なお、演算サブブロック５０１_２〜５０１_８も、それぞれ対応する画素について、演算サブブロック５０１_１と同じ演算を行い、それぞれ除算結果Ｓ５０１５２〜Ｓ５０１_８を後段の演算ブロック５０２の演算サブブロック５０２_２〜５０２_８にそれぞれ出力する。

〔演算ブロック５０２〕
演算ブロック５０２は、演算サブブロック５０２_１〜５０２_８を有し、演算ブロック５０１から入力した除算結果Ｓ５０１_１〜Ｓ５０１_８が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
演算サブブロック５０２_１は、クロックイネーブラ５１２_１においてｖａｌデータＳ２２０_１およびＳ５００ａ_１のレベル検出を行い、双方のレベルが「１」の場合にのみ演算を行い、それぞれ演算結果であるテクスチャ座標データＳ５０２_１を、演算ブロック５０３の演算サブブロック５０３_１に出力する。
演算サブブロック５０２_２〜５０２_８も、演算サブブロック５０２_１と同様に、対応するデータの処理を行う。

〔演算ブロック５０３〕
演算ブロック５０３は、演算サブブロック５０３_１〜５０３_８を有し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、演算ブロック５０２で生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータを読み出すことで、（ｕ，ｖ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
演算サブブロック５０３_１は、クロックイネーブラ５１３_１においてｖａｌデータＳ２２０_１およびＳ５００ａ_１のレベル検出を行い、双方のレベルが「１」の場合にのみ読み出し処理を行い、それぞれ読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７を、（Ｒ，Ｇ，Ｂ．α）データＳ５０３_１として、演算ブロック２０３の演算サブブロック５０４_１に出力する。
演算サブブロック５０３_２〜５０３_８も、演算サブブロック５０３_１と同様に、対応するデータの処理を行う。

〔演算ブロック５０４〕
演算ブロック５０４は、演算サブブロック５０４_１〜５０４_８を有し、演算ブロック５０３から入力したテクスチャデータである（Ｒ，Ｇ，Ｂ．α）データＳ５０３_１〜Ｓ５０３_８と、トライアングルＤＤＡ回路１１からの対応するＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ．α）データＳ５０３_１〜Ｓ５０３_８に含まれるαデータ（テクスチャα）が示す割合で混合し、（Ｒ，Ｇ，Ｂ）混合データを生成する。
そして、演算ブロック５０４は、生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４_１〜Ｓ５０４_８を、演算ブロック５０５に出力する。
演算サブブロック５０４_１〜５０４_８は、それぞれクロックイネーブラ５１４_１〜５１４_８によりｖａｌデータＳ２２０_１〜Ｓ２２０_８およびＳ５００ａ_１〜Ｓ５００ａ_８のレベル検出を行い、双方のレベルが「１」の場合にのみ上記混合処理を行う。

〔演算ブロック５０５〕
演算ブロック５０５は、演算サブブロック５０５_１〜５０５_８を有し、入力した（Ｒ，Ｇ，Ｂ，α）データＳ５０４_１〜Ｓ５０４_８と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ５０４_１〜Ｓ５０４_８に含まれるαデータが示す混合値で混合し、混合後の（Ｒ，Ｇ，Ｂ）データＳ５０５_１〜Ｓ５０５_８をディスプレイバッファ２１に書き込む（打ち込む）。
演算サブブロック５０５_１〜５０５_８は、それぞれクロックイネーブラ２１５_１〜２１５_８においてｖａｌデータＳ２２０_１〜Ｓ２２０_８およびＳ５００ａ５１〜Ｓ５００ａ_８のレベルを検出し、双方のレベルが「１」の場合にのみ上記混合処理およびディスプレイバッファ２１への書き込み処理を行う。

以下、図８に示すテクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３のパイプライン処理の動作について説明する。
先ず、演算サブブロック５００_１〜５００_８のクロックイネーブラ２１４_１〜２１４_８において、それぞれＤＤＡデータＳ１１に含まれるｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベル検出が行われ、当該レベルが「１」の場合（当該画素が、処理対象となる三角形の内部に位置する場合）にはｚ比較処理が行われる。
そして、被演算データＳ２２１_１〜Ｓ２２１_８によって描画する画像が、前回、ディスプレイバッファ２１に描画した値よりも手前（視点側）に位置する場合には、それぞれ「１」を示すｖａｌデータＳ５００ａ_１〜Ｓ５００ａ_８が演算ブロック５０１の演算サブブロック５０１_１〜５０１_８に出力され、それぞれ被演算データＳ２２１_１〜Ｓ２２１_８のｚデータで、ｚバッファ２２に記憶されている対応するｚデータが書き換えられる。このとき、さらに被演算データＳ２２１_１〜Ｓ２２１_８が、演算サブブロック５００_１〜５００_８から演算サブブロック５０１_１〜５０１_８に出力される。
一方、ｖａｌデータＳ２２０_１〜Ｓ２２０_８のレベルが「１」でない場合にはｚ比較処理は行われず、それぞれ「０」を示すｖａｌデータＳ５００ａ_１〜Ｓ５００ａ_８が演算ブロック５０１の演算サブブロック５０１_１〜５０１_８に出力される。このとき、ｚバッファ２２に記憶されている対応するｚデータは書き換えられない。

次に、演算サブブロック５０１_１〜５０１_８のクロックイネーブラ５１１_１〜５１１_８において、ｖａｌデータＳ２２０_１およびＳ５００ａ_１の双方が「１」、すなわち有効であるか否かが判断され、双方が「１」であると判断された場合に、「ｓ／ｑ」および「ｔ／ｑ」が算出され、これが除算結果Ｓ５０１_１〜Ｓ５０１_８として演算ブロック５０２の演算サブブロック５０２_１〜５０２_８に出力される。
一方、ｖａｌデータＳ２２０_１〜Ｓ２２０_８およびＳ５００ａ_１〜Ｓ５００ａ_８のいずれか一方が「０」、すなわち無効であることを示すと判断された場合には、それぞれ演算サブブロック５０１_１〜５０１_８では演算は行われない。

次に、演算サブブロック５０２_１〜５０２_８のクロックイネーブラ５１２_１〜５１２_８においてｖａｌデータＳ２２０_１〜Ｓ２２０_８およびＳ５００ａ_１〜Ｓ５００ａ_８のレベル検出が行われる。
そして、双方のレベルが「１」の場合にのみ、演算サブブロック５０２_１〜５０２_８において、それぞれ演算ブロック５０１から入力した除算結果Ｓ５０１５１〜Ｓ５０１_８が示す「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチャ座標データ（ｕ，ｖ）が生成される。テクスチャ座標データ（ｕ，ｖ）は、それぞれ演算サブブロック５０３_１〜５０３_８に出力される。

次に、演算サブブロック５０３_１〜５０３_８のクロックイネーブラ５１３_１〜５１３_８において、ｖａｌデータＳ２２０_１〜Ｓ２２０_８およびＳ５００ａ_１〜Ｓ５００ａ_８のレベル検出が行われ、双方のレベルが「１」の場合にのみ、テクスチャ座標データ（ｕ，ｖ）を含む読み出し要求がＳＲＡＭ１７に出力され、メモリＩ／Ｆ回路１３を介してテクスチャデータが読み出され、（ｕ，ｖ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７が得られる。（Ｒ，Ｇ，Ｂ，α）データＳ１７は、（Ｒ，Ｇ，Ｂ．α）データＳ５０３_１〜Ｓ５０３_８として、演算サブブロック５０４_１〜５０４_８に出力される。

次に、演算サブブロック５０４_１〜５０４_８のクロックイネーブラ５１４_１〜５１４_８によりｖａｌデータＳ２２０_１〜Ｓ２２０_８およびＳ５００ａ_１〜Ｓ５００ａ_８のレベル検出が行われ、双方のレベルが「１」の場合にのみ、（Ｒ，Ｇ，Ｂ．α）データＳ５０３_１〜Ｓ５０３_８と、トライアングルＤＤＡ回路１１からの対応するＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ．α）データＳ５０３_１〜Ｓ５０３_８に含まれるαデータ（テクスチャα）が示す割合で混合され、（Ｒ，Ｇ，Ｂ）混合データが生成される。
そして、当該生成された（Ｒ，Ｇ，Ｂ）混合データと、対応するＤＤＡデータＳ１１に含まれるαデータとを含む（Ｒ，Ｇ，Ｂ，α）データＳ５０４_１〜Ｓ５０４_８が、演算サブブロック５０４_１〜５０４_８から演算サブブロック５０５５１〜５０５_８に出力される。

次に、演算サブブロック５０５_１〜５０５_８のクロックイネーブラ２１５_１〜２１５_８において、ｖａｌデータＳ２２０_１〜Ｓ２２０_８およびＳ５００ａ_１〜Ｓ５００ａ_８のレベルが検出され、双方のレベルが「１」の場合にのみ、（Ｒ，Ｇ，Ｂ，α）データＳ５０４_１〜Ｓ５０４_８と、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、それぞれ（Ｒ，Ｇ，Ｂ，α）データＳ５０４_１〜Ｓ５０４_８に含まれるαデータが示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データＳ５０５_１〜Ｓ５０５_８がディスプレイバッファ２１に書き込まれる。

以上説明したように、３次元コンピュータグラフィックシステム５５１によれば、テクスチャエンジン回路５１２の初段の演算ブロック５００において各画素に関するｚ比較処理を行い、後の処理によって生成される画像データがディスプレイバッファ２１に書き込まれるものであるかを判断する。
そして、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３において、同時処理する８画素のうち処理対象となる三角形の内部に位置する画素であっても、演算ブロック５００による上記判断の結果に基づいて、ディスプレイバッファ２１に書き込まない画像データに関する処理を行わないように（停止）する。
そのため、３次元コンピュータグラフィックシステム５５１によれば、前述した第１実施形態の３次元コンピュータグラフィックシステム１に比べてさらに、消費電力を低減できる。

本発明は上述した実施形態には限定されない。
例えば、前述した第２実施形態では、図６に示すように、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路４１３の各演算ブロックで８画素のデータについて同時に処理する場合について例示したが、図９に示すように、各演算ブロックで１画素のデータの処理を行うようにしてもよい。
この場合には、処理対象となる画素の被演算データＳ２２１_１のみがテクスチャエンジン回路１２に入力されるため、ｖａｌデータＳ２２０_１は不要となる。すなわち、演算サブブロック２００_１，２０１_１，２０２_１，２０３_１，２０４_１では常に演算が行われ、演算サブブロック４０５_１ではｖａｌデータＳ４００ａ_１のレベルが「１」の場合にのみαブレンド処理が行われる。

また、前述した第３実施形態では、図８に示すように、テクスチャエンジン回路５１２およびメモリＩ／Ｆ回路５１３の各演算ブロックで８画素のデータについて同時に処理する場合について例示したが、図１０に示すように、各演算ブロックで１画素のデータの処理を行うようにしてもよい。
この場合には、処理対象となる画素の被演算データＳ２２１_１のみがテクスチャエンジン回路５１２に入力されるため、ｖａｌデータＳ２２０_１は不要となる。すなわち、演算サブブロック５００_１ではｚ比較処理が常に行われ、演算サブブロック５０１_１，５０２_１，５０３_１，５０４_１，５０５_１では、演算サブブロック５００_１で生成されたｖａｌデータＳ５００ａ_１のレベルが「１」の場合にのみ処理が行われる。

また、例えば、上述した実施形態では、図３に示すように、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３におけるパイプライン処理を行なう演算サブブロックについて、ｖａｌデータＳ２２０_１〜Ｓ２２０_８を利用する場合を例示したが、例えば、図１にレンダリング回路５内のＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２およびメモリＩ／Ｆ回路１３における処理のうち、パイプライン処理を行なわない所定の処理について、図１１に示すように、ｖａｌデータＳ３２０_１〜Ｓ３２０_８を用いて、演算処理の実行の有無を決定するようにしてもよい。

また、上述した実施形態では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、テクスチャバッファ２０およびテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６の外部に設けてもよい。

また、上述した実施形態では、３次元画像を表示する場合を例示したが、本発明は複数画素についてのデータを同時に処理して２次元画像を表示する場合にも適用できる。
また、上述した実施形態では、図２に示すように、画像処理の対象となる（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データに、有効指示データとしてのｖａｌデータを付加したＤＤＡデータＳ１１を用いた場合を例示したが、（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データと、ｖａｌデータとを別個独立のデータとして扱うようにしてもよい。

また、上述した実施形態では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。

さらに、上述した実施形態では、単位図形として三角形を例示したが、単位図形は特に限定されず、例えば、矩形であってもよい。

以上説明したように、本発明の映像信号処理装置およびその方法によれば、消費電力の大幅な低下を図ることができる。
そのため、本発明の映像信号処理装置によれば、小規模かつ簡単な構成の電源を用いることができ、小規模化を図ることができる。

図１は、本発明の第１実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。 図１に示すトライアングルＤＤＡ回路から出力されるＤＤＡデータのフォーマットを説明するための図である。 図３は、図１に示すテクスチャエンジン回路およびメモリＩ／Ｆ回路の部分構成図である。 図４は、図３に示す演算サブブロックの内部構成図である。 図５は、本発明の第２実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。 図６は、図５に示すテクスチャエンジン回路およびメモリＩ／Ｆ回路の部分構成図である。 図７は、本発明の第３実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。 図８は、図７に示すテクスチャエンジン回路およびメモリＩ／Ｆ回路の部分構成図である。 図９は、図５に示す３次元コンピュータグラフィックシステムの変形例の構成図である。 図１０は、図７に示す３次元コンピュータグラフィックシステムの変形例の構成図である。 図１１は、図１に示す３次元コンピュータグラフィックシステムにおけるクロックイネーブラーを適用した、パイプライン処理を行なっていない演算ブロックの構成図である。 図１２は、従来技術の問題点を説明するための図である。

符号の説明

１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファ、２１…ディスプレイバッファ、２２…Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、２００〜２０５…演算ブロック、２００_１〜２００_８，２０１_１〜２０１_８，２０２_１〜２０２_８，２０３_１〜２０３_８，２０４_１〜２０４_８，２０５_１〜２０５_８…演算サブブロック、２１０_１〜２１０_８，２１１_１〜２１１_８，２１２_１〜２１２_８，２１３_１〜２１３_８，２１４_１〜２１４_８，２１５_１〜２１５_８…クロックイネーブラ、２２２…データ用フリップフロップ、２２３…プロセッサエレメント、２２４…フラグ用フリップフロップ

Claims (8)

1. 表示手段に表示する画像を所定形状の単位図形を組み合わせて表現し、同一の前記単位図形内に位置する複数の画素の画素データを同一の処理条件に基づいて処理する映像信号処理装置において、
   同時に処理を行なおうとする前記複数の画素データのそれぞれについて、対応する画素が前記単位図形の内側に位置するか否かを判断する画素位置判断手段と、
   前記同時に処理を行おうとする前記複数の画素データを相互に並列に処理する複数の画素データ処理回路と、
   前記画素位置判断手段の判断結果に基づいて、前記複数の画素データ処理回路のうち前記処理対象となっている単位図形の内側に位置する画素の画素データを処理する前記画素データ処理回路以外の前記画素データ処理回路の動作を停止する制御手段と
   を有し、
   前記画素位置判断手段は、対応する画素が前記単位図形の内側に位置するとき前記対応する画素データ処理回路で処理される前記画素データに有効性指示データを付加し、
   前記制御手段は、前記有効性指示データに基づいて、前記対応する画素データ処理回路の動作を停止するか否かを判断する、
   映像信号処理装置。
2. 当該映像信号処理装置は、システムクロックから、前記複数の画素データ処理回路の各画素データ処理回路を動作させる画素データ処理回路駆動クロック信号と、前記画素位置判断手段の判断結果に基づく各画素データ処理回路の動作を制御する制御クロックとを生成するクロック生成手段をさらに有し、
   前記各画素データ処理回路は、対応する各画素データ処理回路駆動クロック信号に基づいて動作し、
   前記制御手段は、
   前記処理対象となっている単位図形の内側に位置する画素の画素データを処理する前記画素データ処理回路に対応する画素データ処理回路駆動クロック信号を供給し、
   前記処理対象となっている単位図形の内側に位置しない画素の画素データを処理する前記画素データ処理回路への前記対応する画素データ処理回路駆動クロック信号の供給を停止する、
   請求項１に記載の映像信号処理装置。
3. 前記複数の画素データ処理回路の各々は、パイプライン処理を行うように相互に直列に接続された複数の信号処理回路を有する、
   請求項２に記載の映像信号処理装置。
4. 前記各画素データ処理回路内の直列に接続された複数の信号処理回路は、それぞれフラグ記憶部を有し、
   前記複数の信号処理回路の前記フラグ記憶部が直列接続されて前記各画素データ処理回路を制御するフラグが転送されることにより前記パイプライン処理および前記画素データ処理回路駆動クロック信号の供給の制御を行う、
   請求項３に記載の映像信号処理装置。
5. 表示手段に表示する画像を所定形状の単位図形を組み合わせて表現し、複数の画素データ処理回路を用いて同一の前記単位図形内に位置する複数の画素の画素データを同一の処理条件に基づいて処理する映像信号処理方法において、
   同時に処理を行なおうとする前記複数の画素データのそれぞれについて、対応する画素が前記単位図形の内側に位置するか否かを判断し、対応する画素が前記単位図形の内側に位置するとき前記画素データ処理回路で処理される画素データに有効性指示データを付加し、
   前記有効性指示データの有無に基づいて、前記複数の画素データ処理手段のうち前記処理対象となっている単位図形の内側に位置する画素の画素データを処理する前記画素データ処理回路以外の前記画素データ処理回路の動作を停止するか否かを判断し、
   前記判断の結果、動作を行う前記複数の画素データ処理回路が前記同時に処理を行おうとする前記複数の画素データを相互に並列に処理する、
   ことを特徴とする映像信号処理方法。
6. 前記各画素データ処理回路がシステムクロックから生成される対応する画素データ処理回路駆動クロック信号に基づいて動作し、
   前記処理対象となっている単位図形の内側に位置する画素の画素データを処理する前記画素データ処理回路に対応する画素データ処理回路駆動クロック信号を供給し、
   前記処理対象となっている単位図形の内側に位置しない画素の画素データを処理する前記画素データ処理回路への前記対応する画素データ処理回路駆動クロック信号の供給を停止する、
   請求項５に記載の映像信号処理方法。
7. 前記複数の画素データ処理回路の各々は、直列に接続された複数の信号処理回路でパイプライン処理を行う、
   請求項６に記載の映像信号処理方法。
8. 前記各画素データ処理回路内の直列に接続された前記複数の信号処理回路は、それぞれフラグ記憶部を有し、
   前記複数の信号処理回路の前記フラグ記憶部が直列接続されて前記各画素データ処理回路を制御するフラグが転送されることにより、前記パイプライン処理および前記対応する画素データ処理回路駆動クロック信号の供給の制御を行う、
   請求項７に記載の映像信号処理方法。

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