JPH0935075A - 高性能プリミティブ・クリッピング・プリプロセシングを有するコンピュータ・グラフィックス・システム - Google Patents

Abstract

(57)【要約】 【課題】 グラフィックス・プリミティブのクリッピン
グが改善されたコンピュータ・グラフィックス・ハステ
ムにおける形状アクセレレータを得る。 【解決手段】 クリッピング・プロセッサを含むグラフ
ィックス・アクセレレータで使用するためのグラフィッ
クス処理回路は、前記クリッピング・プロセッサの頂点
データ入力に動作可能に接続された頂点入力データ・パ
ス（１２９）を備える。クリッピング・プリプロセッサ
（１１２）は、前記頂点入力データ・パスに動作可能に
接続された頂点データ入力と、前記クリッピング・プロ
セッサの制御入力に動作可能に接続された制御出力（１
０９，１１１）とを備える。前記クリッピング・プリプ
ロセッサは、前記頂点入力データ・パスからのプリミテ
ィブ頂点データとクリップ領域の間の関係の評価を行
い、この評価に基づいて制御出力に信号をもたらすよう
に構成配置される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・グ
ラフィックス・システムにおける形状アクセレレータに
関する。さらに具体的には、グラフィックス・プリミテ
ィブのクリッピングが改善された形状アクセレレータに
関する。

【０００２】

【従来の技術】コンピュータ・グラフィックス・システ
ムは一般に、オブジェクトのグラフィックス表示を２次
元の表示画面に表示するために使用されている。現在の
コンピュータ・グラフィックス・システムはきわめて細
かい表示を行うことができ、各種の用途で使用されてい
る。

【０００３】典型的なコンピュータ・グラフィックス・
システムでは、表示画面に表示されるオブジェクトは、
複数のグラフィックス・プリミティブに分割される。プ
リミティブはグラフィックス・ピクチャの基本的な構成
要素であり、点、線、ポリライン、ベクトル、および三
角形や四辺形などの多角形を含む。通常、画面に表示さ
れる１つまたは複数のオブジェクトのビューを表すグラ
フィックス・プリミティブを、２次元の表示画面にレン
ダリングないし描画するハードウェア／ソフトウェア方
式が実施されている。

【０００４】通常、レンダリング対象の３次元オブジェ
クトを画定するプリミティブは、各プリミティブをプリ
ミティブ・データによって定義しているホスト・コンピ
ュータによって与えられる。例えば、プリミティブが三
角形である場合、ホスト・コンピュータは、プリミティ
ブをその頂点のｘ、ｙ、ｚ座標によって、また各頂点の
Ｒ、Ｇ、Ｂカラー値によって定義することができる。レ
ンダリング・ハードウェアは、プリミティブ・データを
補間して、各プリミティブを表すためにオンになってい
る表示画面ピクセル、および各ピクセルのＲ、Ｇ、Ｂ値
を計算する。

【０００５】コンピュータ・グラフィックス・システム
の基本的な構成要素は、一般に、形状エンジン、すなわ
ち形状アクセレレータ、ラスタライザおよびフレーム・
バッファを含む。システムは、テクスチャ・マッピング
・ハードウェアも含むことができる。形状アクセレレー
タは、表示されるビューを構成するプリミティブを定義
するプリミティブ・データをホスト・コンピュータから
受け取る。形状アクセレレータは、プリミティブ・デー
タを使用して、各プリミティブに対して、変換、四辺形
の三角形への分解、ライティング、クリッピングおよび
平面式計算を実行する。形状アクセレレータの出力は、
ラスタライザとテクスチャ・マッピング・ハードウェア
によって使用されるデータをレンダリングして、各プリ
ミティブ内の各ピクセルのデータを生成する。ラスタラ
イザからのピクセル・データとテクスチャ・マッピング
・ハードウェアからのピクセル・データは結合され、ビ
デオ表示画面に表示するためにフレーム・バッファ内に
格納される。

【０００６】「クリッピング」は、形状アクセレレータ
がプリミティブのどの部分をいわゆる「クリップ領域」
内に表示すべきかを決定する操作である。クリップ領域
は、ウィンドウなどの２次元面積かまたは３次元ビュー
体積である。クリップ領域内に表示されるプリミティブ
は、１次元（例えば線）または２次元（例えば多角形）
である。

【０００７】点、線、および多角形をクリップするため
の様々な技法が開発されている。それらの技法には、Ｃ
ｏｈｅｎ−Ｓｕｔｈｅｒｌａｎｄ線クリッピング、パラ
メトリック線クリッピング、Ｗｅｉｌｅｒ多角形クリッ
ピング、Ｌｉａｎｇ−Ｂａｒｓｋｙ多角形クリッピン
グ、および、Ｓｕｔｈｅｒｌａｎｄ−Ｈｏｄｇｍａｎ多
角形クリッピングがある。これらの技法は、特に３次元
クリップ領域に対して多角形をクリップするのに適用す
る場合の計算中心グラフィックス操作である。

【０００８】

【発明が解決しようとする課題】形状アクセレレータの
動作の速度を増すために、クリッピング操作専用の特殊
目的回路を実施することが周知である。それにもかかわ
らず、性能をさらに改善する必要がある。特に、形状ア
クセレレータによるデータの処理および計算の効率を向
上させる必要がある。

【０００９】

【課題を解決するための手段】１つの一般態様では、本
発明は、クリッピング・プロセッサの頂点データ入力に
頂点入力データ・パスが動作可能に接続されたクリッピ
ング・プロセッサを含むグラフィックス・アクセレレー
タで使用するためのグラフィックス処理回路を特徴とす
る。クリッピング・プロセッサ回路は、頂点入力データ
・パスに動作可能に接続された頂点データ入力と、クリ
ッピング・プロセッサの制御入力に動作可能に接続され
た制御出力とを有する。クリッピング・プロセッサは、
頂点入力データ・パスからのプリミティブ頂点データと
クリップ領域の間の関係の評価を実行し、この評価に基
づいて制御出力に信号を提供するように構成配置され
る。

【００１０】グラフィックス・アクセレレータは、使用
可能入力を有し、かつその頂点データ入力からのプリミ
ティブ頂点データに基づいてプリミティブの表示パラメ
ータを生成する頂点処理回路を含む。グラフィックス処
理回路は、頂点入力データ・パスと頂点処理回路の頂点
データ入力との間に第１の回路パスを含み、かつ制御出
力と頂点処理回路の使用可能入力との間に第２の回路パ
スを有する。クリッピング・プリプロセッサは、それぞ
れシフト・レジスタ内にメモリ・セルを含むｘ、ｙ、お
よびｚ座標プリプロセシング回路と、メモリ・セルの出
力に動作可能に接続された組合せ論理回路とを含む。ク
リッピング・プリプロセッサ回路は、頂点座標レジス
タ、および頂点入力データ・パスに動作可能に接続され
たウィンドウ・エッジ座標レジスタ、および頂点座標レ
ジスタの出力に動作可能に接続された第１の入力とウィ
ンドウ・エッジ座標レジスタの出力に動作可能に接続さ
れた第２の入力とを有する比較器、ならびに比較器の比
較出力に動作可能に接続された入力を有するマッチング
回路を含む。比較器は、浮動小数点比較器でよい。マッ
チング回路は、それぞれ比較出力に動作可能に接続され
た並列入力を有するシフト・レジスタを含む。マッチン
グ回路は、トリビアル受容出力とトリビアル拒否出力を
有する。クリップ・コード・バスは、クリッピング・プ
リプロセッサとクリッピング・プロセッサの間に動作可
能に接続される。クリッピング・プリプロセッサは、そ
れぞれ使用可能線を有する頂点処理回路を含む。クリッ
ピング・プリプロセッサは、少なくとも３つの頂点処理
回路を含む。

【００１１】他の一般態様では、本発明は、クリップ領
域の外側にある座標だけを有する第１のプリミティブの
定義から表示パラメータを生成するステップと、同時に
座標がすべてクリップ領域の外側にあるか判定するステ
ップと、判定ステップが座標がすべてクリップ領域の外
側にあると判定した場合に生成ステップを停止するステ
ップを含むグラフィックス処理方法を特徴とする。

【００１２】生成ステップは第１のグラフィックス・プ
ロセッサ部分によって実施され、この方法は、判定ステ
ップが座標がすべてクリップ領域の外側にあると判定し
た場合に、表示パラメータを第２のグラフィックス・プ
ロセッサ部分に転送することを抑制するステップを含
む。この方法はまた、第１のプリミティブと異なりかつ
またクリップ領域の外側にある座標だけを有する第２の
プリミティブの定義から表示パラメータを生成するステ
ップと、第２のプリミティブの座標がすべてクリップ領
域の外側にあると判定しないステップを含む。この方法
はさらに、第１のプリミティブと異なりかつクリップ領
域の内側にある座標だけを有する第２のプリミティブの
定義から表示パラメータを生成するステップと、第２の
プリミティブの座標がすべてクリップ領域の内側にある
と判定するステップを含む。生成ステップは第１のグラ
フィックス・プロセッサ部分によって実施され、この方
法は、プリミティブ用のクリップ・コードを第２のグラ
フィックス・プロセッサ部分に転送するステップを含
む。この方法は、第１のプリミティブと異なる個数の頂
点を有する第２のプリミティブの定義から表示パラメー
タを生成するステップを含む。

【００１３】他の一般態様では、本発明は、第１の座標
の最小値より小さい第１の半空間を画定するステップ
と、第１の座標の最大値より大きい第２の半空間を画定
するステップと、第２の座標の最小値より小さい第３の
半空間を画定するステップと、第２の座標の最大値より
大きい第４の半空間を画定するステップと、第３の座標
の最小値より小さい第５の半空間を画定するステップ
と、第３の座標の最大値より大きい第６の半空間を画定
するステップと、第１のプリミティブを構成する頂点が
すべて半空間のうちの１つの半空間の内側にあるかどう
か判定するステップと、判定ステップが第１のプリミテ
ィブを構成する頂点がすべて半空間のうちの１つの半空
間の内側にあると判定した場合に、第１のトリビアル拒
否信号を生成するステップを含むグラフィックス処理方
法を特徴とする。

【００１４】判定ステップは、浮動小数点比較ステップ
を含む。この方法は、第１のプリミティブを構成する頂
点のすべてが、すべての半空間の外側にあるかどうか判
定するステップと、このステップが第１のプリミティブ
を構成する頂点のすべてがすべての半空間の外側にある
と判定した場合に、第１のトリビアル受容信号を生成す
るステップを含む。この方法はさらに、第２のプリミテ
ィブを構成する異なる個数の頂点がすべて半空間のうち
のいずれかの半空間の内側にあるかどうか判定するステ
ップと、このステップが第２のプリミティブを構成する
頂点がすべて半空間のうちのいずれかの半空間の内側に
あると判定した場合に、第２のトリビアル拒否信号を生
成するステップを含む。

【００１５】本発明による改善されたクリッピング・プ
リプロセシングを有する形状アクセレレータは、クリッ
ピング領域の内側に完全に入るかまたはクリッピング領
域の完全に外側にあるプリミティブの計算負担が大幅に
軽減できるので有利である。これにより、グラフィック
ス・アクセレレータが所定の時間中により多くのプリミ
ティブを表示できるようになる。さらに、本発明による
クリッピング・プリプロセシングは、比較的小さい回路
を使用して実施できる。これにより、あまり費用のかか
らない形状アクセレレータが実施でき、また集積回路上
にグラフィックス処理特徴用の余地を残すことができ
る。さらに、クリッピング・プリプロセシングがクリッ
プ・コードを生成する場合、これらは、全特徴クリッパ
によって再生成する必要がなく、したがってクリッパの
性能がさらに改善できる。

【００１６】本発明をよりよく理解するために、参照す
ることによって本明細書に組み込まれる添付図面を参照
する。

【００１７】

【発明の実施の形態】図１は、本発明によるクリッピン
グ・プリプロセシングを組み込むのに適したコンピュー
タ・グラフィックス・システムの第１の実施形態のブロ
ック図である。図示の例証としての実施形態は、基板と
チップの数、これらを区画する態様、バス幅、およびデ
ータ転送レートに関して例示的なものに過ぎないことを
理解すべきである。他の多数の実施形態が使用できる。
図示のように、システムは、フロント・エンド基板１
０、テクスチャ・マッピング基板１２、およびフレーム
・バッファ基板１４を含む。フロント・エンド基板１０
は、５２ビット・バス１６によってホスト・コンピュー
タ１５と通信を行う。フロント・エンド基板１０は、レ
ンダリング対象のプリミティブをバス１６によってホス
ト・コンピュータ１５から受け取る。プリミティブは、
プリミティブが三角形である場合の頂点などのプリミテ
ィブのすべての部分に対するｘ、ｙ、ｚベクトル座標デ
ータ、Ｒ、Ｇ、Ｂカラー・データおよびテクスチャＳ、
Ｔ座標によって規定される。次いで、プリミティブを３
次元で表すデータは、フロント・エンド基板１０によっ
て、８５ビット・バス１８によってテクスチャ・マッピ
ング基板１２およびフレーム・バッファ基板１４に与え
られる。テクスチャ・マッピング基板１２は、受け取っ
たプリミティブ・データを補間して、プリミティブを表
す画面表示ピクセルを計算し、各プリミティブ・ピクセ
ルの対応する合成テクスチャ・データを決定する。合成
テクスチャ・データは、図面が見やすいように図１では
単一のバスとして示されている５本の５５ビット・バス
２８によってフレーム・バッファ基板１４に提供され
る。

【００１８】フレーム・バッファ基板１４もフロント・
エンド基板１０から受け取ったプリミティブ・データを
補間して、各プリミティブを表す表示画面上のピクセル
を計算し、各ピクセルのオブジェクト・カラー値を決定
する。次いで、フレーム・バッファ基板１４は、ピクセ
ルごとに、オブジェクト・カラー値を、テクスチャ・マ
ッピング基板１２から提供される合成テクスチャ・デー
タと組み合わせて、各ピクセルの得られた画像のＲ、
Ｇ、Ｂ値を生成する。各ピクセルのＲ、Ｇ、Ｂカラー制
御信号はそれぞれ、表示画面２７のピクセルを制御する
ためにＲ、Ｇ、Ｂライン２９によって提供され、テクス
チャ・マップされたプリミティブを表す得られた画像を
表示画面２７に表示する。

【００１９】フロント・エンド基板１０、テクスチャ・
マッピング基板１２およびフレーム・バッファ基板１４
はそれぞれパイプライン化されており、複数のプリミテ
ィブに対して同時に動作する。テクスチャ・マッピング
基板１２とフレーム・バッファ基板１４が、前にフロン
ト・エンド基板１０によって提供されたプリミティブに
対して動作している間に、フロント・エンド基板１０
は、テクスチャ・マッピング基板１２およびフレーム・
バッファ１４中のパイプラインがいっぱいになるまで動
作し続け、新しいプリミティブを提供し続ける。

【００２０】フロント・エンド基板１０は、ディストリ
ビュータ・チップ３０、３個の３次元（３−Ｄ）形状ア
クセレレータ・チップ３２Ａ、３２Ｂおよび３２Ｃ、２
次元（２−Ｄ）形状アクセレレータ・チップ３４ならび
にコンセントレータ・チップ３６を含む。ディストリビ
ュータ・チップ３０は、バス１６によってホスト・コン
ピュータ１５からＸ、Ｙ、Ｚ座標データおよびカラー・
プリミティブ・データを受け取り、３−Ｄプリミティブ
・データを３−Ｄ形状アクセレレータ・チップ３２Ａ、
３２Ｂおよび３２Ｃに均等に分配する。このようにする
と、プリミティブの３つのグループが同時に操作される
ので、システムの帯域幅が増加する。データは、４０ビ
ット・バス３８Ａによって３−Ｄ形状アクセレレータ・
チップ３２Ａおよび３２Ｂに提供され、また４０ビット
・バス３８Ｂによってチップ３２Ｃに提供される。バス
３２Ａおよび３２Ｂはどちらも、６０ＭＨｚの速度でデ
ータを転送し、２個の３−Ｄ形状アクセレレータ・チッ
プをサポートするのに十分な帯域幅を提供する。２−Ｄ
プリミティブ・データは、４４ビット・バス４０によっ
て４０ＭＨｚの速度で２−Ｄ形状アクセレレータ・チッ
プ３４に提供される。

【００２１】各３−Ｄ形状アクセレレータ・チップ３２
Ａ−Ｃは、受け取ったプリミティブを画定するｘ、ｙ、
ｚ座標を対応する画面空間座標に変換し、その画面空間
座標に関するオブジェクトのＲ、Ｇ、Ｂ値およびテクス
チャのＳ、Ｔ値を決定し、プリミティブの四辺形を三角
形に圧縮解除し、各三角形を画定する三角形平面式を計
算する。各３−Ｄ形状アクセレレータ・チップ３２Ａ−
Ｃはまた、ビュー・クリッピング操作を行って、複数の
ウィンドウが表示されている場合、またはプリミティブ
の一部が表示画面２７に表されたビュー体積を超えた場
合に、得られた画像が正確に画面表示されるようにす
る。３−Ｄ形状アクセレレータ・チップ３２Ａおよび３
２Ｂおよび３２Ｃからの出力データはそれぞれ、４４ビ
ット・バス４２Ａおよび４２Ｂによって６０ＭＨｚの速
度でコンセントレータ・チップ３６に提供される。２次
元形状アクセレレータ・チップ３４も、４６ビット・バ
ス４４によって４５ＭＨｚの速度で出力データをコンセ
ントレータ・チップ３６に提供する。コンセントレータ
・チップ３６は、３−Ｄ形状アクセレレータ・チップ３
２Ａ−Ｃから受け取った３−Ｄプリミティブ出力データ
を組み合わせ、プリミティブをこれらがディストリビュ
ータ・チップ３０によって分配される前に有していた元
の順序に並べ換え、組み合わされたプリミティブ出力デ
ータをバス１８によってテクスチャ・マッピング基板１
２およびフレーム・バッファ基板１４に提供する。

【００２２】テクスチャ・マッピング基板１２は、テク
スチャ・マッピング・チップ４６と、キャッシュ・メモ
リとして配置されることが好ましいローカル・メモリ４
８を含む。本発明の好ましい実施形態では、ローカル・
メモリは、複数個のＳＤＲＡＭ（同期ダイナミック・ラ
ンダム・アクセス・メモリ）によって形成される。キャ
ッシュ・メモリ４８は、フレーム・バッファ基板１４に
レンダリングされるプリミティブと関連するテクスチャ
ＭＩＰマップ・データを記憶する。テクスチャＭＩＰマ
ップ・データは、ホスト・コンピュータ１５のメイン・
メモリ１７から、バス４０を通り、２−Ｄ形状アクセレ
レータ・チップ３４を介し、かつ２４ビット・バス２４
を通ってダウンロードされる。

【００２３】テクスチャ・マッピング・チップ４６は、
バス１８によって、表示画面２７にレンダリングされる
プリミティブを表すプリミティブ・データを逐次受け取
る。上述したように、３−Ｄ形状アクセレレータ・チッ
プ３２Ａ−Ｃによって提供されるプリミティブは、線お
よび三角形を含む。テクスチャ・マッピング基板１２
は、点や線のテクスチャ・マッピングは行わず、三角形
のプリミティブだけに動作する。三角形のプリミティブ
を表すデータは、少なくとも１つの頂点に関するｘ、
ｙ、ｚオブジェクト・ピクセル座標、少なくとも１つの
頂点のオブジェクト・カラーＲ、Ｇ、Ｂ値、少なくとも
１つの頂点に対応するテクスチャ・マップの部分のＳ、
Ｔの座標、および三角形の平面式を含む。テクスチャ・
マッピング・チップ４６は、オブジェクト・ピクセルの
ｚ座標およびオブジェクト・カラーＲ、Ｇ、Ｂ値を無視
する。テクスチャ・マッピング・チップ４６は、ｘ、ｙ
ピクセル座標を補間し、プリミティブを表す各ｘ、ｙ画
面表示ピクセルに対応するＳおよびＴ座標を補間する。
各ピクセルに関して、テクスチャ・マッピング・チップ
４６は、キャッシュ・メモリ４８からそれに対応するテ
クスチャＭＩＰの部分にアクセスし、ピクセルの合成テ
クスチャ・データを計算する。このデータは、複数のテ
クセルの加重平均を含む。

【００２４】各ピクセルのテクスチャ・データは、テク
スチャ・マッピング・チップ４６によって、５本のバス
２８によってフレーム・バッファ基板１４に提供され
る。５本のバス２８はそれぞれ、フレーム・バッファ基
板上に設けられた５個のフレーム・バッファ・コントロ
ーラ・チップ５０Ａ、５０Ｂ、５０Ｃ、５０Ｄおよび５
０Ｅに結合され、合成テクスチャ・データをフレーム・
バッファ・コントローラ・チップ５０Ａ−Ｅに並列に提
供する。フレーム・バッファ・コントローラ・チップ５
０Ａ〜Ｅはそれぞれ、関連するＶＲＡＭ（ビデオ・ラン
ダム・アクセス・メモリ）チップ５１Ａ〜Ｅのグループ
に結合される。さらに、フレーム・バッファ基板１４
は、４個のビデオ・フォーマット・チップ５２Ａ、５２
Ｂ、５２Ｃおよび５２Ｄと、ＲＡＭＤＡＣ（ランダム・
アクセス・メモリ・ディジタル・アナログ変換器）５４
を含む。フレーム・バッファ・コントローラ・チップ５
０Ａ−Ｅは、表示画面２７の異なる非重畳セグメントを
制御する。各フレーム・バッファ・コントローラ・チッ
プ５０Ａ−Ｅは、バス１８によってフロント・エンド基
板１０からプリミティブ・データを受け取り、またバス
２８によってテクスチャ・マッピング基板１２から合成
テクスチャ・マッピング・データを受け取る。フレーム
・バッファ・コントローラ・チップ５０Ａ−Ｅは、プリ
ミティブ・データを補間して、プリミティブを表すチッ
プのそれぞれのセグメントにおける画面表示ピクセル座
標、および各ピクセル座標の対応するオブジェクトＲ、
Ｂ、Ｇカラー値を計算する。合成テクスチャ・データが
テクスチャ・マッピング基板１２から提供されるこれら
のプリミティブ（すなわち、三角形）に対して、フレー
ム・バッファ・コントローラ・チップ５０Ａ−Ｅは、ピ
クセルごとに、オブジェクト・カラー値と合成テクスチ
ャ・データを組み合わせて、表示画面２７に表示される
各ピクセルの最終的なＲ、Ｇ、Ｂ値を生成する。

【００２５】オブジェクト・カラー値とテクスチャ・カ
ラー値を組み合わせる態様は、様々な方法で制御するこ
とができる。例えば、置換モードでは、オブジェクト・
カラー値をテクスチャ・カラー値と置き換えるだけで、
テクスチャ・カラー値だけをピクセルのレンダリングに
使用できる。あるいは、変調モードでは、オブジェクト
・カラー値とテクスチャ・カラー値を乗算して、ピクセ
ルの最終的なＲ、Ｇ、Ｂ値を生成することができる。さ
らに、対応するテクスチャ・カラー値をオブジェクト・
カラー値と組み合わせる態様を規定する比率を指定する
カラー制御ワードを各テクセルに関して記憶することが
できる。各ピクセルに対応しかつバス２８によってフレ
ーム・バッファ・コントローラ・チップに提供される合
成テクセル・データに関して合成カラー制御ワードを決
定でき、したがってコントローラ・チップが対応する合
成制御ワードによって指定された比率を使用して、各ピ
クセルの最終的なＲ、Ｇ、Ｂ値を決定することができ
る。

【００２６】フレーム・バッファ・コントローラ・チッ
プ５０Ａ〜Ｅによって生成された、各ピクセルのＲ、
Ｇ、Ｂ値を含む得られた画像のビデオ・データは、対応
するＶＲＡＭチップ５１Ａ〜Ｅに記憶される。ＶＲＡＭ
チップ５１Ａ〜Ｅの各グループは８個のＶＲＡＭチップ
を含み、４０個のＶＲＡＭチップがフレーム・バッファ
基板上に配置されるようになっている。ビデオ・フォー
マット・チップ５２Ａ〜Ｄはそれぞれ、１０個のＶＲＡ
Ｍチップの異なる組に接続され、それらからデータを受
け取る。ビデオ・データは、ＶＲＡＭチップ５１Ａ−Ｅ
から直列にシフト・アウトされ、それぞれ６４ビット・
バス５８Ａ、５８Ｂ、５８Ｃおよび５８Ｄによって３３
ＭＨｚの速度で４個のビデオ・フォーマット・チップ５
２Ａ、５２Ｂ、５２Ｃおよび５２Ｄに提供される。ビデ
オ・フォーマット・チップ５２Ａ−Ｄは、ＲＡＭＤＡＣ
５４によって処理できるようにビデオ・データをフォー
マットし、かつフォーマットされたデータを３２ビット
・バス６０Ａ、６０Ｂ、６０Ｃおよび６０Ｄによって３
３ＭＨｚの速度でＲＡＭＤＡＣ５４に提供する。ＲＡＭ
ＤＡＣ５４は、ディジタル・カラー・データをアナログ
Ｒ、Ｇ、Ｂカラー制御信号に変換し、各ピクセルのＲ、
Ｇ、Ｂ制御信号をアナログＲ，Ｇ，Ｂ制御ライン２９に
沿って画面表示２７に提供する。

【００２７】本発明の一実施形態では、いくつかのプリ
ミティブ・レンダリング・タスクを複数のプリミティブ
上で並行して実行できるように、テクスチャ・マッピン
グ基板１２とフレーム・バッファ基板１４上のハードウ
ェアを複製し、それによってシステムの帯域幅を増加さ
せる。そのような本発明の他の実施形態の例を図２に示
す。図２はいくつかのハードウェアが複製された本発明
のコンピュータ・グラフィックス・システムのブロック
図である。図２のシステムは、４個の３−Ｄ形状アクセ
レレータ・チップ３２Ａ、３２Ｂ、３２Ｃおよび３２
Ｄ、それぞれキャッシュ・メモリ４８Ａおよび４８Ｂと
関連した２個のテクスチャ・マッピング・チップ４６Ａ
および４６Ｂ、およびそれぞれＶＲＡＭチップ５１Ａ−
Ｊのグループと関連した１０個のフレーム・バッファ・
コントローラ・チップ５０Ａ〜Ｊを含む。図２のシステ
ムの動作は、上述の図１のシステムの動作と同じであ
る。図２の実施形態のハードウェアの複製では、いくつ
かのプリミティブ・レンダリング動作を複数のプリミテ
ィブ上で並列に実行できるので、システムの帯域幅が増
加する。

【００２８】形状アクセレレータ３２Ａ、３２Ｂおよび
３２Ｃを表わす簡単化したブロック図を図３に示す。ホ
スト・コンピュータ１５からのプリミティブ・データ
は、入力ＦＩＦＯ１００を介して、第１の頂点ＲＡＭ
（バッファ０）１０２と第２の頂点ＲＡＭ（バッファ
１）１０４とを含むダブルバッファ頂点ＲＡＭに供給さ
れる。形状アクセレレータは、パイプライン構成中に別
個の２個のプロセッサを含む。左側スタック１１０は、
クリップ・コード論理１１２、レジスタ・ファイル１１
４、マルチプレクサ１１６、浮動小数点ＡＬＵ１１８、
および浮動小数点マルチプレクサ１２０を含む。左側ス
タック１１０の動作は、左側スタック制御ユニット１２
２によって制御される。左側スタック１１０からの結果
は、第１のプリミティブＲＡＭ（バッファ０）１３２と
第２のプリミティブＲＡＭ（バッファ１）１３４とを含
むダブルバッファ・プリミティブＲＡＭを介して、右側
スタック１３０に供給される。右側スタックは、カラー
・クランパ／コンパレータ１３８、レジスタ・ファイル
１４０、マルチプレクサ１４２、浮動小数点ＡＬＵ１４
４、浮動小数点マルチプレクサ１４６、および浮動小数
点分割／平方根ユニット１４８を含む。右側スタック１
３０からの結果は、出力ＦＩＦＯ１５０を介して、テク
スチャ・マッピング基板１２およびフレーム・バッファ
基板１４（図１参照）に供給される。右側スタック１３
０の動作は、ライティング、クリッピング、および平面
式生成論理を含む右側スタック制御ユニット１５２によ
って制御される。スタック制御ユニットは階層的に設計
されており、各ユニットが高レベル・ディスパッチャと
スタックの様々な機能用の複数の低レベルコントローラ
を含む。ハンドシェーキング制御ユニット１０７は、左
側スタック制御ユニット１２２と右側スタック制御ユニ
ット１５２の間の対話を制御する。クリッピング・パラ
メータおよびライティング・パラメータは、ホスト・コ
ンピュータ１５によってクリッピング／ライティングＲ
ＡＭ１５４に供給される。

【００２９】形状アクセレレータは、変換、四辺形と三
角形の圧縮解除、ライティング（またはシェーディン
グ）、クリッピング、およびランダムに配向し画定され
た四辺形（クワッド）、三角形およびベクトルの平面式
（またはスロープ）計算を実行する。出力は、ピクセル
・データにレンダリングするためにフレーム・バッファ
基板１４内のスキャン変換器に供給され、かつ、ピクセ
ル毎のテクスチャ・カラー値を生成するためにテクスチ
ャ・マッピング基板１２に供給される。

【００３０】図３の例では、サイズおよびコストを制限
するために右側スタック１３０だけが分割器を含む。右
側スタック１３０は分割器を含み、左側スタックは分割
器を含まないので、形状アクセレレータの機能性の区分
化は、左側スタック１１０が、変換、部分スロープ計
算、クリップ・チェック、圧縮解除、およびライティン
グの事前計算を実行することである。右側スタック１３
０は、ライティング、クリッピング、および平面式計算
を実行する。動作の基本的な流れは、プリミティブ・デ
ータをホスト・コンピュータ１５から入力ＦＩＦＯ１０
０に入れることである。プリミティブ・データは、頂点
ＲＡＭバッファ１０２および１０４の一方に入れられ
る。左側スタック１１０は、変換、圧縮解除、部分スロ
ープ計算を実行し、その結果をローカル・バス１２９を
介してプリミティブＲＡＭバッファ１３２および１３４
内に入れる。左側スタック１１０がプリミティブに対し
てその動作を完了すると、そのコントローラ１２２は、
ハンドシェーキング制御ユニット１０７を介して、右側
スタック１３０のコントローラ１５２にプリミティブに
対する動作を開始するように告知する。次いで、左側ス
タック１１０は、次のプリミティブに対する作業を開始
できる。同時に、右側スタック１３０は、プリミティブ
ＲＡＭバッファ内にあるプリミティブに対して、ライテ
ィング、クリッピング（必要な場合）、および平面式計
算を実行する。他の実施形態では、左側スタック１１０
と右側スタック１３０はどちらも、分割器を含む同一の
ハードウェアを含む。この構成では、機能性は、各スタ
ックが異なるプリミティブに対して同じ動作を実行する
ように区分化される。

【００３１】次に、図３および図４を参照して、本発明
の形状アクセレレータ内でクリッピング・プリプロセシ
ングを実行する回路の構造について詳細に説明する。ク
リップ・コード論理１１２は、シーケンシャル・ディジ
タル・クリッピング・プリプロセシング回路であり、出
力バス１２９を介して左側スタック１１０の出力ポート
に動作可能に接続された入力ポートと、クリップ・コー
ド・バス１１３に動作可能に接続された出力ポートとを
有する。トリビアル受容出力線１０９とトリビアル拒否
出力線１１１は、ハンドシェーキング制御ユニット１０
７の入力に供給され、トリビアル拒否出力線１１１は、
左側スタック制御ユニット１２２の入力にも供給され
る。

【００３２】クリッピング・プリプロセシング回路は、
最大クリッピング・エクステント・レジスタ２００、ク
リッピング頂点座標レジスタ２０２、および最小クリッ
ピング・エクステント・レジスタ２０４を含む。これら
はそれぞれ左側スタック１１０のローカル・バス１２９
に動作可能に接続された入力ポートを有する。第１の浮
動小数点比較器２０６は、頂点座標レジスタ２０２の出
力ポートから第２のレジスタ出力バス２０３に動作可能
に接続された第１の入力ポートと、最大クリッピング・
エクステント・レジスタ２００の出力ポートから第１の
レジスタ出力バス２０１に動作可能に接続された第２の
入力ポートとを有する。第２の浮動小数点比較器２０８
は、第２のレジスタ出力バス２０３に動作可能に接続さ
れた第１の入力ポートと、最小クリッピング・エクステ
ント・レジスタ２０４の出力ポートから第３のレジスタ
出力バス２０５に動作可能に接続された第２の入力ポー
トとを有する。

【００３３】浮動小数点比較器２０６、２０８は、それ
ぞれ受け取った２つの浮動小数点数を比較し、どちらが
大きいかを示す信号を提供する。特に、第１の浮動小数
点比較器２０６は、頂点座標レジスタ２０２から受け取
った値が最大レジスタ２００から受け取った値よりも大
きい場合に、最大出力線２１０に論理ハイ信号（２進数
１）を提供する。反対に、第２の浮動小数点比較器２０
８は、頂点座標レジスタ２０２から受け取った値が最小
レジスタ２０４から受け取った値よりも小さい場合に、
最小出力線２１２に論理ハイ信号を提供する。

【００３４】浮動小数点比較器は、２つの３２ビットＩ
ＥＥＥ−７５４標準浮動小数点フォーマット数に対して
動作する。このフォーマットでの最上位ビットは、１が
その数が負であることを示し、０がその数が正であるこ
とを示す符号ビットである。次の８つの最上位ビットは
指数部であり、最後の２３ビットは仮数部である。

【００３５】比較器は、符号付きの値に対して動作する
ために、追加の回路を有する絶対値比較器として実施さ
れる。特に、図５も参照すると、第２の比較器２０８
は、頂点座標レジスタ２０２の出力ポートからの第２の
出力バス２０３に動作可能に接続された第１の入力ポー
トを有する絶対値比較器２１３を含む。絶対値比較器２
１３は、最小クリッピング・エクステント・レジスタ２
０４の出力ポートからの第３の出力バス２０５に動作可
能に接続された第２の入力ポートを有する。

【００３６】絶対値比較器２１３は、まず、その２つの
入力ポートで受け取った数をそれらの符号ビットをスワ
ッピングすることによって修正し、次いで第１の出力Ｎ
ＤＤ０および第２の出力ＮＣＤ０上で信号を生成する絶
対値の比較を行う。第１の出力ＮＤＤ０上の論理ハイ出
力は２つの数が等しいことを示し、論理ロー出力はそれ
らが等しくないことを示す。第１の出力ＮＤＤ０上の論
理ロー出力と結合する第２の出力ＮＣＤ０上の論理ハイ
出力は、第１の入力ポートからの修正された数が、第２
の入力ポートからの修正された数よりも大きいことを示
す。２つの出力ＮＤＤ０および出力ＮＣＤ０は、比較器
出力調整回路２１４に提供される。

【００３７】図６も参照すると、比較器出力調整回路２
１４は、頂点座標レジスタ２０２からの符号ビット（符
号Ａ）に応答する第１の入力と、最小クリッピング・エ
クステント・レジスタ２０４からの符号ビット（符号
Ｂ）に応答する第２の入力と、絶対値比較器２１３の第
１の出力ＮＤＤ０の反転出力に応答する第３の入力とを
有するＡＮＤゲート２１６を含む。ＡＮＤゲートの出力
は、ＮＣＤ０に応答する第１のデータ入力とＮＣＤ０の
反転出力に応答する第２のデータ入力とを有するマルチ
プレクサ２１８の選択入力に動作可能に接続される。マ
ルチプレクサ２１８は、比較器出力調整回路２１４の出
力の役目をするデータ出力ＳＮＣＤ０を有する。排他的
ＮＯＲゲート２１５は、データ出力ＳＮＣＤ０に動作可
能に接続された第１の入力と、絶対値比較器２１３の第
１の出力ＮＤＤ０に動作可能に接続された第２の入力と
を有する。排他的ＮＯＲゲート２１５の出力は、第２の
比較器２０８の最小出力線２１２の役目をする。第１の
比較器２０６は、排他的ＮＯＲゲート２１５を含まない
点を除いて、第２の比較器と同じである。その代わり、
マルチプレクサのデータ出力ＳＮＣＤ０が最大出力２１
０として使用される。

【００３８】再び図３および図４を参照すると、第１の
比較器２０６からの最大出力線２１０および第２の比較
器２０８からの最小出力線２１２はそれぞれ、一連の各
頂点クリップ・コード・シフト・レジスタ２２０、２４
４、２４６、２４８のそれぞれの並列入力線に動作可能
に接続される。プリプロセシング回路１１２は、２つま
たはそれ以上のシフト・レジスタを含み、シフト・レジ
スタの個数はプリプロセシング回路によって処理される
頂点の個数に対応する。この例示的な実施形態では、４
つのシフト・レジスタが備えられているが、第２のシフ
ト・レジスタ２４４、第３のシフト・レジスタ２４６、
および第４のシフト・レジスタ２４８は構造的に第１の
シフト・レジスタ２２０と同じであるので、第１のシフ
ト・レジスタ２２０についてのみ詳細に説明する。

【００３９】第１の頂点クリップ・コード・シフト・レ
ジスタ２２０は、一連の単一ビット・メモリ・セルを構
成するシフト・レジスタ記憶要素を含む。この実施形態
は３次元座標空間に対して動作するので、この実施形態
には６個のメモリ・セル２３２、２３４、２３６、２３
８、２４０、２４２がある。この回路はまた、他の種類
の座標空間を使用して動作するように構成できるが、そ
の場合異なる個数のメモリ・セルを使用することにな
る。

【００４０】第１の頂点クリップ・コード・シフト・レ
ジスタ２２０は、第１の頂点ロード制御線２２４、第１
のセル２３２用の第１の並列入力線２２６、第２のセル
２３４用の第２の並列入力線２２８を有する。第１の並
列入力線２２６は最小出力線２１２に動作可能に接続さ
れ、第２の並列入力線２２８は最大出力線２１０に接続
される。頂点ロード制御線２２４は、左側スタック制御
ユニット１２２によって駆動される。

【００４１】メモリ・セル２３２、２３４、２３６、２
３８、２４０、２４２は、２つの要素によってそれらの
内容をシフトするように接続され、２ビット並列ロード
を同時に実行する。特に、頂点ロード制御線２２４上で
ロード信号を受け取ると、第１のメモリ・セル２３２の
内容は第３のメモリ・セル２３６にシフトされ、一方、
第２のメモリ・セル２３４の内容は第４のメモリ・セル
２３８にシフトされる。同様に、第３のメモリ・セル２
３６の内容は第５のメモリ・セル２４０にシフトされ、
一方、第４のメモリ・セル２３８の内容は第６のメモリ
・セル２４２にシフトされる。同時に、最小出力線２１
２上の信号は第１のメモリ・セル内に並列にロードさ
れ、最大出力線２１０上の信号は第２のメモリ・セル内
に並列にロードされる。第２のシフト・レジスタ２４
４、第３のシフト・レジスタ２４６、および第４のシフ
ト・レジスタ２４８はそれぞれ、それらの別個の頂点ロ
ード制御入力線２４５、２４７、２４９の制御下で同様
に独立して動作する。

【００４２】シフト・レジスタ２２０、２４４、２４
６、２４８は、受容／拒否回路２５０の異なる入力に動
作可能に接続される並列出力を有する。受容／拒否回路
２５０は、使用可能なすべてのシフト・レジスタ内のす
べてのビットが０である場合に、トリビアル受容線１０
９にトリビアル受容信号をアサートし、すべてのシフト
・レジスタ内の同じビットが１にセットされている場合
に、トリビアル拒否線１１１にトリビアル拒否信号をア
サートする。

【００４３】図４および図８を参照すると、受容／拒否
回路２５０はトリビアル受容回路２５１を含む。トリビ
アル受容回路２５１は、第１のシフト・レジスタ２２０
の並列出力からの６つの信号線に動作可能に接続された
６つの入力線を有する第１のＯＲゲート２５２を含む。
同様に、第２のＯＲゲート２５４、第３のＯＲゲート２
５６、および第４のＯＲゲート２５８はそれぞれ、第２
のシフト・レジスタ２４４、第３のシフト・レジスタ２
４６および第４のシフト・レジスタ２４８の６つの出力
線にそれぞれ動作可能に接続された６つの入力線を有す
る。第１のＯＲゲート、第２のＯＲゲート、第３のＯＲ
ゲート、および第４のＯＲゲートはそれぞれ、第１のＮ
ＡＮＤゲート２７２、第２のＮＡＮＤゲート２７４、第
３のＮＡＮＤゲート２７６、第４のＮＡＮＤゲート２７
８の第１の入力線に動作可能に接続される。これらのＮ
ＡＮＤゲートはまた、第１の頂点使用可能線２６２、第
２の頂点使用可能線２６４、第３の頂点使用可能線２６
６、および第４の頂点使用可能線２６８に動作可能に接
続された第２の入力線を有する。４つのＮＡＮＤゲート
は、出力ＮＡＮＤゲート２８０の４つの入力のうちの１
つの入力に動作可能に接続された出力線を有する。ＮＡ
ＮＤゲートの出力線は、トリビアル受容出力１０９の役
目をする。

【００４４】図４および図９を参照すると、受容／拒否
回路２５０はトリビアル拒否回路３５０も含む。この回
路は、第１のＮＯＲゲート３５２、第２のＮＯＲゲート
３５４、第３のＮＯＲゲート３５６、第４のＮＯＲゲー
ト３５８、第５のＮＯＲゲート３６０、および第６のＮ
ＯＲゲート３６２を含むＮＯＲゲートの第１のバンクを
含む。これらのＮＯＲゲートはそれぞれ、第１のシフト
・レジスタ２２０の出力線のうちの１つの出力線に動作
可能に接続された第１の入力線を有し、またそれぞれ第
１の頂点使用可能線２６２の反転出力に動作可能に接続
された第２の入力線を有する。同様にして、第１のＮＯ
Ｒゲート３６４、第２のＮＯＲゲート３６６、第３のＮ
ＯＲゲート３６８、第４のＮＯＲゲート３７０、第５の
ＮＯＲゲート３７２、および第６のＮＯＲゲート３７４
を含むＮＯＲゲートの第２のバンクは、第２のシフト・
レジスタ２４４の出力および第２の頂点使用可能線２６
４の反転出力に動作可能に接続される。さらに、ＮＯＲ
ゲート３７６、３７８、３８０、３８２、３８４、３８
６の第３のバンクは、第３のシフト・レジスタ２４６の
出力および第３の頂点使用可能線２６６の反転出力に動
作可能に接続され、ＮＯＲゲート３８８、３９０、３９
２、３９４、３９６、３９８の第４のバンクは、第４の
シフト・レジスタ２４８の出力線および第４の頂点使用
可能線２６８の反転出力に動作可能に接続される。

【００４５】各バンク内の第１のＮＯＲゲート３５２、
３６４、３７６、３８８（すなわちその対応するシフト
・レジスタの第１のメモリ・セルの出力線に動作可能に
接続された入力線を有するＮＯＲゲート）の出力線は、
第１の４入力ＮＯＲゲート４００の入力線のうちの１つ
の入力線に動作可能に接続される。同様に、各バンクの
第２のＮＯＲゲート３５４、３６６、３７８、３９０の
出力線は、第２の４入力ＮＯＲゲート４０２の入力線の
うちの４つの入力に動作可能に接続される。各バンクの
第３のＮＯＲゲート、第４のＮＯＲゲート、および第５
のＮＯＲゲートも、第３の４入力ＮＯＲゲート、第４の
４入力ＮＯＲゲート、および第５の４入力ＮＯＲゲート
（図示せず）に動作可能に接続された出力線を有する。
各バンク内の第６のＮＯＲゲート３６２、３７４、３８
６、３９８は、第６の４入力ＮＯＲゲート４１０の１つ
の入力線に動作可能に接続された出力線を有する。第１
の４入力ＮＯＲゲート、第２の４入力ＮＯＲゲート、第
３の４入力ＮＯＲゲート、第４の４入力ＮＯＲゲート、
第５の４入力ＮＯＲゲート、および第６の４入力ＮＯＲ
ゲートの出力はそれぞれ、６入力ＯＲゲート４１２の１
つの入力線に動作可能に接続される。この６入力ＯＲゲ
ートの出力は、トリビアル拒否出力線１１１の役目をす
る。

【００４６】動作に際して、図３〜１０を参照すると、
クリッピング・プリプロセシング回路１１２は、左側ス
タック１１０からクリップすべきプリミティブの各頂点
のクリッピング・エクステントと変換された座標を受け
取る。クリッピング・エクステントは、プリミティブの
各座標の最大値と最小値を含む。例えば、３次元座標の
場合、これらのエクステントは、ｘの最小値ｘmin 、ｘ
の最大値ｘmax 、ｙの最小値ｙmin 、ｙの最大値ｙmax
、ｚの最小値ｚmin 、およびｚの最大値ｚmaxを含む。

【００４７】左側スタック１１０内のプリミティブの第
１の頂点に関して変換動作が終了し、プリミティブの第
１の頂点の変換された第１の座標（例えばｘ座標）が得
られたらクリッピング・プリプロセシング３００を開始
する（ステップ３０２）。クリッピング・プリプロセシ
ングの進行中に、左側スタック１１０が変換動作を終了
する。

【００４８】また、クリッピング・プリプロセシングの
およその開始時に、左側スタック制御ユニット１２２
は、プリミティブ内の頂点の数に等しい数のいくつかの
頂点使用可能線２６２、２６４、２６６、２６８に使用
可能信号を提供する（ステップ３０４）。線セグメント
の場合、第１の頂点使用可能信号と第２の頂点使用可能
信号をアサートする。三角形の場合、第１の頂点使用可
能信号、第２の頂点使用可能信号、および第３の頂点使
用可能信号をアサートする。四辺形の場合、４つの頂点
使用可能線上の４つの信号すべてをアサートする。この
実施形態では、ポイント・プリミティブがサポートされ
ていないが、そのようなプリミティブは、単一の使用可
能信号を使用可能にすることによって対処できる。ベク
トルの場合は、４つのうち２つの頂点使用可能線上の信
号の任意の組合せをアサートできる。回路は、任意の数
の頂点を有するプリミティブを処理できるように、任意
の数の頂点使用可能線および関連する回路を含むことが
できる。

【００４９】パースペクティブが使用可能である場合、
次いで左側スタック１１０は、浮動小数点マルチプレク
サ１２０を使用して、変換された頂点に関するパースペ
クティブ係数Ｗによって、プリミティブの第１の頂点の
第１の座標に関する最大クリップ・エクステントおよび
最小クリップ・エクステントを乗算することによってそ
れらを修正する（ステップ３０６）。パースペクティブ
・モードが使用可能である場合、その側面が一定のデカ
ルト座標を有しない特性を有するビュー体積が切頭角錐
になるので、この修正が必要となる。したがって、パー
スペクティブ・モードでは、最大クリップ・エクステン
トおよび最小クリップ・エクステントは、プリミティブ
の各頂点で異なる。

【００５０】任意選択の修正ステップ３０６の後、プリ
ミティブの第１の頂点の第１の座標（例えばｘ座標）を
クリップ比較レジスタ２０２内にロードし、この第１の
座標の最小クリップ・エクステントを最小クリップ・エ
クステント・レジスタ２０４内にロードし、この第１の
座標の最大クリップ・エクステントを最大クリップ・エ
クステント・レジスタ２００内にロードする（ステップ
３０８）。第１の浮動小数点比較器２０６および第２の
浮動小数点比較器２０８は、これらの値を比較し、第１
の比較器２０６が最大フラグ・ビットを生成し、一方、
第２の比較器２０８が最小フラグ・ビットを生成する。
これらの値が安定したら、左側スタック制御ユニット１
２２は、頂点ロード制御線２２４上に信号をアサートす
ることによって、第１のシフト・レジスタ２２０の第１
のセル２３２内に最小フラグ・ビットをロードし、第１
のシフト・レジスタ２２０の第２のセル２３４内に最大
フラグ・ビットをロードする（ステップ３１０）。頂点
の単一の座標に関するこのようなフラグ・ビットの対は
「クリップ・サブコード」と呼ばれる。同時に、シフト
・レジスタは、２つのセルによってその内容の残りをシ
フトする。

【００５１】次に、頂点に関する座標が残っている場合
（ステップ３１２の「ＮＯ」ブランチ）、クリップ・エ
クステントを修正するステップ（ステップ３０６）、ク
リップ・エクステント内に座標をロードするステップ
（ステップ３０８）、およびクリップ・サブコードを生
成、ロードおよびシフトするステップ（ステップ３１
０）を、第１の頂点の残りの座標について繰り返す。第
１の頂点に関するすべてのクリップ・サブコードが生
成、記憶されており（ステップ３１２の「ＹＥＳ」ブラ
ンチ）、かつプリミティブ内に頂点が残っている場合
（ステップ３１６の「ＮＯ」ブランチ）、上述のステッ
プを繰り返して、残りの頂点の各座標に関するサブコー
ドを生成する。

【００５２】プリミティブ内のすべての頂点に関してサ
ブコードが生成、記憶されている場合（ステップ３１６
の「ＹＥＳ」ブランチ）、受容／拒否回路２５０は、そ
れぞれトリビアル受容出力線１０９上およびトリビアル
拒否出力線１１１上にトリビアル受容信号およびトリビ
アル拒否信号を生成する（ステップ３１８）。プリミテ
ィブがトリビアル拒否またはトリビアル受容されない場
合は、第１のシフト・レジスタ２２０、第２のシフト・
レジスタ２４４、第３のシフト・レジスタ２４６、およ
び第４のシフト・レジスタ２４８に記憶されるクリップ
・コードは、クリップ・コード・バス１１３によって右
側スタック１３０に転送され（ステップ３２２）、プリ
ミティブのプリプロセシングが完了する（ステップ３２
４）。頂点がトリビアル拒否かまたはトリビアル受容さ
れる場合は、クリップ・コードは転送されない。

【００５３】シフト・レジスタ内のデータの転送を図７
に示す。特に、頂点の最小ｘフラグおよび最大ｘフラグ
は、まず第１のメモリ・セル２３２内および第２のメモ
リ・セル２３４内にそれぞれ記憶される。次いでフラグ
は、それぞれ第３のメモリ・セル２３６および第４のメ
モリ・セル２３８へ２だけシフトされる。一方、ｙクリ
ップ・コードは、それぞれ第１のメモリ・セル内および
第２のメモリ・セル内に挿入される。次に、ｘクリップ
・コードは再び、今度は第３のメモリ・セルおよび第４
のメモリ・セルから第５のメモリ・セル２４０および第
６のメモリ・セル２４２にそれぞれ転送され、ｙクリッ
プ・コードは、それぞれ第１のメモリ・セルおよび第２
のメモリ・セルから第３のメモリ・セルおよび第４のメ
モリ・セルに転送され、ｚクリップ・コードは、第１の
メモリ・セルおよび第２のメモリ・セル内にロードされ
る。

【００５４】サブコードをこのようにシフトすることに
よって、各座標に関するクリップ・サブコードを含むク
リップ・コード・ワードをシフト・レジスタ内にアセン
ブルする。座標に関するクリップ・サブコードはすべて
１つの大きい組合せ回路内で同時に生成でき、シフト・
レジスタは不要になることに留意されたい。この回路は
より大きい集積回路面積を必要とするので、この実施形
態ではこれは行わない。さらに、残りの頂点に関して変
換計算を実行する際に、連続的な方法で左側スタック１
１０による変換計算から頂点座標が得られるので、クリ
ッピング・プリプロセッサは、座標に対して同時に動作
する必要がない。

【００５５】トリビアル拒否出力線１１１は、左側スタ
ック制御ユニット１２２の入力に動作可能に接続され
る。トリビアル拒否信号をアサートすると、プリミティ
ブに関する圧縮解除および部分スロープ計算が、左側ス
タック制御ユニット１２２によって、例えば左側スタッ
ク１１０に対して使用可能入力をアサート解除すること
によって直ちに停止する。また、この信号をアサートす
ると、左側スタック制御ユニット１２２が左側スタック
１１０からプリミティブＲＡＭバッファ１３２、１３４
のうちの一方へ転送されたプリミティブに関するデータ
を検証するのが防止され、したがって拒否されたプリミ
ティブ頂点データが右側スタック１３０へ転送されるの
が効率的に防止される。これにより、左側スタック１１
０および右側スタック１３０が、圧縮解除、部分スロー
プ計算、クリッピング、ライティング、および全く表示
されない頂点データに関するその他の計算を実行する手
間が省ける。その結果、どちらのスタックもより効率的
に動作できる。

【００５６】トリビアル拒否出力線１１１も、ハンドシ
ェーキング制御ユニット１０７の入力に動作可能に接続
される。ハンドシェーキング制御装置は、この線に応答
して、トリビアル拒否線の状態を示すトリビアル拒否フ
ラグを、内部レジスタを介して右側スタック制御ユニッ
ト１５２に提供する。右側スタック制御ユニット１５２
は、そのプリミティブが一連のプリミティブまたはプリ
ミティブの「チャック」のうちの最後の１つである場合
にこのフラグを使用して、そのプリミティブに送るパラ
メータがない場合でも、チャック終端の指示をコンセン
トレータに送るかどうか判断する。チャック内の最後の
プリミティブがクリッピング領域の外側にある場合にこ
の指示を送ると、コンセントレータがプリミティブ・デ
ータの流れと同期したままになる。

【００５７】クリップ・コード・バス１１３は、右側ス
タック制御ユニット１５２の入力に直接動作可能に接続
される。トリビアル受容線１０９は、ハンドシェーキン
グ制御ユニット１０７の入力に動作可能に接続される。
ハンドシェーキング制御ユニット１０７は、この線に応
答して、トリビアル受容線の状態を示すトリビアル受容
フラグを、内部レジスタを介して右側スタック制御ユニ
ット１５２に提供する。トリビアル受容フラグおよびク
リップ・コードは、右側スタックの一部として実施され
るクリッピング・プロセッサによって使用される。この
クリッピング・プロセッサは、一時記憶用のクリッピン
グ／ライティングＲＡＭ１５４を使用し、I.E.Sutherla
ndおよびG.W.hodgman が「Reentrant Polygon Clippinn
g 」ＣＡＣＭ、１７（１）、１９７４年１月、３４−３
２に記載した方法など、周知のクリッピング方法を適用
できる。

【００５８】右側スタック制御ユニット１５２は、トリ
ビアル受容フラグのアサートされた状態に応答して、ク
リッピング・プロセッサを使用可能にするのを止める。
これは、トリビアル受容フラグのアサートは、プリミテ
ィブがクリップ体積内に完全に入ることを示すために行
われ、したがってそれに対してクリッピング処理を実行
する必要はない。事前受容されたプリミティブに関して
クリッピング・プロセッサを使用可能にするのを止める
ことによって、右側スタック１３０は、他の動作を自由
に実行できるようになる。

【００５９】トリビアル受容出力線１０９上のトリビア
ル受容信号とトリビアル拒否出力線１１１上のトリビア
ル拒否信号のどちらにもアサートしない場合、クリッピ
ング・プロセッサは、プリミティブに対してクリッピン
グ動作を実行する。クリップ・コード論理１１２はすべ
ての拒否可能なプリミティブをトリビアル拒否しないの
で、これらの動作の結果さらに表示されないプリミティ
ブが生じる。クリップ・コード論理１１２がすべての拒
否可能なプリミティブをトリビアル拒否しない理由は、
図１１に示す３次元クリップ領域４２０を参照すればよ
り容易に理解できよう。まず、すべての頂点が、最小値
ｘ座標ｘmin と最大ｘ座標ｘmax の間にｘ座標を有し、
最小値ｙ座標ｙmin と最大ｙ座標ｙmax の間にｙ座標を
有し、最小値ｚ座標ｚmin と最大ｚ座標ｚmax の間にｚ
座標を有するプリミティブについて考える。これらの頂
点はすべてクリップ領域内に入るので、プリミティブ全
体はクリップ領域内に必ず入る。これは、トリビアル受
容状態に対応する。

【００６０】一方、トリビアル拒否の場合には、すべて
のプリミティブの頂点は、クリップ領域の外側の６つの
半空間のいずれか１つの半空間内に必ずある。これらの
半空間は、頂点のｘ座標がｘmin より下にある空間、ｘ
座標がｘmax より上にある空間、ｙ座標がｙmin より下
にある空間、ｙ座標がｙmax より上にある空間、ｚ座標
がｚmin より下にある空間、ｚ座標がｘmax より上にあ
る空間を含む。プリミティブは、これらの半空間のうち
の複数の半空間内にその頂点を有することができるが、
まだ全体的にクリッピング領域の外側にある。例えば、
三角形プリミティブ４２２は、ｘ座標がｘmax より上に
ある半空間内に２つの頂点４２４、４２６と、その体積
中にない頂点４２８とを有することができるが、ｙ座標
がｙmaxより上にある半空間内に挿入される。クリッピ
ング・プリプロセッサ１１２は、このプリミティブよう
なプリミティブを除去せず、スタック１１０、１３０は
どちらもそれに対してより多くの処理を実行し、その後
右側スタック１３０内のクリッピング・プリプロセッサ
がそれを表示する必要がないと決定する。しかしなが
ら、結局、多くの場合、クリッピング・プリプロセシン
グではさらに、処理の速度が大幅に上がり、したがって
性能の全体的な改善が得られる。さらに、クリッピング
・プリプロセッサはクリップコードを生成するので、ク
リッピングを実行する場合にクリッピング・プリプロセ
ッサはそれらを再計算する必要がない。クリップコード
は、クリッピング・プリプロセッサがどの頂点をクリッ
プするかを決定するのを助ける。

【００６１】上記の回路はまた、多角形および三角形ス
トリップを処理するように作成することができる。ポリ
ラインは、一連の頂点によって画定される終端間線の連
続で構成されるプリミティブである。ポリラインの頂点
を受容するたびに、新しいセグメントがポリライン中に
画定され、次いでクリッピング・プリプロセッサを動作
させて、このセグメントがトリビアル受容またはトリビ
アル拒否できるかを判定する。この動作は、新しい頂点
に関する座標を受容するたびに、２つのシフト・レジス
タを交互に使用することによって行う。一方のシフト・
レジスタは、新しい頂点に関するクリップ・コードを受
容し、他方のシフト・レジスタには最後の頂点からのク
リップ・コードだけが残り、次いで新たに画定されたセ
グメントに関するトリビアル受容信号およびトリビアル
拒否信号がこれらのクリップ・コードから生成される。

【００６２】三角形ストリップは、一連の頂点によって
画定される隣接する三角形の連続で構成されるプリミテ
ィブである。第１の三角形が三角形ストリップ内に画定
されると、他の頂点は、受容されるたびに、受容された
最後の２つの頂点とともに新しい三角形を画定する。こ
れらの頂点は、クリップ・コード・プリプロセッサが２
つではなく３つのシフト・レジスタを交互に使用する点
を除いて、ポリラインの場合とまったく同様にして処理
される。

【００６３】本明細書で図示説明した回路は単なる例と
して挙げたものである。例えば、ゲート・レベルに直接
に設計され、Ｓｙｎｏｐｓｙｓが市販している論理合成
ソフトウェアを使用した大規模カスタム集積回路で、回
路を実現することが好ましい。論理合成ソフトウェア
は、Ｖｅｒａｌｏｇなどの高水準言語で書かれた回路記
述を最適化し、論理ゲートに変換する。５ボルトで動作
する１ミクロンＦＥＴを作成するＣＭＯＳプロセス、
３．３ボルトで動作する０．６ミクロン描画ゲート長デ
バイスを作成するＣＭＯＳプロセス、あるいはディジタ
ル回路を実現する任意のその他適切なプロセスを使用し
て、回路を実現してもよい。論理合成ソフトウェアへの
入力は、構造的というよりも機能的なものであるので、
論理合成ソフトウェアによって生成される実際の回路
は、本明細書で開示したものと異なるものであることも
ある。

【００６４】以上本発明の好ましい実施形態について図
示説明したが、添付の図面によって規定されているよう
に、本発明の範囲から逸脱することなく、本発明に様々
な変更および修正を加えることができることが、当業者
には明らかであろう。なお、本発明による実施態様を列
挙すると、概ね以下の通りである。

【００６５】(1) 頂点データ入力と制御入力とを有
し、かつその頂点データ入力からのプリミティブ頂点デ
ータに基づきかつその制御入力の制御下で、クリップ領
域に対して関してプリミティブをクリップするように構
成配置されるクリッピング・プロセッサを含むグラフィ
ックス・アクセレレータで使用するためのグラフィック
ス処理回路において、クリッピング・プロセッサの頂点
データ入力に動作可能に接続された頂点入力データ・パ
ス（１２９）と、頂点入力データ・パスに動作可能に接
続された頂点データ入力と、クリッピング・プロセッサ
の制御入力に動作可能に接続された制御出力（１０９、
１１１）とを有するクリッピング・プリプロセッサ回路
（１１２）とを備えており、クリッピング・プリプロセ
ッサが、頂点入力データ・パスからのプリミティブ頂点
データとクリップ領域の間の関係の評価を行い、この評
価に基づいて制御出力に信号をもたらすように構成配置
される装置。

【００６６】(2) クリッピング・プリプロセッサがｘ
座標プリプロセシング回路、ｙ座標プリプロセシング回
路、およびｚ座標プリプロセシング回路を含み、かつｘ
座標プリプロセシング回路、ｙ座標プリプロセシング回
路、およびｚ座標プリプロセシング回路がそれぞれシフ
ト・レジスタ内にメモリ・セルを含みかつメモリ・セル
の出力に動作可能に接続された組合せ論理回路を含むこ
とを特徴とする、上記(1) に記載の装置。

【００６７】(3) クリッピング・プリプロセッサ回路
が、頂点入力データ・パスに動作可能に接続された頂点
座標レジスタと、頂点入力データ・パスに動作可能に接
続されたウィンドウ・エッジ座標レジスタと、頂点座標
レジスタの出力に動作可能に接続された第１の入力とウ
ィンドウ・エッジ座標レジスタの出力に動作可能に接続
された第２の入力とを有し、かつ比較出力を有する比較
器と、比較出力に動作可能に接続された複数の入力を有
するマッチング回路とを含むことを特徴とする、上記
(1) に記載の装置。

【００６８】(4) クリッピング・プリプロセッサ回路
がトリビアル受容出力とトリビアル拒否出力とを有する
ことを特徴とする、上記(1) に記載の装置。

【００６９】(5) さらにクリッピング・プリプロセッ
サとクリッピング・プロセッサの間に動作可能に接続さ
れたクリップ・コード・バスを含むことを特徴とする、
上記(1) に記載の装置。

【００７０】(6) クリップ領域の境界の外側にある座
標だけを有する第１のプリミティブの定義から表示パラ
メータを生成するステップと、生成ステップと同時に実
行される、プリミティブの座標がすべてクリップ領域の
境界の外側にあるかどうか判定するステップと、プリミ
ティブの座標がすべてクリップ領域の境界の外側にある
と判定ステップが判定した場合に、判定ステップの結果
に応答して生成ステップを停止するステップとを含むグ
ラフィックス処理方法。

【００７１】(7) さらに、プリミティブの座標がすべ
てクリップ領域の境界の外側にあると判定ステップが判
定した場合に、判定ステップの結果に応答してプリミテ
ィブの表示パラメータを第２のグラフィックス・プロセ
ッサ部分に転送することを抑制するステップを含み、さ
らに、第１のプリミティブと異なりかつまたクリップ領
域の境界の外側にある座標だけを有する第３のプリミテ
ィブの定義から表示パラメータを生成するステップと、
第３のプリミティブの座標がすべてクリップ領域の境界
の外側にあると判定しないステップとを含む、生成ステ
ップが第１のグラフィックス・プロセッサ部分によって
実行されることを特徴とする、上記(6) に記載の方法。

【００７２】(8) さらに、第１のプリミティブと異な
りかつクリップ領域の境界の内側にある座標だけを有す
る第２のプリミティブの定義から表示パラメータを生成
するステップと、第２のプリミティブの座標がすべてク
リップ領域の境界の内側にあることを判定するステップ
とを含むことを特徴とする、上記(6) に記載の方法。

【００７３】(9) 第１の座標の最小値（Ｘmin ）より
下にある第１の半空間を定義するステップと、第１の座
標の最大値（Ｘmax ）より上にある第２の半空間を定義
するステップと、第２の座標の最小値（Ｙmin ）より下
にある第３の半空間を定義するステップと、第２の座標
の最大値（Ｙmax ）より上にある第４の半空間を定義す
るステップと、第３の座標の最小値（Ｚmin ）より下に
ある第５の半空間を定義するステップと、第３の座標の
最大値（Ｚmax ）より上にある第６の半空間を定義する
ステップと、第１のプリミティブを構成する第１の複数
の頂点がすべて、第１、第２、第３、第４、第５および
第６の半空間のうちの１つの半空間の内側にあるかどう
か判定するステップと、第１のプリミティブを構成する
第１の複数の頂点がすべて、第１、第２、第３、第４、
第５および第６の半空間のうちの１つの半空間の内側に
あると判定ステップが判定した場合に、第１のトリビア
ル拒否信号を生成するステップとを含むグラフィックス
処理方法。

【００７４】(10) 第１のプリミティブを構成する第１
の複数の頂点がすべて、第１、第２、第３、第４、第５
および第６の半空間のすべての半空間の外側にあるかど
うか更に判定するステップと、第１のプリミティブを構
成する第１の複数の頂点がすべて、第１、第２、第３、
第４、第５および第６の半空間のすべての半空間の外側
にあると更に判定するステップが判定した場合に、第１
のトリビアル受容信号を生成するステップと、 第２の
プリミティブを構成する第１と異なる数の第２の複数の
頂点がすべて、第１、第２、第３、第４、第５および第
６の半空間のいずれか１つの半空間の内側にあるかどう
か更に判定するステップと、第２のプリミティブを構成
する第２の複数の頂点がすべて、第１、第２、第３、第
４、第５および第６の半空間のいずれか１つの半空間の
内側にあると更に判定するステップが判定した場合に、
第２のトリビアル拒否信号を生成するステップとを含む
ことを特徴とする、上記(9) に記載の方法。

【００７５】

【発明の効果】以上、記述した本発明のクリッピング・
プリプロセシングを有する形状アクセレレータは、クリ
ッピング領域の内側に完全に入るかまたはクリッピング
領域の完全に外側にあるプリミティブの計算負担が大幅
に軽減できるので、グラフィックス・アクセレレータが
所定の時間中により多くのプリミティブを表示できる。
さらに、本発明によるクリッピング・プリプロセシング
は、比較的小さい回路を使用して実施できので、あまり
費用のかからない形状アクセレレータが実施でき、また
集積回路上にグラフィックス処理特徴用の余地を残すこ
とができる。さらに、クリッピング・プリプロセシング
がクリップ・コードを生成する場合、これらは、全特徴
クリッパによって再生成する必要がなく、したがってク
リッパの性能がさらに改善できる。

【図面の簡単な説明】

【図１】本発明を組み込むコンピュータ・グラフィック
ス・システムの第１の実施形態のブロック図である。

【図２】本発明を組み込むコンピュータ・グラフィック
ス・システムの第２の実施形態のブロック図である。

【図３】図１および図２のグラフィックス・システムに
接続して使用する本発明による形状アクセレレータのブ
ロック図である。

【図４】図３の形状アクセレレータの一部をなすクリッ
ピング・プリプロセシング回路のブロック図である。

【図５】図４のクリッピング・プリプロセシング回路用
の浮動小数点比較器のブロック図である。

【図６】図５の浮動小数点比較器の比較器出力調整ブロ
ックのブロック図である。

【図７】図４のクリッピング・プリプロセシング回路中
の第１のシフト・レジスタの動作を示すデータ・フロー
・ダイヤグラムである。

【図８】図４のクリッピング・プリプロセシング回路の
トリビアル受容回路の論理図である。

【図９】図４のクリッピング・プリプロセシング回路の
トリビアル拒否回路の論理図である。

【図１０】単一のプリミティブ用の図４のクリッピング
・プリプロセシング回路の動作を示すフローチャートで
ある。

【図１１】クリップ領域および図３の形状アクセレレー
タによってレンダリングされる三角形プリミティブを示
す図である。

【符号の説明】

１０ フロント・エンド基板１０ １２ テクスチャ・マッピング基板 １４ フレーム・バッファ基板 １６ ５２ビット・バス １５ ホスト・コンピュータ １８ ８５ビット・バス ２８ ５５ビット・バス ２９ Ｒ、Ｇ、Ｂライン ３０ ディストリビュータ・チップ ３２Ａ、３２Ｂ、３２Ｃ ３−Ｄアクセレレータ・チッ
プ ３４ ２−Ｄアクセレレータ・チップ ３６ コンセントレータ・チップ ５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ、５０Ｅ、５０Ｊフレ
ーム・バッファ・コントローラ・チップ ５１Ａ〜Ｊ ＶＲＡＭチップ ５２Ａ〜Ｄ ビデオ・フォーマット・チップ １０９ トリビアル受容出力 １１１ トリビアル拒否出力 １１０ 左側スタック １３０ 右側スタック １１２ クリップ・コード論理（クリッピング・プリプ
ロセッサ回路） １２２ 左側スタック制御ユニット １２９ 頂点入力データ・パス １５２ 右側スタック制御ユニット

Claims (1)

【特許請求の範囲】
1. 【請求項１】 頂点データ入力と制御入力とを有し、か
   つその頂点データ入力からのプリミティブ頂点データに
   基づきかつその制御入力の制御下で、クリップ領域に対
   して関してプリミティブをクリップするように構成配置
   されるクリッピング・プロセッサを含むグラフィックス
   ・アクセレレータで使用するためのグラフィックス処理
   回路において、 クリッピング・プロセッサの頂点データ入力に動作可能
   に接続された頂点入力データ・パス（１２９）と、 頂点入力データ・パスに動作可能に接続された頂点デー
   タ入力と、クリッピング・プロセッサの制御入力に動作
   可能に接続された制御出力（１０９、１１１）とを有す
   るクリッピング・プリプロセッサ回路（１１２）とを備
   えており、 クリッピング・プリプロセッサが、頂点入力データ・パ
   スからのプリミティブ頂点データとクリップ領域の間の
   関係の評価を行い、この評価に基づいて制御出力に信号
   をもたらすように構成配置される装置。