JP4380212B2

JP4380212B2 - Semiconductor integrated circuit device

Info

Publication number: JP4380212B2
Application number: JP2003117467A
Authority: JP
Inventors: 黒田　　隆雄
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-04-22
Filing date: 2003-04-22
Publication date: 2009-12-09
Anticipated expiration: 2023-04-22
Also published as: JP2004327551A

Description

【０００１】
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
こうした多層配線構造を有する半導体集積回路装置にあっては通常、その最上層の配線層にボンディングパッドが形成され、該ボンディングパッドを通じて、当該半導体集積回路装置に対する給電をはじめ、外部回路との各種信号の授受が行われる。図５に、こうしたボンディングパッドが形成された半導体集積回路装置の一部を拡大して示す。
【０００３】
同図５に示されるように、この半導体集積回路装置には、その縁部の内側に、ボンディングパッドＰＤ１、ＰＤ０、ＰＤ２、ＰＤ３、…が所定の間隔を隔てて配設されている。ここで、上記ボンディングパッドＰＤ０は、例えば電源配線や接地配線等の給電線Ｗ０を介して給電回路に接続されており、他のボンディングパッドＰＤ１〜ＰＤ３、…は、それぞれ信号配線Ｗ１〜Ｗ３、…を介して各種の内部回路に接続されている。
【０００４】
ところで、こうした半導体集積回路装置にあっては一般に、その構造上、上記ボンディングパッドＰＤ０、ＰＤ１、…を介して外部からの静電気が侵入しやすい。そして、この侵入した静電気が内部の回路で放電されるようなことがあると、素子破壊や絶縁破壊等に至るなど、半導体集積回路装置としての信頼性が著しく損なわれるようになる。
【０００５】
そこで従来は、こうした静電気に対する対策の一つとして、同図５に併せて示すような保護素子Ｄ１〜Ｄ３、…を設けることなども提案されている。これら保護素子Ｄ１〜Ｄ３、…はいずれも、上記各信号配線Ｗ１〜Ｗ３、…と給電線Ｗ０との間の絶縁を維持しつつ、それら信号配線Ｗ１〜Ｗ３、…に静電気等のサージ電圧が印加された場合には、これを給電線Ｗ０側に逃がすように機能する素子である。そしてそれら保護素子Ｄ１〜Ｄ３、…は通常、例えば特許文献１に見られるようなダイオードを有して構成されている。
【０００６】
また、上記放電は一般に、隣接する配線間で生じやすいことから、従来は、同じく図５に併せて示すように、給電線Ｗ０や各信号配線Ｗ１〜Ｗ３、…間のギャップ、すなわちパッド配線間のギャップＧを広くとることによっても、上記静電気に対する耐性の向上を図るようにしている。
【０００７】
【特許文献１】
特開平６−８５１７４号公報
【０００８】
【発明が解決しようとする課題】
このように、半導体集積回路装置に保護素子を追加したり、パッド配線間のギャップを広くとることによっても、静電気に対する耐性は確かに向上される。しかし、このような半導体集積回路装置にあっては近年、配線の微細化に併せて半導体集積回路装置自体の小型化が急速に進められつつあり、そのような傾向にあって、装置（チップ）全体に対する上記保護素子の占める割合も無視できないものとなりつつある。また一方、上記パッド配線間のギャップを広く確保しようとすれば、自ずと各配線間の幅が狭くなってしまい、配線抵抗の増大や電流容量の低下を招くなど、半導体集積回路装置としての性能の悪化も招きかねない。しかも、上述のように、パッド配線用のギャップを一律に広くとる場合には、静電気の逃げる経路が安定せず、結局は侵入した静電気によって内部回路が破壊に至るといった上記懸念もぬぐいきれない。
【０００９】
本発明は、こうした実情に鑑みてなされたものであって、その目的は、静電気の内部回路への侵入に対し、高い耐性を有してその信頼性を高く維持することのできる半導体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】
こうした目的を達成するため、請求項１に記載の半導体集積回路装置では、半導体基板上に複数の配線層が積層形成される多層配線構造を有する半導体集積回路装置として、前記複数の配線層のうちの任意の１つの配線層において互いに近接する異なる２つの配線間でそれら配線の離間距離を部分的に短縮する突出部をそれら配線の少なくとも一方に設けるとともに、それら各配線の前記離間距離が短縮された部分にそれぞれ対応して、当該配線層の隣り合う配線層に、それら配線と電気的且つ物理的に接続されたダミー配線を設ける構造としている。
【００１１】
上述したように、この種の半導体集積回路装置は一般に、ボンディングパッド等の外部との接続部分を介して静電気が侵入しやすいため、これら侵入した静電気に対する高い耐性が要求されている。そしてこのことが、半導体集積回路装置の小型化を困難なものとする一因となっている。
【００１２】
この点、上記請求項１に記載の半導体集積回路装置では、任意の１つの配線層にある互いに近接する異なる２つの配線の離間距離を部分的に短縮する突出部を設けるとともに、こうした突出部が設けられる配線層の隣り合う配線層には、上記配線と電気的且つ物理的に接続されるダミー配線を設けるようにしている。これにより、外部から配線を伝わって侵入した静電気は上記突出部の配設によって配線間の離間距離が短縮された部分に誘導され、該部分を通じて放電されるようになる。また、これら配線間にて放電が繰り返される場合であっても、それら配線間の離間距離が短縮されている部分に対応して上記ダミー配線が設けられることにより、いわゆる肉厚の配線パターンとなっていることから、静電気の放電に対する耐性も十分に確保されるようになる。
【００１３】
また、こうして静電気に対する耐性が確保されることで、先の図５に例示したパッド配線間のギャップを短縮することができ、ひいては各パッド配線の配線幅を広げてその電流容量の向上を図ることも可能となる。
【００１４】
なお、上記突出部やダミー配線が設けられる配線層としては、上記ボンディングパッドにより近い配線層を選択することが望ましい。これにより、侵入した静電気の内部回路への侵入抑制効果も更に高められるようになる。
【００１５】
また、請求項２に記載のように、各配線が敷設された配線層とダミー配線が設けられる配線層との間の層間絶縁膜に、各配線の離間距離が短縮された部分にそれぞれ対応するビアホールを設け、このビアホールを介してダミー配線と各配線とを電気的且つ物理的に接続するようにすれば、上記各配線の離間距離が短縮された部分に、上述したいわゆる肉厚の配線パターンを容易且つ確実に形成することができるようになる。
【００１６】
また請求項３に記載のように、上記層間絶縁膜については、これをＳＯＧ膜によって平坦化するとともに、このＳＯＧ膜によって平坦化された層間絶縁膜を介して上記ダミー配線を上記各配線が敷設された配線層の直上の配線層に設けるようにすれば、上記近接する異なる２つの配線間にはＳＯＧ膜が介在する構造となる。このＳＯＧ膜には水酸基（ＯＨ）が含まれているため、このような構造を併用することで、各配線の離間距離が短縮された部分での上述した放電を更に促進することができるようになる。
【００１７】
さらに、請求項１〜３のいずれかに記載の半導体集積回路装置にあっては、請求項４に記載のように、前記部分的に離間距離が短縮される配線の一方が給電線であり、他方が信号配線であることが望ましい。これにより、内部回路に対する最大限の保護を図りつつ、上記放電による電気的な影響を最小限にとどめることができるようになる。
【００１８】
他方、請求項５に記載の半導体集積回路装置では、半導体基板上に複数の配線層が積層形成される多層配線構造を有する半導体集積回路装置として、複数の配線層のうちの互いに隣接して設けられる２つの配線層間で半導体基板面への投影が互いに近接する異なる２つの配線の少なくとも一方に、それら配線の前記半導体基板面への投影の離間距離が部分的に短縮されて当該半導体集積回路装置のボンディングパッドを介して外部から侵入する静電気のそれら配線間での放電を促す突出部を設ける構造とする。
【００１９】
上記構造によれば、半導体集積回路装置のボンディングパッドを介して外部から該半導体基板装置の内部へ侵入した静電気は、上記突出部の配設によって半導体基板面への投影の離間距離が部分的に短縮された配線部分に誘導され、この配線部分を通じて互いに隣接する配線層間を縦断するかたちで放電されるようになる。これによっても、侵入した静電気の内部回路への侵入は抑制されるようになる。すなわち、半導体集積回路装置としての静電気に対する耐性が確保されるようになる。
【００２０】
また、こうして静電気に対する耐性が確保されることで、この場合も先の図５に例示したパッド配線間のギャップを短縮することができ、ひいては各パッド配線の配線幅を広げてその電流容量の向上を図ることも可能となる。
【００２１】
なお、このような構造においても、上記放電を促す隣接する２つの配線層としては、上記ボンディングパッドにより近い配線層を選択することで、侵入した静電気の内部回路への侵入抑制効果が更に高められるようになる。
【００２２】
また請求項６に記載のように、上記隣接して設けられる２つの配線層のうちの少なくとも上層の配線層に敷設された配線が、その下層の配線層に敷設された配線との半導体基板面への投影の離間距離が短縮される部分に対応して肉厚に形成される構造とすることで、上記静電気の放電が繰り返される場合であっても、その耐性を十分に確保することができる。
【００２３】
さらに請求項７に記載のように、前記２つの配線層間を絶縁する層間絶縁膜を、それら各配線層に敷設された配線の前記半導体基板面への投影の離間距離が短縮される部分に対応して肉薄に形成するようにすれば、それら配線層に敷設された各配線の上下方向の離間距離が短縮されるようになるため、同配線間での放電が更に促進されるようになる。
【００２４】
また、請求項５〜７のいずれかに記載の半導体集積回路装置にあっても、請求項８に記載のように、前記部分的に離間距離が短縮される配線の一方が給電線であり、他方が信号配線であれば、内部回路に対する最大限の保護を図りつつ、上記放電による電気的な影響を最小限にとどめることができるようになる。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明にかかる半導体集積回路装置の第１の実施の形態について、図１および図２を参照して詳細に説明する。
【００２６】
この実施の形態にかかる半導体集積回路装置は、半導体基板上の複数の配線層のうちの任意の１つの配線層において互いに近接する異なる２つの配線間で、それら配線の離間距離を部分的に短縮すべく互いに対向して配設される突出部を有している。図１は、この任意の配線層での上記互いに異なる配線、並びに上記突出部の様子を模式的に示したものであり、はじめに図１に基づいて、これら配線の平面構造について詳述する。
【００２７】
この実施の形態では、図１に示されるように、上記異なる２つの配線層として、それぞれ給電回路１００ａおよび内部回路１００ｂから導出される配線を想定している。すなわち、これら給電回路１００ａから導出される配線（接地線または電源線等の給電線）１２ａと内部回路１００ｂから導出される配線（信号配線）１２ｂとが、ある任意の配線層において、同図１に示される態様で互いに近接して敷設されている。そしてこの実施の形態では、このような配線１２ａおよび１２ｂに対して、その離間距離を部分的に短縮する突出部ＺＴａおよびＺＴｂを互いに対向するように設けている。これにより、上記配線１２ａおよび１２ｂ間のギャップ（離間距離）Ｇ０は部分的にギャップＧ１へと短縮される。またこの実施の形態において、これら突出部ＺＴａおよびＺＴｂの上面にはそれぞれ、当該配線層の直上の配線層を用いて、上記配線１２ａおよび１２ｂとそれぞれ電気的且つ物理的に接続される配線１６ａおよび１６ｂが敷設されている。ただし、これら配線１６ａおよび１６ｂは、上記突出部ＺＴａおよびＺＴｂのみに部分的に配設されるダミー配線となっている。
【００２８】
次に、このような配線構造を有するこの実施の形態の半導体集積回路装置の断面構造を、図２を参照して更に詳述する。なお、この図２では、説明の便宜上、上記任意の配線層として第１層目の配線層を想定している。
【００２９】
図２に示されるように、半導体素子（図示略）が作り込まれたシリコン（Ｓｉ）基板１０には、その上面にシリコン酸化膜（ＢＰＳＧ）１１が設けられている。そして、このシリコン酸化膜１１の上面には、第１層目の配線層を用いて、上記配線１２ａおよび１２ｂが上記ギャップＧ１を隔てて敷設されている。ちなみに、これら配線１２ａおよび１２ｂは、同図２に示される部分以外ではギャップＧ１よりも広いギャップＧ０を隔てて敷設されていることは上述した通りである。
【００３０】
また、上記第１層目の配線層（配線１２ａ、１２ｂ）およびシリコン酸化膜１１の上面には、ＴＥＯＳ（Ｓｉ（ＯＣ₂Ｈ₅）₄）からなる層間絶縁膜１３が形成されている。そして、この層間絶縁膜１３の上面には、該層間絶縁膜１３を平坦化するＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜１４を介して、更にＴＥＯＳ（Ｓｉ（ＯＣ₂Ｈ₅）₄）からなる層間絶縁膜１５が形成されている。
【００３１】
また、層間絶縁膜１５の成膜後、これら層間絶縁膜１３、１５の図２中、上記ギャップＧ０とギャップＧ１との間の部分、すなわち上記突出部ＺＴａ、ＺＴｂには、それぞれビアホールが設けられている。そして、これらのビアホールを埋めるかたちで第２層目の配線である上記配線１６ａ、１６ｂが敷設され、且つ先の図１に平面形状を示した態様でパターニングされている。これにより、同図２に破線にて囲んで示すように、上記突出部ＺＴａ、ＺＴｂは、第１層目の配線である配線１２ａ、１２ｂと第２層目の配線である配線１６ａ、１６ｂとがそれぞれ電気的且つ物理的に接続された、局所的に肉厚の配線パターンとなる。
【００３２】
なお、上記第２層目の配線層（配線１６ａ、１６ｂ）および層間絶縁膜１５の上面には更に、パッシベーション膜としてプラズマを利用したシリコン窒化膜（ｐ−ＳｉＮ）１７と、ＴＥＯＳ膜１８とが順に積層形成されている。そして、このＴＥＯＳ膜１８の上面に、図示しないボンディングパッド等の外部接続部が各種配線と導通をとるかたちで配設されることとなる。
【００３３】
ところで、この種の半導体集積回路装置にあっては前述のように、その構造上、上記ボンディングパッド等の外部接続部を介して、外部からの静電気が侵入しやすく、これら侵入した静電気が内部の回路で放電されるような場合には、素子破壊や絶縁破壊等に至るなどの問題が指摘されている。この点、上記配線構造を有する本実施の形態の半導体集積回路装置では、外部から配線を伝わって侵入した静電気は、上記ギャップＧ１を隔てて対向する突出部ＺＴａおよびＺＴｂに誘導され、該部分を通じて放電されるよう、その放電経路が形成されている。したがって、外部から侵入した静電気の内部回路１００ｂ（図１参照）への侵入が抑制され、該静電気による内部回路１００ｂの破壊等を好適に防止することができるようになる。
【００３４】
また、上記突出部ＺＴａおよびＺＴｂは、例えば第１層目の配線層を用いた配線１２ａ、１２ｂと、その直上の配線層を用いたダミー配線としての配線１６ａ、１６ｂとがそれぞれビアホールを介して電気的且つ物理的に接続され、上述した肉厚の配線パターンとして互いに対向する構造となっている。そのため、静電気による放電が繰り返される場合であっても、その耐性を十分に維持することができるようにもなる。
【００３５】
また、特に図２に示されるように、上記突出部ＺＴａと突出部ＺＴｂとの間には、水酸基（ＯＨ）が含まれるＳＯＧ膜１４が介在する構造ともなることから、このＳＯＧ膜１４の界面において、上記放電が更に促進されるようにもなる。
【００３６】
一方、上述のような静電気の放電経路が半導体集積回路装置としてのチップ内部に形成されることで、例えば先の図５に例示した信号配線Ｗ１〜Ｗ３、…間のギャップＧについてはこれを短縮することも可能となる。そしてこの場合には、信号配線Ｗ１〜Ｗ３の配線幅を広げてその電流容量の向上を図ることも併せて可能となる。
【００３７】
以上説明したように、この第１の実施の形態にかかる半導体集積回路装置によれば、以下に列記するような効果を得ることができる。
（１）この実施の形態では、任意の１つの配線層にある互いに近接する異なる２つの配線（配線１２ａ、１２ｂ）の離間距離を部分的に短縮する突出部ＺＴａ、ＺＴｂを設けている。そして、こうした突出部ＺＴａ、ＺＴｂが設けられる配線層の直上の配線層には、上記配線と電気的且つ物理的に接続されるダミー配線としての配線１６ａおよび１６ｂを設けるようにしている。これにより、外部から配線を伝わって侵入した静電気は上記突出部ＺＴａ、ＺＴｂの配設によって配線１２ａおよび１２ｂ間のギャップ（離間距離）Ｇ０が短縮されたギャップＧ１部分に誘導され、該部分を通じて放電されるようになる。また、それら配線間の上記ギャップＧ０が短縮されているギャップＧ１に対応して上記ダミー配線としての配線１６ａおよび１６ｂが設けられることにより、いわゆる肉厚の配線パターンとなっている。これにより、これら配線間にて静電気の放電が繰り返される場合であっても、該放電に対する耐性が十分に確保されるようにもなる。
【００３８】
（２）また、この実施の形態では、上記突出部ＺＴａおよびＺＴｂが設けられる第１層目の配線層（配線１２ａ、１２ｂ）とダミー配線が設けられる第２層目の配線層（配線１６ａ、１６ｂ）との間の層間絶縁膜１３および１５のうち、上記突出部ＺＴａおよびＺＴｂに対応する部分にビアホールを設けている。そして、このビアホールを介して上記配線１２ａおよび１２ｂと上記配線１６ａおよび１６ｂとを電気的且つ物理的に接続するようにしている。これにより、上記突出部ＺＴａおよびＺＴｂにいわゆる肉厚の配線パターンを容易且つ確実に形成することができる。
【００３９】
（３）この実施の形態では、突出部ＺＴａおよびＺＴｂの間に、水酸基（ＯＨ）が含まれるＳＯＧ膜１４が介在される構造となっているため、このＳＯＧ膜の界面において、上記放電を更に促進することができる。
【００４０】
（４）この実施の形態では、電気に対する耐性が確保されるため、パッド配線（信号配線Ｗ１〜Ｗ３、…）間のギャップＧを短縮することができ、ひいては各パッド配線（信号配線Ｗ１〜Ｗ３、…）の配線幅を広げてその電流容量の向上を図ることも可能となる。
【００４１】
（５）この実施の形態では、上記配線１２ａが給電回路１００ａから導出される配線であり、上記配線１２ｂが内部回路１００ｂから導出される配線であるため、内部回路１００ｂに対する最大限の保護を図りつつ、放電による電気的な影響を最小限にとどめることができる。
【００４２】
なお、以上説明した第１の実施の形態は、例えば次のように変形して実施することもできる。
・上記実施の形態では、層間絶縁膜１３の平坦化材料として水酸基（ＯＨ）が含まれるＳＯＧ膜１４を使用したが、こうした平坦化材料は任意である。すなわち、水酸基（ＯＨ）を含まない平坦化材料を使用した場合や、こうした平坦化自体を行わない場合であっても、外部から配線を伝わって侵入した静電気は、ギャップＧ１を隔てて対向する上記突出部ＺＴａおよびＺＴｂに誘導され、該部分を通じて放電されるよう、その放電経路が形成されることとなる。
【００４３】
・また、上記実施の形態では、突出部ＺＴａおよびＺＴｂが形成された第１層目の配線層（配線１２ａ、１２ｂ）の直上の配線層、すなわち第２層目の配線層にダミー配線（配線１６ａ、１６ｂ）を設けたが、このダミー配線の積層数は適宜変更して実施してもよい。ちなみに、ダミー配線の積層数が多くなるほど、静電気の放電に対する耐性が向上されるようになる。
【００４４】
・また、上記実施の形態では、突出部ＺＴａおよびＺＴｂが設けられる上記任意の配線層として第１層目の配線層を、ダミー配線が設けられる配線層として第２層目の配線層を想定しているが、実際には、これら配線層としてボンディングパッドにより近い配線層を選択することが望ましい。これにより、侵入した静電気の内部回路への侵入抑制効果が更に高められることとなる。なおこの場合にも、上記突出部ＺＴａおよびＺＴｂが設けられる配線層の隣り合う配線層（下層側の配線層も含む）には、ダミー配線が設られることとなる。
【００４５】
・上記実施の形態では、配線１２ａおよび１２ｂにそれぞれ突出部ＺＴａおよびＺＴｂを対向するかたちで形成したが、こうした突出部は、必ずしも対向して形成しなくともよい。すなわち、配線１２ａおよび１２ｂのうちのどちらか一方に突出部を設けることにより、これら配線１２ａおよび１２ｂのギャップ（離間距離）Ｇ０を部分的にギャップＧ１へと短縮するようにしてもよい。こうした場合であっても、上記侵入した静電気は、上記突出部の配設によってそれら配線間のギャップが短縮された部分に誘導され、該部分を通じて放電されるようになる。また、これら配線間（配線１２ａ、１２ｂ）で放電が繰り返されるような場合であっても、上記突出部にダミー配線を敷設することで、静電気の放電に対する耐性は確保される。
【００４６】
（第２の実施の形態）
次に、図３および図４を参照して、本発明にかかる半導体集積回路装置の第２の実施の形態について説明する。
【００４７】
この第２の実施の形態にかかる半導体集積回路装置も、先の第１の実施の形態と同様に、半導体基板上に複数の配線層が積層形成される多層配線構造を有している。ただし、この実施の形態にかかる半導体集積回路装置は、半導体基板上の互いに隣接して設けられる任意の２つの配線層間で半導体基板面への投影が互いに近接する配線に、それら配線層間の半導体基板面への投影の離間距離を部分的に短縮すべく互いに対向する突出部を設けている。図３は、この互いに隣接した２つの配線層における上記投影が互いに近接する配線、並びに上記突出部の様子を模式的に示したものであり、はじめに図３に基づいて、これら配線の平面構造（投影構造）について詳述する。
【００４８】
この実施の形態では、図３に示されるように、上記互いに隣接する２つの配線層間での上記投影が互いに近接する配線として、それぞれ給電回路２００ａおよび内部回路２００ｂから導出される配線を想定している。すなわち、上記互いに隣接して設けられる２つの配線層において、これら給電回路２００ａから導出される配線（接地線または電源線等の給電線）２２および内部回路２００ｂから導出される配線（信号配線）２６の基板への投影は、同図３に示される態様で互いに近接している。そしてこの実施の形態では、このような配線２２および２６に対して、上記投影の離間距離を部分的に短縮する突出部ＺＴ１およびＺＴ２を互いに対向するように設ける構造としている。
【００４９】
次に、このような配線構造を有するこの実施の形態の半導体集積回路装置の断面構造を、図４を参照して更に詳述する。なお、この図４では、説明の便宜上、上記互いに隣接して設けられる２つの配線層として第１層目および第２層目の配線層を想定している。
【００５０】
図４に示されるように、半導体素子（図示略）が作り込まれたシリコン（Ｓｉ）基板２０には、その上面にシリコン酸化膜（ＢＰＳＧ）２１が設けられている。そして、このシリコン酸化膜２１の上面には、第１層目の配線層を用いて、上記配線２２が敷設されている。この配線２２には、同図４に破線で囲んで示すように、その一部分に同一配線の他の部分に比べて突出される突出部ＺＴ１が形成されている。
【００５１】
また、上記配線２２およびシリコン酸化膜２１の上面には、ＴＥＯＳ（Ｓｉ（ＯＣ₂Ｈ₅）₄）からなる層間絶縁膜２３が形成されている。そして、この層間絶縁膜２３の上面には、該層間絶縁膜２３を平坦化するＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜２４を介して、更にＴＥＯＳ（Ｓｉ（ＯＣ₂Ｈ₅）₄）からなる層間絶縁膜２５が形成されている。
【００５２】
そして、この層間絶縁膜２５の上面には第２層目の配線層を用いて、上記配線２６が敷設され、且つ先の図３に平面形状を示した態様でパターニングされている。すなわち、ここでも同図４に破線にて囲んで示すように、配線２６には、上記配線２２に設けられた突出部ＺＴ１の投影との離間距離を部分的にギャップＧ２へと短縮する突出部ＺＴ２が設けられている。ここで、この突出部ＺＴ２は、突出部ＺＴ１に近接するほど肉厚となるように形成されている。
【００５３】
なお、上記配線２６および層間絶縁膜２５の上面には、プラズマを利用したパッシベーション膜としてのシリコン窒化膜（ｐ−ＳｉＮ）２７とＴＥＯＳ膜２８とが順に積層形成されている。そして、このＴＥＯＳ膜２８の上面に、図示しないボンディングパッド等の外部接続部が配線と導通を得るかたちで配設されることとなる。
【００５４】
こうした配線構造を有する本実施の形態の半導体集積回路装置では、上記外部接続部から配線を伝わって侵入した静電気は、突出部ＺＴ１およびＺＴ２の配設によってシリコン基板２０への投影の離間距離が部分的にギャップＧ２へと短縮された配線部分に誘導され、該部分を通じて第１および第２層目の配線層間を縦断するかたちで放電される。このように、こうした配線構造を採用する本実施の形態にあっても、上記静電気の内部回路２００ｂ（図３参照）への侵入が抑制され、該静電気による内部回路２００ｂの破壊等を好適に防止することができるようになる。
【００５５】
また、配線２６に設けられる突出部ＺＴ２は、突出部ＺＴ１に近接するほど肉厚となるように形成されていることから、突出部ＺＴ１およびＺＴ２間にて放電が繰り返される場合であっても、静電気に対する耐性を十分に確保することができる。
【００５６】
また、この実施の形態においても、静電気の放電経路が半導体集積回路装置としてのチップ内部に形成されるため、前述した第１の実施の形態と同様に、例えば先の図５に例示した信号配線Ｗ１〜Ｗ３、…間のギャップＧについてこれを短縮することが可能となる。
【００５７】
以上説明したように、この第２の実施の形態にかかる半導体集積回路装置によっても、以下に列記するような効果が得られるようになる。
（１）この実施の形態では、第１層目の配線層と第２層目の配線層の配線層間でシリコン基板２０への投影が互いに近接する配線２２および２６に、上記投影の離間距離をギャップＧ２へと短縮する突出部ＺＴ１およびＺＴ２を形成した。これにより、外部から配線を伝わって侵入した静電気は、上記突出部ＺＴ１およびＺＴ２の配設によってシリコン基板２０への投影の離間距離がギャップＧ２へと短縮された配線部分に誘導され、この配線部分を通じて第１および第２層の配線層間を縦断するかたちで放電されるようになる。
【００５８】
（２）また、この実施の形態では、配線２６に設けられる突出部ＺＴ２を、突出部ＺＴ１に近接するほど肉厚となるように形成したため、突出部ＺＴ１およびＺＴ２間で放電が繰り返される場合であっても、静電気の放電に対する耐性を十分に維持することもできる。
【００５９】
（３）また、この実施の形態でも、静電気に対する耐性が確保されるため、パッド配線（信号配線Ｗ１〜Ｗ３、…）間のギャップＧを短縮することができ、ひいては各パッド配線（信号配線Ｗ１〜Ｗ３、…）の配線幅を広げてその電流容量の向上を図ることが可能となる。
【００６０】
（４）またさらに、この実施の形態においても、給電線である配線２２に突出部ＺＴ１を設ける一方で、信号配線である配線２６に突出部ＺＴ２を設ける構造としたため、内部回路２００ｂに対する最大限の保護を図りつつ、放電による電気的な影響を最小限にとどめることができるようになる。
【００６１】
なお、以上説明した第２の実施の形態は、例えば次のように変形して実施することもできる。
・上記実施の形態では、突出部ＺＴ２を、突出部ＺＴ１に近接するほど配線２６が肉厚となるように形成したが、これに加えて、突出部ＺＴ１も突出部ＺＴ２に近接するほどに肉厚となるように形成してもよい。このような構造によれば、静電気の放電に対する耐性が更に向上されるようになる。
【００６２】
・また、上記突出部ＺＴ１と突出部ＺＴ２との間に積層される層間絶縁膜２３、２５を、他の部分に比べて肉薄となるように形成するようにしてもよい。このように、層間絶縁膜の膜厚を調整した場合には、配線の上下方向の離間距離も短縮されるようになることから、これら配線間での放電が更に促進されるようになる。
【００６３】
・また、上記実施の形態では、突出部ＺＴ１およびＺＴ２を第１層目の配線層および第２層目の配線層に設ける構造としたが、実際には、これら配線層としても、ボンディングパッドにより近い配線層を選択することが望ましい。これにより、侵入した静電気の内部回路への侵入抑制効果が更に高められることとなる。
【００６４】
・上記実施の形態では、配線２２および配線２６にそれぞれ突出部ＺＴ１およびＺＴ２を対向するかたちで形成したが、こうした突出部は必ずしも対向して形成する必要はない。すなわち、配線２２および配線２６のうちのどちらか一方に突出部を設けることにより、これら配線２２および２６の投影の離間距離を部分的にギャップＧ２へと短縮するようにしてもよい。こうした場合であっても、上記侵入した静電気は、上記突出部の配設によってそれら配線間のギャップが短縮された部分に誘導され、該部分を通じて放電されるようになる。
【００６５】
その他、上記第１または第２の実施の形態に共通して変更可能な要素としては、以下のようなものがある。
・上記各実施の形態では、突出部を三角形状として図示したが、突出部の形状は任意である。要は、近接する配線との離間距離を同一配線の他の部位に比べて短縮することのできる形状であれば、例えば半円形状や矩形状であっても、上述した放電促進効果を得ることはできる。
【００６６】
・上記各実施の形態では、接地線または電源線等の給電線と信号配線との間に上記突出部を設ける構造としたが、特に機能上問題が生じない範囲において、該突出部は任意の配線間に設けることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路装置の第１の実施の形態について、その平面構造を模式的に示す部分平面図。
【図２】同第１の実施の形態の半導体集積回路装置の側部断面構造を示す断面図。
【図３】本発明にかかる半導体集積回路装置の第２の実施の形態について、その平面構造（投影構造）を模式的に示す部分平面図。
【図４】同第２の実施の形態の半導体集積回路装置の側部断面構造を示す断面図。
【図５】従来の半導体集積回路装置のボンディングパッド部およびその周辺部の配線構造を模式的に示す部分平面図。
【符号の説明】
１０、２０…シリコン基板、１１、２１…シリコン酸化膜、１２ａ、１２ｂ、１６ａ、１６ｂ、２２、２６…配線、１３、１５、２３、２５…層間絶縁膜、１４、２４…ＳＯＧ膜、１７、２７…シリコン窒化膜、１８、２８…ＴＥＯＳ膜、１００ａ、２００ａ…給電回路、１００ｂ、２００ｂ…内部回路、ＺＴａ、ＺＴｂ、ＺＴ１、ＺＴ２…突出部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device having a multilayer wiring structure.
[0002]
[Prior art]
In a semiconductor integrated circuit device having such a multilayer wiring structure, a bonding pad is usually formed in the uppermost wiring layer, and various signals with external circuits are supplied through the bonding pad to supply power to the semiconductor integrated circuit device. Is exchanged. FIG. 5 is an enlarged view of a part of the semiconductor integrated circuit device in which such bonding pads are formed.
[0003]
As shown in FIG. 5, in this semiconductor integrated circuit device, bonding pads PD1, PD0, PD2, PD3,... Are arranged at predetermined intervals inside the edge portion. Here, the bonding pad PD0 is connected to a power supply circuit via a power supply line W0 such as a power supply line or a ground line, and the other bonding pads PD1 to PD3,... Are connected to signal lines W1 to W3,. It is connected to various internal circuits via.
[0004]
By the way, generally, in such a semiconductor integrated circuit device, static electricity from the outside easily enters through the bonding pads PD0, PD1,. If the intruding static electricity is discharged in an internal circuit, the reliability of the semiconductor integrated circuit device is significantly impaired, such as element breakdown or dielectric breakdown.
[0005]
Therefore, conventionally, as one countermeasure against such static electricity, it has been proposed to provide protective elements D1 to D3,... As shown in FIG. Each of these protective elements D1 to D3,... Maintains an insulation between the signal wirings W1 to W3,... And the power supply line W0, while a surge voltage such as static electricity is applied to the signal wirings W1 to W3,. When applied, it is an element that functions to release it to the power supply line W0 side. The protective elements D1 to D3,... Are usually configured to have a diode as found in, for example, Patent Document 1.
[0006]
Further, since the discharge is generally likely to occur between adjacent wirings, conventionally, as shown in FIG. 5 as well, conventionally, gaps between the power supply line W0 and the signal wirings W1 to W3, that is, between pad wirings. By increasing the gap G, the resistance to static electricity is improved.
[0007]
[Patent Document 1]
JP-A-6-85174
[0008]
[Problems to be solved by the invention]
As described above, the resistance to static electricity is surely improved by adding a protection element to the semiconductor integrated circuit device or by widening the gap between the pad wirings. However, in recent years, in such a semiconductor integrated circuit device, the miniaturization of the semiconductor integrated circuit device itself is being rapidly promoted along with the miniaturization of wiring, and in such a tendency, the device (chip) The ratio of the protective elements to the whole is becoming non-negligible. On the other hand, if an attempt is made to secure a wide gap between the pad wirings, the width between the wirings is naturally reduced, leading to an increase in wiring resistance and a decrease in current capacity. Deterioration may also be invited. In addition, as described above, when the gap for pad wiring is uniformly wide, the path through which static electricity escapes is not stable, and the above-described concern that the internal circuit eventually breaks due to the intruding static electricity cannot be eliminated.
[0009]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a semiconductor integrated circuit device that has high resistance to intrusion of static electricity into an internal circuit and can maintain high reliability. Is to provide.
[0010]
[Means for Solving the Problems]
In order to achieve such an object, in the semiconductor integrated circuit device according to claim 1, as a semiconductor integrated circuit device having a multilayer wiring structure in which a plurality of wiring layers are stacked on a semiconductor substrate, Providing at least one of the wirings a protrusion that partially shortens the distance between the two different wirings close to each other in any one wiring layer of the wiring layer, and reducing the distance between the wirings. Corresponding to each of the portions, dummy wirings electrically and physically connected to the wirings are provided in the wiring layers adjacent to the wiring layer.
[0011]
As described above, since this type of semiconductor integrated circuit device generally tends to intrude static electricity through an external connection portion such as a bonding pad, high resistance to such intruding static electricity is required. This contributes to the difficulty in reducing the size of the semiconductor integrated circuit device.
[0012]
In this respect, in the semiconductor integrated circuit device according to the first aspect, the protrusion is provided to partially shorten the separation distance between two different wirings adjacent to each other in any one wiring layer. A dummy wiring that is electrically and physically connected to the wiring is provided in a wiring layer adjacent to the wiring layer to be provided. As a result, the static electricity that has entered from the outside through the wiring is guided to a portion where the distance between the wirings is shortened by the provision of the protruding portion, and is discharged through the portion. Even if the discharge is repeated between these wirings, the dummy wiring is provided corresponding to the portion where the distance between the wirings is shortened, so that a so-called thick wiring pattern is obtained. Therefore, sufficient resistance against electrostatic discharge is ensured.
[0013]
In addition, by ensuring resistance to static electricity in this way, the gap between the pad wirings illustrated in FIG. 5 can be shortened, and as a result, the wiring width of each pad wiring can be increased to improve the current capacity. Is also possible.
[0014]
Note that it is desirable to select a wiring layer closer to the bonding pad as the wiring layer on which the protruding portion and the dummy wiring are provided. Thereby, the invasion suppression effect of the intruding static electricity into the internal circuit can be further enhanced.
[0015]
In addition, as described in claim 2, the interlayer insulating film between the wiring layer in which each wiring is laid and the wiring layer in which the dummy wiring is provided respectively corresponds to a portion where the separation distance of each wiring is shortened. If a via hole is provided and the dummy wiring and each wiring are electrically and physically connected through the via hole, the above-described so-called thick wiring pattern is formed in the portion where the separation distance of each wiring is shortened. Can be formed easily and reliably.
[0016]
According to a third aspect of the present invention, the interlayer insulating film is planarized by an SOG film, and the dummy wirings are laid by the interlayer insulating film planarized by the SOG film. If it is provided in the wiring layer immediately above the formed wiring layer, an SOG film is interposed between the two adjacent different wirings. Since this SOG film contains a hydroxyl group (OH), it is possible to further promote the above-described discharge in the portion where the distance between the wirings is shortened by using such a structure together. Become.
[0017]
Furthermore, in the semiconductor integrated circuit device according to any one of claims 1 to 3, as described in claim 4, one of the wirings in which the separation distance is partially shortened is a feeder line, It is desirable that the other is a signal wiring. This makes it possible to minimize the electrical influence of the discharge while maximizing the protection of the internal circuit.
[0018]
On the other hand, in the semiconductor integrated circuit device according to claim 5, as a semiconductor integrated circuit device having a multilayer wiring structure in which a plurality of wiring layers are stacked on a semiconductor substrate, the plurality of wiring layers are provided adjacent to each other. And at least one of two different wirings whose projections onto the semiconductor substrate surface are close to each other between the two wiring layers formed, and a projection separation distance of the wirings onto the semiconductor substrate surface But Partially shortened The discharge of static electricity entering from the outside through the bonding pad of the semiconductor integrated circuit device is promoted between the wirings. A structure is provided in which a protrusion is provided.
[0019]
According to the above structure, The outside from the outside through a bonding pad of the semiconductor integrated circuit device Static electricity that has entered the inside of the semiconductor substrate device is guided to a wiring portion in which the projection distance to the semiconductor substrate surface is partially shortened by the provision of the projecting portion, and between the wiring layers adjacent to each other through this wiring portion. It becomes discharged in the form of a longitudinal section. This also suppresses the intrusion of the intruding static electricity into the internal circuit. That is, resistance to static electricity as a semiconductor integrated circuit device is secured.
[0020]
Further, by ensuring resistance to static electricity in this way, the gap between the pad wirings illustrated in FIG. 5 can be shortened in this case as well, and as a result, the wiring width of each pad wiring is increased and the current capacity is improved. Can also be achieved.
[0021]
Even in such a structure, by selecting the wiring layer closer to the bonding pad as the two adjacent wiring layers that promote the discharge, the effect of suppressing the penetration of the intruding static electricity into the internal circuit can be further enhanced. It becomes like this.
[0022]
Further, according to a sixth aspect of the present invention, the wiring laid in at least the upper wiring layer of the two wiring layers provided adjacent to each other is connected to the wiring laid in the lower wiring layer. By adopting a structure that is formed thick so as to correspond to the portion where the projection separation distance is shortened, sufficient resistance can be ensured even when the electrostatic discharge is repeated. .
[0023]
Furthermore, as defined in claim 7, the interlayer insulating film that insulates between the two wiring layers corresponds to a portion in which the distance of projection of the wiring laid in each wiring layer onto the semiconductor substrate surface is shortened If the wiring is formed thin, the distance between the wirings laid in the wiring layer in the vertical direction is shortened, so that the discharge between the wirings is further promoted.
[0024]
Moreover, even in the semiconductor integrated circuit device according to any one of claims 5 to 7, as described in claim 8, one of the wirings in which the separation distance is partially shortened is a feeder line, If the other is a signal wiring, it is possible to minimize the electrical influence of the discharge while maximally protecting the internal circuit.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A semiconductor integrated circuit device according to a first embodiment of the present invention will be described below in detail with reference to FIGS.
[0026]
The semiconductor integrated circuit device according to this embodiment partially shortens the distance between two different wirings that are close to each other in any one wiring layer on the semiconductor substrate. Preferably, it has a protrusion part arrange | positioned mutually facing. FIG. 1 schematically shows the different wirings and the protrusions in the arbitrary wiring layer. First, the planar structure of these wirings will be described in detail with reference to FIG.
[0027]
In this embodiment, as shown in FIG. 1, wirings derived from the power feeding circuit 100a and the internal circuit 100b are assumed as the two different wiring layers, respectively. That is, the wiring (feeding line such as a ground line or a power supply line) 12a derived from the power feeding circuit 100a and the wiring (signal wiring) 12b derived from the internal circuit 100b are arranged in a certain arbitrary wiring layer. Are laid close to each other in the manner shown in FIG. In this embodiment, the protrusions ZTa and ZTb that partially reduce the distance between the wirings 12a and 12b are provided so as to face each other. Thereby, the gap (separation distance) G0 between the wirings 12a and 12b is partially shortened to the gap G1. In this embodiment, wirings 16a and 16b that are electrically and physically connected to the wirings 12a and 12b, respectively, on the upper surfaces of the protrusions ZTa and ZTb using the wiring layer immediately above the wiring layer, respectively. 16b is laid. However, these wirings 16a and 16b are dummy wirings that are partially disposed only in the protruding portions ZTa and ZTb.
[0028]
Next, the cross-sectional structure of the semiconductor integrated circuit device of this embodiment having such a wiring structure will be described in more detail with reference to FIG. In FIG. 2, the first wiring layer is assumed as the arbitrary wiring layer for convenience of explanation.
[0029]
As shown in FIG. 2, a silicon (Si) substrate 10 in which a semiconductor element (not shown) is formed is provided with a silicon oxide film (BPSG) 11 on the upper surface thereof. Then, the wirings 12a and 12b are laid on the upper surface of the silicon oxide film 11 with the gap G1 using the first wiring layer. Incidentally, as described above, these wirings 12a and 12b are laid out with a gap G0 wider than the gap G1 except for the portion shown in FIG.
[0030]
In addition, TEOS (Si (OC) is formed on the upper surface of the first wiring layer (wirings 12a and 12b) and the silicon oxide film 11. ₂ H _Five ) _Four ) Is formed. Further, an TEOS (Si (OC) layer is further formed on the upper surface of the interlayer insulating film 13 via an SOG (Spin On Glass) film 14 for planarizing the interlayer insulating film 13. ₂ H _Five ) _Four ) Is formed.
[0031]
In addition, after the formation of the interlayer insulating film 15, via holes are provided in the portions of the interlayer insulating films 13 and 15 between the gap G0 and the gap G1, that is, the protrusions ZTa and ZTb in FIG. ing. Then, the wirings 16a and 16b, which are the second layer wirings, are laid so as to fill these via holes, and are patterned in the manner shown in the plan view of FIG. As a result, as shown in FIG. 2 surrounded by a broken line, the protrusions ZTa and ZTb are connected to the wirings 12a and 12b as the first layer wirings and the wirings 16a and 16b as the second layer wirings. Are locally thick wiring patterns that are electrically and physically connected to each other.
[0032]
A silicon nitride film (p-SiN) 17 using plasma as a passivation film and a TEOS film 18 are further provided on the upper surfaces of the second wiring layer (wirings 16a and 16b) and the interlayer insulating film 15. They are stacked in order. Then, an external connection portion such as a bonding pad (not shown) is provided on the upper surface of the TEOS film 18 so as to be electrically connected to various wirings.
[0033]
By the way, in this type of semiconductor integrated circuit device, as described above, due to its structure, static electricity from the outside is likely to enter through the external connection portion such as the bonding pad, and the intruding static electricity is contained inside. In the case of discharge in a circuit, problems such as element breakdown and dielectric breakdown have been pointed out. In this regard, in the semiconductor integrated circuit device of the present embodiment having the above wiring structure, static electricity that has entered from the outside through the wiring is induced to the projecting portions ZTa and ZTb facing each other across the gap G1, and through this portion. The discharge path is formed so as to be discharged. Therefore, the entry of static electricity entering from the outside into the internal circuit 100b (see FIG. 1) is suppressed, and the destruction of the internal circuit 100b due to the static electricity can be suitably prevented.
[0034]
The protrusions ZTa and ZTb include, for example, wirings 12a and 12b using a first wiring layer and wirings 16a and 16b as dummy wirings using a wiring layer immediately above the vias, respectively. Electrically and physically connected to each other as the above-described thick wiring pattern. Therefore, even when the discharge due to static electricity is repeated, the tolerance can be sufficiently maintained.
[0035]
In particular, as shown in FIG. 2, since the SOG film 14 containing a hydroxyl group (OH) is interposed between the protrusion ZTa and the protrusion ZTb, the interface of the SOG film 14 In this case, the discharge is further promoted.
[0036]
On the other hand, since the electrostatic discharge path as described above is formed inside the chip as the semiconductor integrated circuit device, for example, the gap G between the signal wirings W1 to W3,. It is also possible to do. In this case, it is possible to increase the current capacity by increasing the wiring width of the signal wirings W1 to W3.
[0037]
As described above, according to the semiconductor integrated circuit device of the first embodiment, the effects listed below can be obtained.
(1) In this embodiment, protrusions ZTa and ZTb are provided to partially shorten the distance between two different wirings (wirings 12a and 12b) that are close to each other in an arbitrary wiring layer. Then, wirings 16a and 16b as dummy wirings that are electrically and physically connected to the wirings are provided in the wiring layer immediately above the wiring layer in which the protruding portions ZTa and ZTb are provided. As a result, the static electricity that has entered from the outside through the wiring is guided to the gap G1 portion where the gap (separation distance) G0 between the wirings 12a and 12b is shortened by the arrangement of the protrusions ZTa and ZTb, and discharged through the portion. Will come to be. Further, by providing the wirings 16a and 16b as the dummy wirings corresponding to the gap G1 in which the gap G0 between the wirings is shortened, a so-called thick wiring pattern is obtained. As a result, even when electrostatic discharge is repeated between these wirings, sufficient resistance to the discharge can be ensured.
[0038]
(2) In this embodiment, the first wiring layer (wirings 12a and 12b) provided with the protrusions ZTa and ZTb and the second wiring layer provided with dummy wirings (wiring 16a, Of the interlayer insulating films 13 and 15 between 16b), via holes are provided in portions corresponding to the protruding portions ZTa and ZTb. The wirings 12a and 12b and the wirings 16a and 16b are electrically and physically connected through the via holes. Thereby, a so-called thick wiring pattern can be easily and reliably formed on the protrusions ZTa and ZTb.
[0039]
(3) In this embodiment, since the SOG film 14 containing a hydroxyl group (OH) is interposed between the protrusions ZTa and ZTb, the discharge is further performed at the interface of the SOG film. Can be promoted.
[0040]
(4) In this embodiment, since resistance to electricity is secured, the gap G between the pad wirings (signal wirings W1 to W3,...) Can be shortened, and as a result, each pad wiring (signal wirings W1 to W3). ,...) Can be widened to improve the current capacity.
[0041]
(5) In this embodiment, since the wiring 12a is a wiring derived from the power supply circuit 100a and the wiring 12b is a wiring derived from the internal circuit 100b, the maximum protection for the internal circuit 100b is achieved. However, the electrical influence due to the discharge can be minimized.
[0042]
Note that the first embodiment described above can be implemented with the following modifications, for example.
In the above embodiment, the SOG film 14 containing a hydroxyl group (OH) is used as a planarizing material for the interlayer insulating film 13. However, such a planarizing material is arbitrary. That is, even when a flattening material that does not contain a hydroxyl group (OH) is used, or when such flattening itself is not performed, static electricity that has entered from the outside through the wiring is opposed across the gap G1. The discharge path is formed so as to be induced by the protruding portions ZTa and ZTb and discharged through the portions.
[0043]
In the above-described embodiment, dummy wiring (wiring is provided in the wiring layer immediately above the first wiring layer (wirings 12a and 12b) in which the protruding portions ZTa and ZTb are formed, that is, in the second wiring layer. 16a and 16b) are provided, but the number of stacked dummy wirings may be changed as appropriate. Incidentally, as the number of dummy wirings is increased, the resistance against electrostatic discharge is improved.
[0044]
In the above embodiment, the first wiring layer is assumed as the arbitrary wiring layer provided with the protruding portions ZTa and ZTb, and the second wiring layer is assumed as the wiring layer provided with the dummy wiring. However, in practice, it is desirable to select a wiring layer closer to the bonding pad as these wiring layers. Thereby, the invasion suppression effect of the invading static electricity into the internal circuit is further enhanced. In this case as well, dummy wirings are provided in wiring layers adjacent to the wiring layer provided with the protruding portions ZTa and ZTb (including the lower wiring layer).
[0045]
In the above embodiment, the protrusions ZTa and ZTb are formed to face the wirings 12a and 12b, respectively. However, such protrusions do not necessarily have to be formed to face each other. That is, by providing a protrusion on one of the wirings 12a and 12b, the gap (separation distance) G0 between these wirings 12a and 12b may be partially shortened to the gap G1. Even in such a case, the intruding static electricity is guided to a portion where the gap between the wirings is shortened by the provision of the protruding portion, and is discharged through the portion. In addition, even when the discharge is repeated between these wirings (wirings 12a and 12b), the resistance against static electricity discharge is ensured by laying the dummy wiring on the protruding portion.
[0046]
(Second Embodiment)
Next, a second embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIGS.
[0047]
The semiconductor integrated circuit device according to the second embodiment also has a multilayer wiring structure in which a plurality of wiring layers are stacked on a semiconductor substrate, as in the first embodiment. However, in the semiconductor integrated circuit device according to this embodiment, the semiconductor substrate between these wiring layers is disposed between the wiring layers adjacent to each other provided on the semiconductor substrate and whose projections on the semiconductor substrate surface are close to each other. Protruding portions facing each other are provided in order to partially shorten the distance of projection onto the surface. FIG. 3 schematically shows wirings in which the projections in the two wiring layers adjacent to each other are close to each other and the state of the protrusions. First, based on FIG. The projection structure will be described in detail.
[0048]
In this embodiment, as shown in FIG. 3, assuming that the projections between the two adjacent wiring layers are adjacent to each other, wirings derived from the power feeding circuit 200 a and the internal circuit 200 b are assumed. Yes. That is, in the two wiring layers provided adjacent to each other, the wiring (feeding line such as a ground line or a power supply line) 22 derived from the power feeding circuit 200a and the wiring (signal wiring) 26 derived from the internal circuit 200b. Are projected close to each other in the manner shown in FIG. In this embodiment, the wirings 22 and 26 are provided with protrusions ZT1 and ZT2 that partially reduce the projection separation distance so as to face each other.
[0049]
Next, the cross-sectional structure of the semiconductor integrated circuit device of this embodiment having such a wiring structure will be described in more detail with reference to FIG. In FIG. 4, for convenience of explanation, the first and second wiring layers are assumed as the two wiring layers provided adjacent to each other.
[0050]
As shown in FIG. 4, a silicon oxide film (BPSG) 21 is provided on the upper surface of a silicon (Si) substrate 20 in which a semiconductor element (not shown) is formed. The wiring 22 is laid on the upper surface of the silicon oxide film 21 using the first wiring layer. As shown in FIG. 4 by surrounding it with a broken line, the wiring 22 is formed with a protruding portion ZT1 that protrudes in part compared to other portions of the same wiring.
[0051]
Further, TEOS (Si (OC ₂ H _Five ) _Four ) Is formed. Further, an TEOS (Si (OC) layer is further formed on the upper surface of the interlayer insulating film 23 via an SOG (Spin On Glass) film 24 for planarizing the interlayer insulating film 23. ₂ H _Five ) _Four ) Is formed.
[0052]
The wiring 26 is laid on the upper surface of the interlayer insulating film 25 using a second wiring layer, and is patterned in the manner shown in the plan view of FIG. That is, as shown in FIG. 4 surrounded by a broken line, the wiring 26 has a protruding portion that partially shortens the distance from the projection of the protruding portion ZT1 provided on the wiring 22 to the gap G2. ZT2 is provided. Here, this protrusion part ZT2 is formed so that it may become thick, so that it approaches the protrusion part ZT1.
[0053]
Note that a silicon nitride film (p-SiN) 27 and a TEOS film 28 as a passivation film using plasma are sequentially stacked on the upper surface of the wiring 26 and the interlayer insulating film 25. Then, an external connection portion such as a bonding pad (not shown) is provided on the upper surface of the TEOS film 28 so as to obtain electrical continuity with the wiring.
[0054]
In the semiconductor integrated circuit device of this embodiment having such a wiring structure, the static electricity that has entered through the wiring from the external connection portion has a projection distance on the silicon substrate 20 partially due to the arrangement of the protruding portions ZT1 and ZT2. In other words, it is guided to the wiring portion shortened to the gap G2, and discharged through the portion so as to traverse the first and second wiring layers. As described above, even in the present embodiment employing such a wiring structure, the entry of the static electricity into the internal circuit 200b (see FIG. 3) is suppressed, and the destruction of the internal circuit 200b due to the static electricity is suitably prevented. Will be able to.
[0055]
In addition, since the protruding portion ZT2 provided in the wiring 26 is formed so as to be thicker as it comes closer to the protruding portion ZT1, even when the discharge is repeated between the protruding portions ZT1 and ZT2, Sufficient resistance to static electricity can be secured.
[0056]
Also in this embodiment, since the electrostatic discharge path is formed inside the chip as the semiconductor integrated circuit device, for example, the signal wiring illustrated in FIG. 5 is similar to the above-described first embodiment. It is possible to shorten the gap G between W1 to W3,.
[0057]
As described above, the semiconductor integrated circuit device according to the second embodiment can also obtain the effects listed below.
(1) In this embodiment, the projection separation distance is set to the wirings 22 and 26 whose projections on the silicon substrate 20 are close to each other between the wiring layers of the first wiring layer and the second wiring layer. Protrusions ZT1 and ZT2 shortened to the gap G2 were formed. As a result, the static electricity that has entered from the outside through the wiring is guided to the wiring portion in which the projection distance to the silicon substrate 20 is shortened to the gap G2 by the arrangement of the protrusions ZT1 and ZT2, and this wiring portion Through the first and second wiring layers.
[0058]
(2) Further, in this embodiment, the protrusion ZT2 provided in the wiring 26 is formed so as to become thicker as it comes closer to the protrusion ZT1, so that the discharge is repeated between the protrusions ZT1 and ZT2. Even in such a case, the resistance to electrostatic discharge can be sufficiently maintained.
[0059]
(3) Also in this embodiment, since resistance against static electricity is ensured, the gap G between the pad wirings (signal wirings W1 to W3,...) Can be shortened, and as a result, each pad wiring (signal wiring W1). ˜W3,...) Can be widened to improve the current capacity.
[0060]
(4) Still further, in this embodiment, since the protruding portion ZT1 is provided on the wiring 22 that is the power supply line, and the protruding portion ZT2 is provided on the wiring 26 that is the signal wiring, the maximum with respect to the internal circuit 200b is provided. Thus, it is possible to minimize the electrical influence caused by the discharge.
[0061]
Note that the second embodiment described above can be implemented by being modified as follows, for example.
In the above embodiment, the protruding portion ZT2 is formed such that the wiring 26 becomes thicker as it gets closer to the protruding portion ZT1, but in addition to this, the protruding portion ZT1 also becomes thicker as it gets closer to the protruding portion ZT2. You may form so that it may become thick. According to such a structure, resistance to electrostatic discharge is further improved.
[0062]
In addition, the interlayer insulating films 23 and 25 stacked between the protruding portion ZT1 and the protruding portion ZT2 may be formed so as to be thinner than other portions. As described above, when the film thickness of the interlayer insulating film is adjusted, the distance in the vertical direction of the wiring is also shortened, so that the discharge between these wirings is further promoted.
[0063]
In the above embodiment, the protrusions ZT1 and ZT2 are provided in the first wiring layer and the second wiring layer. However, in actuality, these wiring layers are also formed by bonding pads. It is desirable to select a close wiring layer. Thereby, the invasion suppression effect of the invading static electricity into the internal circuit is further enhanced.
[0064]
In the above embodiment, the protrusions ZT1 and ZT2 are formed to face the wiring 22 and the wiring 26, respectively. However, such protrusions do not necessarily have to be formed to face each other. That is, by providing a protruding portion on one of the wiring 22 and the wiring 26, the projected separation distance of the wiring 22 and 26 may be partially shortened to the gap G2. Even in such a case, the intruding static electricity is guided to a portion where the gap between the wirings is shortened by the provision of the protruding portion, and is discharged through the portion.
[0065]
Other elements that can be changed in common with the first or second embodiment include the following.
In each of the above embodiments, the protrusion is illustrated as a triangle, but the shape of the protrusion is arbitrary. In short, as long as the distance between adjacent wirings can be shortened compared to other parts of the same wiring, the above-described discharge promotion effect can be obtained even in a semicircular or rectangular shape, for example. I can.
[0066]
In each of the above embodiments, the protrusion is provided between the power supply line such as the ground line or the power supply line and the signal wiring. However, the protrusion is not particularly limited in the range where no functional problem occurs. It can be provided between the wirings.
[Brief description of the drawings]
FIG. 1 is a partial plan view schematically showing a planar structure of a semiconductor integrated circuit device according to a first embodiment of the present invention.
FIG. 2 is an exemplary sectional view showing a side sectional structure of the semiconductor integrated circuit device according to the first embodiment;
FIG. 3 is a partial plan view schematically showing a planar structure (projection structure) of a semiconductor integrated circuit device according to a second embodiment of the present invention;
4 is a sectional view showing a side sectional structure of the semiconductor integrated circuit device according to the second embodiment; FIG.
FIG. 5 is a partial plan view schematically showing a wiring structure of a bonding pad portion and its peripheral portion of a conventional semiconductor integrated circuit device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10, 20 ... Silicon substrate, 11, 21 ... Silicon oxide film, 12a, 12b, 16a, 16b, 22, 26 ... Wiring, 13, 15, 23, 25 ... Interlayer insulating film, 14, 24 ... SOG film, 17, 27 ... Silicon nitride film, 18, 28 ... TEOS film, 100a, 200a ... Feed circuit, 100b, 200b ... Internal circuit, ZTa, ZTb, ZT1, ZT2 ... Projection.

Claims

A semiconductor integrated circuit device having a multilayer wiring structure in which a plurality of wiring layers are laminated on a semiconductor substrate,
A protrusion that partially shortens the distance between the two different wirings adjacent to each other in any one wiring layer of the plurality of wiring layers is provided on at least one of the wirings, A dummy wiring electrically and physically connected to the wiring is provided in the wiring layer adjacent to the wiring layer, corresponding to the portion where the separation distance of each wiring is shortened. A semiconductor integrated circuit device.

In the interlayer insulating film between the wiring layer in which the wirings are laid and the wiring layer in which the dummy wirings are provided, via holes are provided corresponding to the portions where the separation distances of the wirings are reduced. The semiconductor integrated circuit device according to claim 1, wherein each of the dummy wirings is electrically and physically connected to each of the wirings through the via hole.

The interlayer insulating film is planarized by an SOG film, and the dummy wiring is provided in a wiring layer immediately above the wiring layer in which the wirings are laid through the interlayer insulating film planarized by the SOG film. The semiconductor integrated circuit device according to claim 2.

4. The semiconductor integrated circuit device according to claim 1, wherein one of the wirings whose separation distance is partially shortened is a power supply line and the other is a signal wiring.

A semiconductor integrated circuit device having a multilayer wiring structure in which a plurality of wiring layers are laminated on a semiconductor substrate,
At least one of two different wirings whose projections onto the semiconductor substrate surface are adjacent to each other between two wiring layers provided adjacent to each other among the plurality of wiring layers, and the projections of the wirings onto the semiconductor substrate surface are separated from each other. A semiconductor integrated circuit device, characterized in that a distance is partially shortened and a protruding portion is provided to promote discharge between the wirings of static electricity entering from the outside through the bonding pad of the semiconductor integrated circuit device.

The wiring laid in at least the upper wiring layer of the two wiring layers provided adjacent to each other has a reduced projection distance to the semiconductor substrate surface from the wiring laid in the lower wiring layer. 6. The semiconductor integrated circuit device according to claim 5, wherein the semiconductor integrated circuit device is formed to have a thickness corresponding to a portion to be formed.

The interlayer insulating film that insulates between the two wiring layers is formed thin so as to correspond to a portion where the distance of projection of the wiring laid in each wiring layer onto the semiconductor substrate surface is shortened. 7. The semiconductor integrated circuit device according to 5 or 6.

The semiconductor integrated circuit device according to claim 5, wherein one of the wirings laid on each wiring layer is a power supply line and the other is a signal wiring.