JP4374193B2 - 異なるサンプルレートでの信号のアナログ変換に対するマルチチャネルデジタルのための装置および方法。 - Google Patents

Description

（本発明の背景）
様々なレベルの規格およびフィデリティでの広範なオーディオフォーマットは、、デジタル汎用ディスク（ＤＶＤ）上に記録され得る。ＤＶＤオーディオとして知られる１規格は、Ｄｏｌｂｙ Ｄｉｇｉｔａｌおよびデジタルシアターシステム（ＤＴＳ）などのフォーマットをサポートし、サラウンドサウンド効果に対するオーディオのマルチチャネルを提供する。

ＰＣＭまたは「Ｐｕｌｓｅ−Ｃｏｄｅｄ−Ｍｏｄｕｌａｔｉｏｎ」は、コンパクトディスク（ＣＤ）のためのオーディオフォーマット規格であり、多くのＤＶＤ−Ｖｉｄｅｏ上で利用可能である。ＤＶＤオーディオは、ＣＤまたはＤＶＤ−Ｖｉｄｅｏ上で可能である以上のかなり高質のＰＣＭオーディオをサポートする。フルマルチチャネルサラウンドサウンドは、ＰＣＭフォーマットで記録され得、ライブパフォーマンスの環境およびフルネス（ｆｕｌｌｎｅｓｓ）を有するサウンド場を生成する。ＤＶＤ−Ａｕｄｉｏ ＰＣＭは、ＣＤの４倍よりも大きい周波数の範囲で記録され得、これにより、ＣＤで不可能であったフィデリティおよびダイナミックレンジを提供する。

ＰＣＭにおいて、デジタルフォームでアナログ信号を正確に表わすための能力は、「サンプルサイズ」および「サンプリング速度」に主に依存する。サンプルサイズおよび速度の組み合わせは、通常、一秒毎に９６，０００のサンプルレートをとる２４ビットサンプルサイズを意味する２４／９６などの二つの数として表わされる。

サンプルサイズまたは「Ｑｕａｎｔｉｚａｔｉｏｎ」は、アナログ信号からデジタルフォームへ変換される際に、サンプリングされる時間ごとにアナログオーディオ信号を表わすために使用されるデータビットの数である。より多くのビットは、オーディオ信号の振幅をより正確に表わすことができる。

サンプリング速度またはサンプリング周波数は、アナログ信号からデジタルへの変換の際、一秒毎にとられるサンプルの数である。より高い「サンプリング速度」は、より高い周波数を表わすことができる。

サンプルサイズに対して使用されるビットの数およびサンプルレートが多ければ多いほど、より正確にアナログ信号は、デジタルフォームで表わされ得る。２４ビットのサンプルサイズおよび１９２ＫＨｚ（２４／１９２）のサンプルレートにおいて、ＤＶＤ−Ａｕｄｉｏは、１４４ｄＢのダイナミックレンジで０から９６ＫＨｚの周波数範囲でオーディオ信号を記録することが可能である。

マルチチャネル記録において、ＤＶＤ−Ａｕｄｉｏ ＰＣＭ規格は、各トラックが異なるサンプリング速度およびサンプルサイズで記録されることを可能にする。例えば、２４／９６は、フロントチャネルに対して使用され得、かつ１６／４８は、リアチャネルに対して使用され得る。ＤＶＤ Ａｕｄｉｏ規格は、現在、１９２ＫＨｚ／２４ビットの２チャンネルおよび９６ＫＨｚ／２４ビットの６チャネルを変調する。他のサンプルレートと文字長はまた、任意の所与のプログラムまたはトラックじょうの６つのチャンネルの１つに対して１６，２０または２４のいずれかの４４．１、４８または８８．２などを使用し得る。

さらに、サンプルレートと文字長さの組み合わせが使用され得る。例えば、５チャネル音楽構成は、９６ＫＨｚ／２４ビットで伝達されるフロント３チャネル、（左、中心、右）で生成され得、左と右のサラウンドチャネルは、４８ｋＨｚ／１６ビットで伝達される。

Ｄｉｒｅｃｔ Ｓｔｒｅａｍ Ｄｉｇｉｔａｌ（ＤＳＤ）は、Ｓｕｐｅｒ Ａｕｄｉｏ ＣＤ（ＳＡＣＤ）を記録するために使用される別の符号化フォーマットである。ＳＡＣＤは、高分解能マルチチャネルデジタルオーディオ記録アルバムである。ＤＳＤは、まさにＰＣＭ方法においてであるように、固定された速度周波数でのオーディオ信号をサンプリングする。しかしながら、ＰＣＭにおいてのように、絶対的な（ａｂｓｏｌｕｔｅ）数として音量または振幅を記録する代わりに、ＤＳＤ方法は、最後の測定から音量がどのくらい変化したかを測定および記録する。信号が十分に高速にサンプリングされる場合、以前のサンプリングからの変化量は、非常に小さく、信号強度における変化は、１ビットで表わされる。

ＤＶＤプレイヤーにおける１コンポーネントは、オーディオスピーカなどのアナログデバイスに出力するためにデジタル信号をアナログ信号に変換するデジタルアナログ変換器（ＤＡＣ）である。単一ＤＡＣが多重信号を処理し得る一方で、信号は、全て同一のサンプリング速度を有さなければならない。したがって、種々のチャネルは、ＤＡＣへ入力される前に全て同一のサンプルレートに変換されなければならない。

したがって、２つ以上の異なるサンプルレートを有する複数の入力信号をマルチチャネルのための複数の信号にＤ／Ａ変換することを可能にする装置を提供することが所望される。

（発明の要旨）
本発明によると、異なる速度でサンプリングされた多重デジタル入力信号は、各デジタル入力信号に対して異なるデジタルアナログ変換器を使用して、アナログ信号に変換される。各デジタル入力信号に対するサンプリング速度を示すサンプルレート信号のセットは、対応するクロック信号と共に、デジタルアナログ変換器（ＤＡＣ）に対して、各デジタル入力信号をルーティングするために使用される。クロックエラー信号は、各ＤＡＣのパワーアップを制御する。クロック分配器および比率検出器モジュールは、サンプルレートに対応する中間クロックエラー信号に基づくクロックエラー信号を生成する。

１実施形態において、第一のデジタルアナログ変換器は、第一のクロックおよび第一のサンプルレートに対応する第一のデジタル入力信号を受信するように接続され、第二のデジタルアナログ変換器は、第二のクロック信号および第二のサンプルレートに対応する第二のデジタル入力信号を受信するように接続される。

この実施形態の１局面は、第一および第二のデジタル入力信号、第一および第二のクロック信号、および、第一および第二の制御信号を受信するように接続される制御ルータを含む。第一および第二の制御信号は、第一および第二のデジタル入力信号のサンプルレートのインディケータを含む。制御ルータは、第一のデジタルアナログ変換器に第一のデジタル入力信号および第一のクロック信号をルーティングしかつ、第二のデジタルアナログ変換器に第二のデジタル入力信号および第二のクロック信号ルーティングするために、動作可能である。

この実施形態の別の局面は、第一および第二のデジタルアナログ変換器に接続されるシリアルインターフェイスを含む。ここで、シリアルインターフェイスは、第一のデジタルアナログ変換器に第一のデジタル入力信号、および第二のデジタルアナログ変換器に第二のデジタル入力信号を送信する。

この実施形態の別の局面は、複数のデジタル入力信号に対応する複数のデジタルアナログ変換器を含む。制御ルータは、対応するデジタルアナログ変換器に少なくとも二つの複数のデジタル入力信号を送信し、残りの複数のデジタル入力信号は、対応するデジタルアナログ変換器に直接的に入力される。

別の実施形態において、制御ルータは、サンプルレート信号を受信する。各サンプルレートに対する状態機械によって発生するパワーダウン、パワーアップ、および、リセットなどの他の制御信号はまた、制御ルータに入力され得る。第一および第二のＤＡＣ、および、シリアルインターフェイスは、制御ルータに接続され、シリアルインターフェイスは、デジタル入力信号を制御ルータに送信する。制御ルータは、第一および第二のクロック信号および対応するデジタル入力信号をそれぞれ第一および第二のＤＡＣに送信する。

本発明による装置の一つの特徴は、マスタークロック信号を生成するマスタークロックである。クロック分配器および比率検出器モジュールは、第一および第二のクロック信号に基づくマスタークロックモードおよびマスタークロック信号を決定する。クロック分配器および比率検出器はまた、第一のクロック信号に対して決定されたマスタークロックモードかどうかを示す第一のクロックエラー信号ｌ、および、第二のクロック信号に対して決定されたマスタークロックモードかどうかを示す第二のクロックエラー信号を生成する。クロックエラー信号全体は第一のクロックエラー信号および第二のクロックエラー信号に基づいて決定され得る。

本発明による装置の別の特徴は、クロック分配器と速度検出器モジュールと制御ルータとの間に接続される第一の状態機械である。第一の状態機械は、クロックエラー信号全体および第一のサンプルレートに対するフレームクロックに基づく少なくとも一つの制御信号を生成する。装置はまた、クロック分配器と速度検出器モジュールと制御ルータとの間に接続される第二の状態マシンを含む。この第二の状態機械は、クロックエラー信号全体および第二のサンプルレートに対するフレームクロックに基づく少なくとも一つの制御信号を生成する。

別の実施形態において、本発明による装置は、複数のデジタル入力信号に対応する複数のデジタルアナログ変換器を含み、制御ルータは、対応するデジタルアナログ変換器に複数のデジタル入力信号の各々を送信する。

さらに別の実施形態において、各サンプルレートに対応する複数の状態機械が、この装置に含まれる。各状態機械はクロックエラー信号を受信し、複数のデジタルアナログ変換器の動作を制御するためにクロックエラー信号を制御ルータに送信する。

本発明による装置のある実施形態において、種々のコンポーネントは、ハードウェア回路網として、データプロセッサじょうで実行可能なソフトウェアプログラム命令として、または、ハードウェアとソフトウェアの組み合わせとしてインプリメントされ得る。

別の実施形態において、本発明による複数のサンプリング速度でサンプリングされた複数のデジタル入力信号をアナログ信号に変換するための方法は、
クロックエラー信号を生成するステップであって、ここでクロックエラー信号は、異なるサンプリング速度に対応する二つ以上のクロック信号に基づくステップと、
各デジタル入力信号およびデジタル入力信号のサンプリング速度に対応するクロック信号をクロックエラー信号が所定の値である際に複数のデジタルアナログ変換器の一つにツーティングするステップを含む。

本発明による方法の１実施形態において、クロックエラー信号を生成するためのステップは、各異なるサンプルレートに対応する中間クロックエラー信号を生成するステップであって、中間クロックエラー信号のそれぞれは、サンプルレートに対応するクロック信号に基づくステップと、中間クロックエラー信号に基づくクロックエラー信号を生成するステップとを含む。

本発明による方法の別の実施形態において、クロックエラー信号を生成するステップは、異なるサンプルレートのそれぞれに対応するクロックモード信号を生成するステップであって、各クロックモード信号は、サンプルレートに対応するクロック信号に基づくステップと、クロックモード信号に基づくクロックエラー信号を発生するステップとを含む。

本発明による方法のさらなる実施形態において、クロックエラー信号を生成するステップは、異なるサンプルレートのそれぞれに対応するクロック待機（ｗａｉｔ）信号を生成し、それぞれのクロック待機信号は、サンプルレートに対応するクロック信号が立ち上がりかどうかに基づくステップと、クロック待機信号に基づくクロックエラー信号を生成するステップとを含む。

本発明のこれらおよび他の実施形態はさらに、添付の図に対して以下にさらに示される。

（本発明の詳細な説明）
図１は、デジタル信号をアナログ信号に変換するためのマルチチャネルでシングルサンプルレートの信号処理システム１００に含まれるコンポーネントの図である。信号処理システム１００は、サンプリングクロック信号（ＳＣＬＫ）、左右クロック信号（ＬＲＣＫ）およびシリアルデータ信号（ＳＤＡＴＡ１、ＳＤＡＴＡ２、．．．ＳＤＡＴＡｎ）を介するマルチビットデジタルデータを含む入力信号を受信するために構成されるシリアルインターフェイス１０４を含む。シリアルインターフェイス１０４は、サンプリングクロック（ＳＣＬＫ）によって時間を測られる。左および右チャネルデータは、代替的に左右クロック（ＬＲＣＫ）に応答して処理される。左右クロックは通常、データ入力速度（すなわち、サンプリング速度）と同一の速度である。全てのシリアルデータ信号入力は、全てのデータ信号に対する１セットのクロック信号（すなわち、ＳＣＬＫとＬＲＣＫ）のみが存在するので、信号処理システム１００において同一のサンプルレートを有することが必要とされる。シリアルインターフェイス１０４からのデータ出力信号は、次いで、デジタルアナログ変換器１０６に入力される。

ここで、図２を参照すると、本発明によるデジタルアナログ信号変換に対するマルチチャンネルのマルチサンプルレート信号処理システム２００に含まれるコンポーネントのダイアグラムが示される。１実施形態において、シリアルデータ信号（ＳＤＡＴＡ１、ＳＤＡＴＡ２、．．．ＳＤＡＴＡｎ）の異なるサンプルレートの数に対応するクロック信号（すなわち、ＳＣＬＫ１／ＬＲＣＫ１、ＳＣＬＫ２／ＬＲＣＫ２、．．．ＳＣＬＫｍ／ＬＲＣＫｍ）の多セットがシリアルインターフェイス２０４に入力される。シリアルデータ信号は、それぞれ同一のサンプルレートを有し得る。もしくは、一つ以上のシリアルデータ信号のグループは、異なるグループは、異なるサンプルレートを有する状態で、同じサンプルレートを有し得る。

信号処理システム２００は、各データ信号または信号のグループに対するサンプルレートを示すために制御信号２０６を含む。１実施形態において、制御信号２０６は、一つ以上の対応するデータ信号に対するサンプルレートを示す状態を有する入力ピンのセットとしてインプリメントされ得る。別の実施形態において、制御信号２０６は、一つ以上の対応するデータ信号に対するサンプルレートを示す値を保持するレジスタでインプリメントされ得る。

シリアルインターフェース２０４は、制御信号２０６（すなわち、ＳＣＬＫ１／ＬＲＣＫ１、ＳＣＬＫ２／ＬＲＣＫ２、．．．ＳＣＬＫｍ／ＬＲＣＫｍ）によって示される対応するＬＲＣＫおよびＳＣＬＫ信号を使用して各シリアルデータ信号をクロックする。信号の各ステレオ対は次いで、シリアルインターフェース２０４によって他のステレオ対に平行にデジタルアナログコンバータ２０８に出力される。

図３は、二つの異なるサンプリング速度ＬＲＣＫ１およびＬＲＣＫ２で４つのシリアルデータ入力ＳＤＡＴＡ１、ＳＤＡＴＡ２、ＳＤＡＴＡ３およびＳＤＡＴＡ４を処理するための信号処理システム２００のさらなる実施形態に含まれるコンポーネントの図を示す。本発明による信号処理システムの他の実施形態は、付加的または図３におけるシステム２００よりも小さいサンプルレートおよびシリアルデータ入力信号を取り扱う（ｈａｎｄｌｅ）ためにインプリメントされ得ることに留意することは重要である。

クロック分配器およびレシオ検出器３０２は、Ｌｆｔ／ｒｉｇｈｔクロック入力ＬＲＣＫ１、ＬＲＣＫ２および受信されたマスタークロック（ＭＣＬＫ）からデジタルアナログ変換器ＤＡＣＡ、ＤＡＣＢ、ＤＡＣＣおよびＤＡＣＤの回路ブロックを駆動するために必要なクロックを導き出す。マスタークロックは、例えば５１２回４８ｋＨｚなどの各速度の一つで動作することがあり得る。

図３ａ〜図３ｃは、ハードウェア回路網においてインプリメントされるクロック分配器およびレシオ検出器３０２の実施形態を示すが、機能を実行するロジックは、ソフトウェアプログラム命令、ファームウェアプログラム命令またはソフトウェア、ファームウェアおよび／またはハードウェアの組み合わせにおいてインプリメントされ得る。

信号処理システム２００は、ＤＳＤおよびＰＣＭモードにおいて動作し得る。図３ａに示される１実施形態において、ＭＣＬＫカウンタ３０６は、各ＭＣＬＫサイクルをインクリメントさせ、ＭＣＬＫに対するＬＲＣＫｎのレシオを検出するために使用される。１以上のレシオは、検出され得、レシオの値は、システム２００（図２）の動作速度に基づく。例えば、システム２００の１実施形態は、一倍、二倍、または四倍速モードで動作され得、一倍速モードで支持されるＬＲＣＫｎ／ＭＣＬＫのクロックレシオは、１２８×、１９２×、２５６×、３８４×、５１２×、７６８×、１０２４×を含む。

範囲信号におけるクロック（ｃｌｋ＿ｉｎ＿ｒａｎｇｅ）は、ＭＣＬＫカウンタ３０６が各ＬＲＣＫｎの立ち上がり端（ｒｉｓｉｎｇ ｅｄｇｅ）での所定の値の範囲内かどうかを示すために設定される。例えば、一倍速モードにおいて、ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号は、ＭＣＬＫカウンタ３０６の値が最後のＬＲＣＫｎ立ち上がり端のときから２５３と２５７との間にあるかどうかを示すように設定される。同一の例において、ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号を設定するためのカウンタ範囲は、二倍速モードにおいて１２５と１２９との間であり、四倍速モードにおいて６１と６５との間である。

ＬＲ＿ｒｉｓｉｎｇ信号により表わされるＬＲＣＫｎの立ち上がり端上で、図３ａにおける回路は、ＭＣＬＫカウンタ３０６が受け入れ可能範囲内でありかつＡＮＤゲート３０８の出力であることを示すｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号かどうかに基づくクロックエラー信号（ｃｌｋ＿ｅｒｒｏｒ）を設定する。ＡＮＤゲート３０８への入力は、ＬＲＣＫｎが立ち上がり（ＬＲ＿ｒｉｓｉｎｇ）である時を示すための変量（ｖａｒｉａｂｌｅ）、クロックレシオが正しいモードにデバイスがあることを示すクロックセトル（ｓｅｔｔｌｅ）イネーブル信号（ｃｌｋｓｔｌ＿ｅｎａ）、および、クロックレシオが使用されないＤＳＤモードにおいて、システム２００が動作しないことを示すようなＤＳＤ＿モード信号を含む。ｃｌｋｓｔｌ＿ｅｎａ信号は、状態機械３４０，３４２（図３）によってイネーブルにされ、クロックレシオがコレクトであることが必要な場合の状態の間でのみアサートされる。例えば、リセットが解放された後の最初のわずかな状態の間、クロックレシオは、チェックされず、ｃｌｋｓｔｌ＿ｅｎａはアサートされない。このクロックは、正しいレシオに決定されなければならないが、しかしながら、ｃｌｋｓｔｌ＿ｅｎａは、制御ルータ３４４およびシリアルインターフェース３４６の動作を有効にする前にイネーブルにされる。

１インプリメンテーションにおいて、回路３０４の機能は、ＬＲ＿ｒｉｓｉｎｇ信号上での立ち上がり端を示すＡＮＤゲート３０８が「１」を出力するまでｃｌｋ＿ｅｒｒｏｒ信号の前の値を保持することである。この点において、ｃｌｋ＿ｅｒｒｏｒ信号は、ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号で更新される。図３ａに示されるインプリメンテーションにおいて、ｃｌｋ＿ｅｒｒｏｒ信号は、クロックエラーの存在を示すように値「１」に初期化される。ｃｌｋ＿ｅｒｒｏｒ信号は、回路３０４がリセットされる際、「１」にリセットされ、または、パワーダウンモードに設定（ｐｌａｃｅ）される。

図３ａに示されるインプリメンテーションにおいて、ＡＮＤゲート３０８の出力が「０」である場合、ｍｕｘ３０９の出力はｃｌｋ＿ｅｒｒｏｒ信号である。ＡＮＤゲート３０８の出力が「１」である場合、ｍｕｘ３０９の出力がｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号である。フリップフロップ回路３１１は、ＭＣＬＫカウンタ３０６が許容範囲内である場合、および、ＡＮＤゲート３０８の出力が「０」である場合、ｃｌｋ＿ｅｒｒｏｒ信号の値を「０」に変更する。図３ａにおけるクロックエラー回路３０４は、デジタルロジックを使用してインプリメントされるが、他の適切な値を使用するｃｌｋ＿ｅｒｒｏｒ信号を設定するためのロジックをインプリメントすることが可能であることに留意されたい。

図３ｂは、どのマスタークロックディヴィジョン（ｄｅｖｉｓｉｏｎ）ファクタが命令サイクル周波数に関して使用されているかを示すようにクロックモード信号（ｃｌｋ＿ｍｏｄｅ）を提供するクロックモード回路３１６の１実施形態を示す。回路３１６は、正しいモードが決定されるまで次のクロックモードにインクリメントする。図３ａ〜図３ｃで示されたインプリメンテーションにおいて、正しいクロックモードは、ｃｌｋ＿ｅｒｒｏｒ信号がローである場合に見つけられる。図３ｂにおいて、ＡＮＤゲート３１８の出力は、ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号がハイである限り「０」である。ｃｌｋ＿ｍｏｄｅ信号の値は保たれる。ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号がハイである場合、ｃｌｋ＿ｅｒｒｏｒ信号はローであり、ｃｌｋ＿ｍｏｄｅ信号Ｓはその現在の状態に保たれる。

１インプリメンテーションにおいて、以下の４つのモードの１つおよび対応するディビジョンファクタが選択され得る。

例えば、マスタークロックが基づく外部クロックが１ＭＨｚの周波数で動作する場合、内部マスタークロックレートは、モード０，１，２，または３に対してそれぞれ、１ＭＨｚ、６６７ｋＨｚ、５００ＫＨｚ、または３３３ｋＨｚである。

ＬＲＣＫｎの立ち上がり端上で、図３ｂにおける回路３１６は、次のクロックモード信号（ｎｅｘｔ＿ｃｌｋｍｏｄｅ）およびＡＮＤゲート３１８ｎ出力に基づいてクロックモード信号（ｃｌｋ＿ｍｏｄｅ）を設定する。ＡＮＤゲート３１８への入力は、ＬＲＣＫｎが立ち上がり（ＬＲ＿ｒｉｓｉｎｇ）の場合、および、ＭＣＬＫカウンタ３０６が、許容可能範囲でない場合を示す信号（ｎｏｔ＿ｃｌｋ＿ｉｎ＿ｒａｎｇｅ）、クロックセトルイネーブル信号（ｃｌｋｓｔｌ＿ｅｎａ）、クロック待機信号（ｃｌｋ＿ｗａｉｔ）、および、ＤＳＤ＿ｍｏｄｅ信号を含む。

ｃｌｋ＿ｗａｉｔ信号は、クロックモード回路３１６に、ＭＣＬＫカウンタ３０６が許容範囲内にあるかどうかをチェックする前にクロックモードをインクリメントした後、１ＬＲＣＫｎクロックサイクルを待たせる。ｃｌｋ＿ｗａｉｔ信号を設定することに対する例示の回路は、図３ｃに示され、以下で説明される。ＡＮＤゲート３１８の出力およびｎｅｘｔ＿ｃｌｋｍｏｄｅ信号は、ｍｕｘ３２０に入力される。ＡＮＤゲート３１８の出力が１である場合、ＬＲＣＫ立ち上がり端、および、ｎｏｔ＿ｃｌｋ＿ｉｎ＿ｒａｎｇｅを示し、フリップフロップ３２２は、ｎｅｘｔ＿ｃｌｋｍｏｄｅをクロックし、ｃｌｋ＿ｍｏｄｅはｎｅｘｔ＿ｃｌｋｍｏｄｅ値に変化する。１インプリメンテーションにおいて、ｃｌｋ＿ｍｏｄｅ信号は、ｃｌｋ＿ｅｒｒｏｒ信号がハイである限り、ＬＲ＿ｒｉｓｉｎｇ信号に示されるように、立ち上がり端が検出される一回おきにインクリメントされる。ｃｌｋ＿ｍｏｄｅ信号は、一旦、ｃｌｋ＿ｅｒｒｏｒ信号がローになると、これは、正しいクロックモードが決定されたことを示すので、インクリメントされない。

図３ｃは、クロック待機信号（ｃｌｋ＿ｗａｉｔ）を設定するための回路３３０の実施形態を示す。ｃｌｋ＿ｗａｉｔ信号の値は、正しいマスタークロックモードが見つけられた場合、ＬＲＣＫｎクロックサイクルごとに切り替えられる。ｃｌｋ＿ｗａｉｔ信号の目的は、回路３１６（図３ｂ）におけるコンポーネントに対するセトル（ｓｅｔｔｌｅ）時間を許容することである。

図４は、４８ｋＨｚおよび９６ｋＨｚでのデュアルサンプルレートに対する回路３０４、３１６、および３３０（それぞれ、図３ａ、図３ｂおよび図３ｃに示される）における信号値の時間履歴の例を示す。波形４ａ、波形４ｆ、波形４ｌ、波形４ｍおよび波形４ｎを特に参照して、ｃｌｋ＿ｍｏｄｅ信号は、２つのＬＲＣＫ１サイクルの後に変化する。ｃｌｋ＿ｍｏｄｅ信号が「０」に変化した後、両方のｃｌｋ＿ｅｒｒｏｒ信号（波形４ｍおよび波形４ｎ）は、ローに行き、ｃｌｋ＿ｍｏｄｅ信号は、その点の後に変化しない。

本発明の重要な局面は、マルチＬＲＣＫｎ信号が、従来技術において公知なように１ＬＲＣＫ信号のみ処理する代わりに、処理されることである。１実施形態において、ｃｌｋ＿ｍｏｄｅ信号を変化させるための決定は、最も小さいレートを有するＬＲクロックに基づいている。例えば、図４において、ｃｌｋ＿ｍｏｄｅ信号は、全てのＬＲＣＫｎ信号が少なくとも二つの立ち上がり遷移を作るまで、変化しない。こういう理由で、ｃｌｋ＿ｗａｉｔ信号は、図３ｂにおけるＡＮＤゲート３２２への入力となる。ｃｌｋ＿ｍｏｄｅ信号は、全てのｃｌｋ＿ｗａｉｔ信号がハイである場合にのみ変化することが可能である。

１インプリメンテーションにおいて、サンプルレートに対するｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号は、上述のような一倍、二倍および四倍速モードで決定される。したがって、サンプルレートは、例えば４８ｋＨｚおよび９６ｋＨｚで互いに二つの倍数である。しかしながら、他のインプリメンテーションにおいて、サンプルレートの任意の組み合わせは、ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号を設定するために使用されるカウンタ範囲を制御するために、ハードウェアの制御レジスタまたは信号入力ピンあるいはソフトウェアで設定され得る変数を介するなどの、ＭＣＬＫカウンタ３０６（図３ａ）にユーザ入力を加えることによって使用され得る。例えば、最後のＬＲＣＫｎ立ち上がり端からのＭＣＬＫカウンタ３０６が一倍速モードにおいて２５３と２５７との間であり、二倍速モードにおいては１２５と１２９との間、４倍速モードにおいては６１と６５との間であるかどうかをテストする代わりに、他の範囲は、任意の所望される倍数のサンプリングレートを適応させるためにユーザによって入力され得る。

システム２００の１実施形態は、各左／右クロック信号ＬＲＣＫｎに対するクロックエラー回路３０４（図３ａ）およびクロック待機回路３３０（図３ｃ）を含む。図３に戻って参照して、クロック分配器および比率検出器３０２は、各サンプリングクロックに対する「ＯＲｉｎｇ」クロックエラー信号によって決定される単一のクロックエラー信号を出力する。代替の実施形態において、各クロックエラー信号は、クロックエラーなしのＤＡＣが動作を続けることを可能にするために他のクロックエラー信号とを独立して使用され得る。

一つ以上の左／右クロック信号が駆動されない場合、対応するクロックエラー信号は、クロックエラーを示すためにリセットされる。この状況において、ロジックは、使用されない左／右クロック信号のクロックエラー信号（複数）を無視しかつ残りの信号が処理されるのを可能にするために含まれ得る。

本発明による信号処理システムは、各サンプルレートに対する状態機械を含み得る。もしくは、単一の状態機械は、多重状態機械の代わりに使用され得る。状態機械は、信号処理システムにおける残りのコンポーネントの動作を制御するためにクロックエラー信号を利用する。例えば、システム２００は、左／右クロック信号ＬＲＣＫ１およびクロックエラー信号を受信する状態機械３４０、および、左／右クロック信号ＬＲＣＫ２およびクロックエラー信号を受信する状態機械３４２を含む。クロックエラー信号が、正しいマスタークロックモードが見つからなかったことを示す場合、状態機械３４０，３４２は、制御ルータ３４４の動作を一時停止するために制御信号を出力する正しいマスタークロックモードが見つかった場合、システム２００はパワーアップし通常の動作の開始に進む。

状態機械３４０，３４２は、種々の動作基準に基づく一つ以上の状態の間の遷移に対するロジックを含む。例えば、システム２００の状態は、ＰＣＭまたはＤＳＤモードが選択されるか、システム２００がパワーアップまたはパワーダウンされるか、およびミュートオプションがオーディオ出力を妨げるために選択するかに基づいて遷移し得る。システム２００の状態は、状態機械３４０，３４２から出力される制御信号に含まれる情報を決定する。ＰＣＭモードにおける通常の動作の間、制御信号は、左／右クロック信号（複数）ＬＲＣＫｎ、パワーアップおよびパワーダウン信号、および動作モードを示す変数を含む。

制御ルータ３４４は、各シリアルデータ信号ＳＤＡＴＡｎに対して対応するサンプリングクロック信号ＳＣＬＫｎおよび左／右クロック信号ＬＲＣＫｎを示すシリアルデータクロック選択信号（ＳＤＡＴＡｎ＿ｃｌｋ）を受信する。１実施形態において、制御ルータ３４４は、各ＳＤＡＴＡｎ＿ｃｌｋ信号に対する制御レジスタを含む。制御レジスタにおける値は、各ＳＤＡＴＡｎ入力をクロックするＬＲＣＫおよびＳＣＬＫを示すために外部デバイスによって設定され得る。代替的実施形態において、ＳＤＡＴＡｎ＿ｃｌｋ信号に対する値を設定するための他のメカニズム、（入力ピンのセットなどのアプリケーションプログラマーのインターフェイスまたは当業者に周知の他の方法など）が含まれ得る。

シリアルインターフェイス３４６の１実施形態は、各ＳＤＡＴＡｎ信号に対応するシリアルポート５０２，５０４，５０６，および５０８を含む図５に示される。１実施形態において、シリアルポート５０２，５０４，５０６，および５０８は、それらに対応するＤＡＣに含まれ、マスタークロック信号ＭＣＬＫ、対応するＳＤＡＴＡｎ信号、左／右クロック信号ＬＲＣＫおよびサンプリングクロック信号ＳＣＬＫを受信する。各ＳＤＡＴＡｎ信号は、特定されるＬＲＣＫおよびＳＣＬＫを使用して、シリアルポートにクロックされる。この方法において、各ＤＡＣは、異なるレートで信号を処理し得る他のＤＡＣに独立して動作する。

１実施形態において、各シリアルポート５０２、５０４、５０６、５０８は、それぞれ、専用のマルチプレクサ５１０、５１２、５１４、５１６から適切なクロック信号を受信するように接続される。各マルチプレクサ５１０、５１２、５１４、５１６への入力は、シリアルポートに入力されてＳＤＡＴＡｎ信号のサンプリングレートに対応するシリアルデータクロック選択信号（ＳＤＡＴＡｎ＿ｃｌｋ）を含む。左／右クロックおよびサンプリングクロック信号の全て、すなわちシステム２００（図２）で使用されるＬＲＣＫｎおよびＳＣＬＫｎは、各マルチプレクサ５１０，５１２，５１４，５１６に入力される。ＳＤＡＴＡｎ＿ｃｌｋ信号は、対応するシリアルポートに送達するためのクロック信号を選択するために使用される。

シリアルインターフェース３４６の別の実施形態において、減らされた数のマルチプレクサは、一つより大きいシリアルポートに適切なクロック信号を提供するためにスイッチロジックが使用されかつスイッチロジックで構成され得る。さらなる実施形態において、適切なクロック信号は、一つ以上のシリアルポートに直接入力され得、これによりマルチプレクサの必要性を排除する。このことは、一つ以上の信号のサンプリングレートが一定のままであるデバイスにおいて有用であり、これにより、サンプルレート選択ロジックを排除する。

再び図３を参照して、シリアルインターフェイス３４６は、ＳＣＬＫ−ｔｏ−ｄａｃＡ、ＳＣＬＫ−ｔｏ−ｄａｃＢ、ＳＣＬＫ＿ｔｏ−ｄａｃＣおよびＳＣＬＫ−ｔｏ−ｄａｃＤとして示されるサンプリングクロック信号、ＤＡＣＡ、ＤＡＣＢ、ＤＡＣＣ、およびＤＡＣＤとして示される対応するデジタルアナログ変換器に出力する。シリアルインターフェース３４６はまた、ＬＲＣＫ＿ｔｏ＿ｄａｃＡ、ＬＲＣＫ＿ｔｏ＿ｄａｃＢ、ＬＲＣＫ＿ｔｏ＿ｄａｃＣ、およびＬＲＣＫ＿ｔｏ＿ｄａｃＤとして示される左／右クロック信号および必要な場合は、リセットおよびパワーダウン信号などの制御情報を出力する。ｄａｔａ＿ｃｈ１およびｄａｔａ＿ｃｈ２として示される、対応するアナログ信号対はＤＡＣＡ，ＤＡＣＢ，ＤＡＣＣ，およびＤＡＣＤによって出力される。

別の実施形態において、種々のサンプリングレートの多重信号は、制御ルータ３４４（図３）を含まないシステムにおいて、本発明にしたがって処理され得る。このようなシステムにおいて、クロック信号および対応するデータ信号は、制御ルータ３４４によってルーティングされる代わりにＤＡＣに直接的に入力される。例えば、図３における、クロック信号ＳＤＡＴＡ１＿ｃｌｋ、ＳＤＡＴＡ２＿ｃｌｋ、ＳＤＡＴＡ３＿ｃｌｋおよびＳＤＡＴＡ４＿ｃｌｋ、ならびにデータ信号ＳＤＡＴＡ１、ＳＤＡＴＡ２、ＳＤＡＴＡ３およびＳＤＡＴＡ４は、ＤＡＣＡ，ＤＡＣＢ，ＤＡＣＣ，および、ＤＡＣＤに直接的に入力され得る。もしくは、システムは、制御ルータ３４４がいくつかの信号を受信するように構成され得、残りの信号は、ＤＡＣに直接的に入力される。これらの実施形態は特に、一つ以上のデータ信号のサンプリングレートが定常状態のままであるデバイスにおいて役に立ち、これにより、それらの信号に対してサンプルレート選択ロジックの必要性を排除する。

ＤＡＣシステム１００は、有利に、異なるサンプルレートでの多重デジタル入力信号を受信し、対応するアナログ信号を出力する。各ステレオデジタルアナログ変換器は、適切なレートでのシリアルデータ入力信号および入力の到達レートを示す信号を与えられ、他のものと独立して受信する。

前述の詳細な説明は、ブロック図、フローチャートの使用を介して本発明の種々の実施形態および例示を示した。各ブロック図コンポーネント、フローチャートステップならびに、例示の使用によって示される動作および／またはコンポーネントが、ハードウェア、ソフトウェア、ファームウェアまたは任意のそれらの組み合わせによって個々におよび／または集合的にインプリメントされることが当業者に理解される。

上述の説明は、本発明の説明であるように示され、限定するようにとられるべきではない。本発明の範囲内の他の実施形態が可能である。当業者は、本明細書で開示された構造物および方法を提供するのに必要な工程を容易にインプリメントし、プロセスパラメータおよび工程のシーケンスは、例示の手法によってのみ与えられ、所望の構造得および本発明の範囲内の改良を達成するように改変され得ることを理解する。本明細書で開示された実施形態の変形および改良は、添付の請求項に示されるような本発明の意図および範囲から逸脱することなしに、本明細書に示された説明に基づいてなされ得る。

図１は、デジタル信号をアナログ信号に変換するための、シングルレートのマルチチャネル信号処理システムに含まれるコンポーネントのブロック図である。 図２は、本発明の実施形態に従った、デジタル信号をアナログ信号に変換するための、マルチレートのマルチチャネル信号処理システムに含まれるコンポーネントのブロック図である。 図３は、本発明の実施形態に従った、デジタル信号をアナログ信号に変換するための、マルチレートのマルチチャネル信号処理システムに含まれるコンポーネントのブロック図である。 図３ａは、本発明の実施形態に従った、クロックエラー信号を示す信号の値を決定するためのロジック回路である。 図３ｂは、本発明の実施形態に従った、クロックモード信号を示す信号の値を決定するためのロジック回路である。 図３ｃは、本発明の実施形態に従った、クロック待機を示す信号の値を決定するためのロジック回路である。 図４は、本発明の実施形態に従った、信号処理システムにおける信号に対する時間履歴図の例である。 図５は、本発明の実施形態に従った、信号処理システムに対するシリアルインターフェースの実施形態に含まれるコンポーネントのブロック図である。

Claims (27)

1. 異なるサンプルレートを有する複数のデジタルシリアルデータ入力信号を対応する複数のアナログ信号に変換する装置であって、
   該装置は、
   第一のサンプルレートに対応する第一の左／右クロック信号および第一のデジタルシリアルデータ入力信号を受信するように接続されている第一のデジタルアナログ変換器と、
   第二のサンプルレートに対応する第二の左／右クロック信号および第二のデジタルシリアルデータ入力信号を受信するように接続されている第二のデジタルアナログ変換器と、
   該第一および第二のデジタルシリアルデータ入力信号と、該第一および第二の左／右クロック信号と、第一および第二の制御信号とを受信するように接続されている制御ルータと
   を備え、
   該第一および第二の制御信号は、該第一および第二のデジタルシリアルデータ入力信号の該サンプルレートのインディケータと該制御ルータの動作を制御するために用いられる第一および第二のエラー信号とを含み、さらに、該制御ルータは、該第一のエラー信号を受信したことに応答して、該第一のデジタルアナログ変換器に該第一のデジタルシリアルデータ入力信号と該第一の左／右クロック信号とをルーティングし、かつ、該第二のエラー信号を受信したことに応答して、該第二のデジタルアナログ変換器に該第二のデジタルシリアルデータ入力信号と該第二の左／右クロック信号とをルーティングするように動作可能である、装置。
2. 前記第一および第二のデジタルアナログ変換器に接続されているシリアルインターフェースをさらに備え、該シリアルインターフェースは、前記第一のデジタルシリアルデータ入力信号を該第一のデジタルアナログ変換器に送信し、かつ、前記第二のデジタルシリアルデータ入力信号を該第二のデジタルアナログ変換器に送信する、請求項１に記載の装置。
3. 前記複数のデジタルシリアルデータ入力信号に対応する複数のデジタルアナログ変換器をさらに備え、前記制御ルータは、対応するデジタルアナログ変換器に該複数のデジタルシリアルデータ入力信号のうちの少なくとも二つの該デジタルシリアルデータ入力信号を送信し、残りの複数のデジタルシリアルデータ入力信号は、該対応するデジタルアナログ変換器に直接的に入力される、請求項１に記載の装置。
4. 異なるサンプルレートを有する複数のデジタルシリアルデータ入力信号を対応する複数のアナログ信号に変換する装置であって、
   該装置は、
   該複数のデジタルシリアルデータ入力信号と、第一のサンプルレートに対応する第一の左／右クロック信号と、第二のサンプルレートに対応する第二の左／右クロック信号と、制御ルータの動作を制御するために用いられる複数のクロックエラー信号を含む複数の制御信号とを受信するように接続されている制御ルータを備え、
   各制御信号は、該複数のデジタルシリアルデータ入力信号のうちの一つのサンプルレートのインディケータを含み、さらに、該制御ルータは、該複数のクロックエラー信号を受信したことに応答して、かつ、該デジタルシリアルデータ入力信号のサンプルレートに基づいて該複数のデジタルシリアルデータ入力信号のそれぞれをルーティングするように動作可能である、装置。
5. 前記制御ルータに接続されている第一のデジタルアナログ変換器と、
   該制御ルータに接続されているシリアルインターフェースと
   をさらに備え、
   該シリアルインターフェースは、前記複数のデジタルシリアルデータ入力信号を受信し、該複数のデジタルシリアルデータ入力信号を該制御ルータに送信し、該制御ルータは、前記第一の左／右クロック信号と対応するデジタルシリアルデータ入力信号とを該第一のデジタルアナログ変換器に出力するようにさらに動作可能である、請求項４に記載の装置。
6. 前記制御ルータに接続されている第二のデジタルアナログ変換器をさらに備え、
   該制御ルータは、前記第二の左／右クロック信号と対応するデジタルシリアルデータ入力信号とを該第二のデジタルアナログ変換器に出力するようさらに動作可能である、請求項５に記載の装置。
7. マスタークロック信号を出力するマスタークロックと、
   クロック分配器および比率検出器モジュールと
   をさらに備え、
   該クロック分配器および比率検出器モジュールは、前記制御ルータへの入力を提供するように接続されており、さらに、該クロック分配器および比率検出器モジュールは、前記第一の左／右クロック信号と前記第二の左／右クロック信号と該マスタークロック信号とに基づいて、マスタークロックモードを決定するように動作可能である、請求項４に記載の装置。
8. 前記クロック分配器および比率検出器モジュールは、
   前記マスタークロックモードが前記第一の左／右クロック信号に対して決定されたかどうかを示すための第一のクロックエラー信号と、
   該マスタークロックモードが前記第二の左／右クロック信号に対して決定されたかどうかを示すための第二のクロックエラー信号と
   を生成するようにさらに動作可能である、請求項７に記載の装置。
9. 前記クロック分配器および比率検出器モジュールは、前記第一のクロックエラー信号と前記第二のクロックエラー信号とに基づいてクロックエラー信号全体を生成するようさらに動作可能である、請求項８に記載の装置。
10. 前記クロック分配器および前記比率検出器モジュールと前記制御ルータとの間に接続されている第一の状態機械をさらに備え、
    該第一の状態機械は、前記クロックエラー信号全体に基づいて、制御信号のうちの少なくとも一つを生成する、請求項９に記載の装置。
11. 前記クロック分配器および比率検出器モジュールと前記制御ルータとの間に接続されている第二の状態機械をさらに備え、
    該第二の状態機械は、前記クロックエラー信号全体に基づいて、前記制御信号のうちの少なくとも一つを生成する、請求項１０に記載の装置。
12. 前記複数のデジタルシリアルデータ入力信号に対応する複数のデジタルアナログ変換器をさらに備え、
    前記制御ルータは、該複数のデジタルシリアルデータ入力信号のそれぞれを対応するデジタルアナログ変換器に送信する、請求項４に記載の装置。
13. 複数のデジタルシリアルデータ入力信号を複数のアナログ信号に変換する方法であって、
    該複数のデジタルシリアルデータ入力信号のうちの少なくともいくつかは、異なるサンプルレートでサンプリングされ、該方法は、
    複数の中間クロックエラー信号に基づいてクロックエラー信号全体を生成することであって、該クロックエラー信号全体は、該異なるサンプルレートに対応する二つ以上の左／右クロック信号に基づく、ことと、
    該複数の中間クロックエラー信号が受信され、かつ、該クロックエラー信号全体が所定の値である場合、該複数のデジタルシリアルデータ入力信号のそれぞれと、該デジタルシリアルデータ入力信号の該サンプルレートに対応する該左／右クロック信号とを複数のデジタルアナログ変換器のうちの一つにルーティングすることと
    を包含する、方法。
14. 前記クロックエラー信号全体を生成することは、
    前記異なるサンプルレートのそれぞれに対応する前記複数の中間クロックエラー信号を生成することであって、該複数の中間クロックエラー信号のそれぞれは、該サンプルレートに対応する前記左／右クロック信号に基づく、ことをさらに包含する、請求項１３に記載の方法。
15. 前記クロックエラー信号全体を生成することは、
    前記異なるサンプルレートのそれぞれに対応する複数のクロックモード信号を生成することであって、該複数のクロックモード信号のそれぞれは、該サンプルレートに対応する前記左／右クロック信号に基づく、ことと、
    該複数のクロックモード信号に基づいて、該クロックエラー信号全体を生成することと
    をさらに包含する、請求項１３に記載の方法。
16. 前記クロックエラー信号全体を生成することは、
    前記異なるサンプルレートのそれぞれに対応する複数のクロック待機信号を生成することであって、該複数のクロック待機信号のそれぞれは、該サンプルレートに対応する前記左／右クロック信号が立ち上がりであるかどうかに基づく、ことと、
    該複数のクロック待機信号に基づいて、該クロックエラー信号全体を生成することと
    をさらに包含する、請求項１３に記載の方法。
17. 複数のデジタルシリアルデータ入力信号を複数のアナログ信号に変換する装置であって、該複数のデジタルシリアルデータ入力信号の少なくともいくつかは、異なるサンプルレートでサンプリングされ、
    該装置は、
    複数の中間クロックエラー信号に基づいてクロックエラー信号全体を生成する手段であって、該クロックエラー信号全体は、該異なるサンプルレートに対応する二つ以上の左／右クロック信号に基づく、手段と、
    該複数の中間クロックエラー信号がルーティングする手段において受信され、かつ、該クロックエラー信号全体が所定の値である場合、該複数のデジタルシリアルデータ入力信号のそれぞれと該デジタルシリアルデータ入力信号の該サンプルレートに対応する該左／右クロック信号とを複数のデジタルアナログ変換器のうちの一つにルーティングする手段と
    を含む、装置。
18. 前記クロックエラー信号全体を生成する手段は、
    前記異なるサンプルレートのそれぞれに対応する前記複数の中間クロックエラー信号を生成する手段であって、該複数の中間クロックエラー信号のそれぞれは、該サンプルレートに対応する前記左／右クロック信号に基づく、手段をさらに含む、請求項１７に記載の装置。
19. 前記クロックエラー信号全体を生成する手段は、
    前記異なるサンプルレートのそれぞれに対応する複数のクロックモード信号を生成する手段であって、該複数のクロックモード信号のそれぞれは、該サンプルレートに対応する前記左／右クロック信号に基づく、手段と、
    該複数のクロックモード信号に基づいて、該クロックエラー信号全体を生成する手段と
    をさらに含む、請求項１７に記載の装置。
20. 前記クロックエラー信号全体を生成する手段は、
    前記異なるサンプルレートのそれぞれに対応する複数のクロック待機信号を生成する手段であって、該複数のクロック待機信号のそれぞれは、該サンプルレートに対応する前記左／右クロック信号が立ち上がりであるかどうかに基づく、手段と、
    該複数のクロック待機信号に基づいて、該クロックエラー信号全体を生成する手段と
    をさらに含む、請求項１７に記載の装置。
21. 複数のデジタルシリアルデータ入力信号を複数のアナログ信号に変換する装置であって、該複数のデジタルシリアルデータ入力信号は、二つ以上のサンプルレートのうちの一つでサンプリングされ、
    該装置は、
    該複数のデジタルシリアルデータ入力信号を受信するように接続されているシリアルインターフェースと、
    該シリアルインターフェースと通信可能な制御ルータと
    を備え、
    該制御ルータは、該複数のデジタルシリアルデータ入力信号のそれぞれの該サンプルレートを示す複数の信号と該制御ルータの動作を制御するために用いられる複数のクロックエラー信号とを受信するように動作可能であり、さらに、該制御ルータは、該複数のクロックエラー信号を受信したことに応答して、該複数のデジタルシリアルデータ入力信号のそれぞれと該デジタルシリアルデータ入力信号の該サンプルレートに対応する左／右クロック信号とを複数のデジタルアナログ変換器のうちの一つにルーティングするように動作可能である、装置。
22. 前記制御ルータの動作を制御するために用いられる前記クロックエラー信号全体を生成するように動作可能であるクロック分配器および比率検出器モジュールをさらに備え、
    該クロックエラー信号全体は、前記サンプルレートに対応する前記左／右クロック信号に基づく、請求項２１に記載の装置。
23. 前記クロック分配器および比率検出器モジュールは、
    前記異なるサンプルレートのそれぞれに対応する複数の中間クロックエラー信号を生成し、該複数の中間クロックエラー信号のそれぞれは、該サンプルレートに対応する前記左／右クロック信号に基づき、
    該複数の中間クロックエラー信号に基づいて、前記クロックエラー信号全体を生成するようにさらに動作可能である、請求項２２に記載の装置。
24. 前記クロック分配器および比率検出器モジュールは、
    前記異なるサンプルレートのそれぞれに対応する複数のクロックモード信号を生成し、該複数のクロックモード信号のそれぞれは、該サンプルレートに対応する前記左／右クロック信号に基づき、
    該複数のクロックモード信号に基づいて、前記クロックエラー信号全体を生成するようにさらに動作可能である、請求項２２に記載の装置。
25. 前記クロック分配器および比率検出器モジュールは、
    前記異なるサンプルレートのそれぞれに対応する複数のクロック待機信号を生成し、該複数のクロック待機信号のそれぞれは、該サンプルレートに対応する前記左／右クロック信号が立ち上がりかどうかに基づき、
    該複数のクロック待機信号に基づいて、前記クロックエラー信号全体を生成するようにさらに動作可能である、請求項２２に記載の装置。
26. 前記制御ルータに複数の制御信号を提供するように接続されている状態機械をさらに備え、
    該複数の制御信号は、前記複数のデジタルアナログ変換器の動作を制御するように用いられる、請求項２１に記載の装置。
27. 二つ以上のサンプルレートに対応する複数の状態機械をさらに備え、
    該複数の状態機械のそれぞれは、クロックエラー信号全体を受信し、該クロックエラー信号全体を前記制御ルータに送信するように接続されており、該クロックエラー信号全体は、前記複数のデジタルアナログ変換器の動作を制御するように用いられる、請求項２１に記載の装置。

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