JP4369231B2 - Surge protection semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 44
- 239000002184 metal Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 13
- 230000015556 catabolic process Effects 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims description 5
- 101150052863 THY1 gene Proteins 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【０００１】
【技術分野】
本発明は雷サージおよびスイッチングサージ等の過電圧および過電流から、通信機器回路系を保護するための半導体サージ防護装置構造に関するものである。
【０００２】
【背景技術】
従来の方法により製造されるこの種のサージ防護装置は米国特許第５７８１３９２号に開示されている。しかし、この従来技術のよる装置は２線間のバランス動作を意図してはいるが、実際には同相で侵入する雷サージなどに対し２線毎に動作するｐｎｐｎサイリスタ素子が同一基板内に作り込んではあっても基本的には別素子を通過するため、特に短いパルスサージ動作及び低温状態でのサージ印加時にはアンバランスが生じる問題が残った。
【０００３】
このため、２線に侵入する雷サージなど同相サージ侵入の場合、動作するｐｎｐｎ型サージ防護素子は同一素子のため完全なバランス動作が保証されるバランス回路を同一半導体基板内に実現、即ちモノリシック化を実現することが望まれていた。
【０００４】
また、高周波伝送回路においては、伝送損失を軽減するため回線に負荷される静電容量が小さいことが要求されている。
【０００５】
本発明の目的は、バランス動作が保証されたバランス回路を同一半導体基板内に形成してモノリシックなサージ防護半導体装置を提供することにある。
【０００６】
本発明の他の目的は、静電容量の小さいサージ防護半導体装置を提供することにある。
【０００７】
本発明の他の目的は、コンパクトで、長寿命なサージ防護半導体装置を提供することにある。
【０００８】
【発明の開示】
モノリシックなサージ防護半導体装置は、第１の表面と第２の表面とを有する第１導電型の半導体基板と、前記第１の表面から前記第２の表面に延在して前記半導体基板からなる互いに隣接する第１及び第２のサイリスタ素子領域と、前記第１のサイリスタ素子領域に隣接した第１及び第２のダイオード素子領域と、前記第２のサイリスタ素子領域に隣接した第３のダイオード素子領域と、前記第３のダイオード素子領域に隣接した第４のダイオード素子領域とを画成する第２導電型の分離領域と、前記第２の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成され、前記第１のサイリスタ素子領域と前記第１及び第２のダイオード素子領域との間の前記分離領域及び前記第２のサイリスタ素子領域と前記第３のダイオード素子領域との間の前記分離領域とそれぞれ連続するように設けられた第２導電型の第１及び第２のアノード領域と、前記第１の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成された第２導電型の第１及び第２のベース領域と、前記第１及び第２のベース領域にそれぞれ形成された第１導電型のエミッタ領域とを含む第１及び第２のサイリスタ素子と、前記第１の表面から前記第１及び第２のダイオード素子領域に形成された第２導電型の第１及び第２のアノード領域と第１導電型の共通のカソード領域とを有する第１及び第２のダイオード素子と、前記第１の表面から前記第３のダイオード素子領域に形成された第２導電型のアノード領域と第１導電型のカソード領域とを有する第３のダイオード素子と、前記第１の表面から前記第４のダイオード素子領域に形成された第２導電型のアノード領域と第１導電型のカソード領域とを有する第４のダイオード素子とを具備し、第１、第２及び第３の金属端子を有し、前記第１の金属電極端子には前記第１のダイオード素子のアノード電極及び前記第３のダイオード素子のカソード電極を接続し、前記第２の金属電極端子には前記第２のダイオード素子のアノード電極及び前記第４のダイオード素子のカソード電極を接続し、前記第３電極端子には前記第１のサイリスタ素子のカソード電極及び前記第２のサイリスタ素子のアノード電極を接続し、前記第１と第２のダイオード素子の共通のカソード電極は前記第１のサイリスタ素子のアノード電極に接続し、前記第３と第４のダイオード素子のアノード電極は前記第２のサイリスタ素子のカソード電極に接続される。
【０００９】
【発明を実施するための最良の形態】
図１は第１の実施例によるサージ防護半導体装置１０を示す断面図であり、図２はその等価回路（一点鎖線内）を含む使用回路である。
【００１０】
即ち、第１及び第２の表面を有するｎ−型半導体基板１１の両面からｐ型不純物を選択的に拡散してｐ型分離領域４０及び２つの互いに分離されたサイリスタ素子のアノード領域となるｐ型領域４１、４２を形成する。この分離領域４０によりｎ−型半導体基板１１は複数個の素子領域に分離される。即ち、第１の表面から第２の表面に延在する複数個のｎ−型半導体基板からなる素子領域４３−４５及び隣接するサイリスタ素子Ｔｈｙ１及び２のｎ−型領域４６、４７が分離される。
【００１１】
この場合、サイリスタ素子Ｔｈｙ１及び２の各ｐ型アノード領域４１、４２はｐ型分離領域４０にそれぞれ接続され、サイリスタ素子Ｔｈｙ１及び２はその間に介在する前記分離領域４０に対して左右対称となるように分離して配置されている。
【００１２】
また、これらのｎ−型素子領域４６、４７には、半導体基板の不純物濃度より高い不純物濃度を有するｎ型埋め込み層３２が第１の表面からそれぞれ形成され、次いで、ｐ型ベース領域を形成した後、複数個のｎ＋型エミッタ層を形成して互いに分離されて隣接する２つのサイリスタ素子Ｔｈｙ１及び２を形成する。
【００１３】
各素子領域４３−４５に対して、第１の表面からｐ型及びｎ型不純物を拡散してアノード領域及びカソード領域を形成する。これらのアノード領域及びカソード領域に電極を設けて横型ダイオード素子Ｄ１−Ｄ４を形成する。また、前記各ｎ＋型エミッタ層と前記アノード領域に電極を設けてサイリスタ素子Ｔｈｙ１及び２を形成する。
【００１４】
図１において、１０は半導体チップ、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２は金属電極、２３、２４、２５は金属電極端子、３０及び３１は二酸化珪素等の絶縁膜である。埋込拡散層３２は半導体基板と同一導電型であり基板濃度より若干高い不純物濃度を有している。
【００１５】
金属電極１４−１５間は第１のサイリスタ素子Ｔｈｙ１を示し、金属電極１７−１８間は第２のサイリスタ素子Ｔｈｙ２を示す。
【００１６】
金属電極１２−１３間、１６−１３間、１９−２０間及び２１−２２間はそれぞれ第１乃至第４のダイオード素子Ｄ１、Ｄ２、Ｄ３、Ｄ４を示す。
【００１７】
半導体基板表面の金属配線による結線関係は、第１の金属電極端子２３には第１のダイオード素子Ｄ１のアノード側金属電極１２及び第３のダイオード素子Ｄ３のカソード側金属電極２０を接続し、第２の金属電極端子２４には第２のダイオード素子Ｄ２のアノード側金属電極１６及び第４のダイオード素子Ｄ４のカソード側金属電極２２を接続し、第３電極端子２５には第１のサイリスタ素子Ｔｈｙ１のカソード側金属電極１５及び第２のサイリスタ素子Ｔｈｙ２のアノード側金属電極１７を接続し、第１と第２のダイオード素子Ｄ１及びＤ２のカソード側金属電極１３は第１のサイリスタ素子Ｔｈｙ１のアノード側金属電極１４に接続し、第３と第４のダイオード素子Ｄ３及びＤ４のアノード側１９、２１は第２のサイリスタ素子Ｔｈｙ２のカソード側金属電極１８に接続結線される。これにより図２の一点鎖線内に示されるバランス型サージ防護回路を１つの基板上に形成するモノリシック化サージ防護半導体装置が得られる。
【００１８】
サージ防護半導体装置として、第１及び第２のサイリスタ素子Ｔｈｙ１、２及び第１乃至第４のダイオード素子Ｄ１−Ｄ４を前記したような配置形成すると共に、電極接続することによって、バランスに優れ、静電容量を小さくすることが可能となる。
【００１９】
この実施例においては、前記サイリスタ素子Ｔｈｙ１及びダイオード素子Ｄ１−Ｄ４の各金属電極は前記半導体基板の前記第１の表面上に配置されているので、実装する際の配線処理が容易となる。
【００２０】
第１のサイリスタ素子Ｔｈｙ１と第２のサイリスタ素子Ｔｈｙ２の順降伏電圧を第１のダイオード素子乃至第４のダイオード素子Ｄ１、Ｄ２、Ｄ３、Ｄ４の降伏電圧より低く設定する方法として、上記説明の如く埋込拡散層３２を有する埋込構造型のサイリスタ構造を用いる方法の他、ダイオード素子のｐ型アノード拡散深さよりサイリスタ素子のｐ型ベース拡散深さを浅くする等の方法を用いてもよい。
【００２１】
また、通信回線での一次防護用途例として、サイリスタＴｈｙ１の耐圧は、埋め込み層３２により決定されが、２３０Ｖ、２９０Ｖ、３１０Ｖ、３５０Ｖ等が必要となり、ダイオード耐圧はそれ以上が必要であり、例えば、８００Ｖ等である。
【００２２】
図２は、本発明によるサージ防護半導体装置の等価回路（一点鎖線内）を含む使用回路である。
【００２３】
ラインＬ１及びＬ２は信号線を示し、Ｓは通信機器等の被保護回路部を示す。金属電極端子２３はＬ１に、金属電極端子２４はＬ２に、金属電極端子２５は接地線へと接続されている。
【００２４】
信号線の平常時には信号線−接地間は絶縁されるが、Ｌ１及びＬ２へ同相で侵入する正極を有す雷サージなどにおける過電圧あるいは過電流の発生時には、Ｌ１あるいはＬ２どちらに侵入したサージも第１のダイオード素子Ｄ１あるいは第２のダイオード素子Ｄ２を経由し、第１のサイリスタ素子Ｔｈｙ１を経由して電圧クランプされ、過電圧は接地され、被保護回路部Ｓは過電圧サージ及び過電流サージから保護されることになる。負極を有する雷サージなどの過電圧あるいは過電流発生時には、Ｌ１あるいはＬ２どちらに侵入したサージも第３のダイオード素子Ｄ３あるいは第４のダイオード素子Ｄ４を経由し、第２のサイリスタ素子Ｔｈｙ２を経由して電圧クランプされ、過電流は接地され、被保護回路部Ｓは過電圧サージ及び過電流サージから保護されることになる。
【００２５】
即ち、通常時には、前記一点鎖線内で示す保護素子部は、印加電圧値がサイリスタＴｈｙ１及び２のブレークダウン電圧値以下のためオフ状態であり、通信信号電流は被保護回路Ｓへ流れる。
【００２６】
信号線Ｌ１及びＬ２から正極性サージが侵入した場合、Ｔｈｙ１はサージ電圧により導通状態となり、サージ電流は、
（１）Ｌ１侵入経路の際、２３→Ｄ１→Ｔｈｙ１→２５→ＧＮＤの経路で接地され、
（２）Ｌ２侵入経路の際、２４→Ｄ２→Ｔｈｙ１→２５→ＧＮＤの経路で接地される。
【００２７】
逆極性サージの場合、
（３）Ｌ１侵入経路に対して、２３→Ｄ３→Ｔｈｙ２→２５→ＧＮＤの経路で接地され、
（４）Ｌ２侵入経路に対して、２４→Ｄ４→Ｔｈｙ２→２５→ＧＮＤの経路で接地される。
【００２８】
図３は本発明による第２の実施例に係るサージ防護半導体装置を示す断面図である。なお、図３においては、同一部品には図１と同一の図番を付している。
【００２９】
サージ耐量等を考慮して、第１及び第２のサイリスタ素子Ｔｈｙ１及び２を縦型素子構造としており、前記第１及び第２のサイリスタ素子Ｔｈｙ１及び２はその間に介在する分離領域４０に対して左右斜め対称に形成され、また、第３の金属電極端子２５を第２の表面に設けている。その他は図１と同様である。この場合、他のダイオード素子Ｄ１〜Ｄ４も同様に縦型素子構造とすることもできる。
【００３０】
さらに、この実施例においては、前記サイリスタ素子Ｔｈｙ１及び２を縦型素子構造としているので、サージ耐量の増大したサージ防護半導体装置を得ることができる。
【００３１】
【産業上の利用可能性】
バランス型サージ防護回路を構成するに際し、ｐｎｐｎサイリスタ素子のアノード拡散層と分離層を共通化するように埋込構造型のｐｎｐｎサイリスタ素子及びｐｎダイオード素子を同一半導体チップ上にモノリシックに構成しているので、チップ面積が減少して、バランスに優れ、静電容量の小さいコンパクトで信頼性の高いサージ防護半導体装置が得られる。
【図面の簡単な説明】
【図１】 本発明による第１の実施例に係るサージ防護半導体装置を示す断面図である。
【図２】 本発明によるサージ防護半導体装置の等価回路（一点鎖線内）を含む使用回路を説明する図である。
【図３】 本発明による第２の実施例に係るサージ防護半導体装置を示す断面図である。[0001]
【Technical field】
The present invention relates to a semiconductor surge protection device structure for protecting a communication equipment circuit system from overvoltage and overcurrent such as lightning surge and switching surge.
[0002]
[Background]
This type of surge protection device manufactured by conventional methods is disclosed in US Pat. No. 5,781,392. However, although the device according to this prior art is intended to perform a balancing operation between two wires, in reality, a pnpn thyristor element that operates every two wires against a lightning surge entering in the same phase is formed on the same substrate. In spite of this, since it basically passes through another element, there still remains a problem that imbalance occurs when a short pulse surge operation and a surge are applied in a low temperature state.
[0003]
For this reason, in the case of in-phase surge intrusion such as lightning surge entering two wires, the pnpn surge protection element that operates is the same element, so that a balanced circuit that guarantees perfect balance operation is realized in the same semiconductor substrate, that is, monolithic It was desired to realize.
[0004]
In addition, high frequency transmission circuits are required to have a small electrostatic capacitance loaded on the line in order to reduce transmission loss.
[0005]
An object of the present invention is to provide a monolithic surge protection semiconductor device by forming a balance circuit in which a balance operation is guaranteed in the same semiconductor substrate.
[0006]
Another object of the present invention is to provide a surge protection semiconductor device having a small capacitance.
[0007]
Another object of the present invention is to provide a surge protection semiconductor device that is compact and has a long life.
[0008]
DISCLOSURE OF THE INVENTION
The monolithic surge protection semiconductor device includes a first conductivity type semiconductor substrate having a first surface and a second surface, and the semiconductor substrate extending from the first surface to the second surface. First and second thyristor element regions adjacent to each other, first and second diode element regions adjacent to the first thyristor element region, and third diode elements adjacent to the second thyristor element region An isolation region of a second conductivity type defining a region and a fourth diode element region adjacent to the third diode element region, and from the second surface to the first and second thyristor element regions The isolation region formed between the first thyristor element region and the first and second diode element regions, and the second thyristor element region and the third diode element, respectively. First and second anode regions of a second conductivity type provided so as to be continuous with the isolation region between the first region and the first and second thyristor element regions, respectively, from the first surface. First and second thyristor elements including first and second base regions of the second conductivity type formed and emitter regions of the first conductivity type formed in the first and second base regions, respectively. And first and second anode regions of the second conductivity type formed in the first and second diode element regions from the first surface and a common cathode region of the first conductivity type. And a third diode element having a second conductivity type anode region and a first conductivity type cathode region formed from the first surface to the third diode element region, Front from the first surface ; And a fourth diode element and a fourth second-conductivity-type anode region and the cathode region of the first conductivity type formed in the diode element domain of the first, second and third metal terminal An anode electrode of the first diode element and a cathode electrode of the third diode element are connected to the first metal electrode terminal, and the second diode element is connected to the second metal electrode terminal. An anode electrode of the first thyristor element and an anode electrode of the second thyristor element are connected to the third electrode terminal, and the first electrode of the fourth thyristor element is connected to the third electrode terminal. And a common cathode electrode of the second diode element is connected to an anode electrode of the first thyristor element, and an anode electrode of the third and fourth diode elements is the second diode element. Connected to the cathode electrode of the Lister element .
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a sectional view showing a surge
[0010]
That is, p-type impurities are selectively diffused from both surfaces of the n − -
[0011]
In this case, the p-
[0012]
In these n − -
[0013]
For each element region 43-45, p-type and n-type impurities are diffused from the first surface to form an anode region and a cathode region. The lateral diode elements D1-D4 are formed by providing electrodes in the anode region and the cathode region. In addition, thyristor elements Thy1 and Thy2 are formed by providing electrodes on each of the n + -type emitter layers and the anode region.
[0014]
In FIG. 1, 10 is a semiconductor chip, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, and 22 are metal electrodes, 23, 24, and 25 are metal electrode terminals, and 30 and 31 are silicon dioxide. It is an insulating film. The buried
[0015]
Between the metal electrodes 14-15 shows the first thyristor element Thy1, and between the metal electrodes 17-18 shows the second thyristor element Thy2.
[0016]
Between the metal electrodes 12-13, between 16-13, between 19-20, and between 21-22 show the 1st thru | or 4th diode elements D1, D2, D3, D4, respectively.
[0017]
The connection relationship by the metal wiring on the surface of the semiconductor substrate is that the first
[0018]
As the surge protection semiconductor device, the first and second thyristor elements Thy 1 and 2 and the first to fourth diode elements D1 to D4 are arranged and formed as described above, and the electrodes are connected so that the balance is excellent. The electric capacity can be reduced.
[0019]
In this embodiment, since the metal electrodes of the thyristor element Thy1 and the diode elements D1-D4 are disposed on the first surface of the semiconductor substrate, wiring processing when mounting is facilitated.
[0020]
As described above, the forward breakdown voltage of the first thyristor element Thy1 and the second thyristor element Thy2 is set lower than the breakdown voltages of the first to fourth diode elements D1, D2, D3, and D4. In addition to the method using the buried structure type thyristor structure having the buried
[0021]
As an example of primary protection application in a communication line, the withstand voltage of the thyristor Thy1 is determined by the buried
[0022]
FIG. 2 is a circuit used including an equivalent circuit (inside the one-dot chain line) of the surge protection semiconductor device according to the present invention.
[0023]
Lines L1 and L2 indicate signal lines, and S indicates a protected circuit unit such as a communication device. The
[0024]
During normal operation of the signal line, the signal line and the ground are insulated, but when an overvoltage or overcurrent occurs in a lightning surge or the like having a positive electrode that penetrates L1 and L2 in the same phase, the surge that has entered either L1 or L2 The voltage is clamped via the first diode element D1 or the second diode element D2 and the first thyristor element Thy1, the overvoltage is grounded, and the protected circuit portion S is protected from overvoltage surge and overcurrent surge. Will be. When an overvoltage or overcurrent such as a lightning surge having a negative electrode occurs, a surge that has entered either L1 or L2 passes through the third diode element D3 or the fourth diode element D4, and then passes through the second thyristor element Thy2. The voltage is clamped, the overcurrent is grounded, and the protected circuit portion S is protected from the overvoltage surge and the overcurrent surge.
[0025]
That is, normally, the protection element portion indicated by the one-dot chain line is in an off state because the applied voltage value is equal to or lower than the breakdown voltage value of the thyristors Thy1 and 2, and the communication signal current flows to the protected circuit S.
[0026]
When a positive surge enters the signal lines L1 and L2, Thy1 becomes conductive due to the surge voltage, and the surge current is
(1) In the case of the L1 intrusion route, it is grounded by the route of 23 → D1 → Thy1 → 25 → GND,
(2) At the time of the L2 intrusion route, it is grounded by a route of 24 → D2 → Thy1 → 25 → GND.
[0027]
For reverse polarity surges,
(3) With respect to the L1 intrusion route, it is grounded by a route of 23 → D3 → Thy2 → 25 → GND,
(4) With respect to the L2 intrusion route, the ground is connected through a route of 24 → D4 → Thy2 → 25 → GND.
[0028]
FIG. 3 is a sectional view showing a surge protection semiconductor device according to a second embodiment of the present invention. In FIG. 3, the same parts are assigned the same reference numbers as in FIG.
[0029]
The first and second thyristor elements Thy1 and 2 have a vertical element structure in consideration of surge resistance and the like, and the first and second thyristor elements Thy1 and 2 are located with respect to the
[0030]
Further, in this embodiment, since the thyristor elements Thy1 and Thy2 have a vertical element structure, a surge protection semiconductor device having an increased surge resistance can be obtained.
[0031]
[Industrial applicability]
When configuring the balanced surge protection circuit, the buried structure type pnpn thyristor element and the pn diode element are monolithically formed on the same semiconductor chip so that the anode diffusion layer and the separation layer of the pnpn thyristor element are shared. Therefore, the chip area is reduced, and a compact and highly reliable surge protection semiconductor device with excellent balance, small capacitance, and the like can be obtained.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a surge protection semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a circuit used including an equivalent circuit (inside the one-dot chain line) of the surge protection semiconductor device according to the present invention.
FIG. 3 is a cross-sectional view showing a surge protection semiconductor device according to a second embodiment of the present invention.
Claims (10)
前記第１の表面から前記第２の表面に延在して前記半導体基板からなる互いに隣接する第１及び第２のサイリスタ素子領域と、前記第１のサイリスタ素子領域に隣接した第１及び第２のダイオード素子領域と、前記第２のサイリスタ素子領域に隣接した第３のダイオード素子領域と、前記第３のダイオード素子領域に隣接した第４のダイオード素子領域とをそれぞれ画成する第２導電型の分離領域と、
前記第２の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成され、前記第１のサイリスタ素子領域と前記第１及び第２のダイオード素子領域との間の前記分離領域及び前記第２のサイリスタ素子領域と前記第３のダイオード素子領域との間の前記分離領域とそれぞれ連続するように設けられた第２導電型の第１及び第２のアノード領域と、前記第１の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成された第２導電型の第１及び第２のベース領域と、前記第１及び第２のベース領域にそれぞれ形成された第１導電型のエミッタ領域とを含む第１及び第２のサイリスタ素子と、
前記第１の表面から前記第１及び第２のダイオード素子領域に形成され、第２導電型の第１及び第２のアノード領域と第１導電型の共通のカソード領域とを有する第１及び第２のダイオード素子と、
前記第１の表面から前記第３のダイオード素子領域に形成され、第２導電型のアノード領域と第１導電型のカソード領域とを有する第３のダイオード素子と、
前記第１の表面から前記第４のダイオード素子領域に形成され、第２導電型のアノード領域と第１導電型のカソード領域とを有する第４のダイオード素子とを具備し、
第１、第２及び第３の金属端子を有し、前記第１の金属電極端子には前記第１のダイオード素子のアノード電極及び前記第３のダイオード素子のカソード電極を接続し、前記第２の金属電極端子には前記第２のダイオード素子のアノード電極及び前記第４のダイオード素子のカソード電極を接続し、前記第３電極端子には前記第１のサイリスタ素子のカソード電極及び前記第２のサイリスタ素子のアノード電極を接続し、前記第１と第２のダイオード素子の共通のカソード電極は前記第１のサイリスタ素子のアノード電極に接続し、前記第３と第４のダイオード素子のアノード電極は前記第２のサイリスタ素子のカソード電極に接続される、
サージ防護半導体装置。A first conductivity type semiconductor substrate having a first surface and a second surface;
First and second thyristor element regions adjacent to each other and extending from the first surface to the second surface and made of the semiconductor substrate, and first and second adjacent to the first thyristor element region. A second conductivity type defining a third diode element region adjacent to the second thyristor element region, and a fourth diode element region adjacent to the third diode element region. A separation region,
The isolation region formed between the first thyristor element region and the first and second diode element regions, and the second thyristor element region, respectively, formed from the second surface to the first and second thyristor element regions. First conductivity-type and second anode regions of the second conductivity type provided so as to be continuous with the isolation region between the thyristor element region and the third diode element region, respectively, and from the first surface, First and second base regions of the second conductivity type formed in the first and second thyristor element regions, respectively, and emitter regions of the first conductivity type formed in the first and second base regions, respectively. First and second thyristor elements including:
The first and second diode regions are formed in the first and second diode element regions from the first surface and have first and second anode regions of the second conductivity type and a common cathode region of the first conductivity type. Two diode elements;
A third diode element formed in the third diode element region from the first surface and having a second conductivity type anode region and a first conductivity type cathode region;
A fourth diode element formed in the fourth diode element region from the first surface and having a second conductivity type anode region and a first conductivity type cathode region ;
The first metal electrode terminal is connected to an anode electrode of the first diode element and a cathode electrode of the third diode element, and the second metal terminal is connected to the first metal electrode terminal. The anode electrode of the second diode element and the cathode electrode of the fourth diode element are connected to the metal electrode terminal, and the cathode electrode of the first thyristor element and the second electrode are connected to the third electrode terminal. The anode electrode of the thyristor element is connected, the cathode electrode common to the first and second diode elements is connected to the anode electrode of the first thyristor element, and the anode electrodes of the third and fourth diode elements are Connected to the cathode electrode of the second thyristor element;
Surge protection semiconductor device.
前記第１の表面から前記第２の表面に延在して前記半導体基板からなる互いに隣接する第１及び第２のサイリスタ素子領域と、前記第１のサイリスタ素子領域に隣接した第１及び第２のダイオード素子領域と、前記第２のサイリスタ素子領域に隣接した第３のダイオード素子領域と、前記第３のダイオード素子領域に隣接した第４のダイオード素子領域とをそれぞれ画成する第２導電型の分離領域と、
前記第１の表面から前記第１のサイリスタ素子領域に形成され、前記第１のサイリスタ素子領域と前記第１及び第２のダイオード素子領域との間の前記分離領域と連続するように設けられた第２導電型の第１のアノード領域と、前記第２の表面から前記第１のサイリスタ素子領域に形成された第２導電型の第１のベース領域と、前記第１のベース領域に形成された第１導電型のエミッタ領域とを含む第１のサイリスタ素子と、
前記第２の表面から前記第２のサイリスタ素子領域に形成され、前記第２のサイリスタ素子領域と前記第３のダイオード素子領域との間の前記分離領域と連続するように設けられた第２導電型の第２のアノード領域と、前記第１の表面から前記第２のサイリスタ素子領域にそれぞれ形成された第２導電型の第２のベース領域と、前記第２のベース領域に形成された第１導電型のエミッタ領域とを含む第２のサイリスタ素子と、
前記第１の表面から前記第１及び第２のダイオード素子領域に形成された第２導電型の第１及び第２のアノード領域と第１導電型の共通のカソード領域とを有する第１及び第２のダイオード素子と、
前記第１の表面から前記第３のダイオード素子領域に形成された第２導電型のアノード領域と第１導電型のカソード領域とを有する第３のダイオード素子と、
前記第１の表面から前記第４のダイオード素子領域に形成された第２導電型のアノード領域と第１導電型のカソード領域とを有する第４のダイオード素子とを具備し、
第１、第２及び第３の金属端子を有し、前記第１の金属電極端子には前記第１のダイオード素子のアノード電極及び前記第３のダイオード素子のカソード電極を接続し、前記第２の金属電極端子には前記第２のダイオード素子のアノード電極及び前記第４のダイオード素子のカソード電極を接続し、前記第３電極端子には前記第１のサイリスタ素子のカソード電極及び前記第２のサイリスタ素子のアノード電極を接続し、前記第１と第２のダイオード素子の共通のカソード電極は前記第１のサイリスタ素子のアノード電極に接続し、前記第３と第４のダイオード素子のアノード電極は前記第２のサイリスタ素子のカソード電極に接続される、
サージ防護半導体装置。A first conductivity type semiconductor substrate having a first surface and a second surface;
First and second thyristor element regions adjacent to each other and extending from the first surface to the second surface and made of the semiconductor substrate, and first and second adjacent to the first thyristor element region. A second conductivity type defining a third diode element region adjacent to the second thyristor element region, and a fourth diode element region adjacent to the third diode element region. A separation region,
The first thyristor element region is formed from the first surface, and is provided so as to be continuous with the isolation region between the first thyristor element region and the first and second diode element regions. A first conductivity type first anode region; a second conductivity type first base region formed in the first thyristor element region from the second surface; and the first base region. A first thyristor element including an emitter region of a first conductivity type;
Second conductivity is formed in the second thyristor element region from the second surface, and is provided so as to be continuous with the isolation region between the second thyristor element region and the third diode element region. A second anode region of the mold, a second base region of a second conductivity type formed in the second thyristor element region from the first surface, and a second base region formed in the second base region, respectively. A second thyristor element including an emitter region of one conductivity type;
First and second having a first conductivity type first and second anode region and a first conductivity type common cathode region formed in the first and second diode element regions from the first surface. Two diode elements;
A third diode element having a second conductivity type anode region and a first conductivity type cathode region formed in the third diode element region from the first surface;
A fourth diode element having a second conductivity type anode region and a first conductivity type cathode region formed in the fourth diode element region from the first surface ;
The first metal electrode terminal is connected to an anode electrode of the first diode element and a cathode electrode of the third diode element, and the second metal terminal is connected to the first metal electrode terminal. The anode electrode of the second diode element and the cathode electrode of the fourth diode element are connected to the metal electrode terminal, and the cathode electrode of the first thyristor element and the second electrode are connected to the third electrode terminal. The anode electrode of the thyristor element is connected, the cathode electrode common to the first and second diode elements is connected to the anode electrode of the first thyristor element, and the anode electrodes of the third and fourth diode elements are Connected to the cathode electrode of the second thyristor element;
Surge protection semiconductor device.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001342268 | 2001-11-07 | ||
| JP2001342268 | 2001-11-07 | ||
| PCT/JP2002/011579 WO2003041236A1 (en) | 2001-11-07 | 2002-11-06 | Surge protecting semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003041236A1 JPWO2003041236A1 (en) | 2005-03-03 |
| JP4369231B2 true JP4369231B2 (en) | 2009-11-18 |
Family
ID=19156156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003543158A Expired - Fee Related JP4369231B2 (en) | 2001-11-07 | 2002-11-06 | Surge protection semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4369231B2 (en) |
| WO (1) | WO2003041236A1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515391B2 (en) * | 2005-10-19 | 2009-04-07 | Littlefuse, Inc. | Linear low capacitance overvoltage protection circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821354A (en) * | 1981-07-29 | 1983-02-08 | Nippon Denso Co Ltd | Semiconductor device |
| JPS63181376A (en) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | Semiconductor device |
| JP3083881B2 (en) * | 1991-07-30 | 2000-09-04 | 新電元工業株式会社 | Surge protection element |
| JPH07230733A (en) * | 1994-02-16 | 1995-08-29 | Shinko Electric Ind Co Ltd | Semiconductor arrestor |
| FR2762445B1 (en) * | 1997-04-17 | 1999-07-16 | Sgs Thomson Microelectronics | INTERFACE PROTECTION COMPONENT OF TELEPHONE LINES |
| US5781392A (en) * | 1997-05-12 | 1998-07-14 | Tii Industries, Inc. | Balanced overvoltage protector for a dual-wire system |
-
2002
- 2002-11-06 JP JP2003543158A patent/JP4369231B2/en not_active Expired - Fee Related
- 2002-11-06 WO PCT/JP2002/011579 patent/WO2003041236A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2003041236A1 (en) | 2005-03-03 |
| WO2003041236A1 (en) | 2003-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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