JP4357323B2

JP4357323B2 - 高耐圧半導体装置

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Publication number: JP4357323B2
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Inventors: 肇秋山
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Priority date: 2004-03-04
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Publication date: 2009-11-04
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Description

この発明は、高耐圧半導体装置に関し、特に、制御電極の電圧によって電流導通状態と電流遮断状態とが実現される高耐圧半導体装置に関するものである。

以下、図４０〜図５５を用いて、従来の高耐圧半導体装置の構造および動作について説明する。図４０は、従来の高耐圧半導体装置の第１の例を示す部分断面図である。

図４０を参照して、ｐ型半導体基板１の主表面上にはｎ^-層２が形成される。このｎ^-層２とｐ型半導体基板１との境界部には、ｎ⁺埋込拡散領域８が形成される。また、ｎ^-層２を深さ方向に貫通してｐ型半導体基板１の主表面に達するようにｐ拡散領域７が形成されている。ｎ- 層２の表面には、ｐチャネルＭＯＳトランジスタ１４が形成されている。このｐチャネルＭＯＳトランジスタ１４は、ｐ^-拡散領域５と、ｐ⁺拡散領域３と、ゲート電極（制御電極）９とで構成される。

ｐ⁺拡散領域３に隣接してｎ⁺拡散領域４が形成される。また、ｐ⁺拡散領域３とｎ⁺拡散領域４とを取囲むようにｎ拡散領域４ａが形成される。ｎ⁺拡散領域４とｐ⁺拡散領域３との双方に接触するようにソース電極１１が形成される。このソース電極１１は、酸化膜１０を介在してゲート電極９上およびｐ^-拡散領域５上に延在する。ｐ^-拡散領域５の一方の端部と連なるようにｐ⁺拡散領域６が形成される。このｐ⁺拡散領域６表面上にはドレイン電極１２が形成される。一方、ｐ型半導体基板１の裏面上には、基板電極（裏面電極）１３が形成されている。

次に、図４１〜図４３を用いて、図４０に示される高耐圧半導体装置の動作について説明する。まず、図４１および図４２を用いて、オフ動作について説明する。図４１と図４２は、図４０に示される高耐圧半導体装置のオフ動作時の空乏層の状態を段階的に示す図である。

まず図４１および図４２を参照して、ドレイン電極１２と基板電極１３の電位を０Ｖとし、ゲート電極９とソース電極１１とに正電位（＋Ｖｃｃ）を印加する。それにより、主に、ｎ^-層２とｐ型半導体基板１との界面のｐｎ接合部Ｂと、ｎ^-層２とｐ拡散領域７との界面のｐｎ接合部Ａと、ｎ^-層２とｐ^-拡散領域５との界面のｐｎ接合部Ｃから空乏層が伸びる。

このとき、ｐｎ接合部Ａから伸びる空乏層は、ｐｎ接合部Ｂから伸びる空乏層の影響で通常より伸びやすくなる。そのため、ｐｎ接合部Ａ近傍の電界は比較的小さい値に保たれる。この効果は、ｐ型半導体基板１の濃度や、ｎ^-層２に含まれるｎ型の不純物濃度や、ｎ^-層２の厚みなどを最適化することによって実現され、一般にＲＥＳＵＲＦ（REduced SURface Field ）効果と呼ばれている。

一方、ｐｎ接合部Ｃから伸びる空乏層は、ｐ- 拡散領域５が低濃度領域であるため、ｎ^-層２側に伸びると同時にｐ- 拡散領域５も空乏化する。ｐ^-拡散領域５の上にオーバーラップして形成されたゲート電極９とソース電極１１は、２段フィールドプレートを形成している。それにより、ｐ^-拡散領域５の空乏化が促進され、ｐｎ接合部Ｃのゲート電極９近傍の電界が緩和される。

各要素の条件を最適化した場合、さらに高い正電位を印加することが可能となる。そして、最終的には、ｎ⁺埋込拡散領域８とｐ型半導体基板１との間の接合によって耐圧が決定される。このとき、ｎ^-層２とｐ^-拡散領域５とはほとんど空乏化されている。このようにしてオフ状態を保つことが可能となる。

次に、図４３を用いて、オン動作について説明する。図４３は、図４０に示される従来の高耐圧半導体装置のオン状態を示す図である。図４３を参照して、ゲート電極９の電位をソース電極１１の電位に対して低下させる。それにより、ゲート電極９直下のｎ^-層２の表面がｐ型に反転する。それにより、ホール電流が、図４３において矢印で示されるように、ｐ⁺拡散領域３からｐ^-拡散領域５を通ってｐ⁺拡散領域６へと流れる。それにより、オン状態が実現される。このオン状態の際のデバイスの抵抗の大半はｐ^-拡散領域５の抵抗値である。そのため、オン状態におけるデバイスの抵抗を低減するためには、ｐ^-拡散領域５の低抵抗化が効果的である。しかしながら、高耐圧を確保するためにはｐ^-拡散領域５がオフ状態でほぼ空乏化する必要がある。したがって、ｐ^-拡散領域５に含まれるｐ型の不純物濃度には、自ずと上限値（最適値）が存在することとなる。

次に、図４４〜図４７を用いて、従来の高耐圧半導体装置の第２の例について説明する。図４４は、この第２の例における従来の高耐圧半導体装置を示す部分断面図である。図４４を参照して、図４０に示される第１の例における高耐圧半導体装置と異なるのは、ｎ⁺拡散領域１５がｐ⁺拡散領域６内に形成されているか否かである。それ以外の構造に関しては図４０に示される高耐圧半導体装置と同様である。

次に、図４５〜図４７を用いて、図４４に示される高耐圧半導体装置の動作について説明する。図４５および図４６は、図４４に示される高耐圧半導体装置のオフ動作時における空乏層の状態を段階的に示す図である。なお、オフ動作に関しては、図４０に示される第１の例における高耐圧半導体装置の場合と同様であるため、説明は省略する。

次に、図４７を用いて、この第２の例における高耐圧半導体装置のオン動作について説明する。図４７は、この第２の例における高耐圧半導体装置のオン状態を示す図である。

図４７を参照して、ゲート電極９の電位を、ソース電極１１に対して低下させる。それにより、ゲート電極９直下のｎ^-層２の表面がｐ型に反転する。それにより、ホール電流３７ｂが、ｐ⁺拡散領域３からｐ^-拡散領域５を通ってｐ⁺拡散領域６へと流れる。これに応じてｎ⁺拡散領域１５から電子電流３７ａがｐ^-拡散領域５とｎ^-層２内に流入する。それにより、電子とホールとの高蓄積状態が実現され、導電率変調が引き起こされる。その結果、オン状態が実現される。つまり、上記の第２の例における高耐圧半導体装置は、ｐチャネルＩＧＢＴとして動作することとなる。

なお、図４８には、上記の第２の例における高耐圧半導体装置の全体構造を示す鳥瞰図が示されている。

次に、図４９〜図５２を用いて、従来の高耐圧半導体装置の第３の例について説明する。図４９は、この第３の例における高耐圧半導体装置を示す部分断面図である。

図４９を参照して、半導体基板１６の表面上には埋込酸化膜１７が形成されている。この埋込酸化膜１７上にｎ^-層２が形成される。また、ｎ^-層２の所定位置にトレンチ２２が形成される。このトレンチ２２の内表面上には、酸化膜１８が形成される。酸化膜１８内にはポリシリコン層１９が埋め込まれる。それ以外の構造に関しては図４０に示される第１の例における高耐圧半導体装置と同様である。

次に、図５０〜図５２を用いて、この第３の例における高耐圧半導体装置の動作について説明する。図５０と図５１は、この第３の例における高耐圧半導体装置のオフ動作時の空乏層の状態を段階的に示す図である。これらの図を参照して、上記の第１の例における高耐圧半導体装置の場合と同様に、ドレイン電極１２と基板電極１３の電位を０Ｖとし、ゲート電極９とソース電極１１とに正電位（＋Ｖ）を印加する。それにより、ｐ^-拡散領域５とｎ^-層２の界面のｐｎ接合部およびｐ⁺拡散領域６とｎ^-層２の界面のｐｎ接合部から主に空乏層が伸びる。

このとき、同時に、ｎ^-層２と埋込酸化膜１７との界面からも空乏層が伸び始める。そして、このことが電界緩和に寄与する。その結果、前述のＲＥＳＵＲＦ効果が得られる。なお、このＲＥＳＵＲＦ効果については、たとえば、S. Merchant et al.“Realization of high breakdown voltage （＞７００Ｖ）in thin SOI devices ”Proc. of 3rd ISPSD, pp. ３１−３５，１９９１に記載されている。この第３の例における高耐圧半導体装置のオン動作について図５２に示されているが、このオン動作に関しては上記の第１の例における高耐圧半導体装置と同様であるため説明は省略する。

次に、図５３〜図５５を用いて、従来の高耐圧半導体装置の第４の例について説明する。図５３は、従来の高耐圧半導体装置の第４の例を示す部分断面図である。

図５３を参照して、この第４の例ににける高耐圧半導体装置では、ｎ^-層２内にｐ⁺拡散領域３およびｐ拡散領域３ａが形成され、このｐ⁺拡散領域３の表面にｎ⁺拡散領域４が形成されている。また、ｐ⁺拡散領域３と間隔をあけてｎ⁺拡散領域１５が形成されている。そして、ｎ⁺拡散領域４とｎ^-層２との間に位置するｐ拡散領域３ａ上に酸化膜１０を介在してゲート電極９が形成される。また、ｐ⁺拡散領域３とｎ+ 拡散領域４の双方の表面に接触してソース電極１１が形成される。ｎ⁺拡散領域１５の表面と接触してドレイン電極１２が形成される次に、図５４および図５５を用いて、この第４の例における高耐圧半導体装置の動作について説明する。図５４は、この第４の例における高耐圧半導体装置のオフ動作時の空乏層の状態を示す図である。

図５４を参照して、ソース電極１１と、ゲート電極９と基板電極１３の電位を０Ｖとし、ドレイン電極１２に正電位（＋Ｖｃｃ）を印加する。それにより、空乏層は、主に、ｐ拡散領域３ａとｎ^-層２の界面のｐｎ接合部Ａから伸びる。そして、同時に、ｎ^-層２と埋込酸化膜１７の界面Ｂからも空乏層は伸びることになる。それにより、空乏層の伸びが助長され、空乏層がさらに広がる。つまり、ＲＥＳＵＲＦ効果が得られることになる。その結果、デバイスが高耐圧化される。

次に、オン動作について説明する。図５５は、この第４の例における高耐圧半導体装置のオン状態を示す図である。図５５を参照して、ソース電極１１と基板電極１３の電位を０Ｖとし、ゲート電極９の電位をソース電極１１に対して上昇させ、ドレイン電極１２に正電位（＋Ｖｃｃ）を印加する。それにより、ゲート電極９直下のｐ⁺拡散領域３の表面がｎ型に反転し、反転領域３８が形成される。それにより、電子がｎ⁺拡散領域４から反転領域３８を通ってｎ^-層２およびｎ⁺拡散領域１５に到達する。その結果、オン動作が実現されることとなる。

上記の第１〜第３の例における従来の高耐圧半導体装置では、ｐ^-拡散領域５の抵抗値が、オン動作時の高耐圧半導体装置の抵抗値をほぼ決定する要因となる。そのため、ｐ^-拡散領域５の低抵抗化が望まれる。そのためには、ｐ^-拡散領域５に含まれるｐ型の不純物濃度を高める手法が一般的に考えられる。しかしながら、このことはｐ^-拡散領域５内における空乏層の伸びを抑制してしまう。その結果、空乏層内が高電界化しやすくなり、高耐圧半導体装置の耐圧を低下させてしまうという問題が生じる。

また、上記の第４の例における従来の高耐圧半導体装置では、ｎ^-層２の抵抗値がオン動作時の高耐圧半導体装置の抵抗値を決定する要因となる。そのため、ｎ^-層２の低抵抗化が望まれる。そのための手法としては、上記の場合と同様に、ｎ^-層２に含まれるｎ型の不純物濃度を高める手法が考えられる。しかしながら、この場合も、上記の第１〜第３の例の場合と同様に、ｎ^-層２内での空乏層の伸びが抑制され、高耐圧半導体装置の耐圧を劣化させてしまうという問題が生じる。

このように、従来の高耐圧半導体装置では、オン動作時におけるデバイスの抵抗値の低減とオフ動作時のデバイスの高耐圧化との双方を実現することは困難であった。

この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、オフ動作時のデバイスの耐圧をほとんど低下させることなくオン動作時デバイスの抵抗値を低減することが可能となる高耐圧半導体装置を提供することにある。

この発明に係る高耐圧半導体装置は、主表面を有する基板と、第１導電型の半導体層と、第２導電型の第１，第２および第３の不純物拡散領域と、第１導電型の第４の不純物拡散領域と、制御電極と、第１の主電極と、第２の主電極とを備える。半導体層は、基板の主表面上に形成される。第１の不純物拡散領域は、半導体層の表面に形成される。第２の不純物拡散領域は、第１の不純物拡散領域と間隔をあけて半導体層内に間隙部を残して形成される。制御電極は、第１と第２の不純物拡散領域間に位置する半導体層の表面上に絶縁層を介在して形成される。第３の不純物拡散領域は、制御電極から離れた側の第２の不純物拡散領域の端部と連なるように形成される。第１の主電極は、第１の不純物拡散領域の表面と第１の不純物拡散領域の近傍に位置する半導体層の表面との双方に接触して形成される。第４の不純物拡散領域は、第３の不純物拡散領域の表面に形成される。第２の主電極は、第３の不純物拡散領域の表面と第４の不純物拡散領域の表面との双方に接触して形成される。そして、第２の不純物拡散領域の表面には、半導体層に含まれる第１導電型の不純物と同程度の第１導電型の不純物を含む第１導電型の第５の不純物拡散領域が形成され、第２の不純物拡散領域は側部に間隙部を有し、第５の不純物拡散領域は間隙部を介して半導体層と接続される。

１つの局面における高耐圧半導体装置では、第２の不純物拡散領域の表面に第５の不純物拡散領域が形成される。つまり、第２の不純物拡散領域の上下に、第５の不純物拡散領域と半導体層とがそれぞれ配置されることになる。このような構造を有することにより、この局面における高耐圧半導体装置のオン動作時に、第２の不純物拡散領域の上下にモジュレーションが引起こされる領域が存在することとなる。それにより、第５の不純物拡散領域が形成されない場合と比べ、モジュレーション効率を向上させることが可能となる。その結果、スイッチング動作速度を向上させることが可能となる。なお、高耐圧半導体装置のオフ動作時には、第２の不純物拡散領域の上下のｐｎ接合部から空乏層を伸ばすことが可能となる。それにより、第２の不純物拡散領域内で空乏層を効果的に伸ばすことが可能となる。その結果、オフ動作時の耐圧を高く維持することが可能となる。

以下、図１〜図３９を用いて、この発明の実施の形態について説明する。

（実施の形態１）
図１は、この発明の実施の形態１を示す部分断面図である。より具体的には、本発明をｐチャネルＭＯＳデバイスに適用した場合の実施の形態が示されている。図１を参照して、ｐ型半導体基板１の主表面上にはｎ^-層２が形成される。このｎ^-層２を貫通してｐ型半導体基板１に到達するようにｐ拡散領域７が形成される。ｎ^-層２の表面にはｐチャネルＭＯＳトランジスタ１４が形成される。このｐチャネルＭＯＳトランジスタ１４は、ｐ^-拡散領域５と、ｐ⁺拡散領域３と、ゲート電極９とを備える。ゲート電極９は、ｐ^-拡散領域５とｐ⁺拡散領域３との間に位置するｎ^-層２の表面上に酸化膜１０を介在して形成される。

ｐ⁺拡散領域３と隣接してｎ⁺拡散領域４が形成される。また、ｐ^-拡散領域５の一方の端部と連なるようにｐ⁺拡散領域６が形成される。ｐ⁺拡散領域６の表面と接触してドレイン電極１２が形成され、ｐ⁺拡散領域３の表面とｎ⁺拡散領域４の表面とに接触してソース電極１１が形成される。ソース電極１１は、図１に示されるように、ゲート電極９上とｐ^-拡散領域５上とに延在する。

そして、ｐ^-拡散領域５内からｎ^-層２に到達するようにｐ拡散領域２０が形成される。この図１に示される高耐圧半導体装置の全体構成は、図４８に示される従来の高耐圧半導体装置とほぼ同様であるため、ｐ拡散領域２０は、リング状の平面構造を有することとなる。

ここで、ｐ拡散領域２０についてより詳しく説明する。ｐ拡散領域２０に含まれるｐ型の不純物濃度（本明細書において、「不純物濃度」とは、不純物のピーク濃度を意味する）は、ｐ^-拡散領域５に含まれるｐ型の不純物濃度の１０〜１００倍程度以上であることが好ましい。また、ｐ拡散領域２０は、ｐ^-拡散領域５の長手方向に互いに間隔をあけられて複数個設けられることが好ましい。このように、ｐ拡散領域２０がｐ^-拡散領域５内に間隔をあけて複数設けられることにより、高耐圧半導体装置のオフ動作時における空乏層の水平方向への伸びが促進される。

図２には、実施の形態１における高耐圧半導体装置のオフ動作時の空乏層の状態が示されている。この図２において、２１が空乏層端を示している。図２を参照して、基板電極１３とドレイン電極１２の電位を０Ｖとし、ゲート電極９とソース電極１１とに正電位（＋Ｖ）を印加する。それにより、ｐｎ接合部Ａ，ＢおよびＣから空乏層が伸びる。

そして、特に、ｎ^-層２の表面付近では、リング状のｐ拡散領域２０の存在によって、水平方向への空乏層の伸びが促進される。そして、ｐ+ 拡散領域６とｐ拡散領域２０の一部に未空乏化領域３０を残すものの空乏層はｎ^-層２内で十分に広がる。それにより、空乏層内の電界強度が緩和され、ＲＥＳＵＲＦ効果と同様の効果が得られる。なお、リング状のｐ拡散領域２０に相当する構造は、Floating Field Ringsと呼ばれ、空乏層の伸びを促進する効果を有する。このことに関しては、たとえば、B. J. Balign“Modern Power Devices”1987, pp.92-99に解説されている。

次に、図３を用いて、図１に示される実施の形態１における高耐圧半導体装置のオン動作について説明する。図３（ａ）は、図１に示される高耐圧半導体装置のオン動作時の状態を示す図である。図３（ｂ）は、従来の高耐圧半導体装置のオン動作時の状態を示す図である。

まず図３（ａ）を参照して、高耐圧半導体装置のオン状態は、ドレイン電極１２と基板電極（図示せず）の電位を０Ｖとし、ソース電極１１に正電位（＋Ｖｃｃ）を印加し、ゲート電極９の電位をソース電極１１に対して低下させることによって実現される。そして、ゲート電極９直下のｎ^-層２の表面がｐ型に反転し、ソース電極１１からドレイン電極１２へと電流が流れることとなる。

ここで、ｐ- 拡散領域５の抵抗成分をＲA1，ＲA2…ＲAmとし、ｐ拡散領域２０の抵抗成分をＲB1，ＲB2…ＲBnとし、ゲート電極９直下におけるチャネル領域の抵抗成分をＲｃｈとする。一方、図３（ｂ）に示されるように、従来例におけるｐ拡散領域２０に対応する位置におけるｐ- 拡散領域５の抵抗成分をＲC1，ＲC2…ＲCnとする。

そして、実施の形態１におけるｐ^-拡散領域５とｐ拡散領域２０との総抵抗をＲｔｏｔ（Ｎ）とし、従来例におけるｐ^-拡散領域５の総抵抗をＲｔｏｔ（Ｏ）とすると、各々次のように表わされる。

そして、Ｒｔｏｔ（Ｏ）−Ｒｔｏｔ（Ｎ）の値は、次のように表わされる。

ここで、ｐ拡散領域２０に含まれるｐ型の不純物濃度は、前述のように、ｐ^-拡散領域５に含まれるｐ型の不純物濃度よりも高いので、ＲBi＞ＲCiの関係が成り立つ。

それにより、次のような関係式が得られる。

以上のことより、ｐ拡散領域２０を設けることにより、オン動作時における高耐圧半導体装置の抵抗値の低減が可能となる。

上記の内容に鑑み、ｐ^-拡散領域５の全体にわたって一様に高濃度化を図ることにより、オン動作時における高耐圧半導体装置の抵抗値の低減がより一層効果的に行なえるものと考えられる。そこで、本願の発明者は、ｐ^-拡散領域５の全体にわたって一様に高濃度化を図る手法について検討を行なった。その結果について以下に説明する。

図４は、ｐ^-拡散領域５の表面濃度に対する高耐圧半導体装置の耐圧の変化について計算機シミュレーションを行なった結果を示す図である。ｐ型半導体基板１に相当する条件を制御して、ｐ^-拡散領域５がない状態で各々４５０Ｖ，６００Ｖの耐圧を有する２つのモデルについて検証した。図４に示されるように、いずれも表面濃度の増加に伴って耐圧が低下する傾向を示している。そして、１Ｅ１７ｃｍ^-3の濃度に達した状態では、初期の設計条件とは無関係にいずれも約１５０Ｖ前後まで耐圧が低下しているのがわかる。

ここで、上記の内容を考慮し、ｐ^-拡散領域５を一様に高濃度化した場合と、この実施の形態１のようにｐ拡散領域２０を設けた場合とを比較検討してみる。図５（ａ）〜（ｃ）は、一様に高濃度化されたｐ拡散領域２４を有する高耐圧半導体装置に、正電位（＋Ｖ１＜＋Ｖ２＜＋Ｖ３）を順次印加した際の空乏層の状態を示す断面図である。図６は、実施の形態１における高耐圧半導体装置に上記の正電位＋Ｖ１，＋Ｖ２，＋Ｖ３を順次印加した場合の空乏層の状態を示す図である。

まず図５（ａ）を参照して、正電位＋Ｖ１を印加することにより、ｐｎ接合部Ａ，Ｂ，Ｃから空乏層が伸び始める。そして、さらに高電位を印加することにより、図５（ｂ）や図５（ｃ）に示されるように空乏層はソース電極１１に向かって伸びる。しかしながら、ｐ拡散領域２４は一様に高濃度であるので、ソース電極１１に近づくに従って徐々に空乏層の伸びの程度は低下する。そして、図５（ｃ）に示されるように、電解集中点３２が発生し、アバランシェ破壊が引起こされる。

一方、本発明の実施の形態１における高耐圧半導体装置では、図６（ａ）〜（ｃ）に順次示されるように、高電圧を順次印加するに従って空乏層はソース電極１１に向かって滑らかに広がっていく。それは、ｐ- 拡散領域５がｐ拡散領域２０間に存在するからである。図６（ｂ）および（ｃ）に示されるように、空乏層が伸びる際にはｐ拡散領域２０内に未空乏化領域３０が残余するが、ｐ拡散領域２０に隣接する位置にｐ^-拡散領域５が存在するため、空乏層の伸びは促進される。つまり、ｐ^-拡散領域５がｐ拡散領域２０の間に存在することにより、ｐ^-拡散領域５が完全に空乏化しながら空乏層の伸びが継続することとなる。それにより、空乏層を十分に拡張させることができ、オフ動作時における高耐圧半導体装置の耐圧を向上させることが可能となる。

以上のことより、この実施の形態１における高耐圧半導体装置では、オフ動作時における高耐圧半導体装置の耐圧を低下させることなく、オン動作時における高耐圧半導体装置の抵抗値を低減させることが可能となる。

（実施の形態２）
次に、図７および図８を用いて、この発明の実施の形態２について説明する。図７は、この発明の実施の形態２における高耐圧半導体装置を示す部分断面図である。

図７を参照して、図１に示される高耐圧半導体装置と異なるのは、ｎ⁺埋込拡散領域８が形成されているか否かである。それ以外の構成に関しては、図１に示される高耐圧半導体装置と同様である。

上記のように、ｎ⁺埋込拡散領域８を設けることにより、次のような効果が得られる。図８は、図７に示される高耐圧半導体装置のオフ動作時の空乏層の状態を示す図である。上記のようにｎ⁺埋込拡散領域８を設けることにより、図８に示されるように、ｎ⁺埋込拡散領域８とｐ⁺拡散領域３との間に位置するｎ^-層２内に空乏層が広がるのを阻止することが可能となる。それにより、空乏層は、ｎ⁺埋込拡散領域８下に位置するｐ型半導体基板１内に広がることとなる。このとき、ｐ型半導体基板１は低濃度でかつ厚みが大きいため、空乏層を十分に伸ばすことが可能となる。それにより、オフ動作時における高耐圧半導体装置の耐圧をさらに向上させることが可能となる。

（実施の形態３）
次に、図９および図１０を用いて、この発明の実施の形態３について説明する。図９は、この発明の実施の形態３における高耐圧半導体装置を示す部分断面図である。

図９を参照して、この実施の形態３における高耐圧半導体装置では、半導体基板１６の表面上に埋込酸化膜１７が形成され、この埋込酸化膜１７表面上にｎ^-層２が形成される。つまり、ＳＯＩ（Semiconductor On Insulator）構造を有する高耐圧半導体装置が示されることになる。そして、ｎ^-層２を貫通するようにトレンチ２２が設けられ、このトレンチ２２内に酸化膜１８とポリシリコン層１９とが埋込まれる。それ以外の構造に関しては図１に示される実施の形態１における高耐圧半導体装置と同様である。

図１０には、この実施の形態３における高耐圧半導体装置のオフ動作時における空乏層の状態が示されている。図１０に示されるように、空乏層は、未空乏化領域３０を残しながら十分にｎ^-層２内で広がっている。この場合も、ｐ拡散領域２０とｐ^-拡散領域５の存在により、空乏層の水平方向の伸びが促進される。それにより、ＲＥＳＵＲＦ効果が有効に発現し、オフ動作時における耐圧が向上される。なお、オン動作に関しても実施の形態１の場合と同等の効果が得られる。

（実施の形態４）
次に、図１１〜図１３を用いて、実施の形態４について説明する。図１１は、この発明の実施の形態４における高耐圧半導体装置を示す部分断面斜視図である。

図１１を参照して、ｐ^-拡散領域５に含まれるｐ型の不純物濃度以上の濃度のｐ型の不純物を含むｐ拡散領域２３が形成され、このｐ拡散領域２３の表面にｎ^-拡散領域２ａが設けられる。また、ｐ⁺拡散領域６の表面にはｎ⁺拡散領域１５が形成される。それ以外の構造に関しては図１に示される高耐圧半導体装置とほぼ同様である。

上記のように、ｐ拡散領域２３の表面にｎ^-拡散領域２ａが設けられることにより、オン動作時に、電子の注入によってモジュレーションが引起こされる領域がｐ拡散領域２３の上下に形成される。それにより、モジュレーション効率を向上させることが可能となり、スイッチング動作速度を速めることが可能となる。

図１２は、図１１におけるＸＩＩ−ＸＩＩ線に沿う断面の一部を示している。図１２を参照して、ｐ拡散領域２３は、その側部に間隙３１を有している。この間隙３１を有することにより、ｐ拡散領域２３の上下のみならず左右にもモジュレーションが引起こされる領域を形成することが可能となる。それにより、さらにモジュレーション効率を向上させることが可能となる。なお、上記の間隙３１により、ｎ^-拡散領域２ａとｎ^-層２とが接続される。

次に、図１３を用いて、この実施の形態４における高耐圧半導体装置のオフ動作について説明する。図１３は、実施の形態４における高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。

図１３を参照して、前述の実施の形態１の場合と同様の電圧印加条件により所定の電圧を印加する。それにより、ｐｎ接合部Ａ，Ｂ，Ｃ，Ｄから空乏層が伸び始める。そして、特に、ｐｎ接合部Ｃ，Ｄから伸びる空乏層は、図１３において矢印２５で示されるように、ｐ拡散領域２３の上下からこのｐ拡散領域２３を挟み込むように成長する。それにより、ｐ拡散領域２３の空乏化を促進することができ、ＲＥＳＵＲＦ効果を有効に発現させることが可能となる。それにより、オフ動作時における高耐圧半導体装置の耐圧を向上させることが可能となる。

また、上記のようにｐ拡散領域２３の空乏化がより一段と促進されるので、ｐ拡散領域２３のｐ型の不純物濃度は、ｐ^-拡散領域５のｐ型の不純物濃度よりも高めることが可能となる。それにより、オン動作時における高耐圧半導体装置の抵抗値を低減することが可能となる。

（実施の形態５）
次に、図１４および図１５を用いて、この発明の実施の形態５について説明する。図１４は、この発明の実施の形態５における高耐圧半導体装置を示す部分断面図である。より具体的には、本発明をＩＧＢＴに適用した場合の実施の形態が示されている。図１４を参照して、この実施の形態５における高耐圧半導体装置と、図１１に示される高耐圧半導体装置との相違は、ｎ⁺埋込拡散領域８が形成されているか否かである。

このｎ⁺埋込拡散領域８を設けることにより、図１５に示されるように、オフ動作時に空乏層をｎ⁺埋込拡散領域８下に位置するｐ型半導体基板１内に広げることが可能となる。それにより、前述の実施の形態２の場合と同様に、高耐圧半導体装置の耐圧をさらに向上させることが可能となる。

（実施の形態６）
次に、図１６および図１７を用いて、この発明の実施の形態６について説明する。図１６は、この発明の実施の形態６における高耐圧半導体装置を示す部分断面図である。

図１６を参照して、ｐ型半導体基板１６の表面上に埋込酸化膜１７を介在してｎ^-層２が形成されている。このｎ^-層２を貫通するようにトレンチ２２が設けられ、このトレンチ２２内に酸化膜１８とポリシリコン層１９とが埋込まれている。それ以外の構造に関しては図１１に示される高耐圧半導体装置と同様である。

この実施の形態６における高耐圧半導体装置の場合も、オフ動作時に、図１７に示されるように、空乏層を十分にｎ^-層２内で広げることが可能となる。それにより、前述の実施の形態４の場合と同様の効果が得られる。

（実施の形態７）
次に、図１８〜図２１を用いて、この発明の実施の形態７について説明する。図１８は、この発明の実施の形態７における高耐圧半導体装置を示す断面図である。より具体的には、本発明をｎチャネルＭＯＳデバイスに適用した場合の実施の形態が示されている。

図１８を参照して、半導体基板１６の表面上には埋込酸化膜１７が形成される。この埋込酸化膜１７上にｎ^-層２が形成される。このｎ^-層２の表面にはｎチャネルＭＯＳトランジスタ１４ａが形成される。このｎチャネルＭＯＳトランジスタ１４ａは、ｎ⁺拡散領域４と、ゲート電極９と、ｎ^-層２とで構成される。また、ｎ^-層２にはｐ拡散領域３ａが形成される。

このｐ拡散領域３ａと間隔をあけてｎ⁺拡散領域１５ａが形成される。このｎ⁺拡散領域１５ａの表面と接触してドレイン電極１２が形成され、ｐ拡散領域３ａの表面とｎ⁺拡散領域４の表面とに接触してソース電極１１が形成される。

ｎ^-層２を貫通して埋込酸化膜１７に到達するようにトレンチ２２が形成され、このトレンチ２２内に酸化膜１８とポリシリコン層１９とが埋込まれる。そして、ｐ拡散領域３ａとｎ⁺拡散領域１５ａとの間に位置するｎ^-層２の底部領域に、埋込酸化膜１７に近接してｐ拡散領域２６が形成される。

このｐ拡散領域２６は、図１８に示されるように、互いに間隔をあけて複数個設けられてもよいが、隣合うｐ拡散領域２６同士がたとえばｐ型の低濃度領域などによって連結されるものであってもよい。また、ｐ拡散領域２６に含まれるｐ型不純物濃度は、ｐ拡散領域３ａに含まれるｐ型の不純物濃度と同じかそれ以上のものであってもよい。好ましくは、ｐ拡散領域２６に含まれるｐ型の不純物濃度は、ｐ拡散領域３ａに含まれるｐ型の不純物濃度の１０から１００倍程度である。

上記のようなｐ拡散領域２６を形成することにより、オフ動作時における高耐圧半導体装置の耐圧を向上させることが可能となる理由について以下に説明する。図１９は、この実施の形態７における高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。図１９に示されるように、この実施の形態７における高耐圧半導体装置をオフ状態とするには、ソース電極１１，ゲート電極９および基板電極１３の電位を０Ｖとし、ドレイン電極１２に正電位（＋Ｖ）を印加する。それにより、ｐｎ接合部Ａと界面Ｅから空乏層が伸び始める。

ここで、図１９に示されるように、ｐ拡散領域２６がｐ拡散領域３ａとｎ⁺拡散領域１５ａの間に位置するｎ^-層２の底部に設けられることにより、このｐ拡散領域２６は空乏層の水平方向の広がりを助長する機能を有することとなる。そして、このｐ拡散領域２６がドレイン電極１２直下に位置するｎ^-層２の底部領域に向かって複数個設けられることにより、さらに空乏層の水平方向の伸びを助長する機能は優れたものとなる。

それにより、空乏層の水平方向への伸びが促進され、ＲＥＳＵＲＦ効果が有効に発現される。その結果、オフ動作時における高耐圧半導体装置の耐圧を向上させることが可能となる。また、ｐ拡散領域２６を設けることにより、耐圧決定に関連する各種のパラメータについて、ある一定の耐圧を維持し得る範囲を拡張することが可能となる。

図２０は、ｎ^-層２の比抵抗に対する高耐圧半導体装置の耐圧の変化を示した図である。図２０において、従来例の特性が実線で示されている。この図２０に示されるように、ｎ^-層２の比抵抗の低下に伴ってわずかに増加の傾向を示した後、急速に耐圧が低下する傾向を示している。

この傾向は、たとえば、“ＳＯＩ分離構造の高耐圧化”電子デバイス半導体電力変換合同研究会 EDD-92-106 （SPC-92-72 ）pp.1-6, 1992に説明されているように、空乏層の水平方向への伸びが抑制されたことによる電界集中が原因となっている。これに対し、ｐ拡散領域２６を設けることにより、図２０内で点線に示されるような特性に移行する。すなわち、低比抵抗側で耐圧の維持できる領域が拡大されることになる。それにより、ｎ^-層２を従来より低比抵抗化して素子抵抗を低減させ、かつ高耐圧を維持することが可能となる。

図２１は、埋込酸化膜厚に対する高耐圧半導体装置の耐圧の変化を示している。図２１において実線は従来例の特性を示している。埋込酸化膜厚の増加に伴い耐圧は増加するが、埋込酸化膜厚がある値に達すると急激に耐圧が低下する傾向が示されている。この傾向は、図１９における界面Ｅからｎ^-層２中に伸びる空乏層の伸びが抑制されることが原因である。これに対し、ｐ拡散領域２６を形成することによって、図２１中の点線に示すような特性に変化する。つまり、埋込酸化膜１７の厚みがある値以上に大きくなった場合であっても、高耐圧を維持することが可能となる。それにより、ｎ^-層２の厚みや比抵抗に余裕を持たせて素子設計を行なうことが可能となり、素子の抵抗低減やスイッチングの高速化を考慮した素子の作製が容易となる。

（実施の形態８）
次に、図２２および図２３を用いて、この発明の実施の形態８について説明する。図２２は、この発明の実施の形態８における高耐圧半導体装置を示す部分断面図である。図２２を参照して、図１８に示される高耐圧半導体装置と異なるのは、ｎ⁺拡散領域１５ａ直下に位置するｎ^-層２の底部領域にｎ拡散領域２３ａが形成されている点である。それ以外の構造に関しては、図１８に示される高耐圧半導体装置と同様である。

上記のように、ｎ拡散領域２３ａを形成することによって、次のような効果が得られる。その効果について図２３を用いて説明する。図２３は、図２２に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。

図２３を参照して、前述の実施の形態７の場合と同様の条件でオフ状態が実現される。図２３に示されるように各電極に所定の電位が印加されることにより、ｐｎ接合部Ａおよび界面Ｅから空乏層が伸び始める。そして、ｐ拡散領域２６の存在により空乏層の水平方向への伸びが促進される。それにより、ＲＥＳＵＲＦ効果が有効に発現する。

このとき、電解集中点３２がｎ拡散領域２３ａ内に位置する界面Ｅに来るように寸法などの各種パラメータを制御する。それにより、図２１において一点鎖線で示されるような特性が得られる。これは、アバランシェ破壊電解強度が増加したことによる影響を反映しているものであり、たとえば安原などによる“トレンチ分離ＳＯＩパワーＩＣのための高耐圧出力素子構造”電気学会研究会資料 EDD-92-68, pp. 69-74, 1992に説明されている。このような構造を採用することにより、実施の形態７の場合よりもさらに素子を高耐圧化することが可能となる。

（実施の形態９）
次に、図２４および図２５を用いて、この発明の実施の形態９について説明する。図２４は、この発明の実施の形態９における高耐圧半導体装置を示す部分断面図である。

図２４を参照して、この実施の形態９では、ｐ拡散領域２６が、埋込酸化膜１７とｎ^-層２との界面から離れて形成されている。それ以外の構造に関しては図１８に示される高耐圧半導体装置の場合と同様である。

上記のようにｐ拡散領域２６を形成した場合でも、上記の実施の形態７の場合と同様の効果が得られる。なお、図２５には、図２４に示されるこの実施の形態９における高耐圧半導体装置のオフ動作時における空乏層の状態が示されている。この図２５に示されるように、空乏層を水平方向に十分に広げることが可能となり、ＲＥＳＵＲＦ効果を有効に発現させることが可能となる。

（実施の形態１０）
次に、図２６を用いて、この発明の実施の形態１０について説明する。図２６は、この発明の実施の形態１０における高耐圧半導体装置を示す部分断面図である。より具体的には、本発明の思想をｐチャネルＥＳＴに適用した場合の実施の形態が示されている。

図２６を参照して、半導体基板１６の表面上には埋込酸化膜１７を介してｎ^-層２が形成される。ｎ^-層２の表面にはｐ^-拡散領域２７が形成される。このｐ^-拡散領域２７の表面にはｎ拡散領域２８ａ，２８ｂとｎ⁺拡散領域３９とが間隔をあけて設けられる。ｎ拡散領域２８ａの表面にはｎ⁺拡散領域４０，ｐ⁺拡散領域２９ａがそれぞれ形成される。

ｎ⁺拡散領域４０とｐ⁺拡散領域２９ａとの双方に接触するようにソース電極１１ａが形成され、ｐ⁺拡散領域２９ｂと接触してソース電極１１ｂが形成される。そして、ｎ拡散領域２８ａとｎ拡散領域２８ｂの間に位置するｐ^-拡散領域２７の表面上には、酸化膜１０を介在してゲート電極９が形成される。また、ｎ⁺拡散領域３９の表面と接触してドレイン電極１２が形成される。

このような構成において、ｎ拡散領域２８ｂとｎ+ 拡散領域３９の間に位置するｐ^-拡散領域２７に、ｐ⁺拡散領域３３が設けられる。このｐ⁺拡散領域３３に含まれるｐ型の不純物濃度は、好ましくは、ｐ^-拡散領域２７に含まれるｐ型の不純物濃度の１０から１００倍程度以上である。また、このｐ⁺拡散領域３３は、間隔をあけて複数個設けられることが好ましい。

それにより、前述の実施の形態１〜３の場合と同様に、オフ動作時における空乏層の水平方向の広がりを効果的に促進することが可能となる。また、ｐ⁺拡散領域３３がｐ^-拡散領域２７に比べて相対的に高濃度であるため、オン動作時における電流経路の抵抗をも低減することが可能となる。それにより、素子抵抗を低減することが可能となる。

（実施の形態１１）
次に、図２７を用いて、この発明の実施の形態１１について説明する。図１１は、この発明の実施の形態１１における高耐圧半導体装置を示す断面図である。図２７を参照して、この実施の形態１１における高耐圧半導体装置と、図２６に示される実施の形態１０における高耐圧半導体装置との構造上の違いは、ｎ⁺拡散領域４１がｐ⁺拡散領域２９ｂの代わりに形成されていることである。それ以外の構造に関しては上記の実施の形態１０における高耐圧半導体装置と同様である。

つまり、この実施の形態１１では、本発明の思想をｐチャネルＢＲＴに適用した場合の高耐圧半導体装置が示されていることになる。この場合も、上記の実施の形態１０の場合と同様の効果が得られる。

次に、図２８〜図３２を用いて、ｐ拡散領域２０の変形例について説明する。

〈第１の変形例〉
まず図２８を用いて、第１の変形例について説明する。図２８は、ｐ拡散領域２０の第１の変形例を示す部分拡大断面図である。図２８を参照して、ｐ拡散領域２０ａとｐ^-拡散領域５ａとは交互に配置され、各々の拡散深さはほぼ等しいものとなっている。このような構造の場合も、図１に示される場合とほぼ同様の効果が得られる。

〈第２の変形例〉
次に、図２９を用いて、第２の変形例について説明する。図２９は、ｐ拡散領域２０の第２の変形例を示す部分拡大断面図である。

図２９を参照して、ｐ拡散領域２０ｂの拡散深さは、ｐ^-拡散領域５ｂの拡散深さよりも浅くなるように形成されている。それにより、図１に示される場合よりもさらに空乏層の水平方向の広がりを促進することが可能となる。

〈第３の変形例〉
次に、図３０を用いて、ｐ拡散領域２０の第３の変形例について説明する。図３０は、ｐ拡散領域２０の第３の変形例を示す部分拡大断面図である。

図３０を参照して、図１に示されるｐ拡散領域２０の代わりに、ｎ^-層２の表面上に、ｐ型の不純物が高濃度に導入されたポリシリコン層３４を形成してもよい。このとき、ｎ^-層２の表面には間隔をあけてｐ^-層５ｃが複数個形成され、隣合うｐ^-拡散領域５ｃがポリシリコン層３４によって電気的に接続される。このような構造によっても、図１に示される場合とほぼ同様の効果が得られる。本変形例の場合は、ポリシリコン層３４の濃度を極めて高濃度とすることが可能となり、図１に示される実施の形態１の場合よりもさらにオン動作時における素子抵抗を低減することが可能となる。

〈第４の変形例〉
次に、図３１を用いて、ｐ拡散領域２０の第４の変形例について説明する。図３１は、ｐ拡散領域２０の第４の変形例を示す部分拡大断面図である。

図３１を参照して、本変形例では、ｐ^-拡散領域５ｄの表面に間隔をあけてｐ拡散領域２０ｃが複数個設けられている。このような構造の場合でも、図１に示される実施の形態１の場合と同様の効果が得られる。

〈第５の変形例〉
次に、図３２を用いて、ｐ拡散領域２０の第５の変形例について説明する。図３２は、ｐ拡散領域２０の第５の変形例を示す部分拡大断面図である。

図３２を参照して、本変形例では、ポリシリコン層３４ａが、ｎ^-層２表面上に絶縁層３５を介在して形成されている。そして、ポリシリコン層３４ａとｐ^-拡散領域５ｅとの接触部を取囲むようにｐ⁺拡散領域３６が形成されている。それ以外の構造に関しては上記の第３の変形例の場合と同様である。本変形例の場合も、上記の第３の変形例の場合とほぼ同様の効果が得られる。

次に、図３３〜図３９を用いて、図３２におけるポリシリコン層３４ａとｐ^-拡散領域５ｅの製造方法について説明する。

まず、図３３〜図３５を用いて、第１の製造方法について説明する。図３３を参照して、ｎ^-層２の表面上に、ＣＶＤ法などを用いて、シリコン酸化膜などからなる絶縁層３５を堆積する。そして、この絶縁層３５を所定形状にパターニングした後、この絶縁層３５とｎ^-層２の表面とを覆うように、ＣＶＤ法などを用いて、ｐ型の不純物の高濃度に導入されたポリシリコン層３４ａを形成する。

次に、図３４を参照して、ポリシリコン層３４ａに熱処理などを施すことにより、ポリシリコン層３４ａ内からｎ^-層２の表面にｐ型の不純物を拡散させる。それにより、ｐ^-拡散領域５ｅを間隔をあけて形成する。

次に、図３５に示されるように、ポリシリコン層３４ａを所定形状にパターニングする。以上の工程を経て、図３２に示されるポリシリコン層３４ａおよびｐ^-拡散領域５ｅが形成されることになる。

次に、図３６〜図３９を用いて、ポリシリコン層３４ａとｐ^-拡散領域５ｅの第２の製造方法について説明する。まず図３６を参照して、上記の第１の方法の場合と同様の工程を経て絶縁層３５を形成した後、この絶縁層３５をマスクとして用いて、ｎ^-層２の表面にボロンイオン（Ｂ+ ）などのｐ型の不純物を選択的に注入する。そして、注入されたｐ型の不純物に拡散処理を施すことにより、図３７に示されるように、ｐ^-拡散領域５ｅを間隔をあけて形成する。

次に、図３８に示されるように、上記の第１の方法の場合と同様の工程を経てポリシリコン層３４ａを形成する。そして、このポリシリコン層３４ａに熱処理を施すことにより、図３９に示されるように、ｐ^-拡散領域５ｅの表面にｐ⁺拡散領域３６をそれぞれ形成する。以上の工程を経て、図３２に示されるポリシリコン層３４ａとｐ^-拡散領域５ｅとがそれぞれ形成されることになる。そして、その後、ゲート電極９や、ｐ⁺拡散領域３，６や、酸化膜１０や、ソース／ドレイン電極１１，１２などが形成される。

なお、上述の第１〜第５の変形例は、実施の形態１のみならず他のすべてのｐチャネルデバイスに対して適用可能である。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１における高耐圧半導体装置を示す部分断面図である。図１に示される高耐圧半導体装置のオフ動作時の空乏層の状態を示す断面図である。（ａ）は図１に示される高耐圧半導体装置のオン動作時の抵抗成分を示す図である。（ｂ）は従来例における高耐圧半導体装置のオン動作時の抵抗成分を示す図である。ｐ- 拡散領域の表面濃度と耐圧との関係を示す図である。（ａ）〜（ｃ）は、ｐ拡散領域２４を一様に高濃度化した場合のオフ動作時の空乏層の状態を段階的に示す図である。（ａ）〜（ｃ）は、図１に示される高耐圧半導体装置のオフ動作時の空乏層の状態を段階的に示す図である。この発明の実施の形態２における高耐圧半導体装置を示す部分断面図である。図７に示される高耐圧半導体装置のオフ動作時の空乏層の状態を示す図である。この発明の実施の形態３における高耐圧半導体装置を示す部分断面図である。図９に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。この発明の実施の形態４における高耐圧半導体装置を示す斜視図である。図１１におけるＸＩＩ−ＸＩＩ線に沿う部分断面図である。図１１に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。この発明の実施の形態５における高耐圧半導体装置を示す部分断面図である。図１４に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。この発明の実施の形態６における高耐圧半導体装置を示す部分断面図である。図１６に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。この発明の実施の形態７における高耐圧半導体装置を示す部分断面図である。図１８に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。ｎ^-層の比抵抗と高耐圧半導体装置の耐圧との関係を示す図である。埋込酸化膜厚と高耐圧半導体装置の耐圧との関係を示す図である。この発明の実施の形態８における高耐圧半導体装置を示す部分断面図である。図２２に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。この発明の実施の形態９における高耐圧半導体装置を示す部分断面図である。図２４に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。この発明の実施の形態１０における高耐圧半導体装置を示す部分断面図である。この発明の実施の形態１１における高耐圧半導体装置を示す部分断面図である。この発明に係るｐ拡散領域２０の構造の第１の変形例を示す断面図である。この発明に係るｐ拡散領域２０の構造の第２の変形例を示す断面図である。この発明に係るｐ拡散領域２０の構造の第３の変形例を示す断面図である。この発明に係るｐ拡散領域２０の構造の第４の変形例を示す断面図である。この発明に係るｐ拡散領域２０の構造の第５の変形例を示す断面図である。図３２に示されるポリシリコン層３４ａとｐ^-拡散領域５ｅの第１の形成方法の第１工程を示す断面図である。図３２に示されるポリシリコン層３４ａとｐ^-拡散領域５ｅの第１の形成方法の第２工程を示す断面図である。図３２に示されるポリシリコン層３４ａとｐ^-拡散領域５ｅの第１の形成方法の第３工程を示す断面図である。図３２に示されるポリシリコン層３４ａとｐ^-拡散領域５ｅの第２の形成方法の第１工程を示す断面図である。図３２に示されるポリシリコン層３４ａとｐ^-拡散領域５ｅの第２の形成方法の第２工程を示す断面図である。図３２に示されるポリシリコン層３４ａとｐ^-拡散領域５ｅの第２の形成方法の第３工程を示す断面図である。図３２に示されるポリシリコン層３４ａとｐ^-拡散領域５ｅの第２の形成方法の第４工程を示す断面図である。従来の高耐圧半導体装置の第１の例を示す部分断面図である。図４０に示される従来の高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。図４０に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。図４０に示される高耐圧半導体装置のオン動作を示す図である。従来の高耐圧半導体装置の第２の例を示す部分断面図である。図４４に示される従来の高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。図４４に示される高耐圧半導体装置のオフ動作時の空乏層の状態を示す図である。図４４に示される高耐圧半導体装置のオン動作を示す図である。図４４に示される高耐圧半導体装置の全体構成を示す鳥瞰図である。従来の高耐圧半導体装置の第３の例を示す部分断面図である。図４９に示される従来の高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。図４９に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。図４９に示される高耐圧半導体装置のオン動作を示す図である。従来の高耐圧半導体装置の第４の例を示す部分断面図である。図５３に示される従来の高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。図５３に示される高耐圧半導体装置のオフ動作を示す図である。

符号の説明

１ｐ型半導体基板、２ｎ- 層、７，２０，２４，２６，３３ｐ拡散領域、２３ａｎ拡散領域、５，２７ｐ^-拡散領域、８ｎ⁺埋込拡散領域、９ゲート電極、１０酸化膜、１１ソース電極、１２ドレイン電極、１３基板電極、１６半導体基板、１７埋込酸化膜、２１空乏層端、３０未空乏化領域、３１間隙、３２電解集中点、３４，３４ａポリシリコン層、３５絶縁層。

Claims

主表面を有する基板と、
前記基板の主表面上に形成された第１導電型の半導体層と、
前記半導体層の表面に形成された第２導電型の第１の不純物拡散領域と、
前記第１の不純物拡散領域と間隔をあけて前記半導体層内に間隙部を残して形成された第２導電型の第２の不純物拡散領域と、
前記第１と第２の不純物拡散領域間に位置する前記半導体層の表面上に絶縁層を介在して形成された制御電極と、
前記制御電極から離れた側の前記第２の不純物拡散領域の端部と連なる第２導電型の第３の不純物拡散領域と、
前記第１の不純物拡散領域の表面と前記第１の不純物拡散領域の近傍に位置する前記半導体層の表面との双方に接触して形成された第１の主電極と、
前記第３の不純物拡散領域表面に形成された第１導電型の第４の不純物拡散領域と、
前記第３の不純物拡散領域の表面と前記第４の不純物拡散領域の表面との双方に接触して形成された第２の主電極と、
を備え、
前記第２の不純物拡散領域の表面には、前記半導体層に含まれる第１導電型の不純物と同程度の濃度の第１導電型の不純物を含む第１導電型の第５の不純物拡散領域が形成され、前記第２の不純物拡散領域は側部に前記間隙部を有し、前記第５の不純物拡散領域は前記間隙部を介して前記半導体層と接続される、高耐圧半導体装置。